JP2001312888A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 書き込み時ビット線のチャージ、ディスチャ
ージ回数を低減させることによって、低消費電力化を実
現できる半導体記憶装置を提供する。 【解決手段】 ワード線を階層化し、ロウアドレスに応
じて駆動されるグローバルワード線と、グローバルワー
ド線に印加される信号及びカラムイネーブル信号に応じ
て駆動されるローカルワード線を設けて、ローカルワー
ド線によってメモリセルグループを選択し、書き込みを
行う。ビット線駆動回路にラッチ回路を設けて、書き込
みのとき、ビット線を書き込みデータに応じたレベルに
駆動し、書き込み終了後、ビット線を書き込み時のレベ
ルに保持するので、ビット線の切り換え回数を低減し、
ビット線のチャージ、ディスチャージに伴う消費電力を
低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
特に書き込み時に、ビット線電圧の切り換えを抑制する
ことで低消費電力化を実現できるＳＲＡＭ（Static Ran
dom Access Memory ）などの半導体記憶装置に関するも
のである。

【０００２】

【従来の技術】書き込みと読み出しがそれぞれ独立に行
えるいわゆるマルチポートメモリでは、各メモリセル
に、複数の書き込みポートと読み出しポートが設けら
れ、さらに読み出しビット線と書き込みビット線がそれ
ぞれ設けられ、読み出しアドレスと書き込みアドレス及
びそれに伴った読み出しワード線と書き込みワード線を
設けることによって、メモリセルに対して書き込みと読
み出しをそれぞれ独立に行うことが可能である。

【０００３】図５は、マルチポートメモリ装置全体の構
成を示すブロック図である。図示のように、メモリ装置
は、読み出しロウデコーダ１００、メモリセルアレイ２
００、書き込みロウデコーダ３００、書き込みドライバ
ー４００及びセンスアンプ／入出力回路５００によって
構成されている。

【０００４】読み出しロウデコーダ１００は、読み出し
ロウアドレスＲＡＤＲに応じて、複数の読み出しワード
線のうち、読み出しロウアドレスＲＡＤＲによって指定
された読み出しワード線ＷＬＲＴ，ＷＬＲＣを活性化す
る。書き込みロウデコーダ３００は、書き込みロウアド
レスＷＡＤＲに応じて、複数の書き込みワード線のう
ち、書き込みロウアドレスＷＡＤＲによって指定された
書き込みワード線ＷＬＷを活性化する。

【０００５】メモリセルアレイ２００は、行列状に配置
されている複数のメモリセルによって構成されている。
図５では、一つのメモリセル２０を例に示している。図
示のように、メモリセルアレイ２００において、各メモ
リセルに読み出しロウワード線ＷＬＲＴ，ＷＬＲＣ、書
き込みワード線ＷＬＷが接続され、さらに、読み出しビ
ット線ＲＤ、書き込みビット線ＷＤ及び書き込みビット
補線ＷＤＢが接続されている。

【０００６】書き込みドライバー４００は、書き込みカ
ラムアドレスＷＣＡによって指定されたカラムの書き込
みビット線ＷＤ，ＷＤＢに書き込みデータに応じた信号
を印加し、選択メモリセルに書き込みデータを入力す
る。センスアンプ／入出力回路５００は、書き込みのと
き、外部から入力された書き込みデータを書き込みドラ
イバー４００に入力し、読み出しのとき、選択メモリセ
ルに接続されている読み出しビット線ＲＤの電圧変化を
検出し、検出結果に応じて、選択メモリセルの記憶デー
タを出力する。

【０００７】図６は、マルチポートメモリのメモリセル
及び書き込みドライバーの構成を示す回路図である。図
示のように、メモリセル２０は、入出力が交互に接続さ
れ、記憶データを保持するためのラッチ回路を構成する
インバータ２１，２２、記憶データを読み出しビット線
ＲＤに出力するための出力バッファ２３、書き込みデー
タをラッチ回路に入力するためのトランジスタ２４，２
５，２６と２７によって構成されている。

【０００８】インバータ２１と２２によって、二つの記
憶ノードＮＤ１，ＮＤ２が互いに反転する論理レベルに
保持される。これらの記憶ノードＮＤ１，ＮＤ２の論理
レベルに応じて、一ビットのデータ“０”または“１”
が記憶される。記憶ノードＮＤ２が出力バッファ２３の
入力端子に接続されている。読み出しのとき、読み出し
ワード線ＷＬＲＣ，ＷＬＲＴがそれぞれ論理ローレベル
“Ｌ”と論理ハイレベル“Ｈ”に保持されるので、出力
バッファ２３が活性化され、記憶ノードＮＤ２の電圧レ
ベルに応じて、読み出しビット線ＲＤの電圧レベルが設
定される。読み出しビット線ＲＤに接続されるセンスア
ンプによって、読み出しビット線ＲＤの電圧変化が検出
され、この電圧変化に応じてメモリセル２０の記憶デー
タが読み出される。

【０００９】記憶ノードＮＤ１と基準電位、例えば、接
地電位との間に、ｎＭＯＳトランジスタ２４，２６が直
列接続され、記憶ノードＮＤ２と接地電位との間に、ｎ
ＭＯＳトランジスタ２５，２７が直列接続されている。
トランジスタ２４と２５のゲートに書き込みワード線Ｗ
ＬＷが接続され、トランジスタ２６のゲートに書き込み
ビット線ＷＤが接続され、トランジスタ２７のゲートに
書き込みビット補線ＷＤＢが接続されている。

【００１０】書き込みビット線ドライバー３０は、書き
込みビット線ＷＤとＷＤＢを駆動するインバータ３１，
３２，ＮＡＮＤゲート３３，３４及びインバータ３５に
よって構成されている。書き込みデータＤＡＴＡは、Ｎ
ＡＮＤゲート３３に入力され、さらに、インバータ３５
を介してＮＡＮＤゲート３４に入力される。なお、ＮＡ
ＮＤゲート３３及び３４に、それぞれ書き込みイネーブ
ル信号ＷＥの反転信号ＷＥＢとカラムイネーブル信号Ｃ
ＬＥが入力される。なお、図５に示す書き込みドライバ
ー４００は、複数の書き込みビット線ドライバー３０に
よって構成されている。

【００１１】書き込みイネーブル信号ＷＥがローレベ
ル、即ち、その反転信号ＷＥＢがハイレベル、かつカラ
ムイネーブル信号ＣＬＥがハイレベルのとき、書き込み
ビット線ドライバー３０が活性化される。このとき、書
き込みデータＤＡＴＡに応じて、書き込みビット線ＷＤ
及び書き込みビット補線ＷＤＢのレベルが設定される。

【００１２】書き込みのとき、書き込みビット線ドライ
バー３０によって、書き込みデータＤＡＴＡに応じて書
き込みビット線ＷＤとＷＤＢの電圧が互い反転する論理
レベルに制御される。即ち、トランジスタ２６と２７の
何れか一方が導通、他方が遮断状態に保持される。書き
込みのとき、書き込みワード線ＷＬＷが書き込みロウド
ライバーによって論理ハイレベル“Ｈ”に保持されてい
るので、トランジスタ２４と２５がともに導通状態に保
持される。このため、記憶ノードＮＤ１とＮＤ２の何れ
か一方が、接地電位との間に電流の経路が形成され、当
該電流経路を介して電荷がディスチャージされるので、
ノードＮＤ１またはＮＤ２の何れか一方が論理ローレベ
ル“Ｌ”に保持され、他方が論理ハイレベル“Ｈ”に保
持される。

【００１３】図７は、図６に示すメモリセル２０の書き
込み動作を示すタイミングチャートである。図示のよう
に、書き込みのとき、まず書き込みデータＤＡＴＡが確
定され、そして書き込みイネーブル信号の反転信号ＷＥ
Ｂがローレベルに保持される。これに応じて、書き込み
ビット線ＷＤと書き込みビット補線ＷＤＢのレベルがそ
れぞれ設定される。例えば、書き込みデータＤＡＴＡが
“１”の場合、書き込みビット線ＷＤが論理ハイレベル
“Ｈ”に保持され、書き込みビット補線ＷＤＢが論理ロ
ーレベル“Ｌ”に保持される。逆に、書き込みデータＤ
ＡＴＡが“０”の場合、書き込みビット線ＷＤが論理ロ
ーレベル“Ｌ”に保持され、書き込みビット補線ＷＤＢ
が論理ハイレベル“Ｈ”に保持される。書き込みビット
線ＷＤ及び書き込みビット補線ＷＤＢのレベルに応じ
て、メモリセル２０の記憶ノードＮＤ１とＮＤ２のレベ
ルがそれぞれ設定され、書き込みデータがメモリセル２
０によって記憶される。

【００１４】

【発明が解決しようとする課題】ところで、上述した従
来のメモリ装置では、選択メモリセル以外のメモリセル
の記憶データの破壊を防止するために、書き込みのとき
選択メモリセルに接続されている書き込みビット線及び
書き込みビット補線以外のビット線及びビット補線がす
べて論理ローレベル“Ｌ”に保持される。このため、書
き込みごとにビット線及びビット補線に対してチャージ
とディスチャージが繰り返して行われるので、消費電力
の増加を招くという不利益がある。

【００１５】メモリセルアレイにおいて、書き込みワー
ド線ＷＬＷに複数のメモリセルが接続され、書き込みの
ときこれらのメモリセルのうち、選択カラムに含まれる
メモリセルに対してのみ書き込みが行われる。しかし、
非選択カラムに含まれるメモリセルにおいて、ワード線
ＷＬＷが活性化されているので、何らかの措置をとらな
ければ非選択カラムに含まれたメモリセルの記憶データ
が破壊されてしまう。

【００１６】従来では、非選択カラムのメモリセルに接
続されている書き込みビット線及び書き込みビット補線
をすべて論理ローレベル“Ｌ”に保持することで、メモ
リセルの記憶データを保護する。このため、図７に示す
ように、書き込みのとき、書き込みイネーブル信号ＷＥ
がローレベルに保持されている。書き込み終了後、書き
込みイネーブル信号ＷＥがハイレベルに立ち上がったと
き、その反転信号ＷＥＢがローレベルに立ち下がる。図
６に示すように、書き込みイネーブル信号ＷＥの反転信
号ＷＥＢがＮＡＮＤゲート３３と３４に入力されるの
で、信号ＷＥＢがローレベルに保持されている間に、Ｎ
ＡＮＤゲート３３と３４の出力が論理ハイレベル“Ｈ”
に保持され、インバータ３１と３２の出力が論理ローレ
ベル“Ｌ”に保持される。即ち、書き込みビット線ＷＤ
と書き込みビット補線ＷＤＢがローレベルに保持され
る。

【００１７】このように、書き込み動作一回あたり書き
込みビット線ＷＤまたは書き込みビット補線ＷＤＢの一
方がディスチャージし、そして次回の書き込みにおいて
書き込みデータを書き込みビット線ＷＤまたは書き込み
ビット補線ＷＤＢにのせるために、その何れかが論理ハ
イレベルにチャージされる。これに伴うディスチャージ
電流及びチャージ電流がインバータ３１または３２によ
って供給される。書き込みビット線ＷＤまたは書き込み
ビット補線ＷＤＢの寄生容量が大きいので、書き込みの
とき、書き込みビット線ＷＤ及び書き込みビット補線Ｗ
ＤＢの充放電による消費電力が大きい。

【００１８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、書き込みにおいてビット線のチ
ャージ、ディスチャージ回数を低減させることによっ
て、書き込み時の消費電力の低減を実現できる半導体記
憶装置を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、メモリセルと、アドレ
ス信号に応じて上記メモリセルを選択するためのワード
線と、上記メモリセルに書き込みデータを供給するため
のビット線と、上記ワード線に印加される信号に応じて
上記メモリセルと上記ビット線とを電気的に接続するた
めの第１のスイッチ素子と、書き込みデータを記憶し、
当該記憶データを上記ビット線に供給するビット線駆動
回路とを有する。

【００２０】また、本発明では、好適には、上記ビット
線駆動回路が上記書き込みデータを記憶するための第１
のラッチ回路を含む。本発明の半導体記憶装置は、更
に、好適には、上記ビット線に供給されるデータと論理
が逆のデータが供給されるビット補線と、上記ワード線
に印加される信号に応じて上記メモリセルと上記ビット
補線とを電気的に接続するための第２のスイッチ素子と
を有し、上記ビット線駆動回路が上記第１のビット線に
対して第１の論理値のデータを供給し、上記ビット補線
に対して第１の論理値と逆の第２の論理値のデータを供
給する。

【００２１】また、本発明では、好適には、上記メモリ
セルが入力端子と出力端子とが互いに接続された第１及
び第２のインバータで構成される第２のラッチ回路を含
み、上記第１のスイッチ素子が上記第２のラッチ回路の
第１のノードと上記ビット線との間に接続され、上記第
２のスイッチ素子が上記第２のラッチ回路の第２のノー
ドと上記ビット補線との間に接続される。

【００２２】また、本発明では、更に、好適には、上記
ワード線が、第１のアドレス信号に応じて活性化される
第１の選択信号と、第２のアドレス信号に応じて活性化
される第２の選択信号とにより選択的に活性化される。

【００２３】

【発明の実施の形態】図１は本発明に係る半導体記憶装
置の一実施形態を示す回路図である。図示のように、本
実施形態の半導体記憶装置は、読み出しロウデコーダ１
００ａ、メモリセルアレイ２００ａ、書き込みロウデコ
ーダ３００ａ、書き込みドライバー４００ａ及びセンス
アンプ／入出力回路５００ａによって構成されている。

【００２４】読み出しロウデコーダ１００ａは、読み出
しロウアドレスＲＡＤＲに応じて、複数の読み出しワー
ド線ＧＷＬＲ１，ＧＷＬＲ２のうち、読み出しロウアド
レスＲＡＤＲによって指定された読み出しワード線を活
性化する。書き込みロウデコーダ３００ａは、書き込み
ロウアドレスＷＡＤＲに応じて、複数の書き込みワード
線ＧＷＬＷ１，ＧＷＬＷ２のうち、書き込みロウアドレ
スＷＡＤＲによって指定された書き込みワード線を活性
化する。

【００２５】メモリセルアレイ２００ａは、行列状に配
置されている複数のメモリセルによって構成されてい
る。図１に示すように、複数のメモリセル、例えば、８
個のメモリセルが一つのグループを構成する。これらの
グループ２０１，２０２，２０３及び２０４は、書き込
みまたは読み出しの単位である。それぞれのグループ
は、読み出しワード線ＧＷＬＲ１，ＧＷＬＲ２及びカラ
ムイネーブル信号ＣＬＥ１，ＣＬＥ２、又は書き込みワ
ード線ＧＷＬＷ１，ＧＷＬＷ２及びカラムイネーブル信
号ＣＬＥ１，ＣＬＥ２によって選択される。なお、図１
において、便宜上４つのグループのみを示しているが、
実際のメモリセルアレイ２００ａには多数のメモリグル
ープが含まれる。

【００２６】各グループにおいて、書き込みのとき、書
き込みワード線ＧＷＬＷ及びカラムイネーブル信号ＣＬ
Ｅによってローカル書き込みワード線ＬＷＬＷが活性化
され、グループに含まれるメモリセルが選択される。一
方、読み出しのとき、各メモリセルは読み出しワード線
ＧＷＬＲ及びカラムイネーブル信号ＣＬＥによって選択
される。各メモリセルに読み出しビット線ＲＤの他に、
書き込みビット線ＷＤ及び書き込みビット補線ＷＤＢが
接続されている。

【００２７】書き込みドライバー４００ａは、書き込み
カラムアドレスＷＣＡによって指定されたカラムの書き
込みビット線ＷＤ，ＷＤＢを選択し、それに書き込みデ
ータＤＡＴＡに応じた信号を印加し、選択メモリセルに
書き込みデータを格納させる。また、書き込みドライバ
ー４００ａは、書き込みカラムアドレスＷＣＡに応じ
て、カラムイネーブル信号ＣＬＥ１，ＣＬＥ２を出力す
る。センスアンプ／入出力回路５００ａは、書き込みの
とき、外部から入力された書き込みデータを書き込みド
ライバー４００ａに入力し、読み出しのとき、選択メモ
リセルに接続されている読み出しビット線ＲＤの電圧変
化を検出し、検出結果に応じて、選択メモリセルの記憶
データを出力する。また、読み出しのとき、読み出しカ
ラムアドレスＲＣＡに応じて、カラムイネーブル信号Ｃ
ＬＥ１，ＣＬＥ２を出力する。

【００２８】図２は、ローカルワード線ドライバー１
０、メモリセル２０ａ、及び書き込みビット線ドライバ
ー３０ａの構成を示す回路図である。図示のように、ロ
ーカルワード線ドライバー１０は、ＮＯＲゲート１２，
１６とインバータ１４，１８によって構成されている。
インバータ１４にカラムイネーブル信号ＣＬＥが入力さ
れ、ＮＯＲゲート１２には、書き込みワード線ＧＷＬＷ
に印加される信号及びインバータ１４の出力信号が入力
される。ＮＯＲゲート１６には、読み出しワード線ＧＷ
ＬＲに印加される信号及びインバータ１４の出力信号が
入力され、インバータ１８にはＮＯＲゲート１６の出力
信号が入力される。

【００２９】ＮＯＲゲート１２の出力によって、ローカ
ル書き込みワード線ＬＷＬＷが駆動される。ローカル書
き込みワード線ＬＷＬＷは、図１に示すように各メモリ
セルグループごとに設けられる。即ち、一つのグループ
にあるすべてのメモリセルは、一本のローカル書き込み
ワード線ＬＷＬＷによって選択される。

【００３０】本実施形態の半導体記憶装置において、書
き込みワード線はグローバル書き込みワード線ＧＷＬＷ
とローカル書き込みワード線ＬＷＬＷに分けられた階層
構造を有する。グローバル書き込みワード線ＧＷＬＷ
は、図１に示す書き込みロウデコーダ３００ａによっ
て、書き込みロウアドレスＷＡＤＲに従って選択され、
活性化される。一方、ローカル書き込みワード線ＬＷＬ
Ｗは、グローバル書き込みワード線ＧＷＬＷ及びカラム
イネーブル信号ＣＬＥに応じて選択され、活性化され
る。読み出しワード線は、グローバル読み出しワード線
ＧＷＬＲとローカル読み出しワード線ＷＬＲＴ，ＷＬＲ
Ｃに分けられた階層構造を有する。グローバル読み出し
ワード線ＧＷＬＲは、図１に示す読み出しロウデコーダ
１００ａによって、読み出しロウアドレスＲＡＤＲに従
って選択され、活性化される。一方、ローカル読み出し
ワード線ＷＬＲＴ，ＷＬＲＣは、グローバル読み出しワ
ード線ＧＷＬＲ及びカラムイネーブル信号ＣＬＥに応じ
て選択され、活性化される。ここで、ローカル読み出し
ワード線ＷＬＲＣはローカル読み出しワード線ＷＬＲＴ
の反転信号である。

【００３１】書き込みロウデコーダ３００ａによって、
選択されたグローバル書き込みワード線がローレベルに
保持され、それ以外のグローバル書き込みワード線がハ
イレベルに保持される。書き込みのとき、書き込み対象
となるメモリセルグループに対応するカラムイネーブル
信号ＣＬＥがハイレベルに保持される。図２に示すよう
に、ローカルワード線ドライバー１０において、グロー
バル書き込みワード線がローレベルに保持され、かつカ
ラムイネーブル信号ＣＬＥがハイレベル、即ち、インバ
ータ１４の出力がローレベルのとき、ＮＯＲゲート１２
の出力がハイレベルに保持される。即ち、ローカル書き
込みワード線ＬＷＬＷが活性化される。これによって、
メモリセルグループの各メモリセルに対して、書き込み
が行われる。読み出しロウデコーダ１００ａによって、
選択されたグローバル読み出しワード線がローレベルに
保持され、それ以外のグローバル読み出しワード線がハ
イレベルに保持される。読み出しのとき、読み出し対象
となるメモリセルグループに対応するカラムイネーブル
信号ＣＬＥがハイレベルに保持される。図２に示すよう
に、ローカルワード線ドライバー１０において、グロー
バル読み出しワード線ＧＷＬＲがローレベルに保持さ
れ、かつカラムイネーブル信号ＣＬＥがハイレベル、即
ち、インバータ１４の出力がローレベルのとき、ＮＯＲ
ゲート１６の出力がハイレベル、インバータ１８の出力
がローレベルに保持される。即ち、ローカル読み出しワ
ード線ＷＬＲＴ，ＷＬＲＣが活性化される。これによっ
て、メモリセルグループの各メモリセルから、読み出し
が行なわれる。

【００３２】メモリセル２０ａは、入出力が交互に接続
され、記憶データを保持するためのラッチ回路を構成す
るインバータ２１，２２、記憶データを読み出しビット
線ＲＤに出力するための出力バッファ２３、書き込みデ
ータをラッチ回路に入力するためのトランジスタ２４と
２５によって構成されている。

【００３３】インバータ２１と２２によって、二つの記
憶ノードＮＤ１，ＮＤ２が互いに反転する論理レベルに
保持される。これらの記憶ノードＮＤ１，ＮＤ２の論理
レベルに応じて、一ビットのデータ“０”または“１”
が記憶される。記憶ノードＮＤ２が出力バッファ２３の
入力端子に接続されている。読み出しのとき、読み出し
ワード線ＷＬＲＣ，ＷＬＲＴがそれぞれ論理ローレベル
“Ｌ”と論理ハイレベル“Ｈ”に保持されるので、出力
バッファ２３が活性化され、記憶ノードＮＤ２の電圧レ
ベルに応じて、読み出しビット線ＲＤの電圧レベルが設
定される。読み出しビット線ＲＤに接続されるセンスア
ンプによって、読み出しビット線ＲＤの電圧変化が検出
され、この電圧変化に応じてメモリセル２０ａの記憶デ
ータが読み出される。

【００３４】記憶ノードＮＤ１と書き込みビット線ＷＤ
との間に、ｎＭＯＳトランジスタ２４が接続され、記憶
ノードＮＤ２と書き込みビット補線ＷＤＢとの間に、ｎ
ＭＯＳトランジスタ２５が接続されている。トランジス
タ２４と２５のゲートにローカル書き込みワード線ＷＬ
Ｗが接続されている。

【００３５】書き込みのとき、ローカルワード線ドライ
バー１０によってローカル書き込みワード線ＬＷＬＷが
活性化される。即ち、ローカル書き込みワード線ＬＷＬ
Ｗが論理ハイレベル“Ｈ”に保持される。また、書き込
みビット線ドライバー３０ａによって、書き込みデータ
ＤＡＴＡに応じて書き込みビット線ＷＤとＷＤＢの電圧
が互い反転する論理レベルに制御される。このため、ト
ランジスタ２４と２５が導通し、メモリセル２０ａの記
憶ノードＮＤ１とＮＤ２の電位はそれぞれ書き込みビッ
ト線ＷＤとＷＤＢのレベルに応じて設定される。

【００３６】書き込みビット線ドライバー３０ａは、書
き込みビット線ＷＤとＷＤＢを駆動するインバータ３
１，３２，ＮＡＮＤゲート３３，３４、インバータ３５
及びラッチ回路３６によって構成されている。ラッチ回
路３６は、ＮＡＮＤゲート３７，３８によって構成され
ている。なお、図１に示す書き込みドライバー４００ａ
は、複数の書き込みビット線ドライバー３０ａによって
構成されている。書き込みデータＤＡＴＡは、ＮＡＮＤ
ゲート３４に入力され、さらに、インバータ３５を介し
てＮＡＮＤゲート３３に入力される。なお、ＮＡＮＤゲ
ート３３及び３４に、それぞれ書き込みイネーブル信号
ＷＥの反転信号ＷＥＢとカラムイネーブル信号ＣＬＥが
入力される。

【００３７】書き込みイネーブル信号ＷＥがローレベ
ル、即ち、その反転信号ＷＥＢがハイレベル、かつカラ
ムイネーブル信号ＣＬＥがハイレベルのとき、書き込み
ビット線ドライバー３０ａが活性化される。このとき、
書き込みデータＤＡＴＡに応じて、書き込みビット線Ｗ
Ｄ及び書き込みビット補線ＷＤＢのレベルがそれぞれ設
定される。

【００３８】図１に示すように、本実施形態の半導体記
憶装置において、書き込みのときカラムイネーブル信号
によって、選択されたグループのローカル書き込みワー
ド線ＬＷＬＷのみが活性化されるので、選択されたグル
ープ以外のグループではローカル書き込みワード線ＬＷ
ＬＷがローレベルに保持されているので、メモリセルの
記憶データが破壊されることを回避できる。このため、
本実施形態では、書き込みが終了後、書き込みビット線
ＷＤと書き込みビット補線ＷＤＢを論理ローレベルにデ
ィスチャージさせる必要がなく、書き込みビット線ＷＤ
と書き込みビット補線ＷＤＢのレベルを書き込み時の状
態に保持することができる。

【００３９】図２に示すように、書き込みビット線ドラ
イバー３０ａに、ラッチ回路３６が設けられている。ラ
ッチ回路３６は、ＮＡＮＤゲート３７と３８によって構
成されているＲＳラッチである。書き込みのとき、ＮＡ
ＮＤゲート３３と３４から互い論理反転するデータが出
力される。これに応じて、ラッチ回路３６において、Ｎ
ＡＮＤゲート３７と３８の一方の出力が論理ハイレベル
“Ｈ”、他方の出力が論理ローレベル“Ｌ”に保持され
る。ラッチ回路３６の出力に応じて、インバータ３１と
３２によって書き込みビット線ＷＤとＷＤＢが互い反転
する論理レベルに駆動される。

【００４０】書き込み終了後、書き込みイネーブル信号
ＷＥがハイレベルに保持され、その反転信号ＷＥＢがロ
ーレベルに保持されるので、ＮＡＮＤゲート３３と３４
の出力がともに論理ハイレベル“Ｈ”に保持される。こ
れに応じてラッチ回路３６においてその直前の状態が保
持される。即ち、書き込み終了後、書き込みビット線Ｗ
ＤとＷＤＢがそれぞれ書き込み時のレベルに保持され
る。

【００４１】図３は、図２に示すメモリセル２０ａの書
き込み時のタイミングチャートである。以下、図３を参
照しつつ、メモリセル２０ａにおける書き込み動作につ
いて説明する。図３に示すように、書き込みデータＤＡ
ＴＡが確定したあと、書き込みイネーブル信号ＷＥがア
クティブ状態、即ち、論理ローレベルに保持される。こ
れに応じて、書き込みビット線ドライバー３０ａに入力
される書き込みイネーブル信号ＷＥの反転信号ＷＥＢが
ハイレベルとなる。また、カラムイネーブル信号ＣＬＥ
が論理ハイレベルに保持されているので、書き込みビッ
ト線ドライバー３０ａにおいて、書き込みデータＤＡＴ
Ａに応じてＮＡＮＤゲート３３と３４の出力が設定され
る。

【００４２】ＮＡＮＤゲート３３と３４の出力に応じ
て、ラッチ回路３６におけるＮＡＮＤゲート３７と３８
の出力が確定する。インバータ３１と３２によって、ラ
ッチ回路３６の出力信号に応じて、書き込みビット線Ｗ
ＤとＷＤＢがそれぞれ所定のレベルに駆動される。例え
ば、図３に示すように、書き込みデータＤＡＴＡが
“１”のとき、書き込みビット線ＷＤがハイレベル、書
き込みビット補線ＷＤＢがローレベルに保持され、書き
込みデータＤＡＴＡが“０”のとき、書き込みビット線
ＷＤがローレベル、書き込みビット補線ＷＤＢがハイレ
ベルに保持される。

【００４３】書き込み終了後、書き込みイネーブル信号
ＷＥがハイレベルに保持され、即ち、書き込みイネーブ
ル信号ＷＥの反転信号ＷＥＢがローレベルに保持され
る。このため、書き込みビット線ドライバー３０ａにお
いてＮＡＮＤゲート３３と３４の出力がともに論理ハイ
レベルに保持される。これに応じてラッチ回路３６の出
力状態が保持されるので、次回の書き込みまで書き込み
ビット線ＷＤとＷＤＢのレベルが変化しない。

【００４４】このため、メモリセル２０ａに同じデータ
を連続して書き込む場合、書き込みビット線ＷＤとＷＤ
Ｂのレベルが一定に保持され、これらの信号線の充放電
による消費電力がほぼ０に抑えられる。書き込みデータ
が異なる場合、書き込みのとき、書き込みビット線ＷＤ
とＷＤＢのレベルがそれぞれ切り換わる。この場合、書
き込みビット線ＷＤとＷＤＢに対して、チャージとディ
スチャージがそれぞれ一回ずつ行われる。

【００４５】図５及び図６に示す従来のメモリ装置で
は、記憶データの破壊を防止するため、書き込み終了後
書き込みビット線ＷＤとＷＤＢを強制的にローレベルに
切り換える。これによって、書き込みデータに係わりな
く、一回の書き込みにつき、書き込みビット線ＷＤまた
はＷＤＢの何れかに対して、チャージとディスチャージ
が行われる。

【００４６】図４は、本実施形態のメモリ装置における
消費電力の低減効果を示すタイミングチャートである。
図４において、ケースＡの書き込みにおいて、書き込み
データが変化した（前回の“０”から今回の“１”に変
わった）ため、書き込みビット線ＷＤとＷＤＢのレベル
がそれぞれ切り換わる。このため、書き込みビット線Ｗ
ＤとＷＤＢのチャージとディスチャージによる消費電力
は、従来のメモリ装置の一回の書き込みとほぼ等しい。

【００４７】ケースＢの書き込みでは、書き込みデータ
が変化しない（“１”が続く）ため、書き込みビット線
ＷＤとＷＤＢのレベルがそのまま保持される。このた
め、書き込みビット線ＷＤとＷＤＢのチャージとディス
チャージに伴う消費電力が発生しない。実際のメモリ装
置の記憶データの状況を考慮し、例えば、複数回の書き
込みにおいて、書き込みデータが変化するケース（ケー
スＡ）と変化しないケース（ケースＢ）が等しい確率で
起きるとすると、従来のメモリ装置に比べて書き込み時
の書き込みビット線ＷＤとＷＤＢの充放電による消費電
力がほぼ半分に低減される。

【００４８】さらに、図６に示すように、従来のメモリ
装置において、書き込みビット線ＷＤとＷＤＢは、トラ
ンジスタ２６と２７のゲートを駆動する。これに対し
て、図２に示す本実施形態では、書き込みビット線ＷＤ
とＷＤＢは、トランジスタ２４と２５のソースを駆動す
る。このため、本実施形態の書き込みビット線の負荷容
量が従来のメモリ装置に比べて低減されるので、書き込
みビット線ドライバーに設けられたビット線駆動用イン
バータの駆動能力を小さくでき、即ち、インバータを構
成するトランジスタのサイズを小さくすることができ
る。これによって、従来のメモリ装置に比べて、消費電
力をさらに低減することが可能である。

【００４９】なお、以上説明した本発明の実施形態は、
マルチポートを持つＳＲＡＭを例に書き込み時の消費電
力の低減を実現するための構成を開示したが、本発明
は、これに限定されることなく、マルチポートＳＲＡＭ
以外のメモリ、例えば、通常のＳＲＡＭ、ＤＲＡＭ（Dy
namic Random Access Memory）などにも適用することが
できる。

【００５０】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、ビット線ドライバーにラッチ回路を設
け、書き込み時ワード線の駆動を階層的に行うことによ
って、書き込み後ビット線の状態を変化せず、書き込み
中の状態が保持されることによって、書き込みに伴うビ
ット線の充放電による消費電力を低減することができ
る。また、ビット線負荷容量を低減されたことによっ
て、ビット線ドライバーの駆動能力を小さくでき、ビッ
ト線ドライバーにおける消費電力を低減できる利点があ
る。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の一実施形態を示
す構成図である。

【図２】本発明の半導体記憶装置の具体的な構成を示す
回路図である。

【図３】本発明の半導体記憶装置の動作を示すタイミン
グチャートである。

【図４】書き込み時の消費電力の低減効果を示すタイミ
ングチャートである。

【図５】従来の半導体記憶装置の一例を示す構成図であ
る。

【図６】従来の半導体記憶装置の具体的な構成を示す回
路図である。

【図７】従来の半導体記憶装置の動作を示すタイミング
チャートである。

【符号の説明】

１０…ローカルワード線ドライバー、１２，１６…ＮＯ
Ｒゲート、２０，２０ａ…メモリセル、３０，３０ａ…
書き込みビット線ドライバー、３６…ラッチ回路、１０
０，１００ａ…読み出しロウデコーダ、２００，２００
ａ…メモリセルアレイ、２０１，２０２，２０３，２０
４…メモリセルグループ、３００，３００ａ…書き込み
ロウデコーダ、４００，４００ａ…書き込みドライバ
ー、５００，５００ａ…センスアンプ／入出力回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】メモリセルと、 アドレス信号に応じて上記メモリセルを選択するための
   ワード線と、 上記メモリセルに書き込みデータを供給するためのビッ
   ト線と、 上記ワード線に印加される信号に応じて上記メモリセル
   と上記ビット線とを電気的に接続するための第１のスイ
   ッチ素子と、 書き込みデータを記憶し、当該記憶データを上記ビット
   線に供給するビット線駆動回路とを有する半導体記憶装
   置。
2. 【請求項２】上記ビット線駆動回路が上記書き込みデー
   タを記憶するための第１のラッチ回路を含む請求項１記
   載の半導体記憶装置。
3. 【請求項３】上記ビット線に供給されるデータと論理が
   逆のデータが供給されるビット補線と、 上記ワード線に印加される信号に応じて上記メモリセル
   と上記ビット補線とを電気的に接続するための第２のス
   イッチ素子とを有し、 上記ビット線駆動回路が上記第１のビット線に対して第
   １の論理値のデータを供給し、上記ビット補線に対して
   第１の論理値と逆の第２の論理値のデータを供給する請
   求項２記載の半導体記憶装置。
4. 【請求項４】上記メモリセルが入力端子と出力端子とが
   互いに接続された第１及び第２のインバータで構成され
   る第２のラッチ回路を含み、 上記第１のスイッチ素子が上記第２のラッチ回路の第１
   のノードと上記ビット線との間に接続され、上記第２の
   スイッチ素子が上記第２のラッチ回路の第２のノードと
   上記ビット補線との間に接続される請求項３記載の半導
   体記憶装置。
5. 【請求項５】上記ワード線が、第１のアドレス信号に応
   じて活性化される第１の選択信号と、第２のアドレス信
   号に応じて活性化される第２の選択信号とにより選択的
   に活性化される請求項４記載の半導体記憶装置。