JP2013528891A - メモリ書き込み処理方法及び回路 - Google Patents
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Abstract
【選択図】図1
Description
Claims (19)
- ワードライン上のメモリセルと、
前記ワードラインに連結されて、アサート停止状態とするために前記ワードラインを接地基準点に連結させ、書き込み処理のために、最初に前記ワードラインを供給基準点に連結させ、次にフロートさせて容量的にブーストするドライバ回路と
を備える装置。 - 前記ドライバ回路は、P型トランジスタ及びN型トランジスタから形成されるインバータを含む、請求項1に記載の装置。
- 前記インバータは、出力が前記ワードラインに接続されており、前記P型トランジスタ及び前記N型トランジスタは銘々入力を有し、前記銘々の入力は、制御されてスイッチにより互いに連結され、出力をフロート状態にする、請求項2に記載の装置。
- 前記スイッチは、N型トランジスタ及びP型トランジスタから形成されるパスゲートである、請求項3に記載の装置。
- 前記セルは、データの書き込み及び読み出しに、それぞれ別のビットライン及びワードラインを有するレジスタファイルセルを含む、請求項1に記載の装置。
- 前記メモリセルは8Tセルである、請求項5に記載の装置。
- 前記メモリセルは、6Tのスタティックランダムアクセスメモリセルである、請求項1に記載の装置。
- 前記メモリセルにアクセストランジスタ経由で連結された、互いに相補的な書き込みビットラインの対を更に含み、データをセルに書き込む前に、1つの相補的なビットライン対における各ビットラインに低い値が与えられる、請求項1に記載の装置。
- いつ前記ワードラインをフロートさせるかを制御し、遅延のプログラムが可能な信号生成回路を備える、請求項1に記載の装置。
- アクセストランジスタを起動させるためにワードラインに制御を受けて連結される第1のアクセストランジスタ及び第2のアクセストランジスタにより、相補的な第1のビットライン及び第2のビットラインに連結されたセルを有するメモリにおいて、前記第1のビットライン及び前記第2のビットラインにデータを書き込む前に前記第1のビットライン及び前記第2のビットラインを放電させて、前記第1のアクセストランジスタ及び第2のアクセストランジスタの一方により、前記セルにデータを書き込むために前記ワードラインに電荷を容量的に連結する段階を備える方法。
- 前記ワードラインをHighに駆動して前記第1のアクセストランジスタ及び第2のアクセストランジスタを起動させるとき、ブースト可能なドライバによって前記ワードラインに対して更なる電荷をブーストする段階を備える、請求項10に記載の方法。
- 前記更なる電荷を提供させるために、制御可能な遅延回路を用いて前記ブースト可能なドライバを制御する段階を備える、請求項11に記載の方法。
- 前記第1のビットライン及び前記第2のビットラインの両方にLowレベルを適用することで、低いアクティビティモード中に前記セルを停止させる段階を備える、請求項10に記載の方法。
- 複数のセルがアクセストランジスタ経由で連結されたワードラインを有するプロセッサと、
前記ワードラインに接続されて、第1の状態を適用して前記アクセストランジスタを停止させ、第2の状態を適用して、少なくとも部分的に前記アクセストランジスタを起動させ、第3の状態を適用して、前記アクセストランジスタを更に起動させるワードラインドライバ回路と
を備え、
前記第2の状態及び前記第3の状態は、データを前記複数のセルに書き込む際に適用される、チップ。 - 前記セルは、8Tセルである、請求項14に記載のチップ。
- 前記ワードラインは、前記アクセストランジスタを起動して前記セルにデータを書き込むための書き込みワードラインである、請求項14に記載のチップ。
- 前記ドライバが、前記第1の状態の間に前記ワードラインをLowの基準点に連結する第1のトランジスタと、前記第2の状態の間に前記ワードラインをHighの基準点に連結する第2のトランジスタとを有し、
前記第1のトランジスタ及び前記第2のトランジスタは、前記第3の状態の間に銘々の前記基準点から切り離されて、前記ワードラインをフロートさせる、請求項14に記載のチップ。 - 前記第3の状態の間に、前記第1のトランジスタ及び前記第2のトランジスタと連結されて、前記第1のトランジスタ及び前記第2のトランジスタを切り離すプログラム可能な遅延回路を備える、請求項17に記載のチップ。
- 前記セルは、前記プロセッサにレジスタファイルを実装する複数のセルの一部である、請求項14に記載のチップ。
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