JP2004087044A - 半導体記憶装置およびその制御方法 - Google Patents
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Abstract
【課題】ワード線のブースト回路を必要としない半導体記憶装置およびその制御方法を提供する。
【解決手段】複数のメモリセルは、ビット線ＢＬに一方の端子を接続された１個の強誘電体容量素子２より構成される。デコーダ回路１は、複数のメモリセル毎に設置され、メモリセルを構成する強誘電体容量素子２の他方の端子にワード線ＷＬを介して接続される。デコーダ回路１は、ワード線ＷＬをハイレベル、ロウレベル、フローティング状態のいずれかに制御することで、メモリセルへのデータの書き込みやメモリセルからのデータの読み出しを行う。
【選択図】 図１
【解決手段】複数のメモリセルは、ビット線ＢＬに一方の端子を接続された１個の強誘電体容量素子２より構成される。デコーダ回路１は、複数のメモリセル毎に設置され、メモリセルを構成する強誘電体容量素子２の他方の端子にワード線ＷＬを介して接続される。デコーダ回路１は、ワード線ＷＬをハイレベル、ロウレベル、フローティング状態のいずれかに制御することで、メモリセルへのデータの書き込みやメモリセルからのデータの読み出しを行う。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体容量素子よりなるメモリセルを具備する半導体記憶装置およびその制御方法に関するものである。
【０００２】
【従来の技術】
従来、強誘電体容量素子よりなるメモリセルを具備し、強誘電体容量素子の分極方向によってデータを記憶する強誘電体記憶装置（半導体記憶装置）が知られている。この強誘電体記憶装置のメモリセルとして、２個の選択トランジスタと２個の強誘電体容量素子から１メモリセルを構成する２Ｔ２Ｃ及び、１個の選択トランジスタと１個の強誘電体容量素子から１メモリセルを構成する１Ｔ１Ｃが知られている。
【０００３】
図４は、従来の強誘電体容量素子よりなる１Ｔ１Ｃのメモリセルの概略構成を示す図である。図４に示すように、メモリセルＭは、１個の強誘電体容量素子Ｃと１個のトランジスタＴｒを具備する。また、強誘電体容量素子Ｃの一方の端子はトランジスタＴｒを介してビット線ＢＬと接続されている。また、強誘電体容量素子Ｃの他方の端子はプレート線ＰＬに接続されている。また、ビット線ＢＬは、センスアンプ７０と接続され、センスアンプ７０の活性化によりプリチャージされたり電位差を増幅されたりする。また、トランジスタＴｒは、ゲート端子がワード線ＷＬに接続され、ワード線ＷＬの制御によりオン／オフする。また、ブースト回路７１は、ワード線ＷＬに接続され、ワード線ＷＬをブーストする回路である。また、プレート線ドライバ７２は、プレート線ＰＬに接続され、プレート線ＰＬに任意の電圧を印加するため回路である。
【０００４】
また、図４において、トランジスタＴｒは、ビット線ＢＬと強誘電体容量素子Ｃを分離するためにスイッチング素子の役目をしている。例えば、メモリセルＭからデータを読み出す場合は、まず、トランジスタＴｒをオンすることでスイッチングゲートを開け、強誘電体容量素子Ｃの一方の端子とビット線ＢＬをつなげる。次に、プレート線ドライバ７２がプレート線ＰＬに所定の電圧を印加することで、強誘電体容量素子Ｃの他方の端子に所定の電圧が印加される。以上によりビット線ＢＬへ、強誘電体容量素子Ｃの電荷を出力させてデータの読み出しを行っていた。
【０００５】
また、メモリセルＭに“１”データを書き込む場合は、トランジスタＴｒをオンさせることでビット線ＢＬと接続される強誘電体容量素子Ｃの一方の端子に対して、ビット線ＢＬにプリチャージされた電源電圧を印加する。また、プレート線ドライバ７２は、プレート線ＰＬに０Ｖを印加する。これにより、メモリセルＭに“１”データを書き込まれる。この時、トランジスタＴｒのオン抵抗を低減させるため、トランジスタＴｒのゲート端子への印加電圧を上述した電源電圧の電圧値よりも大きい電圧値（例えば電源電圧が５Ｖなら６〜７Ｖ）にブーストさせる必要がある。すなわち、ブースト回路７１が、ワード線ＷＬに印加する電圧の電圧値をビット線ＢＬにプリチャージされる電源電圧の電圧値よりも大きな電圧値にブーストする。これにより、トランジスタＴｒのオン抵抗を低減し、強誘電体容量素子Ｃの一方の端子（ビット線ＢＬ側）へ電源電圧に近い電圧を印加することができ、確実に強誘電体容量素子Ｃを分極させることができる。
【０００６】
【発明が解決しようとする課題】
しかし、上述したブースト回路は、ブーストするタイミングを制御するための周辺回路が必要であり、回路が複雑になってしまうという問題があった。
また、上述したようにプレート線に電圧を印加するプレート線ドライバを削除して、より簡単な回路構成にしたいという要望が高まっている。
【０００７】
この発明は、上述した事情を考慮してなされたもので、ワード線のブースト回路を必要としない半導体記憶装置およびその制御方法を提供することを目的とする。
また、プレート線に電圧を印加するプレート線ドライバを削除することで、より簡素な回路構成となる半導体記憶装置およびその制御方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、本発明による半導体記憶装置およびその制御方法においては、ビット線に一方の端子が接続され、ワード線に他方の端子が接続された１個の強誘電体容量素子よりなる複数のメモリセルと、複数のメモリセル毎に設置され、メモリセルにワード線を介して接続されるデコーダ手段とを具備し、デコーダ手段によりワード線をハイレベル、ロウレベル、フローティング状態のいずれかに制御することを特徴とする。
【０００９】
これにより、本発明の半導体記憶装置およびその制御方法は、従来はビット線とメモリセル（強誘電体容量素子）の間に設置されていたトランジスタを無くして、ビット線とメモリセルを直結したので、メモリセルへデータを書き込む際にワード線をブーストさせるブースト回路を設ける必要がない。更に、従来のプレート線が接続されていた側のメモリセルの端子にワード線を接続して、ワード線よりアドレス選択および電圧印加を行うようにしたので、プレート線に電圧を印加するプレート線ドライバを削除することで、より簡素な回路構成を得ることができる。
【００１０】
【発明の実施の形態】
以下、発明の実施の形態を説明する。
まず、本発明の一実施形態である強誘電体記憶装置（半導体記憶装置）のメモリセル周辺の構成について図を用いて説明する。
図１は、本発明の一実施形態である強誘電体記憶装置のメモリセル周辺の構成を示すブロック図である。尚、強誘電体記憶装置において、メモリセル周辺以外の構成は従来の強誘電体記憶装置の構成と同様である。
【００１１】
図１において、符号１は、デコーダ回路であり、アドレスを後述するアドレスデコード回路６によりデコードした信号であるアドレスデコード信号（Ａ１、／Ａ１、Ａ２、／Ａ２）を基に後述するワード線ＷＬの選択を行う。また、デコーダ回路１は、該デコーダ回路１を活性化するか否かを制御するための後述するデコーダイネーブル信号Ｘが入力される。また、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…（以下、ワード線ＷＬとする）毎にデコーダ回路１が設置される。すなわち、各デコーダ回路１の出力端子は各ワード線ＷＬと一対一で接続される。また、デコーダ回路１は、ＮＡＮＤ回路１０、ＥｘＯＲ（エクスクルーシブ・オア）回路１１、ＥｘＮＯＲ（エクスクルーシブ・ノア）回路１２、ＮＯＲ回路１３、ｐ型ＭＯＳ・ＦＥＴ１４、ｎ型ＭＯＳ・ＦＥＴ１５を具備する。尚、ＥｘＮＯＲ回路とは、ＥｘＯＲ回路の出力にインバータをつけた場合と同様の動作をする回路である。
【００１２】
ＮＡＮＤ回路１０の２つの入力端子は、アドレスデコード信号の信号線と接続される。具体的には、アドレスデコード信号Ａ１およびＡ２を供給する信号線と接続される。尚、上述したアドレスデコード信号Ａ１、／Ａ１、Ａ２、／Ａ２において、Ａ１、Ａ２の反転信号が／Ａ１、／Ａ２である。これにより、どのアドレスデコード信号の信号線とＮＡＮＤ回路１０の２つの入力端子を接続するかにより、ワード線ＷＬを選択するアドレスが定まる。
【００１３】
また、ＮＡＮＤ回路１０の出力端子は、ＥｘＯＲ回路１１およびＥｘＮＯＲ回路１２およびＮＯＲ回路１３の一方の入力端子と接続される。また、ＥｘＯＲ回路１１およびＮＯＲ回路１３の他方の入力端子は、デコーダ回路１を制御する信号であるデコーダイネーブル信号Ｘの信号線と接続される。また、ＥｘＯＲ回路１１の出力端子は、ＥｘＮＯＲ回路１２の他方の入力端子と接続される。また、ＥｘＮＯＲ回路１２の出力端子は、ｐ型ＭＯＳ・ＦＥＴ１４のゲート端子に接続される。また、ＮＯＲ回路１３の出力端子は、ｎ型ＭＯＳ・ＦＥＴ１５のゲート端子に接続される。
【００１４】
また、ｐ型ＭＯＳ・ＦＥＴ１４とｎ型ＭＯＳ・ＦＥＴ１５は互いのドレイン端子を相互接続し、その相互接続点には、ワード線ＷＬが接続されている。また、ｐ型ＭＯＳ・ＦＥＴ１４のソース端子は電源電圧へ接続され、ｎ型ＭＯＳ・ＦＥＴ１５のソース端子はグランドへ接続されている。以上の構成により、デコーダ回路１は、アドレス信号とデコーダイネーブル信号（デコーダ制御信号）Ｘを基にｐ型ＭＯＳ・ＦＥＴ１４とｎ型ＭＯＳ・ＦＥＴ１５のオン／オフを制御することで、ワード線ＷＬを、電源電圧を供給してハイレベル（Ｈレベル）にしたり、グランド（０Ｖ）の電圧を供給してロウレベル（Ｌレベル）にしたり、ハイインピーダンス（フローティングの状態）にしたりすることができる。
【００１５】
また、２は、強誘電体容量素子であり、その分極方向によってデータを記憶するメモリセルを構成している。強誘電体容量素子２の一方の端子は、ワード線ＷＬと接続され、強誘電体容量素子２の他方の端子は、ビット線ＢＬに接続されている。３は、センスアンプであり、ビット線ＢＬに接続されている。センスアンプ３は、強誘電体容量素子２よりビット線ＢＬに読み出された電位をビット線／ＢＬに読み出された電位と比較してその差を増幅する。尚、ビット線／ＢＬにおいて読み出す電位は、所定のリファレンス電位でもよい。
【００１６】
４は、ライトアンプであり、ビット線ＢＬと接続されている。ライトアンプ４は、強誘電体容量素子２へデータを書き込むためにビット線ＢＬの電圧を制御する。また、センスアンプ３およびライトアンプ４は共にデータ線ＤＱと接続されている。これにより、センスアンプ３は強誘電体容量素子２より読み出したデータを入出力データバスの１ビット分であるデータ線ＤＱへ出力する。また、ライトアンプ４は、強誘電体容量素子２へデータを書き込むために、データ線ＤＱより得るデータ（０または１）に応じてビット線ＢＬの電圧（ロウレベルまたはハイレベル）を制御する。
【００１７】
５は、デコーダイネーブル論理回路（デコーダ制御手段）であり、１本のビット線ＢＬに対して設置される複数のデコーダ回路１へ、ワード線ＷＬの駆動を制御するためのデコーダイネーブル信号Ｘを供給する。また、上記の動作を行うため、デコーダイネーブル論理回路５は、２つの入力端子にクロック信号であるＣＥＢ信号を供給するクロック線と、読み出しデータおよび書き込みデータを伝達するデータ線ＤＱとが接続され、出力端子にはデコーダイネーブル信号Ｘの信号線が接続される。ここで、デコーダイネーブル論理回路５の回路例について図を用いて説明する。
【００１８】
図２（ａ）は、図１に示したデコーダイネーブル論理回路５の回路例を示す図である。図２（ａ）に示すように、デコーダイネーブル論理回路５は、インバータ５１と、トランスファゲート５２、５３、５５と、ディレイ素子群５４とを具備する。尚、ディレイ素子群５４は、複数個のバッファが直列に接続されたものであり、バッファの個数が多いほどディレイ時間（遅延時間）を増大させることになる。
【００１９】
図２（ａ）に示すように、データ線ＤＱが接続されているデコーダイネーブル論理回路５の入力端子は、ｐチャネルゲート端子とｎチャネルゲート端子を有するトランスファゲート５２、５５のｐチャネルゲート端子およびトランスファゲート５３のｎチャネルゲート端子と接続される。また、信号線ＤＱが接続されている入力端子は、インバータ５１を介してトランスファゲート５２、５５のｎチャネルゲート端子およびトランスファゲート５３のｐチャネルゲート端子と接続される。また、ＣＥＢ信号の信号線が接続されているデコーダイネーブル論理回路５の入力端子は、トランスファゲート５２、５３の入力端子と接続されている。また、トランスファゲート５２、の出力端子は、ディレイ素子群５４を介してトランスファゲート５５の入力端子と接続される。また、トランスファゲート５３、５５の出力端子は、インバータ５６を介してデコーダイネーブル論理回路５の出力端子と接続され、デコーダイネーブル信号Ｘを出力する。
【００２０】
次に、図２（ａ）に示したデコーダイネーブル論理回路５の動作について説明する。図２（ｂ）は、図２（ａ）に示したデコーダイネーブル論理回路５の動作について説明する図である。図２（ｂ）に示すように、データ線ＤＱがロウレベルの間は、トランスファゲート５２、５５がオンし、トランスファゲート５３がオフする。これにより、デコーダイネーブル論理回路５は、入力されるＣＥＢ信号を、ディレイ素子群５４で時間Ｔｄだけ遅延して、インバータ５６で反転して、デコーダイネーブル信号Ｘとして出力する。尚、上述した遅延時間Ｔｄは、ＣＥＢ信号の立ち下がりを基にアドレスデコード回路６がアドレスデコード信号を変化させる時間よりも長い時間である。
【００２１】
また、データ線ＤＱがハイレベルの間は、トランスファゲート５２、５５がオフし、トランスファゲート５３がオンする。これにより、デコーダイネーブル論理回路５は、ＣＥＢ信号の変化に殆んど遅延することがない、ＣＥＢ信号に同期した反転信号であるデコーダイネーブル信号Ｘを出力する。すなわち、デコーダイネーブル論理回路５が出力するデコーダイネーブル信号Ｘは、データ線ＤＱがハイレベルの時はＣＥＢ信号の変化と同期して変化し、データ線ＤＱがロウレベルの時はＣＥＢ信号の変化によるアドレスデコード信号の変化より遅いタイミングで変化する。
【００２２】
６は、アドレスデコード回路であり、ＣＥＢ信号の立ち下がりでラッチしたアドレスを基にアドレスデコード信号（Ａ１、／Ａ１、Ａ２、／Ａ２）を出力する。尚、アドレスデコード回路６の出力するアドレスデコード信号は、Ａ１、／Ａ１、Ａ２、／Ａ２の４種類のみではなく、メモリセルの数およびアドレスのビット数などに応じて所定数が出力される。７は、プリチャージ回路であり、ビット線ＢＬ、／ＢＬを０Ｖ（ロウレベル）にプリチャージする回路である。
【００２３】
次に、上述したメモリセル周辺回路を含む強誘電体半導体装置の動作について説明する。
図３は、図１に示したメモリセル周辺回路を具備する強誘電体半導体装置の動作を示す波形図である。まず、図３に示す信号について説明する。ＣＥＢ信号はクロック信号であり周期的にハイレベルとロウレベルを繰り返す。アドレスは、アドレスデコード回路６に入力される複数ビットの信号であり、ＣＥＢ信号の立ち下がり時に、任意のメモリセルを指定する値（図３のＶａｌｉｄ）となり、アドレスデコード回路６に取り込まれる。ライト信号は、一定期間立ち下がることで、メモリセル（強誘電体容量素子２）にデータを書き込む処理を行うよう強誘電体半導体装置を制御する信号である。
【００２４】
アドレスデコード信号（Ａ１、Ａ２）は、図１に示したアドレスデコード回路６がＣＥＢ信号の立ち下がりで取り込んだアドレスをデコードして出力する信号である。尚、アドレスデコード信号（Ａ１、Ａ２）は、２ビットのデータであるが、同じ変化をするので図３においては簡略化して１つにまとめて示している。デコーダイネーブル信号Ｘは、図１のデコーダイネーブル論理回路５が出力する信号である。ＷＬ０は、図１のワード線ＷＬ０の信号である。ＢＬは、図１のビット線ＢＬの信号である。ＷＬ１，２は、図１のワード線ＷＬ１，２の信号である。以上に説明したように、図３には、ワード線ＷＬ０に接続されたデコーダ回路１およびメモリセル（強誘電体容量素子２）に関する信号を示している。
【００２５】
次に、図３に示す信号の変化に応じて図１に示したメモリセル周辺回路の動作（０データ読み出し、１データ書き込み、０データ書き込み）を説明する。
ここで時刻ｔ０におけるデコーダ回路１とワード線ＷＬ０の状態について説明する。時刻ｔ０において、アドレスデコード信号（Ａ１、Ａ２）は、共にロウレベルであるので、ＮＡＮＤ回路１０の出力はハイレベルである。また、デコーダイネーブル信号Ｘがロウレベルであり、ＥｘＯＲ回路１１の出力はハイレベルである。以上により、ＥｘＮＯＲ回路１２の出力はハイレベルになり、ＮＯＲ回路１３の出力はロウレベルになる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４およびｎ型ＭＯＳ・ＦＥＴ１５はオフする。これにより、ワード線ＷＬ０はハイインピーダンスとなる。
【００２６】
次に、０データ読み出し（ｔ１〜ｔ４）の動作について説明する。
時刻ｔ１において、ＣＥＢ信号が立ち下がると、アドレスデコード回路６は、アドレスをラッチし、デコードしてアドレスデコード信号Ａ１、Ａ２を立ち上げる。これにより、ＮＡＮＤ回路１０の出力信号が立ち下がり、ＥｘＯＲ回路１１の出力信号はロウレベルに立ち下がり、ＥｘＮＯＲ回路１２の出力信号はハイレベルのままである。また、ＮＯＲ回路１３の出力信号は、ハイレベルに立ち上がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオフのままであり、ｎ型ＭＯＳ・ＦＥＴ１５はオンするので、ワード線ＷＬ０はグランドと接続され０Ｖとなる。また、ビット線ＢＬは、プリチャージ回路７により０Ｖにプリチャージされてロウレベルであり、データ線ＤＱもロウレベルである。
【００２７】
次に、時刻ｔ２において、デコーダイネーブル論理回路５に接続されるデータ線ＤＱがロウレベルなので、デコーダイネーブル信号ＸがＣＥＢ信号より時間Ｔｄだけ遅延して立ち上がる。これにより、ＥｘＯＲ回路１１の出力信号はハイレベルに立ち上がり、ＥｘＮＯＲ回路１２の出力信号はロウレベルに立ち下がる。また、ＮＯＲ回路１３は、ロウレベルに立ち下がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオンして、ｎ型ＭＯＳ・ＦＥＴ１５はオフするので、ワード線ＷＬ０は電源電圧線と接続され電源電圧と同じ電位（ハイレベル）となる。これにより、メモリセル（強誘電体容量素子２）に蓄積されているデータ（図３においては“０”）に応じて、ビット線ＢＬの電位が変化する。
【００２８】
次に、時刻ｔａのタイミングでセンスアンプ３がビット線ＢＬの電位をビット線／ＢＬの電位と比較して増幅する。これにより、ビット線ＢＬは０Ｖ（ロウレベル）になり（図３の実線）、ビット線／ＢＬはハイレベルの電位となる（図３の点線）。これにより、メモリセル（強誘電体容量素子２）より０データがビット線ＢＬを介して読み出される。
【００２９】
次に、時刻ｔ３において、ＣＥＢ信号が立ち上がる。また、アドレスデコード回路６は、全てのアドレスデコード信号をロウレベルにする。これにより、アドレスデコード信号Ａ１、Ａ２もロウレベルに立ち下がる。これにより、ＮＡＮＤ回路１０の出力信号が立ち上がり、ＥｘＯＲ回路１１の出力信号はロウレベルに立ち下がる。以上により、ＥｘＮＯＲ回路１２の出力信号はロウレベルのままである。また、ＮＯＲ回路１３の出力信号は、ロウレベルのままである。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオンしたままであり、ｎ型ＭＯＳ・ＦＥＴ１５はオフしたままなので、ワード線ＷＬ０はハイレベルのままである。
【００３０】
次に、時刻ｔ４において、データ線ＤＱがロウレベルなのでデコーダイネーブル信号ＸがＣＥＢ信号より時間Ｔｄだけディレイして立ち下がる。これにより、ＥｘＯＲ回路１１の出力信号はハイレベルに立ち上がり、ＥｘＮＯＲ回路１２の出力信号もハイレベルに立ち上がる。また、ＮＯＲ回路１３は、ロウレベルのままである。これにより、ｐ型ＭＯＳ・ＦＥＴ１４と、ｎ型ＭＯＳ・ＦＥＴ１５はオフするので、ワード線ＷＬ０はハイインピーダンスとなる。以上により、メモリセル（強誘電体容量素子２）より０データを読み出す動作が終了する。
【００３１】
次に、時刻ｔｂのタイミングでセンスアンプ３がオフしてビット線ＢＬ、／ＢＬの電位が０Ｖへプリチャージされる（プリチャージ回路７がオンする）。また、時刻ｔ４から時刻ｔ５の間にデータ書き込み処理を行うよう制御する信号であるライト信号が立ち下がる。これにより、データ書き込み処理が開始する。
【００３２】
次に、メモリセルへ“１”データを書き込む動作について説明する。
まず、時刻ｔ５において、ＣＥＢ信号が立ち下がると、アドレスデコード回路６は、アドレスをラッチし、デコードしてアドレスデコード信号Ａ１、Ａ２を立ち上げる。これにより、ＮＡＮＤ回路１０の出力信号がロウレベルに立ち下がり、ＥｘＯＲ回路１１の出力信号はロウレベルに立ち下がり、ＥｘＮＯＲ回路１２の出力信号はハイレベルのままである。また、ＮＯＲ回路１３の出力信号は、ハイレベルに立ち上がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオフのままであり、ｎ型ＭＯＳ・ＦＥＴ１５はオンするので、ワード線ＷＬ０はグランドと接続されハイインピーダンスの状態から０Ｖとなる。
【００３３】
次に、時刻ｔ６において、データ線ＤＱがロウレベルなのでデコーダイネーブル信号ＸがＣＥＢ信号より時間Ｔｄだけ遅れてハイレベルに立ち上がる。これにより、ＥｘＯＲ回路１１の出力信号はハイレベルに立ち上がり、ＥｘＮＯＲ回路１２の出力信号はロウレベルに立ち下がる。また、ＮＯＲ回路１３は、ロウレベルに立ち下がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオンして、ｎ型ＭＯＳ・ＦＥＴ１５はオフするので、ワード線ＷＬ０は電源電圧線と接続され電源電圧と同じ電位（ハイレベル）となる。これにより、メモリセル（強誘電体容量素子２）に蓄積されているデータ（図３においては“１”）に応じて、ビット線ＢＬ、／ＢＬの電位が変化する。
【００３４】
次に、時刻ｔｃのタイミングでライトアンプ４が、データ線ＤＱの“１”データ（ハイレベル）を基にビット線ＢＬの電位をハイレベルまで昇圧する。また、ビット線／ＢＬの電位を０Ｖへ降圧する。これにより、ビット線ＢＬはハイレベルになり（図３の実線）、ビット線／ＢＬはロウレベル（０Ｖ）の電位となる（図３の点線）。
【００３５】
次に、時刻ｔ７において、ＣＥＢ信号が立ち上がると、データ線ＤＱがハイレベルなので、デコーダイネーブル信号ＸがＣＥＢ信号とほぼ同時にロウレベルに立ち下がる。これにより、ＥｘＯＲ回路１１の出力信号はロウレベルに立ち下がり、ＥｘＮＯＲ回路１２の出力信号はハイレベルに立ち上がる。また、ＮＯＲ回路１３は、ハイレベルに立ち上がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオフして、ｎ型ＭＯＳ・ＦＥＴ１５はオンするので、ワード線ＷＬ０はグランドと接続され０Ｖ（ロウレベル）となる。これにより、メモリセル（強誘電体容量素子２）へはビット線ＢＬよりハイレベルの電圧、ワード線ＷＬ０より０Ｖの電圧が印加され、“１”データが書き込まれる。
【００３６】
次に、時刻ｔ８において、アドレスデコード回路６は、全てのアドレスデコード信号をロウレベルにする。これにより、アドレスデコード信号Ａ１、Ａ２もロウレベルに立ち下がる。これにより、ＮＡＮＤ回路１０の出力信号がハイレベルまで立ち上がり、ＥｘＯＲ回路１１の出力信号はロウレベルまで立ち下がる。以上により、ＥｘＮＯＲ回路１２の出力信号はハイレベルのままである。また、ＮＯＲ回路１３の出力信号は、ロウレベルまで立ち下がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４と、ｎ型ＭＯＳ・ＦＥＴ１５はオフしたままなので、ワード線ＷＬ０はハイインピーダンスとなる。以上により、メモリセル（強誘電体容量素子２）への“１”データを書き込む処理を終える。
【００３７】
次に、時刻ｔｄのタイミングでライトアンプ４がオフし、ビット線ＢＬの電位が下がる。次に、プリチャージ回路７によりビット線ＢＬ、／ＢＬの電位を０Ｖへ降圧する。また、時刻ｔ８と時刻ｔ９の間にライト信号が立ち下がる。
【００３８】
次に、メモリセルへ“０”データを書き込む動作について説明する。
まず、時刻ｔ９において、ＣＥＢ信号が立ち下がると、アドレスデコード回路６は、アドレスをラッチし、デコードしてアドレスデコード信号Ａ１、Ａ２を立ち上げる。これにより、ＮＡＮＤ回路１０の出力信号がロウレベルに立ち下がり、ＥｘＯＲ回路１１の出力信号はロウレベルに立ち下がる。以上により、ＥｘＮＯＲ回路１２の出力信号はハイレベルのままである。また、ＮＯＲ回路１３の出力信号は、ハイレベルに立ち上がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオフのままであり、ｎ型ＭＯＳ・ＦＥＴ１５はオンするので、ワード線ＷＬ０はグランドと接続されハイインピーダンスの状態から０Ｖ（ロウレベル）となる。
【００３９】
次に、時刻ｔ１０において、データ線ＤＱがロウレベルなのでデコーダイネーブル信号ＸがＣＥＢ信号より時間Ｔｄだけ遅れてハイレベルに立ち上がる。これにより、ＥｘＯＲ回路１１の出力信号はハイレベルに立ち上がり、ＥｘＮＯＲ回路１２の出力信号はロウレベルに立ち下がる。また、ＮＯＲ回路１３は、ロウレベルに立ち下がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオンして、ｎ型ＭＯＳ・ＦＥＴ１５はオフするので、ワード線ＷＬ０は電源電圧線と接続され電源電圧と同じ電位（ハイレベル）となる。これにより、メモリセル（強誘電体容量素子２）に蓄積されているデータ（図３においては“０”）に応じて、ビット線ＢＬ、／ＢＬの電位が変化する。
【００４０】
次に、時刻ｔｅのタイミングでライトアンプ４が、データ線ＤＱの“０”データ（ロウレベル）に応じてビット線ＢＬの電位をロウレベルまで降圧する。また、ビット線／ＢＬの電位をハイレベルまで昇圧する。これにより、ビット線ＢＬはロウレベルになり（図３の実線）、ビット線／ＢＬはハイレベルの電位となる（図３の点線）。
【００４１】
次に、時刻ｔ１１において、ＣＥＢ信号が立ち上がる。また、アドレスデコード回路６は、全てのアドレスデコード信号をロウレベルにする。これにより、アドレスデコード信号Ａ１、Ａ２もロウレベルに立ち下がる。これにより、ＮＡＮＤ回路１０の出力信号が立ち上がり、ＥｘＯＲ回路１１の出力信号はロウレベルに立ち下がる。以上により、ＥｘＮＯＲ回路１２の出力信号はロウレベルのままである。また、ＮＯＲ回路１３の出力信号は、ロウレベルのままである。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオンしたままであり、ｎ型ＭＯＳ・ＦＥＴ１５はオフしたままなので、ワード線ＷＬ０はハイレベルのままである。以上の時刻ｔ１０から時刻ｔ１１の間に、メモリセルへ、ビット線ＢＬよりロウレベル、ワード線ＷＬ０よりハイレベルが供給され、“０”データが書き込まれる。
【００４２】
次に、時刻ｔ１２において、データ線ＤＱがロウレベルなのでデコーダイネーブル信号ＸがＣＥＢ信号より時間Ｔｄだけディレイして立ち下がる。これにより、ＥｘＯＲ回路１１の出力信号はハイレベルに立ち上がり、ＥｘＮＯＲ回路１２の出力信号もハイレベルに立ち上がる。また、ＮＯＲ回路１３は、ロウレベルのままである。これにより、ｐ型ＭＯＳ・ＦＥＴ１４と、ｎ型ＭＯＳ・ＦＥＴ１５はオフするので、ワード線ＷＬ０はハイインピーダンスとなる。以上により、メモリセル（強誘電体容量素子２）へ“０”データを書き込む動作が終了する。
【００４３】
尚、上述した動作中は、デコーダ回路１により選択されない、非選択のワード線ＷＬ１、ＷＬ２、…は、ハイインピーダンスの状態である。すなわち、非選択のワード線ＷＬは、フローティングの状態となっている。これにより、非選択のメモリセルに接続されているビットラインＢＬの電圧が変化しても、その影響でメモリセルの保持するデータが変化しないようにすることができる。
【００４４】
以上に示したように、本実施形態による強誘電体記憶装置によれば、ビット線とメモリセル（強誘電体容量素子）の間にトランジスタが介在していないので、ワード線をブーストすることなく、メモリセルへデータの書き込みおよび、メモリセルからのデータの読み出しを行うことができる。また、本実施形態による強誘電体記憶装置は、従来の強誘電体記憶装置には必要なプレート線に電圧を印加するプレート線ドライバを用いることなく、より簡素な回路構成となる半導体記憶装置を実現している。
【００４５】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【００４６】
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
（付記１） ビット線に一方の端子が接続され、ワード線に他方の端子が接続された１個の強誘電体容量素子よりなる複数のメモリセルと、
複数の前記メモリセル毎に設置され、前記メモリセルに接続される前記ワード線を制御するデコーダ手段と
を具備することを特徴とする半導体記憶装置。
【００４７】
（付記２） 前記デコーダ手段は、選択時には前記ワード線を駆動して、非選択時には前記ワード線をフローティング状態に制御することを特徴とする付記１に記載の半導体記憶装置。
【００４８】
（付記３） 前記デコーダ手段は、アドレス信号または前記アドレス信号をデコードしたアドレスデコード信号を基に前記選択または前記非選択の制御を行うことを特徴とする付記２に記載の半導体記憶装置。
【００４９】
（付記４） １本のビット線に対して設置される複数の前記デコーダ手段と接続され、前記デコーダ手段による前記ワード線の駆動を制御するデコーダ制御信号を出力するデコーダ制御手段を更に具備することを特徴とする付記１に記載の半導体記憶装置。
【００５０】
（付記５） 前記デコーダ手段は、前記ワード線をロウレベル、ハイレベル、フローティング状態の何れかに制御することを特徴とする付記１に記載の半導体記憶装置。
【００５１】
（付記６） 前記デコーダ手段は、ｐ型ＭＯＳ・ＦＥＴとｎ型ＭＯＳ・ＦＥＴを具備し、
前記ｐ型ＭＯＳ・ＦＥＴと前記ｎ型ＭＯＳ・ＦＥＴは互いのドレイン端子を相互接続し、その相互接続点には、前記ワード線が接続され、前記ｐ型ＭＯＳ・ＦＥＴのソース端子は電源電圧へ接続され、前記ｎ型ＭＯＳ・ＦＥＴのソース端子はグランドへ接続されていること
を特徴とする付記１に記載の半導体記憶装置。
【００５２】
（付記７） 前記アドレス信号をデコードして前記アドレスデコード信号を出力するアドレスデコード手段を更に具備し、
前記デコード回路は、前記アドレスデコード手段がデコードした前記アドレスデコード信号を基に前記選択または前記非選択の制御を行うこと
を特徴とする付記３に記載の半導体記憶装置。
【００５３】
（付記８） 前記ビット線に接続され、データの書き込み時に前記ビット線を駆動するライトアンプを更に具備し、
前記メモリセルに１データを書き込む場合に、前記ライトアンプは、前記ビット線をハイレベルにして、前記デコーダ手段は前記ワード線をロウレベルに駆動し、
前記メモリセルに０データを書き込む場合に、前記ライトアンプは、前記ビット線をロウレベルにして、前記デコーダ手段は前記ワード線をハイレベルに駆動すること
を特徴とする付記１に記載の半導体記憶装置。
【００５４】
（付記９） 前記ビット線に接続され、データの読み出し時に前記ビット線に読み出されたデータを増幅するセンスアンプを更に具備し、
前記メモリセルからデータを読み出す場合に、前記デコーダ回路は、前記ワード線をハイレベルに駆動し、前記センスアンプは、前記ワード線がハイレベルになることにより前記メモリセルより前記ビット線に読み出されたデータを増幅すること
を特徴とする付記１に記載の半導体記憶装置。
【００５５】
（付記１０） ビット線に一方の端子が接続され、ワード線に他方の端子が接続された１個の強誘電体容量素子よりなる複数のメモリセルと、複数の前記メモリセル毎に設置され、前記メモリセルにワード線を介して接続されるデコーダ手段とを具備する半導体記憶装置の制御方法であって、
データの書き込みおよびデータの読み出しを行うメモリセルに接続される前記ワード線を駆動するよう前記デコーダ回路を制御し、
データの書き込みおよびデータの読み出しを行わないメモリセルに接続される前記ワード線をフローティング状態にするよう前記デコーダ回路を制御することを特徴とする制御方法。
【００５６】
（付記１１） 前記半導体記憶装置は、前記ビット線に接続され、データの書き込み時に前記ビット線を駆動するライトアンプを具備しており、
前記メモリセルに１データを書き込む場合に、前記ビット線をハイレベルになるよう前記ライトアンプを制御して、前記ワード線をロウレベルになるよう前記デコーダ回路を制御すること
前記メモリセルに０データを書き込む場合に、前記ビット線をロウレベルになるよう前記ライトアンプを制御して、前記ワード線をハイレベルになるよう前記デコーダ回路を制御すること
を特徴とする付記１０に記載の制御方法。
【００５７】
（付記１２） 前記半導体記憶装置は、前記ビット線に接続され、データの読み出し時に前記ビット線に読み出されたデータを増幅するセンスアンプを具備しており、
前記メモリセルからデータを読み出す場合に、前記ワード線をハイレベルになるよう前記デコーダ回路を制御する第一のステップと、
前記第一のステップにより前記メモリセルより前記ビット線に読み出されたデータを増幅するよう前記センスアンプを制御する第二のステップと
を有すること特徴とする付記１０に記載の制御方法。
【００５８】
【発明の効果】
以上に説明したように、本発明による半導体記憶装置およびその制御方法においては、ビット線に一方の端子が接続され、ワード線に他方の端子が接続された１個の強誘電体容量素子よりなる複数のメモリセルと、複数のメモリセル毎に設置され、メモリセルにワード線を介して接続されるデコーダ手段とを具備するので、デコーダ手段によりワード線をハイレベル、ロウレベル、フローティング状態のいずれかに制御することができ、従来はビット線とメモリセル（強誘電体容量素子）の間に設置されていたトランジスタを無くして、ビット線とメモリセルを直結したので、メモリセルへデータを書き込む際にワード線をブーストさせるブースト回路を設ける必要がない。更に、従来のプレート線が接続されていた側のメモリセルの端子にワード線を接続して、ワード線よりアドレス選択および電圧印加を行うようにしたので、プレート線に電圧を印加するプレート線ドライバを削除することで、より簡素な回路構成を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である強誘電体記憶装置のメモリセル周辺の構成を示すブロック図である。
【図２】図１に示したデコーダイネーブル論理回路５の回路例およびその動作を示す図である。
【図３】図１に示したメモリセル周辺回路を具備する強誘電体半導体装置の動作を示す波形図である。
【図４】従来の強誘電体容量素子よりなる１Ｔ１Ｃのメモリセルの概略構成を示す図である。
【符号の説明】
１ デコーダ回路
２ 強誘電体容量素子（メモリセル）
３ センスアンプ
４ ライトアンプ
５ デコーダイネーブル論理回路
６ アドレスデコード回路
７ プリチャージ回路
１０ ＮＡＮＤ回路
１１ ＥｘＯＲ回路
１２ ＥｘＮＯＲ回路
１３ ＮＯＲ回路
１４ ｐ型ＭＯＳ・ＦＥＴ
１５ ｎ型ＭＯＳ・ＦＥＴ
５１ インバータ
５２，５３，５５ トランスファゲート
５４ ディレイ素子群
【発明の属する技術分野】
本発明は、強誘電体容量素子よりなるメモリセルを具備する半導体記憶装置およびその制御方法に関するものである。
【０００２】
【従来の技術】
従来、強誘電体容量素子よりなるメモリセルを具備し、強誘電体容量素子の分極方向によってデータを記憶する強誘電体記憶装置（半導体記憶装置）が知られている。この強誘電体記憶装置のメモリセルとして、２個の選択トランジスタと２個の強誘電体容量素子から１メモリセルを構成する２Ｔ２Ｃ及び、１個の選択トランジスタと１個の強誘電体容量素子から１メモリセルを構成する１Ｔ１Ｃが知られている。
【０００３】
図４は、従来の強誘電体容量素子よりなる１Ｔ１Ｃのメモリセルの概略構成を示す図である。図４に示すように、メモリセルＭは、１個の強誘電体容量素子Ｃと１個のトランジスタＴｒを具備する。また、強誘電体容量素子Ｃの一方の端子はトランジスタＴｒを介してビット線ＢＬと接続されている。また、強誘電体容量素子Ｃの他方の端子はプレート線ＰＬに接続されている。また、ビット線ＢＬは、センスアンプ７０と接続され、センスアンプ７０の活性化によりプリチャージされたり電位差を増幅されたりする。また、トランジスタＴｒは、ゲート端子がワード線ＷＬに接続され、ワード線ＷＬの制御によりオン／オフする。また、ブースト回路７１は、ワード線ＷＬに接続され、ワード線ＷＬをブーストする回路である。また、プレート線ドライバ７２は、プレート線ＰＬに接続され、プレート線ＰＬに任意の電圧を印加するため回路である。
【０００４】
また、図４において、トランジスタＴｒは、ビット線ＢＬと強誘電体容量素子Ｃを分離するためにスイッチング素子の役目をしている。例えば、メモリセルＭからデータを読み出す場合は、まず、トランジスタＴｒをオンすることでスイッチングゲートを開け、強誘電体容量素子Ｃの一方の端子とビット線ＢＬをつなげる。次に、プレート線ドライバ７２がプレート線ＰＬに所定の電圧を印加することで、強誘電体容量素子Ｃの他方の端子に所定の電圧が印加される。以上によりビット線ＢＬへ、強誘電体容量素子Ｃの電荷を出力させてデータの読み出しを行っていた。
【０００５】
また、メモリセルＭに“１”データを書き込む場合は、トランジスタＴｒをオンさせることでビット線ＢＬと接続される強誘電体容量素子Ｃの一方の端子に対して、ビット線ＢＬにプリチャージされた電源電圧を印加する。また、プレート線ドライバ７２は、プレート線ＰＬに０Ｖを印加する。これにより、メモリセルＭに“１”データを書き込まれる。この時、トランジスタＴｒのオン抵抗を低減させるため、トランジスタＴｒのゲート端子への印加電圧を上述した電源電圧の電圧値よりも大きい電圧値（例えば電源電圧が５Ｖなら６〜７Ｖ）にブーストさせる必要がある。すなわち、ブースト回路７１が、ワード線ＷＬに印加する電圧の電圧値をビット線ＢＬにプリチャージされる電源電圧の電圧値よりも大きな電圧値にブーストする。これにより、トランジスタＴｒのオン抵抗を低減し、強誘電体容量素子Ｃの一方の端子（ビット線ＢＬ側）へ電源電圧に近い電圧を印加することができ、確実に強誘電体容量素子Ｃを分極させることができる。
【０００６】
【発明が解決しようとする課題】
しかし、上述したブースト回路は、ブーストするタイミングを制御するための周辺回路が必要であり、回路が複雑になってしまうという問題があった。
また、上述したようにプレート線に電圧を印加するプレート線ドライバを削除して、より簡単な回路構成にしたいという要望が高まっている。
【０００７】
この発明は、上述した事情を考慮してなされたもので、ワード線のブースト回路を必要としない半導体記憶装置およびその制御方法を提供することを目的とする。
また、プレート線に電圧を印加するプレート線ドライバを削除することで、より簡素な回路構成となる半導体記憶装置およびその制御方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、本発明による半導体記憶装置およびその制御方法においては、ビット線に一方の端子が接続され、ワード線に他方の端子が接続された１個の強誘電体容量素子よりなる複数のメモリセルと、複数のメモリセル毎に設置され、メモリセルにワード線を介して接続されるデコーダ手段とを具備し、デコーダ手段によりワード線をハイレベル、ロウレベル、フローティング状態のいずれかに制御することを特徴とする。
【０００９】
これにより、本発明の半導体記憶装置およびその制御方法は、従来はビット線とメモリセル（強誘電体容量素子）の間に設置されていたトランジスタを無くして、ビット線とメモリセルを直結したので、メモリセルへデータを書き込む際にワード線をブーストさせるブースト回路を設ける必要がない。更に、従来のプレート線が接続されていた側のメモリセルの端子にワード線を接続して、ワード線よりアドレス選択および電圧印加を行うようにしたので、プレート線に電圧を印加するプレート線ドライバを削除することで、より簡素な回路構成を得ることができる。
【００１０】
【発明の実施の形態】
以下、発明の実施の形態を説明する。
まず、本発明の一実施形態である強誘電体記憶装置（半導体記憶装置）のメモリセル周辺の構成について図を用いて説明する。
図１は、本発明の一実施形態である強誘電体記憶装置のメモリセル周辺の構成を示すブロック図である。尚、強誘電体記憶装置において、メモリセル周辺以外の構成は従来の強誘電体記憶装置の構成と同様である。
【００１１】
図１において、符号１は、デコーダ回路であり、アドレスを後述するアドレスデコード回路６によりデコードした信号であるアドレスデコード信号（Ａ１、／Ａ１、Ａ２、／Ａ２）を基に後述するワード線ＷＬの選択を行う。また、デコーダ回路１は、該デコーダ回路１を活性化するか否かを制御するための後述するデコーダイネーブル信号Ｘが入力される。また、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…（以下、ワード線ＷＬとする）毎にデコーダ回路１が設置される。すなわち、各デコーダ回路１の出力端子は各ワード線ＷＬと一対一で接続される。また、デコーダ回路１は、ＮＡＮＤ回路１０、ＥｘＯＲ（エクスクルーシブ・オア）回路１１、ＥｘＮＯＲ（エクスクルーシブ・ノア）回路１２、ＮＯＲ回路１３、ｐ型ＭＯＳ・ＦＥＴ１４、ｎ型ＭＯＳ・ＦＥＴ１５を具備する。尚、ＥｘＮＯＲ回路とは、ＥｘＯＲ回路の出力にインバータをつけた場合と同様の動作をする回路である。
【００１２】
ＮＡＮＤ回路１０の２つの入力端子は、アドレスデコード信号の信号線と接続される。具体的には、アドレスデコード信号Ａ１およびＡ２を供給する信号線と接続される。尚、上述したアドレスデコード信号Ａ１、／Ａ１、Ａ２、／Ａ２において、Ａ１、Ａ２の反転信号が／Ａ１、／Ａ２である。これにより、どのアドレスデコード信号の信号線とＮＡＮＤ回路１０の２つの入力端子を接続するかにより、ワード線ＷＬを選択するアドレスが定まる。
【００１３】
また、ＮＡＮＤ回路１０の出力端子は、ＥｘＯＲ回路１１およびＥｘＮＯＲ回路１２およびＮＯＲ回路１３の一方の入力端子と接続される。また、ＥｘＯＲ回路１１およびＮＯＲ回路１３の他方の入力端子は、デコーダ回路１を制御する信号であるデコーダイネーブル信号Ｘの信号線と接続される。また、ＥｘＯＲ回路１１の出力端子は、ＥｘＮＯＲ回路１２の他方の入力端子と接続される。また、ＥｘＮＯＲ回路１２の出力端子は、ｐ型ＭＯＳ・ＦＥＴ１４のゲート端子に接続される。また、ＮＯＲ回路１３の出力端子は、ｎ型ＭＯＳ・ＦＥＴ１５のゲート端子に接続される。
【００１４】
また、ｐ型ＭＯＳ・ＦＥＴ１４とｎ型ＭＯＳ・ＦＥＴ１５は互いのドレイン端子を相互接続し、その相互接続点には、ワード線ＷＬが接続されている。また、ｐ型ＭＯＳ・ＦＥＴ１４のソース端子は電源電圧へ接続され、ｎ型ＭＯＳ・ＦＥＴ１５のソース端子はグランドへ接続されている。以上の構成により、デコーダ回路１は、アドレス信号とデコーダイネーブル信号（デコーダ制御信号）Ｘを基にｐ型ＭＯＳ・ＦＥＴ１４とｎ型ＭＯＳ・ＦＥＴ１５のオン／オフを制御することで、ワード線ＷＬを、電源電圧を供給してハイレベル（Ｈレベル）にしたり、グランド（０Ｖ）の電圧を供給してロウレベル（Ｌレベル）にしたり、ハイインピーダンス（フローティングの状態）にしたりすることができる。
【００１５】
また、２は、強誘電体容量素子であり、その分極方向によってデータを記憶するメモリセルを構成している。強誘電体容量素子２の一方の端子は、ワード線ＷＬと接続され、強誘電体容量素子２の他方の端子は、ビット線ＢＬに接続されている。３は、センスアンプであり、ビット線ＢＬに接続されている。センスアンプ３は、強誘電体容量素子２よりビット線ＢＬに読み出された電位をビット線／ＢＬに読み出された電位と比較してその差を増幅する。尚、ビット線／ＢＬにおいて読み出す電位は、所定のリファレンス電位でもよい。
【００１６】
４は、ライトアンプであり、ビット線ＢＬと接続されている。ライトアンプ４は、強誘電体容量素子２へデータを書き込むためにビット線ＢＬの電圧を制御する。また、センスアンプ３およびライトアンプ４は共にデータ線ＤＱと接続されている。これにより、センスアンプ３は強誘電体容量素子２より読み出したデータを入出力データバスの１ビット分であるデータ線ＤＱへ出力する。また、ライトアンプ４は、強誘電体容量素子２へデータを書き込むために、データ線ＤＱより得るデータ（０または１）に応じてビット線ＢＬの電圧（ロウレベルまたはハイレベル）を制御する。
【００１７】
５は、デコーダイネーブル論理回路（デコーダ制御手段）であり、１本のビット線ＢＬに対して設置される複数のデコーダ回路１へ、ワード線ＷＬの駆動を制御するためのデコーダイネーブル信号Ｘを供給する。また、上記の動作を行うため、デコーダイネーブル論理回路５は、２つの入力端子にクロック信号であるＣＥＢ信号を供給するクロック線と、読み出しデータおよび書き込みデータを伝達するデータ線ＤＱとが接続され、出力端子にはデコーダイネーブル信号Ｘの信号線が接続される。ここで、デコーダイネーブル論理回路５の回路例について図を用いて説明する。
【００１８】
図２（ａ）は、図１に示したデコーダイネーブル論理回路５の回路例を示す図である。図２（ａ）に示すように、デコーダイネーブル論理回路５は、インバータ５１と、トランスファゲート５２、５３、５５と、ディレイ素子群５４とを具備する。尚、ディレイ素子群５４は、複数個のバッファが直列に接続されたものであり、バッファの個数が多いほどディレイ時間（遅延時間）を増大させることになる。
【００１９】
図２（ａ）に示すように、データ線ＤＱが接続されているデコーダイネーブル論理回路５の入力端子は、ｐチャネルゲート端子とｎチャネルゲート端子を有するトランスファゲート５２、５５のｐチャネルゲート端子およびトランスファゲート５３のｎチャネルゲート端子と接続される。また、信号線ＤＱが接続されている入力端子は、インバータ５１を介してトランスファゲート５２、５５のｎチャネルゲート端子およびトランスファゲート５３のｐチャネルゲート端子と接続される。また、ＣＥＢ信号の信号線が接続されているデコーダイネーブル論理回路５の入力端子は、トランスファゲート５２、５３の入力端子と接続されている。また、トランスファゲート５２、の出力端子は、ディレイ素子群５４を介してトランスファゲート５５の入力端子と接続される。また、トランスファゲート５３、５５の出力端子は、インバータ５６を介してデコーダイネーブル論理回路５の出力端子と接続され、デコーダイネーブル信号Ｘを出力する。
【００２０】
次に、図２（ａ）に示したデコーダイネーブル論理回路５の動作について説明する。図２（ｂ）は、図２（ａ）に示したデコーダイネーブル論理回路５の動作について説明する図である。図２（ｂ）に示すように、データ線ＤＱがロウレベルの間は、トランスファゲート５２、５５がオンし、トランスファゲート５３がオフする。これにより、デコーダイネーブル論理回路５は、入力されるＣＥＢ信号を、ディレイ素子群５４で時間Ｔｄだけ遅延して、インバータ５６で反転して、デコーダイネーブル信号Ｘとして出力する。尚、上述した遅延時間Ｔｄは、ＣＥＢ信号の立ち下がりを基にアドレスデコード回路６がアドレスデコード信号を変化させる時間よりも長い時間である。
【００２１】
また、データ線ＤＱがハイレベルの間は、トランスファゲート５２、５５がオフし、トランスファゲート５３がオンする。これにより、デコーダイネーブル論理回路５は、ＣＥＢ信号の変化に殆んど遅延することがない、ＣＥＢ信号に同期した反転信号であるデコーダイネーブル信号Ｘを出力する。すなわち、デコーダイネーブル論理回路５が出力するデコーダイネーブル信号Ｘは、データ線ＤＱがハイレベルの時はＣＥＢ信号の変化と同期して変化し、データ線ＤＱがロウレベルの時はＣＥＢ信号の変化によるアドレスデコード信号の変化より遅いタイミングで変化する。
【００２２】
６は、アドレスデコード回路であり、ＣＥＢ信号の立ち下がりでラッチしたアドレスを基にアドレスデコード信号（Ａ１、／Ａ１、Ａ２、／Ａ２）を出力する。尚、アドレスデコード回路６の出力するアドレスデコード信号は、Ａ１、／Ａ１、Ａ２、／Ａ２の４種類のみではなく、メモリセルの数およびアドレスのビット数などに応じて所定数が出力される。７は、プリチャージ回路であり、ビット線ＢＬ、／ＢＬを０Ｖ（ロウレベル）にプリチャージする回路である。
【００２３】
次に、上述したメモリセル周辺回路を含む強誘電体半導体装置の動作について説明する。
図３は、図１に示したメモリセル周辺回路を具備する強誘電体半導体装置の動作を示す波形図である。まず、図３に示す信号について説明する。ＣＥＢ信号はクロック信号であり周期的にハイレベルとロウレベルを繰り返す。アドレスは、アドレスデコード回路６に入力される複数ビットの信号であり、ＣＥＢ信号の立ち下がり時に、任意のメモリセルを指定する値（図３のＶａｌｉｄ）となり、アドレスデコード回路６に取り込まれる。ライト信号は、一定期間立ち下がることで、メモリセル（強誘電体容量素子２）にデータを書き込む処理を行うよう強誘電体半導体装置を制御する信号である。
【００２４】
アドレスデコード信号（Ａ１、Ａ２）は、図１に示したアドレスデコード回路６がＣＥＢ信号の立ち下がりで取り込んだアドレスをデコードして出力する信号である。尚、アドレスデコード信号（Ａ１、Ａ２）は、２ビットのデータであるが、同じ変化をするので図３においては簡略化して１つにまとめて示している。デコーダイネーブル信号Ｘは、図１のデコーダイネーブル論理回路５が出力する信号である。ＷＬ０は、図１のワード線ＷＬ０の信号である。ＢＬは、図１のビット線ＢＬの信号である。ＷＬ１，２は、図１のワード線ＷＬ１，２の信号である。以上に説明したように、図３には、ワード線ＷＬ０に接続されたデコーダ回路１およびメモリセル（強誘電体容量素子２）に関する信号を示している。
【００２５】
次に、図３に示す信号の変化に応じて図１に示したメモリセル周辺回路の動作（０データ読み出し、１データ書き込み、０データ書き込み）を説明する。
ここで時刻ｔ０におけるデコーダ回路１とワード線ＷＬ０の状態について説明する。時刻ｔ０において、アドレスデコード信号（Ａ１、Ａ２）は、共にロウレベルであるので、ＮＡＮＤ回路１０の出力はハイレベルである。また、デコーダイネーブル信号Ｘがロウレベルであり、ＥｘＯＲ回路１１の出力はハイレベルである。以上により、ＥｘＮＯＲ回路１２の出力はハイレベルになり、ＮＯＲ回路１３の出力はロウレベルになる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４およびｎ型ＭＯＳ・ＦＥＴ１５はオフする。これにより、ワード線ＷＬ０はハイインピーダンスとなる。
【００２６】
次に、０データ読み出し（ｔ１〜ｔ４）の動作について説明する。
時刻ｔ１において、ＣＥＢ信号が立ち下がると、アドレスデコード回路６は、アドレスをラッチし、デコードしてアドレスデコード信号Ａ１、Ａ２を立ち上げる。これにより、ＮＡＮＤ回路１０の出力信号が立ち下がり、ＥｘＯＲ回路１１の出力信号はロウレベルに立ち下がり、ＥｘＮＯＲ回路１２の出力信号はハイレベルのままである。また、ＮＯＲ回路１３の出力信号は、ハイレベルに立ち上がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオフのままであり、ｎ型ＭＯＳ・ＦＥＴ１５はオンするので、ワード線ＷＬ０はグランドと接続され０Ｖとなる。また、ビット線ＢＬは、プリチャージ回路７により０Ｖにプリチャージされてロウレベルであり、データ線ＤＱもロウレベルである。
【００２７】
次に、時刻ｔ２において、デコーダイネーブル論理回路５に接続されるデータ線ＤＱがロウレベルなので、デコーダイネーブル信号ＸがＣＥＢ信号より時間Ｔｄだけ遅延して立ち上がる。これにより、ＥｘＯＲ回路１１の出力信号はハイレベルに立ち上がり、ＥｘＮＯＲ回路１２の出力信号はロウレベルに立ち下がる。また、ＮＯＲ回路１３は、ロウレベルに立ち下がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオンして、ｎ型ＭＯＳ・ＦＥＴ１５はオフするので、ワード線ＷＬ０は電源電圧線と接続され電源電圧と同じ電位（ハイレベル）となる。これにより、メモリセル（強誘電体容量素子２）に蓄積されているデータ（図３においては“０”）に応じて、ビット線ＢＬの電位が変化する。
【００２８】
次に、時刻ｔａのタイミングでセンスアンプ３がビット線ＢＬの電位をビット線／ＢＬの電位と比較して増幅する。これにより、ビット線ＢＬは０Ｖ（ロウレベル）になり（図３の実線）、ビット線／ＢＬはハイレベルの電位となる（図３の点線）。これにより、メモリセル（強誘電体容量素子２）より０データがビット線ＢＬを介して読み出される。
【００２９】
次に、時刻ｔ３において、ＣＥＢ信号が立ち上がる。また、アドレスデコード回路６は、全てのアドレスデコード信号をロウレベルにする。これにより、アドレスデコード信号Ａ１、Ａ２もロウレベルに立ち下がる。これにより、ＮＡＮＤ回路１０の出力信号が立ち上がり、ＥｘＯＲ回路１１の出力信号はロウレベルに立ち下がる。以上により、ＥｘＮＯＲ回路１２の出力信号はロウレベルのままである。また、ＮＯＲ回路１３の出力信号は、ロウレベルのままである。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオンしたままであり、ｎ型ＭＯＳ・ＦＥＴ１５はオフしたままなので、ワード線ＷＬ０はハイレベルのままである。
【００３０】
次に、時刻ｔ４において、データ線ＤＱがロウレベルなのでデコーダイネーブル信号ＸがＣＥＢ信号より時間Ｔｄだけディレイして立ち下がる。これにより、ＥｘＯＲ回路１１の出力信号はハイレベルに立ち上がり、ＥｘＮＯＲ回路１２の出力信号もハイレベルに立ち上がる。また、ＮＯＲ回路１３は、ロウレベルのままである。これにより、ｐ型ＭＯＳ・ＦＥＴ１４と、ｎ型ＭＯＳ・ＦＥＴ１５はオフするので、ワード線ＷＬ０はハイインピーダンスとなる。以上により、メモリセル（強誘電体容量素子２）より０データを読み出す動作が終了する。
【００３１】
次に、時刻ｔｂのタイミングでセンスアンプ３がオフしてビット線ＢＬ、／ＢＬの電位が０Ｖへプリチャージされる（プリチャージ回路７がオンする）。また、時刻ｔ４から時刻ｔ５の間にデータ書き込み処理を行うよう制御する信号であるライト信号が立ち下がる。これにより、データ書き込み処理が開始する。
【００３２】
次に、メモリセルへ“１”データを書き込む動作について説明する。
まず、時刻ｔ５において、ＣＥＢ信号が立ち下がると、アドレスデコード回路６は、アドレスをラッチし、デコードしてアドレスデコード信号Ａ１、Ａ２を立ち上げる。これにより、ＮＡＮＤ回路１０の出力信号がロウレベルに立ち下がり、ＥｘＯＲ回路１１の出力信号はロウレベルに立ち下がり、ＥｘＮＯＲ回路１２の出力信号はハイレベルのままである。また、ＮＯＲ回路１３の出力信号は、ハイレベルに立ち上がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオフのままであり、ｎ型ＭＯＳ・ＦＥＴ１５はオンするので、ワード線ＷＬ０はグランドと接続されハイインピーダンスの状態から０Ｖとなる。
【００３３】
次に、時刻ｔ６において、データ線ＤＱがロウレベルなのでデコーダイネーブル信号ＸがＣＥＢ信号より時間Ｔｄだけ遅れてハイレベルに立ち上がる。これにより、ＥｘＯＲ回路１１の出力信号はハイレベルに立ち上がり、ＥｘＮＯＲ回路１２の出力信号はロウレベルに立ち下がる。また、ＮＯＲ回路１３は、ロウレベルに立ち下がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオンして、ｎ型ＭＯＳ・ＦＥＴ１５はオフするので、ワード線ＷＬ０は電源電圧線と接続され電源電圧と同じ電位（ハイレベル）となる。これにより、メモリセル（強誘電体容量素子２）に蓄積されているデータ（図３においては“１”）に応じて、ビット線ＢＬ、／ＢＬの電位が変化する。
【００３４】
次に、時刻ｔｃのタイミングでライトアンプ４が、データ線ＤＱの“１”データ（ハイレベル）を基にビット線ＢＬの電位をハイレベルまで昇圧する。また、ビット線／ＢＬの電位を０Ｖへ降圧する。これにより、ビット線ＢＬはハイレベルになり（図３の実線）、ビット線／ＢＬはロウレベル（０Ｖ）の電位となる（図３の点線）。
【００３５】
次に、時刻ｔ７において、ＣＥＢ信号が立ち上がると、データ線ＤＱがハイレベルなので、デコーダイネーブル信号ＸがＣＥＢ信号とほぼ同時にロウレベルに立ち下がる。これにより、ＥｘＯＲ回路１１の出力信号はロウレベルに立ち下がり、ＥｘＮＯＲ回路１２の出力信号はハイレベルに立ち上がる。また、ＮＯＲ回路１３は、ハイレベルに立ち上がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオフして、ｎ型ＭＯＳ・ＦＥＴ１５はオンするので、ワード線ＷＬ０はグランドと接続され０Ｖ（ロウレベル）となる。これにより、メモリセル（強誘電体容量素子２）へはビット線ＢＬよりハイレベルの電圧、ワード線ＷＬ０より０Ｖの電圧が印加され、“１”データが書き込まれる。
【００３６】
次に、時刻ｔ８において、アドレスデコード回路６は、全てのアドレスデコード信号をロウレベルにする。これにより、アドレスデコード信号Ａ１、Ａ２もロウレベルに立ち下がる。これにより、ＮＡＮＤ回路１０の出力信号がハイレベルまで立ち上がり、ＥｘＯＲ回路１１の出力信号はロウレベルまで立ち下がる。以上により、ＥｘＮＯＲ回路１２の出力信号はハイレベルのままである。また、ＮＯＲ回路１３の出力信号は、ロウレベルまで立ち下がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４と、ｎ型ＭＯＳ・ＦＥＴ１５はオフしたままなので、ワード線ＷＬ０はハイインピーダンスとなる。以上により、メモリセル（強誘電体容量素子２）への“１”データを書き込む処理を終える。
【００３７】
次に、時刻ｔｄのタイミングでライトアンプ４がオフし、ビット線ＢＬの電位が下がる。次に、プリチャージ回路７によりビット線ＢＬ、／ＢＬの電位を０Ｖへ降圧する。また、時刻ｔ８と時刻ｔ９の間にライト信号が立ち下がる。
【００３８】
次に、メモリセルへ“０”データを書き込む動作について説明する。
まず、時刻ｔ９において、ＣＥＢ信号が立ち下がると、アドレスデコード回路６は、アドレスをラッチし、デコードしてアドレスデコード信号Ａ１、Ａ２を立ち上げる。これにより、ＮＡＮＤ回路１０の出力信号がロウレベルに立ち下がり、ＥｘＯＲ回路１１の出力信号はロウレベルに立ち下がる。以上により、ＥｘＮＯＲ回路１２の出力信号はハイレベルのままである。また、ＮＯＲ回路１３の出力信号は、ハイレベルに立ち上がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオフのままであり、ｎ型ＭＯＳ・ＦＥＴ１５はオンするので、ワード線ＷＬ０はグランドと接続されハイインピーダンスの状態から０Ｖ（ロウレベル）となる。
【００３９】
次に、時刻ｔ１０において、データ線ＤＱがロウレベルなのでデコーダイネーブル信号ＸがＣＥＢ信号より時間Ｔｄだけ遅れてハイレベルに立ち上がる。これにより、ＥｘＯＲ回路１１の出力信号はハイレベルに立ち上がり、ＥｘＮＯＲ回路１２の出力信号はロウレベルに立ち下がる。また、ＮＯＲ回路１３は、ロウレベルに立ち下がる。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオンして、ｎ型ＭＯＳ・ＦＥＴ１５はオフするので、ワード線ＷＬ０は電源電圧線と接続され電源電圧と同じ電位（ハイレベル）となる。これにより、メモリセル（強誘電体容量素子２）に蓄積されているデータ（図３においては“０”）に応じて、ビット線ＢＬ、／ＢＬの電位が変化する。
【００４０】
次に、時刻ｔｅのタイミングでライトアンプ４が、データ線ＤＱの“０”データ（ロウレベル）に応じてビット線ＢＬの電位をロウレベルまで降圧する。また、ビット線／ＢＬの電位をハイレベルまで昇圧する。これにより、ビット線ＢＬはロウレベルになり（図３の実線）、ビット線／ＢＬはハイレベルの電位となる（図３の点線）。
【００４１】
次に、時刻ｔ１１において、ＣＥＢ信号が立ち上がる。また、アドレスデコード回路６は、全てのアドレスデコード信号をロウレベルにする。これにより、アドレスデコード信号Ａ１、Ａ２もロウレベルに立ち下がる。これにより、ＮＡＮＤ回路１０の出力信号が立ち上がり、ＥｘＯＲ回路１１の出力信号はロウレベルに立ち下がる。以上により、ＥｘＮＯＲ回路１２の出力信号はロウレベルのままである。また、ＮＯＲ回路１３の出力信号は、ロウレベルのままである。これにより、ｐ型ＭＯＳ・ＦＥＴ１４はオンしたままであり、ｎ型ＭＯＳ・ＦＥＴ１５はオフしたままなので、ワード線ＷＬ０はハイレベルのままである。以上の時刻ｔ１０から時刻ｔ１１の間に、メモリセルへ、ビット線ＢＬよりロウレベル、ワード線ＷＬ０よりハイレベルが供給され、“０”データが書き込まれる。
【００４２】
次に、時刻ｔ１２において、データ線ＤＱがロウレベルなのでデコーダイネーブル信号ＸがＣＥＢ信号より時間Ｔｄだけディレイして立ち下がる。これにより、ＥｘＯＲ回路１１の出力信号はハイレベルに立ち上がり、ＥｘＮＯＲ回路１２の出力信号もハイレベルに立ち上がる。また、ＮＯＲ回路１３は、ロウレベルのままである。これにより、ｐ型ＭＯＳ・ＦＥＴ１４と、ｎ型ＭＯＳ・ＦＥＴ１５はオフするので、ワード線ＷＬ０はハイインピーダンスとなる。以上により、メモリセル（強誘電体容量素子２）へ“０”データを書き込む動作が終了する。
【００４３】
尚、上述した動作中は、デコーダ回路１により選択されない、非選択のワード線ＷＬ１、ＷＬ２、…は、ハイインピーダンスの状態である。すなわち、非選択のワード線ＷＬは、フローティングの状態となっている。これにより、非選択のメモリセルに接続されているビットラインＢＬの電圧が変化しても、その影響でメモリセルの保持するデータが変化しないようにすることができる。
【００４４】
以上に示したように、本実施形態による強誘電体記憶装置によれば、ビット線とメモリセル（強誘電体容量素子）の間にトランジスタが介在していないので、ワード線をブーストすることなく、メモリセルへデータの書き込みおよび、メモリセルからのデータの読み出しを行うことができる。また、本実施形態による強誘電体記憶装置は、従来の強誘電体記憶装置には必要なプレート線に電圧を印加するプレート線ドライバを用いることなく、より簡素な回路構成となる半導体記憶装置を実現している。
【００４５】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【００４６】
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
（付記１） ビット線に一方の端子が接続され、ワード線に他方の端子が接続された１個の強誘電体容量素子よりなる複数のメモリセルと、
複数の前記メモリセル毎に設置され、前記メモリセルに接続される前記ワード線を制御するデコーダ手段と
を具備することを特徴とする半導体記憶装置。
【００４７】
（付記２） 前記デコーダ手段は、選択時には前記ワード線を駆動して、非選択時には前記ワード線をフローティング状態に制御することを特徴とする付記１に記載の半導体記憶装置。
【００４８】
（付記３） 前記デコーダ手段は、アドレス信号または前記アドレス信号をデコードしたアドレスデコード信号を基に前記選択または前記非選択の制御を行うことを特徴とする付記２に記載の半導体記憶装置。
【００４９】
（付記４） １本のビット線に対して設置される複数の前記デコーダ手段と接続され、前記デコーダ手段による前記ワード線の駆動を制御するデコーダ制御信号を出力するデコーダ制御手段を更に具備することを特徴とする付記１に記載の半導体記憶装置。
【００５０】
（付記５） 前記デコーダ手段は、前記ワード線をロウレベル、ハイレベル、フローティング状態の何れかに制御することを特徴とする付記１に記載の半導体記憶装置。
【００５１】
（付記６） 前記デコーダ手段は、ｐ型ＭＯＳ・ＦＥＴとｎ型ＭＯＳ・ＦＥＴを具備し、
前記ｐ型ＭＯＳ・ＦＥＴと前記ｎ型ＭＯＳ・ＦＥＴは互いのドレイン端子を相互接続し、その相互接続点には、前記ワード線が接続され、前記ｐ型ＭＯＳ・ＦＥＴのソース端子は電源電圧へ接続され、前記ｎ型ＭＯＳ・ＦＥＴのソース端子はグランドへ接続されていること
を特徴とする付記１に記載の半導体記憶装置。
【００５２】
（付記７） 前記アドレス信号をデコードして前記アドレスデコード信号を出力するアドレスデコード手段を更に具備し、
前記デコード回路は、前記アドレスデコード手段がデコードした前記アドレスデコード信号を基に前記選択または前記非選択の制御を行うこと
を特徴とする付記３に記載の半導体記憶装置。
【００５３】
（付記８） 前記ビット線に接続され、データの書き込み時に前記ビット線を駆動するライトアンプを更に具備し、
前記メモリセルに１データを書き込む場合に、前記ライトアンプは、前記ビット線をハイレベルにして、前記デコーダ手段は前記ワード線をロウレベルに駆動し、
前記メモリセルに０データを書き込む場合に、前記ライトアンプは、前記ビット線をロウレベルにして、前記デコーダ手段は前記ワード線をハイレベルに駆動すること
を特徴とする付記１に記載の半導体記憶装置。
【００５４】
（付記９） 前記ビット線に接続され、データの読み出し時に前記ビット線に読み出されたデータを増幅するセンスアンプを更に具備し、
前記メモリセルからデータを読み出す場合に、前記デコーダ回路は、前記ワード線をハイレベルに駆動し、前記センスアンプは、前記ワード線がハイレベルになることにより前記メモリセルより前記ビット線に読み出されたデータを増幅すること
を特徴とする付記１に記載の半導体記憶装置。
【００５５】
（付記１０） ビット線に一方の端子が接続され、ワード線に他方の端子が接続された１個の強誘電体容量素子よりなる複数のメモリセルと、複数の前記メモリセル毎に設置され、前記メモリセルにワード線を介して接続されるデコーダ手段とを具備する半導体記憶装置の制御方法であって、
データの書き込みおよびデータの読み出しを行うメモリセルに接続される前記ワード線を駆動するよう前記デコーダ回路を制御し、
データの書き込みおよびデータの読み出しを行わないメモリセルに接続される前記ワード線をフローティング状態にするよう前記デコーダ回路を制御することを特徴とする制御方法。
【００５６】
（付記１１） 前記半導体記憶装置は、前記ビット線に接続され、データの書き込み時に前記ビット線を駆動するライトアンプを具備しており、
前記メモリセルに１データを書き込む場合に、前記ビット線をハイレベルになるよう前記ライトアンプを制御して、前記ワード線をロウレベルになるよう前記デコーダ回路を制御すること
前記メモリセルに０データを書き込む場合に、前記ビット線をロウレベルになるよう前記ライトアンプを制御して、前記ワード線をハイレベルになるよう前記デコーダ回路を制御すること
を特徴とする付記１０に記載の制御方法。
【００５７】
（付記１２） 前記半導体記憶装置は、前記ビット線に接続され、データの読み出し時に前記ビット線に読み出されたデータを増幅するセンスアンプを具備しており、
前記メモリセルからデータを読み出す場合に、前記ワード線をハイレベルになるよう前記デコーダ回路を制御する第一のステップと、
前記第一のステップにより前記メモリセルより前記ビット線に読み出されたデータを増幅するよう前記センスアンプを制御する第二のステップと
を有すること特徴とする付記１０に記載の制御方法。
【００５８】
【発明の効果】
以上に説明したように、本発明による半導体記憶装置およびその制御方法においては、ビット線に一方の端子が接続され、ワード線に他方の端子が接続された１個の強誘電体容量素子よりなる複数のメモリセルと、複数のメモリセル毎に設置され、メモリセルにワード線を介して接続されるデコーダ手段とを具備するので、デコーダ手段によりワード線をハイレベル、ロウレベル、フローティング状態のいずれかに制御することができ、従来はビット線とメモリセル（強誘電体容量素子）の間に設置されていたトランジスタを無くして、ビット線とメモリセルを直結したので、メモリセルへデータを書き込む際にワード線をブーストさせるブースト回路を設ける必要がない。更に、従来のプレート線が接続されていた側のメモリセルの端子にワード線を接続して、ワード線よりアドレス選択および電圧印加を行うようにしたので、プレート線に電圧を印加するプレート線ドライバを削除することで、より簡素な回路構成を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である強誘電体記憶装置のメモリセル周辺の構成を示すブロック図である。
【図２】図１に示したデコーダイネーブル論理回路５の回路例およびその動作を示す図である。
【図３】図１に示したメモリセル周辺回路を具備する強誘電体半導体装置の動作を示す波形図である。
【図４】従来の強誘電体容量素子よりなる１Ｔ１Ｃのメモリセルの概略構成を示す図である。
【符号の説明】
１ デコーダ回路
２ 強誘電体容量素子（メモリセル）
３ センスアンプ
４ ライトアンプ
５ デコーダイネーブル論理回路
６ アドレスデコード回路
７ プリチャージ回路
１０ ＮＡＮＤ回路
１１ ＥｘＯＲ回路
１２ ＥｘＮＯＲ回路
１３ ＮＯＲ回路
１４ ｐ型ＭＯＳ・ＦＥＴ
１５ ｎ型ＭＯＳ・ＦＥＴ
５１ インバータ
５２，５３，５５ トランスファゲート
５４ ディレイ素子群
Claims (10)
- ビット線に一方の端子が接続され、ワード線に他方の端子が接続された１個の強誘電体容量素子よりなる複数のメモリセルと、
複数の前記メモリセル毎に設置され、前記メモリセルに接続される前記ワード線を制御するデコーダ手段と
を具備することを特徴とする半導体記憶装置。 - 前記デコーダ手段は、選択時には前記ワード線を駆動して、非選択時には前記ワード線をフローティング状態に制御することを特徴とする請求項１に記載の半導体記憶装置。
- 前記デコーダ手段は、アドレス信号または前記アドレス信号をデコードしたアドレスデコード信号を基に前記選択または前記非選択の制御を行うことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
- １本のビット線に対して設置される複数の前記デコーダ手段と接続され、前記デコーダ手段による前記ワード線の駆動を制御するデコーダ制御信号を出力するデコーダ制御手段を更に具備することを特徴とする請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
- 前記デコーダ手段は、ｐ型ＭＯＳ・ＦＥＴとｎ型ＭＯＳ・ＦＥＴを具備し、
前記ｐ型ＭＯＳ・ＦＥＴと前記ｎ型ＭＯＳ・ＦＥＴは互いのドレイン端子を相互接続し、その相互接続点には、前記ワード線が接続され、前記ｐ型ＭＯＳ・ＦＥＴのソース端子は電源電圧へ接続され、前記ｎ型ＭＯＳ・ＦＥＴのソース端子はグランドへ接続されていること
を特徴とする請求項１から請求項４のいずれか１項に記載の半導体記憶装置。 - 前記ビット線に接続され、データの書き込み時に前記ビット線を駆動するライトアンプを更に具備し、
前記メモリセルに１データを書き込む場合に、前記ライトアンプは、前記ビット線をハイレベルにして、前記デコーダ手段は前記ワード線をロウレベルに駆動し、
前記メモリセルに０データを書き込む場合に、前記ライトアンプは、前記ビット線をロウレベルにして、前記デコーダ手段は前記ワード線をハイレベルに駆動すること
を特徴とする請求項１から請求項４のいずれか１項に記載の半導体記憶装置。 - 前記ビット線に接続され、データの読み出し時に前記ビット線に読み出されたデータを増幅するセンスアンプを更に具備し、
前記メモリセルからデータを読み出す場合に、前記デコーダ回路は、前記ワード線をハイレベルに駆動し、前記センスアンプは、前記ワード線がハイレベルになることにより前記メモリセルより前記ビット線に読み出されたデータを増幅すること
を特徴とする請求項１から請求項６のいずれか１項に記載の半導体記憶装置。 - ビット線に一方の端子が接続され、ワード線に他方の端子が接続された１個の強誘電体容量素子よりなる複数のメモリセルと、複数の前記メモリセル毎に設置され、前記メモリセルに前記ワード線を介して接続されるデコーダ手段とを具備する半導体記憶装置の制御方法であって、
データの書き込みおよびデータの読み出しを行うメモリセルに接続される前記ワード線を駆動するよう前記デコーダ回路を制御し、
データの書き込みおよびデータの読み出しを行わないメモリセルに接続される前記ワード線をフローティング状態にするよう前記デコーダ回路を制御すること
を特徴とする制御方法。 - 前記半導体記憶装置は、前記ビット線に接続され、データの書き込み時に前記ビット線を駆動するライトアンプを具備しており、
前記メモリセルに１データを書き込む場合に、前記ビット線をハイレベルになるよう前記ライトアンプを制御して、前記ワード線をロウレベルになるよう前記デコーダ回路を制御すること
前記メモリセルに０データを書き込む場合に、前記ビット線をロウレベルになるよう前記ライトアンプを制御して、前記ワード線をハイレベルになるよう前記デコーダ回路を制御すること
を特徴とする請求項８に記載の制御方法。 - 前記半導体記憶装置は、前記ビット線に接続され、データの読み出し時に前記ビット線に読み出されたデータを増幅するセンスアンプを具備しており、
前記メモリセルからデータを読み出す場合に、前記ワード線をハイレベルになるよう前記デコーダ回路を制御する第一のステップと、
前記第一のステップにより前記メモリセルより前記ビット線に読み出されたデータを増幅するよう前記センスアンプを制御する第二のステップと
を有すること特徴とする請求項８または請求項９に記載の制御方法。
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