JP2005503632A - 強誘電体メモリおよびその動作方法 - Google Patents
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Abstract
非選択セルのディスターブを回避することが可能な強誘電体メモリが得られる。この強誘電体メモリは、強誘電体キャパシタに高い電圧を印加した場合には十分な分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合にはほとんど分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加するためのパルス印加手段を備えている。そして、データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、上記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、上記所定のパルス幅を有する低い電圧のパルスを印加する。これにより、選択されたメモリセルに対しては、書き込みまたは読み出しが行われるとともに、非選択のメモリセルに対しては、ほとんど分極反転を生じない。その結果、非選択のメモリセルにおけるディスターブを回避することが可能となる。
Description
【技術分野】
【０００１】
この発明は、強誘電体メモリおよびその動作方法に関し、特に、強誘電体キャパシタを有する強誘電体メモリおよびその動作方法に関する。
【背景技術】
【０００２】
近年、強誘電体メモリは、高速で低消費電力な不揮発性メモリとして注目されている。このため、強誘電体メモリに関する研究開発が精力的に行われている。
【０００３】
図７は、従来の最も一般的に用いられている強誘電体メモリの代表的な回路図であり、図８は、図７に対応する断面構造図である。図７および図８を参照して、この従来の構造では、半導体基板１０１の表面上の所定領域に素子分離領域１０２が形成されている。素子分離領域１０２によって囲まれた素子形成領域には、所定の間隔を隔てて、ソース／ドレイン領域１０３および１０４が形成されている。ソース／ドレイン領域１０３と１０４との間に位置するチャネル領域上には、ゲート絶縁膜１０５を介して、ワード線（ＷＬ）を構成するゲート電極１０６が形成されている。ソース／ドレイン領域１０４には、ビット線（ＢＬ）１１３が電気的に接続されている。
【０００４】
また、ソース／ドレイン領域１０３には、プラグ電極１０８を介して、下部電極１０９が形成されている。下部電極１０９上には、強誘電体膜１１０を介して、プレート線（ＰＬ）を構成する上部電極１１１が形成されている。この下部電極１０９、強誘電体層１１０および上部電極１１１によって強誘電体キャパシタ１１２が構成されている。また、ソース／ドレイン領域１０３および１０４と、ゲート絶縁膜１０５と、ゲート電極１０６とによって、トランジスタ１０７が構成されている。このトランジスタ１０７は、メモリセルの選択を行うスイッチとして機能する。また、図７に示すように、１つのメモリセル１００は、１つのトランジスタ１０７と、１つの強誘電体キャパシタ１１２とによって構成されている。
【０００５】
しかしながら、図７および図８に示した従来の強誘電体メモリの構造では、１つのメモリセル１００が、１つのトランジスタ１０７と１つの強誘電体キャパシタ１１２とによって構成されているため、比較的大きなメモリセル面積になるという不都合があった。
【０００６】
そこで、従来、１つのメモリセルを１つの強誘電体キャパシタのみによって構成する単純マトリックス型の強誘電体キャパシタや、トランジスタのゲート部に強誘電体キャパシタを形成したＭＦＩＳ−ＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属・強誘電体・絶縁体・半導体−電界効果トランジスタ）、または、ＭＦＭＩＳ−ＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属・強誘電体・金属・絶縁体・半導体−電界効果トランジスタ）型の強誘電体メモリが開発されている。
【０００７】
図９は、従来の単純マトリックス型の強誘電体メモリの回路図であり、図１０は図９に対応した断面図である。図９および図１０を参照して、従来の単純マトリックス型の強誘電体メモリでは、ビット線（ＢＬ）２０１上に、強誘電体層２０２が形成されている。そして、その強誘電体層２０２上に、ビット線２０１と交差する方向に、ワード線（ＷＬ）２０３が形成されている。このビット線２０１と強誘電体層２０２とワード線２０３とによって、強誘電体キャパシタ２１０が構成されている。この単純マトリックス型の強誘電体メモリでは、図９に示すように、１つのメモリセル２００が、１つの強誘電体キャパシタ２１０のみによって構成されている。
【０００８】
図１１は、図９および図１０に示した従来の単純マトリックス型の強誘電体メモリの書き込み動作時の電圧の印加方法を説明するための回路図である。図１１を参照して、従来の単純マトリックス型の強誘電体メモリの場合、選択されたメモリセル（選択セル）を駆動するために、選択セルが繋がるビット線ＢＬ１とワード線ＷＬ１との間にＶＣＣの電圧を加える。すなわち、ビット線ＢＬ１には、電源電圧ＶＣＣを印加するとともに、ワード線ＷＬ１には、０Ｖを印加する。そして、非選択のメモリセル（非選択セル）の繋がるビット線ＢＬ０およびＢＬ２には、１／３ＶＣＣを印加し、非選択セルが繋がるワード線ＷＬ０およびＷＬ２には、２／３ＶＣＣを印加する。これにより、選択セルには、ＶＣＣの電圧が印加されるとともに、非選択セルには、１／３ＶＣＣが印加される。
【０００９】
上記の場合、選択セルの強誘電体層２０２に対しては、分極反転が十分飽和し、かつ、非選択セルの強誘電体層に対しては、分極状態がほとんど変化しないことが必要となる。
【００１０】
しかしながら、現状では、強誘電体ヒステリシスの角型形状が十分でないため、図１２に示すように、非選択セルに１／３ＶＣＣが同じ方向に印加され続けると、その情報（電荷量）が失われていくという、いわゆるディスターブが発生する。このようなディスターブが生じると、非選択セルに書き込まれた情報が失われていくため、強誘電体メモリとして使用することが困難である。このため、現状では、図９および図１０に示した単純マトリックス構造の強誘電体メモリの実用化は困難であると考えられている。
【００１１】
また、図１３は、従来のＭＦＭＩＳ−ＦＥＴをメモリセルとした１トランジスタ型の強誘電体メモリを示した回路図であり、図１４は、図１３に対応する断面構造図である。図１３および図１４を参照して、この１トランジスタ型の強誘電体メモリでは、半導体基板３０１の表面に、ウェル領域３０２が形成されている。そして、このウェル領域３０２の表面に、所定の間隔を隔てて、ソース／ドレイン領域３０３および３０４が形成されている。ソース／ドレイン領域３０３および３０４間に位置するチャネル領域上には、ゲート絶縁膜３０５を介して、ゲート電極３０６が形成されている。
【００１２】
ゲート電極３０６上には、強誘電体層３０７を介してワード線（ＷＬ）３０８が形成されている。ソース／ドレイン領域３０４には、ビット線（ＢＬ）３１０が接続されている。ソース／ドレイン領域３０３には、プレート線（ＰＬ）３１１が接続されている。ウェル領域３０２には、ソース線（ＳＬ）３１２が接続されている。ゲート電極３０６、強誘電体層３０７およびワード線３０８によって、強誘電体キャパシタ３１５が構成されている。また、ソース／ドレイン領域３０３および３０４と、ゲート絶縁膜３０５と、ゲート電極３０６とによって、トランジスタ３０９が構成されている。この場合、１つのメモリセル３００は、１つのトランジスタ３０９のゲート部上に、強誘電体キャパシタ３１５が形成された構造を有する。
【００１３】
図１３および図１４に示した１トランジスタ型の強誘電体メモリにおいて、書き込み時には、図１５に示すような等価回路図となる。このため、図１１に示した単純マトリックス型の強誘電体メモリと同様の書き込み動作を行った場合、非選択セルに１／３ＶＣＣが同じ方向に印加され続けると、その情報（電荷量）が失われていく、いわゆるディスターブが同様に生じるという問題点があった。
【発明の開示】
【００１４】
この発明の１つの目的は、非選択のメモリセルにおけるディスターブを回避することが可能な強誘電体メモリを提供することである。
【００１５】
この発明のもう１つの目的は、非選択のメモリセルにおけるディスターブを回避することによって、単純マトリックス型の強誘電体メモリを実用化することである。
【００１６】
この発明のさらにもう１つの目的は、１トランジスタ型の強誘電体メモリにおいて、非選択のメモリセルにおけるディスターブを回避することである。
【課題を解決するための手段および発明の効果】
【００１７】
上記目的を達成するために、この発明の第１の局面における強誘電体メモリは、強誘電体キャパシタを有するメモリセルがマトリックス状に配置されたメモリセルアレイと、強誘電体キャパシタに高い電圧を印加した場合には十分な分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合にはほとんど分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加するためのパルス印加手段とを備えている。そして、データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、上記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、上記所定のパルス幅を有する低い電圧のパルスを印加する。ここで、「強誘電体膜に高い電圧を印加した場合には分極反転を生じる」とは、強誘電体膜に蓄積される電荷量が負の状態になるデータが強誘電体膜に記憶されている場合に、強誘電体膜に高い電圧を印加した場合には分極反転を生じ、データとして書き込みまたは読み込みを行うことができるという意味である。
【００１８】
この第１の局面による強誘電体メモリでは、上記のように、強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加するためのパルス印加手段を設けることによって、データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、上記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、上記所定のパルス幅を有する低い電圧のパルスを印加するようにすれば、選択されたメモリセルに対しては、書き込みまたは読み出しを行うことができるとともに、非選択のメモリセルに対しては、ほとんど分極反転を生じないようにすることができる。その結果、非選択のメモリセルにおけるディスターブを回避することができる。
【００１９】
上記第１の局面による強誘電体メモリにおいて、好ましくは、強誘電体キャパシタは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置された強誘電体層とから構成されている。このように構成することによって、単純マトリックス型の強誘電体メモリを形成することができる。そして、このような単純マトリックス型の強誘電体メモリにおいて、非選択のメモリセルにおけるディスターブを回避することができるので、単純マトリックス型の強誘電体メモリを実用化することができる。この場合、強誘電体キャパシタには、書き込み時および読み出し時の両方において、選択されたメモリセルに、所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルに、所定のパルス幅を有する低い電圧のパルスを印加するようにしてもよい。このように構成することによって、単純マトリックス型の強誘電体メモリにおいて、書き込み時および読み出し時の両方における非選択のメモリセルのディスターブを回避することができる。
【００２０】
上記第１の局面による強誘電体メモリにおいて、好ましくは、強誘電体キャパシタには、常誘電体キャパシタが直列に接続されている。このように構成することによって、強誘電体キャパシタに印加される電圧は、常誘電体キャパシタを接続した分小さくなるので、強誘電体キャパシタに印加する電圧を常誘電体キャパシタを接続しない場合と同じにするためには、メモリセルに印加する電圧を大きくする必要がある。このようにメモリセルに印加する電圧を大きくすると、選択セルに印加される電圧と、非選択セルに印加される電圧との電圧差が大きくなるので、電圧差が小さい場合に比べて、電圧制御を容易に行うことができる。
【００２１】
上記第１の局面による強誘電体メモリにおいて、好ましくは、強誘電体キャパシタは、第１電界効果トランジスタのゲート部分に設けられた強誘電体層を含む。このように構成することによって、ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴを形成することができる。そして、このようなＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴ型の強誘電体メモリにおいて、非選択のメモリセルにおけるディスターブを回避することができる。この場合、強誘電体キャパシタには、書き込み時のみ、選択されたメモリセルに、所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルに、所定のパルス幅を有する低い電圧のパルスを印加する。このように構成することによって、ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴ型の強誘電体メモリにおいて、データの書き込み時における非選択のメモリセルのディスターブを回避することができる。
【００２２】
上記第１の局面による強誘電体メモリにおいて、好ましくは、選択されたメモリセルには、所定のパルス幅を有する所定の電圧のパルスを印加するとともに、非選択のメモリセルには、所定のパルス幅を有する所定の電圧の１／３の電圧のパルスを印加する。このように構成することによって、選択されたメモリセルに印加される電圧と非選択のメモリセルに印加される電圧との電圧差を最も大きくすることができる。その結果、上記したディスターブ回避効果と相まって、非選択のメモリセルにおけるディスターブをより有効に回避することができる。
【００２３】
上記第１の局面による強誘電体メモリにおいて、好ましくは、強誘電体キャパシタは、強誘電体層を含み、強誘電体層は、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、ＳｒＢｉ２（Ｎｂ，Ｔａ）２Ｏ９（ＳＢＮＴ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＺＴ）、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）、および、Ｂｉ４Ｔｉ３Ｏ１２（ＢＩＴ）からなるグループから選択される少なくとも１つを含む。強誘電体層としてこのような材料を用いることによって、容易に、強誘電体キャパシタを形成することができる。
【００２４】
上記第１の局面による強誘電体メモリにおいて、好ましくは、パルス印加手段は、ロウデコーダに含まれる第１パルス印加回路と、カラムデコーダに含まれる第２パルス印加回路とを含む。このように構成することによって、容易に、ロウデコーダおよびカラムデコーダを用いて、強誘電体キャパシタに高い電圧を印加した場合には十分な分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合にはほとんど分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加することができる。
【００２５】
この発明の第２の局面による強誘電体メモリの動作方法は、強誘電体キャパシタを有するメモリセルがマトリックス状に配置されたメモリセルアレイと、強誘電体キャパシタに高い電圧を印加した場合には十分な分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合にはほとんど分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加するためのパルス印加手段とを備えた強誘電体メモリの動作方法であって、データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、上記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、上記所定のパルス幅を有する低い電圧のパルスを印加する。
【００２６】
この第２の局面による強誘電体キャパシタの動作方法では、上記のように、強誘電体キャパシタに高い電圧を印加した場合には十分な分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合にはほとんど分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加するためのパルス印加手段を設けることによって、データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、上記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、上記所定のパルス幅を有する低い電圧のパルスを印加するようにすれば、選択されたメモリセルに対しては、書き込みまたは読み出しを行うことができるとともに、非選択のメモリセルに対しては、ほとんど分極反転を生じないようにすることができる。その結果、非選択のメモリセルにおけるディスターブを回避することが可能な動作方法を提供することができる。
【００２７】
この場合、選択されたメモリセルには、所定のパルス幅を有する所定の電圧のパルスを印加するとともに、非選択のメモリセルには、所定のパルス幅を有する所定の電圧の１／３の電圧のパルスを印加するのが好ましい。このように構成することによって、選択されたメモリセルに印加される電圧と非選択のメモリセルに印加される電圧との電圧差を最も大きくすることができる。その結果、請求項９のディスターブ回避効果と相まって、非選択のメモリセルにおけるディスターブをより有効に回避することができる。
【００２８】
上記第２の局面による強誘電体キャパシタの動作方法において、好ましくは、強誘電体キャパシタは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置された強誘電体層とから構成されている。このように構成することによって、単純マトリックス型の強誘電体メモリを形成することができる。そして、このような単純マトリックス型の強誘電体メモリにおいて、非選択のメモリセルにおけるディスターブを回避することができるので、単純マトリックス型の強誘電体メモリを実用化することができる。この場合、強誘電体キャパシタには、書き込み時および読み出し時の両方において、選択されたメモリセルに、所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルに、所定のパルス幅を有する低い電圧のパルスを印加するようにしてもよい。このように構成することによって、単純マトリックス型の強誘電体メモリにおいて、書き込み時および読み出し時の両方における非選択のメモリセルのディスターブを回避することができる。
【００２９】
上記第２の局面による強誘電体キャパシタの動作方法において、好ましくは、 強誘電体キャパシタには、常誘電体キャパシタが直列に接続されている。このように構成することによって、強誘電体キャパシタに印加される電圧は、常誘電体キャパシタを接続した分小さくなるので、強誘電体キャパシタに印加する電圧を常誘電体キャパシタを接続しない場合と同じにするためには、メモリセルに印加する電圧を大きくする必要がある。このようにメモリセルに印加する電圧を大きくすると、選択セルに印加される電圧と、非選択セルに印加される電圧との電圧差が大きくなるので、電圧差が小さい場合に比べて、電圧制御を容易に行うことができる。
【００３０】
上記第２の局面による強誘電体キャパシタの動作方法において、好ましくは、 強誘電体キャパシタは、第１電界効果トランジスタのゲート部分に設けられた強誘電体層を含む。このように構成することによって、ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴを形成することができる。そして、このようなＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴ型の強誘電体メモリにおいて、非選択のメモリセルにおけるディスターブを回避することができる。この場合、強誘電体キャパシタには、書き込み時のみ、選択されたメモリセルに、所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルに、所定のパルス幅を有する低い電圧のパルスを印加するようにしてもよい。このように構成することによって、ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴ型の強誘電体メモリにおいて、データの書き込み時における非選択のメモリセルのディスターブを回避することができる。
【００３１】
上記第２の局面による強誘電体キャパシタの動作方法において、好ましくは、 強誘電体キャパシタは、強誘電体層を含み、強誘電体層は、ＳＢＴ、ＳＢＮＴ、ＰＺＴ、ＰＬＺＴ、ＢＬＴおよびＢＩＴからなるグループから選択される少なくとも１つを含む。強誘電体層としてこのような材料を用いることによって、容易に、強誘電体キャパシタを形成することができる。
【００３２】
上記第２の局面による強誘電体メモリの動作方法において、好ましくは、パルス印加手段は、ロウデコーダに含まれる第１パルス印加回路と、カラムデコーダに含まれる第２パルス印加回路とを含む。このように構成することによって、ロウデコーダおよびカラムデコーダを用いて、容易に、強誘電体キャパシタに高い電圧を印加した場合には十分な分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合にはほとんど分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態を図面に基づいて説明する。
【００３４】
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示した回路図である。この第１実施形態の単純マトリックス型の強誘電体メモリでは、メモリセルアレイ５０は、複数のメモリセル１がマトリックス状に配置されて構成されている（図１では説明の便宜上、９個のメモリセルのみを示している）。各メモリセル１を構成する強誘電体キャパシタ２の一方の端子は、ワード線ＷＬ０〜ＷＬ２に接続され、他方の端子は、ビット線ＢＬ０〜ＢＬ２に接続されている。なお、この単純マトリックス型のメモリセル１は、図１０に示した従来の単純マトリックス型の強誘電体メモリの断面構造と同様の断面構造を有しており、ビット線と、それに交差するように配置されたワード線との間に強誘電体層が形成された構造を有している。
【００３５】
各ワード線ＷＬ０〜ＷＬ２は、ロウデコーダ３１に接続されている。また、各ビット線ＢＬ０〜ＢＬ２は、カラムデコーダ３２に接続されている。
【００３６】
外部から指定されたロウアドレスおよびカラムアドレスは、アドレスピン３３に入力される。そのロウアドレスおよびカラムアドレスは、アドレスピン３３からアドレスラッチ３４へ転送される。アドレスラッチ３４でラッチされた各アドレスのうち、ロウアドレスは、アドレスバッファ３５を介してロウデコーダ３１へ転送され、カラムアドレスはアドレスバッファ３５を介してカラムデコーダ３２へ転送される。
【００３７】
ロウデコーダ３１は、各ワード線ＷＬ０〜ＷＬ２のうち、アドレスラッチ３４でラッチされたロウアドレスに対応したワード線を選択し、各ワード線の電位を動作モードに対応して制御する。
【００３８】
カラムデコーダ３２は、各ビット線ＢＬ０〜ＢＬ２のうち、アドレスラッチ３４でラッチされたカラムアドレスに対応するビット線を選択し、各ビット線の電位を動作モードに対応して制御する。
【００３９】
ここで、第１実施形態では、ロウデコーダ３１およびカラムデコーダ３２が、それぞれ、パルス印加回路４１および４２を含んでいる。このパルス印加回路４１および４２は、強誘電体キャパシタ２に高い電圧を印加した場合には十分な分極反転を生じるとともに、強誘電体キャパシタ２に低い電圧を印加した場合にはほとんど分極反転を生じないような所定のパルス幅を有するパルスをメモリセル１に印加するためのものである。なお、このパルス印加回路４１および４２は、本発明の「パルス印加手段」の一例である。
【００４０】
外部から指定されたデータは、データピン３６に入力される。そのデータは、データピン３６から入力バッファ３７を介してカラムデコーダ３２へ転送される。カラムデコーダ３２は、各ビット線ＢＬ０〜ＢＬ２の電位を、そのデータに対応した電位に制御する。
【００４１】
任意のメモリセル１から読み出されたデータは、各ビット線ＢＬ０〜ＢＬ２からカラムデコーダ３２を介してセンスアンプ３８へ転送される。センスアンプ３８は電圧センスアンプである。センスアンプ３８で判別されたデータは、出力バッファ３９からデータピン３６を介して外部へ出力される。
【００４２】
なお、上記した各回路（３１〜３９）の動作は、制御コア回路４０によって制御される。
【００４３】
図２は、第１実施形態の強誘電体メモリの動作原理を説明するための相関図である。この図２には、強誘電体層としてＳＢＴ膜を用いた強誘電体キャパシタ２にパルスを印加した場合において、印加電圧をパラメータとして、パルス幅と分極反転電荷量との関係が示されている。図２から明らかなように、パルス幅が７０ｎｓ以下では電圧が高い場合（たとえば、３Ｖの場合）、分極反転量は、約９μＣ／ｃｍ２以上の電荷量になっている。これに対して、電圧が低い場合（たとえば、１．０Ｖの場合）、ほとんど分極反転が生じないことが分かる。
【００４４】
このように、本願発明者は、鋭意検討した結果、パルス幅が比較的短い場合には、高電圧では強誘電体の双極子（ダイポール）が反転するのに対して、低電圧では、双極子がほとんど動かないことを見いだした。そして、これに基づいて、本願発明者は、選択セルに高い電圧パルスを短いパルス幅で印加するとともに、非選択セルに低い電圧パルスを短いパルス幅で印加することによって、選択セルの強誘電体層には、書き込みおよび読み出しに必要な電圧を印加できるのに対し、非選択セルの強誘電体層には、分子構造上、何ら変化を起こすことがないようにすることができるという動作原理を考案した。このような動作原理を用いれば、単純マトリックス型の強誘電体メモリにおいて、ディスターブのないメモリ動作が可能となる。
【００４５】
なお、選択セルと非選択セルとに、それぞれ高い電圧と低い電圧とを掛ける方法としては、図３および図４に示すような方法が考えられる。図３は、第１実施形態の単純マトリックス型の強誘電体メモリにおける書き込み動作の際の電圧印加状態の一例を示した回路図であり、図４は、第１実施形態の単純マトリックス型の強誘電体メモリにおける書き込み動作の際の電圧印加状態の他の例を示した回路図である。
【００４６】
図３に示した一例による電圧印加方法（１／３ＶＣＣ法）では、書き込み動作の際に、選択セルが繋がるビット線ＢＬ１には、電圧ＶＣＣの電圧パルスを印加するとともに、選択セルが繋がるワード線ＷＬ１には、０Ｖを印加する。そして、非選択セルが繋がるビット線ＢＬ０およびＢＬ２には、１／３ＶＣＣの電圧パルスを印加するとともに、非選択セルが繋がるワード線ＷＬ０およびＷＬ２には、２／３ＶＣＣの電圧パルスを印加する。これにより、選択セルには、ＶＣＣの電圧が印加され、非選択セルには、１／３ＶＣＣの電圧が印加される。これらの電圧パルスは、図１に示したパルス印加回路４１および４２を用いて、非選択セルの強誘電体キャパシタ２にはほとんど分極反転を生じないとともに選択セルの強誘電体キャパシタ２には十分な分極反転を生じるようなパルス幅の電圧パルスを印加する。このように構成すれば、第１実施形態の単純マトリックス型の強誘電体メモリにおいて、非選択のメモリセル１における書き込み動作時のディスターブを回避することができるので、単純マトリックス型の強誘電体メモリを実用化することができる。
【００４７】
図４に示した他の例による電圧印加方法（１／２ＶＣＣ法）では、書き込み動作の際に、選択セルが繋がるビット線ＢＬ１には、電圧ＶＣＣの電圧パルスを印加するとともに、選択セルが繋がるワード線ＷＬ１には、０Ｖを印加する。また、非選択セルが繋がるビット線ＢＬ０およびＢＬ２には、０Ｖを印加するとともに、非選択セルが繋がるワード線ＷＬ０およびＷＬ２には、１／２ＶＣＣを印加する。これにより、選択セルには、ＶＣＣの電圧パルスが印加され、非選択セルには、１／２ＶＣＣの電圧パルスが印加される。この場合にも、図３の場合と同様、選択セルおよび非選択セルに印加する電圧パルスは、図１に示したパルス印加回路４１および４２を用いて、選択セルに印加する電圧ＶＣＣによって選択セルの強誘電体キャパシタ２が十分に分極反転するとともに、非選択セルに印加される電圧１／２ＶＣＣでは、非選択セルの強誘電体キャパシタ２がほとんど分極反転を生じないようなパルス幅の電圧パルスを印加する。このように構成しても、図３に示した場合と同様、第１実施形態の単純マトリックス型の強誘電体メモリにおいて、非選択のメモリセル１における書き込み動作時のディスターブを回避することができるので、単純マトリックス型の強誘電体メモリを実用化することができる。
【００４８】
なお、図３に示した電圧印加方法と、図４に示した電圧印加方法とを比較すると、図３に示した電圧印加方法の方が、非選択セルに印加される電圧が低い（１／３ＶＣＣ）ので、非選択セルがより反転しにくい。このため、図３に示した電圧印加方法の方が、図４に示した電圧印加方法よりも好ましい。
【００４９】
なお、図３に示した電圧印加方法（１／３ＶＣＣ法）における読み出し時の電圧印加状態としては、図３において、まず、ワード線ＷＬ０、ＷＬ１およびＷＬ２に、１／３ＶＣＣの電圧パルスを印加するとともに、ビット線ＢＬ０、ＢＬ１およびＢＬ２に、２／３ＶＣＣの電圧パルスを印加する。この状態から、選択セルが繋がるビット線ＢＬ１を一旦０Ｖにした後、フローティング状態にするとともに、選択セルが繋がるワード線ＷＬ１をＶＣＣにする。そして、ビット線ＢＬ１の電位変化の大小を図１に示したセンスアンプ３８により検出することによって、データが「１」か「０」かの判別を行う。これにより、データの読み出しを行うことができる。
【００５０】
図５は、第１実施形態の強誘電体メモリの動作状態を確認するために行った実験結果を示した相関図である。図５を参照して、この実験では、まず、強誘電体キャパシタ２に最初に−３Ｖを印加することにより情報「１」を書き込んだ。その後、３Ｖのパルスまたは１Ｖのパルスを印加した時の強誘電体キャパシタ２の電荷量の変化を示した。３Ｖおよび１Ｖのパルスのパルス幅は、２０ｎｓとした。
【００５１】
図５から明らかなように、２０ｎｓのパルス幅を有する３Ｖのパルスを印加した時には、十分分極反転が生じているのに対し、２０ｎｓのパルス幅を有する１Ｖのパルスを印加した時には、分極反転がほとんど生じていないことが分かる。このように、高い電圧で十分な分極反転を生じ、低い電圧では、ほとんど分極反転を生じないようなパルス幅を有するパルスを用いて、選択セルには高い電圧のパルスを印加し、非選択セルには低い電圧のパルスを印加することによって、選択セルの強誘電体層には、書き込みおよび読み出しができるとともに、非選択セルの強誘電体層には何ら変化を起こすことがないようにすることができることが分かる。
【００５２】
（第２実施形態）
図６は、本発明の第２実施形態による単純マトリックス型の強誘電体メモリの全体構成を示した回路図である。この第２実施形態では、第１実施形態の単純マトリックス型の強誘電体メモリにおいて、各メモリセルの強誘電体キャパシタに、常誘電体キャパシタを直列に接続した構成を有する。
【００５３】
すなわち、この第２実施形態では、メモリセルアレイ６０を構成する各メモリセル２１は、１つの強誘電体キャパシタ２２と、その強誘電体キャパシタ２２に直列に接続される常誘電体キャパシタ２３とから構成されている。この場合、単純マトリックス型の強誘電体キャパシタ２２に印加される電圧は、強誘電体キャパシタ２２と常誘電体キャパシタ２３との容量比に逆比例する。たとえば、（強誘電体キャパシタ２２の容量）：（常誘電体キャパシタ２３の容量）＝１：２の場合、印加電圧の２／３が強誘電体キャパシタ２２に掛かることになる。この場合、電圧ＶＣＣを３／２ＶＣＣにすることによって、強誘電体キャパシタ２２に印加される電圧は、図３および図４に示した場合と同じになる。
【００５４】
つまり、図３および図４に示した場合と比較して、選択セルおよび非選択セルに印加する電圧は、３／２倍となる。このようにメモリセルに印加する電圧を大きくすることによって、選択セルに印加される電圧と、非選択セルに印加される電圧との電圧差が大きくなるので、電圧差が小さい場合に比べて、電圧制御を容易に行うことができる。すなわち、ＶＣＣの値が小さく、コントロールが困難な場合にも、この第２実施形態の構成を用いれば、電圧の制御が容易になる。
【００５５】
上記第２実施形態は、図１に示した第１実施形態の単純マトリックス型において、強誘電体キャパシタに常誘電体キャパシタを直列に接続する例を示したが、この図６に示した第２実施形態の強誘電体メモリのメモリセル２１の回路図は、図１５に示したＭＦＭＩＳ−ＦＥＴを用いた１トランジスタ型の強誘電体メモリにおける書き込み時の等価回路と同じである。このため、この第２実施形態の強誘電体メモリの回路構成は、ＭＦＭＩＳ−ＦＥＴ（またはＭＦＩＳ−ＦＥＴ）を用いた１トランジスタ型の強誘電体メモリにも適用可能である。
【００５６】
したがって、ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴを用いた１トランジスタ型の強誘電体メモリにおいても、選択セルのゲート部に形成される強誘電体キャパシタに所定のパルス幅を有する高い電圧を印加し、非選択セルのゲート部に形成される強誘電体キャパシタに所定のパルス幅を有する低い電圧を印加することによって、選択セルの強誘電体層には書き込みを行うことができるとともに、非選択セルの強誘電体層には何ら変化を起こすことがないようにすることができる。その結果、１トランジスタ型強誘電体メモリの書き込み動作におけるディスターブを回避することができる。
【００５７】
本発明は、詳しく記載され、図示されたが、これらは図示および例示であって、限定ではなく、本発明の趣旨および範囲は、添付した特許請求の範囲によって限定される。
【００５８】
たとえば、上記第１実施形態および第２実施形態では、強誘電体層としてＳＢＴ膜を用いた例を示したが、本発明はこれに限らず、ＳＢＮＴ、ＰＺＴ、ＰＬＺＴ、ＢＬＴ、ＢＩＴまたはこれに準ずる強誘電体層を用いてもよい。つまり、図２に示したように、強誘電体層に高い電圧を印加した場合では十分な分極反転を生じ、低い電圧を印加した場合ではほとんど分極反転を生じないようなパルス幅が存在する分極反転特性を有するすべての強誘電体層を用いることができる。
【００５９】
また、上記実施形態では、単純マトリックス型およびＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴを用いた１トランジスタ型の強誘電体メモリに例をとって説明したが、本発明はこれに限らず、書き込み動作および読み出し動作の少なくともいずれか一方の時に、選択されたメモリセルに高い電圧を印加することによって分極反転を生じさせるとともに、非選択のメモリセルには低い電圧を印加することによって分極反転を生じさせないようにするような強誘電体メモリのすべてに適用可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示した回路図である。
【図２】本発明の第１実施形態による単純マトリックス型の強誘電体メモリの動作原理を説明するための相関図である。
【図３】図１に示した第１実施形態の単純マトリックス型の強誘電体メモリにおける書き込み動作の際の電圧印加状態の一例を示した回路図である。
【図４】図１に示した第１実施形態の単純マトリックス型の強誘電体メモリにおける書き込み動作の際の電圧印加状態の他の例を示した回路図である。
【図５】図１に示した第１実施形態の強誘電体メモリの動作状態を確認するために行った実験結果を示した相関図である。
【図６】本発明の第２実施形態による単純マトリックス型の強誘電体メモリの全体構成を示した回路図である。
【図７】従来の最も一般的な強誘電体メモリのメモリセルアレイの回路構成を示した回路図である。
【図８】図７に示した回路図に対応する断面構造図である。
【図９】従来の単純マトリックス型の強誘電体メモリのメモリセルアレイの回路構成を示した回路図である。
【図１０】図９に示した従来の単純マトリックス型の強誘電体メモリの断面構造図である。
【図１１】図９および図１０に示した従来の単純マトリックス型の強誘電体メモリの書き込み動作の際の電圧印加状態を説明するための回路図である。
【図１２】従来の単純マトリックス型の強誘電体メモリの問題点を説明するための強誘電体ヒステリシス特性を示した図である。
【図１３】従来のＭＦＭＩＳ−ＦＥＴを用いた１トランジスタ型の強誘電体メモリのメモリセルアレイの回路図である。
【図１４】図１３に示したＭＦＭＩＳ−ＦＥＴを用いた１トランジスタ型の強誘電体メモリの断面構造図である。
【図１５】図１３および図１４に示したＭＦＭＩＳ−ＦＥＴを用いた１トランジスタ型の強誘電体メモリの書き込み動作時の等価回路図である。
【０００１】
この発明は、強誘電体メモリおよびその動作方法に関し、特に、強誘電体キャパシタを有する強誘電体メモリおよびその動作方法に関する。
【背景技術】
【０００２】
近年、強誘電体メモリは、高速で低消費電力な不揮発性メモリとして注目されている。このため、強誘電体メモリに関する研究開発が精力的に行われている。
【０００３】
図７は、従来の最も一般的に用いられている強誘電体メモリの代表的な回路図であり、図８は、図７に対応する断面構造図である。図７および図８を参照して、この従来の構造では、半導体基板１０１の表面上の所定領域に素子分離領域１０２が形成されている。素子分離領域１０２によって囲まれた素子形成領域には、所定の間隔を隔てて、ソース／ドレイン領域１０３および１０４が形成されている。ソース／ドレイン領域１０３と１０４との間に位置するチャネル領域上には、ゲート絶縁膜１０５を介して、ワード線（ＷＬ）を構成するゲート電極１０６が形成されている。ソース／ドレイン領域１０４には、ビット線（ＢＬ）１１３が電気的に接続されている。
【０００４】
また、ソース／ドレイン領域１０３には、プラグ電極１０８を介して、下部電極１０９が形成されている。下部電極１０９上には、強誘電体膜１１０を介して、プレート線（ＰＬ）を構成する上部電極１１１が形成されている。この下部電極１０９、強誘電体層１１０および上部電極１１１によって強誘電体キャパシタ１１２が構成されている。また、ソース／ドレイン領域１０３および１０４と、ゲート絶縁膜１０５と、ゲート電極１０６とによって、トランジスタ１０７が構成されている。このトランジスタ１０７は、メモリセルの選択を行うスイッチとして機能する。また、図７に示すように、１つのメモリセル１００は、１つのトランジスタ１０７と、１つの強誘電体キャパシタ１１２とによって構成されている。
【０００５】
しかしながら、図７および図８に示した従来の強誘電体メモリの構造では、１つのメモリセル１００が、１つのトランジスタ１０７と１つの強誘電体キャパシタ１１２とによって構成されているため、比較的大きなメモリセル面積になるという不都合があった。
【０００６】
そこで、従来、１つのメモリセルを１つの強誘電体キャパシタのみによって構成する単純マトリックス型の強誘電体キャパシタや、トランジスタのゲート部に強誘電体キャパシタを形成したＭＦＩＳ−ＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属・強誘電体・絶縁体・半導体−電界効果トランジスタ）、または、ＭＦＭＩＳ−ＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属・強誘電体・金属・絶縁体・半導体−電界効果トランジスタ）型の強誘電体メモリが開発されている。
【０００７】
図９は、従来の単純マトリックス型の強誘電体メモリの回路図であり、図１０は図９に対応した断面図である。図９および図１０を参照して、従来の単純マトリックス型の強誘電体メモリでは、ビット線（ＢＬ）２０１上に、強誘電体層２０２が形成されている。そして、その強誘電体層２０２上に、ビット線２０１と交差する方向に、ワード線（ＷＬ）２０３が形成されている。このビット線２０１と強誘電体層２０２とワード線２０３とによって、強誘電体キャパシタ２１０が構成されている。この単純マトリックス型の強誘電体メモリでは、図９に示すように、１つのメモリセル２００が、１つの強誘電体キャパシタ２１０のみによって構成されている。
【０００８】
図１１は、図９および図１０に示した従来の単純マトリックス型の強誘電体メモリの書き込み動作時の電圧の印加方法を説明するための回路図である。図１１を参照して、従来の単純マトリックス型の強誘電体メモリの場合、選択されたメモリセル（選択セル）を駆動するために、選択セルが繋がるビット線ＢＬ１とワード線ＷＬ１との間にＶＣＣの電圧を加える。すなわち、ビット線ＢＬ１には、電源電圧ＶＣＣを印加するとともに、ワード線ＷＬ１には、０Ｖを印加する。そして、非選択のメモリセル（非選択セル）の繋がるビット線ＢＬ０およびＢＬ２には、１／３ＶＣＣを印加し、非選択セルが繋がるワード線ＷＬ０およびＷＬ２には、２／３ＶＣＣを印加する。これにより、選択セルには、ＶＣＣの電圧が印加されるとともに、非選択セルには、１／３ＶＣＣが印加される。
【０００９】
上記の場合、選択セルの強誘電体層２０２に対しては、分極反転が十分飽和し、かつ、非選択セルの強誘電体層に対しては、分極状態がほとんど変化しないことが必要となる。
【００１０】
しかしながら、現状では、強誘電体ヒステリシスの角型形状が十分でないため、図１２に示すように、非選択セルに１／３ＶＣＣが同じ方向に印加され続けると、その情報（電荷量）が失われていくという、いわゆるディスターブが発生する。このようなディスターブが生じると、非選択セルに書き込まれた情報が失われていくため、強誘電体メモリとして使用することが困難である。このため、現状では、図９および図１０に示した単純マトリックス構造の強誘電体メモリの実用化は困難であると考えられている。
【００１１】
また、図１３は、従来のＭＦＭＩＳ−ＦＥＴをメモリセルとした１トランジスタ型の強誘電体メモリを示した回路図であり、図１４は、図１３に対応する断面構造図である。図１３および図１４を参照して、この１トランジスタ型の強誘電体メモリでは、半導体基板３０１の表面に、ウェル領域３０２が形成されている。そして、このウェル領域３０２の表面に、所定の間隔を隔てて、ソース／ドレイン領域３０３および３０４が形成されている。ソース／ドレイン領域３０３および３０４間に位置するチャネル領域上には、ゲート絶縁膜３０５を介して、ゲート電極３０６が形成されている。
【００１２】
ゲート電極３０６上には、強誘電体層３０７を介してワード線（ＷＬ）３０８が形成されている。ソース／ドレイン領域３０４には、ビット線（ＢＬ）３１０が接続されている。ソース／ドレイン領域３０３には、プレート線（ＰＬ）３１１が接続されている。ウェル領域３０２には、ソース線（ＳＬ）３１２が接続されている。ゲート電極３０６、強誘電体層３０７およびワード線３０８によって、強誘電体キャパシタ３１５が構成されている。また、ソース／ドレイン領域３０３および３０４と、ゲート絶縁膜３０５と、ゲート電極３０６とによって、トランジスタ３０９が構成されている。この場合、１つのメモリセル３００は、１つのトランジスタ３０９のゲート部上に、強誘電体キャパシタ３１５が形成された構造を有する。
【００１３】
図１３および図１４に示した１トランジスタ型の強誘電体メモリにおいて、書き込み時には、図１５に示すような等価回路図となる。このため、図１１に示した単純マトリックス型の強誘電体メモリと同様の書き込み動作を行った場合、非選択セルに１／３ＶＣＣが同じ方向に印加され続けると、その情報（電荷量）が失われていく、いわゆるディスターブが同様に生じるという問題点があった。
【発明の開示】
【００１４】
この発明の１つの目的は、非選択のメモリセルにおけるディスターブを回避することが可能な強誘電体メモリを提供することである。
【００１５】
この発明のもう１つの目的は、非選択のメモリセルにおけるディスターブを回避することによって、単純マトリックス型の強誘電体メモリを実用化することである。
【００１６】
この発明のさらにもう１つの目的は、１トランジスタ型の強誘電体メモリにおいて、非選択のメモリセルにおけるディスターブを回避することである。
【課題を解決するための手段および発明の効果】
【００１７】
上記目的を達成するために、この発明の第１の局面における強誘電体メモリは、強誘電体キャパシタを有するメモリセルがマトリックス状に配置されたメモリセルアレイと、強誘電体キャパシタに高い電圧を印加した場合には十分な分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合にはほとんど分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加するためのパルス印加手段とを備えている。そして、データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、上記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、上記所定のパルス幅を有する低い電圧のパルスを印加する。ここで、「強誘電体膜に高い電圧を印加した場合には分極反転を生じる」とは、強誘電体膜に蓄積される電荷量が負の状態になるデータが強誘電体膜に記憶されている場合に、強誘電体膜に高い電圧を印加した場合には分極反転を生じ、データとして書き込みまたは読み込みを行うことができるという意味である。
【００１８】
この第１の局面による強誘電体メモリでは、上記のように、強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加するためのパルス印加手段を設けることによって、データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、上記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、上記所定のパルス幅を有する低い電圧のパルスを印加するようにすれば、選択されたメモリセルに対しては、書き込みまたは読み出しを行うことができるとともに、非選択のメモリセルに対しては、ほとんど分極反転を生じないようにすることができる。その結果、非選択のメモリセルにおけるディスターブを回避することができる。
【００１９】
上記第１の局面による強誘電体メモリにおいて、好ましくは、強誘電体キャパシタは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置された強誘電体層とから構成されている。このように構成することによって、単純マトリックス型の強誘電体メモリを形成することができる。そして、このような単純マトリックス型の強誘電体メモリにおいて、非選択のメモリセルにおけるディスターブを回避することができるので、単純マトリックス型の強誘電体メモリを実用化することができる。この場合、強誘電体キャパシタには、書き込み時および読み出し時の両方において、選択されたメモリセルに、所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルに、所定のパルス幅を有する低い電圧のパルスを印加するようにしてもよい。このように構成することによって、単純マトリックス型の強誘電体メモリにおいて、書き込み時および読み出し時の両方における非選択のメモリセルのディスターブを回避することができる。
【００２０】
上記第１の局面による強誘電体メモリにおいて、好ましくは、強誘電体キャパシタには、常誘電体キャパシタが直列に接続されている。このように構成することによって、強誘電体キャパシタに印加される電圧は、常誘電体キャパシタを接続した分小さくなるので、強誘電体キャパシタに印加する電圧を常誘電体キャパシタを接続しない場合と同じにするためには、メモリセルに印加する電圧を大きくする必要がある。このようにメモリセルに印加する電圧を大きくすると、選択セルに印加される電圧と、非選択セルに印加される電圧との電圧差が大きくなるので、電圧差が小さい場合に比べて、電圧制御を容易に行うことができる。
【００２１】
上記第１の局面による強誘電体メモリにおいて、好ましくは、強誘電体キャパシタは、第１電界効果トランジスタのゲート部分に設けられた強誘電体層を含む。このように構成することによって、ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴを形成することができる。そして、このようなＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴ型の強誘電体メモリにおいて、非選択のメモリセルにおけるディスターブを回避することができる。この場合、強誘電体キャパシタには、書き込み時のみ、選択されたメモリセルに、所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルに、所定のパルス幅を有する低い電圧のパルスを印加する。このように構成することによって、ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴ型の強誘電体メモリにおいて、データの書き込み時における非選択のメモリセルのディスターブを回避することができる。
【００２２】
上記第１の局面による強誘電体メモリにおいて、好ましくは、選択されたメモリセルには、所定のパルス幅を有する所定の電圧のパルスを印加するとともに、非選択のメモリセルには、所定のパルス幅を有する所定の電圧の１／３の電圧のパルスを印加する。このように構成することによって、選択されたメモリセルに印加される電圧と非選択のメモリセルに印加される電圧との電圧差を最も大きくすることができる。その結果、上記したディスターブ回避効果と相まって、非選択のメモリセルにおけるディスターブをより有効に回避することができる。
【００２３】
上記第１の局面による強誘電体メモリにおいて、好ましくは、強誘電体キャパシタは、強誘電体層を含み、強誘電体層は、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、ＳｒＢｉ２（Ｎｂ，Ｔａ）２Ｏ９（ＳＢＮＴ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＺＴ）、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）、および、Ｂｉ４Ｔｉ３Ｏ１２（ＢＩＴ）からなるグループから選択される少なくとも１つを含む。強誘電体層としてこのような材料を用いることによって、容易に、強誘電体キャパシタを形成することができる。
【００２４】
上記第１の局面による強誘電体メモリにおいて、好ましくは、パルス印加手段は、ロウデコーダに含まれる第１パルス印加回路と、カラムデコーダに含まれる第２パルス印加回路とを含む。このように構成することによって、容易に、ロウデコーダおよびカラムデコーダを用いて、強誘電体キャパシタに高い電圧を印加した場合には十分な分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合にはほとんど分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加することができる。
【００２５】
この発明の第２の局面による強誘電体メモリの動作方法は、強誘電体キャパシタを有するメモリセルがマトリックス状に配置されたメモリセルアレイと、強誘電体キャパシタに高い電圧を印加した場合には十分な分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合にはほとんど分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加するためのパルス印加手段とを備えた強誘電体メモリの動作方法であって、データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、上記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、上記所定のパルス幅を有する低い電圧のパルスを印加する。
【００２６】
この第２の局面による強誘電体キャパシタの動作方法では、上記のように、強誘電体キャパシタに高い電圧を印加した場合には十分な分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合にはほとんど分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加するためのパルス印加手段を設けることによって、データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、上記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、上記所定のパルス幅を有する低い電圧のパルスを印加するようにすれば、選択されたメモリセルに対しては、書き込みまたは読み出しを行うことができるとともに、非選択のメモリセルに対しては、ほとんど分極反転を生じないようにすることができる。その結果、非選択のメモリセルにおけるディスターブを回避することが可能な動作方法を提供することができる。
【００２７】
この場合、選択されたメモリセルには、所定のパルス幅を有する所定の電圧のパルスを印加するとともに、非選択のメモリセルには、所定のパルス幅を有する所定の電圧の１／３の電圧のパルスを印加するのが好ましい。このように構成することによって、選択されたメモリセルに印加される電圧と非選択のメモリセルに印加される電圧との電圧差を最も大きくすることができる。その結果、請求項９のディスターブ回避効果と相まって、非選択のメモリセルにおけるディスターブをより有効に回避することができる。
【００２８】
上記第２の局面による強誘電体キャパシタの動作方法において、好ましくは、強誘電体キャパシタは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置された強誘電体層とから構成されている。このように構成することによって、単純マトリックス型の強誘電体メモリを形成することができる。そして、このような単純マトリックス型の強誘電体メモリにおいて、非選択のメモリセルにおけるディスターブを回避することができるので、単純マトリックス型の強誘電体メモリを実用化することができる。この場合、強誘電体キャパシタには、書き込み時および読み出し時の両方において、選択されたメモリセルに、所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルに、所定のパルス幅を有する低い電圧のパルスを印加するようにしてもよい。このように構成することによって、単純マトリックス型の強誘電体メモリにおいて、書き込み時および読み出し時の両方における非選択のメモリセルのディスターブを回避することができる。
【００２９】
上記第２の局面による強誘電体キャパシタの動作方法において、好ましくは、 強誘電体キャパシタには、常誘電体キャパシタが直列に接続されている。このように構成することによって、強誘電体キャパシタに印加される電圧は、常誘電体キャパシタを接続した分小さくなるので、強誘電体キャパシタに印加する電圧を常誘電体キャパシタを接続しない場合と同じにするためには、メモリセルに印加する電圧を大きくする必要がある。このようにメモリセルに印加する電圧を大きくすると、選択セルに印加される電圧と、非選択セルに印加される電圧との電圧差が大きくなるので、電圧差が小さい場合に比べて、電圧制御を容易に行うことができる。
【００３０】
上記第２の局面による強誘電体キャパシタの動作方法において、好ましくは、 強誘電体キャパシタは、第１電界効果トランジスタのゲート部分に設けられた強誘電体層を含む。このように構成することによって、ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴを形成することができる。そして、このようなＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴ型の強誘電体メモリにおいて、非選択のメモリセルにおけるディスターブを回避することができる。この場合、強誘電体キャパシタには、書き込み時のみ、選択されたメモリセルに、所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルに、所定のパルス幅を有する低い電圧のパルスを印加するようにしてもよい。このように構成することによって、ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴ型の強誘電体メモリにおいて、データの書き込み時における非選択のメモリセルのディスターブを回避することができる。
【００３１】
上記第２の局面による強誘電体キャパシタの動作方法において、好ましくは、 強誘電体キャパシタは、強誘電体層を含み、強誘電体層は、ＳＢＴ、ＳＢＮＴ、ＰＺＴ、ＰＬＺＴ、ＢＬＴおよびＢＩＴからなるグループから選択される少なくとも１つを含む。強誘電体層としてこのような材料を用いることによって、容易に、強誘電体キャパシタを形成することができる。
【００３２】
上記第２の局面による強誘電体メモリの動作方法において、好ましくは、パルス印加手段は、ロウデコーダに含まれる第１パルス印加回路と、カラムデコーダに含まれる第２パルス印加回路とを含む。このように構成することによって、ロウデコーダおよびカラムデコーダを用いて、容易に、強誘電体キャパシタに高い電圧を印加した場合には十分な分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合にはほとんど分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態を図面に基づいて説明する。
【００３４】
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示した回路図である。この第１実施形態の単純マトリックス型の強誘電体メモリでは、メモリセルアレイ５０は、複数のメモリセル１がマトリックス状に配置されて構成されている（図１では説明の便宜上、９個のメモリセルのみを示している）。各メモリセル１を構成する強誘電体キャパシタ２の一方の端子は、ワード線ＷＬ０〜ＷＬ２に接続され、他方の端子は、ビット線ＢＬ０〜ＢＬ２に接続されている。なお、この単純マトリックス型のメモリセル１は、図１０に示した従来の単純マトリックス型の強誘電体メモリの断面構造と同様の断面構造を有しており、ビット線と、それに交差するように配置されたワード線との間に強誘電体層が形成された構造を有している。
【００３５】
各ワード線ＷＬ０〜ＷＬ２は、ロウデコーダ３１に接続されている。また、各ビット線ＢＬ０〜ＢＬ２は、カラムデコーダ３２に接続されている。
【００３６】
外部から指定されたロウアドレスおよびカラムアドレスは、アドレスピン３３に入力される。そのロウアドレスおよびカラムアドレスは、アドレスピン３３からアドレスラッチ３４へ転送される。アドレスラッチ３４でラッチされた各アドレスのうち、ロウアドレスは、アドレスバッファ３５を介してロウデコーダ３１へ転送され、カラムアドレスはアドレスバッファ３５を介してカラムデコーダ３２へ転送される。
【００３７】
ロウデコーダ３１は、各ワード線ＷＬ０〜ＷＬ２のうち、アドレスラッチ３４でラッチされたロウアドレスに対応したワード線を選択し、各ワード線の電位を動作モードに対応して制御する。
【００３８】
カラムデコーダ３２は、各ビット線ＢＬ０〜ＢＬ２のうち、アドレスラッチ３４でラッチされたカラムアドレスに対応するビット線を選択し、各ビット線の電位を動作モードに対応して制御する。
【００３９】
ここで、第１実施形態では、ロウデコーダ３１およびカラムデコーダ３２が、それぞれ、パルス印加回路４１および４２を含んでいる。このパルス印加回路４１および４２は、強誘電体キャパシタ２に高い電圧を印加した場合には十分な分極反転を生じるとともに、強誘電体キャパシタ２に低い電圧を印加した場合にはほとんど分極反転を生じないような所定のパルス幅を有するパルスをメモリセル１に印加するためのものである。なお、このパルス印加回路４１および４２は、本発明の「パルス印加手段」の一例である。
【００４０】
外部から指定されたデータは、データピン３６に入力される。そのデータは、データピン３６から入力バッファ３７を介してカラムデコーダ３２へ転送される。カラムデコーダ３２は、各ビット線ＢＬ０〜ＢＬ２の電位を、そのデータに対応した電位に制御する。
【００４１】
任意のメモリセル１から読み出されたデータは、各ビット線ＢＬ０〜ＢＬ２からカラムデコーダ３２を介してセンスアンプ３８へ転送される。センスアンプ３８は電圧センスアンプである。センスアンプ３８で判別されたデータは、出力バッファ３９からデータピン３６を介して外部へ出力される。
【００４２】
なお、上記した各回路（３１〜３９）の動作は、制御コア回路４０によって制御される。
【００４３】
図２は、第１実施形態の強誘電体メモリの動作原理を説明するための相関図である。この図２には、強誘電体層としてＳＢＴ膜を用いた強誘電体キャパシタ２にパルスを印加した場合において、印加電圧をパラメータとして、パルス幅と分極反転電荷量との関係が示されている。図２から明らかなように、パルス幅が７０ｎｓ以下では電圧が高い場合（たとえば、３Ｖの場合）、分極反転量は、約９μＣ／ｃｍ２以上の電荷量になっている。これに対して、電圧が低い場合（たとえば、１．０Ｖの場合）、ほとんど分極反転が生じないことが分かる。
【００４４】
このように、本願発明者は、鋭意検討した結果、パルス幅が比較的短い場合には、高電圧では強誘電体の双極子（ダイポール）が反転するのに対して、低電圧では、双極子がほとんど動かないことを見いだした。そして、これに基づいて、本願発明者は、選択セルに高い電圧パルスを短いパルス幅で印加するとともに、非選択セルに低い電圧パルスを短いパルス幅で印加することによって、選択セルの強誘電体層には、書き込みおよび読み出しに必要な電圧を印加できるのに対し、非選択セルの強誘電体層には、分子構造上、何ら変化を起こすことがないようにすることができるという動作原理を考案した。このような動作原理を用いれば、単純マトリックス型の強誘電体メモリにおいて、ディスターブのないメモリ動作が可能となる。
【００４５】
なお、選択セルと非選択セルとに、それぞれ高い電圧と低い電圧とを掛ける方法としては、図３および図４に示すような方法が考えられる。図３は、第１実施形態の単純マトリックス型の強誘電体メモリにおける書き込み動作の際の電圧印加状態の一例を示した回路図であり、図４は、第１実施形態の単純マトリックス型の強誘電体メモリにおける書き込み動作の際の電圧印加状態の他の例を示した回路図である。
【００４６】
図３に示した一例による電圧印加方法（１／３ＶＣＣ法）では、書き込み動作の際に、選択セルが繋がるビット線ＢＬ１には、電圧ＶＣＣの電圧パルスを印加するとともに、選択セルが繋がるワード線ＷＬ１には、０Ｖを印加する。そして、非選択セルが繋がるビット線ＢＬ０およびＢＬ２には、１／３ＶＣＣの電圧パルスを印加するとともに、非選択セルが繋がるワード線ＷＬ０およびＷＬ２には、２／３ＶＣＣの電圧パルスを印加する。これにより、選択セルには、ＶＣＣの電圧が印加され、非選択セルには、１／３ＶＣＣの電圧が印加される。これらの電圧パルスは、図１に示したパルス印加回路４１および４２を用いて、非選択セルの強誘電体キャパシタ２にはほとんど分極反転を生じないとともに選択セルの強誘電体キャパシタ２には十分な分極反転を生じるようなパルス幅の電圧パルスを印加する。このように構成すれば、第１実施形態の単純マトリックス型の強誘電体メモリにおいて、非選択のメモリセル１における書き込み動作時のディスターブを回避することができるので、単純マトリックス型の強誘電体メモリを実用化することができる。
【００４７】
図４に示した他の例による電圧印加方法（１／２ＶＣＣ法）では、書き込み動作の際に、選択セルが繋がるビット線ＢＬ１には、電圧ＶＣＣの電圧パルスを印加するとともに、選択セルが繋がるワード線ＷＬ１には、０Ｖを印加する。また、非選択セルが繋がるビット線ＢＬ０およびＢＬ２には、０Ｖを印加するとともに、非選択セルが繋がるワード線ＷＬ０およびＷＬ２には、１／２ＶＣＣを印加する。これにより、選択セルには、ＶＣＣの電圧パルスが印加され、非選択セルには、１／２ＶＣＣの電圧パルスが印加される。この場合にも、図３の場合と同様、選択セルおよび非選択セルに印加する電圧パルスは、図１に示したパルス印加回路４１および４２を用いて、選択セルに印加する電圧ＶＣＣによって選択セルの強誘電体キャパシタ２が十分に分極反転するとともに、非選択セルに印加される電圧１／２ＶＣＣでは、非選択セルの強誘電体キャパシタ２がほとんど分極反転を生じないようなパルス幅の電圧パルスを印加する。このように構成しても、図３に示した場合と同様、第１実施形態の単純マトリックス型の強誘電体メモリにおいて、非選択のメモリセル１における書き込み動作時のディスターブを回避することができるので、単純マトリックス型の強誘電体メモリを実用化することができる。
【００４８】
なお、図３に示した電圧印加方法と、図４に示した電圧印加方法とを比較すると、図３に示した電圧印加方法の方が、非選択セルに印加される電圧が低い（１／３ＶＣＣ）ので、非選択セルがより反転しにくい。このため、図３に示した電圧印加方法の方が、図４に示した電圧印加方法よりも好ましい。
【００４９】
なお、図３に示した電圧印加方法（１／３ＶＣＣ法）における読み出し時の電圧印加状態としては、図３において、まず、ワード線ＷＬ０、ＷＬ１およびＷＬ２に、１／３ＶＣＣの電圧パルスを印加するとともに、ビット線ＢＬ０、ＢＬ１およびＢＬ２に、２／３ＶＣＣの電圧パルスを印加する。この状態から、選択セルが繋がるビット線ＢＬ１を一旦０Ｖにした後、フローティング状態にするとともに、選択セルが繋がるワード線ＷＬ１をＶＣＣにする。そして、ビット線ＢＬ１の電位変化の大小を図１に示したセンスアンプ３８により検出することによって、データが「１」か「０」かの判別を行う。これにより、データの読み出しを行うことができる。
【００５０】
図５は、第１実施形態の強誘電体メモリの動作状態を確認するために行った実験結果を示した相関図である。図５を参照して、この実験では、まず、強誘電体キャパシタ２に最初に−３Ｖを印加することにより情報「１」を書き込んだ。その後、３Ｖのパルスまたは１Ｖのパルスを印加した時の強誘電体キャパシタ２の電荷量の変化を示した。３Ｖおよび１Ｖのパルスのパルス幅は、２０ｎｓとした。
【００５１】
図５から明らかなように、２０ｎｓのパルス幅を有する３Ｖのパルスを印加した時には、十分分極反転が生じているのに対し、２０ｎｓのパルス幅を有する１Ｖのパルスを印加した時には、分極反転がほとんど生じていないことが分かる。このように、高い電圧で十分な分極反転を生じ、低い電圧では、ほとんど分極反転を生じないようなパルス幅を有するパルスを用いて、選択セルには高い電圧のパルスを印加し、非選択セルには低い電圧のパルスを印加することによって、選択セルの強誘電体層には、書き込みおよび読み出しができるとともに、非選択セルの強誘電体層には何ら変化を起こすことがないようにすることができることが分かる。
【００５２】
（第２実施形態）
図６は、本発明の第２実施形態による単純マトリックス型の強誘電体メモリの全体構成を示した回路図である。この第２実施形態では、第１実施形態の単純マトリックス型の強誘電体メモリにおいて、各メモリセルの強誘電体キャパシタに、常誘電体キャパシタを直列に接続した構成を有する。
【００５３】
すなわち、この第２実施形態では、メモリセルアレイ６０を構成する各メモリセル２１は、１つの強誘電体キャパシタ２２と、その強誘電体キャパシタ２２に直列に接続される常誘電体キャパシタ２３とから構成されている。この場合、単純マトリックス型の強誘電体キャパシタ２２に印加される電圧は、強誘電体キャパシタ２２と常誘電体キャパシタ２３との容量比に逆比例する。たとえば、（強誘電体キャパシタ２２の容量）：（常誘電体キャパシタ２３の容量）＝１：２の場合、印加電圧の２／３が強誘電体キャパシタ２２に掛かることになる。この場合、電圧ＶＣＣを３／２ＶＣＣにすることによって、強誘電体キャパシタ２２に印加される電圧は、図３および図４に示した場合と同じになる。
【００５４】
つまり、図３および図４に示した場合と比較して、選択セルおよび非選択セルに印加する電圧は、３／２倍となる。このようにメモリセルに印加する電圧を大きくすることによって、選択セルに印加される電圧と、非選択セルに印加される電圧との電圧差が大きくなるので、電圧差が小さい場合に比べて、電圧制御を容易に行うことができる。すなわち、ＶＣＣの値が小さく、コントロールが困難な場合にも、この第２実施形態の構成を用いれば、電圧の制御が容易になる。
【００５５】
上記第２実施形態は、図１に示した第１実施形態の単純マトリックス型において、強誘電体キャパシタに常誘電体キャパシタを直列に接続する例を示したが、この図６に示した第２実施形態の強誘電体メモリのメモリセル２１の回路図は、図１５に示したＭＦＭＩＳ−ＦＥＴを用いた１トランジスタ型の強誘電体メモリにおける書き込み時の等価回路と同じである。このため、この第２実施形態の強誘電体メモリの回路構成は、ＭＦＭＩＳ−ＦＥＴ（またはＭＦＩＳ−ＦＥＴ）を用いた１トランジスタ型の強誘電体メモリにも適用可能である。
【００５６】
したがって、ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴを用いた１トランジスタ型の強誘電体メモリにおいても、選択セルのゲート部に形成される強誘電体キャパシタに所定のパルス幅を有する高い電圧を印加し、非選択セルのゲート部に形成される強誘電体キャパシタに所定のパルス幅を有する低い電圧を印加することによって、選択セルの強誘電体層には書き込みを行うことができるとともに、非選択セルの強誘電体層には何ら変化を起こすことがないようにすることができる。その結果、１トランジスタ型強誘電体メモリの書き込み動作におけるディスターブを回避することができる。
【００５７】
本発明は、詳しく記載され、図示されたが、これらは図示および例示であって、限定ではなく、本発明の趣旨および範囲は、添付した特許請求の範囲によって限定される。
【００５８】
たとえば、上記第１実施形態および第２実施形態では、強誘電体層としてＳＢＴ膜を用いた例を示したが、本発明はこれに限らず、ＳＢＮＴ、ＰＺＴ、ＰＬＺＴ、ＢＬＴ、ＢＩＴまたはこれに準ずる強誘電体層を用いてもよい。つまり、図２に示したように、強誘電体層に高い電圧を印加した場合では十分な分極反転を生じ、低い電圧を印加した場合ではほとんど分極反転を生じないようなパルス幅が存在する分極反転特性を有するすべての強誘電体層を用いることができる。
【００５９】
また、上記実施形態では、単純マトリックス型およびＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴを用いた１トランジスタ型の強誘電体メモリに例をとって説明したが、本発明はこれに限らず、書き込み動作および読み出し動作の少なくともいずれか一方の時に、選択されたメモリセルに高い電圧を印加することによって分極反転を生じさせるとともに、非選択のメモリセルには低い電圧を印加することによって分極反転を生じさせないようにするような強誘電体メモリのすべてに適用可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示した回路図である。
【図２】本発明の第１実施形態による単純マトリックス型の強誘電体メモリの動作原理を説明するための相関図である。
【図３】図１に示した第１実施形態の単純マトリックス型の強誘電体メモリにおける書き込み動作の際の電圧印加状態の一例を示した回路図である。
【図４】図１に示した第１実施形態の単純マトリックス型の強誘電体メモリにおける書き込み動作の際の電圧印加状態の他の例を示した回路図である。
【図５】図１に示した第１実施形態の強誘電体メモリの動作状態を確認するために行った実験結果を示した相関図である。
【図６】本発明の第２実施形態による単純マトリックス型の強誘電体メモリの全体構成を示した回路図である。
【図７】従来の最も一般的な強誘電体メモリのメモリセルアレイの回路構成を示した回路図である。
【図８】図７に示した回路図に対応する断面構造図である。
【図９】従来の単純マトリックス型の強誘電体メモリのメモリセルアレイの回路構成を示した回路図である。
【図１０】図９に示した従来の単純マトリックス型の強誘電体メモリの断面構造図である。
【図１１】図９および図１０に示した従来の単純マトリックス型の強誘電体メモリの書き込み動作の際の電圧印加状態を説明するための回路図である。
【図１２】従来の単純マトリックス型の強誘電体メモリの問題点を説明するための強誘電体ヒステリシス特性を示した図である。
【図１３】従来のＭＦＭＩＳ−ＦＥＴを用いた１トランジスタ型の強誘電体メモリのメモリセルアレイの回路図である。
【図１４】図１３に示したＭＦＭＩＳ−ＦＥＴを用いた１トランジスタ型の強誘電体メモリの断面構造図である。
【図１５】図１３および図１４に示したＭＦＭＩＳ−ＦＥＴを用いた１トランジスタ型の強誘電体メモリの書き込み動作時の等価回路図である。
Claims (18)
- 強誘電体キャパシタを有するメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、前記強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスを前記メモリセルに印加するためのパルス印加手段とを備え、
データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧のパルスを印加する、強誘電体メモリ。 - 請求項１に従属する強誘電体メモリであって、
前記強誘電体キャパシタは、ビット線と、前記ビット線と交差するように配置されたワード線と、前記ビット線と前記ワード線との間に配置された強誘電体層とから構成されている。 - 請求項２に従属する強誘電体メモリであって、
前記強誘電体キャパシタには、書き込み時および読み出し時の両方において、選択されたメモリセルに、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルに、前記所定のパルス幅を有する低い電圧のパルスを印加する。 - 請求項１に従属する強誘電体メモリであって、
前記強誘電体キャパシタには、常誘電体キャパシタが直列に接続されている。 - 請求項１に従属する強誘電体メモリであって、
前記強誘電体キャパシタは、第１電界効果トランジスタのゲート部分に設けられた強誘電体層を含む。 - 請求項５に従属する強誘電体メモリであって、
前記強誘電体キャパシタには、書き込み時のみ、選択されたメモリセルに、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルに、前記所定のパルス幅を有する低い電圧のパルスを印加する。 - 請求項１に従属する強誘電体メモリであって、
前記選択されたメモリセルには、前記所定のパルス幅を有する所定の電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する所定の電圧の１／３の電圧のパルスを印加する。 - 請求項１に従属する強誘電体メモリであって、
前記強誘電体キャパシタは、強誘電体層を含み、
前記強誘電体層は、ＳＢＴ、ＳＢＮＴ、ＰＺＴ、ＰＬＺＴ、ＢＬＴおよびＢＩＴからなるグループから選択される少なくとも１つを含む。 - 請求項１に従属する強誘電体メモリであって、
前記パルス印加手段は、
ロウデコーダに含まれる第１パルス印加回路と、
カラムデコーダに含まれる第２パルス印加回路とを含む。 - 強誘電体キャパシタを有するメモリセルがマトリックス状に配置されたメモリセルアレイと、前記強誘電体キャパシタに高い電圧を印加した場合には十分な分極反転を生じるとともに、前記強誘電体キャパシタに低い電圧を印加した場合にはほとんど分極反転を生じないような所定のパルス幅を有するパルスを前記メモリセルに印加するためのパルス印加手段とを備えた強誘電体メモリの動作方法であって、
データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する低い電圧のパルスを印加する、強誘電体メモリの動作方法。 - 請求項１０に従属する強誘電体メモリの動作方法であって、
前記選択されたメモリセルには、前記所定のパルス幅を有する所定の電圧のパルスを印加するとともに、非選択のメモリセルには、前記所定のパルス幅を有する所定の電圧の１／３の電圧のパルスを印加する。 - 請求項１０に従属する強誘電体メモリの動作方法であって、
前記強誘電体キャパシタは、ビット線と、前記ビット線と交差するように配置されたワード線と、前記ビット線と前記ワード線との間に配置された強誘電体層とから構成されている。 - 請求項１２に従属する強誘電体メモリの動作方法であって、
前記強誘電体キャパシタには、書き込み時および読み出し時の両方において、選択されたメモリセルに、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルに、前記所定のパルス幅を有する低い電圧のパルスを印加する。 - 請求項１０に従属する強誘電体メモリの動作方法であって、
前記強誘電体キャパシタには、常誘電体キャパシタが直列に接続されている。 - 請求項１０に従属する強誘電体メモリの動作方法であって、
前記強誘電体キャパシタは、第１電界効果トランジスタのゲート部分に設けられた強誘電体層を含む。 - 請求項１５に従属する強誘電体メモリの動作方法であって、
前記強誘電体キャパシタには、書き込み時のみ、選択されたメモリセルに、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルに、前記所定のパルス幅を有する低い電圧のパルスを印加する。 - 請求項１０に従属する強誘電体メモリの動作方法であって、
前記強誘電体キャパシタは、強誘電体層を含み、
前記強誘電体層は、ＳＢＴ、ＳＢＮＴ、ＰＺＴ、ＰＬＺＴ、ＢＬＴおよびＢＩＴからなるグループから選択される少なくとも１つを含む。 - 請求項１０に従属する強誘電体メモリの動作方法であって、
前記パルス印加手段は、
ロウデコーダに含まれる第１パルス印加回路と、
カラムデコーダに含まれる第２パルス印加回路とを含む。
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