JP2000269444A - 誘電体メモリ装置 - Google Patents

誘電体メモリ装置

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JP2000269444A
JP2000269444A JP11070421A JP7042199A JP2000269444A JP 2000269444 A JP2000269444 A JP 2000269444A JP 11070421 A JP11070421 A JP 11070421A JP 7042199 A JP7042199 A JP 7042199A JP 2000269444 A JP2000269444 A JP 2000269444A
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drain
effect transistor
voltage
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JP11070421A
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English (en)
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Tatsuro Geshi
辰郎 下司
Shoichiro Matsumoto
昭一郎 松本
Yasuhiro Takeda
安弘 武田
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 データディスターブの問題及び逆バイアスリ
テンションの問題の少なくとも一方を確実に回避するこ
とのできる誘電体メモリ装置を提供すること。 【解決手段】 強誘電体メモリセル１６は、ＳＯＩ基板
上に形成され、第２ＭＯＳＦＥＴ１３と強誘電体メモリ
素子９と第３ＭＯＳＦＥＴ１５とが直列接続された構造
をとる。強誘電体メモリ素子９の第１ＭＯＳＦＥＴ１１
と第２及び第３ＭＯＳＦＥＴ１３，１５との各ソース・
ドレイン領域２〜５は、同一のｐ型単結晶シリコン層１
ｃに形成され、第１ＭＯＳＦＥＴ１１のチャネル領域と
してのｐ型領域７が、その両側のソース・ドレイン領域
３，４によって、第２及び第３ＭＯＳＦＥＴ１３，１５
の各チャネル領域としてのｐ型領域６，８と電気的に分
離されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、誘電体メモリ装置
に関し、特に、誘電体として強誘電体を用いたものに関
する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）のゲー
ト部分に強誘電体薄膜からなるキャパシタが設けられた
メモリは、非破壊読み出しが可能な不揮発性メモリとし
て知られている。このような強誘電体メモリの構造とし
ては、ＭＦＳ（金属・強誘電体・半導体）構造、ＭＦＩ
Ｓ（金属・強誘電体・絶縁体・半導体）構造、ＭＦＭＩ
Ｓ（金属・強誘電体・金属・絶縁体・半導体）構造など
が提案されている。
【０００３】図４は従来のＭＦＭＩＳ構造の強誘電体メ
モリセル５１の一例を示す模式的断面図である。
【０００４】図４において、ｐ型シリコン基板５１の表
面に、所定間隔を隔ててｎ+層からなるソース・ドレイ
ン領域５２，５３が形成されている。ソース・ドレイン
領域５２，５３間のシリコン基板５１の領域がチャネル
領域５４となる。チャネル領域５４上には、ゲート酸化
膜５５、浮遊ゲート電極５６、強誘電体薄膜５７及び制
御ゲート電極５８が順に形成されている。
【０００５】ここで、図４の強誘電体メモリの動作原理
について説明する。
【０００６】制御ゲート電極５８に強誘電体薄膜５７を
分極反転させるために十分な正電圧を印加し、再び制御
ゲート電極５８の電圧を０とする。それにより、強誘電
体薄膜５７の制御ゲート電極５８との界面が負に帯電
し、浮遊ゲート電極５６との界面が正に帯電する。
【０００７】この場合、浮遊ゲート電極５６の強誘電体
薄膜５７との界面が負に帯電し、ゲート酸化膜５５との
界面が正に帯電し、ソース領域５２とドレイン領域５３
との間のチャネル領域５４に反転層が形成される。その
結果、制御ゲート電極５８の電圧が０にもかかわらず、
ＦＥＴはオン状態となる。
【０００８】逆に、制御ゲート電極５８に強誘電体薄膜
５７を分極反転させるために十分な負電圧を印加し、再
び制御ゲート電極５８の電圧を０にする。それにより、
強誘電体薄膜５７の制御ゲート電極５８との界面が正に
帯電し、浮遊ゲート電極５６との界面が負に帯電する。
【０００９】この場合、浮遊ゲート電極５６の強誘電体
薄膜５７との界面が正に帯電し、ゲート酸化膜５５との
界面が負に帯電する。その結果、ソース領域５２とドレ
イン領域５３との間のチャネル領域５４に反転層が形成
されず、ＦＥＴはオフ状態となる。
【００１０】このように、強誘電体薄膜５７が十分に分
極反転していると、制御ゲート電極５８に印加する電圧
を０にした後も、ＦＥＴを選択的にオン状態またはオフ
状態にすることができる。そのため、ソース・ドレイン
間の電流を検出することにより強誘電体メモリに記憶さ
れるデータ“１”及び“０”を判別することが可能とな
る。
【００１１】このような強誘電体メモリにあっては、近
年、デバイスの微細化・大容量化が進みまたその電源電
圧の低電圧化が進むに従って、強誘電体の膜厚や材質等
のばらつきを無視することができなくなり、このばらつ
きに起因して書き込み動作時に、選択メモリセルと共通
のワード線に接続されている非選択のメモリセルのデー
タを変更してしまうといういわゆるデータディスターブ
現象が問題視されている。
【００１２】そこで、このようなデータディスターブ現
象を回避するものとして、共通ワード線に接続されてい
る各メモリセルをそれぞれ独立したビット線とソース線
とで制御するものにおいて、強誘電体メモリのメモリト
ランジスタの下部電極とビット線との間に、ゲート電圧
に応じて下部電極とビット線とを接続する書き込みトラ
ンジスタを設けることが、特開平８−２３５８７２号公
報に記載されている。
【００１３】
【発明が解決しようとする課題】従来例にあっては、強
誘電体メモリのメモリトランジスタの下部電極とビット
線との間には書き込みトランジスタが存在するが、強誘
電体メモリのメモリトランジスタのドレインはビット線
に、ソースはソース線にそれぞれ直接接続されているた
めに、読み出し時において、ビット線とソース線との間
に電位差を与えた場合に、選択メモリセルと共通のビッ
ト線及びソース線に接続されている非選択のメモリセル
に電流が流れてしまうことがあり、データディスターブ
の問題を完全に回避することができない問題がある。
【００１４】また、いわゆる逆バイアスリテンションの
問題も生じる。以下に、逆バイアスリテンションについ
て簡単に説明する。
【００１５】ＭＦＭＩＳ型の強誘電体メモリは、図５の
ようにＦＥＴのゲート絶縁膜によるキャパシタ部分６０
と強誘電体薄膜によるキャパシタ部分６１との直列回路
で等価的に表される。そして、通常、ＭＦＭＩＳ型の強
誘電体メモリのＭＯＳトランジスタ部分は、基板上に直
接形成されるため、ビット線、ソース線及び基板の電位
が０Ｖに設定されたとき、ゲート絶縁膜によるキャパシ
タ部分６０の基板側は０Ｖ（接地電位）となる。
【００１６】従って、電源遮断時等、回路への電圧供給
が行われないときや、書き込み時において、強誘電体薄
膜によるキャパシタ部分６１に、強誘電体薄膜を分極反
転させるために十分な正電圧を印加し、再び電圧を０と
したときなどには、図５の回路は、図６に示すように並
列回路となり、強誘電体薄膜によるキャパシタ部分６１
に対し、Ｖｆ＝−Ｖｉとなる逆バイアスが発生する。こ
のような逆バイアスは、強誘電体薄膜によるキャパシタ
部分６１の分極を打ち消す方向に作用し、分極量が時間
の経過と共に減少し、ついには分極を示さなくなりデー
タが変化してしまう。このような問題を逆バイアスリテ
ンションという。
【００１７】本発明の第１の目的は、データディスター
ブの発生を防止することのできる誘電体メモリ装置を提
供することにある。
【００１８】また、本発明の第２の目的は、逆バイアス
リテンションの発生を防止することのできる誘電体メモ
リ装置を提供することにある。
【００１９】
【課題を解決するための手段】第１の発明の誘電体メモ
リ装置は、第１電界効果トランジスタのゲート部分に誘
電体キャパシタが設けられた誘電体メモリ素子と、前記
第１電界効果トランジスタの一対のソース・ドレイン部
に、それぞれ直列接続された選択トランジスタとからな
るメモリセルを具備したことをその要旨とする。
【００２０】これにより、誘電体メモリ素子の各ソース
・ドレイン部への電圧印加を、各選択トランジスタで完
全に制御できる。
【００２１】第２の発明の誘電体メモリ装置は、第１電
界効果トランジスタのゲート部分に誘電体キャパシタが
設けられた誘電体メモリ素子と、前記第１電界効果トラ
ンジスタの一方のソース・ドレイン部に、自身の一方の
ソース・ドレイン部が接続された第２電界効果トランジ
スタと、前記第１電界効果トランジスタの他方のソース
・ドレイン部に、自身の一方のソース・ドレイン部が接
続された第３電界効果トランジスタとからなるメモリセ
ルを備え、前記第１電界効果トランジスタのチャネル部
が、前記第２及び第３電界効果トランジスタのチャネル
部と電気的に分離されていることをその要旨とする。
【００２２】これにより、第１の発明の作用に加え、第
２及び第３電界効果トランジスタがＯＦＦ状態である限
り、第２及び第３電界効果トランジスタのそれぞれの他
方のソース・ドレイン部の電圧が第１電界効果トランジ
スタに、チャネル部領域を伝って伝達されることはな
い。
【００２３】第３の発明の誘電体メモリ装置は、第１電
界効果トランジスタのゲート部分に誘電体キャパシタが
設けられた誘電体メモリ素子と、前記第１電界効果トラ
ンジスタの一方のソース・ドレイン部に、自身の一方の
ソース・ドレイン部が接続された第２電界効果トランジ
スタと、前記第１電界効果トランジスタの他方のソース
・ドレイン部に、自身の一方のソース・ドレイン部が接
続された第３電界効果トランジスタとからなるメモリセ
ルを備え、前記第１乃至第３電界効果トランジスタの各
ソース・ドレイン部は、同一の半導体層に形成され、前
記第１電界効果トランジスタのチャネル部が、その両側
のソース・ドレイン部によって、前記第２及び第３電界
効果トランジスタのチャネル部と電気的に分離されてい
ることをその要旨とする。
【００２４】これにより、第２の発明の作用に加え、前
記第１乃至第３電界効果トランジスタの各ソース・ドレ
イン部が、同一の半導体層に形成されているから、メモ
リセル毎に独立した電圧制御を行うことができる。
【００２５】尚、第２又は第３の発明において、前記第
１電界効果トランジスタの一方のソース・ドレイン部と
前記第２電界効果トランジスタの一方のソース・ドレイ
ン部とを共通の不純物領域で構成し、前記第１電界効果
トランジスタの他方のソース・ドレイン部と前記第３電
界効果トランジスタの一方のソース・ドレイン部とを共
通の不純物領域で構成することが望ましい。
【００２６】また、前記半導体層が、絶縁層上に形成さ
れていることが望ましい。これにより、前記第１電界効
果トランジスタのチャネル部と、前記第２及び第３電界
効果トランジスタのチャネル部との電気的分離を確実に
行うことができる。
【００２７】また、前記誘電体キャパシタの電圧を制御
する第１制御線と、前記第２及び第３電界効果トランジ
スタのゲート電圧を制御する第２制御線と、前記第２電
界効果トランジスタの他方のソース・ドレイン部の電圧
を制御する第３制御線と、前記第３電界効果トランジス
タの他方のソース・ドレイン部の電圧を制御する第４制
御線とを具備することが望ましい。これにより、メモリ
セル毎の電圧制御が可能となる。
【００２８】また、この場合、前記第１及び第２制御線
に、前記メモリセルが複数接続され、前記第３及び第４
制御線は、各メモリセル毎に独立して設けられているこ
とが望ましい。これにより、メモリセル毎に独立した電
圧制御が可能となる。
【００２９】更にこの場合、前記半導体層は絶縁層上に
複数設けられ、この半導体層毎に前記各メモリセルが設
けられていることが望ましい。これにより、メモリセル
をアレイ状に配列した誘電体メモリ装置が実現できる。
【００３０】また、前記第１制御線が０Ｖである間、前
記第２及び第３電界効果トランジスタがＯＦＦ状態に保
持されるよう構成することが望ましい。これにより、誘
電体メモリ素子において、誘電体キャパシタ側の電位と
第１電界効果トランジスタのキャパシタ部の電位とが等
しく０Ｖとなって、両キャパシタが見かけ上並列接続さ
れるようなことがない。
【００３１】
【発明の実施の形態】（第１実施形態）以下、本発明を
具体化した第１実施形態を図面に従って説明する。
【００３２】図１は本第１実施形態における強誘電体メ
モリ装置の構造を示す模式的断面図である。
【００３３】図１において、基板１には、ＳＯＩ（Sili
con On Insulator）基板が用いられている。すなわち、
単結晶シリコン基板１ａの上に絶縁層としてのシリコン
酸化膜１ｂを形成した絶縁基板の表面に、ストライプ状
にｐ型単結晶シリコン薄膜層１ｃが複数形成されてい
る。言い換えれば、各ｐ型単結晶シリコン薄膜層１ｃ
は、シリコン酸化膜１ｂの一部で電気的に分離されてい
る。尚、ｐ型単結晶シリコン薄膜層１ｃが本発明におけ
る「半導体層」に相当する。
【００３４】各単結晶シリコン薄膜層１ｃには、ｎ+層
からなる４つのソース・ドレイン領域２〜５がストライ
プ状に形成されている。各ソース・ドレイン領域２〜５
の深さは、単結晶シリコン薄膜層１ｃの厚みと等しい。
従って、単結晶シリコン薄膜層１ｃは、各ソース・ドレ
イン領域２〜５の内の中央の２つのソース・ドレイン領
域３，４によって、３つのｐ型領域６〜８が横方向に完
全に分離された構造をとる。尚、ソース・ドレイン領域
２〜５が本発明における「ソース・ドレイン部」に、ｐ
型領域６〜８が本発明における「チャネル部」にそれぞ
れ相当する。
【００３５】単結晶シリコン薄膜層１ｃの上には、強誘
電体メモリ素子９が形成されている。この強誘電体メモ
リ素子９は、チャネル領域としてのｐ型領域７、その両
側のソース・ドレイン領域３，４及びゲート電極１０か
らなる第１ＭＯＳＦＥＴ１１と、この第１ＭＯＳＦＥＴ
１１のゲート電極１０上に設けられた強誘電体キャパシ
タ９ａとからなる。尚、第１ＭＯＳＦＥＴ１１が本発明
における「第１電界効果トランジスタ」に、強誘電体キ
ャパシタ９ａが本発明における「誘電体キャパシタ」に
それぞれ相当する。
【００３６】強誘電体メモリ素子９の両側には、チャネ
ル領域としてのｐ型領域６、その両側のソース・ドレイ
ン領域２，３及びゲート電極１２からなる第２ＭＯＳＦ
ＥＴ１３と、チャネル領域としてのｐ型領域８、その両
側のソース・ドレイン領域４，５及びゲート電極１４か
らなる第３ＭＯＳＦＥＴ１５とが形成されている。尚、
第２ＭＯＳＦＥＴ１３が本発明における「第２電界効果
トランジスタ」に、第３ＭＯＳＦＥＴ１５が本発明にお
ける「第３電界効果トランジスタ」にそれぞれ相当す
る。
【００３７】強誘電体メモリ素子９とその両側に位置す
る第２及び第３ＭＯＳＦＥＴ１３，１５とは、上述した
通り、一方のソース・ドレイン領域３（４）を共有して
いる。すなわち、第２ＭＯＳＦＥＴ１３と強誘電体メモ
リ素子９と第３ＭＯＳＦＥＴ１５とが直列に接続した構
成をとり、これにより一単位としての強誘電体メモリセ
ル１６が構成されている。この強誘電体メモリセル１６
は、各単結晶シリコン薄膜層１ｃ毎にそれぞれ複数設け
られている。
【００３８】図２は強誘電体メモリ素子９の構造を示す
模式的断面図である。
【００３９】ｐ型単結晶シリコン薄膜層１ｃのチャネル
領域としてのｐ型領域７の上にシリコン酸化膜からなる
ゲート絶縁膜１７が形成されている。ゲート絶縁膜１７
上には、ドープドポリシリコンからなる第１の下部電極
（ゲート電極）１０が形成されている。第１の下部電極
１０及びゲート絶縁膜１７を覆うように、ｐ型単結晶シ
リコン薄膜層１ｃ上に、ＮＳＧ（Nondoped Silicate Gl
ass）とその上のＢＰＳＧ（Boro-phospho Silicate Gla
ss）との積層構造からなる層間絶縁膜１８が形成されて
いる。
【００４０】第１の下部電極１０上の層間絶縁膜１８に
はコンタクト孔１９が形成されている。コンタクト孔１
９内には、ドープドポリシリコンからなる接続層（プラ
グ）２０が所定の深さまで形成されている。コンタクト
孔１９内の接続層２０上には、Ｉｒ（イリジウム）から
なる第２の下部電極２１が形成されている。
【００４１】第２の下部電極２１の上面に接触するよう
に層間絶縁膜１８上に、ペロブスカイト型結晶構造を有
するＳｒＢｉ2Ｔａ2Ｏ9からなる強誘電体薄膜２２が形
成されている。強誘電体薄膜２２上には、Ｐｔ等からな
る制御ゲート電極２３が形成されている。強誘電体薄膜
２２及び制御ゲート電極２３の周囲を覆うように、層間
絶縁膜１８上に絶縁膜２４が形成されている。接続層２
０、第２の下部電極２１、強誘電体薄膜２２及び制御ゲ
ート電極２３で強誘電体キャパシタ９ａを構成する。
【００４２】図３に、強誘電体メモリセル１６を用いた
強誘電体メモリ装置の全体構成を示す。
【００４３】メモリセルアレイ３０は、複数のメモリセ
ル１６（１６ａ，１６ｂ，１６ｃ，１６ｄ）がマトリッ
クス状に配置されて構成されている（図３では説明の便
宜上、４個のメモリセルのみを示している）。行（ロ
ウ）方向に配列された各メモリセル１６において、各強
誘電体メモリ素子９の制御ゲート電極２３は、共通のワ
ード線ＷＬｐ0〜ＷＬｐnに接続され、第２及び第３ＭＯ
ＳＦＥＴ１３，１５の各ゲート電極１２，１４は、共通
のワード線ＷＬｓ0〜ＷＬｓnに接続されている。尚、ワ
ード線ＷＬｐ0〜ＷＬｐnが本発明における「第１制御
線」に、ワード線ＷＬｓ0〜ＷＬｓnが本発明における
「第２制御線」にそれぞれ相当する。
【００４４】列（カラム）方向に配列された各メモリセ
ル１６において、第２ＭＯＳＦＥＴ１３の外側のソース
・ドレイン領域２は、共通のビット線ＢＬｄ0〜ＢＬｄn
に接続され、第３ＭＯＳＦＥＴ１５の外側のソース・ド
レイン領域５は、共通のビット線ＢＬｓ0〜ＢＬｓnに接
続されている。尚、ビット線ＢＬｄ0〜ＢＬｄnが本発明
における「第３制御線」に、ビット線ＢＬｓ0〜ＢＬｓn
が本発明における「第４制御線」にそれぞれ相当する。
【００４５】上述した通り、行方向に配列された各メモ
リセル１６は、それぞれ異なる単結晶シリコン薄膜層１
ｃに形成されているため、各単結晶シリコン薄膜層１ｃ
毎に独立したビット線による制御が行われる。
【００４６】各ワード線ＷＬｐ0〜ＷＬｐn，ＷＬｓ0〜
ＷＬｓnは、ロウデコーダ３１に接続され、各ビット線
ＢＬｄ0〜ＢＬｄn，ＢＬｓ0〜ＢＬｓnはカラムデコーダ
３２に接続されている。
【００４７】外部から指定されたロウアドレスおよびカ
ラムアドレスは、アドレスピン３３に入力される。その
ロウアドレスおよびカラムアドレスは、アドレスピン３
３からアドレスラッチ３４へ転送される。アドレスラッ
チ３４でラッチされた各アドレスのうち、ロウアドレス
はアドレスバッファ３５を介してロウデコーダ３１へ転
送され、カラムアドレスはアドレスバッファ３５を介し
てカラムデコーダ３２へ転送される。
【００４８】ロウデコーダ３１は、各ワード線ＷＬｐ0
〜ＷＬｐn，ＷＬｓ0〜ＷＬｓnの内、アドレスラッチ３
４でラッチされたロウアドレスに対応した１組のワード
線（例えば、ＷＬｐ0，ＷＬｓ0）を選択し、各ワード線
ＷＬｐ0〜ＷＬｐn，ＷＬｓ0〜ＷＬｓnの電位を後述する
各動作モードに対応して制御する。
【００４９】カラムデコーダ３２は、各ビット線ＢＬｄ
0〜ＢＬｄn，ＢＬｓ0〜ＢＬｓnの内、アドレスラッチ３
４でラッチされたカラムアドレスに対応した１組のビッ
ト線（例えば、ＢＬｄ0，ＢＬｓ0）を選択し、各ビット
線ＢＬｄ0〜ＢＬｄn，ＢＬｓ 0〜ＢＬｓnの電位を後述す
る各動作モードに対応して制御する。
【００５０】外部から指定されたデータは、データピン
３６に入力される。そのデータは、データピン３６から
入力バッファ３７を介してカラムデコーダ３２へ転送さ
れる。カラムデコーダ３２は、各ビット線ＢＬｄ0〜Ｂ
Ｌｄn，ＢＬｓ0〜ＢＬｓnの電位を、そのデータに対応
して後述するように制御する。
【００５１】任意のメモリセル１６から読み出されたデ
ータは、各ビット線ＢＬｄ0〜ＢＬｄn，ＢＬｓ0〜ＢＬ
ｓnからカラムデコーダ３２を介してセンスアンプ３８
へ転送される。センスアンプ３８は電流センスアンプで
ある。センスアンプ３８で判別されたデータは、出力バ
ッファ３９からデータピン３６を介して外部へ出力され
る。
【００５２】尚、上記した各回路（３１〜３９）の動作
は、制御コア回路４０によって制御される。
【００５３】次に、強誘電体メモリ装置の各動作モード
（書き込み動作、読み出し動作、消去動作）について、
以下に説明する。
【００５４】（ａ）書き込み動作 ワード線ＷＬｐ0，ＷＬｓ0とビット線ＢＬｄ0，ＢＬｓ0
との交点に接続されたメモリセル１６ａにデータ「１」
を選択的に書き込む場合について、表１を参照しながら
説明する。
【００５５】
【表１】 選択されたワード線ＷＬｐ0は書き込み電圧Ｖｐ（強誘
電体薄膜２２を分極反転させるために十分な正のパルス
電圧：例えば３Ｖ）に設定され、選択されたワード線Ｗ
Ｌｓ0は第２及び第３のＭＯＳＦＥＴ１３，１５をＯＮ
させるのに十分な電圧（以下、電圧Ｈという）に設定さ
れる。また、選択されないワード線ＷＬｐｎは、強誘電
体薄膜１１が分極反転することのない十分に低い電圧
（例えば０Ｖ、以下、電圧Ｌｐという）に設定され、選
択されないワード線ＷＬｓｎは、第２及び第３のＭＯＳ
ＦＥＴ１３，１５がＯＮすることのない十分に低い電圧
（例えば０Ｖ、以下、電圧Ｌｓという）に設定される。
【００５６】選択されたビット線ＢＬｄ0，ＢＬｓ0はワ
ード線ＷＬｐ0の電圧Ｖｐに対し十分に低い電圧（例え
ば０Ｖ、以下、電圧Ｌという）に設定される。また、選
択されないその他のビット線は、電圧Ｖｐ（ワード線Ｗ
Ｌｐ0の電圧Ｖｐとの電位差がほとんど生じない電圧）
に設定される。
【００５７】これにより、選択されたメモリセル１６ａ
の強誘電体薄膜２２において、制御ゲート電極２３との
界面が負に帯電し、第２の下部電極２１との界面が正に
帯電する（強誘電体薄膜２２が上向きに分極する）。こ
の分極状態は、ワード線ＷＬｐ0の電圧をＶｐから０Ｖ
（又は強誘電体薄膜２２が分極反転することの無い十分
に低い電圧）にした後も保持される。
【００５８】このような分極により、第２の下部電極２
１の強誘電体薄膜２２との界面が負に帯電し、第１の下
部電極１０のゲート絶縁膜１７との界面が正に帯電す
る。その結果、ゲート絶縁膜１７におけるソース・ドレ
イン領域３，４間のチャネル領域７との界面が負に帯電
し、チャネル領域７に反転層が形成され、ワード線ＷＬ
ｐ0の電圧を０Ｖ（又は強誘電体薄膜２２が分極反転す
ることの無い十分に低い電圧）にした後も、強誘電体メ
モリ素子９のＦＥＴはオンになり得る状態となる。
【００５９】この時、メモリセル１６ａと同じワード線
ＷＬｐ0，ＷＬｓ0に接続されている非選択のメモリセル
１６ｂは、接続されているビット線ＢＬｄn，ＢＬｓ
nが、ワード線ＷＬｐ0の電圧Ｖｐとの電位差がほとんど
生じない電圧（Ｖｐ）に設定されているため、非選択メ
モリセルに不要な電圧が印加されて誤動作を引き起こ
す、いわゆるデータディスターブの問題は発生しない。
【００６０】また、メモリセル１６ａと同じビット線Ｂ
Ｌｄ0，ＢＬｓ0に接続されている非選択のメモリセル１
６ｃと、メモリセル１６ａとビット線及びワード線を共
通にしないメモリセル１６ｄとは、接続されているワー
ド線ＷＬｐnが電圧Ｌｐに、ワード線ＷＬｓnが電圧Ｌｓ
にそれぞれ設定されているため、ビット線の電圧に関係
なく動作しない。
【００６１】（ｂ）消去動作 ワード線ＷＬｐ0，ＷＬｓ0とビット線ＢＬｄ0，ＢＬｓ0
との交点に接続されたメモリセル１６ａのデータを消去
する場合（データ「０」を選択的に書き込む場合）につ
いて、表２を参照しながら説明する。
【００６２】
【表２】 選択されたワード線ＷＬｐ0は電圧Ｌｐに設定され、選
択されたワード線ＷＬｓ0は電圧Ｈに設定される。ま
た、選択されないワード線ＷＬｐｎは電圧Ｌｐに、ワー
ド線ＷＬｓｎは電圧Ｌｓにそれぞれ設定される 選択されたビット線ＢＬｄ0，ＢＬｓ0は電圧Ｖｐ（強誘
電体薄膜２２を分極反転させるために十分な正のパルス
電圧）に設定される。また、選択されないその他のビッ
ト線は、電圧Ｌに設定される。
【００６３】これにより、選択されたメモリセル１６ａ
の強誘電体薄膜２２において、制御ゲート電極２３との
界面が正に帯電し、第２の下部電極２１との界面が負に
帯電する（強誘電体薄膜２２が下向きに分極する）。こ
の分極状態は、ビット線ＢＬｐ0，ＢＬｓ0の電圧をＶｐ
から０Ｖ（又は強誘電体薄膜２２が分極反転することの
無い十分に低い電圧）にした後も保持される。
【００６４】このような分極により、第２の下部電極２
１の強誘電体薄膜２２との界面が正に帯電し、第１の下
部電極１０のゲート絶縁膜１７との界面が負に帯電す
る。その結果、ソース・ドレイン領域３，４間のｐ型領
域（チャネル領）７に反転層が形成されず、第１ＭＯＳ
ＦＥＴ１１はオフ状態（オンになり得ない状態）とな
る。
【００６５】この時、メモリセル１６ａと同じワード線
ＷＬｐ0，ＷＬｓ0に接続されている非選択のメモリセル
１６ｂは、接続されているビット線ＢＬｄn，ＢＬｓ
nが、ワード線ＷＬｐ0の電圧Ｌｐとの電位差がほとんど
生じない電圧（電圧Ｌ）に設定されているため、非選択
メモリセルに不要な電圧が印加されて誤動作を引き起こ
す、いわゆるデータディスターブの問題は発生しない。
【００６６】また、メモリセル１６ａと同じビット線Ｂ
Ｌｄ0，ＢＬｓ0に接続されている非選択のメモリセル１
６ｃと、メモリセル１６ａとビット線及びワード線を共
通にしないメモリセル１６ｄとは、接続されているワー
ド線ＷＬｐnが電圧Ｌｐに、ワード線ＷＬｓnが電圧Ｌｓ
にそれぞれ設定されているため、ビット線の電圧に関係
なく動作しない。
【００６７】（ｃ）読み出し動作 ワード線ＷＬｐ0，ＷＬｓ0とビット線ＢＬｄ0，ＢＬｓ0
との交点に接続されたメモリセル１６ａのデータを読み
出す場合について、表３を参照しながら説明する。
【００６８】
【表３】 選択されたワード線ＷＬｐ0は読み出し電圧ＶR（強誘電
体メモリ素子９の分極状態を反転させない電圧であっ
て、且つ強誘電体メモリ素子９の第１ＭＯＳＦＥＴ１１
のしきい値電圧よりも高い電圧：例えば０．８Ｖ）に設
定され、選択されたワード線ＷＬｓ0は電圧Ｈに設定さ
れる。また、選択されないワード線ＷＬｐｎは電圧Ｌｐ
に、ワード線ＷＬｓｎは電圧Ｌｓにそれぞれ設定され
る。
【００６９】選択されたビット線ＢＬｄ0，ＢＬｓ0は、
両者間に電位差が生じるように、例えばビット線ＢＬｄ
0には０．１Ｖが、ビット線ＢＬｓ0には０Ｖが印加され
る。また、選択されないその他のビット線は、両者間に
電位差が生じないように全て同一の電圧（例えば０Ｖ）
に設定される。
【００７０】上述した通り、書き込み状態にあるメモリ
セル１ａの強誘電体メモリ素子９の第１ＭＯＳＦＥＴ１
１はＯＮになり得る状態であるため、ビット線ＢＬ
ｄ0，ＢＬｓ0間に電位差を発生させることにより、ビッ
ト線ＢＬｄ0，ＢＬｓ0間に電流が流れる。また、消去状
態にあるメモリセル１６ａの強誘電体メモリ素子９の第
１ＭＯＳＦＥＴ１１はＯＮになり得ない状態であるた
め、ビット線ＢＬｄ0，ＢＬｓ0間には電流が流れない。
従って、このビット線ＢＬｄ0，ＢＬｓ0間の電流をセン
スアンプ３８で判別することにより、データが「１」か
「０」かを判別する。
【００７１】この時、メモリセル１６ａと同じワード線
ＷＬｐ0，ＷＬｓ0に接続されている非選択のメモリセル
１６ｂは、接続されているビット線ＢＬｄn，ＢＬｓ
nが、両者間に電位差が生じない同一の電圧Ｌ（例えば
０Ｖ）に設定されているため、非選択メモリセルに不要
な電圧が印加されて誤動作を引き起こす、いわゆるデー
タディスターブの問題は発生しない。
【００７２】また、メモリセル１６ａと同じビット線Ｂ
Ｌｄ0，ＢＬｓ0に接続されている非選択のメモリセル１
６ｃと、メモリセル１６ａとビット線及びワード線を共
通にしないメモリセル１６ｄとは、接続されているワー
ド線ＷＬｐnが電圧Ｌｐに、ワード線ＷＬｓnが電圧Ｌｓ
にそれぞれ設定されているため、ビット線の電圧に関係
なく動作しない。
【００７３】以上の実施形態にあっては以下の通りの作
用効果を奏する。
【００７４】（イ）強誘電体メモリ素子９とビット線と
の間に、選択トランジスタとしての第２ＭＯＳＦＥＴ１
３又は第３ＭＯＳＦＥＴ１５が必ず存在するため、強誘
電体メモリ素子９の各ソース・ドレイン領域３，４への
電圧印加を、第２ＭＯＳＦＥＴ１３又は第３ＭＯＳＦＥ
Ｔ１５で完全に制御できる。
【００７５】（ロ）強誘電体メモリ素子９とビット線と
の間に、選択トランジスタとしての第２ＭＯＳＦＥＴ１
３又は第３ＭＯＳＦＥＴ１５が必ず存在する。更には、
単結晶シリコン薄膜層１ｃは、絶縁層としてのシリコン
酸化膜１ｂ上に形成されていると共に、各ソース・ドレ
イン領域２〜５の内の中央の２つのソース・ドレイン領
域３，４によって、３つのｐ型領域６〜８が横方向に完
全に分離されている。
【００７６】従って、ビット線及び基板１ａの電位が０
Ｖに設定されたときであっても、第２ＭＯＳＦＥＴ１３
又は第３ＭＯＳＦＥＴ１５がＯＮしない限り、ビット線
の電位（０Ｖ）は第１ＭＯＳＦＥＴ１１に伝わらない。
【００７７】すなわち、第２ＭＯＳＦＥＴ１３又は第３
ＭＯＳＦＥＴ１５がＯＦＦ状態である限り、第１ＭＯＳ
ＦＥＴ１１はフローティング状態にあるため、電源遮断
時等、回路への電圧供給が行われないときや、書き込み
時において、制御ゲート電極２３に、強誘電体薄膜２２
を分極反転させるために十分な正電圧を印加し、再び制
御ゲート電極２３の電圧を０としたときなど、制御ゲー
ト電極２３の電位が０Ｖになっても、第１ＭＯＳＦＥＴ
１１のゲート絶縁膜１７によるキャパシタ部分と強誘電
体キャパシタ１２とが並列回路を構成しない。
【００７８】従って、逆バイアスリテンションの問題が
発生しない。
【００７９】（ハ）制御ゲート電極２３が接続されてい
るワード線ＷＬｐを０Ｖに設定するときには、第２ＭＯ
ＳＦＥＴ１３又は第３ＭＯＳＦＥＴ１５がＯＦＦするよ
うワード線ＷＬｓの電圧を制御するため、上記（ロ）の
効果を確実に享受できる。
【００８０】（ニ）行方向に配列された各メモリセル１
６は、それぞれ異なる単結晶シリコン薄膜層１ｃに形成
され、各単結晶シリコン薄膜層１ｃ毎に独立したビット
線による制御が行われるので、データディスターブの問
題を回避できる。
【００８１】尚、以上の実施形態にあっては、以下の通
り変更しても良く、その場合であっても同等の作用・効
果を得ることができる。
【００８２】（１）制御ゲート電極２３又は第２の下部
電極２１を以下の材料から構成する。
【００８３】貴金属（Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｂ、
Ｏｓ等）、高融点金属（Ｃｏ、Ｗ、Ｔｉ等）、高融点金
属化合物（ＴｉＮ、ＴａＮ、ＴａＳｉＮ膜等）、導電性
酸化物（ＲｕＯ2、ＲｈＯ2、ＯｓＯ2、ＩｒＯ2、ＲｅＯ
2、ＲｅＯ3、ＭｏＯ2、ＷＯ2、ＳｒＲｕＯ3、Ｐｂ2Ｒｕ
2Ｏ3-X、Ｂｉ2Ｒｕ2Ｏ7-X等）、あるいはこれらの各材
料の合金又は各材料の多層構造。
【００８４】（２）強誘電体薄膜２２として、以下の各
材料からなる強誘電体を用いる。
【００８５】（２−１）下記の一般式で示されるビスマ
ス系層状強誘電体を用いる。
【００８６】（Ｂｉ2Ｏ2）2+（Ａn-1ＢnＯ3n+1）2- なお、ＡはＳｒ、ＣａまたはＢａであり、ＢはＴｉ、Ｔ
ａ、Ｎｂ、ＷまたはＶである。
【００８７】ｎ＝１の場合： Ｂｉ2ＷＯ6 Ｂｉ2ＶＯ5.5 ｎ＝２の場合： Ｂｉ2Ｏ3／ＳｒＴａ2Ｏ6 （ＳｒＢｉ2Ｔａ2Ｏ9）：ＳＢＴ Ｂｉ2Ｏ3／ＳｒＮｂ2Ｏ6 （ＳｒＢｉ2Ｎｂ2Ｏ9） ｎ＝３の場合： Ｂｉ2Ｏ3／ＳｒＴａ2Ｏ6／ＢａＴｉＯ3 Ｂｉ2Ｏ3／ＳｒＴａＯ6／ＳｒＴｉＯ3 Ｂｉ2Ｏ3／Ｂｉ2Ｔｉ3Ｏ9 （Ｂｉ4Ｔｉ3Ｏ12）：ＢＩＴ ｎ＝４の場合： Ｂｉ2Ｏ3／Ｓｒ3Ｔｉ4Ｏ12 （Ｓｒ3Ｂｉ2Ｔｉ4Ｏ15） Ｂｉ2Ｏ3／Ｂｉ2Ｔｉ3Ｏ9／ＳｒＴｉＯ3 （ＳｒＢｉ4Ｔｉ4Ｏ15） （２−２）下記の一般式で示される強誘電体（等方的材
料系）を用いる。
【００８８】Ｐｂ（ＺｒXＴｉ1-X）Ｏ3：ＰＺＴ（Ｐｂ
Ｚｒ0.5Ｔｉ0.5）Ｏ3 （Ｐｂ1-YＬａY）（ＺｒXＴｉ1-X）Ｏ3：ＰＬＺＴ （Ｓｒ1-XＣａX）ＴｉＯ3 （Ｓｒ1-XＢａX）ＴｉＯ3：（Ｓｒ0.4Ｂａ0.6）ＴｉＯ3 （Ｓｒ1-X-YＢａXＭY）Ｔｉ1-ZＮZＯ3 なお、ＭはＬａ、ＢｉまたはＳｂであり、ＮはＮｂ、
Ｖ、Ｔａ、ＭｏまたはＷである。
【００８９】（３）強誘電体薄膜２２をその材料に応じ
て以下の方法で形成する。
【００９０】分子線エピタキシー法、レーザアブレーシ
ョン法、レーザ分子線エピタキシー法、スパッタリング
法（ＲＦ型、ＤＣ型またはイオンビーム型）、反応性蒸
着法、ＭＯＣＶＤ法（有機金属化学的気相成長法）、ミ
スト堆積法、ゾルゲル法。
【００９１】（４）各層の導電型を逆にすることにより
ｐ型チャネルを有する強誘電体メモリを実現させる。
【００９２】（５）ＳＯＩ基板ではなく、単結晶シリコ
ン基板そのものを半導体層として用いる。
【００９３】（６）シリコン基板１ａに代えて、ガラス
基板等の絶縁性基板を用いる。
【００９４】（７）半導体層として、多結晶シリコン層
や非晶質シリコン層を用いる。
【００９５】（８）強誘電体メモリ素子９として、ＭＦ
ＭＩＳ構造に代えて、ＭＦＳ構造又はＭＦＩＳ構造を用
いる。
【００９６】（９）強誘電体薄膜２２に代えて、チタン
酸ストロンチウム（ＳｒＴｉＯ3）やチタン酸ストロン
チウムバリウム（ＢａxＳｒ1-XＴｉＯ3(0<X<1)）のよう
な高誘電体薄膜を用いる。
【００９７】
【発明の効果】本発明にあっては、データディスターブ
の問題及び逆バイアスリテンションの問題の少なくとも
一方を確実に回避することのできる誘電体メモリ装置を
提供することができる。
【図面の簡単な説明】
【図１】本発明を具体化した実施形態における強誘電体
メモリセルの構造を示す模式的断面図である。
【図２】本実施形態における強誘電体メモリ素子の構造
を示す模式的断面図である。
【図３】本実施形態における強誘電体メモリ装置のブロ
ック回路図である。
【図４】従来例における強誘電体メモリ素子の構造を示
す模式的断面図である。
【図５】従来例の問題点を説明するための図である。
【図６】従来例の問題点を説明するための図である。
【符号の説明】
１ ＳＯＩ基板 １ａ 単結晶シリコン基板 １ｂ シリコン酸化膜 １ｃ ｐ型単結晶シリコン層 ２〜５ ソース・ドレイン領域 ６〜８ ｐ型領域 ９ 強誘電体メモリ素子 １０ ゲート電極 １１ 第１ＭＯＳＦＥＴ １２ 強誘電体キャパシタ １３ 第２ＭＯＳＦＥＴ １５ 第３ＭＯＳＦＥＴ １６ 強誘電体メモリセル １７ ゲート絶縁膜 ２２ 強誘電体薄膜 ３０ メモリセルアレイ ４０ 制御コア回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 武田 安弘 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5B024 AA03 BA02 BA03 CA07 CA21 5F001 AA01 AA04 AA06 AA17 AA63 AB04 AB09 AC07 AD12 AD41 AD70 AE02 AF06 AF07 5F083 EP04 EP33 EP34 EP56 ER21 ER30 FR06 FR07 GA15 GA30 HA02 JA13 JA17 JA38 KA05 KA11 LA12 LA20

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 第１電界効果トランジスタのゲート部分
    に誘電体キャパシタが設けられた誘電体メモリ素子と、
    前記第１電界効果トランジスタの一対のソース・ドレイ
    ン部に、それぞれ直列接続された選択トランジスタとか
    らなるメモリセルを具備したことを特徴とする誘電体メ
    モリ装置。
  2. 【請求項２】 第１電界効果トランジスタのゲート部分
    に誘電体キャパシタが設けられた誘電体メモリ素子と、
    前記第１電界効果トランジスタの一方のソース・ドレイ
    ン部に、自身の一方のソース・ドレイン部が接続された
    第２電界効果トランジスタと、前記第１電界効果トラン
    ジスタの他方のソース・ドレイン部に、自身の一方のソ
    ース・ドレイン部が接続された第３電界効果トランジス
    タとからなるメモリセルを備え、 前記第１電界効果トランジスタのチャネル部が、前記第
    ２及び第３電界効果トランジスタのチャネル部と電気的
    に分離されていることを特徴とした誘電体メモリ装置。
  3. 【請求項３】 第１電界効果トランジスタのゲート部分
    に誘電体キャパシタが設けられた誘電体メモリ素子と、
    前記第１電界効果トランジスタの一方のソース・ドレイ
    ン部に、自身の一方のソース・ドレイン部が接続された
    第２電界効果トランジスタと、前記第１電界効果トラン
    ジスタの他方のソース・ドレイン部に、自身の一方のソ
    ース・ドレイン部が接続された第３電界効果トランジス
    タとからなるメモリセルを備え、 前記第１乃至第３電界効果トランジスタの各ソース・ド
    レイン部は、同一の半導体層に形成され、前記第１電界
    効果トランジスタのチャネル部が、その両側のソース・
    ドレイン部によって、前記第２及び第３電界効果トラン
    ジスタのチャネル部と電気的に分離されていることを特
    徴とした誘電体メモリ装置。
  4. 【請求項４】 前記第１電界効果トランジスタの一方の
    ソース・ドレイン部と前記第２電界効果トランジスタの
    一方のソース・ドレイン部とを共通の不純物領域で構成
    し、前記第１電界効果トランジスタの他方のソース・ド
    レイン部と前記第３電界効果トランジスタの一方のソー
    ス・ドレイン部とを共通の不純物領域で構成したことを
    特徴とする請求項２又は３に記載の誘電体メモリ装置。
  5. 【請求項５】 前記半導体層は、絶縁層上に形成されて
    いることを特徴とした請求項３に記載の誘電体メモリ装
    置。
  6. 【請求項６】 前記誘電体キャパシタの電圧を制御する
    第１制御線と、前記第２及び第３電界効果トランジスタ
    のゲート電圧を制御する第２制御線と、前記第２電界効
    果トランジスタの他方のソース・ドレイン部の電圧を制
    御する第３制御線と、前記第３電界効果トランジスタの
    他方のソース・ドレイン部の電圧を制御する第４制御線
    とを具備したことを特徴とする請求項２乃至５のいずれ
    か１項に記載の誘電体メモリ装置。
  7. 【請求項７】 前記第１及び第２制御線に、前記メモリ
    セルが複数接続され、前記第３及び第４制御線は、各メ
    モリセル毎に独立して設けられていることを特徴とした
    請求項６に記載の誘電体メモリ装置。
  8. 【請求項８】 前記半導体層は絶縁層上に複数設けら
    れ、この半導体層毎に前記各メモリセルが設けられてい
    ることを特徴とした請求項７に記載の誘電体メモリ装
    置。
  9. 【請求項９】 前記第１制御線が０Ｖである間、前記第
    ２及び第３電界効果トランジスタがＯＦＦ状態に保持さ
    れるよう構成したことを特徴とする請求項６乃至８のい
    ずれか１項に記載の誘電体メモリ装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6785155B2 (en) 2001-04-19 2004-08-31 Sanyo Electric Co., Ltd. Ferroelectric memory and operating method therefor
US6891742B2 (en) 2001-07-17 2005-05-10 Sanyo Electric Co., Ltd. Semiconductor memory device
US6972980B2 (en) 2003-11-07 2005-12-06 Oki Electric Industry Co., Ltd. Semiconductor memory devices and methods of fabricating semiconductor memory device

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