JP2003158247A - 強誘電体型不揮発性半導体メモリの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】製造プロセスにおいてメモリセルに熱が加えら
れた場合にあっても、メモリセルの特性劣化や強誘電体
層の電極からの剥離を効果的に防止し得る強誘電体型不
揮発性半導体メモリの製造方法を提供する。 【解決手段】強誘電体型不揮発性半導体メモリの製造方
法は、メモリセル（２１，２２，２３）を作製する工程
と、全面に絶縁層３０，３１を形成する工程と、絶縁層
３０，３１に熱処理を施す工程と、第２の電極２３の上
方の絶縁層３０，３１に開口部３２を形成する工程と、
配線ＰＬを形成する工程を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体型不揮発
性半導体メモリ（所謂ＦＥＲＡＭ）の製造方法に関す
る。

【０００２】

【従来の技術】近年、大容量の強誘電体型不揮発性半導
体メモリに関する研究が盛んに行われている。強誘電体
型不揮発性半導体メモリ（以下、不揮発性メモリと略称
する場合がある）は、高速アクセスが可能で、しかも、
不揮発性であり、また、小型で低消費電力であり、更に
は、衝撃にも強く、例えば、ファイルのストレージやレ
ジューム機能を有する各種電子機器、例えば、携帯用コ
ンピュータや携帯電話、ゲーム機の主記憶装置としての
利用、あるいは、音声や映像を記録するための記録メデ
ィアとしての利用が期待されている。

【０００３】この不揮発性メモリは、強誘電体薄膜の高
速分極反転とその残留分極を利用し、強誘電体層を有す
るメモリセル（キャパシタ部）の蓄積電荷量の変化を検
出する方式の、高速書き換えが可能な不揮発性メモリで
あり、基本的には、メモリセル（キャパシタ部）と選択
用トランジスタとから構成されている。メモリセルは、
例えば、第１の電極（下部電極）、第２の電極（上部電
極）、及び、これらの電極間に挟まれた強誘電体層から
構成されている。この不揮発性メモリにおけるデータの
書込みや読出しは、図２９に示す強誘電体のＰ−Ｅヒス
テリシスループを応用して行われる。即ち、強誘電体層
に外部電界を加えた後、外部電界を除いたとき、強誘電
体層は残留分極を示す。そして、強誘電体層の残留分極
は、プラス方向の外部電界が印加されたとき＋Ｐ_r、マ
イナス方向の外部電界が印加されたとき−Ｐ_rとなる。
ここで、残留分極が＋Ｐ_rの状態（図２９の「Ｄ」参
照）の場合を「０」とし、残留分極が−Ｐ_rの状態（図
２９の「Ａ」参照）の場合を「１」とする。

【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体層に例えばプラス方向の外部電界を印加
する。これによって、強誘電体層の分極は図２９の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態
に変化する。一方、データが「１」であれば、強誘電体
層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の
状態に変化する。データが「０」の場合には、強誘電体
層の分極反転は生じない。一方、データが「１」の場合
には、強誘電体層に分極反転が生じる。その結果、メモ
リセル（キャパシタ部）の蓄積電荷量に差が生じる。選
択された不揮発性メモリの選択用トランジスタをオンに
することで、この蓄積電荷を信号電流として検出する。
データの読出し後、外部電界を０にすると、データが
「０」のときでも「１」のときでも、強誘電体層の分極
状態は図２９の「Ｄ」の状態となってしまう。即ち、読
出し時、データ「１」は、一旦、破壊されてしまう。そ
れ故、データが「１」の場合、マイナス方向の外部電界
を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態
とし、データ「１」を再度書き込む。

【０００５】以下、従来の所謂スタック型不揮発性メモ
リの製造方法の概要を、図３０及び図３１を参照して説
明する。

【０００６】［工程−１０］先ず、不揮発性メモリセル
における選択用トランジスタとして機能するＭＯＳ型ト
ランジスタをシリコン半導体基板１０に形成する。尚、
参照番号１１は素子分離領域、参照番号１２はゲート絶
縁膜、参照番号１３はゲート電極、参照番号１４はゲー
トサイドウオール、参照番号１５はソース／ドレイン領
域である。次いで、ＳｉＯ₂から成る第１の層間絶縁層
をＣＶＤ法にて形成した後、一方のソース／ドレイン領
域１５の上方の第１の層間絶縁層に開口部をリソグラフ
ィ技術及びＲＩＥ法に基づき形成する。そして、かかる
開口部内を含む第１の層間絶縁層上に不純物がドーピン
グされたポリシリコン層をＣＶＤ法にて形成する。次
に、第１の層間絶縁層上のポリシリコン層をパターニン
グすることによって、ビット線ＢＬを形成する。ビット
線ＢＬとソース／ドレイン領域１５とは接続孔（コンタ
クトホール）１６を介して接続される。その後、ＢＰＳ
Ｇから成る第２の層間絶縁層をＣＶＤ法にて全面に形成
する。尚、ＢＰＳＧから成る第２の層間絶縁層の形成
後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、
第２の層間絶縁層をリフローさせることが好ましい。更
には、必要に応じて、例えば化学的機械的研磨法（ＣＭ
Ｐ法）にて第２の層間絶縁層の頂面を化学的及び機械的
に研磨し、第２の層間絶縁層を平坦化することが望まし
い。尚、第１の層間絶縁層と第２の層間絶縁層を纏め
て、以下、単に層間絶縁層１７と呼ぶ。

【０００７】次に、他方のソース／ドレイン領域１５の
上方の層間絶縁層１７に開口部をリソグラフィ技術及び
ＲＩＥ法に基づき形成した後、かかる開口部内を、不純
物をドーピングしたポリシリコンで埋め込み、接続孔
（コンタクトプラグ）１８を完成させる。ここで、ビッ
ト線ＢＬは、第１の層間絶縁層上を、図の左右方向に接
続孔１８と接触しないように延びているが、かかるビッ
ト線の部分の図示は省略した。

【０００８】［工程−２０］次に、層間絶縁層１７上
に、ＴｉＮから成る厚さ約４０ｎｍの密着層２０を形成
した後、密着層２０上にイリジウム（Ｉｒ）から成る厚
さ約１００ｎｍの第１電極材料層をスパッタリング法に
て形成する。

【０００９】［工程−３０］その後、例えば、ＭＯＣＶ
Ｄ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘
電体材料から成る強誘電体薄膜を全面に形成する。次い
で、強誘電体薄膜上に、イリジウム（Ｉｒ）から成る厚
さ約１００ｎｍの第２電極材料層を形成する。そして、
フォトリソグラフィ技術及びＲＩＥ法に基づき、第２電
極材料層、強誘電体薄膜、第１電極材料層及び密着層２
０をパターニングし、第１電極材料層から成る第１の電
極（下部電極）２１、第１の電極２１上に形成された強
誘電体薄膜から成る強誘電体層２２、及び、強誘電体層
２２上に形成された第２電極材料層から成る第２の電極
（上部電極）２３から構成されたメモリセルを得ること
ができる。

【００１０】［工程−４０］次に、スパッタリング法に
て厚さ約５０ｎｍの酸化アルミニウム（Ａｌ₂Ｏ₃）から
成る水素ガス不透過層３０で全面を覆い、更に、水素ガ
ス不透過層３０上にＮＳＧから成る厚さ約２５０ｎｍの
絶縁材料層３１を形成する（図３０の（Ａ）参照）。
尚、酸化アルミニウムから成る水素ガス不透過層３０
は、後の工程で発生し得る水素ガスを強誘電体層２２ま
で到達させないために形成する。強誘電体層２２は、一
般に、金属酸化物から形成されているため、水素ガスが
存在すると還元され、強誘電体層２２に特性劣化が生じ
たり、電極からの剥離が生じる。

【００１１】［工程−５０］その後、第２の電極２３上
の絶縁材料層３１及び水素ガス不透過層３０に、リソグ
ラフィ技術及びＲＩＥ法に基づき開口部３２を形成する
（図３０の（Ｂ）参照）。

【００１２】［工程−６０］そして、例えば、４００゜
Ｃ、窒素ガス１００体積％の雰囲気中で、１時間の熱処
理を行い、絶縁材料層３１からの水分等の放出を行う
（図３１の（Ａ）参照）。

【００１３】［工程−７０］次いで、スパッタリング法
にて、アルミニウムから成る配線材料層を、開口部３２
内を含む絶縁材料層３１上に形成した後、配線材料層を
パターニングすることで、配線（プレート線）ＰＬを形
成し、不揮発性メモリを完成させる（図３１の（Ｂ）参
照）。

【００１４】［工程−８０］その後、各層全体の密着性
向上、応力緩和のために、４００゜Ｃ、窒素ガス１００
体積％の雰囲気中での窒素ガスシンター処理を行う。

【００１５】

【発明が解決しようとする課題】このような従来の不揮
発性メモリの製造にあっては、［工程−７０］におい
て、アルミニウムから成る配線材料層を開口部３２内を
含む絶縁材料層３１上にスパッタリング法にて形成する
際、半導体基板を加熱する。ところで、［工程−６０］
における熱処理が十分でない場合、配線材料層の形成時
における半導体基板の加熱によって、絶縁材料層３１か
ら水分や水素ガスが発生する。更には、アルミニウムと
水分との反応によっても水素ガスが発生する。

【００１６】また、［工程−８０］において窒素ガスシ
ンター処理を行ったとき、［工程−６０］における熱処
理が十分でない場合、やはり、絶縁材料層３１から水分
や水素ガスが発生する。更には、アルミニウムと水分と
の反応によっても水素ガスが発生する。

【００１７】酸化アルミニウムから成る水素ガス不透過
層３０が形成されているので、絶縁材料層３１と第２の
電極２３との間における絶縁材料層３１からの水素ガス
の第２の電極２３への侵入は防止できるものの、開口部
３２を経由した水素ガスの第２の電極２３、更には、強
誘電体層２２への侵入を防止することができない。その
結果、メモリセルの特性劣化や強誘電体層２２の電極か
らの剥離が生じてしまう。

【００１８】従って、本発明の目的は、強誘電体型不揮
発性半導体メモリの製造プロセスにおいてメモリセルに
熱が加えられた場合にあっても、メモリセルの特性劣化
や強誘電体層の電極からの剥離を効果的に防止し得る強
誘電体型不揮発性半導体メモリの製造方法を提供するこ
とにある。

【００１９】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の強誘電体型不揮発性半導体メモリの製造方
法は、（Ａ）基体上に、第１の電極と強誘電体層と第２
の電極とから成るメモリセルを作製する工程と、（Ｂ）
全面に絶縁層を形成する工程と、（Ｃ）絶縁層に熱処理
を施す工程と、（Ｄ）第２の電極の上方の絶縁層に開口
部を形成する工程と、（Ｅ）開口部内を含む絶縁層上に
配線材料層を形成した後、絶縁層上の配線材料層をパタ
ーニングして配線を形成する工程、を具備することを特
徴とする。

【００２０】本発明の強誘電体型不揮発性半導体メモリ
の製造方法（以下、本発明の製造方法と略称する）にお
いて、絶縁層を、下から、水素ガス不透過層及び絶縁材
料層の積層構造から構成することが好ましい。ここで、
水素ガス不透過層とは、窒素ガス９５体積％、水素ガス
５体積％、４００゜Ｃ、大気圧の雰囲気で、水素ガス透
過率が１０％以下のものを指す。そして、水素ガス不透
過層を酸化アルミニウム（Ａｌ₂Ｏ₃）から構成し、絶縁
材料層を二酸化ケイ素系材料（例えば、ＮＳＧ、ＳＯ
Ｇ、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、あるいは、プラズマＴ
ＥＯＳやオゾンＴＥＯＳを含むＬＴＯ）から構成するこ
とが好ましい。更には、水素ガスの透過を確実に防止す
るために、酸化アルミニウムの厚さを、３×１０^-8ｍ乃
至１×１０ ^-7ｍとすることが望ましい。絶縁層を、下か
ら、水素ガス不透過層、絶縁材料層の積層構造から構成
する場合、水素ガス不透過層を形成した後、水素ガス不
透過層に熱処理を施し、絶縁材料層を形成した後、工程
（Ｃ）における熱処理を行ってもよい。尚、水素ガス不
透過層に施す熱処理を、工程（Ｃ）における熱処理と峻
別するために、便宜上、水素ガス不透過層熱処理と呼
ぶ。絶縁層の形成は、スパッタリング法やＣＶＤ法に基
づき行うことができる。

【００２１】本発明の製造方法においては、前記工程
（Ｃ）おける熱処理、若しくは、水素ガス不透過層熱処
理を、酸素ガス雰囲気中、あるいは、窒素（Ｎ₂）ガス
やアルゴン（Ａｒ）ガス、ヘリウム（Ｈｅ）ガスといっ
た不活性ガス雰囲気中で行うことが好ましい。酸素ガス
雰囲気には不活性ガスが含まれていてもよいが、この場
合、不活性ガスは０体積％を越え、１０体積％以下であ
ることが望ましい。酸素ガス雰囲気にて処理を行うこと
で、絶縁層や水素ガス不透過層から水素や水分を放出さ
せるのみならず、絶縁層や水素ガス不透過層がメタルリ
ッチとなることを防止することができる。また、不活性
ガス雰囲気にて処理を行うことで、絶縁層や水素ガス不
透過層から水素や水分を放出させるのみならず、雰囲気
中のガスが他の材料と反応すること、あるいは又、反応
生成物が生じることを防止できる。尚、不活性ガス雰囲
気には酸素ガスが含まれていてもよいが、この場合、酸
素ガスは０体積％を越え、１０体積％以下であることが
望ましい。前記工程（Ｃ）おける熱処理、若しくは、水
素ガス不透過層熱処理における雰囲気の圧力を大気圧あ
るいは概ね大気圧とすることが望ましい。そして、前記
工程（Ｃ）おける熱処理、若しくは、水素ガス不透過層
熱処理における温度を、１００゜Ｃ乃至７００゜Ｃ、好
ましくは、４００゜Ｃ乃至６００゜Ｃとすることが望ま
しい。あるいは又、前記工程（Ｃ）おける熱処理、若し
くは、水素ガス不透過層熱処理における温度を、それ以
降の工程におけるプロセス温度以上とすることが望まし
い。具体的には、前記工程（Ｃ）おける熱処理、若しく
は、水素ガス不透過層熱処理における温度を、例えば、
配線を形成する際の加熱温度や、窒素ガスシンター処理
温度以上とすることが望ましい。

【００２２】本発明の製造方法において、場合によって
は、工程（Ｂ）及び工程（Ｃ）を所望の回数繰り返し、
絶縁層を多層構造としてもよい。具体的には、絶縁層
を、下から、水素ガス不透過層及び絶縁材料層の積層構
造から構成する場合、水素ガス不透過層の形成、絶縁材
料層の形成、絶縁層の熱処理といった工程を所望の回数
繰り返してもよいし、水素ガス不透過層の形成、水素ガ
ス不透過層熱処理、絶縁材料層の形成、絶縁層の熱処理
といった工程を所望の回数繰り返してもよい。

【００２３】場合によっては、強誘電体型不揮発性半導
体メモリを完成させた後、半導体基板に形成された各種
のトランジスタの特性回復のために、フォーミングアニ
ール処理を行ってもよい。フォーミングアニール処理の
条件として、水素ガス５体積％、窒素ガス９５体積％、
温度４００゜Ｃを例示することができる。

【００２４】本発明の製造方法における強誘電体層を構
成する材料として、ビスマス層状化合物、より具体的に
は、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を
挙げることができる。Ｂｉ系層状構造ペロブスカイト型
の強誘電体材料は、所謂不定比化合物に属し、金属元
素、アニオン（Ｏ等）元素の両サイトにおける組成ずれ
に対する寛容性がある。また、化学量論的組成からやや
外れたところで最適な電気的特性を示すことも珍しくな
い。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料
は、例えば、一般式（Ｂｉ₂Ｏ₂）²⁺（Ａ_m-1Ｂ_mＯ_3m+1）
^2-で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐ
ｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構
成された群から選択された１種類の金属を表し、「Ｂ」
は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒか
ら成る群から選択された１種類、若しくは複数種の任意
の比率による組み合わせを表す。また、ｍは１以上の整
数である。

【００２５】あるいは又、強誘電体層を構成する材料
は、 （Ｂｉ_X，Ｓｒ_1-X）₂（Ｓｒ_Y，Ｂｉ_1-Y）（Ｔａ_Z，Ｎｂ_1-Z）₂Ｏ_d 式（１） （但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０
≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相
を主たる結晶相として含んでいることが好ましい。ある
いは又、強誘電体層を構成する材料は、 Ｂｉ_XＳｒ_YＴａ₂Ｏ_d 式（２） （但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ
≦９．３）で表される結晶相を主たる結晶相として含ん
でいることが好ましい。これらの場合、式（１）若しく
は式（２）で表される結晶相を主たる結晶相として８５
％以上含んでいることが一層好ましい。尚、式（１）
中、（Ｂｉ_X，Ｓｒ_1-X）の意味は、結晶構造における本
来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉと
Ｓｒの割合がＸ：（１−Ｘ）であることを意味する。ま
た、（Ｓｒ_Y，Ｂｉ_1-Y）の意味は、結晶構造における本
来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒと
Ｂｉの割合がＹ：（１−Ｙ）であることを意味する。式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として含む強誘電体層を構成する材料には、Ｂｉの酸
化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸
化物が若干含まれている場合もあり得る。

【００２６】あるいは又、強誘電体層を構成する材料
は、 Ｂｉ_X（Ｓｒ，Ｃａ，Ｂａ）_Y（Ｔａ_Z，Ｎｂ_1-Z）₂Ｏ_d 式（３） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」
は、Ｓｒ、Ｃａ及びＢａから構成された群から選択され
た１種類の元素を意味する。これらの各式で表される強
誘電体層を構成する材料の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ₂ＳｒＴａ₂Ｏ₉（タンタル酸ストロン
チウムビスマス）、Ｂｉ₂ＳｒＮｂ₂Ｏ₉（ニオブ酸スト
ロンチウムビスマス）、Ｂｉ₂ＢａＴａ₂Ｏ₉（タンタル
酸バリウムビスマス）、Ｂｉ₂ＢａＮｂ₂Ｏ₉（ニオブ酸
バリウムビスマス）、Ｂｉ₂Ｓｒ（Ｔａ，Ｎｂ）₂Ｏ
₉（ニオブ酸タンタル酸ストロンチウムビスマス）等を
挙げることができる。あるいは又、強誘電体材料とし
て、Ｂｉ₄ＳｒＴｉ₄Ｏ₁₅（チタン酸ストロンチウムビス
マス）、Ｂｉ₃ＴｉＮｂＯ₉（ニオブ酸ビスマスチタ
ン）、Ｂｉ₃ＴｉＴａＯ₉（タンタル酸ビスマスチタ
ン）、Ｂｉ₄Ｔｉ₃Ｏ₁₂（チタン酸ビスマス）、（Ｂｉ，
Ｌａ）₄Ｔｉ₃Ｏ₁₂（チタン酸ランタンビスマス）、Ｂｉ
₂ＰｂＴａ₂Ｏ₉（タンタル酸ビスマス鉛）等を例示する
ことができるが、これらの場合においても、各金属元素
の比率は、結晶構造が変化しない程度に変化させ得る。
即ち、金属元素及び酸素元素の両サイトにおける組成ず
れがあってもよい。

【００２７】あるいは又、強誘電体材料として、ＰｂＴ
ｉＯ₃（チタン酸鉛）、ＢａＴｉＯ₃（チタン酸バリウ
ム）、ＬｉＮｂＯ₃（ニオブ酸リチウム）、ＬｉＴａＯ₃
（タンタル酸リチウム）、ＹＭｎＯ₃（マンガン酸イッ
トリウム）、ペロブスカイト型構造を有するＰｂＺｒＯ
₃とＰｂＴｉＯ₃の固溶体であるチタン酸ジルコン酸鉛
［ＰＺＴ，Ｐｂ（Ｚｒ_1-y，Ｔｉ_y）Ｏ₃（但し、０＜ｙ
＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰ
ＬＺＴ［（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃（チタン酸
ジルコン酸ランタン鉛）］、あるいはＰＺＴにＮｂを添
加した金属酸化物であるＰＮＺＴ、ＰＺＴにストロンチ
ウム（Ｓｒ）を添加した金属酸化物であるＰＳＺＴ
［（Ｐｂ，Ｓｒ）（Ｚｒ_X，Ｔｉ_Y）Ｏ₃］、これらの混
合物を挙げることができる。

【００２８】強誘電体層を得るための強誘電体薄膜の形
成は、例えば、ＭＯＣＶＤ法、ビスマス−酸素結合を有
するビスマス有機金属化合物（ビスマスアルコキシド化
合物）を原料としたＭＯＤ（Metal Organic Decomposit
ion）法、ＬＳＭＣＤ（Liquid Source Mist Chemical D
eposition）法、パルスレーザアブレーション法、スパ
ッタリング法、ゾル−ゲル法といった強誘電体薄膜を構
成する材料に適宜適した方法にて行うことができる。ま
た、強誘電体薄膜のパターニングは、例えば異方性イオ
ンエッチング（ＲＩＥ）法にて行うことができる。

【００２９】本発明の製造方法において、第１の電極あ
るいは第２の電極を構成する材料として、例えば、Ｉ
ｒ、ＩｒＯ_2-X、ＩｒＯ_2-X／Ｉｒ、ＳｒＩｒＯ₃、Ｒ
ｕ、ＲｕＯ_2-X、ＳｒＲｕＯ₃、Ｐｔ、Ｐｔ／Ｉｒ
Ｏ_2-X、Ｐｔ／ＲｕＯ_2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構
造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構
造、Ｌａ_{0. 5}Ｓｒ_0.5ＣｏＯ₃（ＬＳＣＯ）、Ｐｔ／ＬＳ
ＣＯの積層構造、ＹＢａ₂Ｃｕ₃Ｏ₇を挙げることができ
る。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構
造においては、「／」の前に記載された材料が強誘電体
層と接する。第１の電極と第２の電極とは、同じ材料か
ら構成されていてもよいし、同種の材料から構成されて
いてもよいし、異種の材料から構成されていてもよい。
第１の電極あるいは第２の電極を形成するためには、第
１の電極を構成する導電材料層あるいは第２の電極を構
成する導電材料層を形成した後の工程において、導電材
料層をパターニングすればよい。導電材料層の形成は、
例えばスパッタリング法、反応性スパッタリング法、電
子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザ
アブレーション法といった導電材料層を構成する材料に
適宜適した方法にて行うことができる。また、導電材料
層のパターニングは、例えばイオンミーリング法やＲＩ
Ｅ法にて行うことができる。

【００３０】本発明の製造方法における配線は、所謂プ
レート線として機能する。配線材料層は、アルミニウム
あるいはアルミニウム合金（例えば、Ａｌ−Ｓｉ、Ａｌ
−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｇｅ）、銅（Ｃｕ）
から構成することができる。

【００３１】本発明の製造方法において、基体として層
間絶縁層や素子分離領域（フィールド酸化膜）を挙げる
ことができる。層間絶縁層を構成する材料として、酸化
シリコン（ＳｉＯ₂）、窒化シリコン（ＳｉＮ）、Ｓｉ
ＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧある
いはＬＴＯを例示することができる。

【００３２】本発明の製造方法において、例えば、強誘
電体層の下に第１の電極を形成し、強誘電体層の上に第
２の電極を形成する場合、メモリセルを構成する第１の
電極を所謂ダマシン構造とすることもできる。これによ
って、強誘電体層を平坦な下地上に形成することが可能
となる。

【００３３】本発明の製造方法において得られる強誘電
体型不揮発性半導体メモリの構造として、半導体基板に
選択用トランジスタが形成され、基体に相当する層間絶
縁層が全面に形成され、層間絶縁層上にメモリセルが形
成され、選択用トランジスタのソース／ドレイン領域と
メモリセルの第１の電極とが層間絶縁層に設けられた接
続孔（コンタクトホール）を介して接続された構造（所
謂スタック型強誘電体型不揮発性半導体メモリ）を挙げ
ることができる。あるいは又、所謂プレーナ型強誘電体
型不揮発性半導体メモリを挙げることもできる。更に
は、以下に説明する構造の強誘電体型不揮発性半導体メ
モリを製造することもできる。

【００３４】即ち、（Ａ）ビット線と、（Ｂ）選択用ト
ランジスタと、（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセ
ルから構成されたメモリユニットと、（Ｄ）Ｍ本のプレ
ート線（配線）、から成り、各メモリセルは、第１の電
極と強誘電体層と第２の電極とから成り、メモリユニッ
トにおいて、メモリセルの第１の電極は共通であり、該
共通の第１の電極は、選択用トランジスタを介してビッ
ト線に接続され、メモリユニットにおいて、第ｍ番目
（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の
電極は、第ｍ番目のプレート線（配線）に接続されてい
る構造を挙げることができる。尚、このような構造を、
本明細書では、第１の構造を有するクロスポイント型強
誘電体型不揮発性半導体メモリと呼ぶ。

【００３５】あるいは又、（Ａ）ビット線と、（Ｂ）Ｎ
個（但し、Ｎ≧２）の選択用トランジスタと、（Ｃ）そ
れぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成さ
れた、Ｎ個のメモリユニットと、（Ｄ）Ｍ本のプレート
線（配線）、から成り、各メモリセルは、第１の電極と
強誘電体層と第２の電極とから成り、各メモリユニット
において、メモリセルの第１の電極は共通であり、第ｎ
番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニット
における共通の第１の電極は、第ｎ番目の選択用トラン
ジスタを介してビット線に接続され、第ｎ番目のメモリ
ユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・
・，Ｍ）のメモリセルの第２の電極は、メモリユニット
間で共通とされた第ｍ番目のプレート線（配線）に接続
されている構造を挙げることができる。尚、このような
構造を、本明細書では、第２の構造を有するクロスポイ
ント型強誘電体型不揮発性半導体メモリと呼ぶ。

【００３６】第１の構造若しくは第２の構造を有するク
ロスポイント型強誘電体型不揮発性半導体メモリにおい
て、第１の電極が共通である構造として、具体的には、
ストライプ状の第１の電極を形成し、かかるストライプ
状の第１の電極の全面を覆うように強誘電体層を形成す
る構成を挙げることができる。尚、このような構造にお
いては、第１の電極と強誘電体層と第２の電極の重複領
域がメモリセルに相当する。第１の電極が共通である構
造として、その他、第１の電極の所定の領域に、それぞ
れの強誘電体層が形成され、強誘電体層上に第２の電極
が形成された構造、あるいは又、配線層の所定の表面領
域に、それぞれの第１の電極が形成され、かかるそれぞ
れの第１の電極上に強誘電体層が形成され、強誘電体層
上に第２の電極が形成された構造を挙げることができる
が、これらの構成に限定するものではない。

【００３７】選択用トランジスタは、例えば、周知のＭ
ＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができ
る。ビット線を構成する材料として、不純物がドーピン
グされたポリシリコンや高融点金属材料を挙げることが
できる。選択用トランジスタと共通の第１の電極との接
続、選択用トランジスタとビット線との接続は、接続孔
を介して行えばよく、接続孔は、例えば、タングステン
プラグや不純物をドーピングされたポリシリコンを埋め
込むことによって得ることができる。

【００３８】本発明の製造方法においては、従来の製造
方法とは逆に、第２の電極の上方の絶縁層に開口部を形
成する前に絶縁層に熱処理を施すので、即ち、全面が絶
縁層で被覆された状態において絶縁層に熱処理を施し、
脱水、脱水素化を行うので、絶縁層から放出された水分
や水素ガスによってメモリセルの特性が劣化するといっ
た現象や強誘電体層が電極から剥離するといった現象の
発生を確実に防止することができる。

【００３９】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。

【００４０】（実施の形態１）実施の形態１は、本発明
の強誘電体型不揮発性半導体メモリ（以下、不揮発性メ
モリと略称する）の製造方法に関し、所謂、スタック型
不揮発性メモリを製造する。実施の形態１においては、
絶縁層を、下から、水素ガス不透過層及び絶縁材料層の
積層構造とし、水素ガス不透過層を酸化アルミニウム
（Ａｌ₂Ｏ₃）から構成し、絶縁材料層をＮＳＧから構成
し、基体を層間絶縁層から構成した。

【００４１】以下、半導体基板等の模式的な一部端面図
である図１〜図４を参照して、実施の形態１の不揮発性
メモリの製造方法を説明する。

【００４２】［工程−１００］先ず、不揮発性メモリセ
ルにおける選択用トランジスタとして機能するＭＯＳ型
トランジスタをシリコン半導体基板１０に形成する。そ
のために、例えばＬＯＣＯＳ構造を有する素子分離領域
１１を公知の方法に基づき形成する。尚、素子分離領域
は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構
造とトレンチ構造の組合せとしてもよい。その後、半導
体基板１０の表面を例えばパイロジェニック法により酸
化し、ゲート絶縁膜１２を形成する。次いで、不純物が
ドーピングされたポリシリコン層をＣＶＤ法にて全面に
形成した後、ポリシリコン層をパターニングし、ゲート
電極１３を形成する。このゲート電極１３はワード線を
兼ねている。尚、ゲート電極１３をポリシリコン層から
構成する代わりに、ポリサイドや金属シリサイドから構
成することもできる。次に、半導体基板１０にイオン注
入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶ
Ｄ法にてＳｉＯ₂層を形成した後、このＳｉＯ₂層をエッ
チバックすることによって、ゲート電極１３の側面にゲ
ートサイドウオール１４を形成する。次いで、半導体基
板１０にイオン注入を施した後、イオン注入された不純
物の活性化アニール処理を行うことによって、ソース／
ドレイン領域１５を形成する。

【００４３】次いで、ＳｉＯ₂から成る第１の層間絶縁
層をＣＶＤ法にて形成した後、一方のソース／ドレイン
領域１５の上方の第１の層間絶縁層に開口部をリソグラ
フィ技術及びＲＩＥ法に基づき形成する。そして、かか
る開口部内を含む第１の層間絶縁層上に不純物がドーピ
ングされたポリシリコン層をＣＶＤ法にて形成する。次
に、第１の層間絶縁層上のポリシリコン層をパターニン
グすることによって、ビット線ＢＬを形成する。ビット
線ＢＬとソース／ドレイン領域１５とは、第１の層間絶
縁層に形成された接続孔（コンタクトホール）１６を介
して接続されている。その後、ＢＰＳＧから成る第２の
層間絶縁層をＣＶＤ法にて全面に形成する。尚、ＢＰＳ
Ｇから成る第２の層間絶縁層の形成後、窒素ガス雰囲気
中で例えば９００゜Ｃ×２０分間、第２の層間絶縁層を
リフローさせることが好ましい。更には、必要に応じ
て、例えば化学的機械的研磨法（ＣＭＰ法）にて第２の
層間絶縁層の頂面を化学的及び機械的に研磨し、第２の
層間絶縁層を平坦化したり、レジストエッチバック法に
よって第２の層間絶縁層を平坦化することが望ましい。
尚、第１の層間絶縁層と第２の層間絶縁層を纏めて、以
下、単に層間絶縁層１７と呼ぶ。層間絶縁層１７が基体
に相当する。

【００４４】次に、他方のソース／ドレイン領域１５の
上方の層間絶縁層１７に開口部をリソグラフィ技術及び
ＲＩＥ法に基づき形成した後、かかる開口部内を、不純
物をドーピングしたポリシリコンで埋め込み、接続孔
（コンタクトプラグ）１８を完成させる。こうして、図
１の（Ａ）に模式的な一部断面図を示す構造を得ること
ができる。ここで、ビット線ＢＬは、第１の層間絶縁層
上を、図の左右方向に接続孔１８と接触しないように延
びているが、かかるビット線の部分の図示は省略した。

【００４５】尚、接続孔（コンタクトプラグ）１８は、
層間絶縁層１７に形成された開口部内に、例えば、タン
グステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮ
Ｗ、ＷＳｉ₂、ＭｏＳｉ₂等の高融点金属や金属シリサイ
ドから成る金属配線材料を埋め込むことによって形成す
ることもできる。接続孔１８の頂面は層間絶縁層１７の
表面と略同じ平面に存在していてもよいし、接続孔１８
の頂部が層間絶縁層１７の表面に延在していてもよい。
タングステンにて開口部を埋め込み、接続孔１８を形成
する条件を、以下の表１に例示する。尚、タングステン
にて開口部を埋め込む前に、Ｔｉ層及びＴｉＮ層を順に
例えばマグネトロンスパッタリング法にて開口部内を含
む層間絶縁層１７の上に形成することが好ましい。ここ
で、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミック
な低コンタクト抵抗を得ること、ブランケットタングス
テンＣＶＤ法における半導体基板１０の損傷発生の防
止、タングステンの密着性向上のためである。

【００４６】［表１］ Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件 プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件 プロセスガス：Ｎ₂／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し タングステンのＣＶＤ形成条件 使用ガス：ＷＦ₆／Ｈ₂／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 形成温度：４５０゜Ｃ タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ₆／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ₂＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ

【００４７】［工程−１１０］次に、層間絶縁層１７及
び接続孔１８上に、スパッタリング法にてＴｉＮから成
る厚さ約４０ｎｍの密着層２０を形成した後、密着層２
０上にイリジウム（Ｉｒ）から成る厚さ約１００ｎｍの
第１電極材料層２１Ａをスパッタリング法にて形成する
（図１の（Ｂ）参照）。

【００４８】［工程−１２０］その後、例えば、ＭＯＤ
法やＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカ
イト型の強誘電体材料から成る強誘電体薄膜２２Ａを全
面に形成する。例えば、Ｂｉ₂ＳｒＴａ₂Ｏ₉から成る強
誘電体薄膜２２ＡのＭＯＣＶＤ法に基づく形成条件を以
下の表２に例示する。尚、表２中、「ｔｈｄ」は、テト
ラメチルヘプタンジネートの略である。また、表２に示
したソース原料はテトラヒドロフラン（ＴＨＦ）を主成
分とする溶媒中に溶解されている。

【００４９】 ［表２］ ＭＯＣＶＤ法による形成 ソース材料 ：Ｓｒ（ｔｈｄ）₂−tetraglyme Ｂｉ（Ｃ₆Ｈ₅）₃ Ｔａ（Ｏ−ｉＣ₃Ｈ₇）₄（ｔｈｄ） 形成温度 ：４００〜７００゜Ｃ プロセスガス：Ａｒ／Ｏ₂＝１０００／１０００ｃｍ³ 形成速度 ：５〜２０ｎｍ／分

【００５０】あるいは又、Ｂｉ₂ＳｒＴａ₂Ｏ₉から成る
強誘電体薄膜をパルスレーザアブレーション法、ゾル−
ゲル法、あるいはＲＦスパッタリング法にて全面に形成
することもできる。これらの場合の形成条件を以下に例
示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜を
形成する場合、所望の回数、スピンコート及び乾燥、あ
るいはスピンコート及び焼成（又は、アニール処理）を
繰り返せばよい。

【００５１】［表３］ パルスレーザアブレーション法による形成 ターゲット：Ｂｉ₂ＳｒＴａ₂Ｏ₉ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 形成温度 ：４００〜８００゜Ｃ 酸素濃度 ：３Ｐａ

【００５２】［表４］ ゾル−ゲル法による形成 原料：Ｂｉ（ＣＨ₃（ＣＨ₂）₃ＣＨ（Ｃ₂Ｈ₅）ＣＯＯ）₃ ［ビスマス・２エチルヘキサン酸，Ｂｉ（ＯＯｃ）₃］ Ｓｒ（ＣＨ₃（ＣＨ₂）₃ＣＨ（Ｃ₂Ｈ₅）ＣＯＯ）₂ ［ストロンチウム・２エチルヘキサン酸，Ｓｒ（ＯＯ
ｃ）₂］ Ｔａ（ＯＥｔ）₅ ［タンタル・エトキシド］ スピンコート条件：３０００ｒｐｍ×２０秒 乾燥：２５０゜Ｃ×７分 焼成：７００〜８００゜Ｃ×１時間（必要に応じてＲＴ
Ａ処理を加える）

【００５３】［表５］ ＲＦスパッタリング法による形成 ターゲット：Ｂｉ₂ＳｒＴａ₂Ｏ₉セラミックターゲット ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ² 雰囲気圧力：０．２〜１．３Ｐａ 形成温度 ：室温〜６００゜Ｃ プロセスガス：Ａｒ／Ｏ₂の流量比＝２／１〜９／１

【００５４】強誘電体層を、ＰＺＴあるいはＰＬＺＴか
ら構成するときの、マグネトロンスパッタリング法によ
るＰＺＴあるいはＰＬＺＴの形成条件を以下の表６に例
示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパ
ッタリング法、電子ビーム蒸着法、ゾル−ゲル法、又
は、ＭＯＣＶＤ法にて形成することもできる。

【００５５】［表６］ ターゲット ：ＰＺＴあるいはＰＬＺＴ プロセスガス：Ａｒ／Ｏ₂＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 形成温度 ：５００゜Ｃ

【００５６】更には、ＰＺＴやＰＬＺＴをパルスレーザ
アブレーション法にて形成することもできる。この場合
の形成条件を以下の表７に例示する。

【００５７】［表７］ ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²） 形成温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ

【００５８】［工程−１３０］その後、強誘電体薄膜２
２Ａ上に第２電極材料層２３Ａを形成する。具体的に
は、強誘電体薄膜２２Ａ上に、スパッタリング法にて、
イリジウム（Ｉｒ）から成る厚さ１００ｎｍの第２電極
材料層２３Ａを形成する（図２の（Ａ）参照）。次い
で、フォトリソグラフィ技術及びＲＩＥ法に基づき、第
２電極材料層２３Ａ、強誘電体薄膜２２Ａ、第１電極材
料層２１Ａ及び密着層２０をパターニングする。こうし
て、基体（層間絶縁層１７）上に、第１の電極２１（Ｉ
ｒ層から成る）、第１の電極２１上に形成された強誘電
体層２２（Ｂｉ₂ＳｒＴａ₂Ｏ₉から成る）、及び、強誘
電体層２２上に形成された第２の電極２３（Ｉｒ層から
成る）から構成されたメモリセルを得ることができる
（図２の（Ｂ）参照）。

【００５９】次いで、エッチングダメージの回復のため
に、微量の酸化性ガスを含む不活性ガス雰囲気、具体的
には、酸素ガスを１体積％含む窒素ガス雰囲気（窒素ガ
ス：９９体積％）中で、７００゜Ｃ、１時間の熱処理を
施こしてもよい。

【００６０】［工程−１４０］次に、全面に絶縁層を形
成する。具体的には、先ず、スパッタリング法にて厚さ
約５０ｎｍの酸化アルミニウム（Ａｌ₂Ｏ₃）から成る水
素ガス不透過層３０で全面を覆い、更に、水素ガス不透
過層３０上にＮＳＧから成る厚さ約２５０ｎｍの絶縁材
料層３１をＣＶＤ法にて形成する（図３の（Ａ）参
照）。尚、酸化アルミニウムから成る水素ガス不透過層
３０を、後の工程で発生し得る水素ガスを強誘電体層２
２まで到達させないために形成する。強誘電体層２２
は、一般に金属酸化物から形成されているため、水素ガ
スが存在すると還元され、強誘電体層２２の特性に劣化
が生じる。酸化アルミニウムの水素ガス透過率は、窒素
ガス９５体積％、水素ガス５体積％、４００゜Ｃ、大気
圧の雰囲気で１０％以下であった。

【００６１】［工程−１５０］その後、絶縁層に熱処理
を施す（図３の（Ｂ）参照）。具体的には、４００゜Ｃ
の窒素ガス１００体積％の雰囲気（圧力：概ね大気圧）
中で１時間の熱処理を行う。この熱処理によって、絶縁
材料層３１から水素ガスや水分が生成するが、メモリセ
ルは酸化アルミニウムから成る水素ガス不透過層３０で
被覆されているが故に、水素ガスがメモリセルに達成す
ることがなく、水素ガスによってメモリセルの特性に劣
化が生じることを確実に防止することができる。尚、熱
処理を酸素ガス雰囲気（例えば、温度：４００゜Ｃ、圧
力：概ね大気圧、酸素ガス：９０体積％、窒素ガス：１
０体積％）にて行ってもよい。

【００６２】［工程−１６０］次いで、リソグラフィ技
術及びＲＩＥ法に基づき、第２の電極２３上の絶縁材料
層３１及び水素ガス不透過層３０に開口部３２を形成す
る（図４の（Ａ）参照）。

【００６３】［工程−１７０］その後、開口部３２内を
含む絶縁層（より具体的には、絶縁材料層３１）上にス
パッタリング法に基づきアルミニウムから成る配線材料
層を形成した後、絶縁材料層３１上の配線材料層をパタ
ーニングし、配線（プレート線）ＰＬを形成する（図４
の（Ｂ）参照）。尚、配線材料層形成時の半導体基板の
加熱温度を１５０゜Ｃ及び４００゜Ｃとする。この半導
体基板加熱温度は、［工程−１５０］における熱処理の
温度よりも低いか同じ温度である。こうして、不揮発性
メモリを完成させることができる。配線材料層を形成条
件を、以下の表８に例示する。尚、配線材料層の形成方
法は、かかる方法に限定するものではない。

【００６４】［表８］ 配線材料層のスパッタリング条件 プロセスガス ： Ａｒ＝１００sccm ＤＣパワー ： ２０ｋＷ スパッタ圧力 ： ０．４Ｐａ 基板加熱温度 ： １５０゜Ｃ

【００６５】［工程−１８０］尚、その後、各層全体の
密着性向上、応力緩和のために、４００゜Ｃ、窒素ガス
雰囲気中での窒素ガスシンター処理を行うことが好まし
い。

【００６６】［工程−１７０］が完了した時点における
メモリセルの電流−電圧特性を図５に示す。また、［工
程−１８０］が完了した時点におけるメモリセルの電流
−電圧特性を図６に示す。

【００６７】更には、比較例として、従来の技術におい
て説明したメモリセルの製造方法の［工程−７０］が完
了した時点におけるメモリセルの電流−電圧特性を図７
に示し、［工程−８０］が完了した時点におけるメモリ
セルの電流−電圧特性を図８に示す。更には、従来の技
術において説明したメモリセルの製造方法（但し、［工
程−６０］を省略）の［工程−７０］が完了した時点に
おけるメモリセルの電流−電圧特性を図９に示し、［工
程−８０］が完了した時点におけるメモリセルの電流−
電圧特性を図１０に示す。

【００６８】ここで、図５〜図１０における横軸は、第
１の電極を接地した状態で、第２の電極に印加した電圧
（単位：ボルト）である。また、縦軸はリーク電流（単
位：アンペア／ｃｍ²）である。

【００６９】図９から、従来の技術における製造方法で
製造されたメモリセル（但し、［工程−６０］を省略）
にあっては、第２の電極に約−４ボルトを印加したと
き、電流リークが発生したメモリセルが存在しているこ
とが判る。また、図１０から、［工程−８０］において
窒素ガスシンター処理を行ったとき、絶縁材料層３１か
ら水分や水素ガスが発生し、更には、アルミニウムと水
分との反応によっても水素ガスが発生する結果、第２の
電極に約−３ボルトを印加したとき、電流リークが発生
したメモリセルが存在していることが判る。即ち、窒素
ガスシンター処理を行うと、メモリセルの特性劣化が一
層生じ易くなることが判る。

【００７０】図７から、従来の技術における製造方法で
製造されたメモリセル（但し、［工程−６０］を実行）
にあっては、第２の電極に約−５ボルトを印加したと
き、電流リークが発生したメモリセルが存在しているこ
とが判る。また、図８から、［工程−８０］において、
窒素ガスシンター処理を行うと、メモリセルの電流−電
圧特性が、窒素ガスシンター処理を行わない場合（図７
参照）よりも、電流−電圧特性が向上していることが判
る。

【００７１】更には、図５から、実施の形態１の製造方
法で製造されたメモリセル（［工程−１７０］完了時）
にあっては、第２の電極に約−６．５ボルトを印加した
とき、電流リークが発生したメモリセルが存在している
ことが判る。即ち、図７に示した比較例の製造方法より
も格段にメモリセルの電流−電圧特性が向上しているこ
とが判る。更に、窒素ガスシンター処理を行った場合、
図６からも明らかなように、メモリセルの電流−電圧特
性が一層向上している。

【００７２】実施の形態１における不揮発性メモリの複
数から構成されたメモリアレイの回路図を図１１に例示
する。このメモリアレイにおいては、例えば、対となっ
た２つの不揮発性メモリに相補的に１ビットを記憶す
る。尚、図１１において、対となった２つの不揮発性メ
モリを点線で囲った。各不揮発性メモリは、例えば、選
択用トランジスタＴＲ₁₁，ＴＲ₁₂、メモリセルＭＣ₁₁，
ＭＣ₁₂から構成されている。図１１において、符号「Ｗ
Ｌ」はワード線を示し、符号「ＢＬ」はビット線を示
し、符号「ＰＬ」はプレート線を意味する。対となった
不揮発性メモリに着目すると、ワード線ＷＬ₁は、ワー
ド線デコーダ／ドライバＷＤに接続されている。また、
ビット線ＢＬ₁，ＢＬ₂は、センスアンプＳＡに接続され
ている。更には、プレート線ＰＬ₁は、プレート線デコ
ーダ／ドライバＰＤに接続されている。

【００７３】このような構造を有する不揮発性メモリに
おいて、記憶されたデータを読み出す場合、ワード線Ｗ
Ｌ₁を選択し、更には、プレート線ＰＬ₁を駆動すると、
相補的なデータが、対となったメモリセルＭＣ₁₁，ＭＣ
₁₂から選択用トランジスタＴＲ₁₁，ＴＲ₁₂を介して対と
なったビット線ＢＬ₁，ＢＬ₂に電圧（ビット線電位）と
して現れる。かかる対となったビット線ＢＬ₁，ＢＬ₂の
電圧（ビット線電位）を、センスアンプＳＡで検出す
る。尚、不揮発性メモリの動作は例示であり、上記の動
作に限定されない。

【００７４】（実施の形態２）実施の形態２は実施の形
態１の変形である。実施の形態２においては、実施の形
態１の［工程−１４０］において、スパッタリング法に
て全面を厚さ約５０ｎｍの酸化アルミニウム（Ａｌ
₂Ｏ₃）から成る水素ガス不透過層３０で覆った後、水素
ガス不透過層熱処理を行い、その後、水素ガス不透過層
３０上にＮＳＧから成る厚さ約２５０ｎｍの絶縁材料層
３１をＣＶＤ法にて形成する。この点を除き、実施の形
態２の不揮発性メモリの製造方法は、実施の形態１にて
説明した不揮発性メモリの製造方法と同様とすることが
できるので、詳細な説明は省略する。尚、水素ガス不透
過層熱処理の条件は、例えば、４００゜Ｃの窒素ガス１
００体積％の雰囲気中で１時間とすればよい。

【００７５】（実施の形態３）実施の形態３も実施の形
態１の変形である。実施の形態３においては、所謂プレ
ーナ型の不揮発性メモリを製造する。以下、半導体基板
等の模式的な一部端面図である図１２〜図１４を参照し
て、実施の形態３の不揮発性メモリの製造方法を説明す
る。

【００７６】［工程−３００］先ず、実施の形態１の
［工程−１００］と同様にして、シリコン半導体基板１
０に選択用トランジスタを形成する。

【００７７】［工程−３１０］次に、半導体基板１０上
に、ＢＰＳＧから成る層間絶縁層１７を、例えばＣＶＤ
法にて形成する。こうして、図１２の（Ａ）に示す構造
を得ることができる。尚、ＢＰＳＧから成る層間絶縁層
１７の成膜後、窒素ガス雰囲気中で例えば９００゜Ｃ×
２０分間、層間絶縁層１７をリフローさせることが好ま
しい。更には、必要に応じて、例えば化学的機械的研磨
法（ＣＭＰ法）にて層間絶縁層１７の頂面を化学的及び
機械的に研磨し、層間絶縁層１７を平坦化したり、レジ
ストエッチバック法によって層間絶縁層１７を平坦化す
ることが望ましい。

【００７８】［工程−３２０］その後、実施の形態１の
［工程−１１０］〜［工程−１３０］と同様にして、基
体に相当する層間絶縁層１７上に、第１の電極２１（Ｉ
ｒ層から成る）、第１の電極２１上に形成された強誘電
体層２２（Ｂｉ₂ＳｒＴａ₂Ｏ₉から成る）、及び、強誘
電体層２２上に形成された第２の電極２３（Ｉｒ層から
成る）から構成されたメモリセルを形成する（図１２の
（Ｂ）参照）。

【００７９】［工程−３３０］次に、実施の形態１の
［工程−１４０］と同様にして、全面に、下から、厚さ
約５０ｎｍの酸化アルミニウム（Ａｌ₂Ｏ₃）から成る水
素ガス不透過層３０、厚さ約２５０ｎｍのＮＳＧから成
る絶縁材料層３１の積層構造から構成された絶縁層を形
成する（図１３の（Ａ）参照）。

【００８０】［工程−３４０］その後、実施の形態１の
［工程−１５０］と同様にして、絶縁層に熱処理を施す
（図１３の（Ｂ）参照）。

【００８１】［工程−３５０］次に、第１の電極２１の
上方の絶縁層の部分、及び、第２の電極２３の上方の絶
縁層の部分に、リソグラフィ技術及びＲＩＥ法に基づき
開口部３２Ａ，３２Ｂを形成し、更に、ソース／ドレイ
ン領域１５の上方の層間絶縁層１７及び絶縁層にも開口
部３２Ｃ，３２Ｄを形成する（図１４の（Ａ）参照）。

【００８２】［工程−３６０］その後、実施の形態１の
［工程−１７０］と同様にして、開口部３２Ａ，３２
Ｂ，３２Ｃ，３２Ｄ内を含む絶縁層（より具体的には、
絶縁材料層３１）上にアルミニウムから成る配線材料層
を形成した後、絶縁材料層３１上の配線材料層をパター
ニングし、配線（プレート線ＰＬ）、ビット線ＢＬ、及
び、配線層３３を形成する（図１４の（Ｂ）参照）。
尚、配線材料層を形成条件は、表８に例示したと同じ条
件とすることができる。

【００８３】［工程−３７０］尚、その後、各層全体の
密着性向上、応力緩和のために、４００゜Ｃ、窒素ガス
雰囲気中での窒素ガスシンター処理を行うことが好まし
い。

【００８４】こうして得られた不揮発性メモリにおける
メモリセルの電流−電圧特性も、実施の形態１と同様の
傾向が得られた。

【００８５】実施の形態２にて説明した不揮発性メモリ
の製造方法を、実施の形態３に適用することもできる。

【００８６】（実施の形態４）実施の形態４も実施の形
態１の変形である。実施の形態４においては、第１の構
造を有するクロスポイント型不揮発性メモリを製造す
る。実施の形態４の不揮発性メモリの回路図を図１５及
び図１８に示し、模式的な一部断面図を図１７に示す。
尚、図１５及び図１８には、プレート線（配線）を共有
する隣接した２つの不揮発性メモリＭ_A，Ｍ_Bを示す。一
方、図１７においては、不揮発性メモリＭ _Aを構成する
選択用トランジスタＴＲ_A及びメモリセルＭＣ_Am、並び
に、ビット線ＢＬ_Aの延びる方向に隣接する不揮発性メ
モリを構成する選択用トランジスタＴＲ’_A及びメモリ
セルＭＣ’_Amの一部分を併せて図示した。ビット線ＢＬ
_Aの延びる方向に隣接するメモリセルＭＣ_Am，ＭＣ’_Am
・・・におけるビット線ＢＬ_Aは共通化されている。こ
れらの不揮発性メモリは同じ構造を有するが故に、以
下、不揮発性メモリＭ_Aについて説明する。

【００８７】実施の形態４の不揮発性メモリＭ_Aは、
（Ａ）ビット線ＢＬ_Aと、（Ｂ）選択用トランジスタＴ
Ｒ_Aと、（Ｃ）Ｍ個（但し、Ｍ≧２であり、実施の形態
４においては、Ｍ＝４）のメモリセルＭＣ_AMから構成さ
れたメモリユニットＭＵ_Aと、（Ｄ）Ｍ本のプレート線
（配線）ＰＬ_m（ｍ＝１，２・・・Ｍ）、から構成され
ている。

【００８８】そして、各メモリセルＭＣ_Am（ｍ＝１，２
・・・Ｍ）は、第１の電極２１と強誘電体層２２と第２
の電極２３とから構成されている。また、メモリユニッ
トＭＵ_Aを構成するメモリセルＭＣ_Amの第１の電極２１
は、メモリユニットＭＵ_Aにおいて共通であり、この共
通の第１の電極２１（共通ノードＣＮ_Aと呼ぶ場合があ
る）は、選択用トランジスタＴＲ_Aを介してビット線Ｂ
Ｌ_Aに接続され、第２の電極２３はプレート線（配線）
ＰＬ_mに接続されている。

【００８９】メモリセルＭＣ_Amは絶縁層によって覆われ
ている。絶縁層を、下から、水素ガス不透過層３０及び
絶縁材料層３１の積層構造とし、水素ガス不透過層３０
を酸化アルミニウム（Ａｌ₂Ｏ₃）から構成し、絶縁材料
層３１をＮＳＧから構成し、基体を層間絶縁層１７から
構成した。尚、密着層の図示は省略した。

【００９０】そして、プレート線ＰＬ_mは、プレート線
デコーダ／ドライバＰＤに接続されている。更には、選
択用トランジスタＴＲ_Aのゲート電極はワード線ＷＬに
接続され、ワード線ＷＬは、ワード線デコーダ／ドライ
バＷＤに接続されている。また、ビット線ＢＬ_Aは、セ
ンスアンプＳＡに接続されている。センスアンプＳＡ
は、例えば、カレントミラーセンスアンプから構成する
ことができる。

【００９１】この実施の形態４の不揮発性メモリは、実
質的に、実施の形態１あるいは実施の形態２にて説明し
た製造方法にて製造することができるので、詳細な説明
は省略する。

【００９２】このような構造とすることで、１つの選択
用トランジスタＴＲ_Aを４つのメモリセルＭＣ_Amにて共
有するが故に、不揮発性メモリ全体としての縮小化を効
果的に図ることができる。尚、Ｍの値は４に限定されな
い。実際的なＭの値として、例えば、２のべき数（２，
４，８，１６・・・）を挙げることができる。

【００９３】図１５に回路図を示す実施の形態４の不揮
発性メモリにおいては、対となったメモリセルＭＣ_Am，
ＭＣ_Bmに相補的なデータを書き込むことで１ビットを記
憶する。また、２つの選択用トランジスタＴＲ_A，ＴＲ_B
と、８個のメモリセルＭＣ_Am，ＭＣ_Bmによって、１つの
メモリユニット（アクセス単位ユニット）が構成され、
４ビットを記憶する。実際の不揮発性メモリにおいて
は、この４ビットを記憶するメモリユニットの集合がア
クセス単位ユニットとしてアレイ状に配設されている。

【００９４】次に、実施の形態４の不揮発性メモリから
データを読み出し、再書き込みする方法について、以
下、説明する。尚、一例として、対となったメモリセル
ＭＣ_A1，ＭＣ_B1から相補的な１ビットのデータを読み出
すものとし、メモリセルＭＣ_A1にはデータ「１」が、メ
モリセルＭＣ_B1にはデータ「０」が記憶されているとす
る。図１６に動作波形を示す。尚、図１６中、括弧内の
数字は、以下に説明する工程の番号と対応している。

【００９５】（１）待機状態では、ビット線ＢＬ_A，Ｂ
Ｌ_B、ワード線ＷＬ、全プレート線ＰＬ _mが０ボルトとな
っている。更には、共通ノードＣＮ_A，ＣＮ_Bも０ボルト
で浮遊状態となっている。

【００９６】（２）データ読み出し時、選択プレート線
ＰＬ₁にＶ_ccを印加する。このとき、選択メモリセルＭ
Ｃ_A1にデータ「１」が記憶されているので、強誘電体層
に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣ
Ｎ_Aの電位が上昇する。一方、選択メモリセルＭＣ_B1に
はデータ「０」が記憶されているので、強誘電体層に分
極反転が生ぜず、共通ノードＣＮ_Bの電位は殆ど上昇し
ない。即ち、共通ノードＣＮ_A，ＣＮ_Bは、非選択メモリ
セルの強誘電体層を介して複数の非選択プレート線ＰＬ
_j（ｊ＝２，３，４）にカップリングされているので、
共通ノードＣＮ_Bの電位は０ボルトに比較的近いレベル
に保たれる。このようにして、選択メモリセルＭＣ_A1，
ＭＣ_B1に記憶されたデータに依存して共通ノードＣ
Ｎ_A，ＣＮ_Bの電位に変化が生じる。従って、選択メモリ
セルＭＣ_A1の強誘電体層には、分極反転に十分な電界を
与えることができる。

【００９７】（３）次に、ビット線ＢＬ_A，ＢＬ_Bを浮遊
状態とし、ワード線ＷＬをハイレベルとすることによっ
て、選択用トランジスタＴＲ_A，ＴＲ_Bをオン状態とす
る。これによって、選択メモリセルＭＣ_A1に記憶された
データに基づき共通の第１の電極（共通ノードＣＮ_A）
に生じた電位により、ビット線ＢＬ_Aに電位が生じる。
一方、ビット線ＢＬ_Bの電位は僅かしか上昇しない。

【００９８】（４）次いで、ワード線ＷＬをローレベル
とすることによって、選択用トランジスタＴＲ_A，ＴＲ_B
をオフ状態とする。

【００９９】（５）その後、ビット線ＢＬ_A，ＢＬ_Bの電
位をセンスアンプＳＡにてラッチし、センスアンプＳＡ
を活性化してデータを増幅し、データの読み出し動作を
完了する。

【０１００】以上の動作によって、選択メモリセルに記
憶されていたデータが一旦破壊されてしまうので、デー
タの再書き込み動作を行う。

【０１０１】（６）そのために、先ず、ビット線Ｂ
Ｌ_A，ＢＬ_BをセンスアンプＳＡによって充放電させ、ビ
ット線ＢＬ_AにＶ_ccを印加し、ビット線ＢＬ_Bに０ボルト
を印加する。一方、非選択プレート線ＰＬ_j（ｊ＝２，
３，４）の電位を（１／２）Ｖ_ccとする。

【０１０２】（７）その後、ワード線ＷＬをハイレベル
とすることによって、選択用トランジスタＴＲ_A，ＴＲ_B
をオン状態とする。これによって、共通ノードＣＮ_A，
ＣＮ_Bの電位はビット線ＢＬ_A，ＢＬ_Bの電位と等しくな
る。即ち、選択メモリセルＭＣ_A1に記憶されていたデー
タが「１」であるので、共通ノードＣＮ_Aの電位はＶ_cc
となる。一方、選択メモリセルＭＣ_B1に記憶されていた
データが「０」であるので、共通ノードＣＮ_Bの電位は
０ボルトとなる。選択プレート線ＰＬ₁の電位はＶ_ccの
ままであるが故に、また、共通ノードＣＮ_Bの電位が０
ボルトであるが故に、選択メモリセルＭＣ_B1にはデータ
「０」が再書き込みされる。

【０１０３】（８）次に、選択プレート線ＰＬ₁の電位
を０ボルトとする。これによって、選択メモリセルＭＣ
_A1に記憶されていたデータが「１」であるが故に、共通
ノードＣＮ_Aの電位がＶ_ccであり、データ「１」がメモ
リセルＭＣ_A1に再書き込みされる。選択メモリセルＭＣ
_B1にデータ「０」が既に再書き込みされており、選択メ
モリセルＭＣ_B1に変化は生じない。

【０１０４】（９）その後、ビット線ＢＬ_A，ＢＬ_Bを０
ボルトとする。

【０１０５】（１０）最後に、非選択プレート線ＰＬ_j
を０ボルトとし、ワード線ＷＬをローレベルとすること
によって、選択用トランジスタＴＲ_A，ＴＲ_Bをオフ状態
とする。

【０１０６】他のメモリセルＭＣ_Aj，ＭＣ_Bj（ｊ＝２，
３，４）からデータを読み出し、データを再書き込みす
る場合には、同様の操作を繰り返す。

【０１０７】図１８に回路図を示すように、不揮発性メ
モリＭ_Aを構成する選択用トランジスタＴＲ_Aと、不揮発
性メモリＭ_Bを構成する選択用トランジスタＴＲ_Bとをワ
ード線ＷＬ₁及びワード線ＷＬ₂によって独立して制御す
れば、メモリセルＭＣ_Am、メモリセルＭＣ_Bmのそれぞれ
に１ビットのデータを記憶することができる。以下、こ
のような構成の不揮発性メモリからデータを読み出し、
再書き込みする方法について説明する。尚、一例とし
て、メモリセルＭＣ_A1から１ビットのデータを読み出す
ものとする。図１９に動作波形を示す。尚、図１９中、
括弧内の数字は、以下に説明する工程の番号と対応して
いる。

【０１０８】（１）待機状態では、ビット線ＢＬ_A，Ｂ
Ｌ_B、ワード線ＷＬ₁，ＷＬ₂、全プレート線ＰＬ_mが０ボ
ルトとなっている。更には、共通ノードＣＮ_A，ＣＮ_Bも
０ボルトで浮遊状態となっている。

【０１０９】（２）データ読み出しが開始されると、先
ず、選択されたメモリユニット（アクセス単位ユニッ
ト）における全プレート線ＰＬ_m（ｍ＝１，２，３，
４）を（１／２）Ｖ_cc（但し、Ｖ_ccは電源電圧）にプレ
チャージし、更に、ビット線ＢＬ_A，ＢＬ_Bを（１／２）
Ｖ_ccにプレチャージする。その後、ワード線ＷＬ₁，Ｗ
Ｌ₂をハイレベルとすることによって、選択用トランジ
スタＴＲ_A，ＴＲ_Bをオン状態とする。これによって、共
通の第１の電極２１（共通ノードＣＮ_A，ＣＮ_B）がビッ
ト線ＢＬ_A，ＢＬ_Bに接続され、共通ノードＣＮ_A，ＣＮ_B
の電位は（１／２）Ｖ _ccとなる。

【０１１０】（３）次いで、非選択のワード線ＷＬ₂を
ローレベルとすることによって、選択用トランジスタＴ
Ｒ_Bをオフ状態とする。これによって、非選択の共通ノ
ードＣＮ_Bは、電位が（１／２）Ｖ_ccのまま、浮遊状態
となる。

【０１１１】（４）その後、選択プレート線ＰＬ₁、及
び、ビット線ＢＬ_A，ＢＬ_Bを接地線（図示せず）を介し
て０ボルトまで放電させる。このとき、ビット線ＢＬ_A
に接続されている共通ノードＣＮ_Aも０ボルトとなる。
ビット線ＢＬ_A，ＢＬ_Bの放電が完了したならば、接地線
とビット線ＢＬ_A，ＢＬ_Bとの電気的な接続を解き、ビッ
ト線ＢＬ_A，ＢＬ_Bを浮遊状態とする。

【０１１２】（５）次に、ビット線ＢＬ_Bに、データ
「１」の読み出し電位と、データ「０」の読み出し電位
の中間の参照電位を与える。一方、選択プレート線ＰＬ
₁にＶ_ccを印加する。これによって、選択メモリセルＭ
Ｃ_A1にデータ「１」が記憶されていれば、強誘電体層に
分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮ
_Aの電位が上昇する。一方、選択メモリセルＭＣ_A1にデ
ータ「０」が記憶されていれば、強誘電体層に分極反転
が生ぜず、共通ノードＣＮ_Aの電位は殆ど上昇しない。
即ち、共通ノードＣＮ_Aは、非選択メモリセルの強誘電
体層を介して複数の非選択プレート線ＰＬ_j（ｊ＝２，
３，４）にカップリングされているので、共通ノードＣ
Ｎ_Aの電位は０ボルトに比較的近いレベルに保たれる。
このようにして、選択メモリセルＭＣ_A1に記憶されたデ
ータに依存して共通ノードＣＮ_Aの電位に変化が生じ
る。従って、選択メモリセルＭＣ_A1の強誘電体層には、
分極反転に十分な電界を与えることができる。以上の結
果として、選択メモリセルＭＣ_A1に記憶されていたデー
タに基づいてビット線ＢＬ_Aに電位が生じる。

【０１１３】（６）次いで、ワード線ＷＬ₁をローレベ
ルとすることによって、選択用トランジスタＴＲ_Aをオ
フ状態とする。そして、かかるビット線ＢＬ_A，ＢＬ_Bの
電位をセンスアンプＳＡにてラッチし、センスアンプＳ
Ａを活性化してデータを増幅し、データの読み出し動作
を完了する。

【０１１４】以上の動作によって、選択メモリセルに記
憶されていたデータが一旦破壊されてしまうので、デー
タの再書き込み動作を行う。

【０１１５】（７）そのために、先ず、ビット線ＢＬ_A
をセンスアンプＳＡによって充放電させ、ビット線ＢＬ
_AにＶ_cc又は０ボルトを印加する。

【０１１６】（８）その後、ワード線ＷＬ₁をハイレベ
ルとすることによって、選択用トランジスタＴＲ_Aをオ
ン状態とする。これによって、共通ノードＣＮ_Aの電位
はビット線ＢＬ_Aの電位と等しくなる。即ち、選択メモ
リセルＭＣ_A1に記憶されていたデータが「１」の場合に
は、共通ノードＣＮ_Aの電位はＶ_ccとなり、選択メモリ
セルＭＣ_A1に記憶されていたデータが「０」の場合に
は、共通ノードＣＮ_Aの電位は０ボルトとなる。選択プ
レート線ＰＬ₁の電位はＶ_ccのままであるが故に、共通
ノードＣＮ_Aの電位が０ボルトの場合、選択メモリセル
ＭＣ_A1にはデータ「０」が再書き込みされる。

【０１１７】（９）次に、選択プレート線ＰＬ₁の電位
を０ボルトとする。これによって、選択メモリセルＭＣ
_A1に記憶されていたデータが「１」の場合には、共通ノ
ードＣＮ_Aの電位がＶ_ccであるが故に、データ「１」が
再書き込みされる。選択メモリセルＭＣ_A1にデータ
「０」が既に再書き込みされていた場合には、選択メモ
リセルＭＣ_A1に変化は生じない。

【０１１８】（１０）その後、ビット線ＢＬ_Aを０ボル
トとする。

【０１１９】（１１）最後に、非選択プレート線ＰＬ_j
を０ボルトとし、選択用トランジスタＴＲ_Aをオフ状態
とする。

【０１２０】他のメモリセルＭＣ_Aj（ｊ＝２，３，
４），ＭＣ_Bm（ｍ＝１，２，３，４）からデータを読み
出し、データを再書き込みする場合には、同様の操作を
繰り返す。

【０１２１】（実施の形態５）実施の形態５も実施の形
態１の変形である。実施の形態５においては、第２の構
造を有するクロスポイント型不揮発性メモリを製造す
る。実施の形態５の不揮発性メモリの回路図を図２０及
び図２１に示し、模式的な一部断面図を図２２に示す。
尚、図２０及び図２１には、プレート線（配線）を共有
する隣接した２つの不揮発性メモリＭ_A，Ｍ_Bを示す。こ
れらの不揮発性メモリＭ_A，Ｍ_Bは同じ構造を有するが故
に、以下、不揮発性メモリＭ_Aについて説明する。

【０１２２】実施の形態５の不揮発性メモリＭ_Aは、
（Ａ）ビット線ＢＬ_Aと、（Ｂ）Ｎ個（但し、Ｎ≧２で
あり、実施の形態５においては、Ｎ＝２）の選択用トラ
ンジスタＴＲ_A1，ＴＲ_A2と、（Ｃ）それぞれがＭ個（但
し、Ｍ≧２であり、実施の形態５においては、Ｍ＝４）
のメモリセルＭＣ_ANMから構成された、Ｎ個のメモリユ
ニットＭＵ_ANと、（Ｄ）Ｍ本のプレート線（配線）ＰＬ
_M、から構成されている。

【０１２３】各メモリセルＭＣ_Anm(ｍ＝１，２・・・Ｍ
であり、ｎ＝１，２・・・Ｎであり、実施の形態５にお
いては、ｍ＝１，２，３，４、ｎ＝１，２）は、第１の
電極２１と、強誘電体層２２と、第２の電極２３とから
成る。尚、図２２においては、各メモリセルＭＣ_A1mの
みを図示した。メモリセルＭＣ_A2mは、図２２の紙面垂
直方向に並置されている。

【０１２４】そして、各メモリユニットＭＵ_Anにおい
て、メモリセルＭＣ_Anmの第１の電極２１は共通であ
る。また、第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）の
メモリユニットＭＵ_Anにおける共通の第１の電極２１
（共通ノードＣＮ_Anと呼ぶ場合がある）は、第ｎ番目の
選択用トランジスタＴＲ_Anを介してビット線ＢＬ_Aに接
続されている。更には、第ｎ番目のメモリユニットＭＵ
_Anにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）
のメモリセルＭＣ_Anmの第２の電極２３は、メモリユニ
ット間で共通とされた第ｍ番目のプレート線（配線）Ｐ
Ｌ_mに接続されている。プレート線ＰＬ_mはプレート線デ
コーダ／ドライバＰＤに接続されている。更には、選択
用トランジスタＴＲ_A1のゲート電極はワード線ＷＬ₁に
接続され、選択用トランジスタＴＲ_A2のゲート電極はワ
ード線ＷＬ₂に接続され、ワード線ＷＬ₁，ＷＬ₂は、ワ
ード線デコーダ／ドライバＷＤに接続されている。ま
た、第１のビット線ＢＬ_Aは、センスアンプＳＡに接続
されている。ワード線ＷＬ₁，ＷＬ₂は、図２２の紙面垂
直方向に延びている。また、第２の電極２３は、図２２
の紙面垂直方向に隣接するメモリユニットＭＵ_A2を構成
するメモリセルＭＣ_A2mと共に、プレート線ＰＬ_mに接続
されている。

【０１２５】メモリセルＭＣ_Anmは絶縁層によって覆わ
れている。絶縁層を、下から、水素ガス不透過層３０及
び絶縁材料層３１の積層構造とし、水素ガス不透過層３
０を酸化アルミニウム（Ａｌ₂Ｏ₃）から構成し、絶縁材
料層３１をＮＳＧから構成し、基体を層間絶縁層１７か
ら構成した。尚、密着層の図示は省略した。

【０１２６】この実施の形態５の不揮発性メモリは、実
質的に、実施の形態１あるいは実施の形態２にて説明し
た製造方法にて製造することができるので、詳細な説明
は省略する。

【０１２７】尚、不揮発性メモリのメモリユニットを構
成するメモリセルの数（Ｍ）は４個に限定されず、一般
には、２のべき数（２，４，８，１６・・・）であるこ
とが好ましい。また、Ｎの値も２以上であればよく、例
えば、２のべき数（２，４，８，１６・・・）であるこ
とが好ましい。

【０１２８】このような構成の不揮発性メモリから成る
メモリアレイにあっては、４つの選択用トランジスタＴ
Ｒ_A1〜ＴＲ_B2と、１６個のメモリセルＭＣ_Anm，ＭＣ_Bnm
によって、８ビット（図２０の回路図参照）あるいは１
６ビット（図２１の回路図参照）を記憶する。

【０１２９】即ち、図２０に回路図を示す不揮発性メモ
リにおいては、メモリユニットＭＵ _A1，ＭＵ_B1に接続さ
れた選択用トランジスタＴＲ_A1，ＴＲ_B1のゲート電極の
それぞれは、ワード線ＷＬ₁に接続され、メモリユニッ
トＭＵ_A2，ＭＵ_B2に接続された選択用トランジスタＴＲ
_A2，ＴＲ_B2のゲート電極のそれぞれは、ワード線ＷＬ ₂
に接続されている。そして、図２０に示す回路図から構
成された不揮発性メモリにおいては、図１５及び図１６
に示した実施の形態４の不揮発性メモリと同様の動作を
させればよく、対となった２つの不揮発性メモリにおけ
るプレート線を共有する２つのメモリセルにおいて相補
的な１ビットを記憶する。

【０１３０】一方、図２１に回路図を示す不揮発性メモ
リにおいては、メモリユニットＭＵ _A1，ＭＵ_A2，Ｍ
Ｕ_B1，ＭＵ_B2に接続された選択用トランジスタＴＲ_A1，
ＴＲ_A2，ＴＲ_B1，ＴＲ_B2のゲート電極のそれぞれは、ワ
ード線ＷＬ₁₁，ＷＬ₁₂，ＷＬ₂₁，ＷＬ₂₂に接続されてい
る。そして、図２１に示す回路図から構成された不揮発
性メモリにおいては、図１８及び図１９に示した実施の
形態４の不揮発性メモリと同様の動作をさせればよく、
対となった２つの不揮発性メモリにおけるプレート線を
共有する２つのメモリセルのそれぞれに１ビットを記憶
する。

【０１３１】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した不揮発性メモリの構
造、使用した材料、各種の形成条件、回路構成、駆動方
法等は例示であり、適宜変更することができる。

【０１３２】また、本発明の第４の態様及び第５の態様
に係る不揮発性メモリを、所謂ゲインセル型とすること
もできる。ゲインセル型の不揮発性メモリを実施の形態
４にて説明した不揮発性メモリに適用した場合の回路図
を図２３に示し、この不揮発性メモリを構成する各種の
トランジスタの模式的なレイアウトを図２４に示し、こ
の不揮発性メモリの模式的な一部断面図を図２５及び図
２６に示す。また、ゲインセル型の不揮発性メモリを実
施の形態５にて説明した不揮発性メモリに適用した場合
の回路図を図２７に示す。尚、図２４において、各種の
トランジスタの領域を点線で囲み、活性領域及び配線層
を実線で示し、ゲート電極あるいはワード線を一点鎖線
で示した。また、図２５に示す不揮発性メモリの模式的
な一部断面図は、図２４の線Ａ−Ａに沿った模式的な一
部断面図であり、図２６に示す不揮発性メモリの模式的
な一部断面図は、図２４の線Ｂ−Ｂに沿った模式的な一
部断面図である。

【０１３３】この不揮発性メモリＭ_Aは、例えば、ビッ
ト線ＢＬ_Aと、書込用トランジスタ（実施の形態４及び
実施の形態５に係る不揮発性メモリにおける選択用トラ
ンジスタである）ＴＲ_AWと、Ｍ個（但し、Ｍ≧２であ
り、例えば、Ｍ＝４）のメモリセルＭＣ_AMから構成され
たメモリユニットＭＵ_Aと、Ｍ本のプレート線ＰＬ_Mから
構成されている。そして、各メモリセルＭＣ_AMは、第１
の電極２１と強誘電体層２２と第２の電極２３とから成
り、メモリユニットＭＵ_Aを構成するメモリセルＭＣ_AM
の第１の電極２１は、メモリユニットＭＵ_Aにおいて共
通であり、この共通の第１の電極（共通ノードＣＮ_A）
は、書込用トランジスタＴＲ_AWを介してビット線ＢＬ_A
に接続され、各メモリセルＭＣ_Amを構成する第２の電極
２３はプレート線（配線）ＰＬ_mに接続されている。メ
モリセルＭＣ_AMは絶縁層によって被覆されている。絶縁
層を、下から、水素ガス不透過層３０及び絶縁材料層３
１の積層構造とし、水素ガス不透過層３０を酸化アルミ
ニウム（Ａｌ₂Ｏ₃）から構成し、絶縁材料層３１をＮＳ
Ｇから構成し、基体を層間絶縁層１７から構成した。
尚、密着層の図示は省略した。不揮発性メモリのメモリ
ユニットＭＵ_Aを構成するメモリセルの数（Ｍ）は４個
に限定されず、一般には、Ｍ≧２を満足すればよく、２
のべき数（Ｍ＝２，４，８，１６・・・）とすることが
好ましい。

【０１３４】更には、共通の第１の電極の電位変化を検
出し、この検出結果をビット線ＢＬ _Aに電流又は電圧と
して伝達する信号検出回路を備えている。言い換えれ
ば、検出用トランジスタＴＲ_AS、及び、読出用トランジ
スタＴＲ_ARを備えている。即ち、信号検出回路は、検出
用トランジスタＴＲ_AS及び読出用トランジスタＴＲ_ARか
ら構成されている。そして、検出用トランジスタＴＲ_AS
の一端は所定の電位Ｖ_ccを有する配線層（例えば、不純
物層から構成された電源線）に接続され、他端は読出用
トランジスタＴＲ_ARを介してビット線ＢＬ_Aに接続さ
れ、各メモリセルＭＣ_Amに記憶されたデータの読み出し
時、読出用トランジスタＴＲ_ARが導通状態とされ、各メ
モリセルＭＣ_Amに記憶されたデータに基づき共通の第１
の電極（共通ノードＣＮ_A）に生じた電位により、検出
用トランジスタＴＲ_ASの動作が制御される。

【０１３５】具体的には、各種のトランジスタはＭＯＳ
型ＦＥＴから構成されており、書込用トランジスタ（選
択用トランジスタ）ＴＲ_AWの一方のソース／ドレイン領
域は層間絶縁層１７に形成された接続孔（コンタクトホ
ール）１６を介してビット線ＢＬ_Aに接続され、他方の
ソース／ドレイン領域は、層間絶縁層１７に形成された
開口部中に設けられた接続孔１８を介して共通の第１の
電極（共通ノードＣＮ _A）に接続されている。また、検
出用トランジスタＴＲ_ASの一方のソース／ドレイン領域
は、所定の電位Ｖ_ccを有する配線層に接続され、他方の
ソース／ドレイン領域は、読出用トランジスタＴＲ_ARの
一方のソース／ドレイン領域に接続されている。より具
体的には、検出用トランジスタＴＲ_ASの他方のソース／
ドレイン領域と読出用トランジスタＴＲ_ARの一方のソー
ス／ドレイン領域とは、１つのソース／ドレイン領域を
占めている。更には、読出用トランジスタＴＲ_ARの他方
のソース／ドレイン領域は接続孔（コンタクトホール）
１６を介してビット線ＢＬ _Aに接続され、更に、共通の
第１の電極（共通ノードＣＮ_A、あるいは、書込用トラ
ンジスタＴＲ_AWの他方のソース／ドレイン領域）は、開
口部中に設けられた接続孔１８Ａ、ワード線ＷＬ_Sを介
して検出用トランジスタＴＲ_ASのゲート電極に接続され
ている。また、書込用トランジスタＴＲ_AWのゲート電極
に接続されたワード線ＷＬ_W及び読出用トランジスタＴ
Ｒ_ARのゲート電極に接続されたワード線ＷＬ_Rは、ワー
ド線デコーダ／ドライバＷＤに接続されている。一方、
各プレート線ＰＬ_mは、プレート線デコーダ／ドライバ
ＰＤに接続されている。更には、ビット線ＢＬ_Aはセン
スアンプＳＡに接続されている。

【０１３６】この不揮発性メモリのメモリセルＭＣ_A1か
らデータを読み出す場合、選択プレート線ＰＬ₁にＶ_cc
を印加する。このとき、選択メモリセルＭＣ_A1にデータ
「１」が記憶されていれば、強誘電体層に分極反転が生
じ、蓄積電荷量が増加し、共通ノードＣＮ_Aの電位が上
昇する。一方、選択メモリセルＭＣ_A1にデータ「０」が
記憶されていれば、強誘電体層に分極反転が生ぜず、共
通ノードＣＮ_Aの電位は殆ど上昇しない。即ち、共通ノ
ードＣＮ_Aは、非選択メモリセルの強誘電体層を介して
複数の非選択プレート線ＰＬ_jにカップリングされてい
るので、共通ノードＣＮ_Aの電位は０ボルトに比較的近
いレベルに保たれる。このようにして、選択メモリセル
ＭＣ_A1に記憶されたデータに依存して共通ノードＣＮ_A
の電位に変化が生じる。従って、選択メモリセルの強誘
電体層には、分極反転に十分な電界を与えることができ
る。そして、ビット線ＢＬ_Aを浮遊状態とし、読出用ト
ランジスタＴＲ_ARをオン状態とする。一方、選択メモリ
セルＭＣ_A1に記憶されたデータに基づき共通の第１の電
極（共通ノードＣＮ_A）に生じた電位により、検出用ト
ランジスタＴＲ_ASの動作が制御される。具体的には、選
択メモリセルＭＣ_A1に記憶されたデータに基づき共通の
第１の電極（共通ノードＣＮ_A）に高い電位が生じれ
ば、検出用トランジスタＴＲ_ASは導通状態となり、検出
用トランジスタＴＲ_ASの一方のソース／ドレイン領域は
所定の電位Ｖ_ccを有する配線層に接続されているので、
かかる配線層から、検出用トランジスタＴＲ_AS及び読出
用トランジスタＴＲ_ARを介してビット線ＢＬ_Aに電流が
流れ、ビット線ＢＬ_Aの電位が上昇する。即ち、信号検
出回路によって共通の第１の電極（共通ノードＣＮ_A）
の電位変化が検出され、この検出結果がビット線ＢＬ_A
に電圧（電位）として伝達される。ここで、検出用トラ
ンジスタＴＲ_ASの閾値をＶ_th、検出用トランジスタＴＲ
_ASのゲート電極の電位（即ち、共通ノードＣＮ_Aの電
位）をＶ_gとすれば、ビット線ＢＬ_Aの電位は概ね（Ｖ_g
−Ｖ_th）となる。尚、検出用トランジスタＴＲ_ASをディ
プレッション型のＮＭＯＳＦＥＴとすれば、閾値Ｖ_thは
負の値をとる。これにより、ビット線ＢＬ_Aの負荷の大
小に拘わらず、安定したセンス信号量を確保できる。
尚、検出用トランジスタＴＲ_ASをＰＭＯＳＦＥＴから構
成することもできる。

【０１３７】このようなゲインセル型不揮発性メモリ
も、実質的に、実施の形態１あるいは実施の形態２にて
説明した製造方法にて製造することができるので、詳細
な説明は省略する。

【０１３８】尚、検出用トランジスタの一端が接続され
た配線層の所定の電位はＶ_ccに限定されず、例えば、接
地されていてもよい。即ち、検出用トランジスタの一端
が接続された配線層の所定の電位を０ボルトとしてもよ
い。但し、この場合には、選択メモリセルにおけるデー
タの読み出し時に電位（Ｖ_cc）がビット線に現れた場
合、再書き込み時には、ビット線の電位を０ボルトと
し、選択メモリセルにおけるデータの読み出し時に０ボ
ルトがビット線に現れた場合、再書き込み時には、ビッ
ト線の電位をＶ_ccとする必要がある。そのためには、図
２８に例示するような、トランジスタＴＲ_IV-1，ＴＲ
_IV-2，ＴＲ_IV-3，ＴＲ_IV-4から構成された一種のスイッ
チ回路（反転回路）をビット線間に配設し、データの読
み出し時には、トランジスタＴＲ_IV-2，ＴＲ_IV-4をオン
状態とし，データの再書き込み時には、トランジスタＴ
Ｒ_IV-1，ＴＲ_IV-3をオン状態とすればよい。

【０１３９】また、例えば、実施の形態４あるいは実施
の形態５の不揮発性メモリの変形例として、第１の電極
を上部電極とし、第２の電極を下部電極とすることもで
きる。この場合、第１の電極を形成した後、全面に絶縁
層を形成し、絶縁層に熱処理を施し、第２の電極の延在
部の上方の絶縁層に開口部を形成し、次いで、開口部内
を含む絶縁層上に配線材料層を形成した後、絶縁層上の
配線材料層をパターニングして配線（プレート線）を形
成すればよい。

【０１４０】また、実施の形態４あるいは実施の形態５
にて説明した不揮発性メモリにおけるメモリユニットを
絶縁層を介して積層した構造としてもよい。この場合に
は、基体上にメモリセルを作製した後、面に絶縁層を形
成する工程と絶縁層に熱処理を施す工程とを所望の回数
繰り返した後、第２の電極の上方の複数の絶縁層に開口
部を形成し、その後、配線（プレート線）を形成すれば
よい。

【０１４１】本発明の半導体メモリの製造方法を、強誘
電体薄膜を用いた強誘電体型不揮発性半導体メモリ（所
謂ＦＥＲＡＭ）のみならず、ＤＲＡＭに適用することも
できる。この場合には、強誘電体層の分極を、分極反転
の起きない付加電圧の範囲で利用する。即ち、外部電界
による最大（飽和）分極Ｐ_maxと外部電界が０の場合の
残留分極Ｐ_rとの差（Ｐ_max−Ｐ_r）が、電源電圧に対し
て一定の関係（ほぼ比例する関係）を有する特性を利用
する。強誘電体層の分極状態は、常に飽和分極
（Ｐ_max）と残留分極（Ｐ_r）の間にあり、反転しない。
データはリフレッシュによって保持される。あるいは、
高誘電率を有し、ペロブスカイト構造や擬ペロブスカイ
ト構造を有する、例えばＢａＴｉＯ₃、ＳｒＴｉＯ₃、
（Ｂａ，Ｓｒ）ＴｉＯ₃から成る誘電体薄膜を用いて強
誘電体層を構成し、ＤＲＡＭとすることもできる。

【０１４２】

【発明の効果】本発明においては、全面が絶縁層で被覆
された状態において絶縁層に熱処理を施し、脱水、脱水
素化を行うので、絶縁層から放出された水分や水素ガス
によってメモリセルの特性が劣化するといった現象や強
誘電体層が電極から剥離するといった現象の発生を確実
に防止することができる。従って、メモリセル製作後の
後工程を経てもメモリセルに電気的特性の劣化が殆ど無
く、特に耐圧に優れ、と癖の安定した強誘電体型不揮発
性半導体メモリを得ることができる。

【図面の簡単な説明】

【図１】発明の実施の形態１の強誘電体型不揮発性半導
体メモリの製造方法を説明するための半導体基板等の模
式的な一部端面図である。

【図２】図１に引き続き、発明の実施の形態１の強誘電
体型不揮発性半導体メモリの製造方法を説明するための
半導体基板等の模式的な一部端面図である。

【図３】図２に引き続き、発明の実施の形態１の強誘電
体型不揮発性半導体メモリの製造方法を説明するための
半導体基板等の模式的な一部端面図である。

【図４】図３に引き続き、発明の実施の形態１の強誘電
体型不揮発性半導体メモリの製造方法を説明するための
半導体基板等の模式的な一部端面図である。

【図５】発明の実施の形態１の［工程−１７０］が完了
した時点におけるメモリセルの電流−電圧特性を示す図
である。

【図６】発明の実施の形態１の［工程−１８０］が完了
した時点におけるメモリセルの電流−電圧特性を示す図
である。

【図７】比較例として、従来の技術において説明したメ
モリセルの製造方法における［工程−７０］が完了した
時点におけるメモリセルの電流−電圧特性である。

【図８】比較例として、従来の技術において説明したメ
モリセルの製造方法における［工程−８０］が完了した
時点におけるメモリセルの電流−電圧特性である。

【図９】比較例として、従来の技術において説明したメ
モリセルの製造方法（但し、［工程−６０］を省略し
た）における［工程−７０］が完了した時点におけるメ
モリセルの電流−電圧特性である。

【図１０】比較例として、従来の技術において説明した
メモリセルの製造方法（但し、［工程−６０］を省略し
た）における［工程−８０］が完了した時点におけるメ
モリセルの電流−電圧特性である。

【図１１】発明の実施の形態１における強誘電体型不揮
発性半導体メモリの複数から構成されたメモリアレイの
回路図である。

【図１２】発明の実施の形態３の強誘電体型不揮発性半
導体メモリの製造方法を説明するための半導体基板等の
模式的な一部端面図である。

【図１３】図１２に引き続き、発明の実施の形態３の強
誘電体型不揮発性半導体メモリの製造方法を説明するた
めの半導体基板等の模式的な一部端面図である。

【図１４】図１３に引き続き、発明の実施の形態３の強
誘電体型不揮発性半導体メモリの製造方法を説明するた
めの半導体基板等の模式的な一部端面図である。

【図１５】発明の実施の形態４の強誘電体型不揮発性半
導体メモリの回路図である。

【図１６】発明の実施の形態４の強誘電体型不揮発性半
導体メモリにおける動作波形を示す図である。

【図１７】発明の実施の形態４の強誘電体型不揮発性半
導体メモリの模式的な一部断面図である。

【図１８】発明の実施の形態４の強誘電体型不揮発性半
導体メモリの変形例の回路図である。

【図１９】図１８に示した発明の実施の形態４の強誘電
体型不揮発性半導体メモリの変形例における動作波形を
示す図である。

【図２０】発明の実施の形態５の強誘電体型不揮発性半
導体メモリの回路図である。

【図２１】発明の実施の形態５の強誘電体型不揮発性半
導体メモリの変形例の回路図である。

【図２２】発明の実施の形態５の強誘電体型不揮発性半
導体メモリの模式的な一部断面図である。

【図２３】ゲインセル型の強誘電体型不揮発性半導体メ
モリを発明の実施の形態４にて説明した強誘電体型不揮
発性半導体メモリに適用した場合の回路図である。

【図２４】図２３に示した強誘電体型不揮発性半導体メ
モリにおけるレイアウト図である。

【図２５】図２３に示した強誘電体型不揮発性半導体メ
モリの模式的な一部断面図である。

【図２６】図２３に示した強誘電体型不揮発性半導体メ
モリの、図２５とは異なる断面で見たときの模式的な一
部断面図である。

【図２７】ゲインセル型の強誘電体型不揮発性半導体メ
モリを発明の実施の形態５にて説明した強誘電体型不揮
発性半導体メモリに適用した場合の回路図の一例であ
る。

【図２８】検出用トランジスタの一端が接続された配線
層の所定の電位を０ボルトとした場合の、ビット線間に
配設された一種のスイッチ回路を示す回路図である。

【図２９】強誘電体のＰ−Ｅヒステリシスループ図であ
る。

【図３０】従来の強誘電体型不揮発性半導体メモリの製
造方法を説明するための半導体基板等の模式的な一部端
面図である。

【図３１】図３０に引き続き、従来の強誘電体型不揮発
性半導体メモリの製造方法を説明するための半導体基板
等の模式的な一部端面図である。

【符号の説明】

１０・・・半導体基板、１１・・・素子分離領域、１２
・・・ゲート絶縁膜、１３・・・ゲート電極、１４・・
・ゲートサイドウオール、１５・・・ソース／ドレイン
領域、１６・・・接続孔（コンタクトホール）、１７・
・・層間絶縁層（基体）、１８・・・接続孔（コンタク
トプラグ）、２０・・・密着層、２１・・・第１の電
極、２１Ａ・・・第１電極材料層、２２・・・強誘電体
層、２２Ａ・。・・強誘電体薄膜、２３・・・第２の電
極、２３Ａ・・・第２電極材料層、３０・・・水素ガス
不透過層、３１・・・絶縁材料層、３２・・・開口部、
３３・・・配線層、ＢＬ・・・ビット線、ＰＬ・・・プ
レート線、ＷＬ・・・ワード線、ＭＵ・・・メモリユニ
ット、ＭＣ・・・メモリセル、ＴＲ・・・選択用トラン
ジスタ、ＣＮ・・・共通ノード（共通の第１の電極）、
ＳＡ・・・センスアンプ、ＷＤ・・・ワード線デコーダ
／ドライバ、ＰＤ・・・プレート線デコーダ／ドライバ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD14 AD21 FR02 FR03 FR10 GA25 JA14 JA15 JA17 JA19 JA35 JA36 JA37 JA38 JA39 JA43 JA56 KA01 KA05 KA19 MA06 MA17 MA19 PR21 PR22 PR23 PR33

Claims (8)

【特許請求の範囲】
1. 【請求項１】（Ａ）基体上に、第１の電極と強誘電体層
   と第２の電極とから成るメモリセルを作製する工程と、 （Ｂ）全面に絶縁層を形成する工程と、 （Ｃ）絶縁層に熱処理を施す工程と、 （Ｄ）第２の電極の上方の絶縁層に開口部を形成する工
   程と、 （Ｅ）開口部内を含む絶縁層上に配線材料層を形成した
   後、絶縁層上の配線材料層をパターニングして配線を形
   成する工程、を具備することを特徴とする強誘電体型不
   揮発性半導体メモリの製造方法。
2. 【請求項２】絶縁層は、下から、水素ガス不透過層及び
   絶縁材料層の積層構造から成ることを特徴とする請求項
   １に記載の強誘電体型不揮発性半導体メモリの製造方
   法。
3. 【請求項３】水素ガス不透過層は酸化アルミニウムから
   成り、絶縁材料層は二酸化ケイ素系材料から成ることを
   特徴とする請求項２に記載の強誘電体型不揮発性半導体
   メモリの製造方法。
4. 【請求項４】酸化アルミニウムの厚さは、３×１０^-8ｍ
   乃至１×１０^-7ｍであることを特徴とする請求項３に記
   載の強誘電体型不揮発性半導体メモリの製造方法。
5. 【請求項５】前記工程（Ｃ）おける熱処理を、酸素ガス
   雰囲気又は不活性ガス雰囲気で行うことを特徴とする請
   求項１に記載の強誘電体型不揮発性半導体メモリの製造
   方法。
6. 【請求項６】前記工程（Ｃ）おける熱処理の温度は、１
   ００゜Ｃ乃至７００゜Ｃであることを特徴とする請求項
   １に記載の強誘電体型不揮発性半導体メモリの製造方
   法。
7. 【請求項７】前記工程（Ｃ）おける熱処理の温度は、４
   ００゜Ｃ乃至６００゜Ｃであることを特徴とする請求項
   ６に記載の強誘電体型不揮発性半導体メモリの製造方
   法。
8. 【請求項８】前記工程（Ｃ）おける熱処理の温度は、そ
   れ以降の工程におけるプロセス温度以上であることを特
   徴とする請求項１に記載の強誘電体型不揮発性半導体メ
   モリの製造方法。