JP3918515B2 - 強誘電体型不揮発性半導体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体型不揮発性半導体メモリ（所謂ＦＥＲＡＭ）に関する。
【０００２】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する場合がある）は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【０００３】
この不揮発性メモリは、強誘電体薄膜の高速分極反転とその残留分極を利用し、強誘電体層を有するキャパシタ部の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、メモリセル（キャパシタ部）と選択用トランジスタとから構成されている。メモリセル（キャパシタ部）は、例えば、下部電極、上部電極、及び、これらの電極間に挟まれた強誘電体層から構成されている。この不揮発性メモリにおけるデータの書込みや読出しは、図２９に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は残留分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐr、マイナス方向の外部電界が印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図２９の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐrの状態（図２９の「Ａ」参照）の場合を「１」とする。
【０００４】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図２９の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、メモリセル（キャパシタ部）の蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図２９の「Ｄ」の状態となってしまう。即ち、読出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【０００５】
現在主流となっている不揮発性メモリの構造及びその動作は、米国特許第４８７３６６４号において、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。この不揮発性メモリは、図３０に回路図を示すように、２つの不揮発性メモリセルから構成されている。尚、図３０において、１つの不揮発性メモリを点線で囲った。各不揮発性メモリは、例えば、選択用トランジスタＴＲ11，ＴＲ12、メモリセル（キャパシタ部）ＦＣ11，ＦＣ12から構成されている。
【０００６】
尚、２桁の添字、例えば添字「１１」は、本来、添字「１，１」と表示すべき添字であるが、表示の簡素化のため、２桁の添字で表示する場合がある。３桁の添字も同様である。また、添字「Ｍ」を、例えば複数のメモリセルやプレート線を総括的に表示する場合に使用し、添字「ｍ」を、例えば複数のメモリセルやプレート線を個々に表示する場合に使用し、添字「Ｎ」を、例えば選択用トランジスタやメモリユニットを総括的に表示する場合に使用し、添字「ｎ」を、例えば選択用トランジスタやメモリユニットを個々に表示する場合に使用する。
【０００７】
そして、それぞれのメモリセルに相補的なデータを書き込むことにより、１ビットを記憶する。図３０において、符号「ＷＬ」はワード線を示し、符号「ＢＬ」はビット線を示し、符号「ＰＬ」はプレート線を意味する。１つの不揮発性メモリに着目すると、ワード線ＷＬ1は、ワード線デコーダ／ドライバＷＤに接続されている。また、ビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されている。更には、プレート線ＰＬ1は、プレート線デコーダ／ドライバＰＤに接続されている。
【０００８】
このような構造を有する不揮発性メモリにおいて、記憶されたデータを読み出す場合、ワード線ＷＬ1を選択し、更には、プレート線ＰＬ1を駆動すると、相補的なデータが、対となったメモリセル（キャパシタ部）ＦＣ11，ＦＣ12から選択用トランジスタＴＲ11，ＴＲ12を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。
【０００９】
１つの不揮発性メモリは、ワード線ＷＬ1、及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、１つの不揮発性メモリの最小面積は、加工最小寸法をＦとしたとき、８Ｆ2である。従って、このような構造を有する不揮発性メモリの最小面積は８Ｆ2である。
【００１０】
このような構造の不揮発性メモリを大容量化しようとした場合、その実現は加工寸法の微細化に依存するしかない。また、１つの不揮発性メモリを構成するために２つの選択用トランジスタ及び２つのメモリセル（キャパシタ部）が必要とされる。更には、ワード線と同じピッチでプレート線を配設する必要がある。それ故、不揮発性メモリを最小ピッチで配置することは殆ど不可能であり、現実には、１つの不揮発性メモリの占める面積は、８Ｆ2よりも大幅に増加してしまう。
【００１１】
しかも、不揮発性メモリと同等のピッチで、ワード線デコーダ／ドライバＷＤ及びプレート線デコーダ／ドライバＰＤを配設する必要がある。言い換えれば、１つのロー・アドレスを選択するために２つのデコーダ／ドライバが必要とされる。従って、周辺回路のレイアウトが困難となり、しかも、周辺回路の占有面積も大きなものとなる。
【００１２】
不揮発性メモリの面積を縮小する手段の１つが、特開平９−１２１０３２号公報から公知である。図３１に等価回路を示すように、この特許公開公報に開示された不揮発性メモリは、１つの選択用トランジスタＴＲ1の一端に並列にそれぞれの下部電極が接続された複数のメモリセルＭＣ1M（例えば、Ｍ＝４）から構成されている。また、この不揮発性メモリと対となった不揮発性メモリも、１つの選択用トランジスタＴＲ2の一端に並列にそれぞれの下部電極が接続された複数のメモリセルＭＣ2M（例えば、Ｍ＝４）から構成されている。選択用トランジスタＴＲ1，ＴＲ2の他端は、それぞれ、ビット線ＢＬ1，ＢＬ2に接続されている。対となったビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されている。また、メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）の上部電極は共通のプレート線ＰＬmに接続されており、プレート線ＰＬmはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。更には、このように対となった多数の不揮発性メモリがプレート線方向に配列されて、不揮発性メモリアレイを構成している。不揮発性メモリアレイを構成する不揮発性メモリにおけるメモリセルＭＣnmにおいては、プレート線ＰＬmは共通である。
【００１３】
そして、対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬを選択し、プレート線ＰＬj（ｍ≠ｊ）には（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例えば、電源電圧である。これによって、相補的なデータが、対となったメモリセルＭＣ1m，ＭＣ2mから選択用トランジスタＴＲ1，ＴＲ2を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。
【００１４】
対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）で共有するが故に、１ビット当たりの選択用トランジスタＴＲ1，ＴＲ2の数が少なくて済み、また、ワード線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化を図り易い。しかも、周辺回路についても、１本のワード線デコーダ／ドライバＷＤとＭ本のプレート線デコーダ／ドライバＰＤでＭビットを選択することができる。従って、このような構成を採用することで、セル面積が８Ｆ2に近いレイアウトを実現可能であり、ＤＲＡＭ並のチップサイズを実現することができる。
【００１５】
【発明が解決しようとする課題】
このように、特開平９−１２１０３２号公報に開示された不揮発性メモリの面積を縮小する手法は、非常に効果的な手法であるが、不揮発性メモリの面積の一層の縮小化、高集積化、大容量化に対する強い要請がある。ところで、単に、メモリセルＭＣ1mとメモリセルＭＣ2mとを層間絶縁層を介して積層することによっても不揮発性メモリの面積の縮小化を図ることは可能であるが、製造プロセスの複雑化、接続孔のアスペクト比の増加に伴い接続孔の形成が困難となるといった問題が生じる。
【００１６】
従って、本発明の目的は、メモリセルを単に積層するのではなく、強誘電体型不揮発性半導体メモリの面積の一層の縮小化、一層高度な集積化、大容量化を図ることができ、しかも、メモリセルを単に積層するよりも、製造プロセスの簡素化を図ることができ、接続孔のアスペクト比の増加を抑制することが可能な強誘電体型不揮発性半導体メモリを提供することにある。
【００１７】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）の第１のメモリセルから構成された第１のメモリユニットと、
（Ｄ）Ｍ個の第２のメモリセルから構成された第２のメモリユニットと、
（Ｅ）Ｍ本の第１のプレート線と、
（Ｆ）Ｍ本の第２のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１及び第２のメモリユニットにおいて、第１及び第２のメモリセルを構成する第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
第１のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルの第２の電極は、第ｍ番目の第１のプレート線に接続されており、
第２のメモリユニットにおいて、第ｍ番目の第２のメモリセルの第２の電極は、第ｍ番目の第２のプレート線に接続されていることを特徴とする。
【００１８】
本発明の第１の態様に係る強誘電体型不揮発性半導体メモリにあっては、第１のメモリセルの第２の電極は、第１のメモリセルを構成する強誘電体層を介して共通の第１の電極の下方に設けられており、第２のメモリセルの第２の電極は、第２のメモリセルを構成する強誘電体層を介して共通の第１の電極の上方に設けられている構造とすることができる。第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のプレート線と、第ｍ番目の第２のプレート線とを別々に駆動する構成とすることができる。この場合、第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と等しい構成とすることもできるし、第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と異なる構成とすることもできる。
【００１９】
上記の目的を達成するための本発明の第２の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）の第１のメモリセルから構成されたＮ個（但し、Ｎ≧２）の第１のメモリユニットと、
（Ｄ）Ｍ個の第２のメモリセルから構成されたＮ個の第２のメモリユニットと、
（Ｅ）Ｍ×Ｎ本の第１のプレート線と、
（Ｆ）Ｍ×Ｎ本の第２のプレート線、
から成り、
第ｎ’層目（但し、ｎ’＝１，２，・・・，Ｎ−１）の第１及び第２のメモリユニットは、第（ｎ’＋１）層目の第１及び第２のメモリユニットと層間絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第ｎ層目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１及び第２のメモリセルを構成する第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
第ｎ層目の第１のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目の第１のプレート線に接続されており、
第ｎ層目の第２のメモリユニットにおいて、第ｍ番目の第２のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目の第２のプレート線に接続されていることを特徴とする。
【００２０】
本発明の第２の態様に係る強誘電体型不揮発性半導体メモリにあっては、第ｎ層目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１のメモリセルの第２の電極は、第１のメモリセルを構成する強誘電体層を介して共通の第１の電極の下方に設けられており、第２のメモリセルの第２の電極は、第２のメモリセルを構成する強誘電体層を介して共通の第１の電極の上方に設けられている構造とすることができる。第［（ｎ−１）Ｍ＋ｍ］番目（但し、ｍ＝１，２・・・，Ｍ）の第１のプレート線と第［（ｎ−１）Ｍ＋ｍ］番目の第２のプレート線とを別々に駆動する構成とすることができる。この場合、第ｎ層目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第ｎ層目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と等しい構成とすることもできるし、第ｎ層目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第ｎ層目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と異なる構成とすることもできる。
【００２１】
上記の目的を達成するための本発明の第３の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）の第１のメモリセルから構成されたＮ個の第１のメモリユニットと、
（Ｄ）Ｍ個の第２のメモリセルから構成されたＮ個の第２のメモリユニットと、
（Ｅ）Ｍ本の第１のプレート線と、
（Ｆ）Ｍ本の第２のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第ｎ番目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１及び第２のメモリセルを構成する第１の電極は共通であり、該共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第ｎ番目の第１のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルの第２の電極は、第ｍ番目の第１のプレート線に接続されており、
第ｎ番目の第２のメモリユニットにおいて、第ｍ番目の第２のメモリセルの第２の電極は、第ｍ番目の第２のプレート線に接続されていることを特徴とする。
【００２２】
本発明の第３の態様に係る強誘電体型不揮発性半導体メモリにあっては、第ｎ番目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１のメモリセルの第２の電極は、第１のメモリセルを構成する強誘電体層を介して共通の第１の電極の下方に設けられており、第２のメモリセルの第２の電極は、第２のメモリセルを構成する強誘電体層を介して共通の第１の電極の上方に設けられている構造とすることができる。第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のプレート線と第ｍ番目の第２のプレート線とを別々に駆動する構成とすることができる。この場合、第ｎ番目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第ｎ番目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と等しい構成とすることもできるし、第ｎ番目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第ｎ番目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と異なる構成とすることもできる。
【００２３】
上記の目的を達成するための本発明の第４の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）の第１のメモリセルから構成されたＮ個の第１のメモリユニットと、
（Ｄ）Ｍ個の第２のメモリセルから構成されたＮ個の第２のメモリユニットと、
（Ｅ）Ｍ本の第１のプレート線と、
（Ｆ）Ｍ本の第２のプレート線と、
（Ｇ）Ｍ×（Ｎ−１）本の共通プレート線、
から成り、
第ｎ’層目（但し、ｎ’＝１，２，・・・，Ｎ−１）の第１及び第２のメモリユニットは、第（ｎ’＋１）層目の第１及び第２のメモリユニットと積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第ｎ層目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１及び第２のメモリセルを構成する第１の電極は共通であり、該共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第１層目の第１のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルの第２の電極は、第ｍ番目の第１のプレート線に接続されており、
第Ｎ層目の第２のメモリユニットにおいて、第ｍ番目の第２のメモリセルの第２の電極は、第ｍ番目の第２のプレート線に接続されており、
第ｎ’層目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極、及び、第（ｎ’＋１）層目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極は共通であり、且つ、第［（ｎ’−１）Ｍ＋ｍ］番目の共通プレート線に接続されていることを特徴とする。
【００２４】
本発明の第４の態様に係る強誘電体型不揮発性半導体メモリにあっては、第ｎ層目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１のメモリセルの第２の電極は、第１のメモリセルを構成する強誘電体層を介して共通の第１の電極の下方に設けられており、第２のメモリセルの第２の電極は、第２のメモリセルを構成する強誘電体層を介して共通の第１の電極の上方に設けられている構造とすることができる。第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のプレート線と、第ｍ番目の第２のプレート線と、第［（ｎ’−１）Ｍ＋ｍ］番目（但し、ｎ’＝１，２，・・・，Ｎ−１）の共通プレート線とを別々に駆動する構成としてもよいし、第ｍ番目の第１のプレート線と、第ｍ番目の第２のプレート線とを接続し、同時に駆動する構成としてもよい。これらの場合、第ｎ層目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第ｎ層目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と等しい構成とすることもできるし、第ｎ層目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第ｎ層目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と異なる構成とすることもできる。
【００２５】
本発明の第１の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリ（以下、これらを総称して、単に、本発明と呼ぶ場合がある）にあっては、強誘電体型不揮発性半導体メモリを一対とし（便宜上、不揮発性メモリ−Ａ、不揮発性メモリ−Ｂと呼ぶ）、これらの強誘電体型不揮発性半導体メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルのそれぞれに１ビットを記憶する構成とすることができる。この場合、一対の不揮発性メモリ−Ａ及び不揮発性メモリ−Ｂを構成するビット線は、同一のセンスアンプに接続されている構成とすることができるが、これに限定するものではない。一方、不揮発性メモリ−Ａを構成する選択用トランジスタと、不揮発性メモリ−Ｂを構成する選択用トランジスタとは、異なるワード線に接続されている。そして、不揮発性メモリ−Ａ及び不揮発性メモリ−Ｂとを対として、これらにおいて、対となったメモリセルのそれぞれに１ビットのデータを記憶する。
【００２６】
あるいは又、本発明にあっては、強誘電体型不揮発性半導体メモリを一対とし（不揮発性メモリ−Ａ、不揮発性メモリ−Ｂ）、これらの強誘電体型不揮発性半導体メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルに相補的に１ビットを記憶する構成とすることができる。この場合、一対の不揮発性メモリ−Ａ及び不揮発性メモリ−Ｂを構成するビット線は、同一のセンスアンプに接続されている構成とすることができる。一方、不揮発性メモリ−Ａを構成する選択用トランジスタと、不揮発性メモリ−Ｂを構成する選択用トランジスタとは、同一のワード線に接続されていてもよいし、異なるワード線に接続されていてもよい。但し、後者の場合、不揮発性メモリ−Ａを構成する選択用トランジスタと、不揮発性メモリ−Ｂを構成する選択用トランジスタとを、同時に駆動する。そして、不揮発性メモリ−Ａ及び不揮発性メモリ−Ｂとを対として、これらにおいて、対となったメモリセルに相補的なデータを記憶する。
【００２７】
本発明の第３の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｎ個の第１及び第２のメモリユニットは、同じ絶縁層上に形成されていてもよいし、第ｎ’層目（但し、ｎ’＝１，２，・・・，Ｎ−１）の第１及び第２のメモリユニットは、第（ｎ’＋１）層目の第１及び第２のメモリユニットと層間絶縁層を介して積層されていてもよい。
【００２８】
本発明においては、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、本発明の第２の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【００２９】
本発明の第２の態様あるいは第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、あるいは又、本発明の第３の態様に係る強誘電体型不揮発性半導体メモリの好ましい形態においては、上方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度が、下方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度よりも低いことが好ましい。ここで、メモリセルを構成する強誘電体層の結晶化温度は、例えば、Ｘ線回折装置や表面走査型電子顕微鏡を用いて調べることができる。具体的には、例えば、強誘電体材料層を形成した後、強誘電体材料層の結晶化を行うための熱処理温度を種々変えて結晶化促進のための熱処理を行い、熱処理後の強誘電体材料層のＸ線回折分析を行い、強誘電体材料に特有の回折パターン強度（回折ピークの高さ）を評価することによって、強誘電体層の結晶化温度を求めることができる。
【００３０】
ところで、メモリユニットが積層された構成を有する強誘電体型不揮発性半導体メモリを製造する場合、強誘電体層、あるいは、強誘電体層を構成する強誘電体薄膜の結晶化のために、熱処理（結晶化熱処理と呼ぶ）を積層されたメモリユニットの段数だけ行わなければならない。従って、下段に位置するメモリユニットほど長時間の結晶化熱処理を受け、上段に位置するほどメモリユニットは短時間の結晶化熱処理を受けることになる。それ故、上段に位置するメモリユニットに対して最適な結晶化熱処理を施すと、下段に位置するメモリユニットは過度の熱負荷を受ける虞があり、下段に位置するメモリユニットの特性劣化が生じる虞がある。尚、多段のメモリユニットを作製した後、一度で結晶化熱処理を行う方法も考えられるが、結晶化の際に強誘電体層に大きな体積変化が生じたり、各強誘電体層から脱ガスが生じる可能性が高く、強誘電体層にクラックや剥がれが生じるといった問題が発生し易い。上方に位置するメモリユニットを構成する強誘電体層の結晶化温度を、下方に位置するメモリユニットを構成する強誘電体層の結晶化温度よりも低くすれば、積層されたメモリユニットの段数だけ結晶化熱処理を行っても、下方に位置するメモリユニットを構成するメモリセルの特性劣化といった問題は生じない。また、各段におけるメモリユニットを構成するメモリセルに対して、最適な条件での結晶化熱処理を行うことができ、特性の優れた強誘電体型不揮発性半導体メモリを得ることができる。以下の表１に、強誘電体層を構成する代表的な材料の結晶化温度を示すが、強誘電体層を構成する材料をかかる材料に限定するものではない。
【００３１】
【表１】
材料名 結晶化温度
Ｂｉ2ＳｒＴａ2Ｏ9 ７００〜８００゜Ｃ
Ｂｉ2Ｓｒ（Ｔａ1.5，Ｎｂ0.5）Ｏ9 ６５０〜７５０゜Ｃ
Ｂｉ4Ｔｉ3Ｏ12 ６００〜７００゜Ｃ
Ｐｂ（Ｚｒ0.48，Ｔｉ0.52）Ｏ3 ５５０〜６５０゜Ｃ
ＰｂＴｉＯ3 ５００〜６００゜Ｃ
【００３２】
本発明における強誘電体層を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【００３３】
あるいは又、強誘電体層を構成する材料は、
（ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ1-Z）2Ｏd 式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層を構成する材料は、
ＢｉXＳｒYＴａ2Ｏd 式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体層を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【００３４】
あるいは又、強誘電体層を構成する材料は、
ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd 式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。これらの各式で表される強誘電体層を構成する材料の組成を化学量論的組成で表せば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2Ｓｒ（Ｔａ，Ｎｂ）2Ｏ9等を挙げることができる。あるいは又、強誘電体層を構成する材料として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ3ＴｉＮｂＯ9、Ｂｉ3ＴｉＴａＯ9、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2ＰｂＴａ2Ｏ9等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【００３５】
あるいは又、強誘電体層を構成する材料として、ＰｂＴｉＯ3、ペロブスカイト型構造を有するＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げることができる。
【００３６】
以上に説明した強誘電体層を構成する材料において、これらの組成を化学量論的組成から外すことによって、結晶化温度を変化させることが可能である。
【００３７】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法、ビスマス−酸素結合を有するビスマス有機金属化合物（ビスマスアルコキシド化合物）を原料としたＭＯＤ（Metal Organic Decomposition）法、パルスレーザアブレーション法、スパッタ法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適した方法にて適宜行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【００３８】
プレート線は、第２の電極から延在している構成とすることが、配線構造の簡素化といった観点から好ましい。第１の電極が共通である構造として、具体的には、ストライプ状の第１の電極を形成し、かかるストライプ状の第１の電極の全面を覆うように強誘電体層を形成する構成を挙げることができる。尚、このような構造においては、第１の電極と強誘電体層と第２の電極の重複領域がメモリセルに相当する。第１の電極が共通である構造として、その他、第１の電極の所定の領域に、それぞれの強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造、あるいは又、配線層の所定の表面領域に、それぞれの第１の電極が形成され、かかるそれぞれの第１の電極上に強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造を挙げることができるが、これらの構成に限定するものではない。メモリセルの第２の電極の面積を変えるには、第１の電極の幅を一定とし、第２の電極の幅を変える方法が簡便である。本発明の第４の態様に係る強誘電体型不揮発性半導体メモリにおいて、第２の電極が共通である構造として、具体的には、第ｎ’層目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの強誘電体層と、第（ｎ’＋１）層目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの強誘電体層とによって、第２の電極を挟み込む構造を挙げることができる。
【００３９】
更には、本発明において、例えば、強誘電体層の下に第２の電極を形成し、強誘電体層の上に第１の電極を形成する構成の場合、メモリセルを構成する第２の電極は、所謂ダマシン構造を有する構成とすることもできる。他の電極も、同様にダマシン構造を有する構成とすることができる。
【００４０】
本発明において、第１の電極あるいは第２の電極を構成する材料として、例えば、Ｉｒ、ＩｒＯ2-X、ＩｒＯ2-X／Ｉｒ、ＳｒＩｒＯ3、Ｒｕ、ＲｕＯ2-X、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／ＩｒＯ2-X、Ｐｔ／ＲｕＯ2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造においては、「／」の前に記載された材料が強誘電体層と接する。第１の電極と第２の電極とは、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。第１の電極あるいは第２の電極を形成するためには、第１の電極を構成する導電材料層あるいは第２の電極を構成する導電材料層を形成した後の工程において、導電材料層をパターニングすればよい。導電材料層の形成は、例えばスパッタ法、反応性スパッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、メッキ法、あるいはパルスレーザアブレーション法といった導電材料層を構成する材料に適した方法にて適宜行うことができる。また、導電材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【００４１】
選択用トランジスタや各種のトランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。ビット線を構成する材料として、不純物がドーピングされたポリシリコンや高融点金属材料を挙げることができる。選択用トランジスタと共通の第１の電極との接続、選択用トランジスタとビット線との接続は、接続孔を介して行えばよく、接続孔は、例えば、タングステンプラグや不純物をドーピングされたポリシリコンを埋め込むことによって得ることができる。
【００４２】
本発明において、層間絶縁層あるいは絶縁層、絶縁膜を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができる。
【００４３】
本発明の第１の態様〜第３の態様に係る強誘電体型不揮発性半導体メモリにおいては、第２の電極／強誘電体層／第１の電極／強誘電体層／第２の電極という積層構造あるいはサンドイッチ構造によって２つのメモリセルが構成されているので、あるいは又、本発明の第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、例えば、第２の電極／強誘電体層／第１の電極／強誘電体層／第２の電極／強誘電体層／第１の電極／強誘電体層／第２の電極という積層構造あるいはサンドイッチ構造によって４つのメモリセルが構成されているので、従来の強誘電体型不揮発性半導体メモリに比べて飛躍的に記憶容量を増大させることができ、ビット記憶単位の実効占有面積を大幅に縮小することが可能となる。しかも、積層された２つのメモリセルによって１つの第１の電極が共有されるが故に、２つのメモリセルを層間絶縁層を介して積層する構造と比べて、第１の電極の形成回数を少なくすることができるし、接続孔のアスペクト比の増加を回避することができる。
【００４４】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００４５】
（実施の形態１）
実施の形態１は、本発明の第１の態様に係る強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する）に関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態１の不揮発性メモリを切断したときの模式的な一部断面図を図１に示し、実施の形態１の不揮発性メモリの回路図を図２に示す。尚、図２の回路図においてはプレート線の延びる方向に隣接する２つの不揮発性メモリＭA，ＭBを図示し、図１には１つの不揮発性メモリＭAを図示したが、不揮発性メモリＭBは図１の紙面垂直方向に設けられている。不揮発性メモリＭAと不揮発性メモリＭBは同じ構造を有するので、以下、不揮発性メモリＭAについて説明を行う。尚、このように対となった多数の不揮発性メモリがプレート線方向に配列されて、不揮発性メモリアレイを構成している。
【００４６】
この不揮発性メモリＭAは、
（Ａ）ビット線ＢＬAと、
（Ｂ）選択用トランジスタＴＲAと、
（Ｃ）Ｍ個（但し、Ｍ≧２であり、実施の形態１においてはＭ＝４）の第１のメモリセルＭＣA1Mから構成された第１のメモリユニットＭＵA1と、
（Ｄ）Ｍ個の第２のメモリセルＭＣA2Mから構成された第２のメモリユニットＭＵA2と、
（Ｅ）Ｍ本の第１のプレート線ＰＬ1Mと、
（Ｆ）Ｍ本の第２のプレート線ＰＬ2M、
から構成されている。
【００４７】
そして、各メモリセルＭＣA1m，ＭＣA2mは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、各第１のメモリセルＭＣA1mは、第１の電極２１と、強誘電体層２２Ａと、第２の電極２３Ａから成り、各第２のメモリセルＭＣA2mは、第１の電極２１と、強誘電体層２２Ｂと、第２の電極２３Ｂから成る。そして、第１及び第２のメモリユニットＭＵA1，ＭＵA2において、第１及び第２のメモリセルＭＣA1M，ＭＣA2Mを構成する第１の電極２１は共通であり、この共通の第１の電極（共通ノードＣＮAと呼ぶ）は、選択用トランジスタＴＲAを介してビット線ＢＬAに接続されている。更には、第１のメモリユニットＭＵA1において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルＭＣA1mの第２の電極２３Ａは、第ｍ番目の第１のプレート線ＰＬ1mに接続されており、第２のメモリユニットＭＵA2において、第ｍ番目の第２のメモリセルＭＣA2mの第２の電極２３Ｂは、第ｍ番目の第２のプレート線ＰＬ2mに接続されている。
【００４８】
尚、第１のメモリセルＭＣA1Mの第２の電極２３Ａは、第１のメモリセルＭＣA1Mを構成する強誘電体層２２Ａを介して共通の第１の電極（共通ノードＣＮA）の下方に設けられ、第２のメモリセルＭＣA2Mの第２の電極２３Ｂは、第２のメモリセルＭＣA2Mを構成する強誘電体層２２Ｂを介して共通の第１の電極（共通ノードＣＮA）の上方に設けられている。また、第１のメモリユニットＭＵA1における第ｍ番目の第１のメモリセルＭＣA1mの第２の電極２３Ａの面積は、第２のメモリユニットＭＵA2における第ｍ番目の第２のメモリセルＭＣA2mの第２の電極２３Ｂの面積と等しい。
【００４９】
選択用トランジスタＴＲAの一方のソース／ドレイン領域１４は接続孔１５を介してビット線ＢＬAに接続され、選択用トランジスタＴＲAの他方のソース／ドレイン領域１４は、絶縁層１６に設けられた開口部内に形成された接続孔１７を介して、メモリユニットＭＵA1，ＭＵA2における共通の第１の電極２１（第１の共通ノードＣＮA）に接続されている。また、ビット線ＢＬAはセンスアンプＳＡに接続されている。プレート線ＰＬ1M，ＰＬ2Mはプレート線デコーダ／ドライバＰＤに接続されており、別々に、独立して駆動される。更には、選択用トランジスタＴＲAの作動を制御するワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬは、図１の紙面垂直方向に延びており、図１の紙面垂直方向に隣接する別の不揮発性メモリＭBを構成する選択用トランジスタＴＲBと共通である。また、不揮発性メモリＭAを構成するメモリセルＭＣA1m，ＭＣA2mの第２の電極２３Ａ，２３Ｂは、図１の紙面垂直方向に隣接する別の不揮発性メモリＭBを構成するメモリセルＭＣB1m，ＭＣB2mの第２の電極２３Ａ，２３Ｂと共通であり、プレート線ＰＬ1m，ＰＬ2mを兼ねている。
【００５０】
実施の形態１においては、一対の不揮発性メモリＭA，ＭBを構成し、且つ、プレート線ＰＬnmが共通とされた一対のメモリセルＭＣAnm，ＭＣBnmに相補的に１ビットを記憶する。
【００５１】
以下、このような実施の形態１の不揮発性メモリからデータを読出し、再書込みする方法について、説明する。尚、一例として、対となったメモリセルＭＣA11，ＭＣB11からデータを読み出すものとし、メモリセルＭＣA11にはデータ「１」が、メモリセルＭＣB11にはデータ「０」が記憶されているとする。図３に動作波形を示す。尚、図３中、括弧内の数字は、以下に説明する工程の番号と対応している。
【００５２】
（１）待機状態では、全てのビット線、ワード線、全てのプレート線が０ボルトとなっている。更には、全ての共通ノードも０ボルトで浮遊状態となっている。
【００５３】
（２）データ読出し時、選択プレート線ＰＬ11にＶccを印加する。ここで、Ｖccは、例えば、電源電圧である。このとき、選択メモリセルＭＣA11にデータ「１」が記憶されているので、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮAの電位が上昇する。一方、選択メモリセルＭＣB11にはデータ「０」が記憶されているので、強誘電体層に分極反転が生ぜず、共通ノードＣＮBの電位は殆ど上昇しない。即ち、共通ノードＣＮBは、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬj（ｊ≠１１）にカップリングされているので、共通ノードＣＮBの電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣA11，ＭＣB11に記憶されたデータに依存して共通ノードＣＮA，ＣＮBの電位に変化が生じる。
【００５４】
（３）次に、ビット線ＢＬA，ＢＬBを浮遊状態とし、選択用トランジスタＴＲA，ＴＲBをオン状態とする。これによって、選択メモリセルＭＣA11，ＭＣB11に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮA，ＣＮB）に生じた電位により、ビット線ＢＬA，ＢＬBに電位が生じる。
【００５５】
（４）次いで、選択用トランジスタＴＲA，ＴＲBをオフ状態とする。そして、かかるビット線ＢＬA，ＢＬBの電位をセンスアンプＳＡにてラッチし、センスアンプＳＡを活性化してデータを増幅し、データの読出し動作を完了する。１ビットのこのデータは外部に出力される。
【００５６】
以上の動作によって、選択メモリセルＭＣA11，ＭＣB11に記憶されていたデータが一旦破壊されてしまうので、データの再書込み動作を行う。
【００５７】
（５）そのために、先ず、ビット線ＢＬA，ＢＬBをセンスアンプＳＡによって充放電させ、各メモリセルＭＣA11，ＭＣB11に記憶されていたデータに依存して、ビット線ＢＬAにＶccを印加し、ビット線ＢＬBに０ボルトを印加する。
【００５８】
（６）そして、非選択プレート線ＰＬjの電位を（１／２）Ｖccとする。これによって、非選択メモリセルには、ディスターブが加わった状態となる。
【００５９】
（７）その後、選択用トランジスタＴＲA，ＴＲBをオン状態とする。これによって、共通ノードＣＮA，ＣＮBの電位はビット線ＢＬA，ＢＬBの電位と等しくなる。即ち、選択メモリセルＭＣA11に記憶されていたデータが「１」であるが故に、共通ノードＣＮAの電位はＶccとなり、選択メモリセルＭＣB11に記憶されていたデータが「０」であるが故に、共通ノードＣＮBの電位は０ボルトとなる。選択プレート線ＰＬ11の電位はＶccのままであるが故に、共通ノードＣＮBの電位が０ボルトであり、選択メモリセルＭＣB11にはデータ「０」が再書込みされる。
【００６０】
（８）次に、選択プレート線ＰＬ11の電位を０ボルトとする。これによって、選択メモリセルＭＣA11に記憶されていたデータが「１」であり、共通ノードＣＮAの電位がＶccであるが故に、データ「１」が再書き込みされる。選択メモリセルＭＣB11にデータ「０」が既に再書込みされているので、選択メモリセルＭＣB11に変化は生じない。
【００６１】
（９）その後、ビット線ＢＬA，ＢＬBを０ボルトとする。
【００６２】
（１０）最後に、非選択プレート線ＰＬjを０ボルトとし、選択用トランジスタＴＲA，ＴＲBをオフ状態とする。
【００６３】
以下、半導体基板等の模式的な一部断面図である図４〜図７を参照して実施の形態１の不揮発性メモリの製造方法を説明するが、他の実施の形態あるいはその変形における不揮発性メモリも、実質的に同様の方法で製造することができる。
【００６４】
［工程−１００］
先ず、不揮発性メモリにおける選択用トランジスタとして機能するＭＯＳ型トランジスタを半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線ＷＬを兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ2層を形成した後、このＳｉＯ2層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール（図示せず）を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１４を形成する。
【００６５】
［工程−１１０］
次いで、ＳｉＯ2から成る下層絶縁層をＣＶＤ法にて形成した後、一方のソース／ドレイン領域１４の上方の下層絶縁層に開口部をＲＩＥ法にて形成する。そして、かかる開口部内を含む下層絶縁層上に不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。これによって、接続孔（コンタクトプラグ）１５が形成される。次に、下層絶縁層上のポリシリコン層をパターニングすることによって、ビット線ＢＬAを形成する。その後、ＢＰＳＧから成る上層絶縁層をＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る上層絶縁層の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、上層絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えば化学的機械的研磨法（ＣＭＰ法）にて上層絶縁層の頂面を化学的及び機械的に研磨し、上層絶縁層を平坦化することが望ましい。尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１６と呼ぶ。
【００６６】
［工程−１２０］
次に、他方のソース／ドレイン領域１４の上方の絶縁層１６に開口部をＲＩＥ法にて形成した後、かかる開口部内を、不純物をドーピングしたポリシリコンで埋め込み、接続孔（コンタクトプラグ）１７を完成させる（図４参照）。ビット線ＢＬAは、下層絶縁層上を、図１の左右方向に接続孔１７と接触しないように延びている。
【００６７】
尚、接続孔１７は、絶縁層１６に形成された開口部内に、例えば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサイドから成る金属配線材料を埋め込むことによって形成することもできる。接続孔１７の頂面は絶縁層１６の表面と略同じ平面に存在していてもよいし、接続孔１７の頂部が絶縁層１６の表面に延在していてもよい。タングステンにて開口部を埋め込み、接続孔１７を形成する条件を、以下の表２に例示する。尚、タングステンにて開口部を埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口部内を含む絶縁層１６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。
【００６８】
【表２】
Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件
プロセスガス：Ａｒ＝３５sccm
圧力 ：０．５２Ｐａ
ＲＦパワー ：２ｋＷ
基板の加熱 ：無し
ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件
プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm
圧力 ：１．０Ｐａ
ＲＦパワー ：６ｋＷ
基板の加熱 ：無し
タングステンのＣＶＤ形成条件
使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm
圧力 ：１０．７ｋＰａ
形成温度：４５０゜Ｃ
タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件
第１段階のエッチング：タングステン層のエッチング
使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm
圧力 ：４６Ｐａ
ＲＦパワー：２７５Ｗ
第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング
使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm
圧力 ：６．５Ｐａ
ＲＦパワー：２５０Ｗ
【００６９】
［工程−１３０］
次に、絶縁層１６及び接続孔１７上に、絶縁膜１６Ａを形成し、第１のメモリセルＭＣA1Mを構成する第２の電極２３Ａ及びプレート線ＰＬ1Mを形成すべき絶縁膜１６Ａの部分に溝部を形成する。そして、第２の電極２３Ａを構成する導電材料層（例えば、ＩｒＯ2-X層）を溝部内を含む絶縁膜１６Ａの上に形成した後、絶縁膜１６Ａの上の導電材料層を化学的機械的研磨法（ＣＭＰ法）にて除去する。こうして、所謂ダマシン構造を有する第２の電極２３Ａ及びプレート線ＰＬ1Mを形成することができる（図５参照）。
【００７０】
［工程−１４０］
その後、例えば、ＭＯＤ法やＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料（具体的には、例えば、結晶化温度７５０゜ＣのＢｉ2ＳｒＴａ2Ｏ9）から成る強誘電体薄膜を全面に形成する。その後、２５０゜Ｃの空気中で乾燥処理を行った後、７５０゜Ｃの酸素ガス雰囲気で１時間の熱処理を施し、結晶化を促進させた後、必要に応じて、フォトリソグラフィ技術、ドライエッチング技術に基づき強誘電体薄膜をパターニングして、強誘電体層２２Ａを得る（図６参照）。
【００７１】
［工程−１５０］
次いで、全面に絶縁膜１６Ｂを形成し、第１の電極２１を形成すべき絶縁膜１６Ｂの部分に溝部を形成し、更に、接続孔１７の上方の絶縁膜１６Ａ，１６Ｂを除去する。そして、溝部内及び接続孔１７の上方を含む絶縁膜１６Ｂの全面に第１の電極を構成する導電材料層（例えば、ＩｒＯ2-X層）を形成した後、絶縁膜１６Ｂ上の導電材料層をＣＭＰ法にて除去する。こうして、所謂ダマシン構造を有する第１の電極２１（共通ノードＣＮA）を形成することができる（図７参照）。
【００７２】
［工程−１６０］
次に、例えば、ＭＯＤ法やＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料（具体的には、例えば、結晶化温度７００゜ＣのＢｉ2Ｓｒ（Ｔａ1.5，Ｎｂ0.5）Ｏ9）から成る強誘電体薄膜を全面に形成する。その後、２５０゜Ｃの空気中で乾燥処理を行った後、７００゜Ｃの酸素ガス雰囲気で１時間の熱処理を施し、結晶化を促進させた後、必要に応じて、フォトリソグラフィ技術、ドライエッチング技術に基づき強誘電体薄膜をパターニングして、強誘電体層２２Ｂを得る。
【００７３】
［工程−１７０］
その後、全面に絶縁膜（図示せず）を形成し、第２のメモリセルＭＣA2Mを構成する第２の電極２３Ｂ及びプレート線ＰＬ2Mを形成すべき絶縁膜の部分に溝部を形成する。そして、第２の電極２３Ｂを構成する導電材料層（例えば、下からＩｒＯ2-X層、Ｐｔ層）を溝部内を含む絶縁膜の上に形成した後、絶縁膜の上の導電材料層をＣＭＰ法にて除去する。これによって、所謂ダマシン構造を有する第２の電極２３Ｂ及びプレート線ＰＬ2Mを形成することができる。
【００７４】
［工程−１８０］
その後、全面に例えばＡｌ2Ｏ3から成る保護膜（図示せず）を形成し、更に、絶縁膜２６Ａを全面に形成する。こうして、図１に示す構造の不揮発性メモリを完成することができる。尚、図１においては、絶縁膜１６Ａ，１６Ｂ等の図示を省略した。
【００７５】
尚、後述するメモリセルを層間絶縁層を介して積層した構造を有する不揮発性メモリの製造においては、その後、例えば、［工程−１７０］の後、全面に層間絶縁層を形成し、［工程−１２０］〜［工程−１７０］を実行するといった工程を適宜繰り返し、最後に、［工程−１８０］を実行すればよい。尚、層間絶縁層を介して上方に形成する強誘電体層を、例えば、結晶化温度６５０゜ＣのＢｉ4Ｔｉ3Ｏ12から構成すれことが好ましいが、これに限定するものではない。尚、Ｂｉ4Ｔｉ3Ｏ12から成る強誘電体層に対して、結晶化促進のための熱処理を、６５０゜Ｃの酸素ガス雰囲気で１時間、行えばよい。
【００７６】
各第２の電極はプレート線を兼ねていなくともよい。この場合には、絶縁膜２６Ａの形成完了後、第２の電極２３Ａ，２３Ｂを接続孔（ビアホール）によって接続し、併せて、絶縁膜２６Ａ上に、かかる接続孔と接続したプレート線を形成すればよい。
【００７７】
以上の製造工程にいては、ダマシン構造を得るために、絶縁膜の形成、溝部の形成、電極等の形成、電極等の平坦化処理の順に実行しているが、その代わりに、電極等の形成、絶縁膜の形成、絶縁膜の平坦化処理の順に実行してもよい。また、電極等の構造はダマシン構造に限定するものではない。
【００７８】
例えば、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜の形成条件を以下の表３に例示する。尚、表３中、「ｔｈｄ」は、テトラメチルヘプタンジオネートの略である。また、表３に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【００７９】
【表３】
ＭＯＣＶＤ法による形成
ソース材料 ：Ｓｒ（ｔｈｄ）2−tetraglyme
Ｂｉ（Ｃ6Ｈ5）3
Ｔａ（Ｏ−ｉＣ3Ｈ7）4（ｔｈｄ）
形成温度 ：４００〜７００゜Ｃ
プロセスガス：Ａｒ／Ｏ2＝１０００／１０００ｃｍ3
形成速度 ：５〜２０ｎｍ／分
【００８０】
あるいは又、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜をパルスレーザアブレーション法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全面に形成することもできる。これらの場合の形成条件を以下に例示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【００８１】
【表４】
パルスレーザアブレーション法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、５Ｈｚ）
形成温度 ：４００〜８００゜Ｃ
酸素濃度 ：３Ｐａ
【００８２】
【表５】
ゾル−ゲル法による形成
原料：Ｂｉ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）3
［ビスマス・２エチルヘキサン酸，Ｂｉ（ＯＯｃ）3］
Ｓｒ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）2
［ストロンチウム・２エチルヘキサン酸，Ｓｒ（ＯＯｃ）2］
Ｔａ（ＯＥｔ）5 ［タンタル・エトキシド］
スピンコート条件：３０００ｒｐｍ×２０秒
乾燥：２５０゜Ｃ×７分
焼成：７００〜８００゜Ｃ×１時間（必要に応じてＲＴＡ処理を加える）
【００８３】
【表６】
ＲＦスパッタ法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2
雰囲気圧力：０．２〜１．３Ｐａ
形成温度 ：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【００８４】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタ法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表７に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ法にて形成することもできる。
【００８５】
【表７】
ターゲット ：ＰＺＴあるいはＰＬＺＴ
プロセスガス：Ａｒ／Ｏ2＝９０体積％／１０体積％
圧力 ：４Ｐａ
パワー ：５０Ｗ
形成温度 ：５００゜Ｃ
【００８６】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表８に例示する。
【００８７】
【表８】
ターゲット：ＰＺＴ又はＰＬＺＴ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2）
形成温度 ：５５０〜６００゜Ｃ
酸素濃度 ：４０〜１２０Ｐａ
【００８８】
図８に、実施の形態１の不揮発性メモリの変形例を示す。この不揮発性メモリにおいては、第１のメモリユニットＭＵA1を構成する第１のメモリセルＭＣA1Mと、第２のメモリユニットＭＵA2を構成する第２のメモリセルＭＣA2Mとは、垂直方向に揃っていない。このような構成とすることで、第２のメモリセルＭＣA2Mを製造するとき、第１のメモリセルＭＣA1Mに損傷やダメージが発生することを確実に防止することができるし、メモリセルの一層の平滑化を達成することができ、例えば、実施の形態４〜実施の形態６にて説明するような多段のメモリユニットを有する不揮発性メモリの製造が一層容易となる。
【００８９】
図９には、実施の形態１の不揮発性メモリの別の変形例を示す。この不揮発性メモリにおいては、第１のメモリユニットＭＵA1を構成する第１のメモリセルＭＣA1Mにおける第２の電極２３Ａをダマシン構造としていない。共通の第１の電極（共通ノードＣＮA）には平坦化処理が施されている。このような構造を採用することで、不揮発性メモリの製造プロセスの大幅な簡素化を図ることができる。
【００９０】
（実施の形態２）
実施の形態２は、実施の形態１の変形である。実施の形態１においては、一対の不揮発性メモリＭA，ＭBを構成し、且つ、プレート線が共通とされた一対のメモリセルＭＣAnm，ＭＣBnmに相補的に１ビットを記憶した。一方、実施の形態２においては、不揮発性メモリの回路図を図１０に示すように、不揮発性メモリＭAを構成する選択用トランジスタＴＲAと不揮発性メモリＭBを構成する選択用トランジスタＴＲBとは、独立して制御される。そして、一対の不揮発性メモリＭA，ＭBを構成し、且つ、プレート線が共通とされた一対のメモリセルＭＣAnm，ＭＣBnmのそれぞれに１ビットを記憶する。尚、不揮発性メモリの構成、構造は、実施の形態１の不揮発性メモリあるいはその変形例の構成、構造と同様とすることができるので、詳細な説明は省略する。尚、このように対となった多数の不揮発性メモリがプレート線方向に配列されて、不揮発性メモリアレイを構成している。
【００９１】
以下、このような実施の形態２の不揮発性メモリからデータを読出し、再書込みする方法について、説明する。尚、一例として、対となったメモリセルＭＣA11，ＭＣA21の内のメモリセルＭＣA11からデータを読み出すものとする。
【００９２】
（１）待機状態では、全てのビット線、ワード線、全てのプレート線が０ボルトとなっている。更には、全ての共通ノードも０ボルトで浮遊状態となっている。
【００９３】
（２）データ読出し時、選択プレート線ＰＬ11にＶccを印加する。このとき、選択メモリセルＭＣA11にデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮAの電位が上昇する。一方、選択メモリセルＭＣA11にデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードＣＮAの電位は殆ど上昇しない。即ち、共通ノードＣＮAは、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬj（ｊ≠１１）にカップリングされているので、共通ノードＣＮAの電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣA11に記憶されたデータに依存して共通ノードＣＮAの電位に変化が生じる。
【００９４】
（３）次に、ビット線ＢＬAを浮遊状態とし、ビット線ＢＬBには、データ「１」の読出し電位と、データ「０」の読出し電位の中間の参照電位を与える。そして、選択用トランジスタＴＲAをオン状態とする。これによって、選択メモリセルＭＣA11に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮA）に生じた電位により、ビット線ＢＬAに電位が生じる。
【００９５】
（４）次いで、選択用トランジスタＴＲAをオフ状態とする。そして、かかるビット線ＢＬAの電位をセンスアンプＳＡにてラッチし、センスアンプＳＡを活性化してデータを増幅し、データの読出し動作を完了する。データは外部に出力される。１ビットのこのデータは外部に出力される。
【００９６】
以上の動作によって、選択メモリセルＭＣA11に記憶されていたデータが一旦破壊されてしまうので、データの再書込み動作を行う。
【００９７】
（５）そのために、先ず、ビット線ＢＬAをセンスアンプＳＡによって充放電させ、選択メモリセルＭＣA11に記憶されていたデータに依存して、ビット線ＢＬAにＶcc又は０ボルトを印加する。
【００９８】
（６）そして、非選択プレート線ＰＬjの電位を（１／２）Ｖccとする。これによって、非選択メモリセルには、ディスターブが加わった状態となる。
【００９９】
（７）その後、選択用トランジスタＴＲAをオン状態とする。これによって、共通ノードＣＮAの電位はビット線ＢＬAの電位と等しくなる。即ち、選択メモリセルＭＣA11に記憶されていたデータが「１」の場合には、共通ノードＣＮAの電位はＶccとなり、選択メモリセルＭＣA11に記憶されていたデータが「０」の場合には、共通ノードＣＮAの電位は０ボルトとなる。選択プレート線ＰＬ11の電位はＶccのままであるが故に、共通ノードＣＮAの電位が０ボルトの場合、選択メモリセルＭＣA11にはデータ「０」が再書き込みされる。
【０１００】
（８）次に、選択プレート線ＰＬ11の電位を０ボルトとする。これによって、選択メモリセルＭＣA11に記憶されていたデータが「１」の場合には、共通ノードＣＮAの電位がＶccであるが故に、データ「１」が再書き込みされる。選択メモリセルＭＣA11にデータ「０」が既に再書き込みされていた場合には、選択メモリセルＭＣA11に変化は生じない。
【０１０１】
（９）その後、ビット線ＢＬAを０ボルトとする。
【０１０２】
（１０）最後に、非選択プレート線ＰＬjを０ボルトとし、選択用トランジスタＴＲAをオフ状態とする。
【０１０３】
尚、実施の形態２における選択用トランジスタＴＲA，ＴＲBを同時に駆動すれば、図２に示した回路と等価となり、実施の形態１と同じ動作となる。
【０１０４】
（実施の形態３）
実施の形態３も、実施の形態１の変形である。ビット線の延びる方向と平行な仮想垂直面で実施の形態３の不揮発性メモリを切断したときの模式的な一部断面図を図１１に示し、実施の形態３の不揮発性メモリの回路図を図１２に示す。尚、図１２の回路図においてはプレート線の延びる方向に隣接する２つの不揮発性メモリＭA，ＭBを図示し、図１１には１つの不揮発性メモリＭAを図示したが、不揮発性メモリＭBは図１１の紙面垂直方向に設けられている。不揮発性メモリＭAと不揮発性メモリＭBは同じ構造を有するので、以下、不揮発性メモリＭAについて説明を行う。尚、このように対となった多数の不揮発性メモリがプレート線方向に配列されて、不揮発性メモリアレイを構成している。
【０１０５】
実施の形態３においては、第１のメモリユニットＭＵA1における第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルＭＣA1mの第２の電極２３Ａの面積は、第２のメモリユニットＭＵA2における第ｍ番目の第２のメモリセルＭＣA2mの第２の電極２３Ｂの面積と異なる。この点を除き、実施の形態３の不揮発性メモリは、実施の形態１の不揮発性メモリと同じ構成、構造とすることができ、実施の形態３の不揮発性メモリのデータ読出し、再書込み方法も、実施の形態１の不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【０１０６】
尚、強誘電体層２２Ａ，２２Ｂの単位面積当たりの分極量をＰ、第ｍ番目（ｍ＝１，２・・・，Ｍ）のメモリセルＭＣmの面積をＡm、メモリセルと共通ノードＣＮの総容量をＣ0としたとき、共通ノードＣＮの電位上昇ΔＶは理論的には以下の式（１）にて与えられる。ここで、Ｄmは、メモリセルＭＣmに記憶されたバイナリデータを意味し、「０」又は「１」の値である。
【０１０７】
【数１】
ΔＶ＝（Ｐ／Ｃ0）（Ａm・Ｄm）
【０１０８】
尚、図１３に示すように、不揮発性メモリＭAを構成する選択用トランジスタＴＲAと不揮発性メモリＭBを構成する選択用トランジスタＴＲBとを独立して制御すれば、この不揮発性メモリのデータ読出し、再書込み方法は、実施の形態２の不揮発性メモリと同様とすることができる。
【０１０９】
（実施の形態４）
実施の形態４は、本発明の第２の態様に係る不揮発性メモリに関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態４の不揮発性メモリを切断したときの模式的な一部断面図を図１４に示し、実施の形態４の不揮発性メモリの回路図を図１５に示す。尚、図１４には１つの不揮発性メモリＭを図示したが、同じ構造を有する別の不揮発性メモリが図１４の紙面垂直方向に設けられている。尚、このように対となった多数の不揮発性メモリがプレート線方向に配列されて、不揮発性メモリアレイを構成している。
【０１１０】
実施の形態４の不揮発性メモリＭは、
（Ａ）ビット線ＢＬと、
（Ｂ）選択用トランジスタＴＲと、
（Ｃ）Ｍ個（但し、Ｍ≧２であり、実施の形態４においてはＭ＝４）の第１のメモリセルＭＣ1NMから構成されたＮ個（但し、Ｎ≧２で有り、実施の形態４においてはＮ＝２）の第１のメモリユニットＭＵ1Nと、
（Ｄ）Ｍ個の第２のメモリセルＭＣ2NMから構成されたＮ個の第２のメモリユニットＭＵ2Nと、
（Ｅ）Ｍ×Ｎ本の第１のプレート線と、
（Ｆ）Ｍ×Ｎ本の第２のプレート線、
から構成されている。
【０１１１】
そして、第ｎ’層目（但し、ｎ’＝１，２，・・・，Ｎ−１）の第１及び第２のメモリユニットＭＵ1,n'，ＭＵ2,n'は、第（ｎ’＋１）層目の第１及び第２のメモリユニットＭＵ1,(n'+1)，ＭＵ2,(n'+1)と層間絶縁層を介して積層されている。また、各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、第１層目の第１のメモリユニットＭＵ11を構成する各メモリセルＭＣ11mは、第１の電極２１と、強誘電体層２２Ａと、第２の電極２３Ａから成る。また、第１層目の第２のメモリユニットＭＵ21を構成する各メモリセルＭＣ21mは、第１の電極２１と、強誘電体層２２Ｂと、第２の電極２３Ｂから成る。更には、第２層目の第１のメモリユニットＭＵ12を構成する各メモリセルＭＣ12mは、第１の電極３１と、強誘電体層３２Ａと、第２の電極３３Ａから成る。また、第２層目の第２のメモリユニットＭＵ22を構成する各メモリセルＭＣ22mは、第１の電極３１と、強誘電体層３２Ｂと、第２の電極３３Ｂから成る。
【０１１２】
第１層目の第１のメモリユニットＭＵ11における第１のメモリセルＭＣ11Mの第２の電極２３Ａは、第１のメモリセルＭＣ11Mを構成する強誘電体層２２Ａを介して共通の第１の電極（共通ノードＣＮ1）の下方に設けられ、第１層目の第２のメモリユニットＭＵ21における第２のメモリセルＭＣ21Mの第２の電極２３Ｂは、第２のメモリセルＭＣ21Mを構成する強誘電体層２２Ｂを介して共通の第１の電極（共通ノードＣＮ1）の上方に設けられている。また、第２層目の第１のメモリユニットＭＵ12における第１のメモリセルＭＣ12Mの第２の電極３３Ａは、第１のメモリセルＭＣ12Mを構成する強誘電体層３２Ａを介して共通の第１の電極（共通ノードＣＮ2）の下方に設けられ、第２層目の第２のメモリユニットＭＵ22における第２のメモリセルＭＣ22Mの第２の電極３３Ｂは、第２のメモリセルＭＣ22Mを構成する強誘電体層３２Ｂを介して共通の第１の電極（共通ノードＣＮ2）の上方に設けられている。尚、図中、参照番号３６Ａは絶縁膜である。
【０１１３】
実施の形態４においては、第１層目の第１のメモリユニットＭＵ11における第ｍ番目の第１のメモリセルＭＣ11mの第２の電極２３Ａの面積、第１層目の第２のメモリユニットＭＵ21における第ｍ番目の第２のメモリセルＭＣ21mの第２の電極２３Ｂの面積、第２層目の第１のメモリユニットＭＵ12における第ｍ番目の第１のメモリセルＭＣ12mの第２の電極３３Ａの面積、第２層目の第２のメモリユニットＭＵ22における第ｍ番目の第２のメモリセルＭＣ22mの第２の電極３３Ｂの面積は等しい。
【０１１４】
第ｎ層目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１及び第２のメモリセルを構成する第１の電極は共通であり、この共通の第１の電極は、選択用トランジスタＴＲを介してビット線ＢＬに接続されている。具体的には、第１層目の第１及び第２のメモリユニットＭＵ11，ＭＵ21において、第１及び第２のメモリセルＭＣ11M，ＭＣ21Mを構成する第１の電極２１は共通であり、この共通の第１の電極（共通ノードＣＮ1）は、選択用トランジスタＴＲを介してビット線ＢＬに接続されている。一方、第２層目の第１及び第２のメモリユニットＭＵ12，ＭＵ22において、第１及び第２のメモリセルＭＣ12M，ＭＣ22Mを構成する第１の電極３１は共通であり、この共通の第１の電極（共通ノードＣＮ2）は、選択用トランジスタＴＲを介してビット線ＢＬに接続されている。
【０１１５】
また、第ｎ層目の第１のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目の第１のプレート線に接続されている。具体的には、第１層目の第１のメモリユニットＭＵ11において、第ｍ番目の第１のメモリセルＭＣ11mの第２の電極２３Ａは、第［（ｎ−１）Ｍ＋ｍ］番目の第１のプレート線ＰＬ1,[(n-1)M+m]に接続されている。一方、第２層目の第１のメモリユニットＭＵ12において、第ｍ番目の第１のメモリセルＭＣ12mの第２の電極３３Ａは、第［（ｎ−１）Ｍ＋ｍ］番目の第１のプレート線ＰＬ1,[(n-1)M+m]に接続されている。また、第ｎ層目の第２のメモリユニットにおいて、第ｍ番目の第２のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目の第２のプレート線に接続されている。具体的には、第１層目の第２のメモリユニットＭＵ21において、第ｍ番目の第２のメモリセルＭＣ21mの第２の電極２３Ｂは、第［（ｎ−１）Ｍ＋ｍ］番目の第２のプレート線ＰＬ2,[(n-1)M+m]に接続されている。一方、第２層目の第２のメモリユニットＭＵ22において、第ｍ番目の第２のメモリセルＭＣ22mの第２の電極３３Ａは、第［（ｎ−１）Ｍ＋ｍ］番目の第２のプレート線ＰＬ2,[(n-1)M+m]に接続されている。
【０１１６】
選択用トランジスタＴＲの一方のソース／ドレイン領域１４は接続孔１５を介してビット線ＢＬに接続され、選択用トランジスタＴＲの他方のソース／ドレイン領域１４は、絶縁層１６に設けられた開口部内に形成された接続孔１７を介して、第１層目のメモリユニットＭＵ11，ＭＵ21における共通の第１の電極２１（第１の共通ノードＣＮ1）に接続され、更には、層間絶縁層２６に設けられた接続孔２７を介して、第２層目のメモリユニットＭＵ12，ＭＵ22における共通の第１の電極３１（第１の共通ノードＣＮ2）に接続されている。
【０１１７】
ビット線ＢＬはセンスアンプＳＡに接続されている。プレート線ＰＬ1,[(n-1)M+m]，ＰＬ2,[(n-1)M+m]はプレート線デコーダ／ドライバＰＤに接続されており、別々に、独立して駆動される。更には、選択用トランジスタＴＲの作動を制御するワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬは、図１４の紙面垂直方向に延びている。ワード線ＷＬは、図１４の紙面垂直方向に隣接する別の不揮発性メモリを構成する選択用トランジスタと共通である。また、不揮発性メモリＭを構成するメモリセルＭＣ11m，ＭＣ21m，ＭＣ12m，ＭＣ22mの第２の電極２３Ａ，２３Ｂ，３３Ａ，３３Ｂは、図１４の紙面垂直方向に隣接する別の不揮発性メモリを構成するメモリセルＭＣ11m，ＭＣ21m，ＭＣ12m，ＭＣ22mの第２の電極２３Ａ，２３Ｂ，３３Ａ，３３Ｂと共通であり、プレート線ＰＬ1,[(n-1)M+m]，ＰＬ2,[(n-1)M+m]を兼ねている。
【０１１８】
実施の形態４においては、一対の不揮発性メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルに相補的に１ビットを記憶する。尚、このような実施の形態４の不揮発性メモリのデータ読出し、再書込み方法は、実施の形態１の不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【０１１９】
不揮発性メモリＭを構成する選択用トランジスタＴＲと、別の不揮発性メモリを構成する選択用トランジスタとを独立して駆動すれば、一対の不揮発性メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルのそれぞれに１ビットを記憶することができる。この不揮発性メモリのデータ読出し、再書込み方法は、実施の形態２の不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【０１２０】
実施の形態１の各種の変形例を実施の形態４の不揮発性メモリに適用することができる。
【０１２１】
（実施の形態５）
実施の形態５は、本発明の第３の態様に係る不揮発性メモリに関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態５の不揮発性メモリを切断したときの模式的な一部断面図を図１６に示し、実施の形態５の不揮発性メモリの回路図を図１７に示す。
【０１２２】
実施の形態５の不揮発性メモリＭは、
（Ａ）ビット線ＢＬと、
（Ｂ）Ｎ個（但し、Ｎ≧２であり、実施の形態５においては、Ｎ＝２）の選択用トランジスタＴＲNと、
（Ｃ）Ｍ個（但し、Ｍ≧２であり、実施の形態５においては、Ｍ＝４）の第１のメモリセルＭＣ1NMから構成されたＮ個の第１のメモリユニットＭＵ1Nと、
（Ｄ）Ｍ個の第２のメモリセルＭＣ2NMから構成されたＮ個の第２のメモリユニットＭＵ2Nと、
（Ｅ）Ｍ本の第１のプレート線ＰＬ1Mと、
（Ｆ）Ｍ本の第２のプレート線ＰＬ2M、
から構成されている。
【０１２３】
そして、第ｎ’番目（ｎ’層目）（但し、ｎ’＝１，２，・・・，Ｎ−１）の第１及び第２のメモリユニットＭＵ1,n'，ＭＵ2,n'は、第（ｎ’＋１）番目［第（ｎ’＋１）層目］の第１及び第２のメモリユニットＭＵ1,(n'+1)，ＭＵ2,(n'+1)と層間絶縁層を介して積層されている。具体的には、第１層目の第１及び第２のメモリユニットＭＵ11，ＭＵ21は、第２層目の第１及び第２のメモリユニットＭＵ12，ＭＵ22と層間絶縁層２６を介して積層されている。また、各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、第１層目の第１のメモリユニットＭＵ11を構成する各第１のメモリセルＭＣ11mは、第１の電極２１と、強誘電体層２２Ａと、第２の電極２３Ａから成る。また、第１層目の第２のメモリユニットＭＵ21を構成する各第２のメモリセルＭＣ21mは、第１の電極２１と、強誘電体層２２Ｂと、第２の電極２３Ｂから成る。更には、第２層目の第１のメモリユニットＭＵ12を構成する各第１のメモリセルＭＣ12mは、第１の電極３１と、強誘電体層３２Ａと、第２の電極３３Ａから成る。また、第２層目の第２のメモリユニットＭＵ22を構成する各第２のメモリセルＭＣ22mは、第１の電極３１と、強誘電体層３２Ｂと、第２の電極３３Ｂから成る。
【０１２４】
第１層目の第１のメモリユニットＭＵ11における第１のメモリセルＭＣ11Mの第２の電極２３Ａは、第１のメモリセルＭＣ11Mを構成する強誘電体層２２Ａを介して共通の第１の電極（共通ノードＣＮ1）の下方に設けられ、第１層目の第２のメモリユニットＭＵ21における第２のメモリセルＭＣ21Mの第２の電極２３Ｂは、第２のメモリセルＭＣ21Mを構成する強誘電体層２２Ｂを介して共通の第１の電極（共通ノードＣＮ1）の上方に設けられている。また、第２層目の第１のメモリユニットＭＵ12における第１のメモリセルＭＣ12Mの第２の電極３３Ａは、第１のメモリセルＭＣ12Mを構成する強誘電体層３２Ａを介して共通の第１の電極（共通ノードＣＮ2）の下方に設けられ、第２層目の第２のメモリユニットＭＵ22における第２のメモリセルＭＣ22Mの第２の電極３３Ｂは、第２のメモリセルＭＣ22Mを構成する強誘電体層３２Ｂを介して共通の第１の電極（共通ノードＣＮ2）の上方に設けられている。尚、図中、参照番号３６Ａは絶縁膜である。
【０１２５】
実施の形態５においては、第１層目の第１のメモリユニットＭＵ11における第ｍ番目の第１のメモリセルＭＣ11mの第２の電極２３Ａの面積と第１層目の第２のメモリユニットＭＵ21における第ｍ番目の第２のメモリセルＭＣ21mの第２の電極２３Ｂの面積は等しく、第２層目の第１のメモリユニットＭＵ12における第ｍ番目の第１のメモリセルＭＣ12mの第２の電極３３Ａの面積と第２層目の第２のメモリユニットＭＵ22における第ｍ番目の第２のメモリセルＭＣ22mの第２の電極３３Ｂの面積は等しい。
【０１２６】
第ｎ番目（第ｎ層目）（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１及び第２のメモリセルを構成する第１の電極は共通であり、この共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線ＢＬに接続されている。具体的には、第１層目の第１及び第２のメモリユニットＭＵ11，ＭＵ21において、第１及び第２のメモリセルＭＣ11M，ＭＣ21Mを構成する第１の電極２１は共通であり、この共通の第１の電極（共通ノードＣＮ1）は、第１番目の選択用トランジスタＴＲ1を介してビット線ＢＬに接続されている。また、第２層目の第１及び第２のメモリユニットＭＵ12，ＭＵ22において、第１及び第２のメモリセルＭＣ12M，ＭＣ22Mを構成する第１の電極３１は共通であり、この共通の第１の電極（共通ノードＣＮ2）は、第２番目の選択用トランジスタＴＲ2を介してビット線ＢＬに接続されている。
【０１２７】
第ｎ番目（第ｎ層目）の第１のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルの第２の電極は、第ｍ番目の第１のプレート線に接続されており、第ｎ番目の第２のメモリユニットにおいて、第ｍ番目の第２のメモリセルの第２の電極は、第ｍ番目の第２のプレート線に接続されている。具体的には、第１層目の第１のメモリユニットＭＵ11において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルＭＣ11mの第２の電極２３Ａは、第ｍ番目の第１のプレート線ＰＬ1mに接続されており、第１層目の第２のメモリユニットＭＵ21において、第ｍ番目の第２のメモリセルＭＣ21mの第２の電極２３Ｂは、第ｍ番目の第２のプレート線ＰＬ2mに接続されている。また、第２層目の第１のメモリユニットＭＵ12において、第ｍ番目の第１のメモリセルＭＣ12mの第２の電極３３Ａは、第ｍ番目の第１のプレート線ＰＬ1mに接続されており、第２層目の第２のメモリユニットＭＵ22において、第ｍ番目の第２のメモリセルＭＣ22mの第２の電極３３Ｂは、第ｍ番目の第２のプレート線ＰＬ2mに接続されている。実施の形態５においては、より具体的には、各プレート線は、第２の電極２３Ａ，２３Ｂ，３３Ａ，３３Ｂから延在している。
【０１２８】
第１層目の第１のメモリユニットＭＵ11における第ｍ番目の第１のメモリセルＭＣ11mを構成する第ｍ番目の第１のプレート線ＰＬ1mと、第２層目の第１のメモリユニットＭＵ12における第ｍ番目の第１のメモリセルＭＣ12mを構成する第ｍ番目の第１のプレート線ＰＬ1mとは、例えば、ビヤホールを介して接続されている。更には、第１層目の第２のメモリユニットＭＵ21における第ｍ番目の第２のメモリセルＭＣ21mを構成する第ｍ番目の第２のプレート線ＰＬ2mと、第２層目の第２のメモリユニットＭＵ22における第ｍ番目の第２のメモリセルＭＣ22mを構成する第ｍ番目の第２のプレート線ＰＬ2mとは、例えば、ビヤホールを介して接続されている。
【０１２９】
各選択用トランジスタＴＲ1，ＴＲ2の一方のソース／ドレイン領域１４は接続孔１５を介してビット線ＢＬに接続され、第１番目の選択用トランジスタＴＲ1の他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７を介して、第１層目の第１及び第２のメモリユニットＭＵ11，ＭＵ21における共通の第１の電極２１（第１の共通ノードＣＮ1）に接続されている。また、第２番目の選択用トランジスタＴＲ2の他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７、絶縁層１６上に設けられたパッド部２５、及び、層間絶縁層２６に設けられた接続孔２７を介して、第２層目の第１及び第２のメモリユニットＭＵ12，ＭＵ22における共通の第１の電極３１（第２の共通ノードＣＮ2）に接続されている。
【０１３０】
ビット線ＢＬは、センスアンプＳＡに接続されている。また、プレート線ＰＬ1M，ＰＬ2Mはプレート線デコーダ／ドライバＰＤに接続されており、別々に、独立して駆動される。更には、ワード線ＷＬ1，ＷＬ2は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬ1，ＷＬ2は、図１６の紙面垂直方向に延びている。ワード線ＷＬ1は、不揮発性メモリＭを構成する選択用トランジスタＴＲ1と、図１６の紙面垂直方向に隣接する別の不揮発性メモリを構成する選択用トランジスタＴＲ1で共通である。更には、ワード線ＷＬ2は、不揮発性メモリＭを構成する選択用トランジスタＴＲ2と、図１６の紙面垂直方向に隣接する別の不揮発性メモリを構成する選択用トランジスタＴＲ2で共通である。また、不揮発性メモリＭを構成するメモリセルＭＣ11m，ＭＣ21m，ＭＣ12m，ＭＣ22mの第２の電極２３Ａ，２３Ｂ，３３Ａ，３３Ｂは、図１６の紙面垂直方向に隣接する別の不揮発性メモリを構成するメモリセルＭＣ11m，ＭＣ21m，ＭＣ12m，ＭＣ22mの第２の電極２３Ａ，２３Ｂ，３３Ａ，３３Ｂと共通であり、プレート線ＰＬ1m，ＰＬ2mを兼ねている。尚、このように多数の不揮発性メモリがプレート線方向に配列されて、不揮発性メモリアレイを構成している。
【０１３１】
実施の形態５においては、一対の不揮発性メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルに相補的に１ビットを記憶する。尚、このような実施の形態５の不揮発性メモリのデータ読出し、再書込み方法は、実施の形態１の不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【０１３２】
不揮発性メモリＭを構成する選択用トランジスタＴＲ1，ＴＲ2と、これとは別の不揮発性メモリを構成する選択用トランジスタＴＲ1，ＴＲ2とを独立して駆動すれば、一対の不揮発性メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルのそれぞれに１ビットを記憶することができる。この不揮発性メモリのデータ読出し、再書込み方法は、実施の形態２の不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【０１３３】
実施の形態１の各種の変形例を実施の形態５の不揮発性メモリに適用することができる。
【０１３４】
（実施の形態６）
実施の形態６は、本発明の第４の態様に係る不揮発性メモリに関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態６の不揮発性メモリを切断したときの模式的な一部断面図を図１８に示す。尚、実施の形態６の不揮発性メモリの回路図を図１９に示す。
【０１３５】
実施の形態６の不揮発性メモリＭは、
（Ａ）ビット線ＢＬと、
（Ｂ）Ｎ個（但し、Ｎ≧２であり、実施の形態６においてはＮ＝２）の選択用トランジスタＴＲNと、
（Ｃ）Ｍ個（但し、Ｍ≧２であり、実施の形態６においてはＭ＝４）の第１のメモリセルＭＣ1NMから構成されたＮ個の第１のメモリユニットＭＵ1Nと、
（Ｄ）Ｍ個の第２のメモリセルＭＣ2NMから構成されたＮ個の第２のメモリユニットＭＵ2Nと、
（Ｅ）Ｍ本の第１のプレート線ＰＬ1Mと、
（Ｆ）Ｍ本の第２のプレート線ＰＬ2Mと、
（Ｇ）Ｍ×（Ｎ−１）本の共通プレート線ＰＬCM、
から構成されている。
【０１３６】
そして、第ｎ’層目（但し、ｎ’＝１，２，・・・，Ｎ−１）の第１及び第２のメモリユニットＭＵ1,n'，ＭＵ2,n'は、第（ｎ’＋１）層目の第１及び第２のメモリユニットＭＵ1,(n'+1)，ＭＵ2,(n'+1)と積層されている。具体的には、第１層目の第１及び第２のメモリユニットＭＵ11，ＭＵ21は、第２層目の第１及び第２のメモリユニットＭＵ12，ＭＵ22と積層されている。また、各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、第１層目の第１のメモリユニットＭＵ11を構成する各第１のメモリセルＭＣ11mは、第１の電極２１と、強誘電体層２２Ａと、第２の電極２３Ａから成る。また、第１層目の第２のメモリユニットＭＵ21を構成する各第２のメモリセルＭＣ21mは、第１の電極２１と、強誘電体層２２Ｂと、第２の電極２３Ｂから成る。更には、第２層目の第１のメモリユニットＭＵ12を構成する各第１のメモリセルＭＣ12mは、第１の電極３１と、強誘電体層３２Ａと、第２の電極２３Ｂから成る。また、第２層目の第２のメモリユニットＭＵ22を構成する各第２のメモリセルＭＣ22mは、第１の電極３１と、強誘電体層３２Ｂと、第２の電極３３Ｂから成る。ここで、注意すべき点は、第１層目の第２のメモリユニットＭＵ21を構成する各第２のメモリセルＭＣ21mの第２の電極２３Ｂと、第２層目の第１のメモリユニットＭＵ12を構成する各第１のメモリセルＭＣ12mの第２の電極２３Ｂが共通である点（同じ第２の電極から構成されている点）にある。尚、図１８においては、メモリセルＭＣ21mとメモリセルＭＣ12mを纏めて、メモリセルＭＣCmで表した。
【０１３７】
第ｎ層目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１及び第２のメモリセルを構成する第１の電極は共通であり、この共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線ＢＬに接続されている。具体的には、第１層目の第１及び第２のメモリユニットＭＵ11，ＭＵ21において、第１及び第２のメモリセルＭＣ11M，ＭＣ21Mを構成する第１の電極２１は共通であり、この共通の第１の電極（共通ノードＣＮ1）は、第１番目の選択用トランジスタＴＲ1を介してビット線ＢＬに接続されている。また、第２層目の第１及び第２のメモリユニットＭＵ12，ＭＵ22において、第１及び第２のメモリセルＭＣ12M，ＭＣ22Mを構成する第１の電極３１は共通であり、この共通の第１の電極（共通ノードＣＮ2）は、第２番目の選択用トランジスタＴＲ2を介してビット線ＢＬに接続されている。
【０１３８】
第１層目の第１のメモリユニットＭＵ11において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルＭＣ11mの第２の電極２３Ａは、第ｍ番目の第１のプレート線ＰＬ1mに接続されており、第Ｎ層目（具体的には、第２層目）の第２のメモリユニットＭＵ22において、第ｍ番目の第２のメモリセルＭＣ22mの第２の電極３３Ｂは、第ｍ番目の第２のプレート線ＰＬ2mに接続されている。更には、第ｎ’層目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極、及び、第（ｎ’＋１）層目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極は、第［（ｎ’−１）Ｍ＋ｍ］番目の共通プレート線に接続されている。具体的には、第１層目の第２のメモリユニットＭＵ21における第ｍ番目の第２のメモリセルＭＣ21mの第２の電極２３Ｂ、及び、第２層目の第１のメモリユニットＭＵ12における第ｍ番目の第１のメモリセルＭＣ12mの第２の電極２３Ｂは共通であり、且つ、第［（ｎ’−１）Ｍ＋ｍ］番目の共通プレート線ＰＬCmに接続されている。より具体的には、各プレート線は、第２の電極２３Ａ，２３Ｂ，３３Ｂから延在している。尚、ｎ≧３の場合、第［（ｎ’−１）Ｍ＋ｍ］番目の共通プレート線ＰＬCmのそれぞれを、プレート線デコーダ／ドライバＰＤに接続してもよいし、それぞれを、例えば、ビヤホールを介して相互に接続し、更に、プレート線デコーダ／ドライバＰＤに接続してもよい。
【０１３９】
第１層目の第１のメモリユニットＭＵ11における第１のメモリセルＭＣ11Mの第２の電極２３Ａは、第１のメモリセルＭＣ11Mを構成する強誘電体層２２Ａを介して共通の第１の電極（共通ノードＣＮ1）の下方に設けられ、第１層目の第２のメモリユニットＭＵ21における第２のメモリセルＭＣ21Mの第２の電極２３Ｂは、第２のメモリセルＭＣ21Mを構成する強誘電体層２２Ｂを介して共通の第１の電極（共通ノードＣＮ1）の上方に設けられている。また、第２層目の第１のメモリユニットＭＵ12における第１のメモリセルＭＣ12Mの第２の電極２３Ｂ（第１層目の第２のメモリユニットＭＵ21における第２のメモリセルＭＣ21Mの第２の電極と共通）は、第１のメモリセルＭＣ12Mを構成する強誘電体層３２Ａを介して共通の第１の電極（共通ノードＣＮ2）の下方に設けられ、第２層目の第２のメモリユニットＭＵ22における第２のメモリセルＭＣ22Mの第２の電極３３Ｂは、第２のメモリセルＭＣ22Mを構成する強誘電体層３２Ｂを介して共通の第１の電極（共通ノードＣＮ2）の上方に設けられている。尚、図中、参照番号２６Ａ，３６Ａは絶縁膜である。
【０１４０】
実施の形態６においては、第１層目の第１のメモリユニットＭＵ11における第ｍ番目の第１のメモリセルＭＣ11mの第２の電極２３Ａの面積と第１層目の第２のメモリユニットＭＵ21における第ｍ番目の第２のメモリセルＭＣ21mの第２の電極２３Ｂの面積は等しく、第２層目の第１のメモリユニットＭＵ12における第ｍ番目の第１のメモリセルＭＣ12mの第２の電極２３Ｂの面積と第２層目の第２のメモリユニットＭＵ22における第ｍ番目の第２のメモリセルＭＣ22mの第２の電極３３Ｂの面積は等しい。
【０１４１】
各選択用トランジスタＴＲ1，ＴＲ2の一方のソース／ドレイン領域１４は接続孔１５を介してビット線ＢＬに接続され、第１番目の選択用トランジスタＴＲ1の他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７を介して、第１層目の第１及び第２のメモリユニットＭＵ11，ＭＵ21における共通の第１の電極２１（第１の共通ノードＣＮ1）に接続されている。また、第２番目の選択用トランジスタＴＲ2の他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７、絶縁層１６上に設けられたパッド部２５、及び、層間絶縁層２６に設けられた接続孔２７を介して、第２層目の第１及び第２のメモリユニットＭＵ12，ＭＵ22における共通の第１の電極３１（第２の共通ノードＣＮ2）に接続されている。
【０１４２】
ビット線ＢＬは、センスアンプＳＡに接続されている。また、プレート線ＰＬ1M，ＰＬ2M，ＰＬCMはプレート線デコーダ／ドライバＰＤに接続されており、別々に、独立して駆動される。更には、ワード線ＷＬ1，ＷＬ2は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬ1，ＷＬ2は、図１８の紙面垂直方向に延びている。ワード線ＷＬ1は、不揮発性メモリＭを構成する選択用トランジスタＴＲ1と、図１８の紙面垂直方向に隣接する別の不揮発性メモリを構成する選択用トランジスタＴＲ1と共通である。更には、ワード線ＷＬ2は、不揮発性メモリＭを構成する選択用トランジスタＴＲ2と、図１８の紙面垂直方向に隣接する別の不揮発性メモリを構成する選択用トランジスタＴＲ2と共通である。また、不揮発性メモリＭを構成するメモリセルＭＣ11m，ＭＣ21m，ＭＣ12m，ＭＣ22mの第２の電極２３Ａ，２３Ｂ，３３Ｂは、図１８の紙面垂直方向に隣接する別の不揮発性メモリを構成するメモリセルＭＣ11m，ＭＣ21m，ＭＣ12m，ＭＣ22mの第２の電極２３Ａ，２３Ｂ，３３Ｂと共通であり、プレート線ＰＬ1m，ＰＬ2m，ＰＬCmを兼ねている。尚、このように多数の不揮発性メモリがプレート線方向に配列されて、不揮発性メモリアレイを構成している。
【０１４３】
実施の形態６においては、一対の不揮発性メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルに相補的に１ビットを記憶する。尚、このような実施の形態６の不揮発性メモリのデータ読出し、再書込み方法は、実施の形態１の不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【０１４４】
不揮発性メモリＭを構成する選択用トランジスタＴＲ1，ＴＲ2と、これとは別の不揮発性メモリを構成する選択用トランジスタＴＲ1，ＴＲ2とを独立して駆動すれば、一対の不揮発性メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルのそれぞれに１ビットを記憶することができる。この不揮発性メモリのデータ読出し、再書込み方法は、実施の形態２の不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【０１４５】
また、第１層目の第１のメモリユニットＭＵ11を構成するメモリセルＭＣ11mにおけるプレート線と、第２層目の第２のメモリユニットＭＵ22を構成する第２のメモリセルＭＣ22mにおけるプレート線とを接続し、同時に駆動する構成としてもよい。この場合の回路図を図２０に示す。具体的には、第１層目の第１のメモリユニットＭＵ11における第ｍ番目の第１のメモリセルＭＣ11mを構成する第ｍ番目の第１のプレート線ＰＬ1mと、第２層目の第２のメモリユニットＭＵ22における第ｍ番目の第２のメモリセルＭＣ22mを構成する第ｍ番目の第２のプレート線ＰＬ2mとは、例えば、ビヤホールを介して接続されている。尚、図２０においては、これらのプレート線をプレート線ＰＬmで表す。
【０１４６】
実施の形態１の各種の変形例を実施の形態６の不揮発性メモリに適用することができる。
【０１４７】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件、回路構成、駆動方法等は例示であり、適宜変更することができる。
【０１４８】
Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【０１４９】
一般に、単位ユニットの駆動用の信号線の合計本数をＡ本、その内のワード線本数をＢ本、プレート線の本数をＣ本とすると、Ａ＝Ｂ＋Ｃである。ここで、合計本数Ａを一定とした場合、単位ユニットの総アドレス数（＝Ｂ×Ｃ）が最大となるには、Ｂ＝Ｃを満足すればよい。従って、最も効率良く周辺回路を配置するためには、単位ユニットにおけるワード線本数Ｂとプレート線の本数Ｃとを等しくすればよい。また、ロー・アドレスのアクセス単位ユニットにおけるワード線本数は、例えば、メモリユニットの数（Ｎ）に一致し、プレート線本数はメモリユニットを構成するメモリセルの数（Ｍ）に一致するが、これらのワード線本数、プレート線本数が多いほど、実質的な不揮発性メモリの集積度は向上する。但し、メモリセルに記憶されたデータが破壊されないようなディスターブの回数の上限値に基づき、Ｎ、Ｍの値を決定する必要がある。ここで、ディスターブとは、非選択のメモリセルの強誘電体層に対して、分極が反転する方向に、即ち、保存されていたデータが劣化若しくは破壊される方向に、電界が加わる現象を指す。
【０１５０】
本発明の不揮発性メモリを、所謂ゲインセル型とすることもできる。実施の形態１の不揮発性メモリをゲインセル型とした場合の回路図を図２１に示し、不揮発性メモリを構成する各種のトランジスタの模式的なレイアウトを図２２に示し、不揮発性メモリの模式的な一部断面図を図２３及び図２４に示す。図２２において、各種のトランジスタの領域を点線で囲み、活性領域及び配線を実線で示し、ゲート電極あるいはワード線を一点鎖線で示した。ここで、図２３に示す不揮発性メモリの模式的な一部断面図は、図２２の線Ａ−Ａに沿った模式的な一部断面図であり、図２４に示す不揮発性メモリの模式的な一部断面図は、図２２の線Ｂ−Ｂに沿った模式的な一部断面図である。
【０１５１】
この不揮発性メモリは、例えば、ビット線ＢＬAと、書込用トランジスタ（実施の形態１の不揮発性メモリにおける選択用トランジスタに相当する）ＴＲWと、Ｍ個（但し、Ｍ≧２であり、例えば、Ｍ＝４）の第１のメモリセルＭＣA1Mから構成された第１のメモリユニットＭＵA1と、Ｍ個の第２のメモリセルＭＣA2Mから構成された第２のメモリユニットＭＵA2と、Ｍ本の第１のプレート線ＰＬ1Mと、Ｍ本の第２のプレート線ＰＬ2Mから成る。そして、各メモリセルＭＣA1m，ＭＣA2mは、第１の電極２１と強誘電体層２２Ａ，２２Ｂと第２の電極２３Ａ，２３Ｂとから成り、メモリユニットＭＵA1，ＭＵA2を構成するメモリセルＭＣA1M，ＭＣA2Mの第１の電極２１は、メモリユニットＭＵA1，ＭＵA2において共通であり、この共通の第１の電極（共通ノードＣＮA）は、書込用トランジスタＴＲWを介してビット線ＢＬAに接続され、各第１のメモリセルＭＣA1mを構成する第２の電極２３Ａは第１のプレート線ＰＬ1mに接続され、各第２のメモリセルＭＣA2mを構成する第２の電極２３Ｂは第２のプレート線ＰＬ2mに接続されている。第２のメモリセルＭＣA2Mは絶縁膜２６Ａによって被覆されている。尚、不揮発性メモリのメモリユニットＭＵを構成するメモリセルの数（Ｍ）は４個に限定されず、一般には、Ｍ≧２を満足すればよく、２のべき数（Ｍ＝２，４，８，１６・・・）とすることが好ましい。
【０１５２】
更には、共通の第１の電極の電位変化を検出し、該検出結果をビット線に電流又は電圧として伝達する信号検出回路を備えている。言い換えれば、検出用トランジスタＴＲD、及び、読出用トランジスタＴＲRを備えている。信号検出回路は、検出用トランジスタＴＲD及び読出用トランジスタＴＲRから構成されている。そして、検出用トランジスタＴＲDの一端は所定の電位Ｖccを有する配線（例えば、不純物層から構成された電源線）に接続され、他端は読出用トランジスタＴＲRを介してビット線ＢＬAに接続され、各メモリセルＭＣA1m，ＭＣA2mに記憶されたデータの読み出し時、読出用トランジスタＴＲRが導通状態とされ、各メモリセルＭＣA1m，ＭＣA2mに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮA）に生じた電位により、検出用トランジスタＴＲDの作動が制御される。
【０１５３】
具体的には、各種のトランジスタはＭＯＳ型ＦＥＴから構成されており、書込用トランジスタ（選択用トランジスタ）ＴＲWの一方のソース／ドレイン領域は絶縁層１６に形成された接続孔（コンタクトホール）１５を介してビット線ＢＬAに接続され、他方のソース／ドレイン領域は、絶縁層１６に形成された開口部中に設けられた接続孔１７を介して共通の第１の電極（共通ノードＣＮA）に接続されている。また、検出用トランジスタＴＲDの一方のソース／ドレイン領域は、所定の電位Ｖccを有する配線に接続され、他方のソース／ドレイン領域は、読出用トランジスタＴＲRの一方のソース／ドレイン領域に接続されている。より具体的には、検出用トランジスタＴＲDの他方のソース／ドレイン領域と読出用トランジスタＴＲRの一方のソース／ドレイン領域とは、１つのソース／ドレイン領域を占めている。更には、読出用トランジスタＴＲRの他方のソース／ドレイン領域は接続孔（コンタクトホール）１５を介してビット線ＢＬAに接続され、更に、共通の第１の電極（共通ノードＣＮA、あるいは、書込用トランジスタＴＲWの他方のソース／ドレイン領域）は、開口部中に設けられた接続孔１７Ａ、ワード線ＷＬDを介して検出用トランジスタＴＲDのゲート電極に接続されている。また、書込用トランジスタＴＲWのゲート電極に接続されたワード線ＷＬW、読出用トランジスタＴＲRのゲート電極に接続されたワード線ＷＬRは、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬ1m，ＰＬ2mは、プレート線デコーダ／ドライバＰＤに接続されている。更には、ビット線ＢＬAはセンスアンプＳＡに接続されている。
【０１５４】
この不揮発性メモリの例えばメモリセルＭＣA11からデータを読み出す場合、選択プレート線ＰＬ11にＶccを印加する。このとき、選択メモリセルＭＣA11にデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮAの電位が上昇する。一方、選択メモリセルＭＣA11にデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードＣＮAの電位は殆ど上昇しない。即ち、共通ノードＣＮAは、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬjに（ｊ≠１１）カップリングされているので、共通ノードＣＮAの電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣA11に記憶されたデータに依存して共通ノードＣＮAの電位に変化が生じる。従って、選択メモリセルの強誘電体層には、分極反転に十分な電界を与えることができる。そして、ビット線ＢＬAを浮遊状態とし、読出用トランジスタＴＲRをオン状態とする。
【０１５５】
一方、選択メモリセルＭＣA11に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮA）に生じた電位により、検出用トランジスタＴＲDの作動が制御される。具体的には、選択メモリセルＭＣA11に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮA）に高い電位が生じれば、検出用トランジスタＴＲDは導通状態となり、検出用トランジスタＴＲDの一方のソース／ドレイン領域は所定の電位Ｖccを有する配線に接続されているので、かかる配線から、検出用トランジスタＴＲD及び読出用トランジスタＴＲRを介してビット線ＢＬAに電流が流れ、ビット線ＢＬAの電位が上昇する。即ち、信号検出回路によって共通の第１の電極（共通ノードＣＮA）の電位変化が検出され、この検出結果がビット線ＢＬAに電圧（電位）として伝達される。ここで、検出用トランジスタＴＲDの閾値をＶth、検出用トランジスタＴＲDのゲート電極の電位（即ち、共通ノードＣＮAの電位）をＶgとすれば、ビット線ＢＬAの電位は概ね（Ｖg−Ｖth）となる。尚、検出用トランジスタＴＲDをディプレッション型のＮＭＯＳＦＥＴとすれば、閾値Ｖthは負の値をとる。これにより、ビット線ＢＬAの負荷の大小に拘わらず、安定したセンス信号量を確保できる。尚、検出用トランジスタＴＲDをＰＭＯＳＦＥＴから構成することもできる。
【０１５６】
検出用トランジスタの一端が接続された配線の所定の電位はＶccに限定されず、例えば、接地されていてもよい。即ち、検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとしてもよい。但し、この場合には、選択メモリセルにおけるデータの読み出し時に電位（Ｖcc）がビット線に現れた場合、再書込み時には、ビット線の電位を０ボルトとし、選択メモリセルにおけるデータの読み出し時に０ボルトがビット線に現れた場合、再書込み時には、ビット線の電位をＶccとする必要がある。そのためには、図２５に例示するような、トランジスタＴＲIV-1，ＴＲIV-2，ＴＲIV-3，ＴＲIV-4から構成された一種のスイッチ回路（一種の反転回路）をビット線間に配設し、データの読み出し時には、トランジスタＴＲIV-2，ＴＲIV-4をオン状態とし，データの再書込み時には、トランジスタＴＲIV-1，ＴＲIV-3をオン状態とすればよい。
【０１５７】
図１５に回路図を示した実施の形態４の不揮発性メモリをゲインセル型とした場合の回路図を図２６に示し、図１７に回路図を示した実施の形態５の不揮発性メモリをゲインセル型とした場合の回路図を図２７及び図２８に示す。図２７と図２８に示した回路図においては、選択用トランジスタＴＲ1，ＴＲ2を配する位置、信号検出回路の数が異なっているが、その他の構成、構造は同じである。尚、その他の実施の形態やその変形例における不揮発性メモリも、同様にゲインセル型とすることができる。
【０１５８】
【発明の効果】
本発明においては、第１の電極を共通として、２つのメモリセルが積層され、あるいは又、複数のメモリセルが積層されているので、従来の強誘電体型不揮発性半導体メモリに比べて飛躍的に記憶容量を増大させることができ、ビット記憶単位の実効占有面積を大幅に縮小することが可能となる。しかも、２あるいはそれ以上のメモリセルで第１の電極を共有するので、第１の電極の形成回数を少なくすることができる結果、製造プロセスの簡素化を図ることができるし、接続孔のアスペクト比の増加を回避することができる。しかも、例えば、第２の電極を２つのメモリセルで共有する考え方、即ち、第１のメモリセルの第１の電極を、第１のメモリセルを構成する強誘電体層を介して共通の第２の電極の下方に設け、第２のメモリセルの第１の電極を、第２のメモリセルを構成する強誘電体層を介して共通の第２の電極の上方に設ける構造とすることも考えられるが、このような構造よりも、本発明の強誘電体型不揮発性半導体メモリの製造が容易であるし、各種の変形、改良に対処し易いといった利点がある。また、本発明の強誘電体型不揮発性半導体メモリの構造に依っては、第１のメモリセルと第２のメモリセルに同時にアクセスすることが可能であり、アクセス速度の向上を図ることができる。
【図面の簡単な説明】
【図１】 発明の実施の形態１の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図２】 発明の実施の形態１の強誘電体型不揮発性半導体メモリの回路図である。
【図３】 発明の実施の形態１の強誘電体型不揮発性半導体メモリの動作を説明するための動作波形図である。
【図４】 発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図５】 図４に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図６】 図５に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図７】 図６に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図８】 発明の実施の形態１の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図９】 発明の実施の形態１の強誘電体型不揮発性半導体メモリの別の変形例の模式的な一部断面図である。
【図１０】 発明の実施の形態２の強誘電体型不揮発性半導体メモリの回路図である。
【図１１】 発明の実施の形態３の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１２】 発明の実施の形態３の強誘電体型不揮発性半導体メモリの回路図である。
【図１３】 発明の実施の形態３の強誘電体型不揮発性半導体メモリの変形例の回路図である。
【図１４】 発明の実施の形態４の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１５】 発明の実施の形態４の強誘電体型不揮発性半導体メモリの回路図である。
【図１６】 発明の実施の形態５の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１７】 発明の実施の形態５の強誘電体型不揮発性半導体メモリの変形例の回路図である。
【図１８】 発明の実施の形態６の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１９】 発明の実施の形態６の強誘電体型不揮発性半導体メモリの変形例の回路図である。
【図２０】 発明の実施の形態６の強誘電体型不揮発性半導体メモリの別の変形例の回路図である。
【図２１】 ゲインセル型の強誘電体型不揮発性半導体メモリを発明の実施の形態１にて説明した強誘電体型不揮発性半導体メモリに適用した場合の回路図である。
【図２２】 図２１に示した強誘電体型不揮発性半導体メモリにおけるレイアウト図である。
【図２３】 図２１に示した強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図２４】 図２１に示した強誘電体型不揮発性半導体メモリの、図２３とは異なる断面で見たときの模式的な一部断面図である。
【図２５】 検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとした場合の、ビット線間に配設された一種のスイッチ回路を示す回路図である。
【図２６】 図１５に回路図を示した発明の実施の形態４の強誘電体型不揮発性半導体メモリをゲインセル型とした場合の回路図である。
【図２７】 図１７に回路図を示した発明の実施の形態５の強誘電体型不揮発性半導体メモリをゲインセル型とした場合の回路図である。
【図２８】 図１７に回路図を示した実施の形態５の強誘電体型不揮発性半導体メモリをゲインセル型とした場合の図２７とは別の回路図である。
【図２９】 強誘電体のＰ−Ｅヒステリシスループ図である。
【図３０】 米国特許第４８７３６６４号に開示された強誘電体型不揮発性半導体メモリの回路図である。
【図３１】 特開平９−１２１０３２号公報に開示された強誘電体型不揮発性半導体メモリの回路図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ソース／ドレイン領域、１５・・・接続孔（コンタクトホール）、１６・・・絶縁層、１６Ａ，１６Ｂ，２６Ａ，３６Ａ・・・絶縁膜、１７，２７・・・接続孔、２１，３１・・・第１の電極、２２Ａ，２２Ｂ，３２Ａ，３２Ｂ・・・強誘電体層、２３Ａ，２３Ｂ，３３Ａ，３３Ｂ・・・第２の電極、２５・・・パッド部、２６・・・層間絶縁層、Ｍ・・・不揮発性メモリ、ＭＵ・・・メモリユニット、ＭＣ・・・メモリセル、ＣＮ・・・共通ノード、ＴＲ・・・選択用トランジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＰＬ・・・プレート線、ＷＤ・・・ワード線デコーダ／ドライバ、ＳＡ・・・センスアンプ、ＰＤ・・・プレート線デコーダ／ドライバ
【発明の属する技術分野】
本発明は、強誘電体型不揮発性半導体メモリ（所謂ＦＥＲＡＭ）に関する。
【０００２】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する場合がある）は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【０００３】
この不揮発性メモリは、強誘電体薄膜の高速分極反転とその残留分極を利用し、強誘電体層を有するキャパシタ部の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、メモリセル（キャパシタ部）と選択用トランジスタとから構成されている。メモリセル（キャパシタ部）は、例えば、下部電極、上部電極、及び、これらの電極間に挟まれた強誘電体層から構成されている。この不揮発性メモリにおけるデータの書込みや読出しは、図２９に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は残留分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐr、マイナス方向の外部電界が印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図２９の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐrの状態（図２９の「Ａ」参照）の場合を「１」とする。
【０００４】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図２９の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、メモリセル（キャパシタ部）の蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図２９の「Ｄ」の状態となってしまう。即ち、読出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【０００５】
現在主流となっている不揮発性メモリの構造及びその動作は、米国特許第４８７３６６４号において、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。この不揮発性メモリは、図３０に回路図を示すように、２つの不揮発性メモリセルから構成されている。尚、図３０において、１つの不揮発性メモリを点線で囲った。各不揮発性メモリは、例えば、選択用トランジスタＴＲ11，ＴＲ12、メモリセル（キャパシタ部）ＦＣ11，ＦＣ12から構成されている。
【０００６】
尚、２桁の添字、例えば添字「１１」は、本来、添字「１，１」と表示すべき添字であるが、表示の簡素化のため、２桁の添字で表示する場合がある。３桁の添字も同様である。また、添字「Ｍ」を、例えば複数のメモリセルやプレート線を総括的に表示する場合に使用し、添字「ｍ」を、例えば複数のメモリセルやプレート線を個々に表示する場合に使用し、添字「Ｎ」を、例えば選択用トランジスタやメモリユニットを総括的に表示する場合に使用し、添字「ｎ」を、例えば選択用トランジスタやメモリユニットを個々に表示する場合に使用する。
【０００７】
そして、それぞれのメモリセルに相補的なデータを書き込むことにより、１ビットを記憶する。図３０において、符号「ＷＬ」はワード線を示し、符号「ＢＬ」はビット線を示し、符号「ＰＬ」はプレート線を意味する。１つの不揮発性メモリに着目すると、ワード線ＷＬ1は、ワード線デコーダ／ドライバＷＤに接続されている。また、ビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されている。更には、プレート線ＰＬ1は、プレート線デコーダ／ドライバＰＤに接続されている。
【０００８】
このような構造を有する不揮発性メモリにおいて、記憶されたデータを読み出す場合、ワード線ＷＬ1を選択し、更には、プレート線ＰＬ1を駆動すると、相補的なデータが、対となったメモリセル（キャパシタ部）ＦＣ11，ＦＣ12から選択用トランジスタＴＲ11，ＴＲ12を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。
【０００９】
１つの不揮発性メモリは、ワード線ＷＬ1、及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、１つの不揮発性メモリの最小面積は、加工最小寸法をＦとしたとき、８Ｆ2である。従って、このような構造を有する不揮発性メモリの最小面積は８Ｆ2である。
【００１０】
このような構造の不揮発性メモリを大容量化しようとした場合、その実現は加工寸法の微細化に依存するしかない。また、１つの不揮発性メモリを構成するために２つの選択用トランジスタ及び２つのメモリセル（キャパシタ部）が必要とされる。更には、ワード線と同じピッチでプレート線を配設する必要がある。それ故、不揮発性メモリを最小ピッチで配置することは殆ど不可能であり、現実には、１つの不揮発性メモリの占める面積は、８Ｆ2よりも大幅に増加してしまう。
【００１１】
しかも、不揮発性メモリと同等のピッチで、ワード線デコーダ／ドライバＷＤ及びプレート線デコーダ／ドライバＰＤを配設する必要がある。言い換えれば、１つのロー・アドレスを選択するために２つのデコーダ／ドライバが必要とされる。従って、周辺回路のレイアウトが困難となり、しかも、周辺回路の占有面積も大きなものとなる。
【００１２】
不揮発性メモリの面積を縮小する手段の１つが、特開平９−１２１０３２号公報から公知である。図３１に等価回路を示すように、この特許公開公報に開示された不揮発性メモリは、１つの選択用トランジスタＴＲ1の一端に並列にそれぞれの下部電極が接続された複数のメモリセルＭＣ1M（例えば、Ｍ＝４）から構成されている。また、この不揮発性メモリと対となった不揮発性メモリも、１つの選択用トランジスタＴＲ2の一端に並列にそれぞれの下部電極が接続された複数のメモリセルＭＣ2M（例えば、Ｍ＝４）から構成されている。選択用トランジスタＴＲ1，ＴＲ2の他端は、それぞれ、ビット線ＢＬ1，ＢＬ2に接続されている。対となったビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されている。また、メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）の上部電極は共通のプレート線ＰＬmに接続されており、プレート線ＰＬmはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。更には、このように対となった多数の不揮発性メモリがプレート線方向に配列されて、不揮発性メモリアレイを構成している。不揮発性メモリアレイを構成する不揮発性メモリにおけるメモリセルＭＣnmにおいては、プレート線ＰＬmは共通である。
【００１３】
そして、対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬを選択し、プレート線ＰＬj（ｍ≠ｊ）には（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例えば、電源電圧である。これによって、相補的なデータが、対となったメモリセルＭＣ1m，ＭＣ2mから選択用トランジスタＴＲ1，ＴＲ2を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。
【００１４】
対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）で共有するが故に、１ビット当たりの選択用トランジスタＴＲ1，ＴＲ2の数が少なくて済み、また、ワード線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化を図り易い。しかも、周辺回路についても、１本のワード線デコーダ／ドライバＷＤとＭ本のプレート線デコーダ／ドライバＰＤでＭビットを選択することができる。従って、このような構成を採用することで、セル面積が８Ｆ2に近いレイアウトを実現可能であり、ＤＲＡＭ並のチップサイズを実現することができる。
【００１５】
【発明が解決しようとする課題】
このように、特開平９−１２１０３２号公報に開示された不揮発性メモリの面積を縮小する手法は、非常に効果的な手法であるが、不揮発性メモリの面積の一層の縮小化、高集積化、大容量化に対する強い要請がある。ところで、単に、メモリセルＭＣ1mとメモリセルＭＣ2mとを層間絶縁層を介して積層することによっても不揮発性メモリの面積の縮小化を図ることは可能であるが、製造プロセスの複雑化、接続孔のアスペクト比の増加に伴い接続孔の形成が困難となるといった問題が生じる。
【００１６】
従って、本発明の目的は、メモリセルを単に積層するのではなく、強誘電体型不揮発性半導体メモリの面積の一層の縮小化、一層高度な集積化、大容量化を図ることができ、しかも、メモリセルを単に積層するよりも、製造プロセスの簡素化を図ることができ、接続孔のアスペクト比の増加を抑制することが可能な強誘電体型不揮発性半導体メモリを提供することにある。
【００１７】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）の第１のメモリセルから構成された第１のメモリユニットと、
（Ｄ）Ｍ個の第２のメモリセルから構成された第２のメモリユニットと、
（Ｅ）Ｍ本の第１のプレート線と、
（Ｆ）Ｍ本の第２のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１及び第２のメモリユニットにおいて、第１及び第２のメモリセルを構成する第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
第１のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルの第２の電極は、第ｍ番目の第１のプレート線に接続されており、
第２のメモリユニットにおいて、第ｍ番目の第２のメモリセルの第２の電極は、第ｍ番目の第２のプレート線に接続されていることを特徴とする。
【００１８】
本発明の第１の態様に係る強誘電体型不揮発性半導体メモリにあっては、第１のメモリセルの第２の電極は、第１のメモリセルを構成する強誘電体層を介して共通の第１の電極の下方に設けられており、第２のメモリセルの第２の電極は、第２のメモリセルを構成する強誘電体層を介して共通の第１の電極の上方に設けられている構造とすることができる。第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のプレート線と、第ｍ番目の第２のプレート線とを別々に駆動する構成とすることができる。この場合、第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と等しい構成とすることもできるし、第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と異なる構成とすることもできる。
【００１９】
上記の目的を達成するための本発明の第２の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）の第１のメモリセルから構成されたＮ個（但し、Ｎ≧２）の第１のメモリユニットと、
（Ｄ）Ｍ個の第２のメモリセルから構成されたＮ個の第２のメモリユニットと、
（Ｅ）Ｍ×Ｎ本の第１のプレート線と、
（Ｆ）Ｍ×Ｎ本の第２のプレート線、
から成り、
第ｎ’層目（但し、ｎ’＝１，２，・・・，Ｎ−１）の第１及び第２のメモリユニットは、第（ｎ’＋１）層目の第１及び第２のメモリユニットと層間絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第ｎ層目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１及び第２のメモリセルを構成する第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
第ｎ層目の第１のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目の第１のプレート線に接続されており、
第ｎ層目の第２のメモリユニットにおいて、第ｍ番目の第２のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目の第２のプレート線に接続されていることを特徴とする。
【００２０】
本発明の第２の態様に係る強誘電体型不揮発性半導体メモリにあっては、第ｎ層目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１のメモリセルの第２の電極は、第１のメモリセルを構成する強誘電体層を介して共通の第１の電極の下方に設けられており、第２のメモリセルの第２の電極は、第２のメモリセルを構成する強誘電体層を介して共通の第１の電極の上方に設けられている構造とすることができる。第［（ｎ−１）Ｍ＋ｍ］番目（但し、ｍ＝１，２・・・，Ｍ）の第１のプレート線と第［（ｎ−１）Ｍ＋ｍ］番目の第２のプレート線とを別々に駆動する構成とすることができる。この場合、第ｎ層目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第ｎ層目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と等しい構成とすることもできるし、第ｎ層目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第ｎ層目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と異なる構成とすることもできる。
【００２１】
上記の目的を達成するための本発明の第３の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）の第１のメモリセルから構成されたＮ個の第１のメモリユニットと、
（Ｄ）Ｍ個の第２のメモリセルから構成されたＮ個の第２のメモリユニットと、
（Ｅ）Ｍ本の第１のプレート線と、
（Ｆ）Ｍ本の第２のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第ｎ番目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１及び第２のメモリセルを構成する第１の電極は共通であり、該共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第ｎ番目の第１のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルの第２の電極は、第ｍ番目の第１のプレート線に接続されており、
第ｎ番目の第２のメモリユニットにおいて、第ｍ番目の第２のメモリセルの第２の電極は、第ｍ番目の第２のプレート線に接続されていることを特徴とする。
【００２２】
本発明の第３の態様に係る強誘電体型不揮発性半導体メモリにあっては、第ｎ番目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１のメモリセルの第２の電極は、第１のメモリセルを構成する強誘電体層を介して共通の第１の電極の下方に設けられており、第２のメモリセルの第２の電極は、第２のメモリセルを構成する強誘電体層を介して共通の第１の電極の上方に設けられている構造とすることができる。第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のプレート線と第ｍ番目の第２のプレート線とを別々に駆動する構成とすることができる。この場合、第ｎ番目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第ｎ番目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と等しい構成とすることもできるし、第ｎ番目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第ｎ番目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と異なる構成とすることもできる。
【００２３】
上記の目的を達成するための本発明の第４の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）の第１のメモリセルから構成されたＮ個の第１のメモリユニットと、
（Ｄ）Ｍ個の第２のメモリセルから構成されたＮ個の第２のメモリユニットと、
（Ｅ）Ｍ本の第１のプレート線と、
（Ｆ）Ｍ本の第２のプレート線と、
（Ｇ）Ｍ×（Ｎ−１）本の共通プレート線、
から成り、
第ｎ’層目（但し、ｎ’＝１，２，・・・，Ｎ−１）の第１及び第２のメモリユニットは、第（ｎ’＋１）層目の第１及び第２のメモリユニットと積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第ｎ層目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１及び第２のメモリセルを構成する第１の電極は共通であり、該共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第１層目の第１のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルの第２の電極は、第ｍ番目の第１のプレート線に接続されており、
第Ｎ層目の第２のメモリユニットにおいて、第ｍ番目の第２のメモリセルの第２の電極は、第ｍ番目の第２のプレート線に接続されており、
第ｎ’層目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極、及び、第（ｎ’＋１）層目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極は共通であり、且つ、第［（ｎ’−１）Ｍ＋ｍ］番目の共通プレート線に接続されていることを特徴とする。
【００２４】
本発明の第４の態様に係る強誘電体型不揮発性半導体メモリにあっては、第ｎ層目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１のメモリセルの第２の電極は、第１のメモリセルを構成する強誘電体層を介して共通の第１の電極の下方に設けられており、第２のメモリセルの第２の電極は、第２のメモリセルを構成する強誘電体層を介して共通の第１の電極の上方に設けられている構造とすることができる。第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のプレート線と、第ｍ番目の第２のプレート線と、第［（ｎ’−１）Ｍ＋ｍ］番目（但し、ｎ’＝１，２，・・・，Ｎ−１）の共通プレート線とを別々に駆動する構成としてもよいし、第ｍ番目の第１のプレート線と、第ｍ番目の第２のプレート線とを接続し、同時に駆動する構成としてもよい。これらの場合、第ｎ層目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第ｎ層目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と等しい構成とすることもできるし、第ｎ層目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極の面積は、第ｎ層目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極の面積と異なる構成とすることもできる。
【００２５】
本発明の第１の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリ（以下、これらを総称して、単に、本発明と呼ぶ場合がある）にあっては、強誘電体型不揮発性半導体メモリを一対とし（便宜上、不揮発性メモリ−Ａ、不揮発性メモリ−Ｂと呼ぶ）、これらの強誘電体型不揮発性半導体メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルのそれぞれに１ビットを記憶する構成とすることができる。この場合、一対の不揮発性メモリ−Ａ及び不揮発性メモリ−Ｂを構成するビット線は、同一のセンスアンプに接続されている構成とすることができるが、これに限定するものではない。一方、不揮発性メモリ−Ａを構成する選択用トランジスタと、不揮発性メモリ−Ｂを構成する選択用トランジスタとは、異なるワード線に接続されている。そして、不揮発性メモリ−Ａ及び不揮発性メモリ−Ｂとを対として、これらにおいて、対となったメモリセルのそれぞれに１ビットのデータを記憶する。
【００２６】
あるいは又、本発明にあっては、強誘電体型不揮発性半導体メモリを一対とし（不揮発性メモリ−Ａ、不揮発性メモリ−Ｂ）、これらの強誘電体型不揮発性半導体メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルに相補的に１ビットを記憶する構成とすることができる。この場合、一対の不揮発性メモリ−Ａ及び不揮発性メモリ−Ｂを構成するビット線は、同一のセンスアンプに接続されている構成とすることができる。一方、不揮発性メモリ−Ａを構成する選択用トランジスタと、不揮発性メモリ−Ｂを構成する選択用トランジスタとは、同一のワード線に接続されていてもよいし、異なるワード線に接続されていてもよい。但し、後者の場合、不揮発性メモリ−Ａを構成する選択用トランジスタと、不揮発性メモリ−Ｂを構成する選択用トランジスタとを、同時に駆動する。そして、不揮発性メモリ−Ａ及び不揮発性メモリ−Ｂとを対として、これらにおいて、対となったメモリセルに相補的なデータを記憶する。
【００２７】
本発明の第３の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｎ個の第１及び第２のメモリユニットは、同じ絶縁層上に形成されていてもよいし、第ｎ’層目（但し、ｎ’＝１，２，・・・，Ｎ−１）の第１及び第２のメモリユニットは、第（ｎ’＋１）層目の第１及び第２のメモリユニットと層間絶縁層を介して積層されていてもよい。
【００２８】
本発明においては、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、本発明の第２の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【００２９】
本発明の第２の態様あるいは第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、あるいは又、本発明の第３の態様に係る強誘電体型不揮発性半導体メモリの好ましい形態においては、上方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度が、下方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度よりも低いことが好ましい。ここで、メモリセルを構成する強誘電体層の結晶化温度は、例えば、Ｘ線回折装置や表面走査型電子顕微鏡を用いて調べることができる。具体的には、例えば、強誘電体材料層を形成した後、強誘電体材料層の結晶化を行うための熱処理温度を種々変えて結晶化促進のための熱処理を行い、熱処理後の強誘電体材料層のＸ線回折分析を行い、強誘電体材料に特有の回折パターン強度（回折ピークの高さ）を評価することによって、強誘電体層の結晶化温度を求めることができる。
【００３０】
ところで、メモリユニットが積層された構成を有する強誘電体型不揮発性半導体メモリを製造する場合、強誘電体層、あるいは、強誘電体層を構成する強誘電体薄膜の結晶化のために、熱処理（結晶化熱処理と呼ぶ）を積層されたメモリユニットの段数だけ行わなければならない。従って、下段に位置するメモリユニットほど長時間の結晶化熱処理を受け、上段に位置するほどメモリユニットは短時間の結晶化熱処理を受けることになる。それ故、上段に位置するメモリユニットに対して最適な結晶化熱処理を施すと、下段に位置するメモリユニットは過度の熱負荷を受ける虞があり、下段に位置するメモリユニットの特性劣化が生じる虞がある。尚、多段のメモリユニットを作製した後、一度で結晶化熱処理を行う方法も考えられるが、結晶化の際に強誘電体層に大きな体積変化が生じたり、各強誘電体層から脱ガスが生じる可能性が高く、強誘電体層にクラックや剥がれが生じるといった問題が発生し易い。上方に位置するメモリユニットを構成する強誘電体層の結晶化温度を、下方に位置するメモリユニットを構成する強誘電体層の結晶化温度よりも低くすれば、積層されたメモリユニットの段数だけ結晶化熱処理を行っても、下方に位置するメモリユニットを構成するメモリセルの特性劣化といった問題は生じない。また、各段におけるメモリユニットを構成するメモリセルに対して、最適な条件での結晶化熱処理を行うことができ、特性の優れた強誘電体型不揮発性半導体メモリを得ることができる。以下の表１に、強誘電体層を構成する代表的な材料の結晶化温度を示すが、強誘電体層を構成する材料をかかる材料に限定するものではない。
【００３１】
【表１】
材料名 結晶化温度
Ｂｉ2ＳｒＴａ2Ｏ9 ７００〜８００゜Ｃ
Ｂｉ2Ｓｒ（Ｔａ1.5，Ｎｂ0.5）Ｏ9 ６５０〜７５０゜Ｃ
Ｂｉ4Ｔｉ3Ｏ12 ６００〜７００゜Ｃ
Ｐｂ（Ｚｒ0.48，Ｔｉ0.52）Ｏ3 ５５０〜６５０゜Ｃ
ＰｂＴｉＯ3 ５００〜６００゜Ｃ
【００３２】
本発明における強誘電体層を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【００３３】
あるいは又、強誘電体層を構成する材料は、
（ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ1-Z）2Ｏd 式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層を構成する材料は、
ＢｉXＳｒYＴａ2Ｏd 式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体層を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【００３４】
あるいは又、強誘電体層を構成する材料は、
ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd 式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。これらの各式で表される強誘電体層を構成する材料の組成を化学量論的組成で表せば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2Ｓｒ（Ｔａ，Ｎｂ）2Ｏ9等を挙げることができる。あるいは又、強誘電体層を構成する材料として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ3ＴｉＮｂＯ9、Ｂｉ3ＴｉＴａＯ9、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2ＰｂＴａ2Ｏ9等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【００３５】
あるいは又、強誘電体層を構成する材料として、ＰｂＴｉＯ3、ペロブスカイト型構造を有するＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げることができる。
【００３６】
以上に説明した強誘電体層を構成する材料において、これらの組成を化学量論的組成から外すことによって、結晶化温度を変化させることが可能である。
【００３７】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法、ビスマス−酸素結合を有するビスマス有機金属化合物（ビスマスアルコキシド化合物）を原料としたＭＯＤ（Metal Organic Decomposition）法、パルスレーザアブレーション法、スパッタ法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適した方法にて適宜行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【００３８】
プレート線は、第２の電極から延在している構成とすることが、配線構造の簡素化といった観点から好ましい。第１の電極が共通である構造として、具体的には、ストライプ状の第１の電極を形成し、かかるストライプ状の第１の電極の全面を覆うように強誘電体層を形成する構成を挙げることができる。尚、このような構造においては、第１の電極と強誘電体層と第２の電極の重複領域がメモリセルに相当する。第１の電極が共通である構造として、その他、第１の電極の所定の領域に、それぞれの強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造、あるいは又、配線層の所定の表面領域に、それぞれの第１の電極が形成され、かかるそれぞれの第１の電極上に強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造を挙げることができるが、これらの構成に限定するものではない。メモリセルの第２の電極の面積を変えるには、第１の電極の幅を一定とし、第２の電極の幅を変える方法が簡便である。本発明の第４の態様に係る強誘電体型不揮発性半導体メモリにおいて、第２の電極が共通である構造として、具体的には、第ｎ’層目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの強誘電体層と、第（ｎ’＋１）層目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの強誘電体層とによって、第２の電極を挟み込む構造を挙げることができる。
【００３９】
更には、本発明において、例えば、強誘電体層の下に第２の電極を形成し、強誘電体層の上に第１の電極を形成する構成の場合、メモリセルを構成する第２の電極は、所謂ダマシン構造を有する構成とすることもできる。他の電極も、同様にダマシン構造を有する構成とすることができる。
【００４０】
本発明において、第１の電極あるいは第２の電極を構成する材料として、例えば、Ｉｒ、ＩｒＯ2-X、ＩｒＯ2-X／Ｉｒ、ＳｒＩｒＯ3、Ｒｕ、ＲｕＯ2-X、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／ＩｒＯ2-X、Ｐｔ／ＲｕＯ2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造においては、「／」の前に記載された材料が強誘電体層と接する。第１の電極と第２の電極とは、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。第１の電極あるいは第２の電極を形成するためには、第１の電極を構成する導電材料層あるいは第２の電極を構成する導電材料層を形成した後の工程において、導電材料層をパターニングすればよい。導電材料層の形成は、例えばスパッタ法、反応性スパッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、メッキ法、あるいはパルスレーザアブレーション法といった導電材料層を構成する材料に適した方法にて適宜行うことができる。また、導電材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【００４１】
選択用トランジスタや各種のトランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。ビット線を構成する材料として、不純物がドーピングされたポリシリコンや高融点金属材料を挙げることができる。選択用トランジスタと共通の第１の電極との接続、選択用トランジスタとビット線との接続は、接続孔を介して行えばよく、接続孔は、例えば、タングステンプラグや不純物をドーピングされたポリシリコンを埋め込むことによって得ることができる。
【００４２】
本発明において、層間絶縁層あるいは絶縁層、絶縁膜を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができる。
【００４３】
本発明の第１の態様〜第３の態様に係る強誘電体型不揮発性半導体メモリにおいては、第２の電極／強誘電体層／第１の電極／強誘電体層／第２の電極という積層構造あるいはサンドイッチ構造によって２つのメモリセルが構成されているので、あるいは又、本発明の第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、例えば、第２の電極／強誘電体層／第１の電極／強誘電体層／第２の電極／強誘電体層／第１の電極／強誘電体層／第２の電極という積層構造あるいはサンドイッチ構造によって４つのメモリセルが構成されているので、従来の強誘電体型不揮発性半導体メモリに比べて飛躍的に記憶容量を増大させることができ、ビット記憶単位の実効占有面積を大幅に縮小することが可能となる。しかも、積層された２つのメモリセルによって１つの第１の電極が共有されるが故に、２つのメモリセルを層間絶縁層を介して積層する構造と比べて、第１の電極の形成回数を少なくすることができるし、接続孔のアスペクト比の増加を回避することができる。
【００４４】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００４５】
（実施の形態１）
実施の形態１は、本発明の第１の態様に係る強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する）に関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態１の不揮発性メモリを切断したときの模式的な一部断面図を図１に示し、実施の形態１の不揮発性メモリの回路図を図２に示す。尚、図２の回路図においてはプレート線の延びる方向に隣接する２つの不揮発性メモリＭA，ＭBを図示し、図１には１つの不揮発性メモリＭAを図示したが、不揮発性メモリＭBは図１の紙面垂直方向に設けられている。不揮発性メモリＭAと不揮発性メモリＭBは同じ構造を有するので、以下、不揮発性メモリＭAについて説明を行う。尚、このように対となった多数の不揮発性メモリがプレート線方向に配列されて、不揮発性メモリアレイを構成している。
【００４６】
この不揮発性メモリＭAは、
（Ａ）ビット線ＢＬAと、
（Ｂ）選択用トランジスタＴＲAと、
（Ｃ）Ｍ個（但し、Ｍ≧２であり、実施の形態１においてはＭ＝４）の第１のメモリセルＭＣA1Mから構成された第１のメモリユニットＭＵA1と、
（Ｄ）Ｍ個の第２のメモリセルＭＣA2Mから構成された第２のメモリユニットＭＵA2と、
（Ｅ）Ｍ本の第１のプレート線ＰＬ1Mと、
（Ｆ）Ｍ本の第２のプレート線ＰＬ2M、
から構成されている。
【００４７】
そして、各メモリセルＭＣA1m，ＭＣA2mは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、各第１のメモリセルＭＣA1mは、第１の電極２１と、強誘電体層２２Ａと、第２の電極２３Ａから成り、各第２のメモリセルＭＣA2mは、第１の電極２１と、強誘電体層２２Ｂと、第２の電極２３Ｂから成る。そして、第１及び第２のメモリユニットＭＵA1，ＭＵA2において、第１及び第２のメモリセルＭＣA1M，ＭＣA2Mを構成する第１の電極２１は共通であり、この共通の第１の電極（共通ノードＣＮAと呼ぶ）は、選択用トランジスタＴＲAを介してビット線ＢＬAに接続されている。更には、第１のメモリユニットＭＵA1において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルＭＣA1mの第２の電極２３Ａは、第ｍ番目の第１のプレート線ＰＬ1mに接続されており、第２のメモリユニットＭＵA2において、第ｍ番目の第２のメモリセルＭＣA2mの第２の電極２３Ｂは、第ｍ番目の第２のプレート線ＰＬ2mに接続されている。
【００４８】
尚、第１のメモリセルＭＣA1Mの第２の電極２３Ａは、第１のメモリセルＭＣA1Mを構成する強誘電体層２２Ａを介して共通の第１の電極（共通ノードＣＮA）の下方に設けられ、第２のメモリセルＭＣA2Mの第２の電極２３Ｂは、第２のメモリセルＭＣA2Mを構成する強誘電体層２２Ｂを介して共通の第１の電極（共通ノードＣＮA）の上方に設けられている。また、第１のメモリユニットＭＵA1における第ｍ番目の第１のメモリセルＭＣA1mの第２の電極２３Ａの面積は、第２のメモリユニットＭＵA2における第ｍ番目の第２のメモリセルＭＣA2mの第２の電極２３Ｂの面積と等しい。
【００４９】
選択用トランジスタＴＲAの一方のソース／ドレイン領域１４は接続孔１５を介してビット線ＢＬAに接続され、選択用トランジスタＴＲAの他方のソース／ドレイン領域１４は、絶縁層１６に設けられた開口部内に形成された接続孔１７を介して、メモリユニットＭＵA1，ＭＵA2における共通の第１の電極２１（第１の共通ノードＣＮA）に接続されている。また、ビット線ＢＬAはセンスアンプＳＡに接続されている。プレート線ＰＬ1M，ＰＬ2Mはプレート線デコーダ／ドライバＰＤに接続されており、別々に、独立して駆動される。更には、選択用トランジスタＴＲAの作動を制御するワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬは、図１の紙面垂直方向に延びており、図１の紙面垂直方向に隣接する別の不揮発性メモリＭBを構成する選択用トランジスタＴＲBと共通である。また、不揮発性メモリＭAを構成するメモリセルＭＣA1m，ＭＣA2mの第２の電極２３Ａ，２３Ｂは、図１の紙面垂直方向に隣接する別の不揮発性メモリＭBを構成するメモリセルＭＣB1m，ＭＣB2mの第２の電極２３Ａ，２３Ｂと共通であり、プレート線ＰＬ1m，ＰＬ2mを兼ねている。
【００５０】
実施の形態１においては、一対の不揮発性メモリＭA，ＭBを構成し、且つ、プレート線ＰＬnmが共通とされた一対のメモリセルＭＣAnm，ＭＣBnmに相補的に１ビットを記憶する。
【００５１】
以下、このような実施の形態１の不揮発性メモリからデータを読出し、再書込みする方法について、説明する。尚、一例として、対となったメモリセルＭＣA11，ＭＣB11からデータを読み出すものとし、メモリセルＭＣA11にはデータ「１」が、メモリセルＭＣB11にはデータ「０」が記憶されているとする。図３に動作波形を示す。尚、図３中、括弧内の数字は、以下に説明する工程の番号と対応している。
【００５２】
（１）待機状態では、全てのビット線、ワード線、全てのプレート線が０ボルトとなっている。更には、全ての共通ノードも０ボルトで浮遊状態となっている。
【００５３】
（２）データ読出し時、選択プレート線ＰＬ11にＶccを印加する。ここで、Ｖccは、例えば、電源電圧である。このとき、選択メモリセルＭＣA11にデータ「１」が記憶されているので、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮAの電位が上昇する。一方、選択メモリセルＭＣB11にはデータ「０」が記憶されているので、強誘電体層に分極反転が生ぜず、共通ノードＣＮBの電位は殆ど上昇しない。即ち、共通ノードＣＮBは、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬj（ｊ≠１１）にカップリングされているので、共通ノードＣＮBの電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣA11，ＭＣB11に記憶されたデータに依存して共通ノードＣＮA，ＣＮBの電位に変化が生じる。
【００５４】
（３）次に、ビット線ＢＬA，ＢＬBを浮遊状態とし、選択用トランジスタＴＲA，ＴＲBをオン状態とする。これによって、選択メモリセルＭＣA11，ＭＣB11に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮA，ＣＮB）に生じた電位により、ビット線ＢＬA，ＢＬBに電位が生じる。
【００５５】
（４）次いで、選択用トランジスタＴＲA，ＴＲBをオフ状態とする。そして、かかるビット線ＢＬA，ＢＬBの電位をセンスアンプＳＡにてラッチし、センスアンプＳＡを活性化してデータを増幅し、データの読出し動作を完了する。１ビットのこのデータは外部に出力される。
【００５６】
以上の動作によって、選択メモリセルＭＣA11，ＭＣB11に記憶されていたデータが一旦破壊されてしまうので、データの再書込み動作を行う。
【００５７】
（５）そのために、先ず、ビット線ＢＬA，ＢＬBをセンスアンプＳＡによって充放電させ、各メモリセルＭＣA11，ＭＣB11に記憶されていたデータに依存して、ビット線ＢＬAにＶccを印加し、ビット線ＢＬBに０ボルトを印加する。
【００５８】
（６）そして、非選択プレート線ＰＬjの電位を（１／２）Ｖccとする。これによって、非選択メモリセルには、ディスターブが加わった状態となる。
【００５９】
（７）その後、選択用トランジスタＴＲA，ＴＲBをオン状態とする。これによって、共通ノードＣＮA，ＣＮBの電位はビット線ＢＬA，ＢＬBの電位と等しくなる。即ち、選択メモリセルＭＣA11に記憶されていたデータが「１」であるが故に、共通ノードＣＮAの電位はＶccとなり、選択メモリセルＭＣB11に記憶されていたデータが「０」であるが故に、共通ノードＣＮBの電位は０ボルトとなる。選択プレート線ＰＬ11の電位はＶccのままであるが故に、共通ノードＣＮBの電位が０ボルトであり、選択メモリセルＭＣB11にはデータ「０」が再書込みされる。
【００６０】
（８）次に、選択プレート線ＰＬ11の電位を０ボルトとする。これによって、選択メモリセルＭＣA11に記憶されていたデータが「１」であり、共通ノードＣＮAの電位がＶccであるが故に、データ「１」が再書き込みされる。選択メモリセルＭＣB11にデータ「０」が既に再書込みされているので、選択メモリセルＭＣB11に変化は生じない。
【００６１】
（９）その後、ビット線ＢＬA，ＢＬBを０ボルトとする。
【００６２】
（１０）最後に、非選択プレート線ＰＬjを０ボルトとし、選択用トランジスタＴＲA，ＴＲBをオフ状態とする。
【００６３】
以下、半導体基板等の模式的な一部断面図である図４〜図７を参照して実施の形態１の不揮発性メモリの製造方法を説明するが、他の実施の形態あるいはその変形における不揮発性メモリも、実質的に同様の方法で製造することができる。
【００６４】
［工程−１００］
先ず、不揮発性メモリにおける選択用トランジスタとして機能するＭＯＳ型トランジスタを半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線ＷＬを兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ2層を形成した後、このＳｉＯ2層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール（図示せず）を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１４を形成する。
【００６５】
［工程−１１０］
次いで、ＳｉＯ2から成る下層絶縁層をＣＶＤ法にて形成した後、一方のソース／ドレイン領域１４の上方の下層絶縁層に開口部をＲＩＥ法にて形成する。そして、かかる開口部内を含む下層絶縁層上に不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。これによって、接続孔（コンタクトプラグ）１５が形成される。次に、下層絶縁層上のポリシリコン層をパターニングすることによって、ビット線ＢＬAを形成する。その後、ＢＰＳＧから成る上層絶縁層をＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る上層絶縁層の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、上層絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えば化学的機械的研磨法（ＣＭＰ法）にて上層絶縁層の頂面を化学的及び機械的に研磨し、上層絶縁層を平坦化することが望ましい。尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１６と呼ぶ。
【００６６】
［工程−１２０］
次に、他方のソース／ドレイン領域１４の上方の絶縁層１６に開口部をＲＩＥ法にて形成した後、かかる開口部内を、不純物をドーピングしたポリシリコンで埋め込み、接続孔（コンタクトプラグ）１７を完成させる（図４参照）。ビット線ＢＬAは、下層絶縁層上を、図１の左右方向に接続孔１７と接触しないように延びている。
【００６７】
尚、接続孔１７は、絶縁層１６に形成された開口部内に、例えば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサイドから成る金属配線材料を埋め込むことによって形成することもできる。接続孔１７の頂面は絶縁層１６の表面と略同じ平面に存在していてもよいし、接続孔１７の頂部が絶縁層１６の表面に延在していてもよい。タングステンにて開口部を埋め込み、接続孔１７を形成する条件を、以下の表２に例示する。尚、タングステンにて開口部を埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口部内を含む絶縁層１６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。
【００６８】
【表２】
Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件
プロセスガス：Ａｒ＝３５sccm
圧力 ：０．５２Ｐａ
ＲＦパワー ：２ｋＷ
基板の加熱 ：無し
ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件
プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm
圧力 ：１．０Ｐａ
ＲＦパワー ：６ｋＷ
基板の加熱 ：無し
タングステンのＣＶＤ形成条件
使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm
圧力 ：１０．７ｋＰａ
形成温度：４５０゜Ｃ
タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件
第１段階のエッチング：タングステン層のエッチング
使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm
圧力 ：４６Ｐａ
ＲＦパワー：２７５Ｗ
第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング
使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm
圧力 ：６．５Ｐａ
ＲＦパワー：２５０Ｗ
【００６９】
［工程−１３０］
次に、絶縁層１６及び接続孔１７上に、絶縁膜１６Ａを形成し、第１のメモリセルＭＣA1Mを構成する第２の電極２３Ａ及びプレート線ＰＬ1Mを形成すべき絶縁膜１６Ａの部分に溝部を形成する。そして、第２の電極２３Ａを構成する導電材料層（例えば、ＩｒＯ2-X層）を溝部内を含む絶縁膜１６Ａの上に形成した後、絶縁膜１６Ａの上の導電材料層を化学的機械的研磨法（ＣＭＰ法）にて除去する。こうして、所謂ダマシン構造を有する第２の電極２３Ａ及びプレート線ＰＬ1Mを形成することができる（図５参照）。
【００７０】
［工程−１４０］
その後、例えば、ＭＯＤ法やＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料（具体的には、例えば、結晶化温度７５０゜ＣのＢｉ2ＳｒＴａ2Ｏ9）から成る強誘電体薄膜を全面に形成する。その後、２５０゜Ｃの空気中で乾燥処理を行った後、７５０゜Ｃの酸素ガス雰囲気で１時間の熱処理を施し、結晶化を促進させた後、必要に応じて、フォトリソグラフィ技術、ドライエッチング技術に基づき強誘電体薄膜をパターニングして、強誘電体層２２Ａを得る（図６参照）。
【００７１】
［工程−１５０］
次いで、全面に絶縁膜１６Ｂを形成し、第１の電極２１を形成すべき絶縁膜１６Ｂの部分に溝部を形成し、更に、接続孔１７の上方の絶縁膜１６Ａ，１６Ｂを除去する。そして、溝部内及び接続孔１７の上方を含む絶縁膜１６Ｂの全面に第１の電極を構成する導電材料層（例えば、ＩｒＯ2-X層）を形成した後、絶縁膜１６Ｂ上の導電材料層をＣＭＰ法にて除去する。こうして、所謂ダマシン構造を有する第１の電極２１（共通ノードＣＮA）を形成することができる（図７参照）。
【００７２】
［工程−１６０］
次に、例えば、ＭＯＤ法やＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料（具体的には、例えば、結晶化温度７００゜ＣのＢｉ2Ｓｒ（Ｔａ1.5，Ｎｂ0.5）Ｏ9）から成る強誘電体薄膜を全面に形成する。その後、２５０゜Ｃの空気中で乾燥処理を行った後、７００゜Ｃの酸素ガス雰囲気で１時間の熱処理を施し、結晶化を促進させた後、必要に応じて、フォトリソグラフィ技術、ドライエッチング技術に基づき強誘電体薄膜をパターニングして、強誘電体層２２Ｂを得る。
【００７３】
［工程−１７０］
その後、全面に絶縁膜（図示せず）を形成し、第２のメモリセルＭＣA2Mを構成する第２の電極２３Ｂ及びプレート線ＰＬ2Mを形成すべき絶縁膜の部分に溝部を形成する。そして、第２の電極２３Ｂを構成する導電材料層（例えば、下からＩｒＯ2-X層、Ｐｔ層）を溝部内を含む絶縁膜の上に形成した後、絶縁膜の上の導電材料層をＣＭＰ法にて除去する。これによって、所謂ダマシン構造を有する第２の電極２３Ｂ及びプレート線ＰＬ2Mを形成することができる。
【００７４】
［工程−１８０］
その後、全面に例えばＡｌ2Ｏ3から成る保護膜（図示せず）を形成し、更に、絶縁膜２６Ａを全面に形成する。こうして、図１に示す構造の不揮発性メモリを完成することができる。尚、図１においては、絶縁膜１６Ａ，１６Ｂ等の図示を省略した。
【００７５】
尚、後述するメモリセルを層間絶縁層を介して積層した構造を有する不揮発性メモリの製造においては、その後、例えば、［工程−１７０］の後、全面に層間絶縁層を形成し、［工程−１２０］〜［工程−１７０］を実行するといった工程を適宜繰り返し、最後に、［工程−１８０］を実行すればよい。尚、層間絶縁層を介して上方に形成する強誘電体層を、例えば、結晶化温度６５０゜ＣのＢｉ4Ｔｉ3Ｏ12から構成すれことが好ましいが、これに限定するものではない。尚、Ｂｉ4Ｔｉ3Ｏ12から成る強誘電体層に対して、結晶化促進のための熱処理を、６５０゜Ｃの酸素ガス雰囲気で１時間、行えばよい。
【００７６】
各第２の電極はプレート線を兼ねていなくともよい。この場合には、絶縁膜２６Ａの形成完了後、第２の電極２３Ａ，２３Ｂを接続孔（ビアホール）によって接続し、併せて、絶縁膜２６Ａ上に、かかる接続孔と接続したプレート線を形成すればよい。
【００７７】
以上の製造工程にいては、ダマシン構造を得るために、絶縁膜の形成、溝部の形成、電極等の形成、電極等の平坦化処理の順に実行しているが、その代わりに、電極等の形成、絶縁膜の形成、絶縁膜の平坦化処理の順に実行してもよい。また、電極等の構造はダマシン構造に限定するものではない。
【００７８】
例えば、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜の形成条件を以下の表３に例示する。尚、表３中、「ｔｈｄ」は、テトラメチルヘプタンジオネートの略である。また、表３に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【００７９】
【表３】
ＭＯＣＶＤ法による形成
ソース材料 ：Ｓｒ（ｔｈｄ）2−tetraglyme
Ｂｉ（Ｃ6Ｈ5）3
Ｔａ（Ｏ−ｉＣ3Ｈ7）4（ｔｈｄ）
形成温度 ：４００〜７００゜Ｃ
プロセスガス：Ａｒ／Ｏ2＝１０００／１０００ｃｍ3
形成速度 ：５〜２０ｎｍ／分
【００８０】
あるいは又、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜をパルスレーザアブレーション法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全面に形成することもできる。これらの場合の形成条件を以下に例示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【００８１】
【表４】
パルスレーザアブレーション法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、５Ｈｚ）
形成温度 ：４００〜８００゜Ｃ
酸素濃度 ：３Ｐａ
【００８２】
【表５】
ゾル−ゲル法による形成
原料：Ｂｉ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）3
［ビスマス・２エチルヘキサン酸，Ｂｉ（ＯＯｃ）3］
Ｓｒ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）2
［ストロンチウム・２エチルヘキサン酸，Ｓｒ（ＯＯｃ）2］
Ｔａ（ＯＥｔ）5 ［タンタル・エトキシド］
スピンコート条件：３０００ｒｐｍ×２０秒
乾燥：２５０゜Ｃ×７分
焼成：７００〜８００゜Ｃ×１時間（必要に応じてＲＴＡ処理を加える）
【００８３】
【表６】
ＲＦスパッタ法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2
雰囲気圧力：０．２〜１．３Ｐａ
形成温度 ：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【００８４】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタ法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表７に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ法にて形成することもできる。
【００８５】
【表７】
ターゲット ：ＰＺＴあるいはＰＬＺＴ
プロセスガス：Ａｒ／Ｏ2＝９０体積％／１０体積％
圧力 ：４Ｐａ
パワー ：５０Ｗ
形成温度 ：５００゜Ｃ
【００８６】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表８に例示する。
【００８７】
【表８】
ターゲット：ＰＺＴ又はＰＬＺＴ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2）
形成温度 ：５５０〜６００゜Ｃ
酸素濃度 ：４０〜１２０Ｐａ
【００８８】
図８に、実施の形態１の不揮発性メモリの変形例を示す。この不揮発性メモリにおいては、第１のメモリユニットＭＵA1を構成する第１のメモリセルＭＣA1Mと、第２のメモリユニットＭＵA2を構成する第２のメモリセルＭＣA2Mとは、垂直方向に揃っていない。このような構成とすることで、第２のメモリセルＭＣA2Mを製造するとき、第１のメモリセルＭＣA1Mに損傷やダメージが発生することを確実に防止することができるし、メモリセルの一層の平滑化を達成することができ、例えば、実施の形態４〜実施の形態６にて説明するような多段のメモリユニットを有する不揮発性メモリの製造が一層容易となる。
【００８９】
図９には、実施の形態１の不揮発性メモリの別の変形例を示す。この不揮発性メモリにおいては、第１のメモリユニットＭＵA1を構成する第１のメモリセルＭＣA1Mにおける第２の電極２３Ａをダマシン構造としていない。共通の第１の電極（共通ノードＣＮA）には平坦化処理が施されている。このような構造を採用することで、不揮発性メモリの製造プロセスの大幅な簡素化を図ることができる。
【００９０】
（実施の形態２）
実施の形態２は、実施の形態１の変形である。実施の形態１においては、一対の不揮発性メモリＭA，ＭBを構成し、且つ、プレート線が共通とされた一対のメモリセルＭＣAnm，ＭＣBnmに相補的に１ビットを記憶した。一方、実施の形態２においては、不揮発性メモリの回路図を図１０に示すように、不揮発性メモリＭAを構成する選択用トランジスタＴＲAと不揮発性メモリＭBを構成する選択用トランジスタＴＲBとは、独立して制御される。そして、一対の不揮発性メモリＭA，ＭBを構成し、且つ、プレート線が共通とされた一対のメモリセルＭＣAnm，ＭＣBnmのそれぞれに１ビットを記憶する。尚、不揮発性メモリの構成、構造は、実施の形態１の不揮発性メモリあるいはその変形例の構成、構造と同様とすることができるので、詳細な説明は省略する。尚、このように対となった多数の不揮発性メモリがプレート線方向に配列されて、不揮発性メモリアレイを構成している。
【００９１】
以下、このような実施の形態２の不揮発性メモリからデータを読出し、再書込みする方法について、説明する。尚、一例として、対となったメモリセルＭＣA11，ＭＣA21の内のメモリセルＭＣA11からデータを読み出すものとする。
【００９２】
（１）待機状態では、全てのビット線、ワード線、全てのプレート線が０ボルトとなっている。更には、全ての共通ノードも０ボルトで浮遊状態となっている。
【００９３】
（２）データ読出し時、選択プレート線ＰＬ11にＶccを印加する。このとき、選択メモリセルＭＣA11にデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮAの電位が上昇する。一方、選択メモリセルＭＣA11にデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードＣＮAの電位は殆ど上昇しない。即ち、共通ノードＣＮAは、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬj（ｊ≠１１）にカップリングされているので、共通ノードＣＮAの電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣA11に記憶されたデータに依存して共通ノードＣＮAの電位に変化が生じる。
【００９４】
（３）次に、ビット線ＢＬAを浮遊状態とし、ビット線ＢＬBには、データ「１」の読出し電位と、データ「０」の読出し電位の中間の参照電位を与える。そして、選択用トランジスタＴＲAをオン状態とする。これによって、選択メモリセルＭＣA11に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮA）に生じた電位により、ビット線ＢＬAに電位が生じる。
【００９５】
（４）次いで、選択用トランジスタＴＲAをオフ状態とする。そして、かかるビット線ＢＬAの電位をセンスアンプＳＡにてラッチし、センスアンプＳＡを活性化してデータを増幅し、データの読出し動作を完了する。データは外部に出力される。１ビットのこのデータは外部に出力される。
【００９６】
以上の動作によって、選択メモリセルＭＣA11に記憶されていたデータが一旦破壊されてしまうので、データの再書込み動作を行う。
【００９７】
（５）そのために、先ず、ビット線ＢＬAをセンスアンプＳＡによって充放電させ、選択メモリセルＭＣA11に記憶されていたデータに依存して、ビット線ＢＬAにＶcc又は０ボルトを印加する。
【００９８】
（６）そして、非選択プレート線ＰＬjの電位を（１／２）Ｖccとする。これによって、非選択メモリセルには、ディスターブが加わった状態となる。
【００９９】
（７）その後、選択用トランジスタＴＲAをオン状態とする。これによって、共通ノードＣＮAの電位はビット線ＢＬAの電位と等しくなる。即ち、選択メモリセルＭＣA11に記憶されていたデータが「１」の場合には、共通ノードＣＮAの電位はＶccとなり、選択メモリセルＭＣA11に記憶されていたデータが「０」の場合には、共通ノードＣＮAの電位は０ボルトとなる。選択プレート線ＰＬ11の電位はＶccのままであるが故に、共通ノードＣＮAの電位が０ボルトの場合、選択メモリセルＭＣA11にはデータ「０」が再書き込みされる。
【０１００】
（８）次に、選択プレート線ＰＬ11の電位を０ボルトとする。これによって、選択メモリセルＭＣA11に記憶されていたデータが「１」の場合には、共通ノードＣＮAの電位がＶccであるが故に、データ「１」が再書き込みされる。選択メモリセルＭＣA11にデータ「０」が既に再書き込みされていた場合には、選択メモリセルＭＣA11に変化は生じない。
【０１０１】
（９）その後、ビット線ＢＬAを０ボルトとする。
【０１０２】
（１０）最後に、非選択プレート線ＰＬjを０ボルトとし、選択用トランジスタＴＲAをオフ状態とする。
【０１０３】
尚、実施の形態２における選択用トランジスタＴＲA，ＴＲBを同時に駆動すれば、図２に示した回路と等価となり、実施の形態１と同じ動作となる。
【０１０４】
（実施の形態３）
実施の形態３も、実施の形態１の変形である。ビット線の延びる方向と平行な仮想垂直面で実施の形態３の不揮発性メモリを切断したときの模式的な一部断面図を図１１に示し、実施の形態３の不揮発性メモリの回路図を図１２に示す。尚、図１２の回路図においてはプレート線の延びる方向に隣接する２つの不揮発性メモリＭA，ＭBを図示し、図１１には１つの不揮発性メモリＭAを図示したが、不揮発性メモリＭBは図１１の紙面垂直方向に設けられている。不揮発性メモリＭAと不揮発性メモリＭBは同じ構造を有するので、以下、不揮発性メモリＭAについて説明を行う。尚、このように対となった多数の不揮発性メモリがプレート線方向に配列されて、不揮発性メモリアレイを構成している。
【０１０５】
実施の形態３においては、第１のメモリユニットＭＵA1における第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルＭＣA1mの第２の電極２３Ａの面積は、第２のメモリユニットＭＵA2における第ｍ番目の第２のメモリセルＭＣA2mの第２の電極２３Ｂの面積と異なる。この点を除き、実施の形態３の不揮発性メモリは、実施の形態１の不揮発性メモリと同じ構成、構造とすることができ、実施の形態３の不揮発性メモリのデータ読出し、再書込み方法も、実施の形態１の不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【０１０６】
尚、強誘電体層２２Ａ，２２Ｂの単位面積当たりの分極量をＰ、第ｍ番目（ｍ＝１，２・・・，Ｍ）のメモリセルＭＣmの面積をＡm、メモリセルと共通ノードＣＮの総容量をＣ0としたとき、共通ノードＣＮの電位上昇ΔＶは理論的には以下の式（１）にて与えられる。ここで、Ｄmは、メモリセルＭＣmに記憶されたバイナリデータを意味し、「０」又は「１」の値である。
【０１０７】
【数１】
ΔＶ＝（Ｐ／Ｃ0）（Ａm・Ｄm）
【０１０８】
尚、図１３に示すように、不揮発性メモリＭAを構成する選択用トランジスタＴＲAと不揮発性メモリＭBを構成する選択用トランジスタＴＲBとを独立して制御すれば、この不揮発性メモリのデータ読出し、再書込み方法は、実施の形態２の不揮発性メモリと同様とすることができる。
【０１０９】
（実施の形態４）
実施の形態４は、本発明の第２の態様に係る不揮発性メモリに関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態４の不揮発性メモリを切断したときの模式的な一部断面図を図１４に示し、実施の形態４の不揮発性メモリの回路図を図１５に示す。尚、図１４には１つの不揮発性メモリＭを図示したが、同じ構造を有する別の不揮発性メモリが図１４の紙面垂直方向に設けられている。尚、このように対となった多数の不揮発性メモリがプレート線方向に配列されて、不揮発性メモリアレイを構成している。
【０１１０】
実施の形態４の不揮発性メモリＭは、
（Ａ）ビット線ＢＬと、
（Ｂ）選択用トランジスタＴＲと、
（Ｃ）Ｍ個（但し、Ｍ≧２であり、実施の形態４においてはＭ＝４）の第１のメモリセルＭＣ1NMから構成されたＮ個（但し、Ｎ≧２で有り、実施の形態４においてはＮ＝２）の第１のメモリユニットＭＵ1Nと、
（Ｄ）Ｍ個の第２のメモリセルＭＣ2NMから構成されたＮ個の第２のメモリユニットＭＵ2Nと、
（Ｅ）Ｍ×Ｎ本の第１のプレート線と、
（Ｆ）Ｍ×Ｎ本の第２のプレート線、
から構成されている。
【０１１１】
そして、第ｎ’層目（但し、ｎ’＝１，２，・・・，Ｎ−１）の第１及び第２のメモリユニットＭＵ1,n'，ＭＵ2,n'は、第（ｎ’＋１）層目の第１及び第２のメモリユニットＭＵ1,(n'+1)，ＭＵ2,(n'+1)と層間絶縁層を介して積層されている。また、各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、第１層目の第１のメモリユニットＭＵ11を構成する各メモリセルＭＣ11mは、第１の電極２１と、強誘電体層２２Ａと、第２の電極２３Ａから成る。また、第１層目の第２のメモリユニットＭＵ21を構成する各メモリセルＭＣ21mは、第１の電極２１と、強誘電体層２２Ｂと、第２の電極２３Ｂから成る。更には、第２層目の第１のメモリユニットＭＵ12を構成する各メモリセルＭＣ12mは、第１の電極３１と、強誘電体層３２Ａと、第２の電極３３Ａから成る。また、第２層目の第２のメモリユニットＭＵ22を構成する各メモリセルＭＣ22mは、第１の電極３１と、強誘電体層３２Ｂと、第２の電極３３Ｂから成る。
【０１１２】
第１層目の第１のメモリユニットＭＵ11における第１のメモリセルＭＣ11Mの第２の電極２３Ａは、第１のメモリセルＭＣ11Mを構成する強誘電体層２２Ａを介して共通の第１の電極（共通ノードＣＮ1）の下方に設けられ、第１層目の第２のメモリユニットＭＵ21における第２のメモリセルＭＣ21Mの第２の電極２３Ｂは、第２のメモリセルＭＣ21Mを構成する強誘電体層２２Ｂを介して共通の第１の電極（共通ノードＣＮ1）の上方に設けられている。また、第２層目の第１のメモリユニットＭＵ12における第１のメモリセルＭＣ12Mの第２の電極３３Ａは、第１のメモリセルＭＣ12Mを構成する強誘電体層３２Ａを介して共通の第１の電極（共通ノードＣＮ2）の下方に設けられ、第２層目の第２のメモリユニットＭＵ22における第２のメモリセルＭＣ22Mの第２の電極３３Ｂは、第２のメモリセルＭＣ22Mを構成する強誘電体層３２Ｂを介して共通の第１の電極（共通ノードＣＮ2）の上方に設けられている。尚、図中、参照番号３６Ａは絶縁膜である。
【０１１３】
実施の形態４においては、第１層目の第１のメモリユニットＭＵ11における第ｍ番目の第１のメモリセルＭＣ11mの第２の電極２３Ａの面積、第１層目の第２のメモリユニットＭＵ21における第ｍ番目の第２のメモリセルＭＣ21mの第２の電極２３Ｂの面積、第２層目の第１のメモリユニットＭＵ12における第ｍ番目の第１のメモリセルＭＣ12mの第２の電極３３Ａの面積、第２層目の第２のメモリユニットＭＵ22における第ｍ番目の第２のメモリセルＭＣ22mの第２の電極３３Ｂの面積は等しい。
【０１１４】
第ｎ層目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１及び第２のメモリセルを構成する第１の電極は共通であり、この共通の第１の電極は、選択用トランジスタＴＲを介してビット線ＢＬに接続されている。具体的には、第１層目の第１及び第２のメモリユニットＭＵ11，ＭＵ21において、第１及び第２のメモリセルＭＣ11M，ＭＣ21Mを構成する第１の電極２１は共通であり、この共通の第１の電極（共通ノードＣＮ1）は、選択用トランジスタＴＲを介してビット線ＢＬに接続されている。一方、第２層目の第１及び第２のメモリユニットＭＵ12，ＭＵ22において、第１及び第２のメモリセルＭＣ12M，ＭＣ22Mを構成する第１の電極３１は共通であり、この共通の第１の電極（共通ノードＣＮ2）は、選択用トランジスタＴＲを介してビット線ＢＬに接続されている。
【０１１５】
また、第ｎ層目の第１のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目の第１のプレート線に接続されている。具体的には、第１層目の第１のメモリユニットＭＵ11において、第ｍ番目の第１のメモリセルＭＣ11mの第２の電極２３Ａは、第［（ｎ−１）Ｍ＋ｍ］番目の第１のプレート線ＰＬ1,[(n-1)M+m]に接続されている。一方、第２層目の第１のメモリユニットＭＵ12において、第ｍ番目の第１のメモリセルＭＣ12mの第２の電極３３Ａは、第［（ｎ−１）Ｍ＋ｍ］番目の第１のプレート線ＰＬ1,[(n-1)M+m]に接続されている。また、第ｎ層目の第２のメモリユニットにおいて、第ｍ番目の第２のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目の第２のプレート線に接続されている。具体的には、第１層目の第２のメモリユニットＭＵ21において、第ｍ番目の第２のメモリセルＭＣ21mの第２の電極２３Ｂは、第［（ｎ−１）Ｍ＋ｍ］番目の第２のプレート線ＰＬ2,[(n-1)M+m]に接続されている。一方、第２層目の第２のメモリユニットＭＵ22において、第ｍ番目の第２のメモリセルＭＣ22mの第２の電極３３Ａは、第［（ｎ−１）Ｍ＋ｍ］番目の第２のプレート線ＰＬ2,[(n-1)M+m]に接続されている。
【０１１６】
選択用トランジスタＴＲの一方のソース／ドレイン領域１４は接続孔１５を介してビット線ＢＬに接続され、選択用トランジスタＴＲの他方のソース／ドレイン領域１４は、絶縁層１６に設けられた開口部内に形成された接続孔１７を介して、第１層目のメモリユニットＭＵ11，ＭＵ21における共通の第１の電極２１（第１の共通ノードＣＮ1）に接続され、更には、層間絶縁層２６に設けられた接続孔２７を介して、第２層目のメモリユニットＭＵ12，ＭＵ22における共通の第１の電極３１（第１の共通ノードＣＮ2）に接続されている。
【０１１７】
ビット線ＢＬはセンスアンプＳＡに接続されている。プレート線ＰＬ1,[(n-1)M+m]，ＰＬ2,[(n-1)M+m]はプレート線デコーダ／ドライバＰＤに接続されており、別々に、独立して駆動される。更には、選択用トランジスタＴＲの作動を制御するワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬは、図１４の紙面垂直方向に延びている。ワード線ＷＬは、図１４の紙面垂直方向に隣接する別の不揮発性メモリを構成する選択用トランジスタと共通である。また、不揮発性メモリＭを構成するメモリセルＭＣ11m，ＭＣ21m，ＭＣ12m，ＭＣ22mの第２の電極２３Ａ，２３Ｂ，３３Ａ，３３Ｂは、図１４の紙面垂直方向に隣接する別の不揮発性メモリを構成するメモリセルＭＣ11m，ＭＣ21m，ＭＣ12m，ＭＣ22mの第２の電極２３Ａ，２３Ｂ，３３Ａ，３３Ｂと共通であり、プレート線ＰＬ1,[(n-1)M+m]，ＰＬ2,[(n-1)M+m]を兼ねている。
【０１１８】
実施の形態４においては、一対の不揮発性メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルに相補的に１ビットを記憶する。尚、このような実施の形態４の不揮発性メモリのデータ読出し、再書込み方法は、実施の形態１の不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【０１１９】
不揮発性メモリＭを構成する選択用トランジスタＴＲと、別の不揮発性メモリを構成する選択用トランジスタとを独立して駆動すれば、一対の不揮発性メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルのそれぞれに１ビットを記憶することができる。この不揮発性メモリのデータ読出し、再書込み方法は、実施の形態２の不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【０１２０】
実施の形態１の各種の変形例を実施の形態４の不揮発性メモリに適用することができる。
【０１２１】
（実施の形態５）
実施の形態５は、本発明の第３の態様に係る不揮発性メモリに関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態５の不揮発性メモリを切断したときの模式的な一部断面図を図１６に示し、実施の形態５の不揮発性メモリの回路図を図１７に示す。
【０１２２】
実施の形態５の不揮発性メモリＭは、
（Ａ）ビット線ＢＬと、
（Ｂ）Ｎ個（但し、Ｎ≧２であり、実施の形態５においては、Ｎ＝２）の選択用トランジスタＴＲNと、
（Ｃ）Ｍ個（但し、Ｍ≧２であり、実施の形態５においては、Ｍ＝４）の第１のメモリセルＭＣ1NMから構成されたＮ個の第１のメモリユニットＭＵ1Nと、
（Ｄ）Ｍ個の第２のメモリセルＭＣ2NMから構成されたＮ個の第２のメモリユニットＭＵ2Nと、
（Ｅ）Ｍ本の第１のプレート線ＰＬ1Mと、
（Ｆ）Ｍ本の第２のプレート線ＰＬ2M、
から構成されている。
【０１２３】
そして、第ｎ’番目（ｎ’層目）（但し、ｎ’＝１，２，・・・，Ｎ−１）の第１及び第２のメモリユニットＭＵ1,n'，ＭＵ2,n'は、第（ｎ’＋１）番目［第（ｎ’＋１）層目］の第１及び第２のメモリユニットＭＵ1,(n'+1)，ＭＵ2,(n'+1)と層間絶縁層を介して積層されている。具体的には、第１層目の第１及び第２のメモリユニットＭＵ11，ＭＵ21は、第２層目の第１及び第２のメモリユニットＭＵ12，ＭＵ22と層間絶縁層２６を介して積層されている。また、各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、第１層目の第１のメモリユニットＭＵ11を構成する各第１のメモリセルＭＣ11mは、第１の電極２１と、強誘電体層２２Ａと、第２の電極２３Ａから成る。また、第１層目の第２のメモリユニットＭＵ21を構成する各第２のメモリセルＭＣ21mは、第１の電極２１と、強誘電体層２２Ｂと、第２の電極２３Ｂから成る。更には、第２層目の第１のメモリユニットＭＵ12を構成する各第１のメモリセルＭＣ12mは、第１の電極３１と、強誘電体層３２Ａと、第２の電極３３Ａから成る。また、第２層目の第２のメモリユニットＭＵ22を構成する各第２のメモリセルＭＣ22mは、第１の電極３１と、強誘電体層３２Ｂと、第２の電極３３Ｂから成る。
【０１２４】
第１層目の第１のメモリユニットＭＵ11における第１のメモリセルＭＣ11Mの第２の電極２３Ａは、第１のメモリセルＭＣ11Mを構成する強誘電体層２２Ａを介して共通の第１の電極（共通ノードＣＮ1）の下方に設けられ、第１層目の第２のメモリユニットＭＵ21における第２のメモリセルＭＣ21Mの第２の電極２３Ｂは、第２のメモリセルＭＣ21Mを構成する強誘電体層２２Ｂを介して共通の第１の電極（共通ノードＣＮ1）の上方に設けられている。また、第２層目の第１のメモリユニットＭＵ12における第１のメモリセルＭＣ12Mの第２の電極３３Ａは、第１のメモリセルＭＣ12Mを構成する強誘電体層３２Ａを介して共通の第１の電極（共通ノードＣＮ2）の下方に設けられ、第２層目の第２のメモリユニットＭＵ22における第２のメモリセルＭＣ22Mの第２の電極３３Ｂは、第２のメモリセルＭＣ22Mを構成する強誘電体層３２Ｂを介して共通の第１の電極（共通ノードＣＮ2）の上方に設けられている。尚、図中、参照番号３６Ａは絶縁膜である。
【０１２５】
実施の形態５においては、第１層目の第１のメモリユニットＭＵ11における第ｍ番目の第１のメモリセルＭＣ11mの第２の電極２３Ａの面積と第１層目の第２のメモリユニットＭＵ21における第ｍ番目の第２のメモリセルＭＣ21mの第２の電極２３Ｂの面積は等しく、第２層目の第１のメモリユニットＭＵ12における第ｍ番目の第１のメモリセルＭＣ12mの第２の電極３３Ａの面積と第２層目の第２のメモリユニットＭＵ22における第ｍ番目の第２のメモリセルＭＣ22mの第２の電極３３Ｂの面積は等しい。
【０１２６】
第ｎ番目（第ｎ層目）（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１及び第２のメモリセルを構成する第１の電極は共通であり、この共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線ＢＬに接続されている。具体的には、第１層目の第１及び第２のメモリユニットＭＵ11，ＭＵ21において、第１及び第２のメモリセルＭＣ11M，ＭＣ21Mを構成する第１の電極２１は共通であり、この共通の第１の電極（共通ノードＣＮ1）は、第１番目の選択用トランジスタＴＲ1を介してビット線ＢＬに接続されている。また、第２層目の第１及び第２のメモリユニットＭＵ12，ＭＵ22において、第１及び第２のメモリセルＭＣ12M，ＭＣ22Mを構成する第１の電極３１は共通であり、この共通の第１の電極（共通ノードＣＮ2）は、第２番目の選択用トランジスタＴＲ2を介してビット線ＢＬに接続されている。
【０１２７】
第ｎ番目（第ｎ層目）の第１のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルの第２の電極は、第ｍ番目の第１のプレート線に接続されており、第ｎ番目の第２のメモリユニットにおいて、第ｍ番目の第２のメモリセルの第２の電極は、第ｍ番目の第２のプレート線に接続されている。具体的には、第１層目の第１のメモリユニットＭＵ11において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルＭＣ11mの第２の電極２３Ａは、第ｍ番目の第１のプレート線ＰＬ1mに接続されており、第１層目の第２のメモリユニットＭＵ21において、第ｍ番目の第２のメモリセルＭＣ21mの第２の電極２３Ｂは、第ｍ番目の第２のプレート線ＰＬ2mに接続されている。また、第２層目の第１のメモリユニットＭＵ12において、第ｍ番目の第１のメモリセルＭＣ12mの第２の電極３３Ａは、第ｍ番目の第１のプレート線ＰＬ1mに接続されており、第２層目の第２のメモリユニットＭＵ22において、第ｍ番目の第２のメモリセルＭＣ22mの第２の電極３３Ｂは、第ｍ番目の第２のプレート線ＰＬ2mに接続されている。実施の形態５においては、より具体的には、各プレート線は、第２の電極２３Ａ，２３Ｂ，３３Ａ，３３Ｂから延在している。
【０１２８】
第１層目の第１のメモリユニットＭＵ11における第ｍ番目の第１のメモリセルＭＣ11mを構成する第ｍ番目の第１のプレート線ＰＬ1mと、第２層目の第１のメモリユニットＭＵ12における第ｍ番目の第１のメモリセルＭＣ12mを構成する第ｍ番目の第１のプレート線ＰＬ1mとは、例えば、ビヤホールを介して接続されている。更には、第１層目の第２のメモリユニットＭＵ21における第ｍ番目の第２のメモリセルＭＣ21mを構成する第ｍ番目の第２のプレート線ＰＬ2mと、第２層目の第２のメモリユニットＭＵ22における第ｍ番目の第２のメモリセルＭＣ22mを構成する第ｍ番目の第２のプレート線ＰＬ2mとは、例えば、ビヤホールを介して接続されている。
【０１２９】
各選択用トランジスタＴＲ1，ＴＲ2の一方のソース／ドレイン領域１４は接続孔１５を介してビット線ＢＬに接続され、第１番目の選択用トランジスタＴＲ1の他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７を介して、第１層目の第１及び第２のメモリユニットＭＵ11，ＭＵ21における共通の第１の電極２１（第１の共通ノードＣＮ1）に接続されている。また、第２番目の選択用トランジスタＴＲ2の他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７、絶縁層１６上に設けられたパッド部２５、及び、層間絶縁層２６に設けられた接続孔２７を介して、第２層目の第１及び第２のメモリユニットＭＵ12，ＭＵ22における共通の第１の電極３１（第２の共通ノードＣＮ2）に接続されている。
【０１３０】
ビット線ＢＬは、センスアンプＳＡに接続されている。また、プレート線ＰＬ1M，ＰＬ2Mはプレート線デコーダ／ドライバＰＤに接続されており、別々に、独立して駆動される。更には、ワード線ＷＬ1，ＷＬ2は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬ1，ＷＬ2は、図１６の紙面垂直方向に延びている。ワード線ＷＬ1は、不揮発性メモリＭを構成する選択用トランジスタＴＲ1と、図１６の紙面垂直方向に隣接する別の不揮発性メモリを構成する選択用トランジスタＴＲ1で共通である。更には、ワード線ＷＬ2は、不揮発性メモリＭを構成する選択用トランジスタＴＲ2と、図１６の紙面垂直方向に隣接する別の不揮発性メモリを構成する選択用トランジスタＴＲ2で共通である。また、不揮発性メモリＭを構成するメモリセルＭＣ11m，ＭＣ21m，ＭＣ12m，ＭＣ22mの第２の電極２３Ａ，２３Ｂ，３３Ａ，３３Ｂは、図１６の紙面垂直方向に隣接する別の不揮発性メモリを構成するメモリセルＭＣ11m，ＭＣ21m，ＭＣ12m，ＭＣ22mの第２の電極２３Ａ，２３Ｂ，３３Ａ，３３Ｂと共通であり、プレート線ＰＬ1m，ＰＬ2mを兼ねている。尚、このように多数の不揮発性メモリがプレート線方向に配列されて、不揮発性メモリアレイを構成している。
【０１３１】
実施の形態５においては、一対の不揮発性メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルに相補的に１ビットを記憶する。尚、このような実施の形態５の不揮発性メモリのデータ読出し、再書込み方法は、実施の形態１の不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【０１３２】
不揮発性メモリＭを構成する選択用トランジスタＴＲ1，ＴＲ2と、これとは別の不揮発性メモリを構成する選択用トランジスタＴＲ1，ＴＲ2とを独立して駆動すれば、一対の不揮発性メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルのそれぞれに１ビットを記憶することができる。この不揮発性メモリのデータ読出し、再書込み方法は、実施の形態２の不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【０１３３】
実施の形態１の各種の変形例を実施の形態５の不揮発性メモリに適用することができる。
【０１３４】
（実施の形態６）
実施の形態６は、本発明の第４の態様に係る不揮発性メモリに関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態６の不揮発性メモリを切断したときの模式的な一部断面図を図１８に示す。尚、実施の形態６の不揮発性メモリの回路図を図１９に示す。
【０１３５】
実施の形態６の不揮発性メモリＭは、
（Ａ）ビット線ＢＬと、
（Ｂ）Ｎ個（但し、Ｎ≧２であり、実施の形態６においてはＮ＝２）の選択用トランジスタＴＲNと、
（Ｃ）Ｍ個（但し、Ｍ≧２であり、実施の形態６においてはＭ＝４）の第１のメモリセルＭＣ1NMから構成されたＮ個の第１のメモリユニットＭＵ1Nと、
（Ｄ）Ｍ個の第２のメモリセルＭＣ2NMから構成されたＮ個の第２のメモリユニットＭＵ2Nと、
（Ｅ）Ｍ本の第１のプレート線ＰＬ1Mと、
（Ｆ）Ｍ本の第２のプレート線ＰＬ2Mと、
（Ｇ）Ｍ×（Ｎ−１）本の共通プレート線ＰＬCM、
から構成されている。
【０１３６】
そして、第ｎ’層目（但し、ｎ’＝１，２，・・・，Ｎ−１）の第１及び第２のメモリユニットＭＵ1,n'，ＭＵ2,n'は、第（ｎ’＋１）層目の第１及び第２のメモリユニットＭＵ1,(n'+1)，ＭＵ2,(n'+1)と積層されている。具体的には、第１層目の第１及び第２のメモリユニットＭＵ11，ＭＵ21は、第２層目の第１及び第２のメモリユニットＭＵ12，ＭＵ22と積層されている。また、各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、第１層目の第１のメモリユニットＭＵ11を構成する各第１のメモリセルＭＣ11mは、第１の電極２１と、強誘電体層２２Ａと、第２の電極２３Ａから成る。また、第１層目の第２のメモリユニットＭＵ21を構成する各第２のメモリセルＭＣ21mは、第１の電極２１と、強誘電体層２２Ｂと、第２の電極２３Ｂから成る。更には、第２層目の第１のメモリユニットＭＵ12を構成する各第１のメモリセルＭＣ12mは、第１の電極３１と、強誘電体層３２Ａと、第２の電極２３Ｂから成る。また、第２層目の第２のメモリユニットＭＵ22を構成する各第２のメモリセルＭＣ22mは、第１の電極３１と、強誘電体層３２Ｂと、第２の電極３３Ｂから成る。ここで、注意すべき点は、第１層目の第２のメモリユニットＭＵ21を構成する各第２のメモリセルＭＣ21mの第２の電極２３Ｂと、第２層目の第１のメモリユニットＭＵ12を構成する各第１のメモリセルＭＣ12mの第２の電極２３Ｂが共通である点（同じ第２の電極から構成されている点）にある。尚、図１８においては、メモリセルＭＣ21mとメモリセルＭＣ12mを纏めて、メモリセルＭＣCmで表した。
【０１３７】
第ｎ層目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１及び第２のメモリセルを構成する第１の電極は共通であり、この共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線ＢＬに接続されている。具体的には、第１層目の第１及び第２のメモリユニットＭＵ11，ＭＵ21において、第１及び第２のメモリセルＭＣ11M，ＭＣ21Mを構成する第１の電極２１は共通であり、この共通の第１の電極（共通ノードＣＮ1）は、第１番目の選択用トランジスタＴＲ1を介してビット線ＢＬに接続されている。また、第２層目の第１及び第２のメモリユニットＭＵ12，ＭＵ22において、第１及び第２のメモリセルＭＣ12M，ＭＣ22Mを構成する第１の電極３１は共通であり、この共通の第１の電極（共通ノードＣＮ2）は、第２番目の選択用トランジスタＴＲ2を介してビット線ＢＬに接続されている。
【０１３８】
第１層目の第１のメモリユニットＭＵ11において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルＭＣ11mの第２の電極２３Ａは、第ｍ番目の第１のプレート線ＰＬ1mに接続されており、第Ｎ層目（具体的には、第２層目）の第２のメモリユニットＭＵ22において、第ｍ番目の第２のメモリセルＭＣ22mの第２の電極３３Ｂは、第ｍ番目の第２のプレート線ＰＬ2mに接続されている。更には、第ｎ’層目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極、及び、第（ｎ’＋１）層目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極は、第［（ｎ’−１）Ｍ＋ｍ］番目の共通プレート線に接続されている。具体的には、第１層目の第２のメモリユニットＭＵ21における第ｍ番目の第２のメモリセルＭＣ21mの第２の電極２３Ｂ、及び、第２層目の第１のメモリユニットＭＵ12における第ｍ番目の第１のメモリセルＭＣ12mの第２の電極２３Ｂは共通であり、且つ、第［（ｎ’−１）Ｍ＋ｍ］番目の共通プレート線ＰＬCmに接続されている。より具体的には、各プレート線は、第２の電極２３Ａ，２３Ｂ，３３Ｂから延在している。尚、ｎ≧３の場合、第［（ｎ’−１）Ｍ＋ｍ］番目の共通プレート線ＰＬCmのそれぞれを、プレート線デコーダ／ドライバＰＤに接続してもよいし、それぞれを、例えば、ビヤホールを介して相互に接続し、更に、プレート線デコーダ／ドライバＰＤに接続してもよい。
【０１３９】
第１層目の第１のメモリユニットＭＵ11における第１のメモリセルＭＣ11Mの第２の電極２３Ａは、第１のメモリセルＭＣ11Mを構成する強誘電体層２２Ａを介して共通の第１の電極（共通ノードＣＮ1）の下方に設けられ、第１層目の第２のメモリユニットＭＵ21における第２のメモリセルＭＣ21Mの第２の電極２３Ｂは、第２のメモリセルＭＣ21Mを構成する強誘電体層２２Ｂを介して共通の第１の電極（共通ノードＣＮ1）の上方に設けられている。また、第２層目の第１のメモリユニットＭＵ12における第１のメモリセルＭＣ12Mの第２の電極２３Ｂ（第１層目の第２のメモリユニットＭＵ21における第２のメモリセルＭＣ21Mの第２の電極と共通）は、第１のメモリセルＭＣ12Mを構成する強誘電体層３２Ａを介して共通の第１の電極（共通ノードＣＮ2）の下方に設けられ、第２層目の第２のメモリユニットＭＵ22における第２のメモリセルＭＣ22Mの第２の電極３３Ｂは、第２のメモリセルＭＣ22Mを構成する強誘電体層３２Ｂを介して共通の第１の電極（共通ノードＣＮ2）の上方に設けられている。尚、図中、参照番号２６Ａ，３６Ａは絶縁膜である。
【０１４０】
実施の形態６においては、第１層目の第１のメモリユニットＭＵ11における第ｍ番目の第１のメモリセルＭＣ11mの第２の電極２３Ａの面積と第１層目の第２のメモリユニットＭＵ21における第ｍ番目の第２のメモリセルＭＣ21mの第２の電極２３Ｂの面積は等しく、第２層目の第１のメモリユニットＭＵ12における第ｍ番目の第１のメモリセルＭＣ12mの第２の電極２３Ｂの面積と第２層目の第２のメモリユニットＭＵ22における第ｍ番目の第２のメモリセルＭＣ22mの第２の電極３３Ｂの面積は等しい。
【０１４１】
各選択用トランジスタＴＲ1，ＴＲ2の一方のソース／ドレイン領域１４は接続孔１５を介してビット線ＢＬに接続され、第１番目の選択用トランジスタＴＲ1の他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７を介して、第１層目の第１及び第２のメモリユニットＭＵ11，ＭＵ21における共通の第１の電極２１（第１の共通ノードＣＮ1）に接続されている。また、第２番目の選択用トランジスタＴＲ2の他方のソース／ドレイン領域１４は、絶縁層１６に設けられた接続孔１７、絶縁層１６上に設けられたパッド部２５、及び、層間絶縁層２６に設けられた接続孔２７を介して、第２層目の第１及び第２のメモリユニットＭＵ12，ＭＵ22における共通の第１の電極３１（第２の共通ノードＣＮ2）に接続されている。
【０１４２】
ビット線ＢＬは、センスアンプＳＡに接続されている。また、プレート線ＰＬ1M，ＰＬ2M，ＰＬCMはプレート線デコーダ／ドライバＰＤに接続されており、別々に、独立して駆動される。更には、ワード線ＷＬ1，ＷＬ2は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬ1，ＷＬ2は、図１８の紙面垂直方向に延びている。ワード線ＷＬ1は、不揮発性メモリＭを構成する選択用トランジスタＴＲ1と、図１８の紙面垂直方向に隣接する別の不揮発性メモリを構成する選択用トランジスタＴＲ1と共通である。更には、ワード線ＷＬ2は、不揮発性メモリＭを構成する選択用トランジスタＴＲ2と、図１８の紙面垂直方向に隣接する別の不揮発性メモリを構成する選択用トランジスタＴＲ2と共通である。また、不揮発性メモリＭを構成するメモリセルＭＣ11m，ＭＣ21m，ＭＣ12m，ＭＣ22mの第２の電極２３Ａ，２３Ｂ，３３Ｂは、図１８の紙面垂直方向に隣接する別の不揮発性メモリを構成するメモリセルＭＣ11m，ＭＣ21m，ＭＣ12m，ＭＣ22mの第２の電極２３Ａ，２３Ｂ，３３Ｂと共通であり、プレート線ＰＬ1m，ＰＬ2m，ＰＬCmを兼ねている。尚、このように多数の不揮発性メモリがプレート線方向に配列されて、不揮発性メモリアレイを構成している。
【０１４３】
実施の形態６においては、一対の不揮発性メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルに相補的に１ビットを記憶する。尚、このような実施の形態６の不揮発性メモリのデータ読出し、再書込み方法は、実施の形態１の不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【０１４４】
不揮発性メモリＭを構成する選択用トランジスタＴＲ1，ＴＲ2と、これとは別の不揮発性メモリを構成する選択用トランジスタＴＲ1，ＴＲ2とを独立して駆動すれば、一対の不揮発性メモリを構成し、且つ、プレート線が共通とされた一対のメモリセルのそれぞれに１ビットを記憶することができる。この不揮発性メモリのデータ読出し、再書込み方法は、実施の形態２の不揮発性メモリと同様とすることができるので、詳細な説明は省略する。
【０１４５】
また、第１層目の第１のメモリユニットＭＵ11を構成するメモリセルＭＣ11mにおけるプレート線と、第２層目の第２のメモリユニットＭＵ22を構成する第２のメモリセルＭＣ22mにおけるプレート線とを接続し、同時に駆動する構成としてもよい。この場合の回路図を図２０に示す。具体的には、第１層目の第１のメモリユニットＭＵ11における第ｍ番目の第１のメモリセルＭＣ11mを構成する第ｍ番目の第１のプレート線ＰＬ1mと、第２層目の第２のメモリユニットＭＵ22における第ｍ番目の第２のメモリセルＭＣ22mを構成する第ｍ番目の第２のプレート線ＰＬ2mとは、例えば、ビヤホールを介して接続されている。尚、図２０においては、これらのプレート線をプレート線ＰＬmで表す。
【０１４６】
実施の形態１の各種の変形例を実施の形態６の不揮発性メモリに適用することができる。
【０１４７】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件、回路構成、駆動方法等は例示であり、適宜変更することができる。
【０１４８】
Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【０１４９】
一般に、単位ユニットの駆動用の信号線の合計本数をＡ本、その内のワード線本数をＢ本、プレート線の本数をＣ本とすると、Ａ＝Ｂ＋Ｃである。ここで、合計本数Ａを一定とした場合、単位ユニットの総アドレス数（＝Ｂ×Ｃ）が最大となるには、Ｂ＝Ｃを満足すればよい。従って、最も効率良く周辺回路を配置するためには、単位ユニットにおけるワード線本数Ｂとプレート線の本数Ｃとを等しくすればよい。また、ロー・アドレスのアクセス単位ユニットにおけるワード線本数は、例えば、メモリユニットの数（Ｎ）に一致し、プレート線本数はメモリユニットを構成するメモリセルの数（Ｍ）に一致するが、これらのワード線本数、プレート線本数が多いほど、実質的な不揮発性メモリの集積度は向上する。但し、メモリセルに記憶されたデータが破壊されないようなディスターブの回数の上限値に基づき、Ｎ、Ｍの値を決定する必要がある。ここで、ディスターブとは、非選択のメモリセルの強誘電体層に対して、分極が反転する方向に、即ち、保存されていたデータが劣化若しくは破壊される方向に、電界が加わる現象を指す。
【０１５０】
本発明の不揮発性メモリを、所謂ゲインセル型とすることもできる。実施の形態１の不揮発性メモリをゲインセル型とした場合の回路図を図２１に示し、不揮発性メモリを構成する各種のトランジスタの模式的なレイアウトを図２２に示し、不揮発性メモリの模式的な一部断面図を図２３及び図２４に示す。図２２において、各種のトランジスタの領域を点線で囲み、活性領域及び配線を実線で示し、ゲート電極あるいはワード線を一点鎖線で示した。ここで、図２３に示す不揮発性メモリの模式的な一部断面図は、図２２の線Ａ−Ａに沿った模式的な一部断面図であり、図２４に示す不揮発性メモリの模式的な一部断面図は、図２２の線Ｂ−Ｂに沿った模式的な一部断面図である。
【０１５１】
この不揮発性メモリは、例えば、ビット線ＢＬAと、書込用トランジスタ（実施の形態１の不揮発性メモリにおける選択用トランジスタに相当する）ＴＲWと、Ｍ個（但し、Ｍ≧２であり、例えば、Ｍ＝４）の第１のメモリセルＭＣA1Mから構成された第１のメモリユニットＭＵA1と、Ｍ個の第２のメモリセルＭＣA2Mから構成された第２のメモリユニットＭＵA2と、Ｍ本の第１のプレート線ＰＬ1Mと、Ｍ本の第２のプレート線ＰＬ2Mから成る。そして、各メモリセルＭＣA1m，ＭＣA2mは、第１の電極２１と強誘電体層２２Ａ，２２Ｂと第２の電極２３Ａ，２３Ｂとから成り、メモリユニットＭＵA1，ＭＵA2を構成するメモリセルＭＣA1M，ＭＣA2Mの第１の電極２１は、メモリユニットＭＵA1，ＭＵA2において共通であり、この共通の第１の電極（共通ノードＣＮA）は、書込用トランジスタＴＲWを介してビット線ＢＬAに接続され、各第１のメモリセルＭＣA1mを構成する第２の電極２３Ａは第１のプレート線ＰＬ1mに接続され、各第２のメモリセルＭＣA2mを構成する第２の電極２３Ｂは第２のプレート線ＰＬ2mに接続されている。第２のメモリセルＭＣA2Mは絶縁膜２６Ａによって被覆されている。尚、不揮発性メモリのメモリユニットＭＵを構成するメモリセルの数（Ｍ）は４個に限定されず、一般には、Ｍ≧２を満足すればよく、２のべき数（Ｍ＝２，４，８，１６・・・）とすることが好ましい。
【０１５２】
更には、共通の第１の電極の電位変化を検出し、該検出結果をビット線に電流又は電圧として伝達する信号検出回路を備えている。言い換えれば、検出用トランジスタＴＲD、及び、読出用トランジスタＴＲRを備えている。信号検出回路は、検出用トランジスタＴＲD及び読出用トランジスタＴＲRから構成されている。そして、検出用トランジスタＴＲDの一端は所定の電位Ｖccを有する配線（例えば、不純物層から構成された電源線）に接続され、他端は読出用トランジスタＴＲRを介してビット線ＢＬAに接続され、各メモリセルＭＣA1m，ＭＣA2mに記憶されたデータの読み出し時、読出用トランジスタＴＲRが導通状態とされ、各メモリセルＭＣA1m，ＭＣA2mに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮA）に生じた電位により、検出用トランジスタＴＲDの作動が制御される。
【０１５３】
具体的には、各種のトランジスタはＭＯＳ型ＦＥＴから構成されており、書込用トランジスタ（選択用トランジスタ）ＴＲWの一方のソース／ドレイン領域は絶縁層１６に形成された接続孔（コンタクトホール）１５を介してビット線ＢＬAに接続され、他方のソース／ドレイン領域は、絶縁層１６に形成された開口部中に設けられた接続孔１７を介して共通の第１の電極（共通ノードＣＮA）に接続されている。また、検出用トランジスタＴＲDの一方のソース／ドレイン領域は、所定の電位Ｖccを有する配線に接続され、他方のソース／ドレイン領域は、読出用トランジスタＴＲRの一方のソース／ドレイン領域に接続されている。より具体的には、検出用トランジスタＴＲDの他方のソース／ドレイン領域と読出用トランジスタＴＲRの一方のソース／ドレイン領域とは、１つのソース／ドレイン領域を占めている。更には、読出用トランジスタＴＲRの他方のソース／ドレイン領域は接続孔（コンタクトホール）１５を介してビット線ＢＬAに接続され、更に、共通の第１の電極（共通ノードＣＮA、あるいは、書込用トランジスタＴＲWの他方のソース／ドレイン領域）は、開口部中に設けられた接続孔１７Ａ、ワード線ＷＬDを介して検出用トランジスタＴＲDのゲート電極に接続されている。また、書込用トランジスタＴＲWのゲート電極に接続されたワード線ＷＬW、読出用トランジスタＴＲRのゲート電極に接続されたワード線ＷＬRは、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬ1m，ＰＬ2mは、プレート線デコーダ／ドライバＰＤに接続されている。更には、ビット線ＢＬAはセンスアンプＳＡに接続されている。
【０１５４】
この不揮発性メモリの例えばメモリセルＭＣA11からデータを読み出す場合、選択プレート線ＰＬ11にＶccを印加する。このとき、選択メモリセルＭＣA11にデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮAの電位が上昇する。一方、選択メモリセルＭＣA11にデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードＣＮAの電位は殆ど上昇しない。即ち、共通ノードＣＮAは、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬjに（ｊ≠１１）カップリングされているので、共通ノードＣＮAの電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣA11に記憶されたデータに依存して共通ノードＣＮAの電位に変化が生じる。従って、選択メモリセルの強誘電体層には、分極反転に十分な電界を与えることができる。そして、ビット線ＢＬAを浮遊状態とし、読出用トランジスタＴＲRをオン状態とする。
【０１５５】
一方、選択メモリセルＭＣA11に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮA）に生じた電位により、検出用トランジスタＴＲDの作動が制御される。具体的には、選択メモリセルＭＣA11に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮA）に高い電位が生じれば、検出用トランジスタＴＲDは導通状態となり、検出用トランジスタＴＲDの一方のソース／ドレイン領域は所定の電位Ｖccを有する配線に接続されているので、かかる配線から、検出用トランジスタＴＲD及び読出用トランジスタＴＲRを介してビット線ＢＬAに電流が流れ、ビット線ＢＬAの電位が上昇する。即ち、信号検出回路によって共通の第１の電極（共通ノードＣＮA）の電位変化が検出され、この検出結果がビット線ＢＬAに電圧（電位）として伝達される。ここで、検出用トランジスタＴＲDの閾値をＶth、検出用トランジスタＴＲDのゲート電極の電位（即ち、共通ノードＣＮAの電位）をＶgとすれば、ビット線ＢＬAの電位は概ね（Ｖg−Ｖth）となる。尚、検出用トランジスタＴＲDをディプレッション型のＮＭＯＳＦＥＴとすれば、閾値Ｖthは負の値をとる。これにより、ビット線ＢＬAの負荷の大小に拘わらず、安定したセンス信号量を確保できる。尚、検出用トランジスタＴＲDをＰＭＯＳＦＥＴから構成することもできる。
【０１５６】
検出用トランジスタの一端が接続された配線の所定の電位はＶccに限定されず、例えば、接地されていてもよい。即ち、検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとしてもよい。但し、この場合には、選択メモリセルにおけるデータの読み出し時に電位（Ｖcc）がビット線に現れた場合、再書込み時には、ビット線の電位を０ボルトとし、選択メモリセルにおけるデータの読み出し時に０ボルトがビット線に現れた場合、再書込み時には、ビット線の電位をＶccとする必要がある。そのためには、図２５に例示するような、トランジスタＴＲIV-1，ＴＲIV-2，ＴＲIV-3，ＴＲIV-4から構成された一種のスイッチ回路（一種の反転回路）をビット線間に配設し、データの読み出し時には、トランジスタＴＲIV-2，ＴＲIV-4をオン状態とし，データの再書込み時には、トランジスタＴＲIV-1，ＴＲIV-3をオン状態とすればよい。
【０１５７】
図１５に回路図を示した実施の形態４の不揮発性メモリをゲインセル型とした場合の回路図を図２６に示し、図１７に回路図を示した実施の形態５の不揮発性メモリをゲインセル型とした場合の回路図を図２７及び図２８に示す。図２７と図２８に示した回路図においては、選択用トランジスタＴＲ1，ＴＲ2を配する位置、信号検出回路の数が異なっているが、その他の構成、構造は同じである。尚、その他の実施の形態やその変形例における不揮発性メモリも、同様にゲインセル型とすることができる。
【０１５８】
【発明の効果】
本発明においては、第１の電極を共通として、２つのメモリセルが積層され、あるいは又、複数のメモリセルが積層されているので、従来の強誘電体型不揮発性半導体メモリに比べて飛躍的に記憶容量を増大させることができ、ビット記憶単位の実効占有面積を大幅に縮小することが可能となる。しかも、２あるいはそれ以上のメモリセルで第１の電極を共有するので、第１の電極の形成回数を少なくすることができる結果、製造プロセスの簡素化を図ることができるし、接続孔のアスペクト比の増加を回避することができる。しかも、例えば、第２の電極を２つのメモリセルで共有する考え方、即ち、第１のメモリセルの第１の電極を、第１のメモリセルを構成する強誘電体層を介して共通の第２の電極の下方に設け、第２のメモリセルの第１の電極を、第２のメモリセルを構成する強誘電体層を介して共通の第２の電極の上方に設ける構造とすることも考えられるが、このような構造よりも、本発明の強誘電体型不揮発性半導体メモリの製造が容易であるし、各種の変形、改良に対処し易いといった利点がある。また、本発明の強誘電体型不揮発性半導体メモリの構造に依っては、第１のメモリセルと第２のメモリセルに同時にアクセスすることが可能であり、アクセス速度の向上を図ることができる。
【図面の簡単な説明】
【図１】 発明の実施の形態１の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図２】 発明の実施の形態１の強誘電体型不揮発性半導体メモリの回路図である。
【図３】 発明の実施の形態１の強誘電体型不揮発性半導体メモリの動作を説明するための動作波形図である。
【図４】 発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図５】 図４に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図６】 図５に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図７】 図６に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図８】 発明の実施の形態１の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図９】 発明の実施の形態１の強誘電体型不揮発性半導体メモリの別の変形例の模式的な一部断面図である。
【図１０】 発明の実施の形態２の強誘電体型不揮発性半導体メモリの回路図である。
【図１１】 発明の実施の形態３の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１２】 発明の実施の形態３の強誘電体型不揮発性半導体メモリの回路図である。
【図１３】 発明の実施の形態３の強誘電体型不揮発性半導体メモリの変形例の回路図である。
【図１４】 発明の実施の形態４の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１５】 発明の実施の形態４の強誘電体型不揮発性半導体メモリの回路図である。
【図１６】 発明の実施の形態５の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１７】 発明の実施の形態５の強誘電体型不揮発性半導体メモリの変形例の回路図である。
【図１８】 発明の実施の形態６の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１９】 発明の実施の形態６の強誘電体型不揮発性半導体メモリの変形例の回路図である。
【図２０】 発明の実施の形態６の強誘電体型不揮発性半導体メモリの別の変形例の回路図である。
【図２１】 ゲインセル型の強誘電体型不揮発性半導体メモリを発明の実施の形態１にて説明した強誘電体型不揮発性半導体メモリに適用した場合の回路図である。
【図２２】 図２１に示した強誘電体型不揮発性半導体メモリにおけるレイアウト図である。
【図２３】 図２１に示した強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図２４】 図２１に示した強誘電体型不揮発性半導体メモリの、図２３とは異なる断面で見たときの模式的な一部断面図である。
【図２５】 検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとした場合の、ビット線間に配設された一種のスイッチ回路を示す回路図である。
【図２６】 図１５に回路図を示した発明の実施の形態４の強誘電体型不揮発性半導体メモリをゲインセル型とした場合の回路図である。
【図２７】 図１７に回路図を示した発明の実施の形態５の強誘電体型不揮発性半導体メモリをゲインセル型とした場合の回路図である。
【図２８】 図１７に回路図を示した実施の形態５の強誘電体型不揮発性半導体メモリをゲインセル型とした場合の図２７とは別の回路図である。
【図２９】 強誘電体のＰ−Ｅヒステリシスループ図である。
【図３０】 米国特許第４８７３６６４号に開示された強誘電体型不揮発性半導体メモリの回路図である。
【図３１】 特開平９−１２１０３２号公報に開示された強誘電体型不揮発性半導体メモリの回路図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ソース／ドレイン領域、１５・・・接続孔（コンタクトホール）、１６・・・絶縁層、１６Ａ，１６Ｂ，２６Ａ，３６Ａ・・・絶縁膜、１７，２７・・・接続孔、２１，３１・・・第１の電極、２２Ａ，２２Ｂ，３２Ａ，３２Ｂ・・・強誘電体層、２３Ａ，２３Ｂ，３３Ａ，３３Ｂ・・・第２の電極、２５・・・パッド部、２６・・・層間絶縁層、Ｍ・・・不揮発性メモリ、ＭＵ・・・メモリユニット、ＭＣ・・・メモリセル、ＣＮ・・・共通ノード、ＴＲ・・・選択用トランジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＰＬ・・・プレート線、ＷＤ・・・ワード線デコーダ／ドライバ、ＳＡ・・・センスアンプ、ＰＤ・・・プレート線デコーダ／ドライバ
Claims (2)
- （Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）の第１のメモリセルから構成されたＮ個の第１のメモリユニットと、
（Ｄ）Ｍ個の第２のメモリセルから構成されたＮ個の第２のメモリユニットと、
（Ｅ）Ｍ本の第１のプレート線と、
（Ｆ）Ｍ本の第２のプレート線と、
（Ｇ）Ｍ×（Ｎ−１）本の共通プレート線、
から成り、
第ｎ’層目（但し、ｎ’＝１，２，・・・，Ｎ−１）の第１及び第２のメモリユニットは、第（ｎ’＋１）層目の第１及び第２のメモリユニットと積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第ｎ層目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１及び第２のメモリセルを構成する第１の電極は共通であり、該共通の第１の電極は、第ｎ番目の選択用トランジスタを介してビット線に接続され、
第１層目の第１のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の第１のメモリセルの第２の電極は、第ｍ番目の第１のプレート線に接続されており、
第Ｎ層目の第２のメモリユニットにおいて、第ｍ番目の第２のメモリセルの第２の電極は、第ｍ番目の第２のプレート線に接続されており、
第ｎ’層目の第２のメモリユニットにおける第ｍ番目の第２のメモリセルの第２の電極、及び、第（ｎ’＋１）層目の第１のメモリユニットにおける第ｍ番目の第１のメモリセルの第２の電極は共通であり、且つ、第［（ｎ’−１）Ｍ＋ｍ］番目の共通プレート線に接続されていることを特徴とする強誘電体型不揮発性半導体メモリ。 - 第ｎ層目（但し、ｎ＝１，２，・・・，Ｎ）の第１及び第２のメモリユニットにおいて、第１のメモリセルの第２の電極は、第１のメモリセルを構成する強誘電体層を介して共通の第１の電極の下方に設けられており、第２のメモリセルの第２の電極は、第２のメモリセルを構成する強誘電体層を介して共通の第１の電極の上方に設けられていることを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリ。
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