KR100803642B1

KR100803642B1 - 강유전체형 비휘발성 반도체 메모리 및 이의 동작 방법

Info

Publication number: KR100803642B1
Application number: KR1020010029237A
Authority: KR
Inventors: 니시하라토시유키; 와타나베코지
Original assignee: 소니 가부시끼 가이샤
Priority date: 2000-05-26
Filing date: 2001-05-26
Publication date: 2008-02-19
Also published as: KR20010107777A; US6566698B2; US20030119212A1; US6664118B2; US20020079520A1

Abstract

(A) 비트 라인, (B) 선택용 트랜지스터, (C) M(M≥2)개의 메모리 셀들을 각각 포함하는 N(N≥2)개의 메모리 유닛, 및 (D) M x N 개의 플레이트 라인들을 포함하며, N개의 메모리 유닛들은 층간 절연층을 통해 적층되고, 각각의 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하며, 제 1 전극들은 각 메모리 유닛에서 공통이며, 공통 제 1 전극은 선택용 트랜지스터를 통해 비트 라인에 접속되며, n번째 메모리 유닛의 m번째 메모리 셀의 제 2 전극은 [(n-1)M+m]번째 플레이트 라인에 접속되고 여기서 m = 1, 2, ..., M이고 n = 1, 2, ..., N인 강유전체형 비휘발성 반도체 메모리가 제공된다.

비트 라인, 트랜지스터, 메모리 셀, 플레이트 라인, 감지 증폭기

Description

강유전체형 비휘발성 반도체 메모리 및 이의 동작 방법{Ferroelectric-type nonvolatile semiconductor memory and operation method thereof}

도 1은 예 1에서 강유전체형 비휘발성 반도체 메모리의 회로도.

도 2는 예 1에서 강유전체형 비휘발성 반도체 메모리의 개략적인 부분 단면도.

도 3은 예 1에서 강유전체형 비휘발성 반도체 메모리에 데이터가 기록되는 동작 파형도.

도 4는 예 1에서 강유전체형 비휘발성 반도체 메모리로부터 데이터가 판독되고 이에 재기록될 때 동작파형도.

도 5는 예 2에서 강유전체형 비휘발성 반도체 메모리의 회로도.

도 6은 예 2에서 강유전체형 비휘발성 반도체 메모리의 개략적인 부분 단면도.

도 7은 예 2에서 강유전체형 비휘발성 반도체 메모리에 데이터가 기록되는 동작 파형도.

도 8은 예 2에서 강유전체형 비휘발성 반도체 메모리로부터 데이터가 판독되고 이에 재기록될 때 동작파형도.

도 9는 예 3에서 강유전체형 비휘발성 반도체 메모리의 회로도.

도 10은 예 3에서 강유전체형 비휘발성 반도체 메모리의 개략적인 부분 단면도.

도 11은 예 4에서 강유전체형 비휘발성 반도체 메모리의 개략적인 부분 단면도.

도 12은 예 5에서 강유전체형 비휘발성 반도체 메모리의 회로도.

도 13은 예 5에서 강유전체형 비휘발성 반도체 메모리로부터 데이터가 판독되고 이에 재기록될 때 동작파형도.

도 14는 예 1에서 설명되는 강유전체형 비휘발성 반도체 메모리가 예 5의 강유전체형 비휘발성 반도체 메모리에 적용될 때 회로도.

도 15는 제 6의 강유전체형 비휘발성 반도체 메모리의 회로도.

도 16은 예 6의 강유전체형 비휘발성 반도체 메모리의 개략적인 부분 단면도.

도 17은 예 6의 강유전체형 비휘발성 반도체 메모리의 변형(N=4)의 회로도.

도 18은 예 16의 강유전체형 비휘발성 반도체 메모리의 변형(N=4)의 개략적인 부분 단면도.

도 19는 예 6의 강유전체형 비휘발성 반도체 메모리의 또다른 변형(N=4)의 회로도.

도 20은 예 7의 강유전체형 비휘발성 반도체 메모리의 개략적인 부분 단면도.

도 21은 예 8의 강유전체형 비휘발성 반도체 메모리의 회로도.

도 22는 예 8의 강유전체형 비휘발성 반도체 메모리의 개략적인 부분 단면도.

도 23은 예 8의 강유전체형 비휘발성 반도체 메모리의 동작파형도.

도 24a 및 24b는 각각 예 8의 강유전체형 비휘발성 반도체 메모리에서 전원 회로 및 기준 전압 회로의 예의 회로도.

도 25a 및 25b는 예 8의 강유전체형 비휘발성 반도체 메모리에서 기준 전압 회로의 변형의 회로도.

도 26은 예 8의 강유전체형 비휘발성 반도체 메모리의 변형의 회로도.

도 27은 예 9의 강유전체형 비휘발성 반도체 메모리의 회로도.

도 28은 예 9의 강유전체형 비휘발성 반도체 메모리에서 클램프 회로의 회로도.

도 29는 예 10의 강유전체형 비휘발성 반도체 메모리의 회로도.

도 30은 예 10의 강유전체형 비휘발성 반도체 메모리의 레이아웃도.

도 31은 예 10의 강유전체형 비휘발성 반도체 메모리의 개략적인 부분 단면도.

도 32는 도 31과는 다른 단면을 취했을 때 예 10의 강유전체형 비휘발성 반도체 메모리의 개략적인 부분 단면도.

도 33은 예 10의 강유전체형 비휘발성 반도체 메모리에 데이터의 기록동작에서 동작파형도.

도 34는 예 10의 강유전체형 비휘발성 반도체 메모리에 데이터의 판독 및 이에 재기록시 동작파형도.

도 35는 예 10에서 서브-메모리 유닛을 구성하는 메모리 셀의 수(M)의 값과 신호전위간 관계의 시뮬레이션 결과를 도시한 그래프.

도 36은 예 11의 강유전체형 비휘발성 반도체 메모리의 회로도.

도 37은 예 11의 강유전체형 비휘발성 반도체 메모리의 레이아웃도.

도 38은 선택용 트랜지스터의 한 단부가 접속된 배선의 전위가 0볼트일 때 비트 라인들 간에 설치된 스위치 회로의 종류의 회로도.

도 39는 예 12의 강유전체형 비휘발성 반도체 메모리의 회로도.

도 40은 예 12의 강유전체형 비휘발성 반도체 메모리의 개략적인 부분 단면도.

도 41은 래치 회로의 회로도.

도 42는 예 12 및 16에서 강유전체형 비휘발성 반도체 메모리의 동작파형도.

도 43은 예 12 및 16의 강유전체형 비휘발성 반도체 메모리의 동작파형도.

도 44는 예 13 및 17의 강유전체형 비휘발성 반도체 메모리의 동작파형도.

도 45는 예 14 및 18의 강유전체형 비휘발성 반도체 메모리의 동작파형도.

도 46은 예 15의 강유전체형 비휘발성 반도체 메모리의 개략적인 부분 단면도.

도 47은 예 16의 강유전체형 비휘발성 반도체 메모리의 회로도.

도 48은 예 21의 강유전체형 비휘발성 반도체 메모리의 회로도.

도 49는 예 21의 강유전체형 비휘발성 반도체 메모리의 개략적인 부분 단면 도.

도 50은 예 21의 강유전체형 비휘발성 반도체 메모리의 동작파형도.

도 51은 예 21의 강유전체형 비휘발성 반도체 메모리의 동작파형도.

도 52는 예 4의 강유전체형 비휘발성 반도체 메모리의 변형의 개략적인 부분 단면도.

도 53은 강유전체 물질의 P-E 히스테리시스 루프도.

도 54는 미국 특허 제4,873,664호에 개시된 강유전체형 비휘발성 반도체 메모리의 회로도.

도 55는 일본 공개특허공보 제121032/1997호에 개시된 강유전체형 비휘발성 반도체 메모리의 회로도.

도 56은 20℃ 및 105℃에서 강유전체 물질의 P-E 히스테리시스 루프를 도시한 도면.

도 57a 및 57b는 각각 DRAM에 게인 셀의 회로도 및 미국 특허 제4,873,664호에 개시된 종래의 강유전체형 비휘발성 반도체 메모리에 게인 셀이 적용될 때 회로도.

※도면의 주요부분에 대한 부호의 설명※

11 : 소자 분리 영역 12 : 게이트 절연막

14 : 소스/드레인 영역 16 : 절연층

본 발명은 강유전체형 비휘발성 반도체 메모리(소위 FERAM) 및 이의 동작 방법에 관한 것이다.

최근에, 대용량의 강유전체형 비휘발성 반도체 메모리에 관한 연구가 활발하게 행해지고 있다. 강유전체형 비휘발성 반도체 메모리(이하, 종종 "비휘발성 메모리"라고 약칭함)는 고속 액세스를 가능하게 하고 비휘발성이며, 전력을 덜 소비하고 충격에 대한 강도가 있어, 이를테면 휴대용 컴퓨터, 셀룰러 폰 및 게임기 등과 같은 파일 저장 및 검색 기능을 갖는 다양한 전자기기 및 장비에서 주 기억장치로서, 또는 음성이나 이미지를 기록하기 위한 기록 매체로서 사용될 것으로 예상된다.

상기 비휘발성 메모리는 캐패시터 부재에서 축적된 전하량 변화가 강유전체층의 고속 분극 반전 및 이의 잔류 분극을 이용하여 검출되는 방법에 따라 고속으로 재기록할 수 있는 비휘발성 메모리이며, 비휘발성 메모리는 캐패시터 부재(메모리 셀) 및 선택용 트랜지스터(스위칭용 트랜지스터)를 포함한다. 캐패시터 부재는, 예를 들면, 하부 전극, 상부 전극 및 이 전극들 사이에 개재된 고 유전상수 ε를 갖는 강유전체층을 포함한다. 데이터는 도 53에 도시한 강유전체층의 P-E 히스테리시스 루프(hysteresis loop)를 사용하여 상기 비휘발성 메모리에 기록되고 이로부터 판독된다. 즉, 외부 전계가 강유전체층에 인가되고 이어서 제거되었을 때, 강유전체층은 자발 분극을 나타낸다. 플러스 방향으로 외부 전계가 인가되었을 때, 강유전체층의 잔류 분극은 +Pr이 되고, 마이너스 방향으로 외부 전계가 인가되었을 때는 -Pr로 된다. 잔류 분극이 +Pr의 상태에 있을 때(도 53에서 "D" 참조), 이러한 상태는 "0"을 나타내고, 잔류 분극이 -Pr의 상태에 있을 때(도 53에서 "A" 참조), 이러한 상태는 "1"을 나타낸다.

"1" 또는 "0"의 상태를 판별하기 위해서, 예를 들면, 플러스 방향의 외부 전계는 강유전체층에 인가되고, 이에 의해서 강유전체층의 분극은 도 53의 "C"의 상태로 된다. 이 경우, 데이터가 "0"일 때, 강유전체층의 분극 상태는 "D"의 상태로부터 "C"의 상태로 변한다. 데이터가 "1"일 때, 강유전체층의 분극 상태는 "A" 상태로부터 "B" 상태를 거쳐 "C" 상태로 변한다. 데이터가 "0"일 때, 분극 반전은 강유전체층에서 발생하지 않는다. 데이터가 "1"일 때, 분극 반전이 강유전체층에서 발생한다. 결국, 캐패시터 부재에서 축적된 전하량의 차이가 유발된다. 상기 축적된 전하는, 선택된 비휘발성 메모리 내 선택용 트랜지스터를 온-상태가 되게 함으로써, 신호 전류로서 검출된다. 데이터가 판독된 후 외부 전계가 0으로 되었을 때, 강유전체층의 분극 상태는, 데이터가 "0"일 때와 "1"일 때 모두 도 53의 "D" 상태로 된다. 즉, 데이터가 판독될 때, 데이터 "1"이 일단 소실된다. 따라서, 데이터가 "1"일 때, 분극은 마이너스 방향으로 외부 전계를 인가함으로써 "D" 및 "E"를 거쳐 "A" 상태로 되어 데이터 "1"을 재기록하게 된다.

현재 주류의 비휘발성 메모리의 구조 및 동작은 미국특허 제4,873,664호에 S. Sheffiled 등에 의해 제안되어 있다. 상기 비휘발성 메모리는 도 54의 회로도에 도시한 바와 같이 2개의 비휘발성 메모리 셀들을 포함한다. 도 54에서, 각각의 비휘발성 메모리는 점선으로 둘러싸여 있다. 각각의 비휘발성 메모리는, 예를 들면, 선택용 트랜지스터들(TR₁₁, TR₁₂) 및 캐패시터 부재들(메모리 셀들)(FC₁₁, FC₁₂)을 포함한다.

2자리 또는 3자리 첨자에 관하여, 예를 들면, 첨자 "11"은 "1, 1"로서 나타낼 첨자이고, 예를 들면, 첨자 "111"은 "1, 1, 1"로서 나타낼 첨자이다. 간단하게 한 도시를 위해서, 첨자는 2자리 또는 3자리 첨자로서 나타내었다. 또한, 첨자 "M"은, 예를 들면, 블록 내의 복수의 메모리 셀들 또는 플레이트 라인들을 나타내는데 사용되고, 첨자 "m"은, 예를 들면, 복수의 메모리 셀들 또는 플레이트 라인들을 개별적으로 나타내는데 사용된다. 첨자 "N"은, 예를 들면, 블록 내의 선택용 트랜지스터들 또는 서브-메모리 유닛들을 나타내는데 사용되고, 첨자 "n"은, 예를 들면, 선택용 트랜지스터들 또는 서브-메모리 유닛들을 개별적으로 나타내는데 사용된다.

상기 비휘발성 메모리(한 쌍의 메모리 셀들)에 상보 데이터(complementary data)가 기록되며, 비휘발성 메모리는 1비트를 기억한다. 도 54에서, 기호 "WL"은 워드 라인을 나타내고, 기호 "BL"은 비트 라인을 나타내며, 기호 "PL"은 플레이트 라인을 나타낸다. 하나의 비휘발성 메모리가 취해질 때, 워드 라인(WL₁)은 워드 라인 디코더/드라이버(WD)에 접속된다. 비트 라인들(BL₁, BL₂)은 감지 증폭기(SA)에 접속된다. 또한, 플레이트 라인(PL₁)은 플레이트 라인 디코더/드라이버(PD)에 접속된다.

기억된 데이터가 상기와 같이 구성된 비휘발성 메모리로부터 판독될 때, 워드 라인(WL₁)이 선택되고, 또한, 플레이트 라인(PL₁)이 구동된다. 이 경우, 상보 데이터는 선택용 트랜지스터들(TR₁₁, TR₁₂)을 통해 한 쌍의 캐패시터 부재들(FC₁₁, FC₁₂)로부터 한 쌍의 비트 라인들(BL₁, BL₂) 사이에 나타난다. 한 쌍의 비트 라인들(BL₁, BL₂) 사이의 전압들(비트 라인 전압들)은 감지 증폭기(SA)에 의해 검출된다.

하나의 비휘발성 메모리는 워드 라인(WL₁)과 한 쌍의 비트 라인들(BL₁, BL₂)에 의해 둘러싸인 영역을 점유한다. 따라서, 워드 라인들 및 비트 라인들이 가장 작은 피치로 배열된다면, 하나의 비휘발성 메모리의 최소 면적은 최소 제조 치수(dimension)가 "F"일 때 8F²이다. 따라서, 이와 같이 구성된 비휘발성 메모리는 8F²의 최소 면적을 갖는다.

상기 구성된 비휘발성 메모리들의 용량을 증가시키고자 할 때, 이의 실현은 제조 치수의 미세(minuteness)에만 의존할 뿐이다. 하나의 비휘발성 메모리의 구성은 2개의 선택용 트랜지스터들 및 2개의 캐패시터 부재들을 필요로 한다. 또한, 워드 라인들이 배열되는 것과 동일한 피치로 플레이트 라인들을 배열할 필요가 있다. 따라서, 최소 피치로 비휘발성 메모리들을 배열하는 것은 거의 불가능하며, 실제로, 1 비휘발성 메모리가 점유하는 면적은 8F²보다 훨씬 크게 된다.

또한, 워드 라인 디코더들/드라이버들(WD) 및 플레이트 라인 디코더들/드라이버들(PD)을 비휘발성 메모리들이 배열되는 피치와 동일한 피치로 배열할 필요가 있다. 즉, 하나의 하위 어드레스를 선택하는데 2개의 디코더들/드라이버들이 필요하다. 따라서, 주변 회로들을 레이아웃하기가 어렵고, 주변 회로들이 점유하는 면역이 커지게 된다.

비휘발성 메모리의 면적을 감소시키는 한가지 수단이 일본 특허공개공보 제121032/1997에 개시되어 있다. 도 55가 회로도를 도시하는 바와 같이, 상기 공개공보에 개시되어 있는 비휘발성 메모리는 한 단부가 선택용 트랜지스터(TR₁)의 한 단부에 병렬로 각각 접속되는 복수의 메모리 셀들(MC_1M)(예를 들면, M=4) 및 한 단부가 하나의 선택용 트랜지스터(TR₂)의 한 단부에 병렬로 각각 접속되는 복수의 메모리 셀들(MC_2M)을 포함한다. 메모리 셀들(MC_1M)은 메모리 셀들(MC_2M)과 쌍을 이룬다. 선택용 트랜지스터들(TR₁, TR₂)의 다른 단부들은 비트 라인들(BL₁, BL₂)에 각각 접속된다. 쌍으로 된 비트 라인들(BL₁, BL₂)은 감지 증폭기(SA)에 접속된다. 또한, 메모리 셀들(MC_1m, MC_2m)(m = 1, 2, ..., M)의 다른 단부들은 플레이트 라인(PL_m)에 접속되고, 플레이트 라인(PL_m)은 플레이트 라인 디코더/드라이버(PD)에 접속된다. 또한, 워드 라인(WL)은 워드 라인 디코더/드라이버(WD)에 접속된다.

상보 데이터는 한 쌍의 메모리 셀들(MC_1m, MC_2m)(m=1, 2,...M)에 기억된다. 예를 들면, 메모리 셀들(MC_1k, MC_2k)(k는 1, 2, 4, 4 중 하나)에 기억된 데이터의 판독을 위해서, 워드 라인(WL)이 선택되고, 플레이트 라인(PL_k)은 (1/2)V_cc의 전압이 플레이트 라인들(PL_m)(m≠k)에 인가되는 상태에서 구동된다. 상기 V_cc는, 예를 들면, 전원 전압이다. 상기 과정에 의해서, 상보 데이터는 선택용 트랜지스터들(TR₁, TR₂)을 통해 한 쌍의 메모리 셀들(MC_1k, MC_2k)로부터 한 쌍의 비트 라인들(BL₁, BL₂) 사이에 전압들(비트 라인 전압들)로서 나타난다. 그리고, 감지 증폭기(SA)는 한 쌍의 비트 라인들(BL₁, BL₂) 사이의 전압들(비트 라인 전압을)을 검출한다.

비휘발성 메모리의 한 쌍의 선택용 트랜지스터들(TR₁, TR₂)은 워드 라인들(WL) 및 한 쌍의 비트 라인들(BL₁, BL₂)에 의해 둘러싸인 영역을 점유한다. 워드 라인들 및 비트 라인들이 최소 피치로 배열된다면, 비휘발성 메모리의 한 쌍의 선택용 트랜지스터들(TR₁, TR₂)은 8F²의 최소 면적을 갖는다. 그러나, 한 쌍의 선택용 트랜지스터들(TR₁, TR₂)은 M개 세트들의 메모리 셀들(MC_1m, MC_2m)(m=1, 2,...M)의 쌍에 의해 공유되기 때문에, 비트당 선택용 트랜지스터들(TR₁, TR₂)의 수가 감소될 수 있고, 워드 라인들(WL)의 레이아웃이 적합하게 되므로, 비휘발성 메모리는 크기가 쉽게 감소될 수 있다. 또한, 주변 회로에 대하여, M 비트들이 하나의 워드 라인 디코더/드라이버(WD) 및 M개의 플레이트 라인 디코더들/드라이버들(PD)에 의해 선택될 수 있다. 따라서, 상기 구성이 채용될 때, 셀 면적이 8F²에 가까운 레이아웃이 달성될 수 있고, DRAM과 동일한 칩 크기가 달성될 수 있다.

종래의 구조를 갖는 비휘발성 메모리의 용량을 증가시키고자 할 때, 이의 용량은 최소 제조 치수로 한정된다. 상기 종래의 예에서 명백한 바와 같이, 최소 셀 면적은 8F²이다. 이 임계값은 DRAM에서도 마찬가지이다. EPROM과 같은 모든 반도체 메모리를 고려할 때, 라인들이 최소 피치로 배열되는 1 비트 라인 및 1 워드 라인에 의해 점유되는 영역에 배열된 메모리 셀의 면적의 한계는 4F²이다.

그러나, 상기 최소 제조 치수, 즉, 설계 규칙에서의 감소는 주요 기술로서 리소그래피를 포함하는 마이크로-제조 기술들이 장래에 개발된 후에만 달성될 수 있다. 또한, 이러한 마이크로-제조 기술들은 세대에 걸쳐 증가하는 어려움들에 직면하고 있고, 투자량이 막대한 액수가 되어, 이에 따라 칩 비용이 증가하게 된다. 따라서, 반도체 메모리에서, 단기간에 현재의 기억 용량에 있어서 약진적인 향상을 달성하기는 곤란하다.

반도체 메모리의 집적도의 상한이 전술한 바와 같이 한정되는 근본적인 이유는 다음 2가지 점들을 포함한다.

먼저, 반도체 메모리의 메모리 셀은 반도체 기판의 표면 상에 2차원으로 배열되고, 어떤 경우이든 3차원으로 적층되지 않는다. 이것은 거의 모든 종래의 반도체 메모리들이 기억 유닛당 적어도 하나의 트랜지스터(FET)를 포함하기 때문이다. 트랜지스터들은 양호한 반도체 기판에만 형성될 수 있기 때문에, 반도체 기판에 메모리 셀을 2차원으로 배열할 수밖에 없다. 현재, 에피택셜 성장 기술 또는 레이저 어닐링 기술에 기초한 결정화에 의해 반도체 결정층을 적층하는 것이 시도되고 있다. 그러나, 어떠한 충분한 수율이나 성능도 달성되지 않았다. 또한, 상기 시도들이 성공적으로 행해질지라도, 단계들의 수는 반도체 결정층에 메모리 셀을 제조하기 위해 거의 2배로 증가하여, 비용상의 장점을 망치게 된다.

두 번째, 반도체 메모리에의 액세스는 워드 라인들(행 방향) 비트 라인들(열 방향)로 구성된 2차원 매트릭스를 통해 수행된다. 종래의 반도체 메모리에서, 행 방향의 선택은 워드 라인을 통해 1차원으로 수행되고, 열 선택은 비트 라인들에서 판독된 데이터 세트로부터 실행된다. 도 54 및 55에 도시한 종래의 예들에서, 행 방향의 선택은 플레이트 라인을 통해 수행되는데, 그러나, 선택은 실질적으로 1차원으로 수행되는 점에서 차이가 없다.

페이지 길이는 그대로 유지하면서 반도체 메모리들의 집적도가 2배로 된다면, 당연히 워드 라인들 및 플레이트 라인들 수를 두 배로 해야 한다. 따라서, 워드 라인들 및 플레이트 라인들을 디코딩하고 구동하기 위한 주변 회로들의 집적도를 두 배로 해야 한다. 이 회로들은 당연히 트랜지스터들을 필요로 하므로, 이들은 셀 어레이 근처에 2차원으로 배열된다. 따라서, 주변 회로의 레이아웃에 또다른 어려움이 유발된다.

전술한 바와 같이, 메모리 셀들은 원래 2차원 레이아웃으로 제한되고, 또한, 메모리 셀들의 크기가 감소될지라도, 현재 채용될 수 있는 어드레스 선택 방법은 주변 회로들의 레이아웃에 어려움을 야기한다. 반도체 메모리의 용량 증가는 설계 규칙의 개발에만 의존할 수 있다.

또한, 일본 공개특허공보 제121032/1997호에 개시된 비휘발성 메모리의 면적을 감소시키는 방법은 매우 효과적이기는 하지만, 다음과 같은 문제점들이 있다.

즉, 예를 들면, 데이터 "1"이 한 쌍의 메모리 셀들(MC₁₁, MC₂₁) 중 메모리 셀(MC₁₁)에 기록될 때, 플레이트 라인(PL₁)은 접지 레벨(0볼트)로 되고, 비트 라인(BL₁)은 V_cc로 되어, 강유전체층이 분극하게 된다. 이 경우, 메모리 셀(MC₂₁)에 데이터 "0"을 보유하기 위해서는 비트 라인(BL₂)을 접지 레벨(0볼트)이 되게 해야 한다.

반면, 비선택된 플레이트 라인들(PL_m)(m=2, 3, 4)에 접속된 메모리 셀들(MC_1m, MC_2m)(m=2, 3, 4)에 기억된 데이터의 소실을 방지하기 위해서, 비선택된 플레이트 라인들(PL_m)(m=2, 3,4)은, 비선택된 메모리 셀들(MC_1m, MC_2m)의 캐패시터 부재를 구성하는 강유전체층에 전계가 인가되는 것을 용이하게 하기 위해서, 비트 라인들(BL₁, Bl₂)의 전압들간의 중간 전압인 (1/2)V_cc로 고정된다. 즉, (1/2)V_cc의 교란이 비선택된 메모리 셀들(MC_1m, MC_2m)에 가해진다.

한편, 근본적인 물리적인 특성으로서, 강유전체층을 구성하는 강유전체 물질은 반전 전압이 음인 온도 특성을 갖는다. 도 56a 및 도 56b는 20℃ 및 105℃에서의 강유전체 물질의 P-E 히스테리시스 루프들을 도시한다. 도 56a 및 도 56b에서, 실선의 P-E 히스테리시스 루프들은 V_cc=1.5볼트인 경우를 나타내고, 점선의 P-E 히스테리시스 루프들은 V_cc=1.0볼트인 경우를 나타낸다. 이 루프들에서, 0볼트에서 데이터 "1"인 상태와 데이터 "0"인 상태간 분극 차이는 2Pr이며, 2Pr의 값은 신호량(신호 전하)에 상응한다. 도 56a에서, 20℃의 동작 온도에서 반전 전압은 대략 ±0.9볼트이다. 따라서, 비휘발성 메모리가 V_cc=1.5볼트에서 동작된다면, 7.9μC/cm²의 신호 전하는 비선택된 메모리 셀에 기억된 데이터의 소실 없이 (1/2)V_cc의 교란 전압에서 유지될 수 있다. 반대로, 105℃에서의 반전 전압은 약 ±0.55볼트이다. 따라서, 11μC/cm²의 신호 전하가 유지될 수 있으면서, 비휘발성 메모리가 V_cc = 1.5볼트에서 동작된다면, 비선택된 메모리 셀의 전하는 (1/2)V_cc의 교란 전압에서 반전되고, 기억된 데이터는 소실된다.

상기와는 달리 105℃의 동작 온도에서 비선택된 메모리 셀의 전하의 반전을 방지하기 위해서, V_cc는 약 1볼트일 필요가 있다. 이 경우, 6.9μC/cm²의 신호 전하가 보유될 수 있다. 그러나, 2.8μC/cm²의 신호 전하만이 20℃에서 보유될 수 있으며, 신호량은 과도하게 감소한다.

전술한 바와 같이, 비휘발성 메모리의 강압 전압(coercive voltage)은 큰 음의 온도 의존성을 갖는다. 즉, 온도 증가에 따라, 비휘발성 메모리의 강압 전압이 감소하고, 비선택된 캐패시터 부재의 전하는 반전되기 쉽게 된다. 따라서, 강유전체층을 구성하는 강유전체 물질의 반전 전압이 상기 음의 온도 특성을 갖는다는 특성에 대해 어떠한 대책도 취해지지 않으면, LSI에서 요구되는 온도 범위에서의 비휘발성 메모리의 동작은 더 이상 보장되지 않을 수도 있다.

또한, 상기 구성을 갖는 비휘발성 메모리가 더욱 축소될 때, 불가피하게 캐패시터 부재의 면적을 감소시켜야 한다. 또한, 데이터는 강유전체층의 분극에 기초하여 기억되므로, 강유전체층에 축적되는 전하량은 강유전체층의 두께가 DRAM의 절연층과 달리 감소되지 않을지라도 증가하지 않으며, 축적된 전하량은 캐패시터 부재의 면적에 비례하여 감소한다.

256M 비트의 비휘발성 메모리를 달성하기 위해서, 캐패시터 부재는 약 0.1㎛²의 면적을 가져야 한다. 이 경우, 축적된 전하량은 대략 10fC가 되고, 비트 라인 용량이 200fF라고 가정할 때, 약 50mV만의 감지 신호량(판독 동작 동안 비트 라인에 나타나는 전위)이 얻어질 수 있다. 이러한 감지 신호량은 불충분한 감지 마진을 제공하며, 비휘발성 메모리가 더욱 줄어들 때, 비휘발성 메모리에 기억된 데이터의 판독은 더 이상 수행될 수 없다.

DRAM에서의 감지 신호량의 감소에 대해 취해지는 대책들 중 하나로서는, "게인 셀(gain cell)"이라고 하는 증폭형 메모리 셀(예를 들면, 일본 공개특허공보 제67861/1987호 및 제255269/1989호 참조)이 개시되어 있다. 회로도를 도 57a에 도시한 게인 셀은 기록용 트랜지스터(TR_W), 판독용 트랜지스터(TR_R), 검출용 트랜지스터(TR_S) 및 캐패시터 부재(C)를 포함한다. 데이터가 게인 셀에 기록될 때, 기록용 트랜지스터(TR_W)는 캐패시터 부재(C)에 전하를 축적하기 위해서 온-상태로 된다. 데이터가 게인 셀로부터 판독될 때, 판독용 트랜지스터(TR_R)는 온-상태로 된다. 검출용 트랜지스터(TR_R)는 캐패시터 부재(C)에 기억된 데이터에 따라 온-상태로 되거나 오프-상태로 된다.

도 57b는 미국 특허 제4,873,664호에 개시된 종래의 비휘발성 메모리에 상기 구성의 게인 셀이 적용될 때 준비된 회로도를 도시한 것이다. 상기 게이트 셀형 비휘발성 메모리는 기록용 트랜지스터(TR_W), 판독용 트랜지스터(TR_R), 검출용 트랜지스터(TR_S) 및 캐패시터 부재(FC)를 포함한다. 기록용 트랜지스터(TR_W)의 한 소스/드레인 영역은 비트 라인(BL)에 접속되고, 다른 소스/드레인 영역은 캐패시터 부재(FC)의 하부 전극에 접속된다. 검출용 트랜지스터(TR_S)의 한 단부는 소정의 전위(V_cc)를 갖는 배선(예를 들면, 불순물층으로 구성된 전원 라인)에 접속되고, 다른 단부는 판독용 트랜지스터(TR_R)를 통해 비트 라인(BL)에 접속된다. 또한, 캐패시터 부재(FC)의 하부 전극은 검출용 트랜지스터(TR_S)의 게이트 전극에 접속된다.

이와 같이 구성된 비휘발성 메모리에서, 데이터 판독시 펄스 전압이 플레이트 라인(PL)에 인가되고, 디프레션(depression)형 NMOS FET로 구성된 검출용 트랜지스터(TR_S)의 동작 상태는 분극 반전이 캐패시터 부재(FC)에서 발생하는지 여부에 기초하여 야기된 축적 전하량에 의존하여 제어된다. 즉, 비트 라인(BL)이 0볼트로 등화된 후에 판독용 트랜지스터(TR_R)가 온-상태로 되었을 때, 전류는 검출용 트랜지스터(TR_S) 및 판독용 트랜지스터(TR_R)를 통해 전원(V_cc)으로부터 흐르고, 전위가 비트 라인(BL)에 나타난다. 이러한 전위는 비휘발성 메모리 셀에 기억된 데이터에 의존한다. 이로 인해, 캐패시터 부재(FC)에 기억된 데이터가 "1" 또는 "0"인지 여부를 알 수 있다. 즉, 캐패시터 부재(FC)에서의 소량의 축적된 전하에 기초하여, 큰 비트 라인 부하가 구동될 수 있다.

그러나, 상기 구성의 비휘발성 메모리는 메모리 셀당 3개의 트랜지스터들이 필요로 되는 문제가 있어, 비트당 셀 면적이 크게 증가하고, 비트당 비용이 증가한다.

데이터가 판독될 때 그리고 펄스 전압이 플레이트 라인(PL)에 인가될 때, 플레이트 라인(PL)에 접속된 상부 전극과 검출용 트랜지스터(TR_S)의 게이트 전극에 접속된 하부 전극 간에 충분한 전위 차가 유발될 때만 분극 반전이 발생한다. 그러나, 데이터 판독시, 검출용 트랜지스터(TR_S)의 게이트 전극에 접속된 하부 전극은 부동 상태에 있으며, 그 부하 용량은 검출용 트랜지스터(TR_S)의 게이트 용량과 거의 동일할 뿐이다. 따라서, 펄스 전압이 플레이트 라인(PL)에 인가될 때, 하부 전극의 전위는 상부 전극과 하부 전극의 결합에 따라 크게 증가한다. 결국, 상부 전극과 하부 전극 사이에는 충분한 전계가 형성되지 않으며, 이것은 강유전체층에 어떠한 분극 반전도 일어나지 않는다는 문제를 야기한다. 결합에 의해 하부 전극에 야기된 상기 전위 증가를 방지하기 위해서는, 캐패시터 부재(FC)보다 수 배 큰 부하 용량을 하부 전극에 부가해야 하고, 이를 위해서, 추가적인 캐패시터가 필요하다. 그러나, 셀 면적은 그에 따라 크게 증가된다.

본 발명의 제 1 목적은 최소 제조 치수에 의해 제한되지 않고 용량이 증가될 수 있고 보다 고도로 집적되는 강유전체형 비휘발성 반도체 메모리를 제공하는 것이다.

본 발명의 제 2 목적은 어드레스 선택을 위한 구동 라인들의 수를 감소시킴으로써 주변 회로들의 크기를 감소시킬 수 있도록 하는 강유전체형 비휘발성 반도체 메모리를 제공하는 것이다.

또한, 본 발명의 제 3 목적은 메모리 셀들의 크기 감소 및 주변 회로들의 수의 감소를 가능하게 하고 전체 장치로서 일관된 집적도를 증가시킬 수 있도록 하는 강유전체형 비휘발성 반도체 메모리를 제공하는 것이다.

본 발명의 제 4 목적은 강유전체층을 구성하는 강유전체 물질의 반전 전압이 음의 온도 특성, 즉, 강유전체형 비휘발성 반도체 메모리의 강압 전압의 음의 온도 의존성을 갖는 특성에 대한 대책이 제공되고, 요구된 온도 범위에서 동작을 신뢰성 있게 보장할 수 있는 강유전체형 비휘발성 반도체 메모리를 제공하는 것이다.

본 발명의 제 5 목적은 비트당 면적 감소를 가능하게 하고 기억된 데이터의 신뢰성 있는 판독을 가능하게 하는, 즉, 충분한 감지 신호량을 얻는 것을 가능하게 하는 게인 셀형 강유전체형 비휘발성 반도체 메모리를 제공하는 것이다.

본 발명의 제 6 목적은 더욱 고집적화되고 교란에 대한 저항이 우수하며, 고속 동작 및 저 소비전력을 가능하게 하는 강유전체형 비휘발성 반도체 메모리 및 이의 동작 방법을 제공하는 것이다.

상기 제 1 내지 제 3 목적을 달성하기 위한 본 발명의 제 1 특징에 따른 강유전체형 비휘발성 반도체 메모리는,

(A) 비트 라인,

(B) 선택용 트랜지스터,

(C) M(M≥2)개의 메모리 셀들을 각각 포함하는 N(N≥2)개의 메모리 유닛들, 및

(D) M x N 개의 플레이트 라인들을 포함하고,

N개의 메모리 유닛들은 층간 절연층을 통해 적층되고,

각각의 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하고,

제 1 전극들은 각 메모리 유닛에서 공통이고, 공통 제 1 전극은 선택용 트랜지스터를 통해 비트 라인에 접속되고,

n번째 메모리 유닛의 m번째 메모리 셀의 제 2 전극은 [(n-1)M+m]번째 플레이트 라인에 접속되고, m = 1, 2, ..., M이고, n = 1, 2, ..., N이다.

상기 제 1 내지 제 3 목적들을 달성하기 위한 본 발명의 제 2 특징에 따른 강유전체형 비휘발성 반도체 메모리는 선택용 트랜지스터의 구성 및 플레이트 라인들의 구성에 따른 강유전체형 비휘발성 반도체 메모리와는 다르다. 즉, 본 발명의 제 2 특징에 따른 강유전체형 비휘발성 반도체 메모리는,

(A) 비트 라인,

(B) N(N≥2)개의 선택용 트랜지스터들,

(C) M(M≥2)개의 메모리 셀들을 각각 포함하는 N개의 메모리 유닛들, 및

(D) M개의 플레이트 라인들을 포함하며,

제 1 전극은 각 메모리 유닛에서 공통이고,

n번째 메모리 유닛의 공통 제 1 전극은 n번째 선택용 트랜지스터를 통해 비트 라인에 접속되고, n = 1, 2, ..., N이고,

n번째 메모리 유닛에서, m번째 메모리 셀의 제 2 전극은 메모리 유닛들에 공통인 m번째 플레이트 라인에 접속되고, m = 1, 2, ..., M이다.

본 발명의 제 2 특징에 따른 강유전체형 비휘발성 반도체 메모리의 바람직한 실시예에서, N개의 메모리 유닛들은 층간 절연층을 통해 적층된다.

본 발명의 상기 제 1 내지 제 3 목적들을 달성하기 위한 본 발명의 제 3 특징에 따른 강유전체형 비휘발성 반도체 메모리는 제 2 전극의 구성에서 본 발명의 제 2 특징에 따른 강유전체형 비휘발성 반도체 메모리와는 다르다. 즉, 본 발명의 제 3 특징에 따른 강유전체형 비휘발성 반도체 메모리는,

(A) 비트 라인,

(B) 2N(N≥1)개의 선택용 트랜지스터들,

(D) M개의 플레이트 라인들을 포함하고,

제 1 전극들은 각 메모리 유닛에서 공통이고,

(2n-1)번째 메모리 유닛의 공통 제 1 전극은 (2n-1)번째 선택용 트랜지스터를 통해 비트 라인에 접속되고, n = 1, 2, ..., N이고,

2n번째 메모리 유닛의 공통 제 1 전극은 2n번째 선택용 트랜지스터를 통해 비트 라인에 접속되고,

(2n-1)번째 메모리 유닛을 구성하는 m번째 메모리 셀 및 2n번째 메모리 유닛을 구성하는 m번째 메모리 셀은 제 2 전극을 공유하며, 공유된 m번째 제 2 전극은 m번째 플레이트 라인에 접속되고, m = 1, 2, ..., M이다.

본 발명의 상기 제 1 내지 제 3 목적들을 달성하기 위한 본 발명의 제 4 특징에 따른 강유전체형 비휘발성 반도체 메모리는 제 1 메모리 유닛 및 제 2 메모리 유닛을 포함하고,

삭제

제 1 메모리 유닛은,

(A-1) 제 1 비트 라인,

(B-1) N(N≥1)개의 선택용 제 1 트랜지스터,

(C-1) M(M≥2)개의 제 1 메모리 셀들을 각각 포함하는 N개의 제 1 서브-메모리 유닛, 및

(D-1) N개의 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀에 각각이 공통인 M개의 플레이트 라인들을 포함하고,

제 2 메모리 유닛은,

(A-2) 제 2 비트 라인,

(B-2) N개의 선택용 제 2 트랜지스터,

(C-2) M개의 제 2 메모리 셀들을 각각 포함하는 N개의 제 2 서브-메모리 유닛, 및

(D-2) N개의 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀에 각각 공통인 M개의 플레이트 라인들을 포함하고, 제 2 메모리 유닛을 구성하는 플레이트 라인들은 제 1 메모리 유닛을 구성하는 플레이트 라인들에 공통이며,

제 1 서브-메모리 유닛은 층간 절연층을 통해 제 2 서브-메모리 유닛에 적층되고,

삭제

제 1 메모리 유닛에서, n번째 위치의 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀들의 제 1 전극들은 n번째 위치의 제 1 서브-메모리 유닛에서 공통이고, n=1, 2, ..., N이고; n번째 위치의 제 1 서브-메모리 유닛의 공통 제 1 전극은 n번째 위치의 제 1 선택용 트랜지스터를 통해 제 1 비트 라인에 접속되고; m번째 위치의 제 1 메모리 셀의 제 2 전극은 공통의 m번째 플레이트 라인에 접속되고, m = 1, 2, ..., M이며,

제 2 메모리 유닛에서, n번째 위치의 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀들의 제 1 전극은 n번째 위치의 제 2 서브-메모리 유닛에서 공통이고; n번째 위치의 제 2 서브-메모리 유닛의 공통 제 1 전극은 n번째 위치의 제 2 선택용 트랜지스터를 통해 제 2 비트 라인에 접속되고; m번째 위치의 제 2 메모리 셀의 제 2 전극은 공통의 m번째 플레이트 라인에 접속된다.

상기 제 1 내지 제 3 목적들을 달성하기 위한 본 발명의 제 5 특징에 따른 강유전체형 비휘발성 반도체 메모리는, 제 2 전극의 구성에서 본 발명의 제 4 특징에 따른 강유전체형 비휘발성 반도체 메모리와는 다르다. 즉, 본 발명의 제 5 특징에 따른 강유전체형 비휘발성 반도체 메모리는 제 1 메모리 유닛 및 제 2 메모리 유닛을 포함하며,

삭제

제 1 메모리 유닛은,

(A-1) 제 1 비트 라인,

(B-1) N(N≥1)개의 선택용 제 1 트랜지스터,

(D-1) N개의 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀에 각각 공통인 M개의 플레이트 라인들을 포함하며,

제 2 메모리 유닛은,

(A-2) 제 2 비트 라인,

(B-2) N개의 선택용 제 2 트랜지스터,

(D-2) N개의 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀에 각각 공통인 M개의 플레이트 라인들을 포함하며, 제 2 메모리 유닛을 구성하는 플레이트 라인들은 제 1 메모리 유닛을 구성하는 플레이트 라인들에 공통이고,

제 1 메모리 유닛에서, n번째 위치의 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀들의 제 1 전극들은 n번째 위치의 제 1 서브-메모리 유닛에서 공통이고, n = 1, 2, ..., N이고; n번째 위치의 제 1 서브-메모리 유닛의 공통 제 1 전극은 n번째 위치의 제 1 선택용 트랜지스터를 통해 제 1 비트 라인에 접속되고,

제 2 메모리 유닛에서, n번째 위치의 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀들의 제 1 전극들은 n번째 위치의 제 2 서브-메모리 유닛에서 공통이고; n번째 위치의 제 2 서브-메모리 유닛의 공통 제 1 전극은 n번째 위치의 제 2 선택용 트랜지스터를 통해 제 2 비트 라인에 접속되고,

제 1 메모리 유닛의 n번째 위치의 제 1 서브-메모리 유닛을 구성하는 m번째 위치의 제 1 메모리 셀과, 제 2 메모리 유닛의 n번째 위치의 제 2 서브-메모리 유닛을 구성하는 m번째 위치의 제 2 메모리 셀은 제 2 전극을 공유하며, 공유된 m번째 제 2 전극은 m번째 플레이트 라인에 접속되고, m = 1, 2, ..., M이다.

본 발명의 제 4 또는 제 5 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, 바람직하게, 제 1 비트 라인 및 제 2 비트 라인 중 하나는 다른 한 라인이 접속되는 감지 증폭기에 접속된다. 이 경우에, n번째 위치의 제 1 선택용 트랜지스터 및 n번째 위치의 제 2 선택용 트랜지스터는 동일한 워드 라인에 접속되거나 상이한 워드 라인들에 접속될 수도 있다. 강유전체형 비휘발성 반도체 메모리의 동작 방법에 따르면, 1 비트는 하나의 메모리 셀에 기억될 수도 있거나, 또는 상보 데이터가 한 쌍의 메모리 셀들에 기억될 수도 있다.

본 발명의 제 1 또는 제 2 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, M ≥2를 만족하는 것으로 충분하며, 예를 들면, M의 실제 값은 2의 멱지수들(2, 4, 8...)을 포함한다. 또한, N≥2를 만족하는 것으로 충분하며, 예를 들면, N의 실제 값은 2의 멱지수들(2, 4, 8...)을 포함한다.

본 발명의 제 3 내지 제 5 특징들 중 어느 하나에 따른 강유전체형 비휘발성 반도체 메모리에서, M ≥2를 만족하는 것으로 충분하며, 예를 들면, M의 실제 값은 2의 멱지수들(2, 4, 8...)을 포함한다. 또한, N≥1을 만족하는 것으로 충분하며, 예를 들면, N의 실제 값은 1 및 2의 멱지수들(2, 4, 8...)을 포함한다.

본 발명의 제 1 내지 제 5 특징들에 따른 강유전체형 비휘발성 반도체 메모리에서, 복수의 메모리 셀들은 하나의 선택용 트랜지스터를 공유한다. 또한, 메모리 유닛 또는 서브-메모리 유닛은 3차원으로 적층된 구조를 가질 수 있고, 이에 의해서, 반도체 기판의 표면을 점유하는 트랜지스터들의 수에 의해 제한되는 경우가 없으며, 기억 용량은 종래의 어떠한 강유전체형 비휘발성 반도체 메모리에 비해 현저히 증가될 수 있고, 비트 기억 단위당 유효 점유 면적이 현격히 감소될 수 있다.

또한, 본 발명의 제 2 내지 제 5 특징들 중 어느 하나에 따른 강유전체형 비휘발성 반도체 메모리에서, 행 방향의 어드레스 선택은 선택용 트랜지스터들 및 플레이트 라인들로 구성된 2차원 매트릭스에 기초하여 수행된다. 예를 들면, 행 어드레스 선택 유닛이 8개의 선택용 트랜지스터들 및 8개의 플레이트 라인들로 구성될 때, 예를 들면, 64 비트 메모리 셀들이 16개의 디코더/드라이버 회로들에 의해 선택될 수 있다. 기억 용량은, 강유전체형 비휘발성 반도체 메모리가 종래와 동일한 집적도를 갖는다고 해도, 4배가 될 수 있다. 또한, 주변 회로들 및 어드레스 선택용 구동 배선들 수가 감소될 수 있다.

본 발명의 제 1 내지 제 5 특징들 중 어느 하나에 따른 강유전체형 비휘발성 반도체 메모리에서, 바람직하게, 메모리 유닛 또는 서브-메모리 유닛은 2층, 4층, 또는 8층 구조와 같이 2^p-층 구조(p=1, 2, 3...)를 갖는다.

본 발명의 제 1 또는 제 2 특징에 따른 강유전체형 비휘발성 반도체 메모리의 바람직한 실시예에서, 위에 위치한 메모리 유닛의 메모리 셀들을 구성하는 강유전체층은 아래에 위치한 메모리 유닛의 메모리 셀들을 구성하는 강유전체층보다 낮은 결정화 온도를 갖는다. 본 발명의 제 3 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, N ≥2일 때, 위에 위치한 한 세트의 메모리 유닛들의 메모리 셀들을 구성하는 강유전체층은 아래에 위치한 한 세트의 메모리 유닛들의 메모리 셀들을 구성하는 강유전체층보다 낮은 결정화 온도를 갖는다. 본 발명의 제 4 또는 제 5 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, 바람직하게, 위에 위치한 서브-메모리 유닛의 메모리 셀들을 구성하는 강유전체층은 아래에 위치한 서브-메모리 유닛의 메모리 셀들을 구성하는 강유전체층보다 낮은 결정화 온도를 갖는다.

상기 제 1 목적을 달성하기 위한 본 발명의 제 6 특징에 따른 강유전체형 비휘발성 반도체 메모리는, 각각 제 1 전극, 강유전체층 및 제 2 전극을 포함하며 층간 절연층을 통해 적층되는 메모리 셀들을 구비한 강유전체형 비휘발성 반도체 메모리로서,

위에 위치한 메모리 셀을 구성하는 강유전체층은 아래에 위치한 메모리 셀을 구성하는 강유전체층보다 낮은 결정화 온도를 갖는다.

본 발명의 제 6 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, 메모리 셀들은 2층, 4층 또는 8층 구조와 같이 2^p-층 구조(p=1, 2, 3...)를 갖는다.

본 발명의 제 6 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, 또는 본 발명의 제 1 내지 제 5 특징 중 어느 하나에 따른 강유전체형 비휘발성 반도체 메모리의 바람직한 실시예에서, 메모리 셀을 구성하는 강유전체층의 결정화 온도는, 예를 들면, X-선 회절 분석기 또는 표면 주사 전자 현미경에 의해 판정될 수 있다. 구체적으로, 예를 들면, 강유전체층이 형성된 다음, 강유전체층의 결정화를 위한 열처리 온도들을 변경함으로써 결정화 촉진을 위해 열처리되고, 열처리된 강유전체 물질층을 X-선 회절 분석하여, 강유전체 물질의 회전 패턴 세기 특성(회절 피크의 높이)을 평가하고, 이에 의해서, 강유전체층의 결정화 온도가 결정될 수 있다.

한편, 후술되는 캐패시터 부재들, 메모리 유닛들 또는 서브-메모리 유닛들이 적층되는 구성을 갖는 강유전체형 비휘발성 반도체 메모리의 제조에 있어서, 열처리("결정화 열처리"라 함)는 강유전체층 또는 강유전체층을 구성하는 강유전체 박막의 결정화를 위해 수행되며, 캐패시터 부재들, 메모리 유닛들 또는 서브-메모리 유닛들의 적층된 단 수의 회수만큼 결정화 열처리가 수행될 필요가 있다. 하부 단(들)에 위치한 캐패시터 부재들, 메모리 유닛(들) 또는 서브-메모리 유닛(들)은 장시간의 기간 동안 결정화 열처리되고, 상부 단(들)에 위치한 캐패시터 부재들, 메모리 유닛(들) 또는 서브-메모리 유닛(들)은 보다 짧은 시간 기간 동안 결정화 열처리된다. 상부 단(들) 상에 위치된 캐패시터 부재들, 메모리 유닛(들) 또는 서브-메모리 유닛(들)에 최적의 결정화 열처리가 수행될 때, 하부 단(들) 상에 위치된 캐패시터 부재들, 메모리 유닛(들) 또는 서브-메모리 유닛(들)은 열 부하를 과도하게 받을 수 있고, 하부 단(들) 상에 위치된 캐패시터 부재들, 메모리 유닛(들) 또는 서브-메모리 유닛(들)은 특성이 열화될 수도 있다. 캐패시터 부재들, 메모리 유닛들 또는 서브-메모리 유닛들은 다단(multi-stage)으로 형성되어 한번에 결정화 열처리되는 방법을 채용하는 것을 생각해 볼 수 있다. 그러나, 이 방법은 결정화 동안 강유전체층들의 용적에 있어서 큰 변화를 유발하고, 각각의 강유전체층은 가스 제거를 유발할 가능성이 커, 강유전체층들이 부서지거나 벗겨지게 되는 문제를 겪게 된다.

본 발명의 제 6 특징에 따른 강유전체형 비휘발성 반도체 메모리 또는 본 발명의 제 1 내지 제 5 특징들 중 어느 하나에 따른 강유전체형 비휘발성 반도체 메모리의 바람직한 실시예에서, 위에 위치한 캐패시터 부재들, 메모리 유닛(들) 또는 서브-메모리 유닛(들)을 구성하는 강유전체층은 아래에 위치한 캐패시터 부재들, 메모리 유닛(들) 또는 서브-메모리 유닛(들)을 구성하는 강유전체층보다 낮은 결정화 온도를 가지므로, 캐패시터 부재들, 메모리 유닛들 또는 서브-메모리 유닛들의 적층 단 수만큼의 회수만큼 결정화 열처리가 수행될지라도, 캐패시터 부재들, 메모리 유닛들 또는 서브-메모리 유닛들을 구성하는 메모리 셀들의 특성이 열화되는 문제가 유발되지 않는다. 또한, 캐패시터 부재들, 메모리 유닛들 또는 서브-메모리 유닛들을 구성하는 메모리 셀들은 최적의 조건들하에서 결정화를 위해 열처리될 수 있으므로, 특성이 우수한 강유전체형 비휘발성 반도체 메모리가 얻어질 수 있다.

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제 4 목적을 달성하기 위한 본 발명의 제 7 특징에 따른 강유전체형 비휘발성 반도체 메모리는, 강유전체층을 갖는 캐패시터 부재를 구비한 복수의 메모리 셀들이 제공되고 선택된 메모리 셀이 액세스될 때 비선택된 메모리 셀에서 교란이 발생하는 구조를 갖는 메모리 유닛을 갖는 강유전체형 비휘발성 반도체 메모리이고,

캐패시터 부재에 접속되고, 그 출력이 음의 온도 특성을 갖는 전원 회로가 설치된다.

본 발명의 제 1 내지 제 6 특징들 중 어느 하나에 따른 강유전체형 비휘발성 반도체 메모리는 그의 바람직한 실시예들을 포함하여, 본 발명의 제 7 특징에 따른 강유전체형 비휘발성 반도체 메모리에 적용될 수 있다.

전술한 바와 같이, 본 발명의 제 7 특징에 따른 강유전체형 비휘발성 반도체 메모리에는 캐패시터 부재에 접속되어 있고 출력이 음의 온도 특성을 갖는 전원이 제공되어 있어, 전원 회로로부터 출력된 전압은 동작온도가 증가하고 강압 전압이 감소할 때 감소한다. 결국, (1/2)V_cc의 값이 감소하고, 비선택된 메모리 셀 내 캐패시터 부재의 전하반전이 방지될 수 있다. 상기 교란은 비선택된 메모리 셀의 캐패시터를 구성하는 강유전체층에 분극이 반전되는 방향으로 전계가 가해지는 현상, 즉, 기억된 데이터가 열화되거나 소실되는 현상을 말한다.

본 발명의 제 7 특징에 따른 강유전체형 비휘발성 반도체 메모리는 상기 캐패시터 부재의 한 단부는 비트 라인에 접속되고, 이의 다른 단부는 플레이트 라인에 접속되고, 전원 회로는 비트 라인 또는 플레이트 라인에 접속되거나 비트 라인 및 플레이트 라인에 접속된 구성을 구비할 수 있다.

본 발명의 제 7 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, 전원 회로는,

(a) 기준 전압 회로;

(b) 상기 기준 전압 회로로부터 출력되는 기준 전압이 입력되는 제 1 입력부를 갖는 비교기, 및

(c) 상기 비교기로부터 출력 전압에 따라 상기 비교기로부터 출력 전압으로 네가티브 피드백을 적용하는 것으로, 예를 들면, 비교기로부터 출력 전압이 입력되는 게이트부와 비교기의 제 2 입력부에 접속되는 드레인부를 갖는 PMOS형 FET 및 캐패시터 부재를 갖는 회로를 포함한다.

전원 회로는 기준 전압 회로만으로 구성될 수 있다. PMOS형 FET의 드레인 영역을 캐패시터 부재에의 접속은 구체적으로 비트 라인 또는 플레이트 라인에 접속되거나 비트 라인 및 플레이트 라인에 접속됨을 의미한다.

회로를 간단하게 위해서, 바람직하게, 기준 전압 회로는, 한 단부가 전원에 접속된 제 1 저항 소자와, 상기 제 1 저항 소자의 다른 단부에 한 단부가 접속되고 다른 단부는 접지된 제 2 저항 소자를 포함하며, 상기 기준 전압은 상기 제 1 저항 소자 및 상기 제 2 저항 소자의 접속부로부터 출력되는 구성을 갖는다.

이 경우, 상기 제 1 저항 소자 및 상기 제 2 저항 소자는 음의 온도 특성을 가지며(즉, 온도증가에 따라 저항값이 감소), 온도 변화에 기초하여 상기 제 2 저항 소자의 저항값 변화의 절대값은 온도 변화에 기초하여 상기 제 1 저항 소자의 저항값 변화의 절대값보다 큰 구성을 채용할 수 있다. 온도 변화에 기초하여 제 2 저항 소자의 저항값 변화의 절대값은 온도 변화에 기초하여 제 1 저항 소자의 저항값 변화의 절대값보다 크다. 온도 변화에 기초하여 저항값 변화의 절대값은 |r₂-r₁|으로 나타낼 수 있고, 여기서 r₁은 t₁℃ 온도에서 전기 저항값이며, r₂는 t₂℃ 온도에서 전기 저항값이다(t₂>t₁). 구체적으로, 상기 제 1 저항 소자 및 상기 제 2 저항 소자는 저항 재료로 구성될 수 있다. 보다 구체적으로, 예를 들면, 제 1 저항 소자가 불순물로 도핑된 반도체층을 포함하고 제 2 저항 소자가 제 1 저항 소자를 구성하는 반도체층의 불순물 농도보다 낮은 농도를 갖는 불순물로 도핑된 반도체층을 포함하는 구성; 또는 제 1 저항 소자가 Si-Ge 반도체층을 포함하고 제 2 저항 소자가 Si 반도체층을 포함하는 구성이 채용될 수 있다. 제 1 저항 소자 및 제 2 저항 소자는 상기 구성으로 한정되지 않는다. 대안으로, 제 1 저항 소자 및 제 2 저항 소자가 양의 온도 특성(즉, 온도증가에 따라 저항값이 증가)을 가지며, 온도 변화에 기초하여 제 2 저항 소자의 저항값 변화의 절대값이 온도 변화에 기초하여 제 1 저항 소자의 저항값 변화의 절대값보다 작은 구성이 채용될 수 있다.

대안으로, 상기 경우는 제 1 저항 소자가 저항 재료을 포함하며, 제 2 저항 소자가 단락회로(경우에 따라서 직렬로 접속된 PMOS FET로 형성된 구조)로 된 드레인부 및 게이트부를 갖는 적어도 한 PMOS FET를 포함하는 구성이 채용될 수 있다.

대안으로, 상기 경우는 제 1 저항 소자가 양의 온도 특성(즉, 온도증가에 따라 저항값이 증가)을 가지며, 제 2 저항 소자가 음의 온도 특성을 가지며(즉, 온도증가에 따라 저항값이 감소)를 갖는 구성을 채용할 수 있다. 구체적으로, 제 1 저항 소자는 게이트부가 접지된 PMOS형 FET를 포함하고, 제 2 저항 소자는 저항 재료을 포함하는 구성이 채용될 수 있는데, 구성은 이들로 한정되지 않는다.

제 4 목적을 달성하기 위한 본 발명의 제 8 특징에 따른 강유전체형 비휘발성 반도체 메모리는, 강유전체층을 갖는 캐패시터 부재를 구비한 복수의 메모리 셀이 제공되고 선택된 메모리 셀이 액세스될 때 비선택된 메모리 셀에서 교란이 발생하는 구조를 가지며,

캐패시터 부재의 한 단부가 비트 라인에 접속되고 다른 단부가 플레이트 라인에 접속되며,

비트 라인에 접속된 것으로 음의 온도 특성을 갖는 클램프 회로가 설치된 강유전체형 비휘발성 반도체 메모리이다.

본 발명의 제 1 내지 제 6 특징들 중 어느 하나에 따른 강유전체형 비휘발성 반도체 메모리는 이의 바람직한 실시예를 포함하여, 본 발명의 제 8 특징에 따른 강유전체형 비휘발성 반도체 메모리에 적용될 수 있다. 본 발명의 제 7 특징에 따른 강유전체형 비휘발성 반도체 메모리 및 본 발명의 제 8 특징에 따른 강유전체형 비휘발성 반도체 메모리가 결합될 수 있다.

본 발명의 제 8 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, 클램프 전압이 음의 온도 특성(즉, 온도증가에 따라 저항값이 감소)을 갖는 클램프 회로는, 비트 라인에 접속되므로, 비트 라인의 전압(전위)은 동작온도가 증가하고 강압 전압이 감소할 때 저전압(전위)으로 클램프된다. 결국, 비선택된 캐패시터 부재의 전하반전이 방지될 수 있다.

본 발명의 제 8 특징에 따른 강유전체형 비휘발성 반도체 메모리는 플레이트 라인에 접속된 전원 회로 또한 제공되고 전원 회로의 출력이 음의 온도 특성을 갖는 구성을 구비할 수 있다. 플레이트 라인에 접속된 전원 회로는 본 발명의 제 7 특징에 따른 강유전체형 비휘발성 반도체 메모리에서 플레이트 라인에 접속된 전원 회로와 동일한 구성을 갖도록 구성될 수 있다.

본 발명의 제 8 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, 바람직하게, 클램프 회로는 드레인부와 게이트부가 단락회로로 된 PMOS FET가 직렬로 접속된 구조를 갖도록 구성된다.

제 5 목적을 달성하기 위한 본 발명의 제 9 특징에 따른 강유전체형 비휘발성 반도체 메모리는,

(A) 비트 라인,

(B) 선택용 트랜지스터,

(C) M(M≥2)개의 메모리 셀을 포함하는 메모리 유닛,

(D) M개의 플레이트 라인을 포함하며,

각각의 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하며,

메모리 셀의 제 1 전극은 각각의 메모리 유닛에서 공통이며,

공통 제 1 전극은 선택용 트랜지스터를 통해 비트 라인에 접속되며,

메모리 셀을 구성하는 제 2 전극은 플레이트 라인에 접속되고,

(E) 공통 제 1 전극의 전위 변화를 검출하여 검출 결과를 비트 라인에 전류 또는 전압으로서 전송하는 신호 검출 회로가 더 설치된 강유전체형 비휘발성 반도체 메모리이다.

본 발명의 제 9 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, 바람직하게, 상기 선택용 트랜지스터 및 상기 신호 검출 회로는 반도체 기판 상에 형성되며, 상기 메모리 유닛은 상기 반도체 기판 상에 형성된 절연층 상에 형성된다. 메모리 유닛의 수는 1 또는 적어도 2일 수 있다. 후자의 경우, 바람직하게, 복수의 메모리 유닛은 층간 절연층을 통해 적층된다.

제 5 목적을 달성하기 위한 본 발명의 제 10 특징에 따른 강유전체형 비휘발성 반도체 메모리는,

(A) 비트 라인,

(B) 기록용 트랜지스터,

(C) M(M≥2)개의 메모리 셀을 포함하는 메모리 유닛,

(D) M개의 플레이트 라인을 포함하며,

메모리 셀의 제 1 전극은 각각의 메모리 유닛에서 공통이며,

공통 제 1 전극은 상기 기록용 트랜지스터를 통해 비트 라인에 접속되며,

강유전체형 비휘발성 반도체 메모리는,

(E) 검출용 트랜지스터, 및

(F) 판독용 트랜지스터를 더 구비하고,

검출용 트랜지스터의 한 단부는 소정의 전위를 갖는 배선에 접속되고, 그 다른 단부는 판독용 트랜지스터를 통해 비트 라인에 접속되며,

메모리 셀에 기억된 데이터를 판독할 때, 판독용 트랜지스터는 연속 상태로 되고, 검출용 트랜지스터의 동작은 상기 메모리 셀에 기억된 데이터에 기초하여 상기 공통 제 1 전극에서 발생하는 전위에 의해 제어되는 소위 게인 셀형 강유전체형 비휘발성 반도체 메모리이다.

제 5 목적을 달성하기 위한 본 발명의 제 11 특징에 따른 강유전체형 비휘발성 반도체 메모리는,

(A) 비트 라인,

(B) 기록용 트랜지스터,

(C) M(M≥2)개의 메모리 셀을 각각 포함하는 N(N≥2)개의 메모리 유닛,

(D) N개의 선택 트랜지스터, 및

(E) M개의 각각의 메모리 유닛을 각각 구성하는 메모리 셀에 각각이 공통인 M개의 플레이트 라인을 포함하며,

제 1 전극은 각각의 메모리 유닛에서 공통이며,

n번째 메모리 유닛에서 공통 제 1 전극은 상기 n번째 선택용 트랜지스터 및 기록용 트랜지스터를 통해 비트 라인에 접속되며, n = 1, 2, ..., N,

m번째 메모리 셀을 구성하는 제 2 전극은 공통 m번째 플레이트 라인에 접속되고, m = 1, 2, ..., M,

강유전체형 비휘발성 반도체 메모리는,

(F) 검출용 트랜지스터, 및

(G) 판독용 트랜지스터를 더 포함하고,

n번째 메모리 유닛을 구성하는 메모리 셀에 기억된 데이터를 판독할 때, n번째 선택용 트랜지스터 및 판독용 트랜지스터는 연속 상태로 되고, 검출용 트랜지스터의 동작은 상기 메모리 셀에 기억된 데이터에 기초하여 상기 공통 제 1 전극에서 발생하는 전위에 의해 제어되는 소위 게인 셀형 강유전체형 비휘발성 반도체 메모리이다.

본 발명의 제 11 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, M ≥2를 만족하는 것으로 충분하며, 예를 들면, M의 실제 값은 2의 멱지수(2, 4, 8...)를 포함한다.

본 발명의 제 9, 10 또는 11 특징들에 따른 강유전체형 비휘발성 반도체 메모리에서, 바람직하게, M 값은 2 ≤M ≤128이고 바람직하게 4 ≤M ≤32이다.

본 발명의 제 10 특징 또는 제 11 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, 바람직하게, 메모리 셀은 셀 면적 감소 측면에서 여러 가지 트랜지스터가 실리콘 반도체 기판 상에 형성되고, 절연층은 여러 가지 트랜지스터 상에 형성되고, 절연층 상에 형성된다. 경우에 따라서, 복수의 메모리 유닛은 층간 절연층을 통해 적층된다. 본 발명의 제 1 내지 6 특징 중 어느 하나에 따른 강유전체형 비휘발성 반도체 메모리에서, 이의 바람직한 실시예를 포함하여, 본 발명의 제 10 또는 11 특징에 따른 강유전체형 비휘발성 반도체 메모리, 또는 2개 이상의 메모리 유닛을 갖는 본 발명의 제 9 특징에 따른 강유전체형 비휘발성 반도체 메모리에 적용될 수 있다. 또한, 본 발명의 제 9, 10 또는 11 특징에 따른 강유전체형 비휘발성 반도체 메모리 및 본 발명의 제 7 또는 8 특징에 따른 강유전체형 비휘발성 반도체 메모리가 결합될 수 있다.

본 발명의 제 10 특징에 따른 강유전체형 비휘발성 반도체 메모리의 구성에 여러 가지 트랜지스터가 FET로 구성될 때, 구체적으로, 기록용 트랜지스터의 일 소스/드레인 영역이 비트 라인에 접속되고, 다른 소스/드레인 영역이 공통 제 1 전극에 접속되고, 검출용 트랜지스터의 일 소스/드레인 영역이 소정의 전위를 갖는 배선(불순물 층으로 구성된 전원라인)에 접속되고, 다른 소스/드레인 영역이 판독용 트랜지스터의 일 소스/드레인 영역에 접속되고, 판독용 트랜지스터의 다른 소스/드레인 영역이 비트 라인에 접속되며, 또한 공통 제 1 전극(또는 기록용 트랜지스터의 다른 소스/드레인 영역)이 검출용 트랜지스터의 게이트 전극에 접속되는 구성이 채용될 수 있다. 검출용 트랜지스터의 다른 소스/드레인 영역이 판독용 트랜지스터의 일 소스/드레인 영역에 접속되는 구성은 검출용 트랜지스터의 다른 소스/드레인 영역 및 판독용 트랜지스터의 일 소스/드레인 영역이 일 소스/드레인 영역을 점유하는 구성을 포함한다.

본 발명의 제 11 특징에 따른 강유전체형 비휘발성 반도체 메모리의 구성에 여러 가지 트랜지스터가 FET로 구성될 때, 구체적으로, 기록용 트랜지스터의 일 소스/드레인 영역이 비트 라인에 접속되고, 다른 소스/드레인 영역이 N개의 선택용 트랜지스터의 각각의 일 소스/드레인 영역에 접속되고 n번째 선택용 트랜지스터의 다른 소스/드레인 영역이 n번째 메모리 유닛을 구성하는 공통 제 1 전극에 접속되고, 검출용 트랜지스터의 일 소스/드레인 영역이 소정의 전위를 갖는 배선에 접속되고, 다른 소스/드레인 영역이 판독용 트랜지스터의 일 소스/드레인 영역에 접속되고, 판독용 트랜지스터의 다른 소스/드레인 영역이 비트 라인에 접속되며, 또한 각각의 메모리 유닛을 구성하는 공통 제 1 전극(또는 기록용 트랜지스터의 다른 소스/드레인 영역)이 검출용 트랜지스터의 게이트 전극에 접속되는 구성이 채용될 수 있다. 검출용 트랜지스터의 다른 소스/드레인 영역이 판독용 트랜지스터의 일 소스/드레인 영역에 접속되는 구성은 검출용 트랜지스터의 다른 소스/드레인 영역 및 판독용 트랜지스터의 일 소스/드레인 영역이 일 소스/드레인 영역을 점유하는 구성을 포함한다.

본 발명의 제 9 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, M개의 메모리 셀은 하나의 선택용 트랜지스터 및 신호 검출 회로에 대해 설치되기 때문에, 비트당 셀 면적이 감소될 수 있다. 본 발명의 제 10 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, M개의 메모리 셀은 하나의 기록용 트랜지스터, 하나의 검출용 트랜지스터 및 하나의 판독용 트랜지스터에 대해 설치되기 때문에, 비트당 셀 면적이 감소될 수 있다. 본 발명의 제 11 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, M x N개의 메모리 셀은 하나의 기록용 트랜지스터, 하나의 검출용 트랜지스터, 하나의 판독용 트랜지스터, 및 N개의 선택용 트랜지스터에 대해 설치되기 때문에, 비트당 셀 면적이 감소될 수 있다. 또한, 공통 제 1 전극의 전위변화는 신호 검출 회로로 검출되고, 또는 검출용 트랜지스터의 동작은 메모리 셀에 기억된 데이터에 기초하여 공통 제 1 전극에서 발생하는 전위에 의해 제어되며, 제 1 전극은 M개의 메모리 셀에 공통이므로, 일종의 추가 부하용량이 제 1 전극에 더해지는 상태가 유발된다. 결국, 데이터 판독을 위해 플레이트 라인에 전압이 인가될 때, 제 1 전극의 전위증가가 억제될 수 있고, 충분한 전위차가 제 1 전극과 제 2 전극 사이에서 야기되므로, 강유전체층에서 신뢰성 있는 분극반전이 일어난다.

제 6 목적을 달성하기 위한 본 발명의 제 1 특징에 따른 강유전체형 비휘발성 반도체 메모리의 동작 방법은 제 1 메모리 유닛 및 제 2 메모리 유닛을 포함하는 강유전체형 비휘발성 반도체 메모리의 동작 방법으로서,

제 1 메모리 유닛은,

(A-1) 제 1 비트 라인,

(B-1) N(N≥1)개의 선택용 제 1 트랜지스터,

(C-1) M(M≥2)개의 제 1 메모리 셀을 각각이 포함하는 N개의 제 1 서브-메모리 유닛,

(D-1) N개의 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀에 각각이 공통인 M개의 플레이트 라인을 포함하며,

제 2 메모리 유닛은,

(A-2) 제 2 비트 라인,

(B-2) N개의 제 2 트랜지스터 또는 선택용 트랜지스터,

(C-2) M개의 제 2 메모리 셀을 각각이 포함하는 N개의 제 2 서브-메모리 유닛,

(D-2) N개의 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀에 각각이 공통인 M개의 플레이트 라인을 포함하며, 제 1 메모리 유닛을 구성하는 상기 플레이트 라인은 상기 제 1 메모리 유닛을 구성하는 플레이트 라인에 공통이며,

제 1 메모리 유닛에서, n번째 위치 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀의 제 1 전극은 n번째 위치 제 1 서브-메모리 유닛에서 공통이고, n=1, 2, ..., N; n번째 위치 제 1 서브-메모리 유닛에서 상기 공통 제 1 전극은 n번째 위치 제 1 선택용 트랜지스터를 통해 제 1 비트 라인에 접속되고, m번째 위치 제 1 메모리 셀의 제 2 전극은 공통 m번째 위치 플레이트 라인에 접속되고, m = 1, 2, ..., M이며,

제 2 메모리 유닛에서, n번째 위치 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀의 제 1 전극은 n번째 위치 제 2 서브-메모리 유닛에서 공통이고; n번째 위치 제 2 서브-메모리 유닛에서 공통 제 1 전극은 n번째 위치 제 2 선택용 트랜지스터를 통해 제 2 비트 라인에 접속되고, 상기 m번째 위치 제 2 메모리 셀의 제 2 전극은 공통 m번째 위치 플레이트 라인에 접속되며,

상기 방법은, 메모리 셀들이 플레이트 라인을 공유하며 제 1 서브-메모리 유닛의 제 1 메모리 셀과 제 2 서브-메모리 유닛의 제 2 메모리 셀에 기억된 데이터를 판독하고, 메모리 셀들이 플레이트 라인을 공유하며, 전위 상승 및 전위하강을 각각에 한번 수행함으로써 제 1 서브-메모리 유닛의 제 1 메모리 셀과 제 2 서브-메모리 유닛의 제 2 메모리 셀에 데이터의 재기록을 수행하는 것을 포함하는 강유전체형 비휘발성 반도체 메모리 동작 방법이다.

본 발명의 제 1 특징에 따른 강유전체형 비휘발성 반도체 메모리의 동작 방법에서(이하, "본 발명의 제 1 특징에 따른 동작 방법"이라 함), 2N개의 래치 회로가 제 1 메모리 셀 및 제 2 메모리 셀에 기억된 데이터를 래치하기 위해 제 1 비트 라인과 제 2 비트 라인 간에 설치되고, n번째 위치 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀에의 재기록은 (2n-1)번째 래치 회로에 래치된 데이터에 따라 수행되며, n번째 위치 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀에의 재기록은 2n번째 래치 회로에 래치된 데이터에 따라 수행되는 구성이 채용될 수 있다. 즉, 1비트는 플레이트 라인을 공유하는 메모리 셀에서 n번째 위치 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀 및 n번째 위치 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀에 기억될 수 있고, 이에 의해서, 강유전체형 비휘발성 반도체 메모리의 보다 높은 집적도가 달성될 수 있다. 본 발명의 제 1 특징에 따라 이와 같이 구성된 동작 방법을 "본 발명의 제 1 구성에 따른 동작 방법"이라 한다.

본 발명의 제 1 구성에 따른 동작 방법은 제 1 메모리 셀에 기억된 데이터 판독시, 제 1 선택용 트랜지스터가 온-상태로 되고, 제 2 선택용 트랜지스터가 오프-상태로 되며, 기준 전위가 제 2 비트 라인에 인가되며, 제 2 메모리 셀에 기억된 데이터 판독시, 제 2 선택용 트랜지스터가 온-상태로 되고, 제 1 선택용 트랜지스터가 오프-상태로 되며, 기준 전위가 제 1 비트 라인에 인가되는 구성을 채용할 수 있다.

본 발명의 제 1 구성에 따른 동작 방법에서, 바람직하게, 플레이트 라인의 전위상승은 선택용 트랜지스터가, 플레이트 라인을 공유하는 메모리 셀에서 제 1 서브-메모리 유닛의 제 1 메모리 셀 및 제 2 서브-메모리 유닛의 제 2 메모리 셀에 기억된 데이터를 판독하고, 플레이트 라인을 공유하는 메모리 셀에서 제 1 서브-메모리 유닛의 제 1 메모리 셀 및 제 2 서브-메모리 유닛의 제 2 메모리 셀에 데이터 재기록을 위해 오프-상태에 있는 상태에서 수행되고, 이어서 선택용 트랜지스터는 온-상태로 된다. 또한, 바람직하게, 플레이트 라인을 공유하는 메모리 셀에서, 제 1 서브-메모리 유닛의 제 1 메모리 셀 및 제 2 서브-메모리 유닛의 제 2 메모리 셀에 기억된 데이터의 판독 후, 데이터는 래치 회로에 래치되고, 2진 데이터 중 하나(예를 들면, 데이터 "0")가 이들 메모리 셀에 기록되고, 이어서, 플레이트 라인의 전위 하강이 수행되며, 이어서 데이터(예를 들면, 데이터 "1")가 이들 메모리 셀에 재기록된다.

대안으로, 본 발명의 제 1 특징에 따른 동작 방법은,

N≥2이고,

제 1 메모리 셀 및 제 2 메모리 셀에 기억된 데이터를 래치하기 위해서 제 1 비트 라인과 제 2 비트 라인 사이에 N개의 래치 회로가 설치되고,

n번째 위치 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀 및 n번째 위치 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀에의 재기록이 n번째 래치 회로에 래치된 데이터에 따라 수행되는 구성이 채용될 수 있다.

즉, 상보 데이터로서 1비트는 플레이트 라인을 공유하는 메모리 셀에서, n번째 위치 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀 및 n번째 위치 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀(예를 들면, 쌍에 대해서)에 기억될 수 있다. 본 발명의 제 1 특징에 따른 상기 구성된 동작 방법을 "본 발명의 제 2 구성에 따른 동작 방법"이라 한다.

본 발명의 제 2 구성에 따른 동작 방법은 n번째 위치 제 1 서브-메모리 유닛을 구성하는 m번째 위치 제 1 메모리 셀 및 n번째 위치 제 2 서브-메모리 유닛을 구성하는 m번째 위치 제 2 메모리 셀이 쌍을 이루어 상보 데이터를 기억하는 구성을 채용할 수 있고, m=1, 2, ..., M이다.

본 발명의 제 2 구성에 따른 동작 방법에서, 바람직하게,

플레이트 라인의 전위상승은 선택용 트랜지스터가, 플레이트 라인을 공유하는 메모리 셀에서 제 1 서브-메모리 유닛의 제 1 메모리 셀 및 제 2 서브-메모리 유닛의 제 2 메모리 셀에 기억된 데이터를 판독하고, 플레이트 라인을 공유하는 메모리 셀에서 제 1 서브-메모리 유닛의 제 1 메모리 셀 및 제 2 서브-메모리 유닛의 제 2 메모리 셀에 데이터 재기록을 위해 오프-상태에 있는 상태에서 수행되고, 이어서 선택용 트랜지스터는 온-상태로 된다. 또한, 바람직하게, 플레이트 라인을 공유하는 메모리 셀에서, 제 1 서브-메모리 유닛의 제 1 메모리 셀 및 제 2 서브-메모리 유닛의 제 2 메모리 셀에 기억된 데이터의 판독 후, 데이터는 래치 회로에 래치되고, 2진 데이터 중 하나(예를 들면, 데이터 "0")가 이들 메모리 셀에 기록되고, 이어서, 플레이트 라인의 전위 하강이 수행되며, 이어서 데이터(예를 들면, 데이터 "1")가 이들 메모리 셀에 재기록된다.

제 6 목적을 달성하기 위한 본 발명의 제 12 특징에 따른 강유전체형 비휘발성 반도체 메모리는 제 1 메모리 유닛 및 제 2 메모리 유닛을 포함하고,

삭제

제 1 메모리 유닛은,

(A-1) 제 1 비트 라인,

(B-1) N(N≥1)개의 선택용 제 1 트랜지스터,

제 2 메모리 유닛은,

(A-2) 제 2 비트 라인,

(B-2) N개의 제 2 트랜지스터 또는 선택용 트랜지스터,

(D-2) N개의 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀에 각각이 공통인 M개의 플레이트 라인을 포함하며, 제 2 메모리 유닛을 구성하는 상기 플레이트 라인은 상기 제 1 메모리 유닛을 구성하는 플레이트 라인에 공통이며,

제 1 메모리 유닛에서, n번째 위치 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀의 제 1 전극은 n번째 위치 제 1 서브-메모리 유닛에서 공통이고, n=1, 2, ..., N; n번째 위치 제 1 서브-메모리 유닛에서 공통 제 1 전극은 n번째 위치 제 1 선택용 트랜지스터를 통해 제 1 비트 라인에 접속되고; m번째 위치 제 1 메모리 셀의 제 2 전극은 공통 m번째 위치 플레이트 라인에 접속되고, m = 1, 2, ..., M이며,

제 2 메모리 유닛에서, n번째 위치 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀의 제 1 전극은 n번째 위치 제 2 서브-메모리 유닛에서 공통이고; n번째 위치 제 2 서브-메모리 유닛에서 공통 제 1 전극은 n번째 위치 제 2 선택용 트랜지스터를 통해 제 2 비트 라인에 접속되고; m번째 위치 제 2 메모리 셀의 제 2 전극은 공통 m번째 위치 플레이트 라인에 접속되며,

P개의 래치 회로는 제 1 메모리 셀과 제 1 메모리 셀에 기억된 데이터를 래치하기 위해 제 1 비트 라인과 제 1 비트 라인 간에 설치된 강유전체형 비휘발성 반도체 메모리이다.

본 발명의 제 12 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, N≥1 및 P=2N이 만족되는 구성이 채용될 수 있다. 상기 구성된 강유전체형 비휘발성 반도체 메모리를 본 발명의 제 12-A 특징에 따른 강유전체형 비휘발성 반도체 메모리라 한다. 상기 구성에서, 본 발명의 제 1 구성에 따른 동작 방법이 수행될 수 있다. 본 발명의 제 12-A 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, (2n-1)번째 래치 회로는 n번째 위치 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀에 기억된 데이터를 래치하며, 2n번째 래치 회로는 n번째 위치 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀에 기억된 데이터를 래치한다.

본 발명의 제 12 특징에 따른 강유전체형 비휘발성 반도체 메모리에서 N≥2 및 P=N이 만족되는 구성이 채용될 수 있다. 상기 구성된 강유전체형 비휘발성 반도체 메모리를 본 발명의 제 12-B 특징에 따른 강유전체형 비휘발성 반도체 메모리라 한다. 상기 구성에서, 본 발명의 제 2 구성에 따른 동작 방법이 수행될 수 있다. 본 발명의 제 12-B 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, n번째 래치 회로는 n번째 위치 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀 및 n번째 위치 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀에 기억된 데이터를 래치한다.

제 6 목적을 달성하기 위한 본 발명의 제 2 특징에 따른 강유전체형 비휘발성 반도체 메모리의 동작 방법(본 발명의 제 2 특징에 따른 동작 방법이라고도 함)은,

(A) 비트 라인,

(B) N(N≥2)개의 선택용 트랜지스터,

(C) M(M≥2)개의 메모리 셀을 각각이 포함하는 N개의 메모리 유닛,

(D) M개의 플레이트 라인을 포함하며,

제 1 전극은 각각의 메모리 유닛에서 공통이며,

n번째 메모리 유닛의 공통 제 1 전극은 n번째 선택용 트랜지스터를 통해 비트 라인에 접속되고, n = 1, 2, ..., N,

n번째 메모리 유닛에서, m번째 메모리 셀의 제 2 전극은 메모리 유닛에 공통인 m번째 플레이트 라인에 접속되고, m = 1, 2, ..., M이고,

상기 방법은, N개의 메모리 유닛에서 플레이트 라인을 공유하는 메모리 셀에 기억된 데이터를 판독하고, 각각에 한번 전위상승 및 전위하강을 수행함으로서 N개의 메모리 유닛의 플레이트 라인을 공유하는 메모리 셀에 데이터의 재기록을 수행하는 것을 포함하는 강유전체형 비휘발성 반도체 메모리의 동작 방법이다.

제 6 목적을 달성하기 위한 본 발명의 제 3 특징에 따른 강유전체형 비휘발성 반도체 메모리의 동작 방법(본 발명의 제 3 특징에 따른 동작 방법이라고도 함)은,

(A) 비트 라인,

(B) N(N≥2)개의 선택용 트랜지스터,

(D) M개의 플레이트 라인을 포함하며,

제 1 전극은 각각의 메모리 유닛에서 공통이며,

상기 방법은, 먼저 플레이트 라인에 펄스를 제공하고, 이어서 N개의 선택용 트랜지스터를 연속적으로 선택함으로써 N개의 메모리 유닛에서 플레이트 라인을 공유하는 메모리 셀에 기억된 데이터를 판독하는 강유전체형 비휘발성 반도체 메모리의 동작 방법이다.

본 발명의 제 2 또는 제 3 특징에 따른 동작 방법에서, N개의 메모리 유닛은 층간 절연층을 통해 적층된다. 그리고, 이 경우는 바람직한 실시예를 포함하며 본 발명의 제 6 특징에 따른 강유전체형 비휘발성 반도체 메모리를 채용할 수 있다.

제 6 목적을 달성하기 위한 본 발명의 제 13 특징에 따른 강유전체형 비휘발성 반도체 메모리는,

(A) 비트 라인,

(B) N(N≥2)개의 선택용 트랜지스터,

(D) M개의 플레이트 라인을 포함하며,

제 1 전극은 각각의 메모리 유닛에서 공통이며,

n번째 메모리 유닛에서, 상기 m번째 메모리 셀의 제 2 전극은 메모리 유닛에 공통인 m번째 플레이트 라인에 접속되고, m = 1, 2, ..., M이고,

적어도 N개의 래치 회로는 메모리 셀에 기억된 데이터를 래치하기 위해 비트 라인에 접속된 강유전체형 비휘발성 반도체 메모리이다.

본 발명의 제 13 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, 바람직하게, N번째 래치 회로는 n번째 메모리 유닛을 구성하는 메모리 셀에 기억된 데이터를 래치하며, n = 1,2, ..., N이다. 또한, 바람직하게, N개의 메모리 유닛은 층간 절연층을 통해 적층된다.

본 발명의 제 1 내지 제 6 특징 중 어느 하나에 따른 강유전체형 비휘발성 반도체 메모리는 이의 바람직한 실시예를 포함하여, 본 발명의 제 12 또는 13 특징에 따른 강유전체형 비휘발성 반도체 메모리의 바람직한 실시예에 적용될 수 있다.

즉, 본 발명의 제 12-A 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, 고집적을 달성하기 위해서, 강유전체형 비휘발성 반도체 메모리를 구성하는 제 1 메모리 유닛 및 제 1 비트 라인의 연신방향으로 상기 강유전체형 비휘발성 반도체 메모리에 인접한 강유전체형 비휘발성 반도체 메모리를 구성하는 제 1 메모리 유닛은 층간 절연층을 통해 적층되고, 강유전체형 비휘발성 반도체 메모리를 구성하는 제 2 메모리 유닛 및 제 2 비트 라인의 연신방향으로 상기 강유전체형 비휘발성 반도체 메모리에 인접한 강유전체형 비휘발성 반도체 메모리를 구성하는 제 2 메모리 유닛은 층간 절연층을 통해 적층되는 구성이 채용될 수 있다.

보다 높은 집적도를 달성하기 위해서, 예를 들면, 본 발명의 제 12-B 특징에 따른 강유전체형 비휘발성 반도체 메모리는, 제 1 메모리 유닛을 구성하는 제 1 서브-메모리 유닛이 층간 절연층을 통해 적층되고, 제 2 메모리 유닛을 구성하는 제 2 서브-메모리 유닛이 층간 절연층을 통해 적층되는 구성이 채용될 수 있다. 또한 제 1 메모리 유닛을 구성하는 제 1 서브-메모리 유닛 및 제 2 메모리 유닛을 구성하는 제 2 서브-메모리 유닛이 층간 절연층을 통해 적층되는 또다른 구성이 채용될 수 있다.

대안으로, 본 발명의 제 7 내지 제 11 특징 중 어느 하나에 따른 강유전체형 비휘발성 반도체 메모리는 이의 바람직한 실시예를 포함하여, 본 발명의 제 12 또는 제 13 특징에 따른 강유전체형 비휘발성 반도체 메모리에 적용될 수 있다.

본 발명의 제 12 또는 제 13 특징에 따른 강유전체형 비휘발성 반도체 메모리 또는 본 발명의 제 2 또는 제 3 특징에 따른 동작 방법에서, M ≥2를 만족하는 것으로 충분하며, 예를 들면, M의 실제 값은 2의 멱지수(2, 4, 8...)을 포함한다. 본 발명의 제 12-A 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, N ≥1를 만족하는 것으로 충분하며, 예를 들면, N의 실제 값은 1 및 2의 멱지수(2, 4, 8...)을 포함한다. 본 발명의 제 12-B 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, N ≥2를 만족하는 것으로 충분하며, 예를 들면, N의 실제 값은 2의 멱지수(2, 4, 8...)을 포함한다.

본 발명의 제 12 또는 제 13 특징에 따른 강유전체형 비휘발성 반도체 메모리 또는 강유전체형 비휘발성 반도체 메모리의 동작 방법에서, 래치 회로는 공지의 래치 회로로 구성될 수 있다.

본 발명의 제 12 특징에 따른 강유전체형 비휘발성 반도체 메모리 또는 본 발명의 제 1 특징에 따른 동작 방법에서, 복수의 제 1 및 제 2 메모리 셀은 제 1 및 제 2 선택용 트랜지스터에 병렬로 접속되므로, 강유전체형 비휘발성 반도체 메모리의 보다 높은 집적도가 달성될 수 있다. 또한, 본 발명의 제 1 특징에 따른 동작 방법에서, 플레이트 라인을 공유하는 메모리 셀에서 제 1 메모리 셀 및 제 2 메모리 셀에 기억된 데이터의 판독 및 플레이트 라인을 공유하는 메모리 셀에서 제 1 메모리 셀 및 제 2 메모리 셀에 데이터의 재기록은 각각에 한번 플레이트 라인의 전위상승 및 전위하강을 수행함으로써 수행되므로, 각각의 메모리 셀이 교란을 받는 빈도수가 감소될 수 있고, 신속한 동작 및 낮은 전력소비가 달성될 수 있다. 본 발명의 제 12 또는 제 13 특징에 따른 강유전체형 비휘발성 반도체 메모리에서, 래치 회로가 설치되므로, 메모리 셀에 데이터의 재기록 또는 제 1 및 제 2 메모리 셀에의 데이터의 재기록이 신뢰성 있게 수행될 수 있다.

본 발명의 제 2 특징에 따른 동작 방법에서, N개의 메모리 유닛에서 플레이트 라인을 공유하는 메모리 셀에 기억된 데이터가 판독되고, 데이터는 각각에 한번 플레이트 라인의 전위상승 및 전위하강을 수행함으로써 N개의 메모리 유닛에서 플레이트 라인을 공유하는 메모리 셀에 재기록되므로, 각각의 메모리 셀이 교란받는 빈도수가 감소될 수 있고, 신속한 동작 및 낮은 전력소비가 달성될 수 있다. 본 발명의 제 3 특징에 따른 동작 방법에서, N개의 메모리 유닛에서 플레이트 라인을 공유하는 메모리 셀에 기억된 데이터 판독은 플레이트 라인에 펄스를 제공하고 이어서 N개의 선택용 트랜지스터를 연속적으로 선택함으로써 수행되므로, 각각의 메모리 셀이 교란받는 빈도수가 감소될 수 있고, 신속한 동작 및 낮은 전력소비가 달성될 수 있다.

본 발명의 강유전체형 비휘발성 반도체 메모리에서 강유전체층을 구성하는 물질은 비스무스층 화합물, 보다 구체적으로는, Bi 함유 페로프키트(perovskite)-유형의 강유전체 물질을 포함한다. Bi 함유 페로프키트-유형의 강유전체 물질은 소위 비-화학양론 화합물 하에 나오며, 금속요소와 음이온(O, 등)의 양 사이트에서 조성 편이의 공차를 보인다. 또한, 어느 정도 화학양론 조성으로부터 일탈되는 조성을 갖는 상기 물질이 최적의 전기적 특성을 나타내는 것은 드문 경우는 아니다. Bi 함유 페로프키트-유형의 강유전체 물질은 예를 들면,

(Bi₂O₂)²⁺(A_m-1B_mO_3m+1)^2-

의 일반식으로 나타낼 수 있고,

여기서, A는 이를테면 Bi, Pb, Ba, Sr, Ca, Na, K, Cd 등과 같은 금속으로 구성된 그룹에서 선택되는 한 금속이며, B는 Ti, Nb, Ta, W, Mo, Fe, Co 및 Cr 또는 임의의 양 비(amount ratio)로 결합된 이들 복수의 금속의 조합으로 구성된 그룹에서 선택된 한 금속이며, m은 1 이상의 정수이다.

대안으로, 강유전체층을 구성하는 물질은 바람직하게는 결정상으로서, 다음 식(1)로 표현된 결정상을 포함한다.

(Bi_X, Sr_1-X)₂(Sr_Y, Bi_1-Y)(Ta_Z, Nb_1-Z)₂O_d (1)

여기서,

0.9≤X≤1.0, 0.7≤Y≤1.0, 0≤Z≤1.0, 8.7≤d≤9.3 이다.

아니면, 강유전체층을 구성하는 물질은 바람직하게는, 주 결정상으로서, 다 음 식(2)로 나타낸 결정상을 함유한다.

Bi_XSr_YTa₂O_d (2)

여기서 X + Y = 3, 0.7≤Y≤1.3, 8.7 ≤d≤9.3 이다.

상기의 경우에, 보다 바람직하게, 강유전체층을 구성하는 물질은 바람직하게, 주 결정상으로서, 식(1) 또는 (2)로 나타내는 결정상의 적어도 85%를 함유한다. 상기 식(1)에서, (Bi_X, Sr_1-X)는 결정구조에서 Bi가 차지할 사이트를 Sr이 점하고 Bi:Sr의 양 비가 X:(1-X)임을 의미하다. 또한, (Sr_Y, Bi_1-Y)는 결정구조에서 Sr가 차지할 사이트를 Bi가 점하고 Sr:Bi의 양 비가 Y:(1-Y)임을 의미하다. 강유전체층을 구성하고, 주 결정상으로서 식(1) 또는 (2)의 결정상을 포함하는 물질은 Bi 산화물, Ta 산화물, 및 어느 정도 Bi, Ta, Nb의 복합 산화물을 함유할 수 있다.

대안으로, 강유전체층을 구성하는 물질은 식(3)으로 나타낸 결정상을 함유할 수 있다.

Bi_X(Sr, Ca, Ba)_Y(Ta_Z, Nb_1-Z)₂O_d (3)

여기서 1.7≤X≤2.5, 0.6≤Y≤1.2, 0≤Z≤1.0, 8.0≤d≤10.0 이다.

(Sr, Ca, Ba)는 Sr, Ca, Ba를 구성하는 그룹에서 선택된 한 요소를 나타낸다. 상기 식을 갖는, 강유전체층용의 상기 물질이 화학양론 조성으로 나타낼 때, 조성은 Bi₂SrTa₂O₉, Bi₂SrNb₂O₉, Bi ₂BaTa₂O₉, Bi₂SrTaNbO₉을 포함한다. 아니면, 강유전체층을 구성하기 위한 물질은 또한 Bi₄SrTi₄O₁₅, Bi₄Ti₃O₁₂, Bi₂PbTa₂O₉을 포함한다. 이들 경우, 금속원소의 양 비는 결정구조가 변하지 않는 정도로 달라 질 수 있다. 즉, 상기 물질은 금속원소 사이트 및 산소 원소 사이트에서 화학양론적 조성에서 일탈된 조성을 가질 수 있다.

또한, 강유전체층을 구성하는 물질은 PbTiO₃, 페로프키트 구조를 갖는 PbZrO₃ 및 PbTiO₃의 용액인 납 티탄산염 지르콘산염[PZT, Pb(Zr_1-y, Ti_y)O₃, 0<y<1], 및 La를 PZT에 첨가하여 마련된 금속산화물인 PLZT 및 Nb를 PZT에 첨가하여 마련된 금속 산화물인 PNZT 등의 PZT-함유 화합물을 포함한다.

강유전체층을 구성하는 상기 물질에서, 결정화 온도는 화학양론 조성으로부터 조성을 일탈시켜 변경될 수 있다.

제 6 특징에 따른 강유전체형 비휘발성 반도체 메모리 또는 본 발명의 제 1 내지 제 5 및 제 7 내지 제 13 특징 중 어느 하나에 따른 강유전체형 비휘발성 반도체 메모리의 바람직한 실시예에서, 강유전체층을 구성하는 상기 물질은 적합히 선택되며, 이에 의해서, 위에 위치한 메모리 유닛의 메모리 셀을 구성하는 강유전체층은 아래에 위치한 메모리 유닛의 메모리 셀을 구성하는 강유전체층보다 낮은 결정화 온도를 갖거나, 위에 위치한 메모리 유닛 또는 서브-메모리 유닛을 구성하는 메모리 셀의 강유전체층은 아래에 위치한 메모리 유닛 또는 서브-메모리 유닛을 구성하는 메모리 셀의 강유전체층보다 낮은 결정화 온도를 갖는 것이 달성될 수 있다. 다음 표1은 강유전체층을 구성하는 전형적인 물질의 결정화 온도를 나타내지만, 강유전체층을 구성하는 물질은 이들로 한정되지 않는다.

표1

물질	결정화 온도
Bi₂SrTa₂O₉	700-800℃
Bi₂Sr(Ta_1.5, Nb_0.5)O₉	650-750℃
Bi₄Ta₃O₁₂	600-700℃
Pb(Zr_0.48, Ti_0.52)O₃	550-650℃
PbTiO₃	500 -600℃

본 발명의 여러 가지 특징에 따른 강유전체형 비휘발성 메모리에서, 제 1 전극은 강유전체층 밑에 형성되고 제 2 전극은 강유전체층 위에 형성되는(즉, 제 1 전극은 하부 전극에 대응하고 제 2 전극은 상부 전극에 대응함) 구성이 채용될 수 있고, 또는 제 1 전극은 강유전체층 위에 형성되고 제 2 전극은 강유전체층 밑에 형성되는(즉, 제 1 전극은 상부 전극에 대응하고 제 2 전극은 하부 전극에 대응함) 구성이 채용될 수 있다. 플레이트 라인은 제 2 전극으로부터 연신하고, 또는 플레이트 라인이 제 2 전극으로부터 분리되어 형성되고 제 2 전극에 접속되는 구성이 채용될 수 있다. 후자의 경우, 플레이트 라인을 구성하는 배선물질은 예를 들면 알루미늄 및 알루미늄-함유 합금을 포함한다. 제 1 전극이 공통인 구조는 구체적으로 스트라이프 형태의 제 1 전극이 형성되고 강유전체층이 스트라이프 형태로 제 1 전극의 전체 표면 상에 형성되는 구조를 포함한다. 상기 구성에서, 제 1 전극, 강유전체층 및 제 2 전극의 중첩영역은 메모리 셀 또는 캐패시터 부재에 상응한다. 또한, 제 1 전극이 공통인 구조는 하기 구조로 한정되는 것은 아니나, 강유전체층이 제 1 전극의 소정의 영역 상에 형성되고 제 2 전극이 강유전체층 상에 형성되는 구조, 및 제 1 전극이 배선층의 소정의 표면영역 내에 형성되고, 강유전체층이 제 1 전극 상에 형성되며 제 2 전극이 강유전체층 상에 형성되는 구조를 포함한다.

강유전체층 형성에 있어서, 강유전체 박막이 형성되고, 이에 이은 단계로서 강유전체 박막이 패터닝된다. 어떤 경우엔, 강유전체층 박막의 패터닝은 필요없다. 강유전체 박막은 강유전체 박막을 구성할 물질에 적합한 방법으로서, 이를테면 MOCVD 방법, 펄스 레이저 어브레이션(abrasion) 방법, 스퍼터링 방법 또는 졸-겔 방법 등에 의해 형성될 수 있다. 또한, 강유전체 박막은 예를 들면 비등방성 이온 에칭(RIE) 방법에 의해 패터닝될 수 있다.

본 발명에서, 제 1 전극 및 제 2 전극을 구성하는 물질은 예를 들면, Ir, IrO_2-z, SrIrO₃, Ru, RuO_2-x, SrRuO₃, Pt, Pt/IrO_2-x, Pt/RuO_2-x, Pd, Pt/Ti 적층구조, Pt/Ta 적층구조, Pt/Ti/Ta 적층구조, La_0.5Sr_0.5CoO₃(LSCO), Pt/LSCO 적층구조 및 YBa₂Cu₃O₇을 포함한다. 상기 x의 값은 0 ≤X ≤2의 범위에 있다. 상기 적층구조에서, "/" 앞의 기술된 물질은 상위층을 구성하며, "/" 다음에 기술된 물질은 하위층을 구성한다. 제 1 전극 및 제 2 전극은 한 물질, 동일 종류의 물질 또는 다른 종류의 물질로 구성될 수 있다. 제 1 전극 또는 제 2 전극을 형성함에 있어, 제 1 전극 물질층 또는 제 2 전극물질층이 형성되며, 이에 이은 단계에서, 제 1 전극물질 또는 제 2 전극물질은 패터닝된다. 제 1 전극물질층 또는 제 2 전극물질층은 제 1 전극물질층 또는 제 2 전극 물질층을 구성하는 물질에 적합한 방법으로서, 이를테면 스퍼터링 방법, 반응성 스퍼터링 방법, 전자빔 증착 방법, MOCVD 방법 또는 펄스 레이저 어브레이션 방법에 의해 형성될 수 있다. 제 1 전극 물질층 또는 제 2 전극물질층은 예를 들면 이온 밀링 방법 또는 RIE 방법에 의해 패터닝될 수 있다.

본 발명에서, 층간 절연층을 구성하는 물질은 실리콘 옥사이드(SiO₂), 질화실리콘(SiN), SiON, SOG, NSG, BPSG, PSG, BSG 및 LTO를 포함한다.

선택용 트랜지스터(스위칭용 트랜지스터) 및 여러 가지 트랜지스터는 예를 들면 공지의 MIS형 FET 또는 MOS형 FET로 구성될 수 있다. 비트 라인을 구성하는 물질은 불순물이 도핑된 다결정 실리콘 및 내화 금속 물질을 포함한다. 공통 제 1 전극 및 선택용 트랜지스터는 공통 제 1 전극과 선택용 트랜지스터 사이에 형성된 절연층에 형성된 접촉홀을 통해서 또는 상기 절연층 및 절연층 상에 형성된 배선층에 형성된 배선층을 통해 전기적으로 접속될 수 있다. 절연층을 구성하는 물질은 실리콘 옥사이드(SiO2), 질화실리콘(SiN), SiON, SOG, NSG, BPSG, PSG, BSG, LTO을 포함한다.

예 1

예 1은 본 발명의 제 1 및 6 특징에 따른 강유전체형 비휘발성 반도체 메모리(이하 "비휘발성 메모리"라 함)에 관한 것이다. 도 1은 예 1에서 비휘발성 메모리의 회로도를 도시한 것이고, 도 2는 이의 개략적인 부분 단면도를 도시한 것이다. 도 1이 2개의 비휘발성 메모리(M₁, M₂)를 도시하고 있는데, 이들 비휘발성 메모리는 동일한 회로를 갖는다. 다음 설명은 비휘발성 메모리(M₁)를 논할 것이다.

상기 비휘발성 메모리(M₁)는 비트 라인(BL₁), MOS형 FET로 구성된 선택용 트랜지스터(TR₁), N개(N ≥2이고 예 1에선 N = 2)의 메모리 유닛 또는 메모리 유닛(MU₁₁, MU₁₂), 및 플레이트 라인을 포함한다. 메모리 유닛(MU₁₁, MU₁₂)은 4개의 메모리 셀 또는 메모리 셀(MC_12m(M = 1, 2, 3,4))을 또한 포함한다. 플레이트 라인 수는 M x N이며(예 1에선 8), 플레이트 라인은 PL_1m 및 PL_2m(m = 1, 2, 3, 4)으로 나타내었다. 선택용 트랜지스터(TR₁)의 게이트 전극에 접속된 워드 라인(WL₁)은 워드 라인 디코더/드라이버(WD)에 접속된다. 플레이트 라인(PL_1m, PL_2m)은 플레이트 라인 디코더/드라이버(PD)에 접속된다.

메모리 유닛(MU₁₁)을 구성하는 메모리 셀(MC_11m) 각각은 제 1 전극(21), 강유전체층(22) 및 제 2 전극(21)을 포함하며, 메모리 셀(MU₁₂)을 구성하는 메모리 셀(MC_12m)의 각각은 제 1 전극(31), 강유전체층(32) 및 제 2 전극(33)을 포함한다. 메모리 유닛(MU₁₁ 또는 MU₁₂)에서, 메모리 셀(MC_11m 또는 MC_12m)의 제 1 전극(21 또는 31) 메모리 셀(MC_11m 또는 MC_12m)에서 공통이다. 상기 공통의 제 1 전극(21 또는 31)을 편의상 공통 노드(CN₁₁ 또는 CN₁₂)라 한다. 공통 노드(CN₁₁, CN₁₂)(공통 제 1 전극(21, 31))은 선택용 트랜지스터(TR₁)를 통해 비트 라인(BL₁)에 접속된다. n번째 메모리 유닛(MU₁₁ 또는 MU₁₂)에서, 여기서 n = 1, 2,...N, m번째 메모리 셀(MC_11m 또는 MC_12m)의 제 2 전극(23 또는 33)은 제[(n-1)M +m] 플레이트 라인(PL_1m 또는 PL_2m에 접속되며, 여기서 m = 1, 2,...M이다. 구체적으로, 메모리 유닛(MU₁₁)에서 메모리 셀(MC_1m)의 제 2 전극(23)은 플레이트 라인(PL_1m)에 접속되며, 메모리 유닛(MU₁₂)에서 메모리 셀(MC_12m)의 제 2 전극(33)은 플레이트 라인(PL_2m)에 접속된다.

예 1에서, 2개의 메모리 유닛(MU₁₁, MU₁₂)은 층간 절연층(26)을 통해 적층되어 있다. 메모리 유닛(MU₁₂)은 절연막(36A)으로 덮여있다. 메모리 유닛(MU₁₁)은 절연층(16)을 통해 반도체 기판(10) 상에 형성된다. 소자 분리 영역(11)은 반도체 기판(10) 내에 형성된다. 선택용 트랜지스터(TR₁)은 게이트 전극(13), 게이트 절연막(12) 및 소스/드레인 영역(14)을 포함한다. 일 소스/드레인 영역(14)은 접촉홀(15)을 통해 비트 라인(BL₁)에 접속된다. 다른 소스/드레인 영역(14)은 절연층(16) 내에 만들어진 개구부(17) 내에 형성된 접촉홀(18)을 통해 공통 노드(CN₁₁)에 접속되고, 층간 절연층(26) 내에 만들어진 개구부(27)에 형성된 접촉홀(28)을 통해 공통 노드(CN₁₂)에 또한 접속된다.

워드 라인(WL₁)은 도 2의 지면에 수직한 방향으로 연신하고 있다. 제 2 전극(23)은 도 2의 지면에 수직한 방향으로 서로 인접한 메모리 셀에 공통이며 메모리 유닛(MU₂₁)를 구성한다. 제 2 전극(3)은 플레이트 라인(PL_1m)으로서도 작용한다. 제 2 전극(32)은 도 2의 지면에 수직한 방향으로 서로간에 인접한 메모리 셀들에 공통이고 메모리 유닛(MU₂₂)을 구성한다. 제 2 전극(33)은 또한 플레이트 라인(PL_2m)으로서도 작용한다. 메모리 셀들을 연결하는 이들 플레이트 라인은 도 2의 지면에 수직한 방향으로 연신하여, 영역(도시없음) 내 접촉홀들을 통해 접속된다. 메모리 셀(MC_11M) 및 메모리 셀(MC_12M)은 수직방향으로 정렬하여 있다. 이 구성에서, 메모리 유닛에 의해 점유된 면적이 감소될 수 있어, 집적도가 향상될 수 있다.

도 1에 도시한 비휘발성 메모리(M₂)는 전술한 바와 같이 도 2의 개략적인 부분 단면도의 지면에 수직한 방향으로 비휘발성 메모리(M₁)에 이웃하여 있다.

또한, 비트 라인(BL₁)은 감지 증폭기(SA)에 접속되어 있다. 비트 라인(BL₂)은 또한 동일한 감지 증폭기(SA)에 접속되는 한편, 비트 라인(BL₂)은 다른 감지 증폭기(SA)에 접속될 수도 있다. 또한, 비트 라인(BL₁, BL₂)은 또한 비트 라인(BL₁, BL₂)의 연신방향으로 인접한 다른 비휘발성 메모리들이 공유한다.

그리고, 1-비트 데이터가 각각의 메모리 셀(MC_11m, MC_12m)(m = 1, 2, 3, 4)에 기억된다. 실제 비휘발성 메모리에서, 8비트를 기억하는 메모리 유닛 세트 각각은 액세스 유닛으로서의 어레이 형태로 배열된다.

예 1에서 데이터를 비휘발성 메모리에 기록하는 방법의 일 예를 이하 설명한다. 일 예로서, 데이터는 메모리 셀(MC₁₁₁)에 기록된다. 도 2은 동작 파형을 도시한 것이다. 도 3에서, 괄호 내 숫자는 후술되는 단계 번호에 상응한다.

(1-1A) 대기상태에서, 비트 라인(BL₁), 워드 라인(WL₁), 및 모든 플레이트 라인(PL_1m, PL_2m)은 0볼트를 갖는다. 또한, 공통 노드(CN₁₁, CN₁₂)는 0볼트를 가지며 부동상태(floating state)에 있다.

(1-2A) 데이터 기록이 시작될 때, 선택된 플레이트 라인(PL₁₁)의 전위는 V_cc로 되고, 비선택된 플레이트 라인(PL_1k(k = 2, 3, 4) 및 PL_2k(k = 1, 2, 4, 5))의 전위는 (1/2)V_cc로 된다. 결국, 부동상태의 공통 노드(CN₁₁, CN₁₂)의 전위는 플레이트 라인(PL_1M, PL_2M)의 결합에 기인하여 대략 (1/2)V_cc에 가까이 증가한다. 데이터 "1"이 선택된 메모리 셀(MC₁₁₁)에 기록될 때, 비트 라인(BL₁)의 전위는 V_cc로 되고, 데이터 "0"이 기록될 때 비트 라인(BL₁)의 전위는 0볼트로 된다.

(1-3A) 이어서, 선택용 트랜지스터(TR₁)는 온-상태로 된다. 결국, 데이터 "1"이 선택된 메모리 셀(MC₁₁₁)에 기록될 때, 공통 노드(CN₁₁, CN₁₂)의 전위는 V_cc로 되고, 데이터 "0"이 기록될 때는 0볼트로 된다. 선택된 플레이트 라인(PL₁₁)이 V_cc의 인가 상태에 있기 때문에, 공통 노드(CN₁₁, CN₁₂)가 0볼트의 전위를 가질 때, 선택된 메모리 셀(MC₁₁₁)에 데이터 "0"이 기록된다. 반면, 공통 노드(CN₁₁, CN₁₂)가 Vcc의 전위를 가질 때는, 선택된 메모리 셀(MC111)엔 어떠한 데이터도 기록되지 않는다.

(1-4A) 이어서, 선택된 플레이트 라인(PL₁₁)의 전위는 0볼트로 된다. 공통 노드(CN₁₁, CN₁₂)가 V_cc의 전위를 가질 때, 선택된 메모리 셀(MC₁₁₁)에 데이터 "1"이 기록된다. 선택된 메모리 셀(MC₁₁₁)에 데이터 "0"이 이미 기록되어 있을 때는, 선택된 메모리 셀(MC₁₁₁)에선 어떠한 변화도 일어나지 않는다.

(1-5A) 다음에, 0볼트가 비트 라인(BL₁)에 인가된다.

(1-6A) 또한, 비선택된 플레이트 라인(PL_1k, PL_2k)은 0볼트로 되고, 선택용 트랜지스터(TR1)는 오프-상태로 된다.

데이터가 다른 메모리 셀((MC_11m)(2m = 2, 3, 4), MC_12m(m = 1, 2, 3, 4))에 기록될 때, 유사한 동작이 반복된다. 상기 기록동작에서, 비선택된 메모리 셀(MC_11K, MC_12K)에서는 (±1/2)V_cc의 교란이 일어난다. 그러나, V_cc의 값을 적합하게 설정함으로써, 비선택된 메모리 셀(MC_11K, MC_12K)의 데이터 소실이 신뢰성 있게 방지될 수 있다.

예 1에서 비휘발성 메모리로부터 데이터를 판독하고 이에 재기록하는 동작을 이하 기술한다. 예로서, 데이터는 플레이트 라인(PL₁₁)에 접속된 메모리 셀(MC₁₁₁)로부터 판독되고, 데이터가 재기록된다. 도 4는 동작 파형을 도시한 것이다.

(1-1B) 대기상태에서, 비트 라인(BL₁), 워드 라인(WL₁), 및 모든 플레이트 라인(PL_1m, PL_2m)은 0볼트를 갖는다. 또한, 공통 노드(CN₁₁, CN₁₂)는 0볼트를 가지며 부동상태에 있다.

(1-2B) 데이터가 판독될 때, 선택된 플레이트 라인(PL₁₁)에 V_cc가 인가된다. 이 경우 선택된 메모리 셀(MC₁₁₁)에 이미 데이터 "1"이 기억되어 있을 때는 강유전체층에서 분극 반전(polarization inversion)이 일어나고, 축적된 전하의 양이 증가하여 공통 노드(CN₁₁, CN₁₂)의 전위가 증가한다. 선택된 메모리 셀(MC₁₁₁)에 이미 데이터 "0"이 기억되어 있을 때는, 강유전체층에서 어떠한 분극 반전도 일어나지 않으며, 공통 노드(CN₁₁, CN₁₂)의 전위는 거의 증가하지 않는다. 즉, 비선택된 메모리 셀의 강유전체층을 통해 공통 노드(CN₁₁, CN₁₂)가 비선택된 플레이트 라인(PL_1k(k= 2, 3, 4) 및 PL_2k(k = 1, 2, 3, 4))에 결합되어 있기 때문에, 공통 노드(CN₁₁, CN₁₂)의 전위는 상대적으로 0볼트에 가까운 레벨로 유지된다. 상기 방식으로, 선택된 메모리 셀(MC₁₁₁)에 기억된 데이터에 따라 공통 노드(CN₁₁, CN₁₂)의 전위에서 변화가 일어나므로, 선택된 메모리 셀(MC111)에는 분극 반전에 충분한 전계가 제공될 수 있다.

(1-3B) 이어서, 비트 라인(BL₁)은 부동상태로 되고, 선택용 트랜지스터(TR₁)은 온-상태로 되고, 이에 의해, 공통 제 1 전극(공통 노드(CN₁₁, CN₁₂)에서 선택된 메모리 셀(MC₁₁₁)에 기억된 데이터에 기초하여 야기된 전위에 의해 비트 라인(BL₁)은 전위를 갖게 된다.

(1-4B) 이어서, 선택용 트랜지스터(TR₁)는 오프-상태로 된다. 그리고, 비트 라인(BL₁)의 전위는 감지 증폭기(SA)에 의해 래치되고, 감지 증폭기(SA)는 데이터를 증폭하도록 활성화되고, 데이터 판독 동작이 완료된다.

선택된 메모리 셀에 기억된 데이터가 상기 동작에 의해 소실되는 것이기 때문에, 데이터가 재기록된다.

(1-5B) 이 목적을 위해서, 비트 라인(BL₁)은 감지 증폭기(SA)에 의해 충전 및 방전되고 V_cc 또는 0볼트가 비트 라인(BL₁)에 인가된다.

(1-6B) 이어서, 비선택된 플레이트 라인(PL_1k(k = 2, 3, 4) 및 PL_2k(k = 1, 2, 3, 4)의 전위는 (1/2)V_cc로 된다.

(1-7B) 이어서, 선택용 트랜지스터(TR₁)는 온-상태로 되고, 이에 의해서 공통 노드(CN₁₁, CN₁₂)는 비트 라인(BL₁)의 전위와 동일한 전위를 갖게 된다. 즉, 선택된 메모리 셀(MC₁₁₁)에 기억된 데이터가 "1"일 때, 공통 노드(CN₁₁, CN₁₂)은 V_cc 전위를 갖게 되고, 선택된 메모리 셀(MC₁₁₁)에 기억된 데이터가 "0"일 때, 공통 노드(CN₁₁, CN₁₂)는 0볼트의 전위를 갖게 된다. 선택된 플레이트 라인(PL₁₁)은 V_cc 전위를 유지하므로, 공통 노드(CN₁₁, CN₁₂)가 0볼트의 전위를 가질 때, 데이터 "0"이 선택된 메모리 셀(MC₁₁₁)에 기록된다.

(1-8B) 이어서, 선택된 플레이트 라인(PL₁₁)의 전위는 0볼트로 되고, 이에 의해, 공통 노드(CN₁₁, CN₁₂)가 V_cc의 전위를 갖기 때문에, 선택된 메모리 셀(MC₁₁₁)에 기억된 데이터가 "1"일 때 데이터 "1"이 재기록된다. 선택된 메모리 셀(MC₁₁₁)에 이미 데이터 "0"이 재기록되어 있을 때는, 선택된 메모리 셀(MC₁₁₁)에선 어떠한 변화도 일어나지 않는다.

(1-9B) 이어서, 비트 라인(BL₁)은 0볼트로 된다.

(1-10B) 마지막으로, 비선택된 플레이트 라인(PL_1k, PL_2k)는 0볼트로 되고, 선택용 트랜지스터(TR1)은 오프-상태로 된다.

데이터가 다른 메모리 셀(MC_11m(m = 2, 3, 4) 및 MC_12m(m = 1, 2, 3, 4,))로부터 판독 및 이에 재기록될 때, 상기 과정이 반복된다.

예 1에서 비휘발성 메모리에서, 메모리 유닛(MU₁₁)을 구성하는 메모리 셀(MC_11m) 내 강유전체층(22)과, 메모리 유닛(MU₁₂)을 구성하는 메모리 셀(MC_12m) 내 강유전체층(32)은 동일한 물질로 구성될 수 있다. 그러나, 본 발명의 제 6 특징에 따른 비휘발성 메모리처럼, 위에 위치한 메모리 셀을 구성하는 강유전체층(32)가 밑에 위치한 메모리 셀을 구성하는 강유전체층(22)보다 낮은 결정화 온도를 갖는 구성을 채용하는 것이 바람직하다. 구체적으로, 강유전체층(22, 32)은 다음 표2에 나타낸 물질들로 구성될 수 있다.

표2

	물질	결정화 온도
강유전체층(32)	Bi₂Sr(Ta_1.5Nb_0.5)O₉	700℃
강유전체층(22)	Bi₂SrTa₂O₉	750℃

상기 구성된 비휘발성 메모리의 제조공정을 이하 설명한다. 다른 예 및 이의 변형에서 비휘발성 메모리는 실질적으로 동일한 공정으로 제조될 수 있다.

[단계-100]

먼저, 비휘발성 메모리에서 선택용 트랜지스터로서 작용하는 MOS 트랜지스터가 반도체 기판(10)에 형성된다. 이 목적을 위해서, 예를 들면 LOCOS 구조를 갖는 소자 분리 영역(11)이 공지의 방법으로 형성된다. 소자 분리 영역은 트렌치 구조를 가질 수도 있고 또는 LOCOS 구조와 트렌치 구조의 조합으로 형성될 수도 있다. 이어서, 반도체 표면(10)의 표면이 예를 들면 열에 의한 산화(pyrogenic oxidation) 방법에 의해 산화되어 게이트 절연막(12)을 형성한다. 이어서, 불순물이 도핑된 다결정 실리콘층이 CVD 방법에 의해 전체 표면 상에 형성되고, 이어서 다결정 실리콘층을 패터닝하여 게이트 전극(13)을 형성한다. 게이트 전극(13)은 또한 워드 라인으로서 작용한다. 게이트 전극(13)은 다결정 실리콘층 대신 폴리사이드 또는 금속 실리사이드로 구성될 수 있다. 이어서, 반도체 기판(10)은 이온 주입되어 LDD 구조를 형성한다. 다음에, SiO₂층을 CVD 방법으로 전체 표면 상에 형성하고 이어서 에치 백하여 게이트 측벽(도시없음)을 게이트 전극(13)의 양측에 형성한다. 이어서, 반도체 기판(10)에 이온을 주입하고, 주입된 불순물을 어닐링하여 활성화시켜, 소스/드레인 영역(14)을 형성한다.

[단계-110]

이어서, SiO₂로 만들어진 하측 절연층을 CVD 방법으로 형성하고, RIE 방법으로 개구부를 한 소스/드레인 영역(14) 위의 하측 절연층 내에 형성한다. 이어서, 불순물로 도핑된 다결정 실리콘층을 하측 절연층 위와 개구부의 내측에 CVD 방법으로 형성하고, 이에 의해서 접촉홀(15)이 형성된다. 이어서, 하측 절연층 상의 다결정 실리콘층을 패터닝하여 비트 라인(BL)을 형성한다. 이어서, BPSG로 만들어지는 상측 절연층을 CVD 방법으로 전체 표면 상에 형성한다. BPSG로 만들어지는 상측 절연층의 형성 후에, 바람직하게는, 상측 절연층을 질소 분위기에서, 예를 들면, 20분동안 900℃에서 리플로우시킨다. 또한, 바람직하게, 상측 절연층의 상면을 화학/기계 연마방법(CMP 방법)으로 화학 및 기계적으로 연마하여 필요한 대로 상측 절연층을 평탄화한다. 하측 절연층 및 상측 절연층 모두를 절연층(16)이라 하도록 하겠다.

[단계-120]

이어서, 다른 소스/드레인 영역(14) 위에 RIE 방법으로 절연층(16) 내에 개구부(17)를 만들고 이이서 개구부(17)를 불순물로 도핑된 다결정 실리콘으로 채워, 접촉홀(접촉 플러그)(18)을 완성한다. 비트 라인(BL)은 접촉홀(18)과 접촉함이 없이 도면에서 좌우측으로 하측 절연층 위로 연신한다.

접촉홀(18)은 또한 절연층 내에 형성된 개구부(17)를 이를테면 텅스텐, Ti, Pt, Pd, Cu, TiW, TiNW, WSi₂, 또는 MoSi₂와 같은 내화금속 또는 금속 실리사이드의 금속 배선물질로 채움으로써 형성될 수도 있다. 접촉홀(18)의 상면은 절연층(16)의 거의 표면 레벨에 있을 수 있고, 또는 접촉홀(18)의 최상부는 절연층(16)의 표면 위에서 연신하여 있을 수 있다. 다음의 표3은 접촉홀(18)을 형성하기 위해서 개구부(17)를 텅스텐으로 채우는 조건을 보인 것이다. 개구부(17)를 텅스텐으로 채우기 전에, 바람직하게는 Ti 층과 TiN 층을 절연층(17) 위와 개구부(17) 내측에, 예를 들면, 마그네트론 스퍼터링 방법으로 연속하여 형성한다. Ti층 및 TiN층은 오믹 접촉저항을 이루기 위해 형성되어, 블랭킷 텅스텐 CVD 방법에서 반도체 기판(10)의 손상을 방지하고 텅스텐의 부착을 향상시킨다.

표3

Ti층의 스퍼터링 조건(두께:20nm)

프로세스 가스	Ar = 35 sccm
압력	0.52 Pa
RF 파워	2 kW
기판 가열	없음

TiN층의 스퍼터링 조건(두께:100nm)

프로세스 가스	N₂/Ar = 100/35 sccm
압력	1.0 Pa
RF 파워	6 kW
기판 가열	없음

CVD에 의한 텅스텐 형성 조건

가스	Wr₆/H₂/Ar = 40/400/2250 sccm
압력	10.7 x 10³ Pa
형성 온도	450℃

텅스텐 층과 TIN 층과 Ti 층 에칭 조건

제 1 단계 에칭: 텅스텐 층의 에칭

가스	SF₆/Ar/He = 110/90/5 sccm
압력	46 Pa
RF 파워	275 W

제 2 단계 에칭: TiN층/Ti층의 에칭

가스	Ar/Cl₂ = 75/5 sccm
압력	6.5 Pa
RF 파워	250 W

[단계-130]

이어서, 바람직하게, 산화티탄으로 만들어진 부착층(도시없음)을 절연층(16) 상에 형성한다. 이어서, 제 1 전극(하부 전극)(21)을 구성하기 위해 Ir로 만들어지는 제 1 전극물질을 부착층 상에, 예를 들면 스퍼터링 방법으로 형성하고, 제 1 전극 물질층과 부착층을 포토리소그래피 및 건식 에칭 방법으로 패터닝하고, 이에 의해 제 1 전극(21)이 형성될 수 있다. 다음 단계에서, 바람직하게, 제 1 전극 물질층 형성 전에 부착층을 층간 절연층 상에 형성한다.

[단계-140]

이어서, Bi 함유 층으로 된 강유전체층 박막, 즉 페로프키트-유형의 강유전체 물질(구체적으로는, 예를 들면 750℃의 결정화 온도를 갖는 Bi₂SrTa₂O₉)을 예를 들면 MOCVD 방법으로 전체 표면 상에 형성하고, 이어서 250℃의 공기 중에서 건조시킨 후 1시간 동안 750℃의 산소 분위기에서 열처리하여 결정화를 촉진시킨다.

[단계-150]

이이서, IrO_2-x 층과 Pt 층을 스퍼터링 방법으로 전체 표면 상에 연속적으로 형성하고, Pt층, IrO_2-x층 및 Bi₂SrTa₂O₉층을 포토리소그래피 및 건식 에칭 방법으로 연속적으로 패터닝하여 제 2 전극(23)과 강유전체층(22)을 형성한다. 에칭이 강유전체층(22)을 손상시킬 때는, 손상으로부터 복구에 필요한 온도로 열처리를 실행하는 것으로 충분하다.

[단계-160]

상기 단계에 이어서,

. 층간 절연층(26)의 형성 및 평탄화,

. 개구부(27)의 형성 및 접촉홀(28)의 형성,

. 제 1 전극(31), 700℃의 결정화 온도를 갖는 Bi₂Sr(Ta_1.5Nb_0.5)O₉로 된 강유전체(32)의 형성, 및 제 2 전극(33)의 형성, 및

. 절연막(36A)의 형성이 이어진다.

결정화 촉진을 위해서, Bi₂Sr(Ta_1.5Nb_0.5)O₉로 된 강유전체(32)를 1시간 동안 700℃에서 산소 분위기에서 열처리할 수 있다.

각각의 제 2 전극은 반드시 플레이트 라인으로서 작용할 필요는 없다. 이러한 경우, 절연막(36A)의 완성 후에, 제 2 전극(23) 및 제 2 전극(33)을 접촉홀(비아 홀)을 통해 접속하고, 접촉홀에 접속되는 플레이트 라인을 또한 절연막(36A) 상에 형성한다.

다음 표4는 예를 들면 Bi₂Sr(Ta_1.5Nb_0.5)O₉로 된 강유전체 박막을 형성하는 조건을 보인 것이다. 표4에서, "thd"는 테트라메칠헵타딘을 나타낸다. 또한, 표4에 보인 소스 물질은 주 성분으로서 테트라히드로푸란(THF)을 함유하는 용매에 용액 형태로 있다.

표4

MOCVD 방법에 의한 형성

소스 물질	Sr(thd)₂-tetraglyme Bi(C₆H₅)₃ Ta(O-iC₃H₇)₄(thd)
형성온도	400 - 700℃
프로세스 가스	Ar/O₂ = 1000/1000 cm³
형성속도	5 - 20 nm/분

대안으로, Bi₂SrTa₂O₉로 된 강유전체 박막을 펄스 레이저 어브레이션 방법, 졸-겔 방법 또는 RF 스퍼터링 방법으로 전체 표면 상에 형성할 수도 있다. 이들 경우에 형성조건을 아래에 나타내었다. 두꺼운 강유전체 박막이 졸-겔 방법으로 형성될 때는, 스핀 코팅 및 건조, 또는 스핀 코팅 및 소성(또는 어닐링)이 필요시 반복된다.

표5

펄스 레이저 어브레이션 방법에 의한 형성

타겟	Bi₂SrTa₂O₉
사용 레이저	KrF 엑시머 레이저(파장 248nm, 펄스폭 25n초, 5 Hz)
형성온도	400-800℃
산소농도	3 Pa

표6

졸-겔 방법에 의한 형성

물질	Bi(Ch₃(Ch₂)₃CH(C₂H₅)COO)₃ [비스무스-디에칠헥사노익산, Bi(OOc)₃] Sr(CH₃)(CH₂)₃CH(C₂H₅)COO)₂ 스트론튬-디에칠헥사노익산, Sr(OOc)₂] Ta(OEt)₅(탄탈 에톡사이드)
스핀 코팅 조건	300 rpm x 20초
건조	250℃ x 7분
소성	700-800℃ x 1시간(필요시 추가로 RTA 처리)

표7

RF 스퍼터링 방법에 의한 형성

타겟	Bi₂SrTa₂O₉ 세라믹 타겟
RF 파워	1.2W-2.0W/타겟 1cm²
주변 압력	0.2 - 1.3 Pa
형성온도	실온 - 600℃
프로세스 가스	Ar/O₂ 유속 = 2/1 - 9/1

다음 표8은 강유전체층이 PZT 또는 PLZT로 구성될 때 마그네트론 스퍼터링 방법으로 PZT 또는 PLZT의 형성 조건을 나타낸 것이다. 대안으로, PZT 또는 PLZT는 반응성 스퍼터링 방법, 전자 빔 증착방법, 졸-겔 방법 또는 MOCVD 방법으로 형성될 수도 있다.

표8

타겟	PZT 또는 PLZT
프로세스 가스	Ar/O₂ = 90 vol%/10 vol%
압력	4 Pa
파워	50 W
형성온도	500℃

또한, PZT 또는 PLZT는 펄스 레이저 어브레이션 방법으로 형성될 수도 있다. 다음 표9는 이의 형성조건을 나타낸 것이다.

표9

타겟	PZT 또는 PLZT
사용 레이저	KrF 엑시머 레이저(파장 248nm, 펄스폭 25n초, 3 Hz)
출력 에너지	400 mJ(1.1 J/cm²)
형성온도	550 - 600℃
산소농도	40 - 120 Pa

예 2

예 2는 본 발명의 제 2 특징에 따1 른 비휘발성 메모리에 관한 것이다. 도 5는 예 2에서 비휘발성 메모리의 회로도를 도시한 것이고, 도 6은 이의 개략적인 부분 단면도를 도시한 것이다. 도 5가 2개의 비휘발성 메모리(M₁, M₂)를 도시하고 있는데, 이들 비휘발성 메모리는 동일한 회로를 갖는다. 다음 설명은 비휘발성 메모리(M₁)를 논할 것이다.

비휘발성 메모리(M₁)는 비트 라인(BL₁), MOS형 FET로 구성된 N개(N ≥2이고 예 2에선 N = 2)의 선택용 트랜지스터(TR₁₁, TR₁₂), N개(예 2에선 N = 2)의 메모리 유닛(MU₁₁, MU₁₂), 및 플레이트 라인을 포함한다. 제 1 메모리 유닛(MU₁₁)은 M개(M ≥2이고 예 2에선 M = 4)의 메모리 셀(MC_11m(m = 1, 2, 3,4))을 포함한다. 제 2 메모리 유닛(MU₁₂)은 M개(M = 4)의 메모리 셀(MC_12m(m = 1, 2, 3,4))을 포함한다. 플레이트 라인 수는 M이며(예 2에선 4), 플레이트 라인은 PL_1m(m = 1, 2, 3, 4)으로 나타내었다. 선택용 트랜지스터(TR₁₁)의 게이트 전극에 접속된 워드 라인(WL₁₁) 및 선택용 트랜지스터(TR₁₂)의 게이트 전극에 접속된 워드 라인(WL₁₂)은 워드 라인 디코더/드라이버(WD)에 접속된다. 각각의 플레이트 라인(PL_1m)은 플레이트 라인 디코더/드라이버(PD)에 접속된다.

제 1 메모리 유닛(MU₁₁)을 구성하는 메모리 셀(MC_11m) 각각은 제 1 전극(21), 강유전체층(22) 및 제 2 전극(23)을 포함하며, 제 2 메모리 유닛(MU₁₂)을 구성하는 메모리 셀(MC_12m) 각각은 제 1 전극(31), 강유전체층(32) 및 제 2 전극(33)을 포함한다. 메모리 셀의 제 1 전극(21 또는 31)은 메모리 유닛(MU₁₁ 또는 MU₁₂)에서 공통이다. 상기 공통의 제 1 전극(21 또는 31)을 편의상 공통 노드(CN₁₁ 또는 CN₁₂)라 한다. 제 1 메모리 유닛(MU₁₁) 내의 공통 제 1 전극(21)(제 1 공통 노드(CN₁₁))은 선택용 트랜지스터(TR₁₁)를 통해 비트 라인(BL₁)에 접속된다. 또한, 제 2 메모리 유닛(MU₁₂) 내의 공통 제 1 전극(31)(제 2 공통 노드(CN₁₂))은 선택용 트랜지스터(TR₁₂)를 통해 비트 라인(BL₁)에 접속된다. n번째 메모리 유닛(MU_1n)(n = 1, 2,...N)에서, m번째 메모리 셀(MC_1nm)(m = 1, 2,...M)의 제 2 전극은 메모리 유닛(MU₁₁, MU₁₂)에서 공통으로 있는 m번째 플레이트 라인(PL_m)에 접속된다. 구체적으로, 제 1 메모리 유닛(MU₁₁)에서, 메모리 셀(MC_11m)의 제 2 전극(23)은 플레이트 라인(PL_m)에 접속된다. 제 2 메모리 유닛(MU₁₂)에서, 메모리 셀(MC_12m)의 제 2 전극(33)은 플레이트 라인(PL_2m)에 접속된다.

예 2의 비휘발성 메모리에 있어서는, 제 1 메모리 유닛(MU₁₁)을 구성하는 제 1 메모리 셀(MC_11m)의 강유전체층(22) 및 제 1 메모리 유닛(MU₁₂) 내 메모리 셀(MC_12m)에서의 강유전체층(32)은 동일한 물질로 구성될 수 있다. 그러나, 본 발명의 제 6 특징에 따른 비휘발성 메모리처럼, 위에 위치한 메모리 셀을 구성하는 강유전체층(32)이 밑에 위치한 메모리 셀을 구성하는 강유전체층(22)보다 낮은 결정화 온도를 갖는 구성을 채용하는 것이 바람직하다. 구체적으로, 강유전체층(22, 32)은 표2에 나타낸 물질들로 구성될 수 있다.

예 2에서, 메모리 유닛(MU₁₁, MU₁₂)은 층간 절연층(26)을 통해 적층되어 있다. 메모리 유닛(MU₁₂)은 절연막(36A)으로 덮여있다. 메모리 유닛(MU₁₁)은 절연층(16)을 통해 반도체 기판(10) 상에 형성된다. 소자 분리 영역(11)은 반도체 기판(10) 내에 형성된다. 또한, 선택용 트랜지스터(TR₁₁, TR₁₂) 각각은 게이트 전극(13), 게이트 절연막(12) 및 소스/드레인 영역(14)을 포함한다. 제 1 선택용 트랜지스터(TR₁₁) 및 제 2 선택용 트랜지스터(TR₁₂) 각각의 일 소스/드레인 영역(14)은 접촉홀(15)을 통해 비트 라인(BL₁)에 접속된다. 제 1 선택용 트랜지스터(TR₁₁)의 다른 소스/드레인 영역(14)은 절연층(16) 내에 만들어진 개구부(17) 내에 형성된 접촉홀(18)을 통해 제 1 공통 노드(CN₁₁)에 접속된다. 제 2 선택용 트랜지스터(TR₁₂)의 다른 소스/드레인 영역(14)은 또다른 접촉홀(18), 절연층(16) 상에 형성된 접속부(25) 및 층간 절연층(26) 내에 만들어진 개구부(27)에 형성된 접촉홀(28)을 통해 제 2 공통 노드(CN₁₂)에 접속된다.

상기 워드 라인(WL₁)은 도 6의 지면에 수직한 방향으로 연신하고 있다. 제 2 전극(23)은 도 6의 지면에 수직한 방향으로 서로 인접한 메모리 셀에 공통이며 메모리 유닛(MU₂₁)를 구성하며 플레이트 라인(PL_m)으로서도 작용한다. 또한, 제 2 전극(32)은 도 6의 지면에 수직한 방향으로 서로간에 인접한 메모리 셀들에 공통이고 메모리 유닛(MU₂₂)을 구성하며 플레이트 라인(PL_m)으로서도 작용한다. 메모리 셀들을 연결하는 이들 플레이트 라인은 도 6의 지면에 수직한 방향으로 연신하여, 영역(도시없음) 내 접촉홀들을 통해 접속된다. 메모리 셀(MC_11M) 및 메모리 셀(MC_12M)은 수직방향으로 정렬하여 있다. 이러한 구성은, 메모리 유닛에 의해 점유된 면적을 감소시키도록 작용할 수 있어, 집적도가 향상될 수 있다.

도 5에 도시한 비휘발성 메모리(M₂)는 전술한 바와 같이 도 6의 개략적인 부분 단면도의 지면에 수직한 방향으로 비휘발성 메모리(M₁)에 이웃하여 있다.

또한, 비트 라인(BL₁)은 감지 증폭기(SA)에 접속되어 있다. 비트 라인(BL₂)은 또한 동일한 감지 증폭기(SA)에 접속되는 한편, 비트 라인(BL₂)은 다른 감지 증폭기(SA)에 접속될 수도 있다. 또한, 비트 라인(BL₁, BL₂)은 비트 라인(BL₁, BL₂)의 연신방향으로 인접한 다른 비휘발성 메모리들이 공유한다.

그리고, 데이터로서 1-비트가 각각의 메모리 셀(MC_11m, MC_12m)(m = 1, 2, 3, 4)에 기억된다. 실제 비휘발성 메모리에서, 8비트를 기억하는 메모리 유닛 세트 각각은 액세스 유닛으로서의 어레이 형태로 배열된다.

예 2에서 데이터를 비휘발성 메모리에 기록하는 방법의 일 예를 이하 설명한다. 일 예로서, 데이터는 메모리 셀(MC₁₁₁)에 기록된다. 도 7은 동작 파형을 도시한 것이다. 도 7에서, 괄호 내 숫자는 후술되는 단계 번호에 상응한다.

(2-1A) 대기상태에서, 비트 라인(BL₁), 워드 라인(WL₁, WL₂) 및 모든 플레이트 라인(PL_m)은 0볼트를 갖는다. 또한, 공통 노드(CN₁₁, CN₁₂)는 0볼트를 가지며 부동상태에 있다.

(2-2A) 데이터 기록이 시작될 때, 선택된 플레이트 라인(PL₁₁)의 전위는 V_cc로 되고, 비선택된 플레이트 라인(PL_k(k = 2, 3, 4))의 전위는 (1/2)V_cc로 된다. 결국, 부동상태의 공통 노드(CN₁₁, CN₁₂)의 전위는 플레이트 라인(PL_M)의 결합에 기인하여 대략 (1/2)V_cc에 가까이 증가한다. 데이터 "1"이 선택된 메모리 셀(MC₁₁₁)에 기록될 때, 비트 라인(BL₁)의 전위는 V_cc로 되고, 데이터 "0"이 기록될 때 비트 라인(BL₁)의 전위는 0볼트로 된다.

(2-3A) 이어서, 제 1 선택용 트랜지스터(TR₁₁)은 온-상태로 된다. 결국, 데이터 "1"이 선택된 메모리 셀(MC₁₁₁)에 기록될 때, 제 1 공통 노드(CN₁₁)의 전위는 V_cc로 되고, 데이터 "0"이 기록될 때는 0볼트로 된다. 선택된 플레이트 라인(PL₁)이 이에 V_cc의 인가 상태에 있기 때문에, 제 1 공통 노드(CN₁₁)가 0볼트의 전위를 가질 때, 선택된 메모리 셀(MC₁₁₁)에 데이터 "0"이 기록된다. 반면, 공통 노드(CN₁₁)가 V_cc의 전위를 가질 때는, 선택된 메모리 셀(MC111)엔 어떠한 데이터도 기록되지 않는다. 부동상태의 제 2 공통 노드(CN₁₂)의 전위는 약 (1/2)V_cc로 유지되고 있기 때문에, 비선택된 메모리 셀(MC₁₂₁)에선 어떠한 교란도 일어나지 않는다.

(2-4A) 이어서, 선택된 플레이트 라인(PL₁)의 전위는 0볼트로 된다. 제 1 공통 노드(CN₁₁)이 V_cc의 전위를 가질 때, 선택된 메모리 셀(MC₁₁₁)에 데이터 "1"이 기록된다. 선택된 메모리 셀(MC₁₁₁)에 데이터 "0"이 이미 기록되어 있을 때는, 선택된 메모리 셀(MC₁₁₁)에선 어떠한 변화도 일어나지 않는다.

(2-5A) 다음에, 0볼트가 비트 라인(BL₁)에 인가된다.

(2-6A) 또한, 비선택된 플레이트 라인(PL_k)은 0볼트로 되고, 제 1 선택용 트랜지스터(TR₁₁)은 오프-상태로 된다.

데이터가 다른 메모리 셀((MC_11m(m = 2, 3, 4), MC_12m(m = 1, 2, 3, 4))에 기록될 때, 유사한 동작이 반복된다. 상기 기록동작에서, 비선택된 메모리 셀(MC_11K, MC_12K)에서는 (±1/2)V_cc의 교란이 일어나는데, V_cc의 값을 적합하게 설정함으로써, 비선택된 메모리 셀(MC_11K, MC_12K)의 데이터 소실이 신뢰성 있게 방지될 수 있다.

예 2에서 비휘발성 메모리로부터 데이터를 판독하고 이에 재기록하는 동작을 이하 기술한다. 예로서, 데이터는 플레이트 라인(PL₁)에 접속된 메모리 셀(MC₁₁₁)로부터 판독되고, 데이터가 재기록된다. 도 8은 파형을 도시한 것이다.

(2-1B) 대기상태에서, 비트 라인(BL₁), 워드 라인(WL₁, WL₂) 및 모든 플레이트 라인(PL_m)은 0볼트를 갖는다. 또한, 공통 노드(CN₁₁, CN₁₂)는 0볼트를 가지며 부동상태에 있다.

(2-2B) 데이터가 판독될 때, 선택된 플레이트 라인(PL₁)에 V_cc가 인가된다. 이 경우 선택된 메모리 셀(MC₁₁₁)에 이미 데이터 "1"이 기억되어 있을 때는 강유전체층에서 분극 반전이 일어나고, 축적된 전하의 양이 증가하여 제 1 공통 노드(CN₁₁)의 전위가 증가한다. 선택된 메모리 셀(MC₁₁₁)에 이미 데이터 "0"이 기억되어 있을 때는, 강유전체층에서 어떠한 분극 반전도 일어나지 않으며, 제 1 공통 노드(CN₁₁)의 전위는 거의 증가하지 않는다. 즉, 비선택된 메모리 셀의 강유전체층을 통해 제 1 공통 노드(CN₁₁)가 비선택된 플레이트 라인(PL_k)에 결합되어 있기 때문에, 제 1 공통 노드(CN₁₁)의 전위는 상대적으로 0볼트에 가까운 레벨로 유지된다. 상기 방식으로, 선택된 메모리 셀(MC₁₁₁)에 기억된 데이터에 따라 제 1 공통 노드(CN₁₁)의 전위에서 변화가 일어나므로, 선택된 메모리 셀(MC111)의 강유전체층에는 분극 반전에 충분한 전계가 제공될 수 있다.

(2-3B) 이어서, 비트 라인(BL₁)은 부동상태로 되고, 제 1 선택용 트랜지스터(TR₁₁)은 온-상태로 되고, 이에 의해, 공통 제 1 전극(제 1 공통 노드(CN₁₁))에서 선택된 메모리 셀(MC₁₁₁)에 기억된 데이터에 기초하여 야기된 전위에 의해 비트 라인(BL₁)은 전위를 갖게 된다.

(2-4B) 이어서, 제 1 선택용 트랜지스터(TR₁₁)는 오프-상태로 된다. 그리고, 비트 라인(BL₁)의 전위는 감지 증폭기(SA)에 의해 래치되고, 감지 증폭기(SA)는 데이터를 증폭하도록 활성화되고, 데이터 판독 동작이 완료된다.

선택된 메모리 셀에 기억된 데이터가 상기 동작에 의해 한번 소실되기 때문에, 데이터가 재기록된다.

(2-5B) 이 목적을 위해서, 먼저, 비트 라인(BL₁)은 감지 증폭기(SA)에 의해 충전 및 방전되고 V_cc 또는 0볼트가 비트 라인(BL₁)에 인가된다.

(2-6B) 이어서, 비선택된 플레이트 라인(PL_k(k = 2, 3, 4))의 전위는 (1/2)V_cc로 된다.

(2-7B) 이어서, 제 1 선택용 트랜지스터(TR₁₁)은 온-상태로 되고, 이에 의해서 제 1 공통 노드(CN₁₁)는 비트 라인(BL₁)의 전위와 동일한 전위를 갖게 된다. 즉, 선택된 메모리 셀(MC₁₁₁)에 기억된 데이터가 "1"일 때, 제 1 공통 노드(CN₁₁)는 V_cc 전위를 갖게 되고, 선택된 메모리 셀(MC₁₁₁)에 기억된 데이터가 "0"일 때, 제 1 공통 노드(CN₁₁)는 0볼트의 전위를 갖게 된다. 선택된 플레이트 라인(PL₁)은 V_cc 전위를 유지하므로, 제 1 공통 노드(CN₁₁)가 0볼트의 전위를 가질 때, 데이터 "0"이 선택된 메모리 셀(MC₁₁₁)에 기록된다.

(2-8B) 이어서, 선택된 플레이트 라인(PL₁)의 전위는 0볼트로 되고, 이에 의해, 제 1 공통 노드(CN₁₁)가 V_cc의 전위를 갖기 때문에, 선택된 메모리 셀(MC₁₁₁)에 기억된 데이터가 "1"일 때 데이터 "1"이 재기록된다. 선택된 메모리 셀(MC₁₁₁)에 이미 데이터 "0"이 재기록되어 있을 때는, 선택된 메모리 셀(MC₁₁₁)에선 어떠한 변화도 일어나지 않는다.

(2-9B) 이어서, 비트 라인(BL₁)은 0볼트로 된다.

(2-10B) 마지막으로, 비선택된 플레이트 라인(PL_k)은 0볼트로 되고, 제 1 선택용 트랜지스터(TR₁₁)은 오프-상태로 된다.

예 2의 비휘발성 메모리에서, 워드 라인(WL₁₁) 또는 워드 라인(WL₁₂)이 선택될 때, 메모리 유닛(MU₁₁) 또는 메모리 유닛(MU₁₂)이 액세스되고, 기억되어 있는 데이터에 상응하는 전위가 비트 라인(BL₁)에만 나타난다. 이 단계에서, 동일한 감지 증폭기(SA)에 접속된 비트 라인(BL₂)에는, 데이터 "1"을 판독하기 이한 전위와 데이터 "0"을 판독하기 위한 전위 사이의 중간 레벨의 기준 전위가 제공될 수 있다. 워드 라인(WL₂₁) 또는 워드 라인(WL₂₂)이 선택될 때, 메모리 유닛(MU₂₁) 또는 메모리 유닛(MU₂₂)이 액세스되고, 기억되어 있는 데이터에 상응하는 전위가 비트 라인(BL₂)에만 나타난다. 이 단계에서, 동일한 감지 증폭기(SA)에 접속된 비트 라인(BL₁)에는, 데이터 "1"을 판독하기 위한 전위와 데이터 "0"을 판독하기 위한 전위 사이의 중간 레벨의 기준 전위가 제공될 수 있다.

예 2의 비휘발성 메모리에서, 신호량(전위차)은 후술하는 예 5에 비해 약 반으로 되며, 기준 전위의 변동에 기인하여 동작 마진이 감소한다. 그러나, 비휘발성 메모리의 집적도는 거의 두 배로 된다.

상기의 경우에, 플레이트 라인(PL_m)을 공유하는 액세스되지 않은 메모리 셀에서 교란이 일어나므로, 4개의 메모리 유닛(MU₁₁, MU₁₂, MU₂₁, MU₂₂)을 함께 연속적으로 액세스하는 것이 바람직하다. 즉, 워드 라인(WL₁₁)이 액세스될 때, 공통 노드(CN₁₁) 내 모든 메모리 셀(MC_11m)이 액세스된다. 또한, 워드 라인(WL₂₁) 및 워드 라인(WL₂₂)은 마찬가지로 연속하여 액세스되고, 그럼으로써, 데이터는 공통 노드(CN₁₁, CN₁₂, CN₂₁, CN₂₂)의 모든 메모리 셀(MC_11m, MC_12m, M_121m, MC_22m)로부터 판독 및 이에 재기록되어, 교란에 의해 야기된 열화로부터 데이터를 복구한다.

예 2에서 메모리 어레이 구성에서 마진 크기는 워드 라인(WL₁₁, WL₁₂, WL₂₁, WL₂₂) 또는 비트 라인(PL_m)의 피치와 비트 라인(BL₁, BL₂)의 피치에 의해 정해지며, 1 플레이트 라인과 1 비트 라인으로 둘러싸인 영역에 2비트가 저장되므로, 마진 크기는 2F²가 된다.

예 2의 비휘발성 메모리에서, 행-어드레스는 4개의 워드 라인과 4개의 플레이트 라인의 2차원 매트릭스를 통해 선택된다. 즉, 행 방향으로 16비트가 4개의 워드 라인과 4개의 플레이트 라인의 조합을 통해 액세스될 수 있고, 행-어드레스 선택에 필요한 드라이버 수는 어드레스당 0.5일 수 있다. 종래의 메모리 셀 구조에 비해, 구동 신호라인 수는 현저하게 감소될 수 있고, 주변 회로 수가 현저하게 감소될 수 있다.

예 3

예 3은 예 2의 비휘발성 메모리의 변형에 관계된 것이다. 도 9는 이의 회로도를 도시한 것이고, 도 10은 이의 개략적인 부분 단면도를 도시한 것이다. 예 3의 비휘발성 메모리에서, 메모리 유닛 수 N은 4이다. 즉, 비휘발성 메모리는 비트 라인(BL₁), 4개의 선택용 트랜지스터(TR_1N), 각각 8개의 메모리 셀(MC_1NM)과 8개의 플레이트 라인(PL_M)을 포함하는 4개의 메모리 유닛(MU_1N)을 포함한다.

각각의 메모리 셀(MC_1nm)은 제 1 전극(21, 31, 41, 또는 51), 강유전체층(22, 32, 42 또는 52) 및 제 2 전극(23, 33, 43 또는 53)을 포함한다. 각각의 메모리 유닛(MU_1n)에서, 메모리 셀(MC_1nm)의 제 1 전극이 공통이다. 즉, 이들은 공통 노드(CN_1n)을 구성한다.

메모리 유닛(MU_1n) 내의 공통 제 1 전극(제 1 공통 노드(CN_1n)은 선택용 트랜지스터(TR_1n)를 통해 비트 라인(BL₁)에 접속된다. 또한, 메모리 유닛(MU_1n)에서, 메모리 셀(MC_1nm)의 제 2 전극은 메모리 유닛(MU₁₁, MU₁₂, MU₁₃, MU₁₄)에 공통인 플레이트 라인(PL_m)에 접속된다.

예 3에서, 4개의 메모리 유닛(MU₁₁, MU₁₂, MU₁₃, MU₁₄)는 층간 절연층(26, 36, 또는 46)을 통해 적층된다. 메모리 유닛(MU₁₄)는 절연막(56A)으로 덮여있다. 메모리 유닛(MU₁₁)은 절연층(16)을 통해 반도체 기판(10) 상에 형성된다. 소자 분리 영역(11)은 반도체 기판(10) 내에 형성된다. MOS형 FET로 구성된 선택용 트랜지스터(TR₁₁, TR₁₂, TR₁₃, TR₁₄) 각각은 게이트 전극(13), 게이트 절연막(12) 및 소스/드레인 영역(14)을 포함한다. 제 1 선택용 트랜지스터(TR₁₁), 제 2 선택용 트랜지스터(TR₁₂), 제 3 선택용 트랜지스터(TR₁₃) 및 제 4 선택용 트랜지스터(TR₁₄) 각각의 일 소스/드레인 영역(14)은 접촉홀(15)을 통해 비트 라인(BL₁)에 접속된다. 제 1 선택용 트랜지스터(TR₁₁)의 다른 소스/드레인 영역(14)은 절연층(16) 내에 만들어진 개구부(17) 내에 형성된 접촉홀(18)을 통해 제 1 공통 노드(CN₁₁)에 접속된다. 또한, 제 2 선택용 트랜지스터(TR₁₂)의 다른 소스/드레인 영역(14)은 또다른 접촉홀(18), 절연층(16) 상에 형성된 접속부(25) 및 층간 절연층(26) 내에 만들어진 개구부(27)에 형성된 접촉홀(28)을 통해 제 2 공통 노드(CN₁₂)에 접속된다. 제 3 선택용 트랜지스터(TR₁₃)의 다른 소스/드레인 영역(14)은 또다른 접촉홀(18), 또다른 접속부(25), 또다른 접촉홀(28), 층간 절연층(26) 상에 형성된 접속부(35) 및 층간 절연층(36)에 만들어진 개구부(37)에 형성된 접촉홀(38)에 접속된다. 또한, 제 4 선택용 트랜지스터(TR₁₄)의 다른 소스/드레인 영역(14)은 또다른 접촉홀(18), 또다른 접속부(25), 또다른 접촉홀(28), 또다른 접속부(35), 또다른 접촉홀(28), 또다른 접속부(35), 또다른 접촉홀(38), 층간 절연층(36) 상에 형성된 접속부(45) 및 층간 절연층(46)에 만들어진 개구부(47)에 형성된 접촉홀(48)을 통해 제 4 공통노드(CN₁₄)에 접속된다.

상기 워드 라인(WL₁₁, WL₁₂, WL₁₃, WL₁₄)은 도 10의 지면에 수직한 방향으로 연신하고 있다. 제 2 전극(23)은 도 10의 지면에 수직한 방향으로 서로 인접한 메모리 셀(MC_21m)에 공통이며 플레이트 라인(PL_m)으로서도 작용한다. 또한, 제 2 전극(33, 43, 또는 53)은 도 10의 지면에 수직한 방향으로 서로간에 인접한 메모리 셀(MC_22m, MC_23m 또는 MC_24m)에 공통이고 플레이트 라인(PL_m)으로서도 작용한다. 메모리 셀들(MC_11m, MC_12m, MC_13m, MC_14m, MC_21m, MC_22m, MC_23m, MC_24m)을 연결하는 이들 플레이트 라인(PL_m)은 도 10의 지면에 수직한 방향으로 연신하여, 영역(도시없음) 내 접촉홀들을 통해 서로 접속된다. 또한, 메모리 유닛(MU_1n)은 수직방향으로 정렬하여 있다. 이러한 구성에서, 메모리 셀에 의해 점유된 면적이 더욱 감소될 수 있어, 집적도가 향상될 수 있다.

예 3의 비휘발성 메모리는 예 2의 비휘발성 메모리의 동작과 동일한 방식으로 동작될 수 있으므로, 이에 대한 상세한 설명은 생략한다. 각각의 메모리 셀(MC_1nm(n = 1 - 4, m = 1 - 8))에서, 1비트가 데이터로서 기억된다. 실제 비휘발성 메모리에서, 32비트를 기억하는 메모리 유닛 세트 각각은 액세스 유닛으로서의 어레이 형태로 배열된다. 상기 어레이 구조에서, 플레이트 라인(PL_m)의 최소 피치는 행 방향으로의 크기를 정하며, 1 플레이트 라인과 2 비트 라인으로 둘러싸인 영역에 4비트가 저장되므로, 어레이 구성에서 마진 셀 면적 크기는 2F²가 된다. 또한, 4개의 워드 라인(WL₁₁ 내지 WL₁₄)와 8개의 플레이트 라인(PL_m(m = 1 - 8))의 2차원 매트릭스를 통해 행 어드레스가 선택되게 구성된다. 즉, 행 방향으로 32비트는 4개의 워드 라인과 8개의 플레이트 라인의 조합을 통해 액세스될 수 있고, 행-어드레스 선택에 필요한 드라이버 수는 어드레스당 0.375만큼 작다. 종래의 메모리 셀 구조에 비해, 구동 신호라인 수가 감소될 수 있고, 주변 회로 수가 현저하게 감소될 수 있다.

예 3의 비휘발성 메모리에서, 제 1 메모리 유닛(MU₁₁)을 구성하는 메모리 셀(MC_11m) 내 강유전체층(22), 제 2 메모리 유닛(MU₁₂)을 구성하는 메모리 셀(MC_12m) 내 강유전체층(32), 제 3 메모리 유닛(MU₁₃)을 구성하는 메모리 셀(MC_13m) 내 강유전체층(42), 제 4 메모리 유닛(MU₁₄)을 구성하는 메모리 셀(MC_14m) 내 강유전체층(52)는 동일한 물질로 구성될 수 있다. 그러나, 본 발명의 제 6 특징에 따른 비휘발성 메모리처럼, 상위 위치에 존재하는 메모리 셀을 구성하는 강유전체층이 하위 위치에 존재하는 메모리 셀을 구성하는 강유전체층보다 낮은 결정화 온도를 갖는 구성을 채용하는 것이 바람직하다. 구체적으로, 강유전체층(22, 32, 42, 52)은 다음 표10, 또는 표11에 나타낸 물질들로 구성될 수 있다.

표10

	물질	결정화 온도
강유전체층(52)	Bi₂Sr(Ta_1.5Nb_0.5)O₉	700℃
강유전체층(42)	Bi₂Sr(Ta_1.65Nb_0.35)O₉	715℃
강유전체층(32)	Bi₂Sr(Ta_1.8Nb_0.2)O₉	730℃
강유전체층(22)	Bi₂SrTa₂O₉	750℃

표11

	물질	결정화 온도
강유전체층(52)	PbTiO₃	600℃
강유전체층(42)	Pb(Zr_0.48Ti_0.52)O₃	650℃
강유전체층(32)	Bi₂Sr(Ta_1.5Nb_0.5)O₉	700℃
강유전체층(22)	Bi₂SrTa₂O₉	750℃

예를 들면, 강유전체 박막을 구성하는 물질로서 Bi₂Sr(Ta_1.8Nb_0.2)O₉이 사용될 때, 결정화를 촉진하기 위한 열처리를 1시간동안 730℃에서 산소 분위기에서 수행되며, Bi₂Sr(Ta_1.5Nb_0.5)O₉이 사용될 때는, 결정화를 촉진하기 위한 열처리를 1시간동안 700℃에서 산소 분위기에서 수행된다. 예를 들면, 강유전체 박막을 구성하는 물질로서 Bi₂Sr(Ta_1.65Nb_0.35)O₉이 사용될 때, 결정화를 촉진하기 위한 열처리를 1시간동안 715℃에서 산소 분위기에서 수행되며, Pb(Zr_0.48Ti_0.52)O₃이 사용될 때, 결정화를 촉진하기 위한 열처리를 1시간동안 650℃에서 산소 분위기에서 수행되며, PbTiO₃이 사용될 때는, 결정화를 촉진하기 위한 열처리를 1시간동안 600℃에서 산소 분위기에서 수행된다.

예 4

예 4는 본 발명의 제 3 특징에 따른 비휘발성 메모리에 관한 것이다. 도 11은 예 4에서 비휘발성 메모리의 회로도를 도시한 것이다. 예 4의 비휘발성 메모리는 도 9에 도시한 것과 유사한 회로도를 갖는다.

비휘발성 메모리는 감지 증폭기(SA)에 접속된 비트 라인(BL₁), 각각이 MOS형 FET로 구성되는 2N개(N ≥1이고 예 4에선 N = 2)의 선택용 트랜지스터(TR₁₁, TR₁₂, TR₁₃, TR₁₄), 2N개의 메모리 유닛(MU₁₁, MU₁₂, MU₁₃, MU₁₄), 및 플레이트 라인을 포함한다. 제 1 메모리 유닛(MU₁₁)은 M개(M ≥2이고 예 4에선 M = 8)의 메모리 셀(MC_11m(m = 1, 2,... 8))을 포함한다. 제 2 메모리 유닛(MU₁₂)은 M개(M = 8)의 메모리 셀(MC_12m(m = 1, 2,... 8))을 포함한다. 또한, 제 3 메모리 유닛(MU₁₃)은 M개(M = 8)의 메모리 셀(MC_13m(m = 1, 2,... 8))을 포함하며, 제 4 메모리 유닛(MU₁₄)은 M개(M = 8)의 메모리 셀(MC_14m(m = 1, 2,... 8))을 포함한다. 플레이트 라인 수는 M이며(예 4에선 8), 플레이트 라인은 PL_m(m = 1, 2, 3, 4)으로 나타내었다. 선택용 트랜지스터(TR_1n)의 게이트 전극에 접속된 워드 라인(WL_1n)은 워드 라인 디코더/드라이버(WD)에 접속된다. 각각의 플레이트 라인(PL_m)은 플레이트 라인 디코더/드라이버(PD)에 접속된다.

제 1 메모리 유닛(MU₁₁)을 구성하는 메모리 셀(MC_11m) 각각은 제 1 전극(21A), 강유전체층(22A) 및 제 2 전극(23)을 포함하며, 제 2 메모리 유닛(MU₁₂)을 구성하는 메모리 셀(MC_12m) 각각은 제 1 전극(21B), 강유전체층(22B) 및 제 2 전극(23)을 포함하며, 제 3 메모리 유닛(MU₁₃)을 구성하는 메모리 셀(MC_13m) 각각은 제 1 전극(31A), 강유전체층(32A) 및 제 2 전극(33)을 포함하며, 제 4 메모리 유닛(MU₁₄)을 구성하는 메모리 셀(MC_14m) 각각은 제 1 전극(31B), 강유전체층(32B) 및 제 2 전극(33)을 포함한다. 각각의 메모리 유닛(MU₁₁, MU₁₂, MU₁₃, 또는 MU₁₄)에서, 메모리 셀의 제 1 전극(21A, 21B, 31A 또는 31B)은 공통이다. 상기 공통의 제 1 전극(21A, 21B, 31A, 31B)을 공통 노드(CN₁₁, CN₁₂, CN₁₃, CN₁₄)라 한다.

제 1 메모리 유닛(MU₁₁) 내의 상기 공통 제 1 전극(21A)(제 1 공통 노드(CN₁₁))은 제 1 선택용 트랜지스터(TR₁₁)를 통해 비트 라인(BL₁)에 접속된다. 제 2 메모리 유닛(MU₁₂) 내의 상기 공통 제 1 전극(21B)(제 2 공통 노드(CN₁₂))은 제 2 선택용 트랜지스터(TR₁₂)를 통해 비트 라인(BL₁)에 접속된다. 또한, 제 3 메모리 유닛(MU₁₃) 내의 상기 공통 제 1 전극(31B)(제 3 공통 노드(CN₁₃))은 제 3 선택용 트랜지스터(TR₁₃)를 통해 비트 라인(BL₁)에 접속된다. 제 4 메모리 유닛(MU₁₄) 내의 상기 공통 제 1 전극(31B)(제 4 공통 노드(CN₁₄))은 제 4 선택용 트랜지스터(TR₁₄)를 통해 비트 라인(BL₁)에 접속된다.

또한, 제 1 메모리 유닛(MU₁₁)을 구성하는 메모리 셀(MC_11m) 및 제 2 메모리 유닛(MU₁₂)를 구성하는 메모리 셀(MC_12m)은 제 2 전극(23)을 공유하며, 이와 같이 공유되는 m번째 제 2 전극(23)은 플레이트 라인(PL_m)에 접속된다. 또한, 제 3 메모리 유닛(MU₁₃)을 구성하는 메모리 셀(MC_13m) 및 제 4 메모리 유닛(MU₁₄)을 구성하는 메모리 셀(MC_14m)은 제 2 전극(33)을 공유하며, 이와 같이 공유되는 m번째 제 2 전극(33)은 플레이트 라인(PL_m)에 접속된다.

예 4의 비휘발성 메모리에서, 메모리 유닛(MU₁₁, MU₁₂) 및 메모리 유닛(MU₁₃, MU₁₄)은 층간 절연층(26)을 통해 적층되어 있다. 메모리 유닛(MU₁₄)은 절연막(36A)으로 덮여있다. 메모리 유닛(MU₁₁)은 절연층(16)을 통해 반도체 기판(10) 상에 형성된다. 소자 분리 영역(11)은 반도체 기판(10) 내에 형성된다. 또한, 선택용 트랜지스터(TR₁₁, TR₁₂, TR₁₃, TR₁₄) 각각은 게이트 전극(13), 게이트 절연막(12) 및 소스/드레인 영역(14)을 포함한다. 제 1 선택용 트랜지스터(TR₁₁), 제 2 선택용 트랜지스터(TR₁₂), 제 3 선택용 트랜지스터(TR₁₃), 및 제 4 선택용 트랜지스터(TR₁₄) 각각의 일 소스/드레인 영역(14)은 접촉홀(15)을 통해 비트 라인(BL₁)에 접속된다. 또한, 제 1 선택용 트랜지스터(TR₁₁)의 다른 소스/드레인 영역(14)은 절연층(16) 내에 만들어진 개구부(17) 내에 형성된 접촉홀(18)을 통해 제 1 공통 노드(CN₁₁)에 접속된다. 제 2 선택용 트랜지스터(TR₁₂)의 다른 소스/드레인 영역(14)은 또다른 접촉홀(18)을 통해 제 1 공통 노드(CN₁₂)에 접속된다. 제 3 선택용 트랜지스터(TR₁₃)의 다른 소스/드레인 영역(14)은 또다른 접촉홀(18), 절연층(16) 상에 형성된 접속부(25), 및 절연층(26) 내에 만들어진 개구부(27) 내에 형성된 접촉홀(28)을 통해 제 3 공통 노드(CN₁₃)에 접속된다. 제 4 선택용 트랜지스터(TR₁₄)의 다른 소스/드레인 영역(14)은 또다른 접촉홀(18), 또다른 접속부(25), 및 또다른 접촉홀(28)을 통해 제 4 공통 노드(CN₁₄)에 접속된다.

예 4의 비휘발성 메모리는 예 2의 비휘발성 메모리의 동작과 동일한 방식으로 동작될 수 있으므로, 이에 대한 상세한 설명은 생략한다. 각각의 메모리 셀(MC_1nm(n = 1 - 4, m = 1 - 8))에서, 1비트가 데이터로서 기억된다. 실제 비휘발성 메모리에서, 32비트를 기억하는 메모리 유닛 세트 각각은 액세스 유닛으로서의 어레이 형태로 배열된다.

예 4의 비휘발성 메모리에서, 제 1 메모리 유닛(MU₁₁)을 구성하는 메모리 셀(MC_11m) 내 강유전체층(22A), 제 2 메모리 유닛(MU₁₂)을 구성하는 메모리 셀(MC_12m) 내 강유전체층(22B), 제 3 메모리 유닛(MU₁₃)을 구성하는 메모리 셀(MC_13m) 내 강유전체층(32A), 및 제 4 메모리 유닛(MU₁₄)을 구성하는 메모리 셀(MC_14m) 내 강유전체층(32B)은 동일한 물질로 구성될 수 있다. 그러나, 본 발명의 제 6 특징에 따른 비휘발성 메모리처럼, 상위 위치에 존재하는 메모리 셀을 구성하는 강유전체층이 하위 위치에 존재하는 메모리 셀을 구성하는 강유전체층보다 낮은 결정화 온도를 갖는 구성을 채용하는 것이 바람직하다. 구체적으로, 강유전체층(22A, 22B)은 표2에 나타낸 강유전체층(32A, 32B)용 물질들로 구성될 수 있고, 강유전체층(32A, 32B)은 표2에 나타낸 강유전체층(32)용 물질들로 구성될 수 있다.

예 5

예 5는 예 2의 비휘발성 메모리의 변형에 관계된 것이다. 예 5에서, 플레이트 라인의 연신 방향으로 서로 인접한 2개의 비휘발성 메모리(M₁, M₂)에서, 예 2와는 달리, 제 1 선택용 트랜지스터(TR₁₁, TR₂₁) 각각의 게이트 전극은 워드 라인(WL₁)에 접속되고, 제 2 선택용 트랜지스터(TR₁₂, TR₂₂) 각각의 게이트 전극은 도 12의 회로도에 도시한 바와 같이 워드 라인(WL₂)에 접속된다. 또한, 비트 라인(BL₁, BL₂)는 감지 증폭기(SA)에 접속된다. 다른 구성은 예 2의 비휘발성 메모리와 유사하다.

이와 같이 구성된 에 5의 비휘발성 메모리에서, 상보 데이터가 한 쌍의 메모리 셀(MC_1m, MC_21m) 또는 한 쌍의 메모리 셀(MC_12m, MC_22m)에 기록되고, 이에 의해서, 1비트가 기억된다. 또한, 4개의 선택용 트랜지스터(TR₁₁, TR₁₂, TR₂₁, TR₂₂) 및 16개의 메모리 셀(MC_11m, MC_21m, MC_12m, MC_22m)은 하나의 메모리 유닛(액세스 유닛)을 구성하여 8비트가 기억된다. 실제 비휘발성 메모리에서, 8비트를 기억하는 메모리 유닛 세트 각각은 액세스 유닛으로서의 어레이 형태로 배열된다.

예 5에서 데이터를 비휘발성 메모리로부터 데이터를 판독 및 이에 재기록하는 방법을 이하 설명한다. 예로서, 데이터는 한 쌍의 메모리 셀(MC₁₁₁, MC₂₁₁)로부터 판독되고, 데이터 "1"이 메모리 셀(MC111)에 기억되며 데이터 "0"이 메모리 셀(MC211)에 기억된다. 도 13은 파형을 도시한 것이다. 도 13에서, 괄호 내 숫자는 후술되는 단계 번호에 상응한다.

(4-1A) 대기상태에서, 모든 비트 라인, 모든 워드 라인 및 모든 플레이트 라인은 접지되어 있다.

(4-2A) 데이터 판독이 시작될 때, 먼저, 선택된 메모리 유닛(액세스 유닛)의 모든 플레이트 라인(PL_m)(M = 1, 2, 3, 4)은 (1/2)V_cc로 프리차지되고(V_cc는 전원 전압), 비트 라인(BL₁, BL₂)이 (1/2)V_cc로 프리차지된다. 이어서, 워드 라인(WL₁, WL₂)이 하이레벨로 되어, 선택용 트랜지스터(TR₁₁, TR₁₂, TR₂₁, TR₂₂)를 온-상태가 되게 하고, 이에 의해 공통 제 1 전극(공통 노드(CN₁₁, CN₁₂, CN₂₁, CN₂₂)이 비트 라인(BL₁, BL₂)에 접속되고 공통 노드(CN₁₁, CN₁₂, CN₂₁, CN₂₂)은 (1/2)V_cc 전위를 갖게 된다.

(4-3A) 이어서, 비선택된 워드 라인(WL2)이 로우레벨로 되어, 선택용 트랜지스터(TR₁₂, TR₂₂)를 오프-상태가 되게 하고, 이에 의해, 비선택된 공통 제 1 전극(CN₁₂, CN₂₂)이 부동상태로 되면서 (1/2)V_cc 전위를 갖게 된다.

(4-4A) 이어서, 선택된 플레이트 라인(PL₁) 및 비트 라인(BL₁, BL₂)은 0볼트가 될 때까지 접지라인(도시없음)을 통해 방전된다. 이 경우, 비트 라인(BL₁, BL₂)에 접속된 공통 노드(CN₁₁, CN₂₁)은 0볼트를 갖게 된다. 비트 라인(BL₁, BL₂)의 방전 완료 후에, 접지라인 및 비트 라인(BL₁, BL₂)는 전기적으로 분리되어, 비트 라인(BL₁, BL₂)을 부동상태로 되게 한다.

(4-5A) 다음에, V_cc가 선택된 플레이트 라인(PL₁)에 인가되고, 이에 의해서, 데이터 "1"를 기억하는 메모리 셀(MC₁₁₁)로부터 반전 전하(inversion charge)가 방면된다. 결국, 비트 라인(BL₁)과 비트 라인(BL₂) 간 전위차가 유발된다. 감지 증폭기(SA)는 비트 라인(BL₁)과 비트 라인(BL₂) 간 전위를 데이터로서 판독하도록 활성화된다.

(4-6A) 이어서, 비트 라인(BL₁, BL₂)은 감지 증폭기(SA)에 의해 충방전되며, V_cc는 비트 라인(BL₁)에 인가되고 0볼트가 비트 라인(BL₂)에 인가된다. 결국, 데이터 "0"이 메모리 셀(MC₂₁₁)에 재기록된다.

(4-7A) 이어서, 선택된 플레이트 라인(PL₁)은 0볼트로 되고, 이에 의해서, 데이터 "1"이 메모리 셀(MC₁₁₁)에 재기록된다.

(4-8A) 데이터 판독을 종료하기 위해서, 다음으로, 비트 라인(BL₁, BL₂)이 0볼트가 될 때까지 방전된다. 플레이트 라인(PL_m)(m=1, 2, 3, 4)이 0볼트를 갖게 될 때까지 방전된 후에, 비선택된 워드 라인(WL₂)은 다시 하이레벨로 되어, 선택용 트랜지스터(TR₁₂, TR₂₂)를 온-상태로 되게 하고, 메모리 유닛(액세스 유닛)의 모든 공통 노드(CN₁₁, CN₁₂, CN₂₁, CN₂₂)이 0볼트로 된다.

연이은 쌍의 메모리 셀의 데이터가 판독될 때, 모든 플레이트 라인(PL_m)(m=1,2,3, 4)는 (1/2)V_cc로 프리차지되고, 상기 동작 (4-2A) 내지 (4-7A)가 반복된다.

상기 순서에 따라서, 교란이 (1/2)V_cc 또는 그 이하로 되어 비선택된 메모리 셀에 미치는 교란이 상시 방지된다.

비선택된 상태 및 부동상태에 있는 공통 노드(CN₂₁, CN₂₂)의 전위는 선택된 플레이트 라인(PL₁)과 (1/2)V_cc에 고정된 비선택된 플레이트 라인의 결합비에 따라 변하는 반면, 비선택된 플레이트 라인측의 결합 용량이 더 크다. 따라서, 공통 노드(CN₁₂, CN₂₂)의 전위 변동은 (1/2)V_cc 및 V_cc의 범위 내에 있도록 제어되며, 메모리 셀(MC_12m, MC_22m)(m=1-4)에 미치게 되는 교란은 (1/2)V_cc 또는 그 보다 작게 된다.

상기 회로구성에서, 교란 회수를 유한한 회수로 제한하기 위해 플레이트 라인 또는 공통 노드를 공유하는 모든 메모리 셀이 함께 연속하여 액세스되는 구성을 채용하는 것이 바람직하다. 즉, 워드 라인(WL₁)이 액세스될 때, 공통 노드(CN₁₁, CN₂₁)에 관계된 모든 메모리 셀(MC_1m, MC_21m)(m = 1, 2, 3, 4)은 연속적으로 액세스된다. 이어서, 워드 라인(WL₂)이 액세스되고, 공통 노드(CN₁₂, CN₂₂)에 관계된 모든 메모리 셀(MC_12m, MC_22m)(m = 1, 2, 3, 4)이 연속적으로 액세스된다. 이러한 식으로, 메모리 유닛(액세스 유닛) 내 모든 메모리 셀로부터 데이터가 판독되고, 이어서 데이터가 재기록되어, 교란에 의해 야기된 열화로부터 데이터를 복구하게 된다. 상기 구성에서, 교란 회수의 상한은 메모리 유닛(액세스 유닛)에 기억된 비트 수에서 1을 감하여 얻어지는 회수이므로, 신뢰성이 보장된다. 전술한 예 5에서 교란 회수는 7이다.

예 5의 메모리 어레이에서, 이 구성에서의 마진 크기는 플레이트 라인(PL_m) 및 비트 라인(BL₁, BL₂)의 피치에 의해 결정된다. 그리고, 플레이트 라인 및 비트 라인(BL₁, BL₂)에 의해 둘러싸인 영역에 2비트가 저장되므로, 마진 크기는 4F²가 된다.

예 5에서, 또한, 행-어드레스는 2개의 워드 라인과 4개의 플레이트 라인(PL_m)(m = 1, 2, 3, 4)의 2차원 매트릭스를 통해 선택된다. 즉, 행 방향으로 8비트가 2개의 워드 라인과 4개의 플레이트 라인의 조합을 통해 액세스될 수 있고, 행-어드레스 선택에 필요한 드라이버 수는 어드레스당 0.75일 수 있다. 종래의 메모리 셀 구조에 비해, 구동 신호 라인 수가 감소될 수 있고, 주변 회로 수가 현저하게 감소될 수 있다.

예 5는 더미 셀을 채용하고 데이터 "1"을 판독하는 전위와 데이터 "0"을 판독하는 전위 간 중간 레벨의 기준 전위를 기준 측의 비트 라인에 제공함으로써, 1비트가 각 메모리 셀에 기억될 수 있으면서, 한 쌍의 메모리 셀(MC_11m, MC_21m)에 상보 데이터를 기억하는 비휘발성 메모리를 설명하였다.

예 2 내지 4 각각에서 설명된 비휘발성 메모리에서, 메모리 셀이 쌍을 형성하도록 결합되고(예를 들면, 메모리 셀(MC_11m)과 메모리 셀(MC_21m)의 조합 또는 메모리 셀(MC_12m)과 메모리 셀(MC_22m)의 조합) 상보 데이터가 기억되는 구성이 채용되었다.

또한, 예 5의 비휘발성 메모리는 예 1에 설명된 비휘발성 메모리에 적용될 수 있으며, 이 경우에 회로도는 도 14에 도시한 바와 같다. 또한, 도 1 및 도 14에 도시한 등가회로를 갖는 예 1에서 비휘발성 메모리에서, 상보 데이터는 예 5처럼 기억될 수 있다.

예 6

예 6은 본 발명에 제 4 특징에 따른 비휘발성 메모리에 관한 것이다. 도 15는 예 6에서 비휘발성 메모리의 회로도를 도시한 것이고, 도 16은 이의 개략적인 부분 단면도를 도시한 것이다.

예 6에서 비휘발성 메모리는 제 1 메모리 유닛(MU₁) 및 제 2 메모리 유닛(MU₂)를 포함한다.

제 1 메모리 유닛(MU1)은,

(A-1) 제 1 비트 라인(BL₁),

(B-1) N개(N ≥1이고 예 6에선 N = 2)의 제 1 선택용 트랜지스터(TR₁₁, TR₁₂),

(C-1) N개의 제 1 서브-메모리 유닛(SMU_1N), 각각의 제 1 서브-메모리 유닛은 M개(M ≥1이고 예 6에선 M = 4)의 제 1 서브-메모리 셀(SMC_1N)을 포함하며,

(D-1) N개의 제 1 서브-메모리 유닛(SMU₁₁, SMU₁₂)에서 제 1 메모리 셀(MC_1nm)에 각각이 공통인 M개의 플레이트 라인(PL_m)을 포함한다.

또한, 제 2 메모리 유닛(MU₂)는,

(A-2) 제 2 비트 라인(BL₂),

(B-2) N개(예 6에서 N=2)의 제 2 선택용 트랜지스터(TR₂₁, TR₂₂),

(C-2) 각각이 M개(예 6에서 M=4)의 제 2 메모리 셀(MC_2NM)을 포함하는 N개의 제 2 서브-메모리 유닛(SMU₂₁, SMU₂₂),

(D-2) N개의 제 2 서브-메모리 유닛(SMU₂₁, SUM₂₂)에서 제 2 서브-메모리 유닛(SMU₂₁, SMU₂₂)을 구성하는 제 2 메모리 셀(MC_2nm)에 각각이 공통인 M개의 플레이트 라인(PL_m)을 포함하고, 제 2 메모리 유닛(MU₂)을 구성하는 플레이트 라인(PL_M)은 제 1 메모리 유닛(MU₁)을 구성하는 플레이트 라인(PL_M)에 공통이다.

제 1 서브-메모리 유닛(SUM₁₁) 및 제 2 서브-메모리 유닛(SUM₂₁)은 층간 절연층(26)을 통해 적층되고, 제 1 서브-메모리 유닛(SMU₁₂) 및 제 2 서브-메모리 유닛(SMU₂₂)는 층간 절연층(26)을 통해 적층된다.

메모리 셀(MU_1nm 또는 MC_2nm)은 제 1 전극(21 또는 31), 강유전체층(22 또는 32) 및 제 2 전극(23 또는 33)을 포함한다.

제 1 메모리 유닛(MU₁)에서, 또한, 제 1-위치 제 1 서브-메모리 유닛(SMU₁₁)을 구성하는 제 1 메모리 셀(MC_1m)의 제 1 전극(21)은 제 1-위치 제 1 서브-메모리 유닛(SUM₁₁)에서 공통이고, 공통 제 1 전극(21)(공통 노드(CN₁₁))은 제 1-위치 제 1 선택용 트랜지스터(TR₁₁)을 통해 제 1 비트 라인(BL₁)에 접속된다. m번째 위치 제 1 메모리 셀(MC11_m)(m=1,2,...M)의 제 2 전극(23)은 공통의 m번째 플레이트 라인(PL_m)에 접속된다.

제 1 메모리 유닛(MU₁)에서, 또한, 제 2-위치 제 1 서브-메모리 유닛(SMU₁₂)을 구성하는 제 1 메모리 셀(MC_12m)의 제 1 전극(21)은 제 2-위치 제 1 서브-메모리 유닛(SMU₁₂)에서 공통이며, 공통 제 1 전극(21)(공통노드(CN₁₂))은 제 2-위치 제 1 선택용 트랜지스터(TR₁₂)를 통해 제 1 비트 라인(BL₁)에 접속된다. m번째 위치 제 1 메모리 셀(MC_12m)(m=1, 2,...M)의 제 2 전극(23)은 공통의 m번째 플레이트 라인(PL_m)에 접속된다. 이들은 도시하진 않았지만 도 16의 지면에 수직한 방향으로 서로간에 인접하여 설치된다.

제 2 메모리 유닛(MU₂)에서, 제 1-위치 제 2 서브-메모리 유닛(SMU₂₁)을 구성하는 제 2 메모리 셀(MC_21m)의 제 1 전극(31)은 제 1-위치 제 2 서브-메모리 유닛(SMU₂₁)에서 공통이며, 공통 제 1 전극(31)(공통노드(CN₂₁))은 제 1-위치 제 2 선택용 트랜지스터(TR₂₁)를 통해 제 2 비트 라인(BL₂)에 접속된다. m번째 위치 제 2 메모리 셀(MC_21m)의 제 2 전극(33)은 공통의 m번째 플레이트 라인(PL_m)에 접속된다.

또한, 제 2 메모리 유닛(MU₂)에서, 제 2-위치 제 2 서브-메모리 유닛(SMU₂₂)을 구성하는 제 2 메모리 셀(MC_22m)의 제 1 전극(31)은 제 2-위치 제 2 서브-메모리 유닛(SMU₂₂)에서 공통이며, 공통 제 1 전극(31)(공통노드(CN₂₂))은 제 2-위치 제 2 선택용 트랜지스터(TR₂₂)를 통해 제 2 비트 라인(BL₂)에 접속된다. m번째 위치 제 1 메모리 셀(MC_22m)의 제 2 전극(33)은 공통의 m번째 플레이트 라인(PL_m)에 접속된다. 이들은 도시하진 않았지만 도 16의 지면에 수직한 방향으로 서로간에 인접하여 설치된다.

선택용 트랜지스터의 게이트 전극에 접속된 워드 라인(WL₁₁, WL₁₂, WL₂₁, WL₂₂)은 워드 라인 디코더/드라이버(WD)에 접속된다. 각각의 플레이트 라인(PL_m)은 플레이트 라인 디코더/드라이버(PD)에 접속된다. 비트 라인(BL₁, BL₂)는 감지 증폭기(SA)에 접속된다. 비트 라인(BL₂)은 동일한 감지 증폭기(SA)에 접속되거나 다른 감지 증폭기(SA)에 접속될 수 잇다. 비트 라인(BL₁, BL₂)는 또한 비트 라인(BL₁, BL₂)의 연신 방향으로 그에 이웃한 다른 비휘발성 메모리에 의해 공유된다.

상기 워드 라인(WL₁₁, WL₁₂, WL₂₁, WL₂₂)은 도 16의 지면에 수직한 방향으로 연신한다. 또한, 제 2 전극(23, 33)은, 서브-메모리 유닛(SMU₁₂, SMU₂₂)을 구성하며 도 16의 지면에 수직한 방향으로 서로 인접한 메모리 셀에 공통이며, 이들은 또한 플레이트 라인(PL_1m)으로서도 작용한다. 메모리 셀들을 연결하는 각각의 플레이트 라인은 도 16의 지면에 수직한 방향으로 연신하여, 접촉홀들을 통해 영역(도시없음) 내 다른 것들에 접속된다. 서브-메모리 유닛(SMU₁₁) 및 서브-메모리 유닛(SMU₂₁)은 수직방향으로 정렬하여 있다. 이 구성에서, 메모리 유닛에 의해 점유된 면적이 감소될 수 있어, 집적도가 향상될 수 있다.

도 6의 비휘발성 메모리에서, 제 1 메모리 유닛(MU₁)에서 제 1-위치 제 1 서브-메모리 셀(SMU₁₁)을 구성하는 메모리 셀(MC_11m)의 강유전체층(22)과, 제 2 메모리 유닛(MU₂)에서 제 1-위치 제 2 서브-메모리 유닛(SMU₂₁)을 구성하는 메모리 셀(MC_21m)의 강유전체층(32)은 동일한 물질로 구성될 수 있다. 그러나, 본 발명의 제 6 특징에 따른 비휘발성 메모리처럼, 위에 위치한 메모리 셀의 강유전체층(32)이 아래에 위치한 메모리 셀의 강유전체층(22)보다 낮은 결정화 온도를 갖는 구성을 채용하는 것이 바람직하다. 구체적으로, 강유전체층(22, 32)은 표2에 나타낸 물질들로 구성될 수 있다.

예 6에서, 2개의 서브-메모리 유닛(SMU₁₁, SMU₂₁)은 층간 절연층(26)을 통해 적층되어 있다. 또한, 2개의 서브-메모리 유닛(SMU₁₂, SMU₂₂)이 층간 절연층(26)을 통해 적층되어 있다. 서브-메모리 유닛(SMU₂₁, SMU₂₂)은 절연막(36A)으로 덮여있다. 서브-메모리 유닛(SMU₁₁, SMU₁₂)은 절연층(16)을 통해 반도체 기판(10) 상에 형성된다. 소자 분리 영역(11)은 반도체 기판(10) 내에 형성된다. MOS형 FET로 구성된 선택용 트랜지스터(TR₁₁, TR₁₂, TR₂₂, TR₂₂) 각각은 게이트 전극(13), 게이트 절연막(12) 및 소스/드레인 영역(14)을 포함한다. 제 1 선택용 트랜지스터(TR₁₁, TR₁₂) 각각의 일 소스/드레인 영역(14)은 접촉홀(15)을 통해 비트 라인(BL₁)에 접속된다. 제 2 선택용 트랜지스터(TR₂₁, TR₂₂)의 일 소스/드레인 영역은 접촉홀(15)을 통해 비트 라인(BL₂)에 접속된다.

또한, 제 1 선택용 트랜지스터(TR₁₁, TR₁₂) 각각의 다른 소스/드레인 영역(14)은 절연층(16) 내에 만들어진 개구부(17) 내에 형성된 접촉홀(18)을 통해 제 1 공통 노드(CN₁₁, CN₁₂)에 각각 접속된다. 제 2 선택용 트랜지스터(TR₁₂, TR₂₂) 각각의 다른 소스/드레인 영역(14)은 각각 또다른 접촉홀(18), 절연층(16) 상에 형성된 접속부(25) 및 층간 절연층(26) 내에 만들어진 개구부(27) 내에 형성된 접촉홀(28)을 통해 제 2 공통 노드(CN₂₁, CN₂₂)에 각각 접속된다. 제 2 선택용 트랜지스터(TR₁₁, TR₂₂)용의 접촉홀(18), 접속부(25) 및 접촉홀(28)은 제 1 선택용 트랜지스터(TR₁₁, TR₁₂)용의 접촉홀(18)과는 동일 평면에 있지 않으며 도 16에 실제로는 보이지 않는 부분들에 위치하여 있다. 그러나, 이들은 도 16에 도시되어 있다.

예 6의 비휘발성 메모리에서, 서브-메모리 유닛(SMU₁₂, SMU₂₂)는 도 16의 개략적인 부분 단면도의 지면에 수직한 방향으로 서브-메모리 유닛(SMU₁₁, SUM₂₁)에 인접하여 있다.

각각의 메모리 셀(MC_11m, MC_12m, MC_21m, MC_22m)(m = 1, 2, 3, 4)에 1비트가 데이 터로서 기억된다. 대안으로, 상보 데이터가 한 쌍의 메모리 셀(MC_11m, MC_21m)과 한 쌍의 메모리 셀(MC_12m, MC_22m)에 기억된다.

예 6의 비휘발성 메모리는 예 2 또는 예 5에서 설명된 동작과 동일한 방식으로 동작될 수 있으므로, 이에 대한 상세한 설명은 생략한다.

예 6의 비휘발성 메모리는 도 12에 도시한 등가회로와 유사한 등가회로를 갖도록 변경될 수 있다.

도 17은 N=4인 실시예의 회로도를 도시한 것이며, 도 18은 이의 개략적인 부분 단면도를 도시한 것이다. 이 실시예에서, 워드 라인(WL₁₁) 내지 워드 라인(WL₁₄)가 선택될 때, 서브-메모리 유닛(SMU₁₁) 내지 서브-메모리 유닛(SMU₁₄)이 액세스되며, 기억된 데이터에 상응하는 전압(전위)이 비트 라인(BL₁)에만 나타난다. 데이터 "1"을 판독하기 위한 전압(전위)과 데이터 "0"을 판독하기 위한 전압(전위) 사이의 중간 레벨의 기준 전위가, 동일 감지 증폭기(SA)에 접속된 비트 라인(BL₂)에 제공될 수 있다. 워드 라인(WL₂₁) 내지 워드 라인(WL₂₄)이 선택될 때, 서브-메모리 유닛(SMU₂₁) 내지 서브-메모리 유닛(SMU₂₄)이 액세스되고, 기억되어 있는 데이터에 상응하는 전압(전위)이 비트 라인(BL₂)에만 나타난다. 동일한 감지 증폭기(SA)에 접속된 비트 라인(BL₁)에는, 데이터 "1"을 판독하기 위한 전압(전위)와 데이터 "0"을 판독하기 위한 전압(전위) 사이의 중간 레벨의 기준 전위가 제공될 수 있다. 이 경우, 신호량(전위차)은 도 19를 참조하여 설명할 비휘발성 메모리의 경우에 비해 약 반으로 되며, 기준 전위의 변동에 기인하여 동작 마진이 감소한다. 그러나, 집적도는 거의 두 배로 된다. 예를 들면, 워드 라인(WL₁₁) 및 워드 라인(WL₂₁)이 동시에 선택될 때, 상보 데이터가 한 쌍의 메모리 셀(MC₁₁₁, MC₂₁₁)로부터 판독될 수 있다. 예 6의 비휘발성 메모리의 변형이 후술하는 예 7의 비휘발성 메모리의 구성에 적용될 수 있다.

도 17에서, 선택용 트랜지스터(TR₂₁ 내지 TR₂₄)의 레이아웃이 변경되고, 이에 의해서, 도 19에 도시한 회로도의 구성이 채용될 수 있다. 이 경우, 한 쌍의 메모리 셀(MC_11m, MC_21m), 한 쌍의 메모리 셀(MC_12m, MC_22m), 또는 한 쌍의 메모리 셀(MC_14m, MC_14m)에 상보 데이터를 기록함으로써 1비트가 기억된다. 즉, 1 메모리 유닛(액세스 유닛)은 8개의 선택용 트랜지스터(TR₁₁ 내지 TR₁₄ 및 TR₂₁ 내지 TR₂₄))와 64개의 메모리 셀(MC_11m 내지 MC_14m 및 MC_21m 내지 MC_24m)으로 구성되고, 32비트가 기억된다.

상기 메모리 어레이 구성의 마진 크기에서, 행 방향의 크기는 플레이트 라인(PL_m)의 최소 피치에 의해 정해지며, 1 플레이트 라인과 1 비트 라인(BL₁, BL₂)으로 둘러싸인 영역에 4비트가 저장된다. 따라서 마진의 크기는 2F²이다. 또한, 행 어드레스는 4개의 워드 라인(WL₁, WL₂, WL₃, WL₄)과 8개의 플레이트 라인(PL_M)의 2차원 매트릭스를 통해 선택된다. 즉, 행 방향으로 32비트가 4개의 워드 라인과 8개의 플레이트 라인을 통해 액세스될 수 있고, 행-어드레스 선택에 필요한 드라이버 수는 어드레스당 0.375일 수 있다. 따라서, 종래의 메모리 셀 구조에 비해, 구동 신호 라인 수가 감소될 수 있고, 주변 회로 수가 현격히 감소될 수 있다.

예 7

예 7은 본 발명에 제 5 특징에 따른 비휘발성 메모리에 관한 것이다. 도 20은 예 7에서 비휘발성 메모리의 개략적인 부분 단면도를 도시한 것이다. 비휘발성 메모리는 도 17에 도시한 것과 유사한 회로도를 갖는다. 예 7은 N=4를 채용하나, N값은 이것으로 한정되지 않는다.

예 7에서 비휘발성 메모리는 제 1 메모리 유닛(MU₁) 및 제 2 메모리 유닛(MU₂)를 포함한다.

제 1 메모리 유닛(MU1)은,

(A-1) 제 1 비트 라인(BL₁),

(B-1) N개(N ≥1이고 예 7에선 N = 4)의 제 1 선택용 트랜지스터(TR_1N),

(C-1) N개의 제 1 서브-메모리 유닛(SMU_1N), 각각의 제 1 서브-메모리 유닛은 M개(M ≥2이고 예 7에선 M = 8)의 제 1 메모리 셀(MC_1NM)을 포함하며,

(D-1) N개의 제 1 서브-메모리 유닛(SMU_1nm)을 구성하는 제 1 메모리 셀(MC_1NM)에 각각이 공통인 M개의 플레이트 라인(PL_m)을 포함한다.

또한, 제 2 메모리 유닛(MU₂)는,

(A-2) 제 2 비트 라인(BL₂),

(B-2) N개(예 7에서 N=4)의 제 2 선택용 트랜지스터,

(C-2) 각각이 M개(예 7에서 M=8)의 제 2 메모리 셀(MC_2NM)을 포함하는 N개의 제 2 서브-메모리 유닛(SMU_2N),

(D-2) N개의 제 2 서브-메모리 유닛(SMU_2n)을 구성하는 제 2 메모리 셀(MC_2nm)에 각각이 공통인 M개의 플레이트 라인(PL_m)을 포함하고, 제 2 메모리 유닛(MU₂)을 구성하는 플레이트 라인(PL_M)은 제 1 메모리 유닛(MU₁)을 구성하는 플레이트 라인(PL_M)에 공통이다.

각각의 메모리 셀(MC_11m, MC_13m)은 제 1 전극(21A), 강유전체층(22A) 및 제 2 전극(23)을 포함하며, 각각의 메모리 셀(MC_21m, MC_23m)은 제 1 전극(21B), 강유전체층(22B) 및 제 2 전극(23)을 포함한다. 또한, 각각의 메모리 셀(MC_12m, MC_14m)은 제 1 전극(31A), 강유전체층(32A) 및 제 2 전극(33)을 포함하며, 각각의 메모리 셀(MC_22m, MC_24m)은 제 1 전극(31B), 강유전체층(32B) 및 제 2 전극(33)을 포함한다.

제 1 메모리 유닛(MU1)에서, 또한, n번째 위치 제 1 서브-메모리 유닛(SMU_1n)을 구성하는 제 1 메모리 셀(MC_1nm)의 제 1 전극(21A, 31A)은 n번째 위치 제 1 서브-메모리 유닛(SMU_1n)에서 공통이고, 공통 제 1 전극(21A, 31A)(공통 노드(CN_1n))은 n번째 위치 제 1 선택용 트랜지스터(TR_1n)을 통해 제 1 비트 라인(BL₁)에 접속된다.

제 2 메모리 유닛(MU₂)에서, 또한, n번째 위치 제 2 서브-메모리 유닛(SMU_2n)을 구성하는 제 2 메모리 셀(MC_2nm)의 제 1 전극(21B)은 n번째 위치 제 2 서브-메모리 유닛(SMU_2n)에서 공통이며, 공통 제 1 전극(21B, 31B)(공통노드(CN_1n))은 n번째 위치 제 2 선택용 트랜지스터(TR_2n)를 통해 제 2 비트 라인(BL₂)에 접속된다.

제 1 메모리 유닛(MU₂)에서 n번째 위치 제 1 서브-메모리 유닛(SMU_1n)을 구성하는 m번째 위치 제 1 메모리 셀(MC_1nm) 및 제 2 메모리 유닛(MU₂)에서 n번째 위치 제 2 서브-메모리 유닛(SMU_2n)을 구성하는 m번째 위치 제 2 메모리 셀(MC_2n)은 제 2 전극(23, 33)을 공유하며, 공유된 제 2 전극(23, 33)은 m번째 플레이트 라인(PL_m)에 접속된다.

선택용 트랜지스터의 게이트 전극에 접속된 워드 라인(WL₁₁ 내지 WL₁₄, 및 WL₂₁ 내지 WL₂₄)은 워드 라인 디코더/드라이버(WD)에 접속된다. 각각의 플레이트 라인(PL_m)은 플레이트 라인 디코더/드라이버(PD)에 접속된다. 또한, 비트 라인(BL₁, BL₂)은 감지 증폭기(SA)에 접속된다. 비트 라인(BL₂)은 동일한 감지 증폭기(SA)에 접속된다. 비트 라인(BL₁, BL₂)은 동일한 감지 증폭기(SA)에 접속되거나 다른 감지 증폭기(SA)에 접속될 수 있다. 또한, 비트 라인(BL₁, BL₂)은 비트 라인(BL₁, BL₂)의 연신 방향으로 그에 이웃한 다른 비휘발성 메모리에 의해 공유된다.

상기 워드 라인(WL₁₁ 내지 WL₁₄, 및 WL₂₁ 내지 WL₂₄)은 도 20의 지면에 수직한 방향으로 연신한다. 또한, 제 2 전극(23, 33)은, 서브-메모리 유닛(SMU₁₃, SMU₁₄, SMU₂₃, SMU₂₄)을 구성하며 도 20의 지면에 수직한 방향으로 서로 인접한 메모리 셀에 공통이며, 제 2 전극(23, 33)은, 또한 플레이트 라인(PL_m)으로서도 작용한다. 메모리 셀들을 연결하는 각각의 플레이트 라인은 도 20의 지면에 수직한 방향으로 연신하여, 접촉홀들을 통해 영역(도시없음)에서 접속된다. 또한, 서브-메모리 유닛(SMU₁₁, SMU₁₂) 및 서브-메모리 유닛(SMU₂₁, SMU₂₂)은 수직방향으로 정렬하여 있다. 이 구성에서, 메모리 유닛에 의해 점유된 면적이 감소될 수 있어, 집적도가 향상될 수 있다.

도 7의 비휘발성 메모리에서, 제 1 메모리 유닛(MU₁)에서 제 1 서브-메모리 유닛(SMU_1n)을 구성하는 메모리 셀(SMU_1nm)의 강유전체층(22A, 32A)과, 제 2 메모리 유닛(MU₂)에서 제 2 서브-메모리 유닛(SMU_2n)을 구성하는 메모리 셀(MC_2nm)의 강유전체층(22B, 32B)은 동일한 물질로 구성될 수 있다. 그러나, 본 발명의 제 6 특징에 따른 비휘발성 메모리처럼, 위에 위치한 서브-메모리 유닛을 구성하는 메모리 셀의 강유전체층(32A, 32B)이 아래에 위치한 서브-메모리 유닛을 구성하는 메모리 셀의 강유전체층(22A, 22B)보다 낮은 결정화 온도를 갖는 구성을 채용하는 것이 바람직하다. 구체적으로, 강유전체층(22A, 22B)은 표2의 강유전체층(22)에 보인 물질들로 구성될 수 있고, 강유전체층(32A, 32B)는 표2의 강유전체층(32)에 보인 물질로 구성될 수 있다.

예 7에서, 서브-메모리 유닛(SMU₂₁, SMU₂₂)은 층간 절연층(26)을 통해 서브-메모리 유닛(SMU₁₁, SMU₁₂) 상에 적층되어 있고, 서브-메모리 유닛(SMU₂₃, SMU₂₄)은 층간 절연층(26)을 통해 서브-메모리 유닛(SMU₁₃, SMU₁₄) 상에 적층되어 있다. 서브-메모리 유닛(SMU₂₂, SMU₂₄)은 절연막(36A)으로 덮여있다. 또한, 서브-메모리 유닛(SMU₁₁, SMU₁₃)은 절연층(16)을 통해 반도체 기판(10) 상에 형성된다. 소자 분리 영역(11)은 반도체 기판(10) 내에 형성된다. 선택용 트랜지스터(TR₁₁내지 TR₁₄ 및 TR₂₁ 내지 TR₂₄) 각각은 게이트 전극(13), 게이트 절연막(12) 및 소스/드레인 영역(14)을 포함한다. 제 1 선택용 트랜지스터(TR₁₁내지 TR₁₄) 각각의 일 소스/드레인 영역(14)은 접촉홀(15)을 통해 비트 라인(BL₁)에 접속된다. 제 2 선택용 트랜지스터(TR₂₁, TR₂₄) 각각의 일 소스/드레인 영역(14)은 또다른 접촉홀(15)을 통해 비트 라인(BL₂)에 접속된다.

또한, 제 1 선택용 트랜지스터(TR₁₁, TR₁₃) 각각의 다른 소스/드레인 영역(14) 또는 제 2 선택용 트랜지스터(TR₂₁, TR₂₃) 각각의 다른 소스/드레인 영역(14)은 절연층(16) 내에 만들어진 개구부(17) 내에 형성된 접촉홀(18)을 통해 공통 노드(CN₁₁, CN₁₃, CN₂₁, 또는 CN₂₃)에 각각 접속된다. 또한, 제 1 선택용 트랜지스터(TR₁₂, TR₁₄) 각각의 다른 소스/드레인 영역(14) 또는 제 2 선택용 트랜지스터(TR₂₂, TR₂₄) 각각의 다른 소스/드레인 영역(14) 각각은 또다른 접촉홀(18), 절연층(16) 상에 형성된 접속부(25) 및 층간 절연층(26) 내에 만들어진 개구부(27) 내에 형성된 접촉홀(28)을 통해 제 2 공통 노드(CN₁₂, CN₁₄, CN₂₂, 또는 CN₂₄)에 각각 접속된다.

예 7의 비휘발성 메모리에서, 서브-메모리 유닛(SMU₁₃, SMU₁₄, SMU₂₁, SMU ₂₂)은 도 20의 개략적인 부분 단면도의 지면에 수직한 방향으로 서브-메모리 유닛(SMU₁₁, SUM₁₂, SUM₂₁, SUM₂₂)에 인접하여 있다.

각각의 메모리 셀(MC_1nm, MC_2nm)(n = 1 내지 4, m = 1 내지 8)에 1비트가 데이터로서 기억된다. 이 경우, 워드 라인(WL_1n)이 선택될 때, 서브-메모리 유닛(SMU_1n)이 액세스되며, 기억된 데이터에 대응하는 전위가 비트 라인(BL₁)에만 나타난다. 데이터 "1"을 판독하기 위한 전위와 데이터 "0"을 판독하기 위한 전위 사이의 중간 레벨의 기준 전위가, 동일 감지 증폭기(SA)에 접속된 비트 라인(BL₂)에 제공될 수 있다. 워드 라인(WL_2n)이 선택될 때, 서브-메모리 유닛(SMU_2n)이 액세스되고, 기억되어 있는 데이터에 상응하는 전위가 비트 라인(BL₂)에만 나타난다. 동일한 감지 증폭기(SA)에 접속된 비트 라인(BL₁)에는, 데이터 "1"을 판독하기 위한 전위와 데이터 "0"을 판독하기 위한 전위 사이의 중간 레벨의 기준 전위가 제공될 수 있다. 이 구성에서, 신호량(전위차)은 이하 설명할 구성에 비해 약 반으로 되며, 기준 전위의 변동에 기인하여 동작 마진이 감소한다. 그러나, 집적도는 거의 두 배로 된다.

대안으로, 여러 쌍의 메모리 셀(MC_11m, MC_21m), (MC_12m, MC_22m), (MC_13m, MC_13m), (MC_14m, MC_14m)에 상보 데이터가 기억된다. 즉, 8개의 선택용 트랜지스터(TR₁₁ 내지 TR₁₄ 및 TR₂₁ 내지 TR₂₄))와 64개의 메모리 셀(MC_1nm 및 MC _2nm)이 1 메모리 유닛(액세스 유닛)를 구성하며, 32비트가 기억된다.

실제 비휘발성 메모리에서, 32비트 또는 64비트를 기억하는 메모리 유닛 세트 각각은 액세스 유닛으로서 어레이 형태로 배열된다.

예 7에서 비휘발성메모리는 예 2 또는 예 5에서 설명한 동작과 동일한 방식으로 동작될 수 있으므로 이에 대한 상세한 설명은 생략한다.

메모리 셀(MC_11M, MC_12M, MC_13M, MC_14M, MC_21M, MC_22M, MC_23M, MC_24M)은 예를 들면, 다음의 단계에 의해 얻어질 수 있다.

. 제 1 전극(21A)를 구성하기 위해 제 1 전극물질을 형성,

. 강유전체층(22A)을 구성하기 위해 강유전체 박막을 형성,

. 제 1 전극(21A)을 구성하기 위해 제 1 전극물질층을 패터닝하고 강유전체층(22A)을 구성하기 위해 강유전체 박막을 패터닝하며,

. 제 2 전극(23)을 구성하기 위해서 제 2 전극 물질층을 형성 및 패터닝하고,

. 강유전체층(22B)을 구성하기 위해 강유전체 박막을 형성,

. 강유전체층(22A) 및 강유전체층(22B)을 형성하기 위해 강유전체 박막의 결정화 촉진을 위한 열처리를 수행,

. 메모리 셀(MC_11M, MC_13M, MC_21M, MC_23M)을 형성하기 위해, 제 1 전극(21B)을 구성하는 제 1 전극 물질층의 형성 및 패터닝하고, 이어서,

. 층간 절연층(26)을 형성,

. 제 1 전극(31A)를 형성하기 위해 제 1 전극 물질층을 형성,

. 강유전체층(32A)를 구성하기 위해 강유전체 박막을 형성,

. 제 1 전극(31A)을 구성하기 위해 제 1 전극물질층을 패터닝하고 강유전체층(32A)을 구성하기 위해 강유전체 박막을 패터닝하며,

. 제 2 전극(33)을 구성하기 위해서 제 2 전극 물질층을 형성 및 패터닝하고,

. 강유전체층(32B)을 구성하기 위해 강유전체 박막을 형성,

. 강유전체층(32A) 및 강유전체층(32B)을 형성하기 위해 강유전체 박막의 결정화 촉진을 위한 열처리를 수행하고,

. 메모리 셀(MC_12M, MC_14M, MC_22M, MC_24M)을 형성하기 위해, 제 1 전극(31B)을 구성하는 제 1 전극 물질층의 형성 및 패터닝한다.

예 7에서 비휘발성 메모리는 도 19의 등가회로에 도시한 바와 같이 변경될 수 있다. 이 경우에 메모리 어레이 구성의 마진 크기에서, 행 방향의 크기는 플레이트 라인(PL_m)의 최소 피치에 의해 정해지며, 1 플레이트 라인과 1 비트 라인(BL₁, BL₂)으로 둘러싸인 영역에 4비트가 저장된다. 따라서 마진의 크기는 2F²이다. 또한, 행 어드레스는 4개의 워드 라인(WL₁ 내지 WL₄)과 8개의 플레이트 라인(PL_M)의 2차원 매트릭스를 통해 선택된다. 즉, 행 방향으로 32비트가 4개의 워드 라인과 8개의 플레이트를 통해 액세스될 수 있고, 행-어드레스 선택에 필요한 드라이버 수는 어드레스당 0.375일 수 있다. 따라서, 종래의 메모리 셀 구조에 비해, 구동 신호 라인 수가 감소될 수 있고, 주변 회로 수가 현격히 감소될 수 있다.

예 8

예 8은 본 발명에 제 7 특징에 따른 비휘발성 메모리에 관한 것이다. 구체적으로, 예 8의 비휘발성 메모리의 메모리 유닛은 일본 공개특허공보 제121032/1997호에 개시된 구조를 갖는다. 도 21은 예 8에서 비휘발성 메모리의 회로도를 도시한 것이고, 도 22는 이의 개략적인 부분 단면도를 도시한 것이다.

예 8에서 비휘발성 메모리는 강유전체층을 갖는 캐패시터 부재를 갖는 복수의 메모리 셀(MC_1M 또는 MC_2M)(예를 들면, M=4)을 배열함으로써 형성된 메모리 유닛(MU₁ 또는 MU₂)을 가지며, 선택된 메모리 셀이 액세스될 때 비선택된 메모리 셀에서 교란이 일어나는 구조를 갖는다. 또한, 비휘발성 메모리는 캐패시터 부재에 접속되어 있고 출력이 음의 온도(negative temperature) 특성을 갖는 전원 회로(60)를 갖는다. 상기한 "출력이 음의 온도 특성을 갖는다"라는 것은 비휘발성 메모리의 동작온도가 증가함에 따라 출력 전압이 감소하는(낮아지는) 특성을 의미한다. 구체적으로, 메모리 셀(MC_1M, MC_2M)을 구성하는 캐패시터 부재 각각의 한 단부는 비트 라인(BL₁ 또는 BL₂)에 접속되고, 다른 단부는 플레이트 라인(PL_M)(M=4)에 접속되며, 전원 회로(60)(구체적으로, 감지 증폭기(SA)에 포함된)는 비트 라인(BL₁, BL₂)에 접속되고, 또다른 전원 회로(60)(구체적으로, 플레이트 라인 디코더/드라이버(PD)에 포함된)는 플레이트 라인(PL_M)에 접속된다.

예 8에서 비휘발성 메모리는 비트 라인(BL₁), 선택용 트랜지스터(TR₁), M개(예 8에선 M = 4)의 메모리 셀(MC_1m), 및 M개의 플레이트 라인(PL_m)(m=1, 2, 3, 4)을 포함한다. 메모리 셀(MC_1m) 각각은 제 1 전극(하부 전극)(21), 강유전체층(22) 및 제 2 전극(상부 전극)(22)을 포함한다. 메모리 셀(MC_1m)의 제 1 전극(21)은 메모리 유닛(MU₁)에서 공통이며, 공통 제 1 전극(21)(공통 노드(CN₁)라 함)은 선택용 트랜지스터(TR₁)를 통해 비트 라인(BL₁)에 접속된다. 제 2 전극(23)은 플레이트 라인(PL_m)에 접속된다. 메모리 셀(MC_1m)은 절연막(26)로 덮여있다.

또한, 예 8에서 비휘발성 메모리는 비트 라인(BL₂), 선택용 트랜지스터(TR₂), M개(예 8에선 M = 4)의 메모리 셀(MC_2m), 및 M개의 플레이트 라인(PL_m)(m=1, 2, 3, 4)을 포함한다. 메모리 셀(MC_2m) 각각은 제 1 전극(하부 전극)(21), 강유전체층(22) 및 제 2 전극(상부 전극)(22)을 포함한다. 메모리 셀(MC_2m)의 제 1 전극(21)은 메모리 유닛(MU₂)에서 공통이며, 공통 제 1 전극(21)(공통 노드(CN₂)라 함)은 선택용 트랜지스터(TR₂)를 통해 비트 라인(BL₂)에 접속된다. 제 2 전극(23)은 플레이트 라인(PL_m)에 접속된다. 도 22의 개략적인 부분 단면도에서, 비트 라인(BL₂), 선택용 트랜지스터(TR₂) 및 메모리 셀(MC_2m)은 도 22의 지면에 수직한 방향으로 비트 라인(BL₁), 선택용 트랜지스터(TR₁) 및 메모리 셀(MC_1m)에 인접해 있다.

메모리 셀(MC_2m)에 대한 플레이트 라인(PL_m)은 메모리 셀(MC_1m)에 대한 플레이트 라인(PL_m)에 공통이며, 플레이트 라인 디코더/드라이버(PD)에 접속된다. 또한, 선택용 트랜지스터(TR₁, TR₂)의 게이트 전극은 공통 워드 라인(WL)에 접속되며, 워드 라인(WL)은 워드 라인 디코더/드라이버(WD)에 접속된다. 또한, 비트 라인(BL₁, BL₂)는 감지 증폭기(SA)에 접속된다.

도 22는 선택용 트랜지스터(TR₁) 및 선택용 트랜지스터(TR'₁)과 더불어 메모리 셀(MC_1m), 및 비트 라인(BL₁)의 연신방향으로 인접한 메모리 셀(MC'_1m)의 부분을 도시한 것이다. 비트 라인(BL₁)의 연신방향으로 인접한 메모리 셀(MC_1m, MC'_1m...)은 비트 라인(BL₁)을 공유한다.

그리고, 상보 데이터는 한 쌍의 메모리 셀(MC_1m, MC_2m)(m=1, 2, 3, 4)에 기억된다.

예 8에서 비휘발성 메모리로부터 데이터를 판독하는 일 예를 이하 설명한다. 예를 들면, 데이터는 한 쌍의 메모리 셀(MC₁₁, MC₂₁)로부터 판독되고, 데이터 "1"은 한 쌍의 메모리 셀(MC₁₁)에 기억되며, 데이터 "0"은 메모리 셀(MC₂₁)에 기억되는 것으로 가정한다. 도 23은 동작파형을 도시한 것이다. 도 23에서, 괄호 내 숫자는 후술되는 단계 번호에 상응한다.

(8-1) 대기상태에서, 모든 비트 라인, 모든 워드 라인 및 모든 플레이트 라인은 접지된다. 이어서, 접지라인(도시없음) 및 비트 라인(BL₁, Bl₂)는 전기적으로 분리되어 비트 라인(BL₁, BL₂)이 부동상태에 있게 한다.

(8-2) 데이터가 판독될 때, 워드 라인(WL)은 하이레벨로 되어, 선택용 트랜지스터(TR₁, TR₂)는 온-상태로된다. 동시에, V_cc가 선택된 플레이트 라인(PL₁)에 인가되고, (1/2)V_cc는 비선택된 플레이트 라인(PL_m(m=2, 3, 5))에 인가되어, 이에 의해서, 이미 데이터 "1"를 기억하고 잇는 메모리 셀(MC₁₁)로부터 반전 방전이 해제되고, 결국, 비트 라인(BL₁)과 비트 라인(BL₂) 사이에 전위차가 일어난다. 이어서, 감지 증폭기(SA)는 활성화되어 비트 라인(BL₁)과 비트 라인(BL₂) 간 전위차를 데이터로서 판독한다.

(8-3) 이어서, 비트 라인(BL₁, BL₂)은 감지 증폭기(SA)에 의해 충방전되고, V_cc는 비트 라인(BL₁)에 인가되고 0볼트는 비트 라인(BL₂)에 인가된다. 결국, 데이터 "0"이 메모리 셀(MC₂₁)에 재기록된다.

(8-4) 이어서, 플레이트 라인(PL₁)은 0볼트로 되고, 이에 의해서, 데이터 "1"이 메모리 셀(MC₁₁)에 재기록된다.

(8-5) 데이터 판독이 종료되었을 때, 비트 라인(BL₁, Bl₂)는 0볼트가 될 때까지 방전되고, 플레이트 라인(PL_m)(m=2, 3, 4)는 0볼트가 될 때까지 방전된다.

상기 순서에 따라, 비선택된 메모리 셀(MC_1m, MC_2m(m=2, 3, 4))의 캐패시터 부재에 미치는 교란이 항시 (1/2)V_cc 이하로 되도록 제어된다.

감지 증폭기(SA)에 포함된 것으로, 비트 라인(BL₁, BL₂)에 전압을 공급하는 전원 회로(60), 및 플레이트 라인 디코더/드라이버(PD)에 포함된 것으로 플레이트 라인(PL_M)에 전압을 인가하는 또다른 전원 회로(60)에서, 이들로부터의 출력들은 음의 온도 특성을 갖는다. 이들 전원 회로(60)의 구성의 예를 이하 설명한다.

도 24a의 회로도에 도시한 바와 같이, 전원 회로(60)는 기준 전압 회로(61), 기준 전압 회로(61)로부터 출력된 기준 전압[예를 들면, V_cc 또는 (1/2)V_cc]과 출력 전압 간 전위차를 검출하는 비교기(70), 및 비교기(70)로부터 출력 전압에 따라 비교기(70)로부터의 출력 전압에 네가티브 피드백, 예를 들면 비교결과에 따라 PMOS형 FET(73)을 제어하기 위한 피드백 루프를 적용하는 회로를 포함한다. 구체적으로, 전원 회로(60)는 기준 전압 회로(61)로부터 출력된 기준 전압이 입력되는 제 1 입력부를 갖는 비교기(70), 및 비교기(70)로부터 출력 전압이 입력되는 게이트부와 비교기(70)의 제 2 입력부와 캐패시터 부재에 접속된 드레인 영역을 갖는 PMOS형 FET(73)을 포함한다. 구체적으로, PMOS형 FET(73)의 드레인 영역은 비트 라인(BL₁ 또는 BL₂) 또는 플레이트 라인(PL_m)에 접속된다. 비교기(70)은 예를 들면 전류 미러 차동 증폭기로 구성될 수 있다.

과잉 전류가 V_DL 단자(74)에서 접지로 흐르려 할 때, PMOS형 FET(73)은 일종의 임피던스로서 작용하여, PMOS형 FET(73)의 드레인 전압은 마이너스측으로 변한다. 출력 전압이 기준 전압 이하가 되기 시작할 때, PMOS형 FET(73)의 게이트 전압은 낮아지게 되고, PMOS형 FET(73)은 온-상태로 되어 출력을 충전하기 시작하여 전류를 부하에 공급하게 된다. 충전이 일정 레벨에 도달하고 출력 전압이 기준 전압보다 높아지게 되었을 때, PMOS형 FET(73)의 게이트 전압이 이번에는 증가하여, PMOS형 FET(73)는 오프-상태로 되어 충전을 종료하게 되고, 이에 의해서 PMOS형 FET(73)로부터의 출력 전압[예를 들면, V_cc 또는 (1/2)V_cc]이 안정화될 수 있다.

도 24b의 회로도에 도시한 바와 같이, 기준 전압 회로(61)는 한 단부가 전원(V_DD)에 접속된 제 1 저항 소자(62) 및 한 단부가 제 1 저항 소자(62)의 다른 단부에 접속되고 다른 단부는 접지된 제 2 저항 소자(63)를 포함한다. 기준 전압은 제 1 저항 소자(62)와 제 2 저항 소자(63)의 접속부로부터 출력된다. 제 1 저항 소자(62)는 저항 재료로 형성되고, 제 2 저항 소자(63)은 드레인부 및 게이트부가 단락회로로 된 적어도 하나의 PMOS형 FET로 형성된다.

도 24b에 도시한 실시예에서, 제 2 저항 소자(63)는 3개의 PMOS형 FET가 직렬로 접속된 구조를 가지며, 각각의 PMOS형 FET가 V_th의 임계전압을 가질 때, 제 1 저항 소자(62)가 충분히 높은 값을 가질 때 출력되는 기준 전압은 3V_th이다. MOS형 FET의 임계전압 V_th은 일반적으로 음의 온도 특성(즉, 저항값이 온도증가에 따라 감소하는)을 갖는다. 제 2 저항 소자(63)를 구성하는 PMOS형 FET의 단(stage) 수 및 PMOS형 FET를 구성하는 여러 가지 반도체 영역의 불순물 농도가 조정되고, 이에 의해서, 제 2 저항 소자(63)엔 원하는 저항값과 원하는 음의 온도 특성이 부여될 수 있다.

도 25b는 또다른 유형의 기준 전압 회로(61A)를 도시한 것이다. 기준 전압 회로(61A)에서, 제 1 저항 소자(64) 및 제 2 저항 소자(65)는 음의 온도 특성(즉, 저항값이 온도증가에 따라 감소)을 가지며, 온도 변화에 기초하여 제 2 저항 소자(65)의 저항값 변화의 절대값은 온도 변화에 기초하여 제 1 저항 소자(64)의 저항값 변화의 절대값보다 크다. 구체적으로, 제 1 저항 소자(64) 및 제 2 저항 소자(65)는 저항 재료로 형성된다. 보다 구체적으로, 제 1 저항 소자(64)를 구성하는 반도체층의 불순물 특성보다 낮은 농도를 갖는 불순물로 도핑된 반도체층(예를 들면, 다결정 실리콘층)으로 제 1 저항 소자(64)가 형성되는 구성이 채용될 수 있다. 대안으로, 기준 전압 요소(64)는, 온도 변화에 기초하여 저항값의 변화량이 다결정 실리콘층에 Ge를 이온주입하여 밴드갭을 협소하게 함으로써 감소된 Si-Ge 반도체층으로 형성된 제 1 저항 소자(64)와, Si 반도체층(구체적으로, 다결정 실리콘층)으로 형성된 제 2 저항 소자(65)으로 구성될 수도 있다. 이러한 구성에서, 비휘발성 메모리의 동작온도가 증가할 때, 제 2 저항 소자(65)의 전압강하는 동작온도가 증가하기 전에 것보다 작아지게 되고, 결국, 기준 전압 회로(61A)로부터 출력되는 기준 전압이 감소한다.

도 25b는 또다른 유형의 기준 전압 회로(61B)를 도시한 것이다. 기준 전압 회로(61B)에서, 제 1 저항 소자(66)는 양의 온도 특성(즉, 저항값이 온도증가에 따라 증가)을 가지며, 제 2 저항 소자(67)는 음의 온도 특성(즉, 저항값이 온도증가에 따라 감소)을 갖는다. 구체적으로, 제 1 저항 소자(66)는 게이트부가 접지된 PMOS형 FET로 형성되고, 제 2 저항 소자(67)는 불순물이 도핑된 반도체층으로 형성된 저항 재료로 형성된다. 이러한 제 1 저항 소자(66)는 전압에 의존하지 않고 직선처럼 변하는 저항값(구체적으로, 채널 저항값)을 가지며, 양의 온도 특성을 갖는다. 따라서, 이러한 구성에서, 비휘발성 메모리의 동작온도가 증가할 때, 제 2 저항 소자(67)에서의 전압강하는 동작온도가 증가하기 전의 것보다 작아지게 되고, 결국, 기준 전압 회로(61B)로부터 출력되는 기준 전압이 감소한다.

전원 회로로부터의 출력 전압이 20℃의 비휘발성 메모리 동작온도에서 1.5볼트이고, 105℃의 비휘발성 메모리 동작온도에서 1.0볼트라고 가정할 때, 메모리 셀의 캐패시터 부재는 임의의 동작온도에서 적어도 6μC/cm²의 신호전하를 보유할 수 있고, 비선택된 메모리 셀 내 어떠한 데이터가 소실될 수 없다.

여러 가지 유형의 전술한 전원 회로 및 전술한 기준 전압 회로는 공지의 방법으로 만들어질 수 있다. 전원 회로는 경우에 따라서 기준 전압 회로(61, 61A, 61B) 중 임의의 것으로 구성될 수 있다. 전원 회로는 감지 증폭기(SA)만에 포함될 수도 있고, 아니면 플레이트 라인 디코더/드라이버 PD만에 포함될 수도 있다. 전원 회로로부터의 출력 전압이 감지 증폭기(SA) 및/또는 플레이트 라인 디코더/드라이버(PD)에 공급되는 구성이 채용될 수 있다. 전술한 것은 이하 기술되는 예에서 설명될 비휘발성 메모리에 적용될 수 있다.

예 8에서 비휘발성 메모리에서, 한 쌍의 메모리 셀(MC_1m, MC_2m)에 상보 데이터가 기억되는 것이 설명되었다. 그러나, 더미 셀에 데이터 "1"을 판독하기 위한 전위와 데이터 "0"을 판독하기 위한 전위 간 중간레벨의 기준 전위를 기준측 비트 라인에 제공함으로써 메모리 셀 당 1비트가 기억될 수 있다. 도 26은 이 경우의 회로도를 도시한 것이다. 도 21에 도시한 구성과는 달리, 비휘발성 메모리의 이러한 변형에서, 선택용 트랜지스터(TR₁) 및 선택용 트랜지스터(TR₂)는 각각 워드 라인(WL₁, WL₂)에 접속되며, 이들 워드 라인(WL₁, WL₂)는 워드 라인 디코더/드라이버(WD)에 접속된다.

예 1 내지 7 중 어느 하나에서 설명된 비휘발성 메모리의 메모리 유닛 또는 서브-메모리 유닛의 구조는 예 8에서 설명된 비휘발성 메모리에 적용될 수 있다.

예 9

예 9는 본 발명의 제 8 특징에 따른 비휘발성 메모리에 관한 것이다. 예 9의 비휘발성 메모리는 구체적으로 예 8에서 설명된 메모리 유닛과 유사한 메모리 유닛을 가지며, 메모리 유닛은 도 22에 도시한 바와 같은 개략적인 부분 단면도를 가지므로 메모리 유닛의 상세한 설명은 생략한다.

도 27은 예 9에서의 비휘발성 메모리의 회로도를 도시한 것이다. 예 9의 비휘발성 메모리에서, 메모리 셀(MC_1M 또는 MC_2M)을 구성하는 캐패시터 부재 각각의 한 단부는 비트 라인(BL₁ 또는 BL₂)에 접속되고, 그 다른 단부는 플레이트 라인(PL_m)에 접속된다. 그리고, 클램프 전압(클램프 전위)이 음의 온도 특성을 갖는 클램프 회로(80)는 비트 라인(BL₁, BL₂)에 접속된다. 이러한 구성에서, 감지 증폭기(SA)는 예 8에 설명된 전원 회로(60)를 포함할 필요는 없다. 예 8에 설명된 전원 회로(60)가 감지 증폭기(SA)에 포함될 때, 전기전류를 공급하는 전원 회로의 능력이 불충분할 때 무용한 잡음이 발생하므로, 데이터 판독시 에러가 일어날 수 있다. 이러한 경우, 기존의 감지 증폭기(SA)를 감지 증폭기(SA)로서 사용하고, 비트 라인(BL₁, BL₂)에서 전압(전위)을 클램프하는 클램프 회로(80)가 비트 라인(BL₁, BL₂)에 접속될 수 있다.

클램프 전압이 음의 온도 특성을 갖는 클램프 회로(80)는, 도 28의 회로도에 도시한 바와 같이 드레인부와 게이트부가 단락회로로 된 PMOS형 FET(81)가 직렬로 접속된 구성을 갖는 종래의 클램프 회로로 구성될 수 있다. 클램프 회로(80)를 구성하는 PMOS형 FET의 단(stage) 수와 PMOS형 FET를 구성하는 여러 가지 반도체 영역의 불순물 농도를 조정함으로써 클램프 회로(80)에 원하는 클램프 전압값 및 원하는 음의 온도 특성이 부여될 수 있다.

클램프 전압이 음의 온도 특성을 갖는 상기 클램프 회로(80)는 비트 라인(BL₁, BL₂)에 접속되고, 이에 의해서, 비휘발성 메모리의 동작온도가 높을 때 비트 라인은 로우 전압(전위)으로 클램프되고, 비휘발성 메모리의 동작온도가 낮을 때 비트 라인은 하이 전압(전위)으로 클램프된다. 따라서, 비휘발성 메모리의 동작온도가 높아지게 되고 고압의 전압이 감소할지라도, 비트 라인의 전압(전위)은 로우 전압(전위)으로 클램프될 수 있다. 결국, 비선택된 메모리 셀의 캐패시터 부재의 전하 반전이 방지될 수 있다.

바람직하게, 플레이트 라인에 전압을 인가하는 전원 회로는 음의 온도 특성을 갖는 출력을 갖는다. 구체적으로, 예 8에서 설명된 전원 회로(60) 및 여러 가지 기준 전압 회로(61, 61A, 61B)은 예 9의 비휘발성 메모리에 제공되는 것이 바람직하다.

예 9의 비휘발성 메모리는 예 8의 비휘발성 메모리의 변형의 구성을 갖도록 변경될 수 있다.

예 1 내지 7 중 어느 하나에서 설명된 비휘발성 메모리의 메모리 유닛 또는 서브-메모리 유닛의 구성은 예 9에 설명된 비휘발성 메모리에 적용될 수 있다.

예 10

예 10은 본 발명의 제 9 및 제 10 특징에 따른 비휘발성 메모리에 관한 것이다. 도 29는 예 10에서 비휘발성 메모리의 회로도를 도시한 것이고, 도 30은 비휘발성 메모리를 구성하는 여러 가지 트랜지스터의 개략적인 레이아웃을 도시한 것이고, 도 31 및 도 32는 비휘발성 메모리의 개략적인 부분 단면도를 도시한 것이다. 도 30에서, 여러 가지 트랜지스터의 영역은 점선으로 둘러싸여 있고, 활성영역 및 배선은 실선으로 표시되어 있으며, 게이트 전극 또는 워드 라인은 쇄선으로 표시되어 있다. 도 31에 도시한 비휘발성 메모리의 개략적인 부분 단면도는 도 30에서 라인 A-A을 따라 취해진 것이고, 도 32에 도시한 비휘발성 메모리의 개략적인 부분 단면도는 도 30에서 B-B라인을 따라 취해진 것이다.

예 10에서 비휘발성 메모리는 소위 게인 셀형(gain cell type) 비휘발성 메모리이며, 비트 라인(BL), 기록용 트랜지스터(본 발명의 제 10 특징에 따른 비휘발성 메모리의 소자로 본 발명의 제 9 특징에 따른 비휘발성 메모리의 선택용 트랜지스터에 대응함)(TR_W), M개의 메모리 셀(MCM)을 포함하는 메모리 유닛(MU)(M≥2이고 예 10에서 M =8), 및 M개의 플레이트 라인(PL_M)을 포함한다. 메모리 셀(MC_M) 각각은 제 1 전극(21), 강유전체층(22) 및 제 2 전극(23)을 포함한다. 메모리 유닛(MU)을 구성하는 메모리 셀(MCM)의 제 1 전극(21)은 메모리 유닛(MU)에서 공통이다. 공통 제 1 전극(공통 노드(CN))은 기록용 트랜지스터(TR_W)을 통해 비트 라인(BL)에 접속된다. 메모리 셀(MC_m)을 구성하는 제 2 전극(23)은 플레이트 라인(PL_m)에 접속된다. 각각의 메모리 셀(MC_M)은 절연막(26A)으로 덮여있다. 비휘발성 메모리의 메모리 유닛(MU)을 구성하는 메모리 셀의 수(M)는 8개로 한정되지 않으며, M≥2을 만족하는 한 임의의 개수이다. 이 수는 바람직하게는 2의 멱지수이다(M = 2, 4, 8, 16...).

또한, 예 10에서 비휘발성 메모리는 공통 제 1 전극의 전위변화를 검출하여 검출 결과를 전류 또는 전압으로서 비트 라인에 전송하는 신호 검출 회로를 갖는다. 즉, 이것은 검출용 트랜지스터(TR_S) 및 판독용 트랜지스터(TR_R)을 갖는다. 신호 검출 회로는 검출용 트랜지스터(TR_S) 및 판독용 트랜지스터(TR_R)을 포함한다. 그리고, 검출용 트랜지스터(TR_S)의 한 단부는 소정의 전위(V_CC)을 갖는 배선(예를 들면, 불순물층으로 형성된 전원 라인)에 접속되며, 다른 단부는 판독용 트랜지스터(TR_R)을 통해 비트 라인(BL)에 접속된다. 각 메모리 셀(MC_m)에 기억된 데이터를 판독할 때, 판독용 트랜지스터(TR_R)는 연속 상태로 되고, 검출용 트랜지스터(TR_S)는 각각의 메모리 셀(MC_m)에 기억된 데이터에 따라 제 1 전극(공통 노드(CN))에서 발생된 전위에 의해 제어된다.

구체적으로, 여러 가지 트랜지스터는 MOS형 FET로 구성되며, 기록용 트랜지스터(TR_W)(선택용 트랜지스터)의 일 소스/드레인 영역은 절연층(16)에 형성된 접촉홀(15)을 통해 비트 라인(BL)에 접속되며, 다른 소스/드레인 영역은 절연층(16)에 형성된 개구부(17)에 형성된 접촉홀(18)을 통해 제 1 전극(공통 노드(CN))에 접속된다. 또한, 검출용 트랜지스터(TR_S)의 일 소스/드레인 영역은 소정의 전위(V_CC)를 갖는 배선에 접속되며, 그 다른 소스/드레인 영역은 판독용 트랜지스터(TR_R)의 일 소스/드레인 영역에 접속된다. 보다 구체적으로, 검출용 트랜지스터(TR_S)의 다른 소스/드레인 영역 및 판독용 트랜지스터(TR_R)의 일 소스/드레인 영역 일 소스/드레인 영역을 점유(공유)하며, 또한, 판독용 트랜지스터(TR_R)의 다른 소스/드레인 영역은 접촉홀(15)을 통해 비트 라인(BL)에 접속된다. 또한, 공통 제 1 전극(공통 노드(CN) 또는 기록용 트랜지스터(TR_W)의 다른 소스/드레인)은 개구부(17A)에 만들어진 접촉홀(18A)을 통해 검출용 트랜지스터(TR_S)의 게이트 전극 및 워드 라인(WL_S)에 접속된다. 또한, 기록용 트랜지스터(TR_W)의 게이트 전극에 접속된 워드 라인(WL_W) 및 판독용 트랜지스터(TR_R)의 게이트 전극에 접속된 워드 라인(WL_R)은 워드 라인 디코더/드라이버(WD)에 접속된다. 각각의 플레이트 라인(PL_m)은 플레이트 라인 디코더/드라이버(PD)에 접속된다. 또한, 비트 라인(BL)은 감지 증폭기(SA)에 접속된다.

먼저, 예 10에서 비휘발성 메모리에 데이터를 기록하는 동작을 이하 설명한다. 일 예로서, 플레이트 라인(PL₁)에 접속된 메모리 셀(MC₁)에 데이터가 기록된다고 가정한다. 도 33은 동작파형을 도시한 것이다. 도 33 및 후술하는 도 34에서, 괄호 내 숫자는 이하 설명하는 단계의 번호에 상응한다.

(10-1A) 대기상태에서, 워드 라인 및 모든 플레이트 라인은 0볼트를 갖는다. 또한, 공통노드(CN)은 0볼트를 가지며 부동상태에 있다.

(10-2A) 데이터 기록이 시작될 때, 선택된 플레이트 라인(PL₁)은 V_cc전위를 갖게 되고, 비선택된 플레이트 라인(PL_k(k = 2, 3...8)은 (1/2)V_cc전위를 갖게 되고, 이에 의해서, 부동상태의 공통 노드(CN)의 전위는 플레이트 라인(PL_M)과의 결합에 기인하여 대략 (1/2)V_cc에 가까이 증가한다. 데이터 "1"이 선택된 메모리 셀에 기록될 때, 비트 라인(BL)은 V_cc전위를 갖게 되고, 데이터 "0"이 기록될 때 비트 라인(BL)은 0볼트 전위를 갖게 된다.

(10-3A) 이어서, 기록용 트랜지스터(TR_W)가 온-상태로 되고, 이에 의해서, 데이터 "1"이 선택된 메모리 셀에 기록될 때, 공통 노드의 전위는 V_cc로 되고, 데이터 "0"이 기록될 때는 0볼트로 된다. 선택된 플레이트 라인(PL₁)이 V_cc의 인가 상태에 있기 때문에, 공통 노드가 0볼트의 전위를 가질 때, 선택된 메모리 셀에 데이터 "0"이 기록된다. 반면, 공통 노드가 V_cc의 전위를 가질 때는, 선택된 메모리 셀엔 어떠한 데이터도 기록되지 않는다.

(10-4A) 이어서, 선택된 플레이트 라인(PL₁)은 0볼트 전위를 갖게 된다. 공통 노드가 V_cc의 전위를 가질 때, 선택된 메모리 셀에 데이터 "1"이 기록된다. 선택된 메모리 셀에 데이터 "0"이 이미 기록되어 있을 때는, 선택된 메모리 셀에선 어떠한 변화도 일어나지 않는다.

(10-5A) 다음에, 0볼트가 비트 라인(BL)에 인가된다.

(10-6A) 또한, 비선택된 플레이트 라인(PL_k)은 0볼트를 갖게 되고, 기록용 트랜지스터(TR_W)은 오프-상태로 된다.

데이터가 다른 메모리 셀((MC_m)(m = 2, 3...8)에 기록될 때, 상기 과정이 반복된다. 상기 기록동작에서, 비선택된 메모리 셀에서는 (±1/2)V_cc의 교란이 일어난다. 그러나, V_cc의 값을 적합하게 설정함으로써, 비선택된 메모리 셀(MC_k)의 데이터 소실이 신뢰성 있게 방지될 수 있다.

예 10에서 비휘발성 메모리로부터 데이터를 판독하고 이에 재기록하는 동작을 이하 기술한다. 예로서, 데이터는 플레이트 라인(PL₁)에 접속된 메모리 셀(MC₁)로부터 판독되고, 데이터가 재기록된다고 가정한다. 도 34는 동작 파형을 도시한 것이다.

(10-1B) 대기상태에서, 비트 라인, 워드 라인, 및 모든 플레이트 라인은 0볼트를 갖는다. 또한, 공통 노드(CN)는 0볼트를 가지며 부동상태에 있다.

(10-2B) 데이터가 판독될 때, 선택된 플레이트 라인(PL₁)에 V_cc가 인가된다. 이 경우 선택된 메모리 셀(MC₁)에 이미 데이터 "1"이 기억되어 있을 때는 강유전체층에서 분극 반전이 일어나고, 축적된 전하량이 증가하여 공통 노드의 전위가 증가한다. 반면 선택된 메모리 셀(MC₁)에 데이터 "0"이 기억되어 있을 때는, 강유전체층에서 어떠한 분극 반전도 일어나지 않으며, 공통 노드(CN)의 전위는 전혀 또는 거의 증가하지 않는다. 즉, 강유전체층을 통해 공통 노드(CN)이 복수의 비선택된 플레이트 라인(PL_k)에 결합되어 있기 때문에, 공통 노드(CN)의 전위는 상대적으로 0볼트에 가까운 레벨로 유지된다. 상기 방식으로, 선택된 메모리 셀(MC₁)에 기억된 데이터에 따라 공통 노드(CN)의 전위에서 변화가 일어나므로, 선택된 메모리 셀의 강유전체층에는 이의 분극 반전에 충분한 전계가 제공될 수 있다.

(10-3B) 이어서, 비트 라인(BL)은 부동상태로 되고, 판독용 트랜지스터(TR_R)는 온-상태로 된다. 반면, 공통 제 1 전극(공통 노드(CN))에서 메모리 셀(MC₁)에 기억된 데이터에 기초하여 일어나는 전위에 의해 검출용 트랜지스터(TR_S)의 동작이 제어된다. 구체적으로, 선택된 메모리 셀(MC₁)에 기억된 데이터에 기초하여 공통 제 1 전극(공통노드(CN))에서 고전위가 발생하면, 검출용 트랜지스터(TR_S)는 연속 상태가 된다. 검출용 트랜지스터(TR_S)의 트랜지스터의 일 소스/드레인은 V_cc의 전위를 갖는 배선에 접속되어 있기 때문에, 배선에서 비트 라인(BL)로 검출용 트랜지스터(TR_s) 및 판독용 트랜지스터(TR_R)을 통해 전류가 흐르고, 비트 라인(BL)의 전위가 증가한다. 즉, 제 1 전극(공통 노드(CN))이 신호 검출 회로의 전위변화에 대해 검출되고, 검출 결과는 비트 라인(BL)에 전압(전위)로서 전송된다. 이 경우, 비트 라인(BL)은 대략 (V_g-V_th)의 전위를 가지며, 여기서 V_th는 검출용 트랜지스터(TR_S)의 임계전압이고 V_g는 검출용 트랜지스터(TR_S)의 전위(즉, 공통 노드(CN)의 전위)이다. 검출용 트랜지스터(TR_S)가 디프레션형 NMOS FET일 때, 임계전압(V_th)는 음의 값으로 된다. 이러한 식으로 하여, 비트 라인(BL)에의 부하의 대소에 관계없이 안정된 감지 신호량이 보장될 수 있다. 검출용 트랜지스터(TR_S)는 PMOS-FET로 형성될 수 있다.

(10-4B) 이어서, 판독용 트랜지스터(TR_R)는 오프-상태로 된다. 그리고, 비트 라인(BL)의 전위는 감지 증폭기(SA)에 의해 래치되고, 감지 증폭기(SA)는 데이터를 증폭하도록 활성화되고, 이에 의해 데이터 판독 동작이 완료된다.

상기 동작에서, 선택된 메모리 셀에 이미 기억된 데이터가 한번 소실되므로, 데이터가 재기록될 것이다.

(10-5B) 이 목적을 위해서, 비트 라인(BL)은 감지 증폭기(SA)에 의해 충전 및 방전되고 V_cc 또는 0볼트가 비트 라인(BL)에 인가된다.

(10-6B) 이어서, 비선택된 플레이트 라인(PL_k(k = 2, 3...8))의 전위는 (1/2)V_cc로 된다.

(10-7B) 이어서, 기록용 트랜지스터(TR_W)는 온-상태로 되고, 이에 의해서 공통 노드(CN)는 비트 라인(BL)의 전위와 동일한 전위를 갖게 된다. 즉, 선택된 메모리 셀(MC₁)에 기억된 데이터가 "1"일 때, 공통 노드(CN)은 V_cc 전위를 갖게 되고, 선택된 메모리 셀(MC₁)에 기억된 데이터가 "0"일 때, 공통 노드(CN)는 0볼트의 전위를 갖게 된다. 선택된 플레이트 라인(PL₁)은 V_cc 전위를 유지하므로, 공통 노드(CN)가 0볼트의 전위를 가질 때, 데이터 "0"이 선택된 메모리 셀(MC₁)에 재기록된다.

(10-8B) 이어서, 선택된 플레이트 라인(PL₁)은 0볼트 전위를 갖게 된다. 따라서, 공통 노드(CN)가 V_cc의 전위를 갖기 때문에, 선택된 메모리 셀(MC₁)에 이미 기억된 데이터가 "1"일 때 데이터 "1"이 재기록된다. 선택된 메모리 셀(MC₁)에 이미 데이터 "0"이 재기록되어 있을 때는, 선택된 메모리 셀에선 어떠한 변화도 일어나지 않는다.

(10-9B) 이어서, 비트 라인(BL)은 0볼트로 된다.

(10-10B) 마지막으로, 비선택된 플레이트 라인(PL_1k)은 0볼트로 되고, 기록용 트랜지스터(TR_W)은 오프-상태로 된다.

데이터가 다른 메모리 셀(MC_m(m = 2, 3...8))로부터 판독 및 이에 재기록될 때, 상기 과정이 반복된다.

상기 단계 (10-2B)에서, 메모리 유닛(MU)을 구성하는 메모리 셀의 수(M)는 선택된 메모리 셀의 강유전체층에 충분히 큰 전계를 제공하여 강유전체층에서 분극 반전이 신뢰성 있게 발생하도록 하는 개수일 필요가 있다. 즉, M값이 너무 작을 때, 부동상태에서 제 1 전극의 전위는 단계 (10-2B)에서 V_cc가 선택된 플레이트 라인(PL₁)에 인가될 때 제 2 전극과 제 1 전극과의 결합에 기인하여 큰 범위로 증가하여, 제 2 전극과 제 1 전극 간에 어떠한 충분한 전계도 형성되지 않고, 따라서 분극 반전이 더 이상 강유전체층에서 일어나지 않는다. 제 1 전극에서 나타나는 전위("신호전위"라 함)는 축적된 전하량을 부하 용량으로 나누어 얻어진 값이다. 따라서, M값이 너무 클 때, 제 1 전극에서 나타나는 전위는 너무 작다.

도 35는 M값과 신호전위 간 관계의 시뮬레이션 결과를 도시한 것이다. 시뮬레이션에서, 메모리 셀 수(M)와 도 29에 도시한 회로에서 신호전위 간 관계는 메모리 셀에서 강유전체층의 발견된 히스테리시스값에 기초하여 결정되었다. 메모리 셀을 구성하는 강유전체층 각각은 0.5㎛²의 면적을 갖고 있고, 메모리 셀 이외의 공통 노드(CN)은 2fF의 부하용량(주로, 검출용 트랜지스터(TR_S)의 게이트 용량)을 가졌으며, 전원은 2.5볼트의 전압 V_cc를 가졌다.

V_cc가 선택된 플레이트 라인(PL₁)에 인가되고, 데이터 "1"이 선택된 메모리 셀에 이미 기억되어 있을 때, 강유전체의 분극이 반전되는 방향으로 제 1 전극과 제 2 전극 간에 전계가 발생한다. 따라서, 상기 선택된 메모리 셀로부터의 신호 전위(부동상태에서 제 1 전극에 나타나는 전위 및 검출용 트랜지스터(TR_S)의 게이트 전극에 인가되는 전위(V_g))는 데이터 "0"이 이미 기억되어 있을 때보다 높게 된다. 데이터 "1"이 이미 기억되어 있을 때의 신호전위와 데이터 "0"이 이미 기억되어 있을 때의 신호전위 간 차이의 증가로, 데이터의 판독 신뢰성이 향상된다.

M값이 1일 때, 이 경우의 회로는 도 57b에 도시한 회로와 같으며, 공통노드(CN)의 부하용량은 너무 작다. 결국, 데이터 "1"이 이미 기억되어 있을 때의 전위와 데이터 "0"이 이미 기억되어 있을 때의 전위는 대략 2.2볼트까지 증가하며, 선택된 플레이트 라인(PL₁)에 인가되는 Vcc(=2.5볼트)로부터의 전위차는 대략 0.3볼트뿐이다. 따라서 강유전체층의 분극반전이 불충분하여 선택된 메모리 셀로부터 데이터 판독이 어렵다.

M값이 2 이상일 때, 선택된 플레이트 라인(PL₁)에 인가된 V_cc(=2.5볼트)와 신호전위 간 전위차(도 35에서 "신호량"으로서 나타낸 것)는 선택된 메모리 셀에서 충분히 크므로, 데이터는 선택된 메모리 셀로부터 신뢰성 있게 판독될 수 있다. M값의 증가에 따라, 공통노드(CN)의 부하용량이 증가한다. M값이 일정레벨을 초과할 때, 선택된 플레이트 라인(PL₁)에 인가되는 Vcc와 신호전위 간 전위차인 신호량의 값은 감소하기 시작한다.

전술한 바와 같이, M값은 최적값을 가지며, 최적의 M값은 2≤M≤128, 바람직하게는 4≤M≤32의 범위에 있다.

예 1에서 설명된 메모리 유닛의 구조는 예 10에서 비휘발성 메모리에 인가될 수 있으며, 예 8 또는 9에서 설명된 비휘발성 메모리는 예 10에도 적용될 수 있다.

예 11

예 11은 본 발명의 제 11 특징에 따른 비휘발성 메모리에 관한 것이다. 도 36은 예 11의 비휘발성 메모리의 회로도를 도시한 것이고, 도 37은 비휘발성 메모리를 구성하는 여러 가지 트랜지스터의 개략적인 레이아웃을 도시한 것이다. 도 37에서, 여러 트랜지스터의 영역은 실선으로 둘러싸여 있고, 활성 영역 및 배선은 실선으로 표시되어 있으며, 게이트 전극 또는 워드 라인은 쇄선으로 표시되어 있다.

예 11의 비휘발성 메모리는 소위 게인 셀형 비휘발성 메모리이며, 비트 라인(BL), 기록용 트랜지스터(TR_W), 각각이 M(M≥2이고 예 11에서 N =8)개의 메모리 셀(MC_NM)을 포함하는 N(N≥2이고 예 11에서 N =2)개의 메모리 유닛(MU₁, MU₂), N개의 선택용 트랜지스터(TR₁, TR₂), M개의 플레이트 라인(PL_m)을 포함한다. 메모리 유닛(MU₁)에서 메모리 셀(MC_1m)을 구성하는 플레이트 라인(PL_m)은 메모리 유닛(MU₂)에서 메모리 셀(MC_2m)을 구성하는 플레이트라인(PL_m)에 공통이다.

각각의 메모리 셀(MC_nm)은 제 1 전극(21), 강유전체층(22) 및 제 2 전극(23)을 포함한다. n번째 메모리 유닛(MU₁ 또는 MU₂)(n=1, 2, ..., N, 예 11에서 n =1 및 2)을 구성하는 메모리 셀(MC_1M 또는 MC_2M)의 제 1 전극(21)은 n번째 메모리 유닛(MU₁ 또는 MU₂)에서 공통이며, 공통 제 1 전극(공통 노드(CN₁ 또는 CN₂))은 선택용 트랜지스터(TR₁ 또는 TR₂)와 기록용 트랜지스터(TR_W)을 통해 비트 라인(BL)에 접속된다. 제 2 전극은 공통 플레이트 라인(PL_m)에 접속된다. 비휘발성 메모리의 메모리 유닛(MU₁, MU₂)을 구성하는 메모리 셀의 수(M)는 8개로 한정되지 않으며, M≥2을 만족하는 한 일반적으로 임의의 개수이다. 이 수는 바람직하게는 2의 멱지수이다(M = 2, 4, 8, 16,...). 또한, N 수는 2로 한정되지 않으며, 2의 멱지수(2, 4, 8...)일 수 있다.

또한, 예 11에서 비휘발성 메모리는 검출용 트랜지스터(TR_S) 및 판독용 트랜지스터(TR_R)을 갖는다. 검출용 트랜지스터(TR_S)의 한 단부는 소정의 전위(V_CC)을 갖는 배선(불순물층으로 형성된 전원 라인)에 접속되며, 다른 단부는 판독용 트랜지스터(TR_R)를 통해 비트 라인(BL)에 접속된다. n번째 메모리 유닛(MU₁ 또는 MU₂)를 구성하는 메모리 셀(MC_1m)에 기억된 데이터를 판독할 때, 선택용 트랜지스터(TR₁ 또는 TR₂) 및 판독용 트랜지스터(TR_R)는 연속 상태로 되고, 검출용 트랜지스터(TR_S)는 메모리 셀(MC_1m또는 MC_2m)에 기억된 데이터에 따라 공통 제 1 전극(공통 노드(CN₁ 또는 CN₂))에서 발생된 전위에 의해 제어된다.

구체적으로, 여러 가지 트랜지스터는 MOS형 FET로 구성되며, 기록용 트랜지스터(TR_W)의 일 소스/드레인 영역은 접촉홀(15)을 통해 비트 라인(BL)에 접속되며, 다른 소스/드레인 영역은 접촉홀(18B), 임의의 비트 라인(도시없음) 및 접촉홀(18C)을 통해 각각의 선택용 트랜지스터(TR₁, TR₂)의 일 소스/드레인 영역에 접속된다. 각각의 선택용 트랜지스터(TR₁, TR₂)의 다른 소스/드레인 영역은 접촉홀(181 또는 182)를 통해 메모리 유닛(MU₁ 또는 MU₂)을 구성하는 공통 제 1 전극(공통 노드(CN₁ 또는 CN₂)에 접속된다. 검출용 트랜지스터(TR_S)의 일 소스/드레인 영역은 소정의 전위(V_CC)를 갖는 배선에 접속되며, 다른 소스/드레인 영역은 판독용 트랜지스터(TR_R)의 일 소스/드레인 영역에 접속된다. 판독용 트랜지스터(TR_R)의 다른 소스/드레인 영역은 접촉홀(15)을 통해 비트 라인(BL)에 접속된다. 또한, 공통 제 1 전극(공통노드(CN₁, CN₂)) 또는 메모리 유닛(MU₁, MU₂)을 구성하는 기록용 트랜지스터(TR_W)의 다른 소스/드레인 영역은 보조 비트 라인 및 접촉홀(18A)을 통해 검출용 트랜지스터(TR_S)의 게이트 전극에 접속된다. 검출용 트랜지스터(TR_S)의 다른 소스/드레인 영역 및 판독용 트랜지스터(TR_R)의 일 소스/드레인 영역은 일 소스/드레인 영역을 점유(공유)한다. 또한, 기록용 트랜지스터(TR_W)의 게이트 전극에 접속된 워드 라인(WL_W), 판독용 트랜지스터(TR_R)의 게이트 전극에 접속된 워드 라인(WL_R) 및 선택용 트랜지스터(TR₁, TR₂)의 게이트 전극에 접속된 워드 라인(WL₁, WL₂)은 워드 라인 디코더/드라이버(WD)에 접속된다. 각각의 플레이트 라인(PL_m)은 플레이트 라인 디코더/드라이버(PD)에 접속된다. 또한, 비트 라인(BL)은 감지 증폭기(SA)에 접속된다.

각각의 메모리 유닛(MU₁, MU₂)은 예 10에서 설명한 메모리 유닛(MU)과 동일한 구조를 가질 수 있으므로 이에 대한 상세한 설명은 생략한다. 메모리 유닛(MU₁)을 구성하는 공통 제 1 전극(공통노드(CN₁))은 절연층(16)에 형성된 접촉홀(18₁)을 통해 선택용 트랜지스터(TR₁)의 다른 소스/드레인 영역에 접속된다. 메모리 유닛(MU₂)을 구성하는 공통 제 1 전극(공통노드(CN₂))은 절연층(16)에 형성된 접촉홀(18₂)을 통해 선택용 트랜지스터(TR₂)의 다른 소스/드레인 영역에 접속된다. 기록용 트랜지스터(TR_W)의 일 소스/드레인 영역과 판독용 트랜지스터(TR_R)의 다른 소스/드레인 영역은 하측 절연층에 형성된 접촉홀(15)을 통해 하측 절연층 상에 형성된 비트 라인(BL)에 접속된다. 또한, 선택용 트랜지스터(TR₁, TR₂) 각각의 일 소스/드레인 영역, 기록용 트랜지스터(TR_W)의 다른 소스/드레인 영역과 검출용 트랜지스터(TR_S)의 게이트 전극은 하측 절연층에 형성된 접촉홀(18C, 18B, 18A)을 통해 하측 절연층 상에 형성된 보조 비트 라인(도시없음)에 접속된다. 상기 보조 비트 라인은 하측의 층 위로 연신하여 비트 라인(BL)에 접속된다.

예 11의 비휘발성 메모리는 복수의 메모리 유닛을 갖고 있기 때문에, 비트당 셀 면적이 예 10에 설명된 비휘발성 메모리에 비해 더욱 감소될 수 있다. 즉, 예 11에서 비휘발성 메모리의 크기(점유면적)는 일 방향으로 플레이트 라인(PL_M)의 피치와 수(M 값)에 따라서, 그리고 상기 방향에 수직한 방향으로 공통노드의 피치와 수(N 값)에 따라 주로 결정된다. 비휘발성 메모리가 반도체 기판에서 점유하는 영역의 면적(크기)은 선택용 트랜지스터(TR₁, TR₂)가 점유하는 면적(크기)에 따라 결정된다. 기록용 트랜지스터(TR_W), 판독용 트랜지스터(TR_R) 및 검출용 트랜지스터(TR_S)는 반도체 기판의 빈 영역 내에 형성될 수 있고, 빈 영역의 면적은 메모리 유닛의 수(N) 및 메모리 유닛을 구성하는 메모리 셀의 수(M)의 증가에 따라 증가한다. 따라서, 기록용 트랜지스터(TR_W), 판독용 트랜지스터(TR_R) 및 검출용 트랜지스터(TR_S)가 반도체 기판의 빈 영역 내에 형성될 때, 반도체 기판이 현저하게 효과적으로 이용될 수 있다.

선택용 트랜지스터(TR₁, TR₂)에 대해 필요시 추가로 메모리 단위(MU₁, MU₂)가 선택되는 상태에서 예 11에서 설명된 비휘발성 메모리에 데이터를 기록하는 동작과 예 11에서 설명된 비휘발성 메모리로부터 데이터를 판독하고 이에 기록하는 동작과 동일하게, 예 11의 비휘발성 메모리에 데이터를 기록하는 동작과 예 11의 비휘발성 메모리에 데이터를 재기록하는 동작이 수행될 수 있으므로, 이에 대한 상세한 설명은 생략한다.

메모리 유닛의 수(N)는 2로 한정되지 않는다. N=4일 때 비휘발성 메모리 내 메모리 유닛의 구조는 예를 들면 도 6에 도시한 것과 동일할 수 있다. 예 2 내지 7 중 어느 하나에서 설명된 메모리 유닛의 구조는 예 11의 비휘발성 메모리에 적용될 수 있고, 예 8 또는 9에서 설명한 비휘발성 메모리는 예 11의 비휘발성 메모리에도 적용될 수 있다.

예 10 또는 11에서, 검출용 트랜지스터의 한 단부가 접속되는 배선의 소정의 전압은 V_cc로 한정되지 않을 것이고, 예를 들면, 배선은 접지될 수도 있다. 즉, 검출용 트랜지스터의 한 단부가 접속되는 배선의 소정의 전압은 0볼트일 수 있다. 그러나, 이 경우, 선택된 메모리 셀로부터 데이터 판독시 전압(V_cc)이 비트 라인에 나타날 때, 비트 라인은 재기록 수행시 0볼트를 가져야 하며, 선택된 메모리 셀로부터 데이터 판독시 0볼트가 비트 라인에 나타날 때, 비트 라인은 재기록 수행시 V_cc 전위을 가져야 한다. 이 목적을 위해서, 트랜지스터(TR_IV-1, TR_IV-2, TR_IV-3, TR_IV-4)로 구성된 일종의 스위치 회로(반전회로)가 비트 라인 간에 설치되고, 트랜지스터(TR_IV-2, TR_IV-4)가 데이터 판독시 온-상태로 되고, 트랜지스터(TR_IV-1, TR_IV-3)이 데이터 재기록시엔 온-상태로 되는 구성이 채용될 수 있다.

예 12

예 12는 본 발명에 제 12-A 특징에 따른 비휘발성 메모리 및 본 발명의 제 1 구성에 따른 동작 방법에 관한 것이다. 도 39는 예 12에서 비휘발성 메모리의 회로도를 도시한 것이고 도 40은 이의 개략적인 부분 단면도를 도시한 것이다.

예 12에서 비휘발성 메모리는 제 1 메모리 유닛(MU₁) 및 제 2 메모리 유닛(MU₂)를 포함한다.

제 1 메모리 유닛(MU₁)은,

(A-1) 제 1 비트 라인(BL₁),

(B-1) N개(N ≥1이고 예 12에선 N = 1)의 제 1 트랜지스터 또는 선택용 트랜지스터(TR_1N),

(C-1) N개의 제 1 서브-메모리 유닛 또는 유닛(SMU_1N), 각각의 제 1 서브-메모리 유닛은 M개(M ≥2이고 예 12에선 M = 4)의 제 1 메모리 셀(MC_1nm)을 포함하며,

(D-1) N개의 제 1 서브-메모리 유닛(SMU_1n)을 구성하는 제 1 메모리 셀(MC_1nm)에 각각이 공통인 M개의 플레이트 라인(PL_m)을 포함한다.

또한, 제 2 메모리 유닛(MU₂)은,

(A-2) 제 2 비트 라인(BL₂),

(B-2) N개의 제 2 트랜지스터 또는 선택용 트랜지스터(TR_2N),

(C-2) 각각이 M개의 제 2 메모리 셀(MC_2nm)을 포함하는 N개의 제 2 서브-메모리 유닛 또는 유닛(SMU_2N),

(D-2) 제 2 서브-메모리 유닛 또는 유닛(SMU_2n)을 구성하는 제 1 메모리 셀(MC_2nm)에 각각이 공통인 M개의 플레이트 라인(PL_m)을 포함하고, 제 2 메모리 유닛(MU₂)을 구성하는 플레이트 라인은 제 1 메모리 유닛(MU₁)을 구성하는 플레이트 라인에 공통이다.

예 12 내지 15에서 N=1이다. 따라서, 첨자 "N" 및 "n"을 생략하며, 제 1 선택용 트랜지스터(TR_1N)는 제 1 선택용 트랜지스터(TR₁)로 나타내고, 제 1 메모리 셀(MC_1nM, MC_1nm)은 제 1 메모리 셀(MC_1M, MC_1m)로 나타내고, 제 1 서브-메모리 유닛(SMU_1N)은 서브-메모리 유닛(SMU₁)으로 나타내며, 제 2 선택용 트랜지스터(TR_2N)은 제 2 선택용 트랜지스터(TR_2N)로 나타내고, 제 2 메모리 셀(MC_2nM, MC_2nm)은 제 2 메모리 셀(MC_2M, MC_2m)로 나타내고, 제 2 서브-메모리 유닛(SM_2N)은 제 2 서브-메모리 유닛(SMU₂)으로 나타낸다.

도 40의 개략적인 부분 단면도에서, 제 1 비트 라인(BL₂), 제 2 선택용 트랜지스터(TR₂) 및 제 2 메모리 셀(MC_2m)은 도면의 지면에 수직한 방향으로 제 1 비트 라인(BL₁), 제 1 선택용 트랜지스터(TR₁) 및 제 1 메모리 셀(MC_1m)에 인접하여 있다. 비트 라인(BL₁)의 연식방향으로 서로 인접하여 있는 제 1 선택용 트랜지스터(TR₁) 및 제 1 메모리 셀(MC_1m)과 제 1 선택용 트랜지스터(TR'₁)의 부분을 도 40에 함께 나타내었다. 비트 라인(BL₁)은 비트 라인(BL₁)으로 연신하는 제 1 메모리 셀(MC_1m, MC'_1m...)에 공통이다.

각각의 메모리 셀(MC_1m, MC_2m)은 제 1 전극(21)(하부 전극), 강유전체층(22) 및 제 2 전극(23)(상부 전극)을 포함한다. 제 1 메모리 유닛(MU₁)에서, n번째 위치 제 1 서브-메모리 유닛(SMU₁)을 구성하는 제 1 메모리 셀(MC_1m)의 제 1 전극(21)은 n번째 위치 제 1 서브-메모리 유닛(SMU₁)에서 공통이고, 여기서 예 12에선 n=1, 2, ..., N 및 n=1이며, 공통 제 1 전극(21)(공통 노드(CN₁))은 n번째 위치 제 1 선택용 트랜지스터(TR₁)을 통해 제 1 비트 라인(BL₁)에 접속된다. 제 1 메모리 셀(MC_1m)의 제 2 전극(23)은 공통 플레이트 라인(PL_m)에 접속된다. 제 2 메모리 유닛(MU₂)에서, n번째 위치 제 2 서브-메모리 유닛(SMU₂)(예 12에서 n=1)을 구성하는 제 2 메모리 셀(MC_2m)의 제 1 전극(21)은 n번째 위치 제 2 서브-메모리 유닛(SMU₁)에서 공통이며, 공통 제 1 전극(21)(공통노드(CN₂))은 n번째 위치 제 2 선택용 트랜지스터(TR₂)를 통해 제 2 비트 라인(BL₂)에 접속된다. 제 2 메모리 셀(MC_2m)의 제 2 전극(23)은 공통 플레이트 라인(PL_m)에 접속된다.

메모리 셀(MC_2m)에서 플레이트 라인(PL_m)은 메모리 셀(MC_1m)에서 플레이트 라인(PL_m)에 공통이고, 플레이트 라인 디코더/드라이버(PD)에 접속된다. 제 1 선택용 트랜지스터(TR₁)의 게이트 전극은 워드 라인(WL₁)에 접속되고, 제 2 선택용 트랜지스터(TR₂)의 게이트 전극은 제 2 워드 라인(WL₂)에 접속된다. 워드 라인(WL₁, WL₂)은 워드 라인 디코더/드라이버(WD)에 접속된다.

비휘발성 메모리의 서브-메모리 유닛을 구성하는 메모리 셀의 수(M)는 4개로 한정되지 않은 것이며, M≥2을 만족하는 한 임의의 개수이다. 이 수는 바람직하게는 2의 멱지수이다(M = 2, 4, 8, 16,...).

예 12의 비휘발성 메모리에서, 제 1 메모리 셀(MC_1m)에 기억되는 데이터 및 제 2 메모리 셀(MC_2m)에 기억되는 데이터를 래치하기 위한 P개의 래치 회로는 제 1 비트 라인(BL₁)과 제 2 비트 라인(BL₂) 사이에 설치된다. 예 12에서, N=1 및 P=2N이 만족된다. (2n-1)번째 래치 회로는 n번째 위치 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀에 기억되는 데이터를 래치하고, 2n번째 래치 회로는 n번째 위치 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀에 기억되는 데이터를 래치한다. 예 12의 비휘발성 메모리에서, 메모리 셀이 플레이트 라인을 공유하는 각각의 메모리 셀(MC_1m, MC_2m)(m=1,2,...M), 즉, 쌍으로 된 메모리 셀들에 1비트가 데이터로서 기억된다.

구체적으로, 제 1 메모리 셀(MC_1m)에 기억된 데이터를 래치하는 제 1 래치 회로(LC₁) 및 제 2 메모리 셀(MC_2m)에 기억되는 데이터를 래치하는 제 2 래치 회로(LC₂)는 제 1 비트 라인(BL₁)과 제 2 비트 라인(BL₂) 사이에 설치된다. TR_SW11을 스위칭하는 트랜지스터는 제 1 래치 회로(LC₁)과 제 1 비트 라인(BL₁) 사이에 설치되고, TR_SW12을 스위칭하는 트랜지스터는 제 1 래치 회로(LC₁)과 제 2 비트 라인(BL₂) 사이에 설치된다. TR_SW21을 스위칭하는 트랜지스터는 제 2 래치 회로(LC₂)과 제 1 비트 라인(BL₁) 사이에 설치되고, TR_SW22을 스위칭하는 트랜지스터는 제 2 래치 회로(LC₂)과 제 2 비트 라인(BL₂) 사이에 설치된다. 제 1 감지 증폭기(SA₁)은 제 1 래치 회로(LC₁)을 포함하고, 제 2 감지 증폭기(SA₂)는 제 2 래치 회로(LC₂)를 포함하며, 감지 증폭기 구성은 이들로 한정되지 않는다. TR_SW11 및 TR_SW12을 스위칭하는 트랜지스터의 게이트 전극들은 제 1 래치 제어라인(CL₁)에 접속되고, TR_SW21 및 TR_SW22을 스위칭하는 트랜지스터의 게이트 전극들은 제 2 래치 제어라인(CL₂)에 접속된다.

데이터는 (2n-1)번째 래치 회로(구체적으로, 예 12에선 제 1 래치 회로(LC₁))에 래치된 데이터에 기초하여 n번째 위치 제 1 서브-메모리 유닛(SMU₁)을 구성하는 제 1 메모리 셀(MC_1m)에 재기록되고, 데이터는 2n번째 래치 회로(구체적으로, 예 12에선 제 2 래치 회로(LC₂))에 래치된 데이터에 기초하여 n번째 위치 제 2 서브-메모리 유닛(SMU₂)을 구성하는 제 2 메모리 셀(MC_2m)에 재기록된다. 제 1 메모리 셀(MC_1m)에 기억된 데이터가 판독될 때, 제 1 선택용 트랜지스터(TR₁)은 온-상태로 되고, 제 2 선택용 트랜지스터(TR₂)는 오프-상태로 되며, 기준 전위가 제 2 비트 라인(BL₂)에 인가된다. 제 2 메모리 셀(MC_2m)에 기억된 데이터가 판독될 때, 제 2 선택용 트랜지스터(TR₂)은 온-상태로 되고, 제 1 선택용 트랜지스터(TR₁)는 오프-상태로 되며, 기준 전위가 제 1 비트 라인(BL₁)에 인가된다.

도 41은 래치 회로(LC₁)의 회로도를 도시한 것이다. 래치 회로는 2개의 CMOS 인버터를 포함한다. 각각의 CMOS 인버터는 p-채널형 MOS 트랜지스터(TRL₁), n-채널형 MOS 트랜지스터(TRL₂), p-채널형 MOS 트랜지스터(TRL₃) 및 n-채널형 MOS 트랜지스터(TRL₄)를 포함한다. 또한, 래치 회로는 TR_SW11, TR_SW12, TR_SW21, TR_SW22을 스위칭하는 트랜지스터를 갖는다. 래치 회로(LC₁)은 센스 인에이블 신호 φ_p 및 φ_n을 수신하여 비트 라인(BL₁)의 비트 라인 전위와 비트 라인(BL₂)의 비트 라인 전위를 비교함으로써 활성화되고, 이에 의해서, 래치 회로(LC₁)은 비트 라인의 아날로그 전위를 2진 데이터(예를 들면, V_cc 또는 0볼트)로 변환하고 이러한 2진 데이터를 유지(래치)할 수 있다. 래치 회로(LC₂)는 동일한 구성을 갖는다.

예 12에서 비휘발성 메모리로부터 데이터를 판독하고 이에 데이터를 재기록하는 동작을 이하 설명한다. 예로서, 데이터는 플레이트 라인(PL₁)을 공유하는 메모리 셀(MC₁₁, MC₂₁)(즉, 쌍으로 된 메모리 셀)로부터 데이터를 판독하고 이에 데이터가 재기록되며, 데이터 "0"이 메모리 셀(MC₂₁)에 이미 기억되어 있다고 가정한다. 도 42 및 43은 동작파형을 도시한 것이다. 도 42 및 43에서, 괄호 내 숫자는 후술되는 단계 번호에 상응한다. 파형을 도시한 이들 도면에서, "감지 증폭기(SA₁)" 및 "감지 증폭기(SA₂)"는 이들 감지 증폭기의 출력부분의 전위를 의미한다.

먼저, 선택된 제 1 메모리 셀(MC₁₁) 및 제 2 메모리 셀(MC₂₁)이 데이터가 판독될 것이다(도 42 참조).

(1A) 대기상태에서, 모든 비트 라인, 모든 워드 라인 및 모든 플레이트 라인은 0볼트를 갖는다. 또한, 공통 노드(CN₁, CN₂) 또한 0볼트를 가지며 부동상태에 있다.

(2A) 데이터 판독이 시작될 때, 선택된 플레이트 라인(PL₁)의 전위 상승(전압 상승)이 수행된다. 즉, V_PL-H(=V_cc)가 선택된 플레이트 라인(PL1)에 인가되며, 한편으로 비선택된 플레이트 라인(PL_m)(m=2, 3...M)은 V_PL-L(=0볼트)로 유지된다. 이 경우, 공통노드(CN₁, CN₂)는 이들이 비선택된 플레이트 라인(PL_m)(m=2, 3...M)과의 결합이 강하므로 0볼트에 가까운 값을 갖게 된다. 결국, 데이터 "1"이 이미 기억되어 있는 제 1 메모리 셀(MC₁₁)의 강유전체층에서 분극반전이 일어나며, 공통노드(CN₁)의 전위가 증가한다. 또한, TR_SW11 및 TR_SW12을 스위칭하는 트랜지스터는 제 1 래치 제어라인(CL₁)을 통해 온-상태로 되고, 이에 의해서 제 1 래치 회로(LC₁)가 선택된다. 더구나, 제 1 감지 증폭기(SA₁)의 각 단부(end)의 전위는 0볼트로 등화된다. 이어서, 접지라인(도시없음) 및 비트 라인(BL₁, BL₂)은 전기적으로 분리되어, 비트 라인(BL₁, BL₂)이 부동상태에 있게 된다.

(3A) 이어서, 워드 라인(WL₁)이 하이레벨로 되어, 제 1 선택용 트랜지스터(TR₁)를 온-상태가 되게 하고, 이에 의해, 제 1 서브-메모리 유닛(SMU₁)의 공통 노드(CN₁)이 제 1 비트 라인(BL₁)에 접속된다. 한편, 더미 셀은 데이터 "1"의 비트 라인 전위와 데이터 "0"의 비트 라인 전위 간 중간 레벨의 기준 전위를 제 2 비트 라인(BL₂)에 제공하는데 사용된다. 이 경우, 제 1 비트 라인(BL₁)(비트 라인 전위)의 전위는 제 2 비트 라인(BL₂)의 전위보다 높다(비트 라인 전위).

(4A) 이어서, TR_SW11 및 TR_SW12를 스위칭하는 트랜지스터가 제 1 래치 제어라인(CL₁)을 통해 오프-상태로 되고, 제 1 래치 회로(LC₁)는 비트 라인(BL₁, BL₂)로부터 분리된다.

(5A) 이어서, 제 1 래치 회로(LC₁)이 활성화되어 데이터를 결정하고, 이러한 데이터(이 예에서는 데이터 "1")는 제 1 감지 증폭기(SA₁)의 제 1 래치 회로(LC₁)에 래치된다. 비트 라인(BL₁, BL₂)는 0볼트를 갖도록 등화되며, 이에 의해서 "0"이 선택된 제 1 메모리 셀(MC₁₁)에 기록된다.

(6A) 이어서, 워드 라인(WL₁)이 로우레벨로 되어, 제 1 선택용 트랜지스터(TR₁)이 오프상태로 되고, 이에 의해서, 제 1 서브-메모리 유닛(SMU₁)의 공통노드(CN₁) 및 제 1 비트 라인(BL₁)이 분리된다. 동시에, TR_SW11 및 TR_SW22를 스위칭하는 트랜지스터는 제 2 래치 제어라인(CL₂)를 통해 온-상태로 되고, 이에 의해서 제 2 래치 회로(LC₂)가 선택된다. 또한, 감지 증폭기(SA₂)의 각 단부의 전위는 0볼트로 등화된다. 이어서, 접지라인(도시없음) 및 비트 라인(BL₁, BL₂)은 전기적으로 분리되어, 비트 라인(BL1, BL2)는 부동상태로 된다.

(7A) 이어서, 워드 라인(WL₂)는 하이레벨로 되어 제 2 선택용 트랜지스터(TR₂)가 온-상태로 되고, 이에 의해서 제 2 서브-메모리 유닛(SMU₂)의 공통노드(CN₂)는 제 2 비트 라인(BL₂)에 접속된다. 데이터 "0"이 이미 기억되어 있는 제 2 메모리 셀(MC₂₁)의 강유전체층에선 어떠한 분극 반전도 일어나지 않으므로, 제 2 비트 라인(BL₂)에서 발생되는 전위(비트 라인 전위)는 낮다. 한편, 더미 셀은 데이터 "1"의 비트 라인 전위와 데이터 "0"의 비트 라인 전위 간 중간 레벨의 기준 전위를 제 1 비트 라인(BL₁)에 제공하는데 사용된다. 이 경우, 제 1 비트 라인(BL₁)(비트 라인 전위)의 전위는 제 2 비트 라인(BL₂)의 전위보다 높다(비트 라인 전위).

(8A) 이어서, TR_SW21 및 TR_SW22를 스위칭하는 트랜지스터가 제 2 래치 제어라인(CL₂)을 통해 오프-상태로 되고, 제 2 래치 회로(LC₂)는 비트 라인(BL₁, BL₂)로부터 분리된다.

(9A) 이어서, 제 1 래치 회로(LC₂)가 활성화되어 데이터를 결정하고, 이러한 데이터(이 예에서는 데이터 "0")는 제 2 감지 증폭기(SA₂)의 제 2 래치 회로(LC₂)에 래치된다. 한편, 비트 라인(BL₁, BL₂)은 0볼트를 갖도록 등화되며, 이에 의해서 "0"이, 선택된 제 1 메모리 셀(MC₂₁)에 기록된다.

(10A) 이어서, 워드 라인(WL₂)은 로우레벨로 되어 선택용 트랜지스터(TR₂)가 오프-상태로 되고, 이에 의해서 제 2 서브-메모리 유닛(SMU₂)의 공통노드(CN₂) 및 제 2 비트 라인(BL₂)이 분리된다. 동시에, 선택된 플레이트 라인(PL₁)의 전위하강(전압 하강)이 수행된다. 즉, 선택된 플레이트 라인(PL₁)의 전위는 다시 V_PL-L(=0볼트)로 된다.

상기 동작에 의해서, 제 1 메모리 셀(MC₁₁) 및 제 2 메모리 셀(MC₂₁)의 데이터 판독이 완료된다. 이 상태에서, 제 1 메모리 셀(MC₁₁) 및 제 2 메모리 셀(MC₂₁)은 이에 기록된 데이터 "0"을 갖는다. 또한, 제 1 래치 회로(LC₁) 및 제 2 래치 회로(LC₂)는 이에 래치되어 있고 제 1 메모리 셀(MC₁₁) 및 제 2 메모리 셀(MC₂₁)에 기억되어 있던 데이터를 갖는다.

이어서, 데이터의 재기록, 구체적으로, 데이터 "1"의 재기록은 선택된 제 1 메모리 셀(MC₁₁) 및 제 2 메모리 셀(MC₂₁)에서 수행될 것이다(도 43 참조).

(1B) 초기 상태에서, 모든 비트 라인, 모든 워드 라인, 및 모든 플레이트 라인은 0볼트를 갖는다. 또한, 공통 노드(CN₁, CN₂)는 0볼트를 가지며 부동상태에 있다.

(2B) 이어서, (1/2)V_PL-H[=(1/2)V_cc]이 비선택된 플레이트 라인(PL_m)(m=2, 3,...M)에 인가된다. 선택된 플레이트 라인(PL₁)은 계속하여 V_PL-L(=0볼트)를 갖는다.

(3B) 이어서, 워드 라인(WL₁)은 하이레벨로 되어, 제 1 선택용 트랜지스터(TR₁)이 온-상태로 되고, 이에 의해서, 제 1 서브-메모리 유닛(SMU₁)의 공통 노드(CN₁)은 제 1 비트 라인(BL₁)에 접속된다. 동시에, TR_SW11 및 TR_SW12를 스위칭하는 트랜지스터는 제 1 래치 제어라인(CL₁)을 통해 온-상태로 되어, 제 1 래치 회로(LC₁)을 비트 라인(BL₁, BL₂)에 연결하며, 이에 의해서, 제 1 비트 라인(BL₁)의 전위는 제 1 래치 회로(LC₁)에 래치된 데이터(이 예에선 데이터 "1")에 기인하여 V_BL-H(=V_cc)까지 증가된다. 결국, 선택된 제 1 메모리 셀(MC₁₁)은 이의 분극상태에서 분극이 재반전되어 데이터 "1"를 재기록하게 된다.

(4B) 이어서, 비트 라인(BL₁, BL₂)은 0볼트를 갖도록 등화되어 공통노드(CN₁)의 전위를 다시 0볼트가 되게 한다.

(5B) 이어서, 워드 라인(WL₁)은 로우레벨로 되어, 제 1 선택용 트랜지스터(TR₁)이 오프-상태로 되고, 이에 의해서 제 1 서브-메모리 유닛(SMU₁)의 공통 노드(CN₁) 및 제 1 비트 라인(BL₁)이 분리된다. 동시에, TR_SW11 및 TR_SW12를 스위칭하는 트랜지스터는 제 1 래치 제어라인(CL₁)을 통해 오프-상태로 되어 제 1 래치 회로(LC₁)가 비트 라인(BL₁, BL₂)로부터 분리된다.

(6B) 이어서, 워드 라인(WL₂)은 하이레벨로 되어 제 2 선택용 트랜지스터(TR₂)가 온-상태로 되고, 이에 의해서 제 2 서브-메모리 유닛(SMU₂)의 공통노드(CN₂)는 제 2 비트 라인(BL₂)에 접속된다. 동시에, TR_SW21 및 TR_SW22를 스위칭하는 트랜지스터는 제 2 래치 제어라인(CL₂)을 통해 온-상태로 되어 제 2 래치 회로(LC₂)가 비트 라인(BL₁, BL₂)에 접속된다. 이러한 식으로, 제 1 비트 라인(BL₁)의 전위는 제 2 래치 회로(LC₂)에 래치된 데이터(이 예에선 데이터 "0")에 기인하여 V_BL-H(=V_cc)까지 증가되고, 이 때 제 2 비트 라인(BL₂)은 계속하여 V_BL-H(=0볼트)의 전위를 갖는다. 결국, 선택된 제 2 메모리 셀(MC₂₁)은 이의 분극상태에서 어떠한 변화도 안 일어나 데이터 "0"을 유지한다.

(7B) 이어서, 비트 라인(BL₁, BL₂)이 등화되고, 공통노드(CN₂)의 전위는 다시 0볼트로 된다.

(8B) 워드 라인(WL₂)은 로우레벨로 되어 제 2 선택용 트랜지스터(TR₂)가 오프-상태로 되고, 이에 의해서 제 2 서브-메모리 유닛(SMU₂) 및 제 2 비트 라인(BL₂)이 분리된다. 동시에, TR_SW21 및 TR_SW22를 스위칭하는 트랜지스터는 제 2 래치 제어라인(CL₂)을 통해 오프-상태로 되어 제 2 래치 회로(LC₂)가 비트 라인(BL₁, BL₂)로부터 분리된다.

(9B) 선택된 플레이트 라인(PL_m)(m=2, 3...M)의 전위는 다시 V_PL-L(=0볼트)로 된다.

상기 동작은 데이터 "1"의 재기록을 완료한다. 플레이트 라인(PL₁)을 공유하는 제 1 메모리 셀(MC₁₁) 및 제 2 메모리 셀(MC₂₁)이 기억된 데이터의 판독 및 재기록은 각각에 한번 플레이트 라인의 전위상승(V_PL-L -> V_PL-H)[단계 (2A)] 및 전위하강(V_PL-H -> V_PL-L)[단계 (10A)]를 실행함으로써 수행된다.

그후, 상기 단계 (1A) 내지 (10A) 및 단계 (1B) 내지 (9B)는 플레이트 라인(PL₂)을 공유하는 제 1 메모리 셀(MC₁₂) 및 제 2 메모리 셀(MC₂₂), 플레이트 라인(PL₃)을 공유하는 제 1 메모리 셀(MC₁₃) 및 제 2 메모리 셀(MC₂₃), 플레이트 라인(PL₄)을 공유하는 제 1 메모리 셀(MC₁₄) 및 제 2 메모리 셀(MC₂₄)에 관하여 연속적으로 수행된다.

새로운 데이터가 기록될 때, 먼저, 단계 (1A) 내지 (10A)의 동작이 실행되고, 이어서 새로운 데이터가 기록될 메모리 셀에 관계된 래치 회로(즉, 제 1 메모리 셀용의 제 1 래치 회로 또는 제 2 메모리 셀용의 제 2 래치 회로)에 새로운 데이터에 대응하는 원하는 값이 래치되고, 단계 (1B) 내지 (9B)의 동작이 수행될 수 있다.

본 출원인은 1999, 6월 4일에 출원한 일본특허 출원번호 158632/1999에 유사한 비휘발성 메모리를 제안하였다. 이 출원에 제안된 비휘발성 메모리에서, 데이터의 판독 및 재기록에 있어서는, MC₁₁ -> MC₁₂ -> MC₁₃ -> MC₁₄의 순서로 제 1 메모리 유닛(MU₁)의 제 1 메모리 셀(MC_1M)에서 실행되고, 이어서 데이터의 판독 및 재기록에 있어서는 MC₂₁ -> MC₂₂ -> MC₂₃-> MC₂₄의 순서로 제 2 메모리 유닛(MU₂)의 제 2 메모리 셀(MC_2M)에서 실행된다. 즉, 플레이트 라인(PL₁)을 공유하는 제 1 메모리 셀(MC₁₁) 및 제 2 메모리 셀(MC₂₁)에 기억된 데이터의 판독 및 재기록은 각각 한번 행하는 대신 각각 두 번 전위상승 및 전위하강을 실행함으로써 수행된다.

한편, 복수의 메모리 셀에 접속된 플레이트 라인은 큰 부하 용량을 가지므로, 구동속도는 느리다(즉, 충방전에 많은 시간이 걸린다). 또한, 대량의 전력을 소비한다. 따라서, 플레이트 라인(PL₁)을 공유하는 제 1 메모리 셀(MC₁₁) 및 제 2 메모리 셀(MC₂₁)에 기억된 데이터를 판독 및 재기록하기 위해서 플레이트 라인의 전위상승 및 전위하강이 두 번 실행되는 일본특허 출원 158632/1999에 제안된 비휘발성 메모리의 동작 방법에 비해, 전위상승 및 전위하강이 한번 실행되는 예 12의 비휘발성 메모리의 동작 방법이 구동속도 및 전력소비 면에서 잇점이 있다.

일본 특허 출원 제158632/1999호에 제안된 비휘발성 메모리의 동작 방법에서, 선택된 제 1 메모리 셀(MC₁₁)에 기억된 데이터의 판독 및 재기록시, 플레이트 라인(PL₁)을 공유하는 제 1 메모리 셀(MC₂₁)이 교란되어 데이터를 열화시킬 수 있다. 이 "교란된"(교란)이라는 것은 비선택된 메모리 셀의 캐패시터를 구성하는 강유전체층에 분극이 반전되는 방향으로 전계가 가해지는 현상, 즉, 기억된 데이터가 열화되거나 소실되는 현상을 말한다.

예 12의 비휘발성 메모리의 동작 방법에서, 데이터의 판독 및 재기록은 (MC₁₁, MC₂₁) -> (MC₁₂, MC₂₂) -> (MC₁₃, MC₂₃) -> (MC₁₄, MC₂₄)의 순서로 수행되므로, 플레이트 라인(PL_m)을 공유하며 데이터가 판독 및 재기록되는 제 1 메모리 셀(MC_1m) 및 제 2 메모리 셀(MC_2m)에 어떠한 교란도 가해지지 않는다.

(1A) 내지 (10A)의 단계에서, 비선택된 플레이트 라인(PL_m)(m=2, 3...M)은 V_PL-L(=0볼트)에 고정된다. 또한, 비트 라인(BL₁, BL₂)의 전위는 0볼트와 비트 라인 전위(판독 신호량) 사이에서 변한다. 상기 비트 라인 전위(판독 신호량)은 일반적으로 대략 0.5V 이하이다. 따라서 단계 (1A) 내지 (10A)에서, 비선택된 플레이트 라인(PL_m)(m=2, 3...M)에 접속된 메모리 셀(MC_1m, MC_2m)(m=2, 3...M)에 전혀 또는 거의 교란이 일어나지 않는다.

단계 (1B) 내지 (9B)에서, 선택된 플레이트 라인(PL_l)의 전위는 V_PL-L(=0볼트)에 고정되고, 비선택된 플레이트 라인(PL_m)의 전위는 (1/2)V_PL-H(=(1/2)V_cc)에 고정된다. 또한, 비트 라인(BL_l, BL₂) 중 하나는 V_BL-L(=0볼트의 전위를 가지며, 다른 것은 V_BL-H(=V_cc)의 전위를 갖는다. 따라서 ±(1/2)V_cc의 교란이 비선택된 플레이트 라인(PL_m)(m=2, 3...M)에 접속된 메모리 셀에 가해질지라도, 이들 메모리 셀에 가해지는 전위는 안정하며, 고압전압이 상기 값보다 높은 레벨로 설정되는 한 어떠한 분극 반전도 일어나지 않는다. 또한, 선택된 플레이트 라인(PL_l)에 접속된 메모리 셀(MC_l1, MC₂₁)에는 어떠한 유효한 교란도 가해지지 않는다.

예 13

예 13은 예 12의 변형이다. 예 13에서, 소위 플래시 메모리처럼 선택된 플레이트라인에 접속된 메모리 셀에 "페이지" 재기록이 수행된다. 이 경우, 재기록을 위한 판독동작은 간단하게 될 수 있고 더 빠른 재기록이 달성될 수 있다. 예 13의 비휘발성 메모리는 예 12의 비휘발성 메모리와 동일한 구성으로 구성될 수 있다. 예 13의 비휘발성 메모리의 동작 방법을 도 44에 도시한 파형을 참조하여 이하 설명한다. 도 44에서, 괄호 내 숫자는 후술하는 단계의 번호에 상응한다. 예로서, 플레이트 라인(PL_l)에 접속된 메모리 셀(MC_l1, MC₂₁)(즉, 쌍으로 된 메모리 셀)에 데이터가 기록되고 데이터 "1"이 이미 메모리 셀(MC_l1)에 기억되어 있으며, 메모리 셀(MC₂₁)에는 이미 데이터 "0"이 기억되어 있다고 가정한다.

(1C) 대기상태에서, 모든 비트 라인, 모든 워드 라인 및 모든 플레이트 라인은 0볼트를 갖는다. 더구나, 공통 노드(CN_l, CN₂)는 0볼트를 가지며 부동상태에 있다. 더구나, TR_SW11 및 TR_SW12을 스위칭하기 위한 트랜지스터는 제 1 래치 제어라인(CL_l)을 통해 오프-상태로 되어 이에 유지되고, TR_SW21 및 TR_SW22을 스위칭하기 위한 트랜지스터는 제 2 래치 제어라인(CL₂)을 통해 오프-상태로 되어 이에 유지된다.

(2C) 이어서, 비트 라인(BL_l, BL₂)은 0볼트를 갖도록 등화된다.

(3C) 이어서, 선택된 플레이트 라인(PL_l)의 전위상승이 실행된다. 즉, 선택된 플레이트 라인(PL_l)에 V_PL-H(=V_cc)이 인가되고, 비선택된 플레이트 라인(PLm)(m=2, 3...M)에 V_PL-L(=0볼트)가 인가된다. 동시에, 워드 라인(WL_l, WL₂)이 하이레벨로 되어, 제 1 선택용 트랜지스터(TR_l) 및 제 2 선택용 트랜지스터(TR₂)가 온-상태로 되고, 이에 의해서, 제 1 서브-메모리 유닛(SMU_l)의 공통노드(CN_l)이 제 1 비트 라인(BL_l)에 접속되고, 제 2 서브-메모리 유닛(SMU₂)의 공통노드(CN₂)이 공통노드(CN₂)에 접속된다. 결국, 선택된 제 1 메모리 셀(MC_l1) 및 선택된 제 2 메모리 셀(MC₂₁)에 데이터 "0"이 기록된다.

(4C) 이어서, 워드 라인(WL_l, WL₂)는 로우 레벨로 되어, 제 1 선택용 트랜지스터(TR_l) 및 제 2 선택용 트랜지스터(TR₂)가 오프-상태로 된다. 동시에, 플레이트 라인(PL_l)의 전위하강이 수행된다. 즉, 선택된 플레이트 라인(PL1)은 P_PL-L(=0볼트)를 갖게 된다.

상기 동작에서, 선택된 플레이트 라인(PL_l)에 접속된 메모리 셀(MC_l1, MC₂₁)에 데이터 "0"이 기록된다. 상기 동작 중에, 기록할 원하는 데이터는 미리 제 1 래치 회로(LC_l) 및 제 2 래치 회로(LC₂)로 전송된다.

(5C) 이어서, 예 12의 단계 (1B) 내지 (9B)와 동일한 동작이 실행되고, 이에 의해서, 데이터 "1"이 기록되어 기록이 완료된다.

그후, 플레이트 라인(PL₂)을 공유하는 제 1 메모리 셀(MC₁₂) 및 제 2 메모리 셀(MC₂₂), 플레이트 라인(PL₃)을 공유하는 제 1 메모리 셀(MC₁₃) 및 제 2 메모리 셀(MC₂₃), 플레이트 라인(PL₄)을 공유하는 제 1 메모리 셀(MC₁₄) 및 제 2 메모리 셀(MC₂₄)에 관하여 단계 (1C) 내지 (4C) 및 단계 (1B) 내지 (9B)가 연속적으로 수행된다.

예 14

예 14 또한 예 12의 변형이다. 예 14에서, 데이터 재기록시 비선택된 플레이트 라인(PL_m)(m=2, 3...M)에 (2/3)V_cc이 인가된다. 예 14에서 비휘발성 메모리는 예 12의 비휘발성 메모리를 구성하는 것과 동일하게 구성될 수 있다. 데이터 판독에 있어서, 예 12의 단계 (1A) 내지 (10A)와 동일한 단계가 실행될 수 있다. 예14의 비휘발성 메모리의 동작 방법에서 데이터 재기록의 동작을 도 45에 도시한 파형을 참조로 하여 이하 설명한다. 선택된 제 1 메모리 셀(MC_l1) 및 선택된 제 2 메모리 셀(MC₂₁)에 데이터가 재기록되는 것으로 가정한다. 괄호 내 숫자는 후술되는 단계의 번호에 상응한다.

(1D) 초기상태에서, 모든 비트 라인, 모든 워드 라인, 모든 플레이트 라인은 0볼트를 갖는다. 또한, 공통 노드(CN_l, CN₂)는 0볼트를 가지며 부동상태에 있다. 제 1 래치 회로(LC_l) 및 제 2 래치 회로(LC₂)에서, 제 1 메모리 셀(MC_l1) 및 제 2 메모리 셀(MC₂₁)에 관한 데이터가 래치된다.

(2D) 이어서, 비선택된 플레이트 라인(PL_m)(m=2, 3...M)에 (2/3)V_PL-H[=(2/3)V_cc]가 인가된다. 선택된 플레이트 라인(PL_l)은 계속하여 VV_PL-L(=0볼트)를 갖고 있다. 동시에, 비트 라인(BL_l, BL₂)는 V_BL-L[=(1/3)V_cc]을 갖도록 등화된다. 래치 회로(도시없음)의 접지 구동라인이 분리된다.

(3D) 이어서, 워드 라인(WL_l)은 하이레벨로 되어, 제 1 선택용 트랜지스터(TR_l)이 온-상태로 되고, 이에 의해서, 제 1 서브-메모리 유닛(SMU_l)의 공통노드(CN_l)는 제 1 비트 라인(BL_l)에 접속된다. 동시에, TR_SW11 및 TR_SW12를 스위칭하는 트랜지스터는 제 1 래치 제어라인(CL₁)을 통해 온-상태로 되어 제 1 래치 회로(LC₁)가 비트 라인(BL₁, BL₂)에 접속되고, 이에 의해서, 제 1 비트 라인(BL₁)의 전위는 제 1 래치 회로(LC₁)에 래치된 데이터에 따라 V_BL-H(=V_cc)까지 증가된다. 결국, 선택된 제 2 메모리 셀(MC₁₁)은 이의 분극상태에서 분극이 재반전되어 데이터 "1"을 기록하게 된다. 래치 회로의 접지 구동라인이 분리되었기 때문에, 제 2 비트 라인(BL₂)는 계속하여 V_BL-L[=(1/3)V_cc]을 갖는다.

(4D) 이어서, 비트 라인(BL₁, BL₂)은 V_BL-L[=(1/3)V_cc]를 갖도록 등화되어 공통노드(CN₁)의 전위를 다시 V_BL-L[=(1/3)V_cc]로 된다.

(5D) 이어서, 워드 라인(WL₁)은 로우레벨로 되어, 제 1 선택용 트랜지스터(TR₁)이 오프-상태로 되고, 이에 의해서 제 1 서브-메모리 유닛(SMU₁)의 공통 노드(CN₁) 및 제 1 비트 라인(BL₁)이 분리된다. 동시에, TR_SW11 및 TR_SW12를 스위칭하는 트랜지스터는 제 1 래치 제어라인(CL₁)을 통해 오프-상태로 되어 제 1 래치 회로(LC₁)가 비트 라인(BL₁, BL₂)으로부터 분리된다.

(6D) 이어서, 워드 라인(WL₂)은 하이레벨로 되어 제 2 선택용 트랜지스터(TR₂)가 온-상태로 되고, 이에 의해서 제 2 서브-메모리 유닛(SMU₂)의 공통노드(CN₂)는 제 2 비트 라인(BL₂)에 접속된다. 동시에, TR_SW21 및 TR_SW22를 스위칭하는 트랜지스터는 제 2 래치 제어라인(CL₂)을 통해 온-상태로 되어 제 2 래치 회로(LC₂)가 비트 라인(BL₁, BL₂)에 접속되며, 이에 의해서, 제 1 비트 라인(BL₁)의 전위는 제 2 래치 회로(LC₂)에 래치된 데이터에 따라 V_BL-H(=V_cc)까지 증가된다. 래치 회로의 접지 구동라인이 분리되었기 때문에, 제 2 비트 라인(BL₂)은 계속하여 V_BL-L[=(1/3)V_cc]의 전위를 갖는다. 결국, 선택된 제 2 메모리 셀(MC₂₁)은 이의 분극상태에서 어떠한 변화도 안 일어나 데이터 "0"을 유지한다.

(7D) 이어서, 비트 라인(BL₁, BL₂)이 V_BL-L[=(1/3)V_cc]을 갖도록 등화되고, 공통노드(CN₂)의 전위는 다시 V_BL-L[=(1/3)V_cc]로 된다.

(8D) 이어서, 워드 라인(WL₂)은 로우레벨로 되어 제 2 선택용 트랜지스터(TR₂)가 오프-상태로 되고, 이에 의해서 제 2 서브-메모리 유닛(SMU₂)이 제 2 비트 라인(BL₂)으로부터 분리된다. 동시에, TR_SW21 및 TR_SW22를 스위칭하는 트랜지스터는 제 2 래치 제어라인(CL₂)을 통해 오프-상태로 되고, 제 2 래치 회로(LC₂)은 비트 라인(BL₁, BL₂)로부터 분리된다.

(9D) 이어서, 선택된 플레이트 라인(PL_m)(m=2, 3...M)의 전위는 다시 V_PL-L(=0볼트)로 되고, 비트 라인(BL₁, BL₂)의 전위는 다시 0볼트로 된다.

상기 동작은 데이터 "1"의 재기록을 완료한다.

상기 단계 (1A) 내지 (10A) 및 단계 (1D) 내지 (9D)는 플레이트 라인(PL₂)을 공유하는 제 1 메모리 셀(MC₁₂) 및 제 2 메모리 셀(MC₂₂), 플레이트 라인(PL₃)을 공유하는 제 1 메모리 셀(MC₁₃) 및 제 2 메모리 셀(MC₂₃), 플레이트 라인(PL₄)을 공유하는 제 1 메모리 셀(MC₁₄) 및 제 2 메모리 셀(MC₂₄)에 관하여 연속적으로 수행된다.

예 14에서, 데이터가 재기록될 때, 비선택된 플레이트라인(PL_m)(m=2, 3...M)은 (2/3)V_PL-H[=(2/3)V_cc]에 고정된다. 비트 라인(BL_l)은 V_BL-H[=V_cc]로 구동되고, 비트 라인(BL₂)는 V_BL-L[=(1/3)V_cc]로 구동된다. 따라서, 비선택된 플레이트 라인(PL_m)(m=2, 3...M)에 접속된 메모리 셀(MC_lm, MC_2m)(m=2, 3,...M)에는 단지 ±(1/3)V_cc의 교란만이 가해진다. 예 14는 ±(1/3)V_cc의 교란이 선택된 플레이트 라인(PL₁)에 접속된 제 2 메모리 셀(MC₂₁)에도 가해진다는 점에서 예 12와는 다르다. 그러나, 이러한 정도의 교란은 아무 문제를 야기하지 않는다.

예 14에서, 회로동작시 2개의 중간 전위[(1/3)V_cc 및 (2/3)V_cc]이 필요하다. 그러나, 교란의 최대 레벨은 예 12에서 ±(1/2)V_cc로부터 크게 낮아져, 데이터의 안 정된 판독이 달성될 수 있다.

예 15

예 15는 비휘발성 메모리가 제 1 비트 라인(BL_l)의 연신방향으로 서로 이웃하여 있고 비휘발성 메모리를 구성하는 제 1 메모리 유닛(MU_l)과 또다른 비휘발성 메모리를 구성하는 제 1 메모리 유닛(MU'_l)이 층간 절연층(26)을 통해 적층되어 있으며, 비휘발성 메모리가 제 2 비트 라인(BL_l)의 연신방향으로 서로 이웃하여 있고 비휘발성 메모리를 구성하는 제 2 메모리 유닛(MU₂)과 또다른 비휘발성 메모리를 구성하는 제 2 메모리 유닛(MU'₂)이 층간 절연층(26)을 통해 적층되어 있는 구성을 갖는다. 도 46은 예 15의 비휘발성 메모리의 개략적인 부분 단면도를 도시한 것이다. 도 46은 제 1 메모리 유닛(MU_l, MU'_l)만을 도시한 것이다. 제 2 메모리 유닛(MU₂, MU'₂)은 도 46의 개략적인 부분 단면도의 지면에 수직한 방향으로 제 1 메모리 유닛(MU_l, MU'_l)에 인접하여 있다. 단일 인용부호 "'"는 제 1 메모리 유닛(MU'_l)의 구성요소를 나타내는 참조부호에 부가했다.

구체적으로, 도 46에 도시한 비휘발성 메모리에서, MOS FET로 구성된 선택용 트랜지스터(TR_l, TR'_l)은 p형 실리콘 반도체 기판(10)에 형성된 LOCOS 구조, 샐로우-트렌치 구조, 또는 LOCOS 구조와 샐로우-트렌치 구조의 조합을 갖는 소자 분리 영역(1)에 의해 둘러싸인 활성영역에 형성된다. 선택용 트랜지스터(TR_l, TR'_l) 각각은 예를 들면 실리콘 옥사이드로 구성되고 실리콘 반도체 기판(10)의 표면 상에 형성된 게이트 절연층(12), 워드 라인(WL_l 또는 WL'_l)으로서도 작용하는 게이트 절연층(12) 상에 형성된 게이트 전극(13), 및 실리콘 반도체 기판(10) 내 활성 영역에 형성되어 있고 n+형 불순물을 갖는 소스/드레인 영역(14)을 포함한다.

하측 절연층은 전체 표면 상에 형성되고, 비트 라인(BL_l)은 하측 절연층 상에 형성된다. 비트 라인(BL_l)은 하측 절연층 내 형성한 접촉홀(15)을 통해 선택용 트랜지스터(TR_l, TR'_l) 각각의 일 소스/드레인 영역(14)에 접속된다. 상측 절연층은 하측 절연층 및 비트 라인(BL_l) 상에 형성된다. 하측 절연층 및 상측 절연층 모두를 도면에서 절연층(16)이라 언급한다. 비트 라인(BL_l)은 후술하는 접촉홀(18)과의 접촉 없이 도 46에서 좌우측으로 하측 절연층 위에서 연신하여 있다.

제 1 전극(하부 전극)(21)은 절연층(16) 상에 형성되고, 강유전체층(22)은 제 1 전극(21) 상에 형성되며, 제 2 전극(상부 전극)(23)은 강유전체층(22) 상에 형성된다. 이들 요소들은 메모리 셀(MC_lM)을 구성한다. 제 1 전극(21)은 메모리 셀(MC_lM)에서 공통이다. 공통 제 1 전극(21)을 공통노드(CN_l)이라 한다. 공통 제 1 전극(21)(공통노드(CN_l))은 스트라이프의 평면 형태를 가지며, 절연층(16) 내 형성한 개구부(17) 내 형성된 접촉홀(18)을 통해 선택용 트랜지스터(TR_l)의 다른 소스/드레인 영역(14)에 접속된다. 강유전체층(22)은 제 2 전극(23)과 거의 동일한 패턴을 갖도록 형성된다.

층간 절연층(26)은 메모리 셀(MC_1M) 및 절연층(16) 상에 형성된다. 제 1 전극(하부 전극)(21')은 층간 절연층(26) 상에 형성되고, 강유전체층(22')은 제 1 전극(21') 상에 형성되며, 제 2 전극(상부 전극)(23')은 강유전체층(22') 상에 형성된다. 이들 요소들은 메모리 셀(MC'_lM)을 구성한다. 제 1 전극(21')은 메모리 셀(MC'_lM)에서 공통이다. 공통 제 1 전극(21')을 공통노드(CN'_l)이라 한다. 공통 제 1 전극(21')(공통노드(CN'_l))은 스트라이프의 평면 형태를 가지며, 층간 절연층(26) 내 형성한 개구부(27) 내 형성된 접촉홀(28), 절연층(16) 상에 형성된 접속부(25) 및 또다른 접촉홀(18)을 통해 선택용 트랜지스터(TR'_l)의 다른 소스/드레인 영역(14)에 접속된다. 강유전체층(22')은 제 2 전극(23')과 거의 동일한 패턴을 갖도록 형성된다. 절연막(36A)은 메모리 셀(MC'_1M) 및 층간 절연층(26) 상에 형성된다.

워드 라인(WL₁, WL'₁)은 도 46의 지면에 수직한 방향으로 연신한다. 제 2 전극(23, 23')은 도 46의 지면에 수직한 방향으로 서로 인접하여 있는 메모리 셀(MC_2m, MC'_2m)에서 공통이며, 플레이트 라인(PL_m)으로서 작용한다. 메모리 셀(MC_1M) 및 메모리 셀(MC'_1M)은 수직방향으로 정렬하여 있다. 이 구성에서, 메모리 셀에 의해 점유된 면적이 감소될 수 있어, 집적도가 향상될 수 있다.

표2에 나타낸 바와 같이, 위에 위치한 메모리 유닛을 구성하는 메모리 셀의 강유전체층이 밑에 위치한 메모리 유닛을 구성하는 메모리 셀의 강유전체층보다 낮은 결정화 온도를 갖는 구성을 채용하는 것이 바람직하다.

예 16

예 16은 본 발명의 제 12-B 특징에 따른 비휘발성 메모리 및 본 발명의 제 2 특징에 따른 동작 방법에 관한 것이다. 도 47은 예 16에서 비휘발성 메모리의 회로도를 도시한 것이다. 비휘발성 메모리의 단면구성은 도 6에 도시한 바와 동일하다.

예 16에서 비휘발성 메모리는 제 1 메모리 유닛(MU₁) 및 제 2 메모리 유닛(MU₂)를 포함한다.

제 1 메모리 유닛(MU₁)은,

(A-1) 제 1 비트 라인(BL₁),

(B-1) N ≥2이고 구체적으로 예 16에선 N = 2인 N개의 제 1 선택용 트랜지스터(TR_1N),

(C-1) N개(N ≥2이고 구체적으로 예 16에선 N = 2)의 제 1 서브-메모리 유닛(SMU_1N), 각각의 제 1 서브-메모리 유닛은, M ≥2이고 예 16에선 M = 4인 M개의 제 1 메모리 셀(MC_1nm)을 포함하며,

(D-1) N개의 제 1 서브-메모리 유닛(SMU_1N)을 구성하는 제 1 메모리 셀(MC_1nm)(m=1,2, ..., M)에 각각이 공통인 M개의 플레이트 라인(PL_m)을 포함한다.

제 2 메모리 유닛(MU₂)은,

(A-2) 제 2 비트 라인(BL₂),

(B-2) N개의 제 2 선택용 트랜지스터(TR_2N),

(D-2) 제 2 서브-메모리 유닛(SMU_2n)을 구성하는 제 2 메모리 셀(MC_2nm)에 각각이 공통인 M개의 플레이트 라인(PL_m)을 포함하고, 제 2 메모리 유닛(SMU₂)을 구성하는 플레이트 라인은 제 1 메모리 유닛(SMU₁)을 구성하는 플레이트 라인에 공통이다.

제 2 비트 라인(BL₂), 제 2 선택용 트랜지스터(TR_2N) 및 제 2 메모리 유닛(MU₂)은 제 1 비트 라인(BL₁), 제 1 선택용 트랜지스터(TR_1N) 및 제 1 메모리 유닛(MU₁)에 인접하다.

각각의 메모리 셀(MC_1m)(m = 1, 2, ..., M, n=1, 2, ..., N, 예 16에선 m = 1, 2, 3, 4, n =1, 2)은 제 1 전극(21 또는 31)(하부 전극), 강유전체층(22 또는 32) 및 제 2 전극(23 또는 32)(상부 전극)을 포함한다. 제 1 메모리 유닛(MU₁)에서, n번째 위치 제 1 서브-메모리 유닛(SMU_1n)(n =1, 2, ..., N)을 구성하는 제 1 메모리 셀(MC_1nm)의 제 1 전극(21 또는 31)은 n번째 위치 제 1 서브-메모리 유닛(SMU_1n)에서 공통이고, 공통 제 1 전극(21 또는 31)(공통 노드(CN_1n))은 n번째 위치 제 1 선택용 트랜지스터(TR_1n)을 통해 제 1 비트 라인(BL₁)에 접속된다. 제 1 메모리 셀(MC_1nm)의 제 2 전극(23 또는 33)은 공통 플레이트 라인(PL_m)에 접속된다. 제 2 메모리 유닛(MU₂)에서, n번째 위치 제 2 서브-메모리 유닛(SMU_2n)을 구성하는 제 2 메모리 셀(MC_2nm)의 제 1 전극(21 또는 31)은 n번째 위치 제 2 서브-메모리 유닛(SMU_1n)에서 공통이며, 공통 제 1 전극(21 또는 31)(공통노드(CN_2n))은 n번째 위치 제 2 선택용 트랜지스터(TR_2n)를 통해 제 2 비트 라인(BL₂)에 접속된다. 제 2 메모리 셀(MC_2nm)의 제 2 전극(23)은 공통 플레이트 라인(PL_m)에 접속된다.

표2에 나타낸 바와 같이, 위에 위치한 서브-메모리 유닛을 구성하는 메모리 셀의 강유전체층이 밑에 위치한 서브-메모리 유닛을 구성하는 메모리 셀의 강유전체층보다 낮은 결정화 온도를 갖는 구성을 채용하는 것이 바람직하다.

비휘발성 메모리의 메모리 유닛을 구성하는 메모리 셀의 수(M)는 4개로 한정되지 않으며, M≥2을 만족하는 한 임의의 개수이다. 이 수는 바람직하게는 2의 멱지수이다(M = 2, 4, 8, 16,...).

예 16의 비휘발성 메모리에서, 제 1 메모리 셀(MC_1nm)에 기억되는 데이터 및 제 2 메모리 셀(MC_2nm)에 기억되는 데이터를 래치하기 위한 P개의 래치 회로는 제 1 비트 라인(BL₁)과 제 2 비트 라인(BL₂) 사이에 설치된다. 예 12에서, N=2 및 P=N이 만족된다. n번째 래치 회로는 n번째 위치 제 1 서브-메모리 유닛(SMU_1n)을 구성하는 제 1 메모리 셀 및 n번째 위치 서브-메모리 유닛(SMU_2n)을 구성하는 제 2 메모리 셀(MC_2nm)에 기억되는 데이터를 래치한다. 예 16의 비휘발성 메모리에서, n번째 위치 제 1 서브-메모리 셀(MC_2nm)을 구성하는 m번째 위치 제 1 메모리 셀(MC_1nm)(m=1, 2,...M)과 n번째 위치 제 2 서브-메모리 유닛(SMU_2n)을 구성하는 m번째 위치 서브-메모리 셀(MC_2nm)이 쌍으로 되어 상보 데이터를 기억한다.

구체적으로, 제 1 메모리 셀(MC_1nm) 및 제 2 메모리 셀(MC_2nm)에 기억된 데이터를 래치하는 P=N 개수의 래치 회로는 제 1 비트 라인(BL₁)과 제 2 비트 라인(BL₂) 사이에 설치된다. 예 16에서, 제 1 래치 회로(LC₁)는 제 1 메모리 셀(MC_11m 또는 MC_21m)에 기억된 데이터를 래치하기 위해 설치되며, 제 2 래치 회로(LC₂)는 제 2 메모리 셀(MC_12m 또는 MC_22m)에 기억된 데이터를 래치하기 위해 설치된다. TR_SW11을 스위칭하는 트랜지스터는 제 1 래치 회로(LC₁)과 제 1 비트 라인(BL₁) 사이에 설치되고, TR_SW12을 스위칭하는 트랜지스터는 제 1 래치 회로(LC₁)과 제 2 비트 라인(BL₂) 사이에 설치된다. 또한, TR_SW21을 스위칭하는 트랜지스터는 제 2 래치 회로(LC₂)과 제 1 비트 라인(BL₁) 사이에 설치되고, TR_SW22을 스위칭하는 트랜지스터는 제 2 래치 회로(LC₂)과 제 2 비트 라인(BL₂) 사이에 설치된다. 제 1 감지 증폭기(SA₁)은 제 1 래치 회로(LC₁)를 포함하고, 제 2 감지 증폭기(SA₂)는 제 2 래치 회로(LC₂)를 포함하며, 감지 증폭기 구성은 이들로 한정되지 않는다. TR_SW11 및 TR_SW12을 스위칭하는 트랜지스터의 게이트 전극들은 제 1 래치 제어라인(CL₁)에 접속되고, TR_SW21 및 TR_SW22을 스위칭하는 트랜지스터의 게이트 전극들은 제 2 래치 제어라인(CL₂)에 접속된다.

데이터는 n번째 래치 회로에 래치된 데이터에 기초하여 n번째 위치 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀 및 n번째 위치 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀에 재기록된다. 구체적으로, 데이터는 제 1 래치 회로(LC₁)에 래치된 데이터에 기초하여 제 1-위치 제 1 서브-메모리 유닛(SMU₁₁)을 구성하는 제 1 메모리 셀(MC_11m) 및 제 1-위치 제 2 서브-메모리 유닛(SMU₂₁)을 구성하는 제 2 메모리 셀(MC_2m)에 재기록된다. 또한, 데이터는 제 2 래치 회로(LC₂)에 래치된 데이터에 기초하여 제 2-위치 제 1 서브-메모리 유닛(SMU₁₂)을 구성하는 제 1 메모리 셀(MC_12m) 및 제 2-위치 제 2 서브-메모리 유닛(SMU₂₂)을 구성하는 제 2 메모리 셀(MC_22m)에 재기록된다.

메모리 셀(MC_11m, MC_12m, MC_21m, MC_22m)에서 플레이트 라인(PL_m)은 공통이며, 플레이트 라인 디코더/드라이버(PD)에 접속된다. 제 1 선택용 트랜지스터(TR₁₁)의 게이트 전극 및 제 2 선택용 트랜지스터(TR₂₁)의 게이트 전극은 워드 라인(WL₁)에 접속되며, 제 2 선택용 트랜지스터(TR₁₂)의 게이트 전극 및 제 2 선택용 트랜지스터(TR₂₁)의 게이트 전극은 워드 라인(WL₁)에 접속된다. 워드 라인(WL₁, WL₂)은 워드 라인 디코더/드라이버(WD)에 접속된다.

예 16의 비휘발성 메모리에서, 유닛들이 제 1 메모리 유닛(MU₁)을 구성하는 제 1 서브-메모리 유닛(SMU₁₁) 및 제 1 서브-메모리 유닛(SMU₁₂)는 층간 절연층(26)을 통해 적층되며, 유닛들이 제 2 메모리 유닛(MU₂)을 구성하는 제 2 서브-메모리 유닛(SMU₂₁) 및 제 1 서브-메모리 유닛(SMU₂₂)는 층간 절연층(26)을 통해 적층된다. 이 구성에서, 고집적도가 얻어질 수 있다.

예 16에서 비휘발성 메모리로부터 데이터를 판독하고 이에 데이터를 재기록하는 동작을 이하 설명한다. 예로서, 데이터는 플레이트 라인(PL₁)을 공유하는 메모리 셀(MC₁₁₁, MC₂₁₁) 및 메모리 셀(MC₁₂₁, MC₂₂₁)(즉, 쌍을 형성하는)로부터 데이터를 판독하고 이에 데이터가 재기록되며, 데이터 "1"이 제 1 메모리 셀(MC₁₁₁, MC₁₂₁)에 이미 기억되어 있으며, 데이터 "0"이 제 2 메모리 셀(MC₂₁₁, MC₂₂₁)에 이미 기억되어 있다고 가정한다. 도 42 및 43은 동작파형을 도시한 것이다. 도 42 및 43에서, 괄호 내 숫자는 후술되는 단계 번호에 상응한다. 도 42 및 도 43에서, 숫자와 함께 괄호 내 알파벳 "A" 및 "B"는 이하 설명되는 단계의 번호와 함께 괄호 내 알파벳 "E" 및 "F"에 상응한다.

먼저, 선택된 메모리 셀(MC₁₁₁, MC₁₂₁) 및 메모리 셀(MC₁₂₁, MC₂₂₁)의 데이터가 판독될 것이다(도 42 참조).

(1E) 대기상태에서, 모든 비트 라인, 모든 워드 라인 및 모든 플레이트 라인은 0볼트를 갖는다. 또한, 공통 노드(CN₁, CN₂) 또한 0볼트를 가지며 부동상태에 있다.

(2E) 데이터 판독이 시작될 때, 선택된 플레이트 라인(PL₁)의 전위 상승(전압 상승)이 수행된다. 즉, V_PL-H(=V_cc)가 선택된 플레이트 라인(PL₁)에 인가되며, 비선택된 플레이트 라인(PL_m)(m=2, 3...M)엔 V_PL-L(=0볼트)이 인가된다. 이 경우, 공통노드(CN₁₁, CN₁₂, CN₂₁, CN₂₂)는 이들이 비선택된 플레이트 라인(PL_m)(m=2, 3...M)과의 결합이 강하므로 0볼트에 가까운 값을 갖게 된다. 결국, 데이터 "1"이 이미 기억되어 있는 제 1 메모리 셀(MC₁₁₁, MC₁₂₁)의 강유전체층에서 분극반전이 일어나며, 공통노드(CN₁₁, CN₁₂)의 전위가 증가한다. 데이터 "0"이 이미 기억되어 있는 제 2 메모리 셀(MC₂₁₁, MC₂₂₁)의 강유전체층에서 어떠한 분극반전도 일어나지 않으며, 공통노드(CN₂₁, CN₂₂)의 전위에 어떠한 변화도 없다. 동시에, TR_SW11 및 TR_SW12을 스위칭하는 트랜지스터는 제 1 래치 제어라인(CL₁)을 통해 온-상태로 되고, 제 1 래치 회로(LC₁)가 선택되며, 제 1 감지 증폭기(SA₁)의 각 단부(end)의 전위는 0볼트로 등화된다. 이어서, 접지라인(도시없음) 및 비트 라인(BL₁, BL₂)은 전기적으로 분리되어, 비트 라인(BL₁, BL₂)이 부동상태에 있게 된다.

(3E) 이어서, 워드 라인(WL₁)이 하이레벨로 되어, 제 1-위치 제 1 선택용 트랜지스터(TR₁₁) 및 제 1-위치 제 2 선택용 트랜지스터(TR₂₁)를 온-상태가 되게 하고, 이에 의해, 제 1 서브-메모리 유닛(SMU₁)의 공통 노드(CN₁)가 제 1 비트 라인(BL₁)에 접속되고 제 2 서브-메모리 유닛(SMU₂₁)의 공통 노드(CN₂₁)가 제 2 비트 라인(BL₂)에 접속된다. 결국, 제 1 서브-메모리 유닛(SMU₁₁)의 공통노드(CN₁₁)의 전위는 0볼트 가깝게 감소하고, 데이터 "1"이 이미 기억된 제 1 메모리 셀(MC₁₁₁)에서, 강유전체층의 분극반전이 진행된다. 이러한 식으로, 제 1 비트 라인(BL₁)과 제 2 비트 라인(BL₂) 간에 전위차가 발생된다.

(4E) 이어서, TR_SW11 및 TR_SW12를 스위칭하는 트랜지스터가 제 1 래치 제어라인(CL₁)을 통해 오프-상태로 되고, 제 1 래치 회로(LC₁)는 비트 라인(BL₁, BL₂)으로부터 분리된다.

(5E) 이어서, 제 1 래치 회로(LC₁)가 활성화되어 데이터를 결정하고, 이러한 데이터(이 예에서는 데이터 "1")는 제 1 감지 증폭기(SA₁)의 제 1 래치 회로(LC₁)에 래치된다. 비트 라인(BL₁, BL₂)은 0볼트를 갖도록 등화되며, 이에 의해서 "0"이 선택된 제 1 메모리 셀(MC₁₁₁) 및 제 1 메모리 셀(MC₂₁₁)에 기록된다.

(6E) 이어서, 워드 라인(WL₁)이 로우레벨로 되어, 제 1-위치 제 1 선택용 트랜지스터(TR₁₁) 및 제 1-위치 제 2 선택용 트랜지스터(TR₂₁)이 오프상태로 되고, 이에 의해서, 제 1 서브-메모리 유닛(SMU₁₁)의 공통노드(CN₁₁)가 제 1 비트 라인(BL₁)으로부터 분리되고, 제 2 서브-메모리 유닛(SMU₂₁)의 공통노드(CN₂₁)가 제 2 비트 라인(BL₂)으로부터 분리된다. 동시에, TR_SW21 및 TR_SW22를 스위칭하는 트랜지스터는 제 2 래치 제어라인(CL₂)를 통해 온-상태로 되어, 제 2 래치 회로(LC₂)가 선택되고, 감지 증폭기(SA₂)의 각 단부의 전위는 0볼트로 등화된다. 이어서, 접지라인(도시없음)은 비트 라인(BL₁, BL₂)은 전기적으로 분리되어, 비트 라인(BL₁, BL₂)은 부동상태로 된다.

(7E) 이어서, 워드 라인(WL₂)은 하이레벨로 되어 제 2-위치 제 1 선택용 트랜지스터(TR₁₂) 및 제 2-위치 제 2 선택용 트랜지스터(TR₂₂)가 온-상태로 되고, 이에 의해서 제 1 서브-메모리 유닛(SMU₁₂)의 공통노드(CN₁₂)는 제 2 비트 라인(BL₂)에 접속된다. 데이터 "1"이 이미 기억되어 있는 제 1 메모리 셀(MC₁₂₁)에서 강유전체층에선 분극 반전이 일어나, 공통노드(CN₁₂)는 하이전위를 갖는다. 한편, 데이터 "0"이 기억되어 있는 제 2 메모리 셀(MC₂₂₁)에서 강유전체층에 어떠한 분극 반전도 일어나지 않아, 공통노드(CN₂₂)는 로우전위를 갖는다.

(8E) 이어서, TR_SW21 및 TR_SW22를 스위칭하는 트랜지스터가 제 2 래치 제어라인(CL₂)을 통해 오프-상태로 되고, 이에 의해서 제 2 래치 회로(LC₂)는 비트 라인(BL₁, BL₂)로부터 분리된다.

(9E) 이어서, 제 2 래치 회로(LC₂)가 활성화되어 데이터를 결정하고, 이러한 데이터(이 예에서는 데이터 "1")는 제 2 감지 증폭기(SA₂)의 제 2 래치 회로(LC₂)에 래치된다. 비트 라인(BL₁, BL₂)은 0볼트를 갖도록 등화되며, 이에 의해서 데이터 "0"이, 선택된 제 1 메모리 셀(MC₁₂₁)에 기록된다.

(10E) 이어서, 워드 라인(WL₂)은 로우레벨로 되어 제 2-위치 제 1 선택용 트랜지스터(TR₁₂) 및 제 2-위치 제 2 선택용 트랜지스터(TR₂₂)가 오프-상태로 되고, 이에 의해서 제 1 서브-메모리 유닛(SMU₁₂)의 공통노드(CN₁₂)가 제 1 비트 라인(BL₁)으로부터 분리되고, 제 2 서브-메모리 유닛(SMU₂₂)의 공통노드(CN₂₂)가 제 2 비트 라인(BL₂)으로부터 분리된다. 동시에, 선택된 플레이트 라인(PL₁)의 전위하강(전압 하강)이 수행된다. 즉, 선택된 플레이트 라인(PL₁)의 전위는 다시 V_PL-L(=0볼트)로 된다.

상기 동작은 메모리 셀(MC₁₁₁, MC₂₁₁) 및 메모리 셀(MC₁₂₁, MC₂₂₁)의 데이터 판독을 완료한다. 이 상태에서, 제 1 메모리 셀(MC₁₁₁) 및 메모리 셀(MC₁₂₁)은 이에 기록된 데이터 "0"을 갖는다. 또한, 제 1 래치 회로(LC₁) 및 제 2 래치 회로(LC₂)에는, 메모리 셀(MC₁₁₁, MC₂₁₁)에 기억된 데이터 및 메모리 셀(MC₁₂₁, MC₂₂₁)에 기억된 데이터가 각각 래치된다.

이어서, 선택된 메모리 셀(MC₁₁₁, MC₂₁₁) 및 선택된 메모리 셀(MC₁₂₁, MC₂₂₁)에의 데이터의 재기록이 수행된다. 구체적으로, 데이터 "1"이 재기록된다(도 43 참조).

(1F) 초기 상태에서, 모든 비트 라인, 모든 워드 라인, 및 모든 플레이트 라인은 접지된다. 또한, 공통 노드(CN₁₁, CN₁₂, CN₂₁, CN₂₂)는 0볼트를 가지며 부동상태에 있다.

(2F) 이어서, (1/2)V_PL-H[=(1/2)V_cc]이 비선택된 플레이트 라인(PL_m)(m=2, 3,...M)에 인가된다. 선택된 플레이트 라인(PL₁)은 계속하여 V_PL-L(=0볼트)를 갖는다.

(3F) 이어서, 워드 라인(WL₁)은 하이레벨로 되어, 제 1-위치 제 1 선택용 트랜지스터(TR₁₁) 및 제 1-위치 제 2 선택용 트랜지스터(TR₂₁)이 온-상태로 되고, 이에 의해서, 제 1 서브-메모리 유닛(SMU₁₁)의 공통 노드(CN₁₁)은 제 1 비트 라인(BL₁)에 접속되고, 제 2 서브-메모리 유닛(SMU₂₁)의 공통 노드(CN₂₁)은 제 2 비트 라인(BL₁)에 접속된다. 동시에, TR_SW11 및 TR_SW12를 스위칭하는 트랜지스터는 제 1 래치 제어라인(CL₁)을 통해 온-상태로 되어, 제 1 래치 회로(LC₁)는 비트 라인(BL₁, BL₂)에 연결되고, 이에 의해서, 제 1 비트 라인(BL₁)의 전위는 제 1 래치 회로(LC₁)에 래치된 데이터(이 예에선 데이터 "1")에 기인하여 V_BL-H(=V_cc)까지 증가된다. 결국, 선택된 제 1 메모리 셀(MC₁₁₁)은 이의 분극상태에서 분극이 재반전되어 데이터 "1"를 재기록하게 된다. 선택된 제 2 메모리 셀(MC₂₁₁)에서, 이의 분극상태가 계속되어 데이터 "0"이 보유된다.

(4F) 이어서, 비트 라인(BL₁, BL₂)은 0볼트를 갖도록 등화되어 공통노드(CN₁₁, CN₂₁)의 전위를 다시 0볼트가 되게 한다.

(5F) 이어서, 워드 라인(WL₁)은 로우레벨로 되어, 제 1-위치 제 1 선택용 트랜지스터(TR₁₁) 및 제 1-위치 제 2 선택용 트랜지스터(TR₂₁)이 오프-상태로 되고, 이에 의해서 제 1 서브-메모리 유닛(SMU₁₁)의 공통 노드(CN₁₁)가 제 1 비트 라인(BL₁)으로부터 분리되고, 제 2 서브-메모리 유닛(SMU₂₁)의 공통 노드(CN₂₁)가 제 2 비트 라인(BL₂)으로부터 분리된다. 동시에, TR_SW11 및 TR_SW12를 스위칭하는 트랜지스터는 제 1 래치 제어라인(CL₁)을 통해 오프-상태로 되어 제 1 래치 회로(LC₁)가 비트 라인(BL₁, BL₂)로부터 분리된다.

(6F) 이어서, 워드 라인(WL₂)은 하이레벨로 되어 제 2-위치 제 1 선택용 트랜지스터(TR₁₂) 및 제 2-위치 제 2 선택용 트랜지스터(TR₂₂)가 온-상태로 되고, 이에 의해서 제 1 서브-메모리 유닛(SMU₁₂)의 공통노드(CN₁₂)는 제 1 비트 라인(BL₁)에 접속되고, 제 2 서브-메모리 유닛(SMU₂₂)의 공통노드(CN₂₂)는 제 2 비트 라인(BL₂)에 접속된다. 동시에, TR_SW21 및 TR_SW22를 스위칭하는 트랜지스터는 제 2 래치 제어라인(CL₂)을 통해 온-상태로 되어 제 2 래치 회로(LC₂)가 비트 라인(BL₁, BL₂)에 접속되며, 이에 의해서 제 1 비트 라인(BL₁)의 전위는 제 2 래치 회로(LC₂)에 래치된 데이터(이 예에선 데이터 "0")에 기인하여 V_BL-H(=V_cc)까지 증가되고, 이 때 제 2 비트 라인(BL₂)은 계속하여 V_BL-L(=0볼트)의 전위를 갖는다. 결국, 선택된 제 1 메모리 셀(MC₁₂₁)은 이의 분극상태에서 재반전이 되어 데이터 "1"이 기록된다. 선택된 제 2 메모리 셀(MC₂₂₁)에서는 이의 분극산태가 계속되어 데이터 "0"이 보유된다.

(7F) 이어서, 비트 라인(BL₁, BL₂)이 0볼트를 갖도록 등화되고, 공통노드(CN₁₂, CN₂₂)의 전위는 다시 0볼트로 된다.

(8F) 이어서, 워드 라인(WL₂)은 로우레벨로 되어 제 2-위치 제 1 선택용 트랜지스터(TR₁₂) 및 제 2-위치 제 2 선택용 트랜지스터(TR₂₂)가 오프-상태로 되고, 이에 의해서 제 1 서브-메모리 유닛(SMU₁₂)의 공통노드(CN₁₂)이 제 1 비트 라인(BL₁)으로부터 분리되고, 제 2 서브-메모리 유닛(SMU₂₂)의 공통노드(CN₂₂)이 제 2 비트 라인(BL₂)으로부터 분리된다. 동시에, TR_SW21 및 TR_SW22를 스위칭하는 트랜지스터는 제 2 래치 제어라인(CL₂)을 통해 오프-상태로 되어 제 2 래치 회로(LC₂)가 비트 라인(BL₁, BL₂)로부터 분리된다.

(9F) 비선택된 플레이트 라인(PL_m)(m=2, 3...M)의 전위는 다시 V_PL-L(=0볼트)로 된다.

상기 동작은 데이터 "1"의 재기록을 완료한다. 플레이트 라인(PL₁)을 공유하는 제 1 메모리 셀(MC₁₁₁, MC₁₂₁) 및 제 2 메모리 셀(MC₂₁₁, MC₂₁₁)에 기억된 데이터의 판독 및 재기록은 각각에 한번 플레이트 라인의 전위상승(V_PL-L -> V_PL-H)[단계 (2E)] 및 전위하강(V_PL-H -> V_PL-L)[단계 (10E)]를 실행함으로써 수행된다.

그후, 상기 단계 (1E) 내지 (10E) 및 단계 (1E) 내지 (9E)는 플레이트 라인(PL₂)을 공유하는 제 1 메모리 셀(MC₁₁₂, MC₁₂₂) 및 제 2 메모리 셀(MC₂₁₂, MC₂₂₂), 플레이트 라인(PL₃)을 공유하는 제 1 메모리 셀(MC₁₁₃, MC₁₂₃) 및 제 2 메모리 셀(MC₂₁₃, MC₂₁₃), 플레이트 라인(PL₄)을 공유하는 제 1 메모리 셀(MC₁₁₄, MC₁₂₄) 및 제 2 메모리 셀(MC₂₁₄, MC₂₁₄)에 관하여 연속적으로 수행된다.

새로운 데이터가 기록될 때, 먼저, 단계 (1E) 내지 (10E)의 동작이 실행되고, 이어서 새로운 데이터가 기록될 메모리 셀에 관계된 래치 회로에 원하는 값이 래치되고, 단계 (1E) 내지 (9E)의 동작이 수행되는 구성을 채용하는 것으로 충분한다.

예 17

예 17은 예 16의 변형이다. 예 17에서, 소위 플래시 메모리처럼 선택된 플레이트 라인에 접속된 메모리 셀에 "페이지" 재기록이 수행된다. 이 경우, 재기록을 위한 판독동작은 생략될 수 있으므로 동작이 간단하게 될 수 있고 더 빠른 재기록이 달성될 수 있다. 예 17의 비휘발성 메모리는 예 16의 비휘발성 메모리와 동일한 구성으로 구성될 수 있다. 이 예의 동작파형은 도 44에 도시한 바와 같다. 도 44에서, 괄호 내 숫자는 후술하는 단계의 번호에 상응한다. 도 44에서, 숫자와 함께 괄호 내 알파벳 "C"는 이하 설명되는 단계의 번호와 함께 괄호 내 알파벳 "G"에 상응한다. 다음 설명은 플레이트 라인(PL_l)을 공유하는 메모리 셀(MC_l11, MC₂₁₁) 및 메모리 셀(MC_l21, MC₂₂₁)에 데이터가 기록되고 데이터 "1"이 메모리 셀(MC_l11, MC₁₂₁)에 기억되어 있으며, 메모리 셀(MC₂₁₁, MC₂₂₁)에는 데이터 "0"이 기억되어 있다고 가정한다.

(1G) 대기상태에서, 모든 비트 라인, 모든 워드 라인 및 모든 플레이트 라인은 0볼트를 갖는다. 또한, 공통 노드(CN₁₁, CN₁₂, CN₂₁, CN₂₂) 또한 0볼트를 가지며 부동상태에 있다. 또한, TR_SW11 및 TR_SW12을 스위칭하는 트랜지스터는 제 1 래치 제어라인(CL₁)을 통해 온-상태로 되어 있고, TR_SW21 및 TR_SW22을 스위칭하는 트랜지스터는 제 2 래치 제어라인(CL₂)을 통해 오프-상태로 되어 있다.

(2G) 이어서, 비트 라인(BL₁, BL₂)는 0볼트를 갖도록 등화된다.

(3G) 이어서, 선택된 플레이트 라인(PL₁)의 전위 상승이 수행된다. 즉, V_PL-H(=V_cc)가 선택된 플레이트 라인(PL₁)에 인가되며, 비선택된 플레이트 라인(PL_m)(m=2, 3...M)엔 V_PL-L(=0볼트)이 인가된다. 동시에, 워드 라인(WL₁, WL₂)이 하이레벨로 되어, 제 1-위치 제 1 선택용 트랜지스터(TR₁₁) 및 제 1-위치 제 2 선택용 트랜지스터(TR₂₁)를 온-상태가 되게 하고, 이에 의해, 제 1 서브-메모리 유닛(SMU₁₁, SMU₁₂)의 공통 노드(CN₁₁, CN₂₁)가 제 1 비트 라인(BL₁)에 접속되고 제 2 서브-메모리 유닛(SMU₂₁, SMU₂₂)의 공통 노드(CN₂₁, CN₂₂)가 제 2 비트 라인(BL₂)에 접속된다. 결국, 선택된 제 1 메모리 셀(MC₁₁₁, MC₁₂)과 제 2 메모리 셀(MC₂₁₁, MC₂₂₁)에 데이터 "0"이 기록된다.

(4G) 워드 라인(WL₁, WL₂)이 로우레벨로 되어, 제 1-위치 제 1 선택용 트랜지스터(TR₁₁) 및 제 1-위치 제 2 선택용 트랜지스터(TR₂₁)이 오프상태로 된다. 동시에, 선택된 플레이트 라인(PL₁)의 전위하강이 수행된다. 즉, 선택된 플레이트라인(PL₁)은 V_PL-L(=0볼트)를 갖게 된다.

상기 동작에 의해서, 선택된 플레이트 라인(PL₁)에 접속된 메모리 셀(MC₁₁₁, MC₁₂₁, MC₂₁₁, MC₂₂₁)에 데이터 "0"이 기록된다. 상기 동작 중에, 원하는 데이터는 이미 제 1 래치 회로(LC₁) 및 제 2 래치 회로(LC₂)를 통해 전송된다.

(5G) 이어서, 예 16의 단계 (1F) 내지 (9F)와 동일한 동작이 수행되고, 이에 의해서, 데이터 "1"이 기록되어 기록이 완료된다.

그후, 단계 (1G) 내지 (4G) 및 단계 (1F) 내지 (9F)는 플레이트 라인(PL₂)을 공유하는 제 1 메모리 셀(MC₁₁₂, MC₁₂₂) 및 제 2 메모리 셀(MC₂₁₂, MC₂₂₂), 플레이트 라인(PL₃)을 공유하는 제 1 메모리 셀(MC₁₁₃, MC₁₂₃) 및 제 2 메모리 셀(MC₂₁₃, MC₂₁₃), 플레이트 라인(PL₄)을 공유하는 제 1 메모리 셀(MC₁₁₄, MC₁₂₄) 및 제 2 메모리 셀(MC₂₁₄, MC₂₁₄)에 관하여 연속적으로 수행된다.

예 18

예 18은 예 16의 변형이다. 예 18에서, 비선택된 플레이트 라인(PL_m)(m=2, 3...M)에 (2/3)V_cc가 인가된다. 또한, 비트 라인(BL₁, BL₂)는 0볼트 대신 (1/3)V_cc를 갖도록 등화된다. 예 18에서 비휘발성 메모리의 구조는 예 16의 비휘발성 메모리와 동일할 수 있다. 예 16에서 단계 (1E) 내지 (10E)과 동일한 단계가 수행될 수 있다. 도 18의 파형은 도 45에 도시한 바와 같다. 도 45에서, 괄호 내 숫자는 후술하는 단계의 번호에 상응한다. 도 45에서, 숫자와 함께 괄호 내 알파벳 "D"는 이하 설명되는 단계의 번호와 함께 괄호 내 알파벳 "H"에 상응한다. 다음 설명은 플레이트 라인(PL_l)을 공유하는 메모리 셀(MC_l11, MC₂₁₁) 및 메모리 셀(MC_l21, MC₂₂₁)(즉, 쌍을 형성하는)에 데이터가 기록되고 데이터 "1"이 메모리 셀(MC_l11, MC₁₂₁)에 기억되어 있으며, 메모리 셀(MC₂₁₁, MC₂₂₁)에는 데이터 "0"이 기억되어 있다고 가정한다.

(1H) 초기상태에서, 모든 비트 라인, 모든 워드 라인, 모든 플레이트 라인은 0볼트를 갖는다. 또한, 공통 노드(CN_l1, CN₁₂, CN₂₁, CN₂₂)는 0볼트를 가지며 부동상태에 있다. 제 1 래치 회로(LC_l) 및 제 2 래치 회로(LC₂)에서, 메모리 셀(MC_l11, MC₂₁₁) 및 메모리 셀(MC₂₁₁, MC₂₂₁)에 관한 데이터가 각각 래치된다.

(2H) 이어서, 비선택된 플레이트 라인(PL_m)(m=2, 3...M)에 (2/3)V_PL-H[=(2/3)V_cc]가 인가된다. 선택된 플레이트 라인(PL_l)은 계속하여 V_PL-L(=0볼트)를 갖고 있다. 동시에, 비트 라인(BL_l, BL₂)는 V_BL-L[=(1/3)V_cc]을 갖도록 등화된다. 래치 회로(도시없음)의 접지 구동라인은 미리 분리된다.

(3H) 이어서, 워드 라인(WL_l)은 하이레벨로 되어, 제 1-위치 제 1 선택용 트랜지스터(TR_l1) 및 제 1-위치 제 2 선택용 트랜지스터(TR₂₁)이 온-상태로 되고, 이에 의해서, 제 1 서브-메모리 유닛(SMU_l1)의 공통노드(CN_l1)은 제 1 비트 라인(BL_l)에 접속되고, 제 2 서브-메모리 유닛(SMU₂₁)의 공통노드(CN₂₁)은 제 2 비트 라인(BL₂)에 접속된다. 동시에, TR_SW11 및 TR_SW12를 스위칭하는 트랜지스터는 제 1 래치 제어라인(CL₁)을 통해 온-상태로 되어 제 1 래치 회로(LC₁)가 비트 라인(BL₁, BL₂)에 접속되고, 이에 의해서, 제 1 비트 라인(BL₁)의 전위는 제 1 래치 회로(LC₁)에 래치된 데이터에 따라 V_BL-H(=V_cc)까지 증가된다. 결국, 선택된 제 2 메모리 셀(MC₁₁₁)은 이의 분극상태에서 분극이 재반전되어 데이터 "1"을 기록하게 된다. 래치 회로의 접지 구동라인이 이미 분리되어 있기 때문에, 제 2 비트 라인(BL₂)는 계속하여 V_BL-L[=(1/3)V_cc]을 가지며, 선택된 제 2 메모리 셀(MC₂₁₁)은 이의 분극상태에서 전혀 변화가 되지 않아 데이터 "0"이 보유된다.

(4H) 이어서, 비트 라인(BL₁, BL₂)은 V_BL-L[=(1/3)V_cc]를 갖도록 등화되어 공통노드(CN₁₁, CN₂₁)의 전위는 다시 V_BL-L[=(1/3)V_cc]로 된다.

(5H) 이어서, 워드 라인(WL₁)은 로우레벨로 되어, 제 1-위치 제 1 선택용 트랜지스터(TR₁₁) 및 제 1-위치 제 2 선택용 트랜지스터(TR₂₁)이 오프-상태로 되고, 이에 의해서 제 1 서브-메모리 유닛(SMU₁₁)의 공통 노드(CN₁₁)이 제 1 비트 라인(BL₁)으로부터 분리되고, 제 2 서브-메모리 유닛(SMU₂₁)의 공통 노드(CN₂₁)이 제 2 비트 라인(BL₂)으로부터 분리된다. 동시에, TR_SW11 및 TR_SW12를 스위칭하는 트랜지스터는 제 1 래치 제어라인(CL₁)을 통해 오프-상태로 되어 제 1 래치 회로(LC₁)가 비트 라인(BL₁, BL₂)로부터 분리된다.

(6H) 이어서, 워드 라인(WL₂)은 하이레벨로 되어 제 2-위치 제 1 선택용 트랜지스터(TR₁₂) 및 제 2-위치 제 2 선택용 트랜지스터(TR₂₂)가 온-상태로 되고, 이에 의해서 제 1 서브-메모리 유닛(SMU₁₂)의 공통노드(CN₁₂)는 제 1 비트 라인(BL₁)에 접속되고, 제 2 서브-메모리 유닛(SMU₂₂)의 공통노드(CN₂₂)는 제 2 비트 라인(BL₂)에 접속된다. 동시에, TR_SW21 및 TR_SW22를 스위칭하는 트랜지스터는 제 2 래치 제어라인(CL₂)을 통해 온-상태로 되어 제 2 래치 회로(LC₂)가 비트 라인(BL₁, BL₂)에 접속되며, 이에 의해서, 제 1 비트 라인(BL₁)의 전위는 제 2 래치 회로(LC₂)에 래치된 데이터에 따라 V_BL-H(=V_cc)까지 증가된다. 결국, 선택된 제 2 메모리 셀(MC₁₂₁)은 이의 분극상태에서 분극이 재반전되어 데이터 "1"이 그에 기록된다. 래치 회로의 접지 구동라인이 미리 분리되어 있기 때문에, 제 2 비트 라인(BL₂)은 V_BL-H[=(1/3)V_cc]의 전위를 계속하여 가지며, 선택된 제 2 메모리 셀(MC₂₂₁)은 분극상태에 전혀 변화가 없어 데이터 "0"이 보유된다.

(7H) 이어서, 비트 라인(BL₁, BL₂)이 V_BL-L[=(1/3)V_cc]을 갖도록 등화되고, 공통노드(CN₁₂)의 전위는 다시 V_BL-L[=(1/3)V_cc]로 된다.

(8H) 이어서, 워드 라인(WL₂)은 로우레벨로 되어 제 2-위치 제 1 선택용 트랜지스터(TR₁₂) 및 제 2-위치 제 2 선택용 트랜지스터(TR₂₂)가 오프-상태로 되고, 이에 의해서 제 1 서브-메모리 유닛(SMU₁₂)의 공통 노드(CN₁₂)이 제 1 비트 라인(BL₁)으로부터 분리되고, 제 2 서브-메모리 유닛(SMU₂₂)의 공통 노드(CN₂₂)이 제 2 비트 라인(BL₂)으로부터 분리된다. 동시에, TR_SW21 및 TR_SW22를 스위칭하는 트랜지스터는 제 2 래치 제어라인(CL₂)을 통해 오프-상태로 되고, 제 2 래치 회로(LC₂)은 비트 라인(BL₁, BL₂)으로부터 분리된다.

(9H) 이어서, 비선택된 플레이트 라인(PL_m)(m=2, 3...M)의 전위는 다시 V_PL-L(=0볼트)로 되고, 비트 라인(BL₁, BL₂)의 전위는 다시 0볼트로 된다.

상기 동작은 데이터 "1"의 재기록을 완료한다.

그후, 단계 (1E) 내지 (10E) 및 단계 (1H) 내지 (9H)는 플레이트 라인(PL₂)을 공유하는 제 1 메모리 셀(MC₁₁₂, MC₁₂₂) 및 제 2 메모리 셀(MC₂₁₂, MC₂₂₂), 플레이트 라인(PL₃)을 공유하는 제 1 메모리 셀(MC₁₁₃, MC₁₂₃) 및 제 2 메모리 셀(MC₂₁₃, MC₂₁₃), 플레이트 라인(PL₄)을 공유하는 제 1 메모리 셀(MC₁₁₄, MC₁₂₄) 및 제 2 메모리 셀(MC₂₁₄, MC₂₁₄)에 관하여 연속적으로 수행된다.

예 18에서, 데이터가 재기록될 때, 비선택된 플레이트 라인(PL_m)(m=2, 3...M)은 (2/3)V_PL-H[=(2/3)V_cc]에 고정된다. 한편, 비트 라인(BL_l)은 V_BL-H[=V_cc]로 구동되고, 비트 라인(BL₂)는 V_BL-L[=(1/3)V_cc]로 구동된다. 따라서, 비선택된 플레이트 라인(PL_m)(m=2, 3...M)에 접속된 메모리 셀(MC_lm, MC_2m)(m=2, 3,...M)에는 단지 ±(1/3)V_cc의 교란만이 가해진다. 예 18은 ±(1/3)V_cc의 교란이 선택된 플레이트 라인(PL₁)에 접속된 제 2 메모리 셀(MC₂₁₁, MC₂₂₁)에도 가해진다는 점에서 예 16과는 다르다. 그러나, 이러한 정도의 교란은 아무 문제를 야기하지 않는다.

예 18에서, 회로동작시 2개의 중간 전위[(1/3)V_cc 및 (2/3)V_cc]이 필요하다. 그러나, 교란의 최대 레벨은 예 16에서 ±(1/2)V_cc로부터 크게 낮아져, 데이터의 안정된 판독이 달성될 수 있다.

예 19

예 19의 비휘발성 메모리는 예 16의 비휘발성 메모리의 변형이다. 예 19의 비휘발성 메모리의 단면구조는 도 10에 도시한 바와 동일하며, 등가회로는 래치 회로(LC_n)(n=1, 2, ..., N, 및 구체적으로 예 19에서 N=4)이 비트 라인(BL₁, BL₂) 상에 설치되고 TR_SWn1 및 TR_SWn2를 스위칭하는 트랜지스터, 래치 제어라인(CL_n) 및 감지 증폭기(SA_n)이 도 39에 도시한 바와 같이 설치되는 점을 제외하곤, 도 19에 도시한 것과 동일하다.

도 19의 비휘발성 메모리에서, 제 1 메모리 유닛(MU₁)을 구성하는 서브-메모리 유닛(SMU₁₁, SMU₁₂, SMU₁₃, SMU₁₄)은 4층으로 적층된다. 제 2 메모리 유닛(MU₂)을 구성하는 서브-메모리 유닛(SMU₂₁, SMU₂₂, SMU₂₃, SMU₂₄) 역시 4층으로 적층된다.

예 19에서 비휘발성 메모리는 제 1 메모리 유닛(MU₁) 및 제 2 메모리 유닛(MU₂)를 포함한다.

제 1 메모리 유닛(MU₁)은,

(A-1) 제 1 비트 라인(BL₁),

(B-1) N개(N ≥2이고 구체적으로 예 19에선 N = 4)의 제 1 선택용 트랜지스터(TR_1N)(TR₁₁, TR₁₂, TR₁₃, TR₁₄),

(C-1) N개의 제 1 서브-메모리 유닛(SMU_1N)(SMU₁₁, SMU₁₂, SMU₁₃, SMU₁₄), 각각의 제 1 서브-메모리 유닛은, M개(M ≥2이고 구체적으로 예 19에선 N = 8)의 제 1 메모리 셀(MC_1nm)(MC_11M, MC_12M, MC_13M, MC_14M)을 포함하며,

(D-1) N개의 제 1 서브-메모리 유닛(SMU_1N)을 구성하는 제 1 메모리 셀(MC_1nm)(MC_11m, MC_12m, MC_13m, MC_14m)에 각각이 공통인 M개의 플레이트 라인(PL_m)을 포함한다.

제 2 메모리 유닛(MU₂)은,

(A-2) 제 2 비트 라인(BL₂),

(B-2) N개의 제 2 선택용 트랜지스터(TR_2N)(TR₂₁, TR₂₂, TR₃₂, TR₄₂),

(C-2) 각각이 M개의 제 2 메모리 셀(MC_2nM)(MC_21M, MC_22M, MC_23M, MC_24M)을 포함하는 N개의 제 2 서브-메모리 유닛 또는 유닛(SMU_2N)(SMU₂₁, SMU₂₂, SMU₂₃, SMU₂₄),

(D-2) N개의 제 2 서브-메모리 유닛(SMU_2N)을 구성하는 제 2 메모리 셀(MC_2nm)(MC_21m, MC_22m, MC_23m, MC_24m)에 각각이 공통인 M개의 플레이트 라인(PL_m)을 포함하고, 제 2 메모리 유닛(MU_2N)을 구성하는 플레이트 라인은 제 1 메모리 유닛(MU_1N)을 구성하는 플레이트 라인에 공통이다.

즉, 예 19의 비휘발성 메모리는 메모리 유닛을 구성하는 4층의 서브-메모리 유닛을 갖는다. 서브-메모리 유닛을 구성하는 메모리 셀의 수(M)는 8개로 한정되지 않으며 메모리유닛을 구성하는 메모리 셀의 수는 32개로 한정되지 않는다.

각각의 메모리 셀은 제 1 전극, 강유전체층, 및 제 2 전극을 포함한다. 구체적으로, 메모리 셀(MC_11M) 및 메모리 셀(MC_21M) 각각은 제 1 전극(21), 강유전체층(22) 및 제 2 전극(23)을 포함한다. 메모리 셀(MC_12M) 및 메모리 셀(MC_22M) 각각은 제 1 전극(31), 강유전체층(32) 및 제 2 전극(33)을 포함한다. 또한, 메모리 셀(MC_13M) 및 메모리 셀(MC_23M) 각각은 제 1 전극(41), 강유전체층(42) 및 제 2 전극(43)을 포함한다. 메모리 셀(MC_14M) 및 메모리 셀(MC_24M) 각각은 제 1 전극(51), 강유전체층(52) 및 제 2 전극(53)을 포함한다.

표10 및 11에 나타낸 바와 같이, 위에 위치한 서브-메모리 유닛을 구성하는 메모리 셀의 강유전체층이 밑에 위치한 서브-메모리 유닛을 구성하는 메모리 셀의 강유전체층보다 낮은 결정화 온도를 갖는 구성을 채용하는 것이 바람직하다.

제 1 메모리 유닛(MU₁)에서, n번째 위치 제 1 서브-메모리 유닛(SMU_1n)(n =1, 2, ..., N)을 구성하는 제 1 메모리 셀(MC_1nm)의 제 1 전극(21, 31, 41, 51)은 n번째 위치 제 1 서브-메모리 유닛(SMU_1n)에서 공통이고, 공통 제 1 전극(21, 31, 41, 51) 각각은 n번째 위치 제 1 선택용 트랜지스터(TR_1n)을 통해 제 1 비트 라인(BL₁)에 접속된다. 제 2 전극(23, 33, 43, 또는 53)은 공통 플레이트 라인(PL_m)에 접속된다.

제 2 메모리 유닛(MU₂)에서, n번째 위치 제 2 서브-메모리 유닛(SMU_2n)(n =1, 2, ..., N)을 구성하는 제 2 메모리 셀(MC_2nm)의 제 1 전극(21, 31, 41, 51)은 n번째 위치 제 2 서브-메모리 유닛(SMU_2n)에서 공통이고, 공통 제 1 전극(21, 31, 41, 51) 각각은 n번째 위치 제 2 선택용 트랜지스터(TR_2n)을 통해 제 2 비트 라인(BL₂)에 접속된다. 제 2 전극(23, 33, 43, 또는 53)은 공통 플레이트 라인(PL_m)에 접속된다.

제 1 래치 회로(LC₁), 제 2 래치 회로(LC₂), 제 3 래치 회로(LC₃), 및 제 4 래치 회로(LC₄)는 제 1 비트 라인(BL₁)과 제 2 비트 라인(BL₂) 사이에 설치된다. 제 1 래치 회로(LC₁)는 제 1 메모리 셀(MC_11m) 및 제 2 메모리 셀(MC_21m)에 기억된 데이터를 래치한다. 제 2 래치 회로(LC₂)는 제 1 메모리 셀(MC_12m) 및 제 2 메모리 셀(MC_22m)에 기억된 데이터를 래치한다. 제 3 래치 회로(LC₃)는 제 1 메모리 셀(MC_13m) 및 제 2 메모리 셀(MC_23m)에 기억된 데이터를 래치한다. 제 4 래치 회로(LC₄)는 제 1 메모리 셀(MC_14m) 및 제 2 메모리 셀(MC_24m)에 기억된 데이터를 래치한다.

1비트는, 플레이트라인(PL₁)을 공유하는 메모리 셀(MC_11m, MC_21m)에, 플레이트라인(PL₂)을 공유하는 메모리 셀(MC_12m, MC_22m)에, 플레이트라인(PL₃)을 공유하는 메모리 셀(MC_13m, MC_23m)에, 플레이트라인(PL₄)을 공유하는 메모리 셀(MC_14m, MC_24m)에, 상보 데이터를 기록함으로써 기억된다. 1 메모리 유닛(액세스 유닛)은 8개의 선택용 트랜지스터(TR₁₁ 내지 TR₁₄ 및 TR₂₁ 내지 TR₂₄))와 64개의 메모리 셀(MC_11m 내지 MC_14m 및 MC_21m 내지 MC_24m)으로 구성되고, 32비트가 기억된다.

감지 증폭기(SA₁, SA₂, SA₃, SA₄)는 각각 래치 회로(LC₁, LC₂, LC₃, LC₄)를 포함한다.

실제 비휘발성 메모리에서, 32비트를 기억하는 메모리 유닛 세트 각각은 액세스 유닛으로서 어레이 형태로 배열된다.

예 19의 비휘발성 메모리로부터 데이터 판독방법은 예 16에서 설명된 것과 동일할 수 있으므로 이에 대한 상세한 설명은 생략한다.

예 19의 상기 메모리 어레이의 구성에서의 마진 크기는, 행 방향의 크기가 플레이트 라인(PL_m)의 최소 피치로 정해지고, 1 플레이트 라인과 비트 라인(BL_l, BL₂)로 둘러싸인 영역에 4비트가 기억된다. 따라서 마진 크기는 2F²이다. 또한, 행 어드레스는 4개의 워드 라인(WL₁, WL₂, WL₃, WL₄)과 8개의 플레이트 라인(PL_M)의 2차원 매트릭스를 통해 선택된다. 즉, 행 방향으로 32비트가 4개의 워드 라인과 8개의 플레이트 라인을 통해 액세스될 수 있고, 행-어드레스 선택에 필요한 드라이버 수는 어드레스당 0.375일 수 있다. 따라서, 종래의 메모리 셀 구조에 비해, 구동 신호 라인 수가 감소될 수 있고, 주변 회로 수가 현격히 감소될 수 있다.

예 20

예 20에서, 예 19의 비휘발성 메모리의 구성이 예 12에 기술된 바와 동일한 구성으로 변경된다. 즉, 서브-메모리 유닛(SMU₂₁, SMU₂₂, SMU₂₃, SMU₂₄)에 접속된 선택용 트랜지스터(TR₂₁, TR₂₂, TR₂₃, TR₂₄)의 게이트 전극은 도 17에 도시한 등가회로와 유사하게, 워드 라인(WL₁, WL₂, WL₃, WL₄) 대신 워드 라인(WL₂₁, WL₂₂, WL₂₃, WL₂₄)에 각각 접속된다. 제 1 비트 라인(BL₁)과 제 2 비트라이(BL₂) 사이에 래치 회로가 설치된다. 래치 회로의 수는 메모리 셀이 플레이트 라인(PL_m)을 공유하는 제 1 메모리 셀 및 제 2 메모리 셀의 수와 일치한다.

즉, 도 39에 도시한, 래치 회로(LC_P), TR_SWP1 및 TR_SWP2를 스위칭하는 트랜지스터, 래치 제어 라인(CL_P) 및 감지 증폭기(SA_P)(P=2N, 및 구체적으로 예 20에서 P=8)는 제 1 비트 라인(BL_l)과 제 2 비트 라인(BL₂) 사이에 설치되고, 도 17에선 이들은 생략되어 있다.

예 20의 비휘발성 메모리에서, 워드 라인(WL₁₁ 내지 WL₁₄)가 선택될 때, 서브-메모리 유닛(SMU₁₁ 내지 SMU₁₄)가 액세스되고, 기어된 데이터에 대응하는 전압(비트 라인 전압)이 비트 라인(BL₁)에만 나타난다. 이 단계에서, 동일한 감지 증폭기(SA₁ 내지 SA₈)에 접속된 비트 라인(BL₂)에는, 데이터 "1"을 판독하기 위한 전압(비트 라인 전압)와 데이터 "0"을 판독하기 위한 전압(비트 라인 전압) 사이의 중간 레벨의 기준 전위가 제공될 수 있다. 워드 라인(WL₂₁내지 WL24)이 선택될 때, 서브-메모리 유닛(MU₂₁내지 SUM24)이 선택되고, 기억되어 있는 데이터에 상응하는 전위가 비트 라인(BL₂)에만 나타난다. 이 단계에서, 동일한 감지 증폭기(SA1 내지 SA8)에 접속된 비트 라인(BL₁)에는, 데이터 "1"을 판독하기 위한 전압(비트 라인 전압)와 데이터 "0"을 판독하기 위한 전압(비트 라인 전압) 사이의 중간 레벨의 기준 전위가 제공될 수 있다.

(2n-1)번째 래치 회로는 n번째 위치 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀에 기억된 데이터를 래치하며, 2n번째 래치 회로는 n번째 위치 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀에 기억된 데이터를 래치한다. 구체적으로, 제 1 래치 회로(LC₁)는 제 1-위치 제 1 서브-메모리 유닛(SMU₁₁)을 구성하는 제 1 메모리 셀(MC_11m)에 기억된 데이터를 래치한다. 제 2 래치 회로(LC₂)는 제 1-위치 제 2 서브-메모리 유닛(SMU₂₁)을 구성하는 제 2 메모리 셀(MC_21m)에 기억된 데이터를 래치한다. 제 3 래치 회로(LC₃)는 제 2-위치 제 1 서브-메모리 유닛(SMU₁₂)을 구성하는 제 2 메모리 셀(MC_12m)에 기억된 데이터를 래치한다. 제 4 래치 회로(LC₄)는 제 2-위치 제 2 서브-메모리 유닛(SMU₂₂)을 구성하는 제 2 메모리 셀(MC_22m)에 기억된 데이터를 래치한다. 또한, 제 5 래치 회로(LC₅)는 제 3-위치 제 1 서브-메모리 유닛(SMU₁₃)을 구성하는 제 2 메모리 셀(MC_13m)에 기억된 데이터를 래치한다. 제 6 래치 회로(LC₆)는 제 3-위치 제 2 서브-메모리 유닛(SMU₂₃)을 구성하는 제 2 메모리 셀(MC_23m)에 기억된 데이터를 래치한다. 제 7 래치 회로(LC₇)는 제 4-위치 제 1 서브-메모리 유닛(SMU₁₄)을 구성하는 제 1 메모리 셀(MC_14m)에 기억된 데이터를 래치한다. 제 8 래치 회로(LC₈)는 제 4-위치 제 2 서브-메모리 유닛(SMU₂₄)을 구성하는 제 2 메모리 셀(MC_24m)에 기억된 데이터를 래치한다.

예 20의 비휘발성 메모리에서, 신호량(전위차)은 예 19에 비해 약 반으로 되며, 기준 전위의 변동에 기인하여 동작 마진이 감소한다. 그러나, 비휘발성 메모리의 집적도는 거의 두 배로 된다. 예 20의 비휘발성 메모리에서, 예를 들면, 워드 라인(WL₁₁) 및 워드 라인(WL₂₁)이 동시에 선택될 때, 메모리 셀이 플레이트 라인(PL_m)을 공유하는 메모리 셀(MC_1nm, MC_2nm)(즉, 쌍을 이룬 메모리 셀)로부터 데이터가 판독될 수 있으므로, 예 19에 기술된 것과 동일한 비휘발성 메모리의 동작이 달성될 수 있다.

예 16의 비휘발성 메모리의 구조는 예 20에 기술된 것과 동일한 구조로 변경될 수 있으며, 이에 의해서, 예 12와 유사한 비휘발성 메모리의 구조가 얻어질 수 있다. 즉, 서브-메모리 유닛(SMU₂₁, SMU₂₂)에 접속된 선택용 트랜지스터(TR₂₁, TR₂₂)의 게이트 전극은 도 5에 도시한 바와 같이, 워드 라인(WL₁, WL₂) 대신 워드 라인(WL₂₁, WL₂₂)에 각각 접속된다. 이 경우, 래치 회로(LC_P), TR_SWP1 및 TR_SWP2를 스위칭하는 트랜지스터, 래치 제어 라인(CL_P) 및 감지 증폭기(SA_P)(P=2N, 및 구체적으로 P=4)는 도 39에 도시한 바오 같이, 제 1 비트 라인(BL_l)과 제 2 비트 라인(BL₂) 사이에 설치된다. 그리고, (2n-1)번째 래치 회로는 n번째 위치 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀에 기억된 데이터를 래치하며, 2n번째 래치 회로는 n번째 위치 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀에 기억된 데이터를 래치한다. 구체적으로, 제 1 래치 회로(LC₁)는 제 1-위치 제 1 서브-메모리 유닛(SMU₁₁)을 구성하는 제 1 메모리 셀(MC_11m)에 기억된 데이터를 래치한다. 제 2 래치 회로(LC₂)는 제 1-위치 제 2 서브-메모리 유닛(SMU₂₁)을 구성하는 제 2 메모리 셀(MC_21m)에 기억된 데이터를 래치한다. 제 3 래치 회로(LC₃)는 제 2-위치 제 1 서브-메모리 유닛(SMU₁₂)을 구성하는 제 1 메모리 셀(MC_12m)에 기억된 데이터를 래치한다. 제 4 래치 회로(LC₄)는 제 2-위치 제 2 서브-메모리 유닛(SMU₂₂)을 구성하는 제 2 메모리 셀(MC_22m)에 기억된 데이터를 래치한다.

면적에서 불리할지라도, 서브-메모리 유닛(SMU₁₁, SMU₁₂, SMU₂₁, SMU₂₂)가 절연 층(16) 상에 형성되고, 층간 절연층(26)이 전체 표면 상에 형성되고, 서브-메모리 유닛(SMU₁₃, SMU₁₃, SMU₂₃, SMU₂₄)이 층간 절연층(26) 상에 형성되는 구성이 채용될 수 있다.

예 1 내지 11 중 어느 하나에 기술된 메모리 유닛의 구조는 예 12 내지 예 20 중 어느 하나에 기술된 비휘발성 메모리에 적용될 수 있다.

예 21

예 21은 본 발명의 제 13 특징에 따른 비휘발성 메모리 및 본 발명의 제 2 및 3 특징에 따른 동작 방법에 관한 것이다. 도 48은 예 21의 비휘발성 메모리의 회로도를 도시한 것이고, 도 49는 이의 개략적인 부분 단면도를 도시한 것이다.

예 21의 비휘발성 메모리는,

(A) 비트 라인(BL),

(B) N개의 선택용 트랜지스터(TR_l, TR₂), N≥2이며 예 21에서 N=2,

(C) 각각이 M개의 메모리 셀(MC_nm)을 포함하는 N개의 메모리 유닛(MU_l, MU₂), M≥2이고 예 21에서 M =8, n=1 및 2, m=1 내지 8이며,

(D) M개의 플레이트 라인(PL_m)을 포함한다.

각각의 메모리셀(MC_nm)은 제 1 전극(21 또는 31), 강유전체층(22 또는 32), 및 제 2 전극(23 또는 33)을 포함한다. 제 1 메모리 유닛(MU_l)을 구성하는 메모리 셀(MC_lm)의 제 1 전극(21)은 제 1 메모리 유닛(MU_l)에서 공통이며, 공통 제 1 전극(공통 노드(CN_l)은 제 1 선택용 트랜지스터(TR_l)을 통해 비트 라인(BL)에 접속된다. m번째 메모리 셀(MC_lm)(m =1, 2, ..., M)의 제 2 전극(23)은 메모리 유닛에 공통인 공통 m번째 플레이트 라인(PL_m)에 접속된다. 제 2 메모리 유닛(MU₂)을 구성하는 메모리 셀(MC_2m)의 제 1 전극(31)은 제 2 메모리 유닛(MU₂)에서 공통이며, 공통 제 1 전극(공통노드(CN₂)는 제 2 선택용 트랜지스터(TR₂)을 통해 비트 라인(BL)에 접속된다. m번째 메모리 셀(MC_2m)(m=1, 2, ..., M)의 제 2 전극(33)은 메모리 유닛에 공통인 공통 m번째 플레이트 라인(PL_m)에 접속된다.

비휘발성 메모리의 메모리 유닛을 구성하는 메모리 셀의 수(M)는 8개로 한정되지 않으며, M≥2을 만족하는 한 임의의 개수이다. 이 수는 바람직하게는 2의 멱지수이다(M = 2, 4, 8, 16...).

적어도 N개의 래치 회로는 메모리 셀에 기억된 데이터를 래치하기 위해 비트 라인(BL)에 접속된다. 구체적으로, 예 21에서, n번째 래치 회로(LC_n)(n=1, 2, ..., N)은 n번째 메모리 유닛(MU_n)을 구성하는 메모리 셀(MC_nm)에 기억된 데이터를 래치한다. TR_lSW1을 스위칭하는 제 1 트랜지스터는 제 1 래치 회로(LC_l)과 비트라이(BL) 사이에 설치되고, TR_lSW2을 스위칭하는 제 2 트랜지스터는 제 2 래치 회로(LC₂)과 비트라이(BL) 사이에 설치된다. 제 1 감지 증폭기(SA_l)는 제 1 래치 회로(LC_l)을 포함하며, 제 2 감지 증폭기(SA₂)는 제 2 래치 회로(LC₂)을 포함하는데, 감지 증폭기의 구성은 이들로 한정되지 않는다. TR_SW1 및 TR_SW2를 스위칭하는 트랜지스터의 게이트 전극은 제 1 래치 제어라인(CL_l) 및 제 2 래치 제어라인(CL₂)에 각각 접속된다. 래치 회로는 도 31에 도시한 것과 동일한 회로일 수 있으므로 이에 대한 상세한 설명은 생략한다.

메모리 셀(MC_2m)의 플레이트 라인(PL_m)은 메모리 셀(MC_lm)의 플레이트 라인(PL_m)에 공통이며, 플레이트 라인 디코더/드라이버(PD)에 접속된다. 제 1 선택용 트랜지스터(TR_l)의 게이트 전극은 제 1 워드 라인(WL_l)에 접속되며, 제 2 선택용 트랜지스터(TR₂)의 게이트 전극은 제 2 워드 라인(WL₂)에 접속된다. 워드 라인(WL_l, WL₂)는 워드 라인 디코더/드라이버(WD)에 접속된다.

예 21에서 비휘발성 메모리로부터 데이터를 판독하고 이에 데이터를 재기록하는 동작을 이하 설명한다. 일 예로서, 데이터는 플레이트 라인(PL₁)을 공유하는 메모리 셀(MC₁₁, MC₂₁)로부터 데이터를 판독하고 이에 데이터가 재기록된다. 메모리 셀(MC₁₁)에 데이터 "1"이 기억되어 있고, 메모리 셀(MC₂₁)엔 데이터 "0"이 기억되어 있다. 도 50 및 51은 동작파형을 도시한 것이다. 도 50 및 51에서, 괄호 내 숫자는 후술되는 단계 번호에 상응한다. 파형을 도시한 이들 도면에서, "감지 증폭기(SA₁)" 및 "감지 증폭기(SA₂)"는 이들 감지 증폭기의 출력부분의 전위를 의미한다.

먼저, 선택된 제 1 메모리 셀(MC₁₁) 및 제 2 메모리 셀(MC₂₁)의 데이터의 판독이 수행될 것이다(도 50 참조).

(2A) 데이터가 판독될 때, 선택된 플레이트 라인(PL₁)의 전위 상승이 수행된다. 즉, V_PL-H(=V_cc)가 선택된 플레이트 라인(PL₁)에 인가되며, 한편으로 비선택된 플레이트 라인(PL_m)(m=2, 3...M)은 V_PL-L(=0볼트)의 전위로 유지된다. 이 경우, 공통노드(CN₁, CN₂)는 이들이 비선택된 플레이트 라인(PL_m)(m=2, 3...M)과의 결합이 강하므로 0볼트에 가까운 값을 갖게 된다. 결국, 데이터 "1"이 기억되어 있는 제 1 메모리 셀(MC₁₁)의 강유전체층에서 분극반전이 일어나며, 공통노드(CN₁)의 전위가 증가한다. 동시에, TR_SW1을 스위칭하는 제 1 트랜지스터는 제 1 래치 제어라인(CL₁)을 통해 온-상태로 되고, 이에 의해서 제 1 래치 회로(LC₁)가 선택되며, 제 1 감지 증폭기(SA₁)의 전위는 0볼트로 된다. 이어서, 접지라인(도시없음) 및 비트 라인(BL)은 전기적으로 분리되어, 비트 라인(BL)이 부동상태에 있게 된다.

(3A) 이어서, 워드 라인(WL₁)이 하이레벨로 되어, 제 1 선택용 트랜지스터(TR₁)를 온-상태가 되게 하고, 이에 의해, 제 1 메모리 유닛(MU₁)의 공통 노드(CN₁)이 비트 라인(BL)에 접속된다.

(4A) 이어서, TR_SW1를 스위칭하는 제 1 트랜지스터가 제 1 래치 제어라인(CL₁)을 통해 오프-상태로 되고, 제 1 래치 회로(LC₁)는 비트 라인(BL)로부터 분리된다.

(5A) 이어서, 제 1 래치 회로(LC₁)이 활성화되어 데이터를 결정하고, 이러한 데이터(이 예에서는 데이터 "1")는 제 1 감지 증폭기(SA₁)의 제 1 래치 회로(LC₁)에 래치된다. 비트 라인(BL)는 0볼트를 갖도록 설정되며, 이에 의해서 "0"이 선택된 제 1 메모리 셀(MC₁₁)에 기록된다.

(6A) 이어서, 워드 라인(WL₁)이 로우레벨로 되어, 제 1 선택용 트랜지스터(TR₁)이 오프상태로 되고, 이에 의해서, 제 1 메모리 유닛(MU₁)의 공통노드(CN₁) 및 비트 라인(BL)이 분리된다. 그리고, TR_SW22를 스위칭하는 제 2 트랜지스터는 제 2 래치 제어라인(CL₂)를 통해 온-상태로 되고, 이에 의해서 제 2 래치 회로(LC₂)가 선택되며, 감지 증폭기(SA₂)의 전위는 0볼트로 된다. 이어서, 접지라인(도시없음) 및 비트 라인(BL)은 전기적으로 분리되어, 비트 라인(BL)은 부동상태로 된다.

(7A) 이어서, 제 2 워드 라인(WL₂)는 하이레벨로 되어 제 2 선택용 트랜지스터(TR₂)가 온-상태로 되고, 이에 의해서 제 2 메모리 유닛(MU₂)의 공통노드(CN₂)는 비트 라인(BL)에 접속된다. 데이터 "0"이 기억되어 있는 메모리 셀(MC₂₁)의 강유전체층에선 어떠한 분극 반전도 일어나지 않으므로, 비트 라인(BL)에서 발생되는 전위(비트 라인 전위)는 낮다.

(8A) 이어서, TR_SW2를 스위칭하는 제 2 트랜지스터가 제 2 래치 제어라인(CL₂)을 통해 오프-상태로 되고, 제 2 래치 회로(LC₂)는 비트 라인(BL)로부터 분리된다.

(9A) 이어서, 제 2 래치 회로(LC₂)가 활성화되어 데이터를 결정하고, 이러한 데이터(이 예에서는 데이터 "0")는 제 2 감지 증폭기(SA₂)의 제 2 래치 회로(LC₂)에 래치된다. 비트 라인(BL)은 0볼트로 설정되고, 이에 의해서 "0"이, 선택된 제 1 메모리 셀(MC₂₁)에 기록된다.

(10A) 이어서, 워드 라인(WL₂)은 로우레벨로 되어 제 2 선택용 트랜지스터(TR₂)가 오프-상태로 되고, 이에 의해서 제 2 메모리 유닛(MU₂)의 공통노드(CN₂) 및 비트 라인(BL)이 분리된다. 동시에, 선택된 플레이트 라인(PL₁)의 전위하강이 수행된다. 즉, 선택된 플레이트 라인(PL₁)의 전위는 다시 V_PL-L(=0볼트)로 된다.

상기 과정에 의해서, 메모리 셀(MC₁₁) 및 메모리 셀(MC₂₁)의 데이터 판독이 완료된다. 이 상태에서, 메모리 셀(MC₁₁) 및 메모리 셀(MC₂₁)은 이에 기록된 데이터 "0"을 갖는다. 또한, 제 1 메모리 유닛(MU₁)를 구성하는 메모리 셀(MC₁₁) 및 제 2 메모리 유닛(MU₂)을 구성하는 메모리 셀(MC₂₁)에 이미 기억된 데이터는 제 1 래치 회로(LC₁) 및 제 2 래치 회로(LC₂)에 각각 래치된다.

이어서, 선택된 메모리 셀(MC₁₁) 및 메모리 셀(MC₂₁)에 데이터의 재기록이 수행된다. 구체적으로, 데이터 "1"의 재기록이 수행될 것이다.

(2B) 이어서, (1/2)V_PL-H[=(1/2)V_cc]이 비선택된 플레이트 라인(PL_m)(m=2, 3,...M)에 인가된다. 선택된 플레이트 라인(PL₁)의 전위는 계속하여 V_PL-L(=0볼트)에 있다.

(3B) 이어서, 제 1 워드 라인(WL₁)은 하이레벨로 되어, 제 1 선택용 트랜지스터(TR₁)이 온-상태로 되고, 이에 의해서, 제 1 메모리 유닛(MU₁)의 공통 노드(CN₁)은 비트 라인(BL)에 접속된다. 동시에, TR_SW1를 스위칭하는 제 1 트랜지스터는 제 1 래치 제어라인(CL₁)을 통해 온-상태로 되어, 제 1 래치 회로(LC₁)을 비트 라인(BL)에 연결하며, 이에 의해서, 비트 라인(BL)의 전위는 제 1 래치 회로(LC₁)에 래치된 데이터(이 예에선 데이터 "1")에 기인하여 V_BL-H(=V_cc)까지 증가된다. 결국, 선택된 제 1 메모리 셀(MC₁₁)은 이의 분극상태에서 분극이 재반전되어 데이터 "1"를 재기록하게 된다.

(4B) 이어서, 비트 라인(BL)의 전위는 0볼트로 되어 공통노드(CN₁)를 다시 0볼트가 되게 한다.

(5B) 이어서, 제 1 워드 라인(WL₁)은 로우레벨로 되어, 제 1 선택용 트랜지스터(TR₁)이 오프-상태로 되고, 이에 의해서 제 1 메모리 유닛(MU₁)의 공통 노드(CN₁) 및 비트 라인(BL)이 분리된다. 동시에, TR_SW1를 스위칭하는 제 1 트랜지스터는 제 1 래치 제어라인(CL₁)을 통해 오프-상태로 되어 제 1 래치 회로(LC₁)가 비트 라인(BL)로부터 분리된다.

(6B) 이어서, 제 2 워드 라인(WL₂)은 하이레벨로 되어 제 2 선택용 트랜지스터(TR₂)가 온-상태로 되고, 이에 의해서 제 2 메모리 유닛(MU₂)의 공통노드(CN₂)는 비트 라인(BL)에 접속된다. 동시에, TR_SW2를 스위칭하는 제 2 트랜지스터는 제 2 래치 제어라인(CL₂)을 통해 온-상태로 되어 제 2 래치 회로(LC₂)가 비트 라인(BL)에 접속된다. 이러한 식으로, 비트 라인(BL)의 전위는 제 2 래치 회로(LC₂)에 래치된 데이터(이 예에선 데이터 "0")에 기인하여 V_BL-L(=0볼트)에 있게되다. 결국, 선택된 메모리 셀(MC₂₁)은 이의 분극상태에서 어떠한 변화도 안 일어나 데이터 "0"을 유지한다.

(7B) 이어서, 비트 라인(BL)의 전위가 0볼트로 되어, 공통노드(CN₂)의 전위는 다시 0볼트로 된다.

(8B) 이어서, 제 2 워드 라인(WL₂)은 로우레벨로 되어 제 2 선택용 트랜지스터(TR₂)가 오프-상태로 되고, 이에 의해서 제 2 메모리 유닛(MU₂)의 공통노드(CN₂) 및 비트 라인(BL)이 분리된다. 동시에, TR_SW2를 스위칭하는 제 2 트랜지스터는 제 2 래치 제어라인(CL₂)을 통해 오프-상태로 되어 제 2 래치 회로(LC₂)가 비트 라인(BL)으로부터 분리된다.

(9B) 그후, 비선택된 플레이트 라인(PL_m)(m=2, 3...M)의 전위는 다시 V_PL-L(=0볼트)로 된다.

상기 과정에 의해서 데이터 "1"의 재기록이 완료된다. 상기 과정에서, 플레이트 라인(PL₁)을 공유하는 메모리 셀(MC₁₁) 및 메모리 셀(MC₂₁)에 데이터의 판독 및 재기록은 각각에 한번 플레이트 라인의 전위상승(V_PL-L -> V_PL-H)[단계 (2A)] 및 전위하강(V_PL-H -> V_PL-L)[단계 (10A)]를 실행함으로써 수행된다.

또한, 2개의 메모리 유닛(MU_l, MU₂)에서, 플레이트 라인이 공유된 메모리 유닛의 메모리 셀에 기억된 데이터는, 먼저 단계 (2A)에서 플레이트 라인에 펄스를 제공하고, 이어서 N개의 선택용 트랜지스터를 연속적으로 선택함으로써 판독된다. 즉, 단계 (3A) 내지 단계 (5A) 및 단계 (7A) 내지 단계 (9A)가 수행된다.

그후, 단계 (1A) 내지 (10A) 및 단계 (1B) 내지 (9B)의 과정이, 플레이트 라 인(PL₂)을 공유하는 메모리 셀(MC₁₂) 및 메모리 셀(MC₂₂), 플레이트 라인(PL ₃)을 공유하는 메모리 셀(MC₁₃) 및 메모리 셀(MC₂₃), 플레이트 라인(PL₄)을 공유하는 메모리 셀(MC₁₄) 및 메모리 셀(MC₂₄)에 관하여 연속적으로 수행된다.

새로운 데이터가 기록될 때, 먼저, 단계 (1A) 내지 (10A)이 실행되고, 이어서 새로운 데이터에 대응하는 원하는 값은, 새로운 데이터가 기록될 메모리 셀에 관계된 래치 회로(즉, 제 1 메모리 셀을 구성하는 제 1 래치 회로 또는 제 2 메모리 셀을 구성하는 제 2 래치 회로)에 래치되고, 단계 (1B) 내지 (9B)이 수행될 수 있다.

복수의 메모리 셀에 접속된 플레이트 라인은 큰 부하 용량을 가지므로, 구동속도는 느리다. 즉, 충방전에 많은 시간이 걸리고 소비전력 높다. 따라서, 플레이트 라인(PL₁)을 공유하는 메모리 셀(MC₁₁) 및 메모리 셀(MC₂₁)에 데이터 판독 및 재기록하는, 예 21의 비휘발성 메모리의 동작 방법은, 각각에 한번 플레이트 라인의 전위상승과 전위하강을 수행함으로서 수행되며, 플레이트 라인(PL₁)을 공유하는 메모리 셀(MC₁₁) 및 메모리 셀(MC₂₁)에 데이터 판독 및 재기록하기 위해서 플레이트 라인의 전위상승 및 전위하강이 각각 두 번 실행되는 일본 공개특허공보 제158632/1999호에 개시된 비휘발성 메모리의 동작 방법에 비해, 구동속도 및 전력소비 면에서 이점이 있다.

예 21의 비휘발성 메모리의 동작 방법에서, 데이터의 판독 및 재기록은 (MC₁₁, MC₂₁) -> (MC₁₂, MC₂₂) -> (MC₁₃, MC₂₃) -> (MC₁₄, MC₂₄)의 순서로 수행되므로, 플레이트 라인(PL_m)을 공유하며 데이터가 판독 및 재기록되는 메모리 셀(MC_1m) 및 메모리 셀(MC_2m)에 어떠한 교란도 가해지지 않는다.

(1A) 내지 (10A)의 단계에서, 비선택된 플레이트 라인(PL_m)(m=2, 3...M)의 전위는 V_PL-L(=0볼트)에 고정된다. 또한, 비트 라인(BL)의 전위는 0볼트와 비트 라인 전위(판독 신호량) 사이에서 변한다. 상기 비트 라인 전위(판독 신호량)은 일반적으로 대략 0.5V 이하이다. 따라서 단계 (1A) 내지 (10A)에서, 비선택된 플레이트 라인(PL_m)(m=2, 3...M)에 접속된 메모리 셀(MC_1m, MC_2m)(m=2, 3...M)에 전혀 또는 거의 교란이 일어나지 않는다.

단계 (1B) 내지 (9B)에서, 선택된 플레이트 라인(PL_l)의 전위는 V_PL-L(=0볼트)에 고정되고, 비선택된 플레이트 라인(PL_m)의 전위는 (1/2)V_PL-H(=(1/2)V_cc)에 고정된다. 또한, 비트 라인(BL)의 전위는 V_BL-L(=0볼트) 또는 V_BL-H(=V_cc)의 전위를 갖는다. 따라서 ±(1/2)V_cc의 교란이 비선택된 플레이트 라인(PL_m)(m=2, 3...M)에 접속된 메모리 셀에 가해질지라도, 이들 메모리 셀에 가해지는 전위는 안정하며, 고압전압이 상기 값보다 높은 레벨로 설정되는 한 어떠한 분극 반전도 일어나지 않는다. 또한, 선택된 플레이트 라인(PL_l)에 접속된 메모리 셀(MC_l1, MC₂₁)에는 어떠한 유효한 교란도 가해지지 않는다.

예 1 내지 11 중 어느 하나에서 설명된 비휘발성 메모리의 구조는 예 21에서 설명된 비휘발성 메모리에 적용될 수 있다. 또한, 선택된 플레이트 라인에 접속된 메모리 셀이 소위 플래시 메모리처럼 "페이지" 모드로 재기록되는 예 13에서 설명된 비휘발성 메모리의 동작 방법은 예 21에 적용될 수 있다. 또한, 예 14에서 설명된 비휘발성 메모리의 동작 방법은 예 21에 적용될 수 있다.

본 발명에 대해 전술한 바람직한 실시예를 참조로 설명하였는데, 본 발명은 이들로 한정되지 않는다. 예에서 설명된, 비휘발성 메모리의 구조, 물질, 형성조건, 회로구성, 동작 방법, 등은 예로서 제공된 것이고 필요시 변경될 수 있다.

일반적으로, 유닛을 구동하는 신호라인 총 수가 A이고, 신호라인에서 워드 라인 수가 B이고, 신호라인에서 플레이트 라인 수가 C이면, A= B+C 식이 만족된다. 총 수 A가 일정하다면, 유닛의 총 어드레스의 최대 수(=B x C)는 B=C일 때 얻어진다. 주변 회로를 가장 효율적으로 배열하기 위해서, 유닛에 워드 라인의 수 B와 플레이트 라인의 수 C가 일치되게 하는 것이 충분하다. 또한, 행 어드레스의 액세스 단위에서 워드 라인 수는 메모리 적층 단(층) 수 및 메모리 유닛 또는 서브-메모리 단위를 구성하는 메모리 셀 수와 동일하며, 비휘발성 메모리의 집적도는 워드 라인 및 플레이트 라인 수 증가에 따라 향상된다. 그리고, 워드 라인 수와 플레이트 라인 수의 곱은 액세스될 수 있는 어드레스의 수(또는 배)을 나타낸다. 블랭킷 연속 액세스가 형성된다는 전체가 도입된다면, 상기 곱으로부터 "1"을 감하여 얻어진 값은 발생하는 교란 수이다. 따라서, 워드 라인 수 및 플레이트 라인 수의 곱의 값은 교란에 대한 메모리 셀의 내구성 및 이의 프로세스 인자에 따라 결정될 수 있다.

예를 들면, 예 2에서 비휘발성 메모리는 도 52에 도시한 바와 같이 제 1 전극(21')가 상부 전극이고 제 2 전극(23')이 하부 전극인 변형을 포함한다. 이러한 구성은 다른 예의 비휘발성 메모리에 적용될 수 있다. 도 52에서, 참조부호 26B 및 26C는 제 1 층간 절연층의 하위 및 상위 층을 나타내며, 참조부호 36B 및 36C는 상측 절연막의 상측 및 하측 막을 나타낸다.

강유전체층(22, 32, 43, 52)는 제 1 전극의 평면 형태와 거의 유사한 평면 형태를 가질 수 있으며 비휘발성 메모리 제조방법에 따라 제 1 전극을 덮기 위해서 형성될 수 있다. 대안으로, 강유전체층이 패터닝되지 않는 구성을 채용할 수 있다.

예는 대부분이, 메모리 셀이 하나의 선택용 트랜지스터에 접속되는 구성을 갖는 비휘발성 메모리를 설명하고 있으나, 본 발명의 제 7 또는 제 8 특징에 따른 비휘발성 메모리의 구성은 비선택된 메모리 셀이 교란되는 임의의 유형 또는 구성을 갖는 비휘발성 메모리에 적용될 수 있다. 본 발명의 제 7 또는 제 8 특징에 따른 이러한 비휘발성 메모리의 구성은 전계효과 트랜지스터의 게이트 절연층 대신 강유전체막이 형성되는 구조를 갖는 복수의 메모리 셀을 배열함으로써, 선택용 트랜지스터 및 캐패시터 부재가, 구체적으로, 메모리 유닛을 갖는 비휘발성 메모리에 집적되는 구성을 갖는 비휘발성 메모리에 적용될 수 있다.

본 발명의 제 1 내지 제 5 특징 중 어느 하나에 따른 비휘발성 메모리에서, 복수의 메모리 셀이 형성되므로, 비트당 셀 면적이 감소될 수 있다. 또한, 메모리 유닛 또는 서브-메모리 유닛이 적층되므로, 훨씬 높은 집적도의 비휘발성 메모리, 예를 들면 기가 바이트급의 비휘발성 메모리가 실현될 수 있다. 더구나, 비휘발성 메모리의 보다 높은 용량은 최소 제조크기에 의해 부과된 한계 없이 달성 될 수 있다. 또한, 어드레스 선택을 위한 구동 배선라인 수가 감소될 수 있으므로 주변 회로는 크기가 감소될 수 있다. 더구나, 메모리 셀의 크기 감소 및 주변 회로의 크기 감소는 양립될 수 있으므로, 전체로서 장치의 집적도는 균형을 잘 이룬 형태로 향상될 수 있다.

본 발명의 제 6 특징에 따른 비휘발성 메모리에서, 캐패시터 부재 또는 몇 개의 단(층)으로 배치된 메모리 유닛이나 서브-메모리 유닛을 구성하는 메모리 셀을 구성하는 강유전체층의 결정화 온도가 정의된다. 따라서, 결정화를 위한 열처리가 적층된 캐패시터 부재의 단 수 또는 적층된 메모리 유닛이나 서브-메모리 유닛의 단 수 만큼의 횟수로 수행될지라도, 비휘발성 메모리는 하위 위치에 존재하는 캐패시터 부재(들) 또는 메모리 유닛(들) 또는 서브-메모리 유닛(들)의 특성이 열화되는 문제가 없으며, 비휘발성 메모리의 성능이 우수하다.

본 발명의 제 7 및 제 8 특징 중 어느 하나에 따른 비휘발성 메모리에서, 출력이 음의 온도 특성을 갖는 전원 회로 또는 클램프 출력이 음의 온도 특성을 갖는 클램프 회로가 설치된다. 따라서, 강유전체층의 강압 전압이 비휘발성 메모리의 동작온도 증가에 기인하여 감소될지라도, 비선택된 메모리 셀의 강유전체층에 가해지는 전계가 완화될 수 있다. 결국, 비선택된 메모리 셀의 강유전체층의 전하반전이 신뢰성 있게 방지될 수 있다. 따라서, 요구되는 온도 범위에서 비휘발성 메모리의 동작이 신뢰성 있게 보장될 수 있고, 비휘발성 메모리는 안정된 특성을 가질 수 있다.

본 발명의 제 9 내지 제 11 특징 중 어느 하나에 따른 비휘발성 메모리에서, 제 1 전극은 메모리 유닛 또는 서브-메모리 유닛을 구성하는 복수의 메모리 셀에서 공통이므로, 메모리 유닛 또는 서브-메모리 유닛은 일종의 추가 부하 용량이 제 1 전극에 부가되는 상태에 있다. 따라서, 부동상태의 제 1 전극의 전위의 증가는 데이터 판독시 플레이트 라인에 전압의 인가시 방지될 수 있으므로, 충분한 전위차가 제 1 전극과 제 2 전극 간에 발생될 수 있고, 강유전체응은 신뢰성 있는 분극반전이 될 수 있다.

본 발명의 제 12 및 제 13 특징 중 어느 하나 및 본 발명의 제 1 내지 제 3 특징에 따른 비휘발성 메모리에서, 비휘발성 메모리의 보다 높은 집적도가 달성될 수 있다. 또한, 본 발명의 제 1 및 제 2 특징 중 어느 하나에 따른 비휘발성 메모리 동작 방법에서, 플레이트 라인을 공유하는 메모리 셀에 기억된 데이터의 판독 및 재기록은 각각에 한번 플레이트 라인의 전위상승과 전위하강을 실행함으로써 수행되고, 본 발명의 제 3 특징에 비휘발성 메모리 동작 방법에서, 플레이트 라인을 공유하는 메모리 셀에 기억된 데이터의 판독은 플레이트 라인에 펄스를 공급하고 이어서 N개의 선택용 트랜지스터를 연속적으로 선택함으로써 수행된다. 따라서, 플레이트 라인을 공유하는 메모리 셀은 교란되지 않으며, 메모리 셀에 교란 횟수가 감소될 수 있다. 복수의 메모리 셀에 접속된 플레이트 라인이 큰 부하용량을 가지며 낮은 구동속도(즉, 이의 충방전에 긴 시간이 걸리는)를 갖고 있으나, 메모리 셀에 기억된 데이터의 판독 및 재기록은 각각에 한번 플레이트 라인의 전위상승 및 전위하강을 수행함으로써 수행되므로, 보다 고속의 동작 및 낮은 전력소비가 달성될 수 있다. 본 발명의 제 12 및 제 13 중 어느 하나에 따른 비휘발성 메모리에서, 래치 회로가 제공되거나 제 1 및 제 2 래치 회로가 제공됨으로써, 메모리 셀 또는 제 1 및 제 2 메모리 셀에의 데이터의 재기록이 신뢰성 있게 수행될 수 있다.

Claims

강유전체형 비휘발성 반도체 메모리에 있어서:

(A) 비트 라인,

(B) 선택용 트랜지스터,

(C) M(M≥2)개의 메모리 셀들을 각각 포함하는 N(N≥2)개의 메모리 유닛들, 및

(D) M x N 개의 플레이트 라인들(plate lines)을 포함하고,

상기 N개의 메모리 유닛들은 층간 절연층을 통해 적층되고,

각 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하고,

상기 제 1 전극들은 각각의 메모리 유닛에서 공통이고, 공통 제 1 전극은 상기 선택용 트랜지스터를 통해 상기 비트 라인에 접속되고,

n번째 메모리 유닛에서 m번째 메모리 셀의 제 2 전극은 [(n-1)M+m]번째 플레이트 라인에 접속되고, 여기서, m = 1, 2, ..., M이고, n = 1, 2, ..., N인, 강유전체형 비휘발성 반도체 메모리.
제 1 항에 있어서,

위에 위치한 상기 메모리 유닛의 상기 메모리 셀들을 구성하는 상기 강유전체층은 아래에 위치한 상기 메모리 유닛의 상기 메모리 셀들을 구성하는 상기 강유전체층보다 낮은 결정화 온도를 갖는, 강유전체형 비휘발성 반도체 메모리.
강유전체형 비휘발성 반도체 메모리에 있어서:

(A) 비트 라인,

(B) N(N≥2)개의 선택용 트랜지스터들,

(C) M(M≥2)개의 메모리 셀을 각각 포함하는 N개의 메모리 유닛들, 및

(D) M개의 플레이트 라인들을 포함하고,

각 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하고,

상기 제 1 전극들은 각각의 메모리 유닛에서 공통이고,

n번째 메모리 유닛의 상기 공통 제 1 전극은 n번째 선택용 트랜지스터를 통해 상기 비트 라인에 접속되고, n = 1, 2, ..., N이고,

상기 n번째 메모리 유닛에서, m번째 메모리 셀의 제 2 전극은 상기 메모리 유닛들에 공통인 m번째 플레이트 라인에 접속되고, m = 1, 2, ..., M인, 강유전체형 비휘발성 반도체 메모리.
제 3 항에 있어서,

N개의 상기 메모리 유닛들은 층간 절연층을 통해 적층되는, 강유전체형 비휘발성 반도체 메모리.
제 4 항에 있어서,

위에 위치한 상기 메모리 유닛의 상기 메모리 셀들을 구성하는 상기 강유전체층은 아래에 위치한 상기 메모리 유닛의 상기 메모리 셀들을 구성하는 상기 강유전체층보다 낮은 결정화 온도를 갖는, 강유전체형 비휘발성 반도체 메모리.
강유전체형 비휘발성 반도체 메모리에 있어서:

(A) 비트 라인,

(B) 2N(N≥1)개의 선택용 트랜지스터들,

(C) M(M≥2)개의 메모리 셀들을 각각 포함하는 2N개의 메모리 유닛들, 및

(D) M개의 플레이트 라인들을 포함하고,

각각의 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하고,

상기 제 1 전극들은 각각의 메모리 유닛에서 공통이고,

(2n-1)번째 메모리 유닛의 상기 공통 제 1 전극은 (2n-1)번째 선택용 트랜지스터를 통해 상기 비트 라인에 접속되고, n = 1, 2, ..., N이고,

2n번째 메모리 유닛의 상기 공통 제 1 전극은 2n번째 선택용 트랜지스터를 통해 상기 비트 라인에 접속되고,

(2n-1)번째 메모리 유닛을 구성하는 m번째 메모리 셀 및 2n번째 메모리 유닛을 구성하는 m번째 메모리 셀은 상기 제 2 전극을 공유하고, 상기 공유된 m번째 제 2 전극은 m번째 플레이트 라인에 접속되고, m = 1, 2, ..., M인, 강유전체형 비휘발성 반도체 메모리.
제 1 메모리 유닛 및 제 2 메모리 유닛을 포함하는 강유전체형 비휘발성 반도체 메모리에 있어서:

상기 제 1 메모리 유닛은,

(A-1) 제 1 비트 라인,

(B-1) N(N≥1)개의 선택용 제 1 트랜지스터,

(C-1) M(M≥2)개의 제 1 메모리 셀들을 각각 포함하는 N개의 제 1 서브-메모리 유닛, 및

(D-1) N개의 상기 제 1 서브-메모리 유닛을 구성하는 제 1 메모리 셀에 각각 공통인 M개의 플레이트 라인들을 포함하고,

상기 제 2 메모리 유닛은 ,

(A-2) 제 2 비트 라인,

(B-2) N개의 선택용 제 2 트랜지스터,

(C-2) M개의 제 2 메모리 셀들을 각각 포함하는 N개의 제 2 서브-메모리 유닛,

(D-2) N개의 상기 제 2 서브-메모리 유닛을 구성하는 상기 제 2 메모리 셀에 각각 공통인 M개의 플레이트 라인들로서, 상기 제 2 메모리 유닛을 구성하는 상기 플레이트 라인들은 상기 제 1 메모리 유닛을 구성하는 상기 플레이트 라인들에 공통인, 상기 M개의 플레이트 라인들을 포함하고,

상기 제 1 서브-메모리 유닛은 층간 절연층을 통해 상기 제 2 서브-메모리 유닛 상에 적층되고,

각각의 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하고,

상기 제 1 메모리 유닛에서, n번째 위치의 상기 제 1 서브-메모리 유닛을 구성하는 상기 제 1 메모리 셀들의 제 1 전극들은 n번째 위치의 상기 제 1 서브-메모리 유닛에서 공통이고, n = 1, 2, ..., N이고; n번째 위치의 상기 제 1 서브-메모리 유닛의 상기 공통 제 1 전극은 n번째 위치의 상기 제 1 선택용 트랜지스터를 통해 상기 제 1 비트 라인에 접속되고; m번째 위치의 상기 제 1 메모리 셀의 제 2 전극은 공통의 m번째 상기 플레이트 라인에 접속되고, m = 1, 2, ..., M이고,

상기 제 2 메모리 유닛에서, n번째 위치의 상기 제 2 서브-메모리 유닛을 구성하는 상기 제 2 메모리 셀들의 제 1 전극들은 n번째 위치의 상기 제 2 서브-메모리 유닛에서 공통이고; n번째 위치의 상기 제 2 서브-메모리 유닛의 상기 공통 제 1 전극은 n번째 위치의 상기 제 2 선택용 트랜지스터를 통해 상기 제 2 비트 라인에 접속되고; m번째 위치의 상기 제 2 메모리 셀의 제 2 전극은 공통의 m번째 상기 플레이트 라인에 접속되는, 강유전체형 비휘발성 반도체 메모리.
제 7 항에 있어서,

위에 위치한 상기 서브-메모리 유닛의 상기 메모리 셀들을 구성하는 상기 강유전체층은 아래에 위치한 상기 서브-메모리 유닛의 메모리 셀들을 구성하는 상기 강유전체층보다 낮은 결정화 온도를 갖는, 강유전체형 비휘발성 반도체 메모리.
제 7 항에 있어서,

상기 제 1 비트 라인 및 상기 제 2 비트 라인 중 하나는 다른 하나가 접속되는 감지 증폭기에 접속되는, 강유전체형 비휘발성 반도체 메모리.
제 9 항에 있어서,

상기 n번째 위치의 제 1 선택용 트랜지스터 및 상기 n번째 위치의 제 2 선택용 트랜지스터는 동일한 워드 라인에 접속되는, 강유전체형 비휘발성 반도체 메모리.
제 9 항에 있어서,

상기 n번째 위치의 제 1 선택용 트랜지스터 및 상기 n번째 위치의 제 2 선택용 트랜지스터는 서로 상이한 워드 라인들에 접속되는, 강유전체형 비휘발성 반도체 메모리.
제 1 메모리 유닛 및 제 2 메모리 유닛을 포함하는 강유전체형 비휘발성 반도체 메모리에 있어서:

상기 제 1 메모리 유닛은,

(A-1) 제 1 비트 라인,

(B-1) N(N≥1)개의 선택용 제 1 트랜지스터,

(C-1) M(M≥2)개의 제 1 메모리 셀들을 각각 포함하는 N개의 제 1 서브-메모리 유닛, 및

(D-1) N개의 상기 제 1 서브-메모리 유닛을 구성하는 상기 제 1 메모리 셀에 각각 공통인 M개의 플레이트 라인들을 포함하고,

상기 제 2 메모리 유닛은,

(A-2) 제 2 비트 라인,

(B-2) N개의 선택용 제 2 트랜지스터,

(C-2) M개의 제 2 메모리 셀들을 각각 포함하는 N개의 제 2 서브-메모리 유닛, 및

(D-2) N개의 상기 제 2 서브-메모리 유닛을 구성하는 상기 제 2 메모리 셀에 각각 공통인 M개의 플레이트 라인들로서, 상기 제 2 메모리 유닛을 구성하는 상기 플레이트 라인들은 상기 제 1 메모리 유닛을 구성하는 상기 플레이트 라인들에 공통인, 상기 M개의 플레이트 라인들을 포함하고,

각각의 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하고,

상기 제 1 메모리 유닛에서, n번째 위치의 상기 제 1 서브-메모리 유닛을 구성하는 상기 제 1 메모리 셀들의 제 1 전극들은 n번째 위치의 상기 제 1 서브-메모리 유닛에서 공통이고, n = 1, 2, ..., N이고; n번째 위치의 상기 제 1 서브-메모리 유닛의 상기 공통 제 1 전극은 n번째 위치의 상기 제 1 선택용 트랜지스터를 통해 상기 제 1 비트 라인에 접속되고,

상기 제 2 메모리 유닛에서, n번째 위치의 상기 제 2 서브-메모리 유닛을 구성하는 상기 제 2 메모리 셀들의 제 1 전극들은 n번째 위치의 제 2 서브-메모리 유닛에서 공통이고; n번째 위치의 상기 제 2 서브-메모리 유닛의 상기 공통 제 1 전극은 n번째 위치의 상기 제 2 선택용 트랜지스터를 통해 상기 제 2 비트 라인에 접속되고,

상기 제 1 메모리 유닛의 상기 n번째 위치의 제 1 서브-메모리 유닛을 구성하는 m번째 위치의 상기 제 1 메모리 셀과, 상기 제 2 메모리 유닛의 상기 n번째 위치의 제 2 서브-메모리 유닛을 구성하는 m번째 위치의 상기 제 2 메모리 셀은 상기 제 2 전극을 공유하고, 상기 공유된 m번째 제 2 전극은 m번째 플레이트 라인에 접속되고, m = 1, 2, ..., M인, 강유전체형 비휘발성 반도체 메모리.
제 12 항에 있어서,

상기 제 1 비트 라인 및 상기 제 2 비트 라인 중 하나는 다른 하나가 접속되는 감지 증폭기에 접속되는, 강유전체형 비휘발성 반도체 메모리.
제 13 항에 있어서,

상기 n번째 위치의 제 1 선택용 트랜지스터 및 상기 n번째 위치의 제 2 선택용 트랜지스터는 동일한 워드 라인에 접속되는, 강유전체형 비휘발성 반도체 메모리.
제 13 항에 있어서,

상기 n번째 위치의 제 1 선택용 트랜지스터 및 상기 n번째 위치 제 2 선택용 트랜지스터는 서로 상이한 워드 라인들에 접속되는, 강유전체형 비휘발성 반도체 메모리.
제 1 전극, 강유전체층 및 제 2 전극을 각각 포함하고 층간 절연층을 통해 적층되는 메모리 셀들을 갖는 강유전체형 비휘발성 반도체 메모리에 있어서:

위에 위치한 상기 메모리 셀을 구성하는 상기 강유전체층은 아래에 위치한 상기 메모리 셀을 구성하는 상기 강유전체층보다 낮은 결정화 온도를 갖는, 강유전체형 비휘발성 반도체 메모리.
강유전체층을 갖는 캐패시터 부재를 구비한 복수의 메모리 셀들이 설치되어 있고, 선택된 메모리 셀이 액세스될 때 비선택된 메모리 셀에서 교란(disturbance)이 발생하는 구조를 갖는 메모리 유닛을 갖는 강유전체형 비휘발성 반도체 메모리에 있어서:

상기 캐패시터 부재에 접속되고 출력이 음의 온도 특성을 갖는 전원 회로가 설치되어 있는, 강유전체형 비휘발성 반도체 메모리.
제 17 항에 있어서,

상기 캐패시터 부재의 한 단부는 비트 라인에 접속되고 다른 단부는 플레이트 라인에 접속되고, 상기 전원 회로는 상기 비트 라인 또는 상기 플레이트 라인에 접속되거나, 상기 비트 라인 및 상기 플레이트 라인에 접속되는, 강유전체형 비휘발성 반도체 메모리.
제 17 항에 있어서,

상기 전원 회로는,

(a) 기준 전압 회로,

(b) 상기 기준 전압 회로로부터 출력되는 기준 전압이 입력되는 제 1 입력부를 갖는 비교기, 및

(c) 상기 비교기로부터의 출력 전압에 따라 상기 비교기로부터 상기 출력 전압으로 네가티브 피드백을 적용하는 회로를 포함하는, 강유전체형 비휘발성 반도체 메모리.
제 19 항에 있어서,

상기 기준 전압 회로는, 한 단부가 전원에 접속된 제 1 저항 소자와, 상기 제 1 저항 소자의 다른 단부에 한 단부가 접속되고 다른 단부는 접지되는 제 2 저항 소자를 포함하고,

상기 기준 전압은 상기 제 1 저항 소자 및 상기 제 2 저항 소자의 접속부로부터 출력되는, 강유전체형 비휘발성 반도체 메모리.
제 20 항에 있어서,

상기 제 1 저항 소자 및 상기 제 2 저항 소자는 음의 온도 특성을 갖고,

온도 변화에 기초한 상기 제 2 저항 소자의 저항값 변화의 절대값은, 온도 변화에 기초한 상기 제 1 저항 소자의 저항값 변화의 절대값보다 큰, 강유전체형 비휘발성 반도체 메모리.
제 21 항에 있어서,

상기 제 1 저항 소자 및 상기 제 2 저항 소자는 저항 재료로 구성되는, 강유전체형 비휘발성 반도체 메모리.
제 20 항에 있어서,

상기 제 1 저항 소자는 저항 재료를 포함하고, 상기 제 2 저항 소자는 단락 회로로 되는 게이트 부 및 드레인부를 갖는 적어도 하나의 PMOS FET를 포함하는, 강유전체형 비휘발성 반도체 메모리.
제 20 항에 있어서,

상기 제 1 저항 소자는 양의 온도 특성을 갖고, 상기 제 2 저항 소자는 음의 온도 특성을 갖는, 강유전체형 비휘발성 반도체 메모리.
제 24 항에 있어서,

상기 제 1 저항 소자는 게이트부가 접지된 PMOS FET를 포함하고, 상기 제 2 저항 소자는 저항 재료를 포함하는, 강유전체형 비휘발성 반도체 메모리.
강유전체층을 갖는 캐패시터 부재를 구비한 복수의 메모리 셀들이 설치되어 있고, 선택된 메모리 셀이 액세스될 때 비선택된 메모리 셀들에서 교란이 발생하는 구조를 갖는 메모리 유닛을 갖는 강유전체형 비휘발성 반도체 메모리에 있어서:

상기 캐패시터 부재의 한 단부는 비트 라인에 접속되고 다른 단부는 플레이트 라인에 접속되고,

상기 비트 라인에 접속되고 음의 온도 특성을 갖는 클램프 회로가 설치되는, 강유전체형 비휘발성 반도체 메모리.
제 26 항에 있어서,

상기 플레이트 라인에 접속된 전원 회로가 더 설치되고, 상기 전원 회로의 출력은 음의 온도 특성을 갖는, 강유전체형 비휘발성 반도체 메모리.
제 26 항에 있어서,

상기 클램프 회로는, 드레인부와 게이트부가 단락 회로로 되는 PMOS FET들이 각각 직렬로 접속되는 구조를 갖도록 구성되는, 강유전체형 비휘발성 반도체 메모리.
강유전체형 비휘발성 반도체 메모리에 있어서:

(A) 비트 라인,

(B) 선택용 트랜지스터,

(C) M(M≥2)개의 메모리 셀들을 포함하는 메모리 유닛, 및

(D) M개의 플레이트 라인들을 포함하고,

각각의 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하고,

상기 메모리 셀들의 제 1 전극들은 각 메모리 유닛에서 공통이고,

상기 공통 제 1 전극은 상기 선택용 트랜지스터를 통해 상기 비트 라인에 접속되고,

상기 메모리 셀을 구성하는 상기 제 2 전극은 상기 플레이트 라인에 접속되고,

(E) 상기 공통 제 1 전극의 전위 변화를 검출하여, 검출 결과를 전류 또는 전압으로서 상기 비트 라인에 전송하는 신호 검출 회로가 더 설치되는, 강유전체형 비휘발성 반도체 메모리.
제 29 항에 있어서,

상기 선택용 트랜지스터 및 상기 신호 검출 회로는 반도체 기판 상에 형성되고, 상기 메모리 유닛은 상기 반도체 기판 상에 형성된 절연층 상에 형성되는, 강유전체형 비휘발성 반도체 메모리.
강유전체형 비휘발성 반도체 메모리에 있어서:

(A) 비트 라인,

(B) 기록용 트랜지스터,

(C) M(M≥2)개의 메모리 셀들을 포함하는 메모리 유닛, 및

(D) M개의 플레이트 라인을 포함하고,

각각의 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하고,

상기 메모리 셀들의 제 1 전극은 각 메모리 유닛에서 공통이고,

상기 공통 제 1 전극은 상기 기록용 트랜지스터를 통해 상기 비트 라인에 접속되고,

상기 메모리 셀을 구성하는 상기 제 2 전극은 상기 플레이트 라인에 접속되고,

상기 강유전체형 비휘발성 반도체 메모리는,

(E) 검출용 트랜지스터, 및

(F) 판독용 트랜지스터를 더 구비하고,

상기 검출용 트랜지스터의 한 단부는 미리 결정된 전위를 갖는 배선에 접속되고, 다른 단부는 상기 판독용 트랜지스터를 통해 상기 비트 라인에 접속되고,

상기 메모리 셀에 기억된 데이터가 판독될 때, 상기 판독용 트랜지스터는 연속 상태(continuity state)가 되고, 상기 검출용 트랜지스터의 동작은 상기 메모리 셀에 기억된 데이터에 기초하여 상기 공통 제 1 전극에서 발생하는 전위에 의해 제어되는, 강유전체형 비휘발성 반도체 메모리.
제 31 항에 있어서,

상기 M값은 2≤M≤128을 만족하는, 강유전체형 비휘발성 반도체 메모리.
강유전체형 비휘발성 반도체 메모리에 있어서:

(A) 비트 라인,

(B) 기록용 트랜지스터,

(C) M(M≥2)개의 메모리 셀들을 각각 포함하는 N(N≥2)개의 메모리 유닛들,

(D) N개의 선택용 트랜지스터들, 및

(E) N개의 각 메모리 유닛들을 각각 구성하는 상기 메모리 셀들에 각각 공통인 M개의 플레이트 라인들을 포함하고,

각각의 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하고,

상기 제 1 전극들은 각 메모리 유닛에서 공통이고,

n번째 상기 메모리 유닛의 상기 공통 제 1 전극은 n번째 상기 선택용 트랜지스터 및 상기 기록용 트랜지스터를 통해 상기 비트 라인에 접속되고, n = 1, 2, ..., N이고,

m번째 상기 메모리 셀을 구성하는 상기 제 2 전극은 공통 m번째 상기 플레이트 라인에 접속되고, m = 1, 2, ..., M이고,

상기 강유전체형 비휘발성 반도체 메모리는,

(F) 검출용 트랜지스터, 및

(G) 판독용 트랜지스터를 더 포함하고,

상기 검출용 트랜지스터의 한 단부는 미리 결정된 전위를 갖는 배선에 접속되고, 다른 단부는 상기 판독용 트랜지스터를 통해 상기 비트 라인에 접속되고,

상기 n번째 메모리 유닛을 구성하는 메모리 셀에 기억된 데이터가 판독될 때, 상기 n번째 선택용 트랜지스터 및 상기 판독용 트랜지스터는 연속 상태가 되고, 상기 검출용 트랜지스터의 동작은 상기 메모리 셀에 기억된 데이터에 기초하여 상기 공통 제 1 전극에서 발생하는 전위에 의해 제어되는, 강유전체형 비휘발성 반도체 메모리.
제 33 항에 있어서,

상기 M값은 2≤M≤128을 만족하는, 강유전체형 비휘발성 반도체 메모리.
제 1 메모리 유닛 및 제 2 메모리 유닛을 포함하는 강유전체형 비휘발성 반도체 메모리의 동작 방법에 있어서:

상기 제 1 메모리 유닛은,

(A-1) 제 1 비트 라인,

(B-1) N(N≥1)개의 선택용 제 1 트랜지스터,

(C-1) M(M≥2)개의 제 1 메모리 셀들을 각각 포함하는 N개의 제 1 서브-메모리 유닛, 및

(D-1) N개의 상기 제 1 서브-메모리 유닛을 구성하는 상기 제 1 메모리 셀에 각각 공통인 M개의 플레이트 라인들을 포함하고,

상기 제 2 메모리 유닛은,

(A-2) 제 2 비트 라인,

(B-2) N개의 선택용 제 2 트랜지스터,

(C-2) M개의 제 2 메모리 셀들을 각각 포함하는 N개의 제 2 서브-메모리 유닛, 및

(D-2) N개의 상기 제 2 서브-메모리 유닛을 구성하는 제 2 메모리 셀에 각각 공통인 M개의 플레이트 라인들로서, 상기 제 2 메모리 유닛을 구성하는 상기 플레이트 라인들은 상기 제 1 메모리 유닛을 구성하는 상기 플레이트 라인들에 공통이고,

각각의 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하고,

상기 제 1 메모리 유닛에서, n번째 위치의 상기 제 1 서브-메모리 유닛을 구성하는 상기 제 1 메모리 셀들의 제 1 전극들은 상기 n번째 위치의 제 1 서브-메모리 유닛에서 공통이고, n = 1, 2, ..., N이고; 상기 n번째 위치 제 1 서브-메모리 유닛의 상기 공통 제 1 전극은 n번째 위치의 상기 제 1 선택용 트랜지스터를 통해 상기 제 1 비트 라인에 접속되고; m번째 위치의 상기 제 1 메모리 셀의 제 2 전극은 공통 m번째 위치의 상기 플레이트 라인에 접속되고, m = 1, 2, ..., M이고,

상기 제 2 메모리 유닛에서, n번째 위치의 상기 제 2 서브-메모리 유닛을 구성하는 상기 제 2 메모리 셀들의 제 1 전극은 n번째 위치의 상기 제 2 서브-메모리 유닛에서 공통이고; 상기 n번째 위치의 제 2 서브-메모리 유닛의 상기 공통 제 1 전극은 n번째 위치의 상기 제 2 선택용 트랜지스터를 통해 상기 제 2 비트 라인에 접속되고; m번째 위치의 상기 제 2 메모리 셀의 제 2 전극은 공통 m번째 위치의 상기 플레이트 라인에 접속되고,

상기 방법은, 메모리 셀들이 상기 플레이트 라인을 공유하는 상기 제 1 서브-메모리 유닛의 제 1 메모리 셀과 상기 제 2 서브-메모리 유닛의 제 2 메모리 셀에 기억된 데이터의 판독, 및 전위 상승 및 전위하강을 각각 한번씩 수행함으로써 메모리 셀들이 상기 플레이트 라인을 공유하는 상기 제 1 서브-메모리 유닛의 제 1 메모리 셀과 상기 제 2 서브-메모리 유닛의 제 2 메모리 셀에의 데이터의 재기록을 수행하는 것을 포함하는, 강유전체형 비휘발성 반도체 메모리 동작 방법.
제 35 항에 있어서,

상기 제 1 메모리 셀들 및 상기 제 2 메모리 셀들에 기억된 데이터를 래치하기 위해 상기 제 1 비트 라인과 상기 제 2 비트 라인 사이에 2N개의 래치 회로들이 설치되고,

상기 n번째 위치의 제 1 서브-메모리 유닛을 구성하는 상기 제 1 메모리 셀에의 재기록은 (2n-1)번째의 상기 래치 회로에 래치된 데이터에 따라 수행되고,

상기 n번째 위치의 제 2 서브-메모리 유닛을 구성하는 상기 제 2 메모리 셀에의 재기록은 2n번째의 상기 래치 회로에 래치된 데이터에 따라 수행되는, 강유전체형 비휘발성 반도체 메모리 동작 방법.
제 36 항에 있어서,

상기 제 1 메모리 셀에 기억된 데이터가 판독될 때, 상기 제 1 선택용 트랜지스터는 온-상태가 되고, 상기 제 2 선택용 트랜지스터는 오프-상태가 되고, 기준 전위가 상기 제 2 비트 라인에 인가되고,

상기 제 2 메모리 셀에 기억된 데이터가 판독될 때, 상기 제 2 선택용 트랜지스터는 온-상태가 되고, 상기 제 1 선택용 트랜지스터는 오프-상태가 되고, 기준 전위가 상기 제 1 비트 라인에 인가되는, 강유전체형 비휘발성 반도체 메모리 동작 방법.
제 35 항에 있어서,

N≥2이고,

상기 제 1 메모리 셀 및 상기 제 2 메모리 셀에 기억된 데이터를 래치하기 위해 상기 제 1 비트 라인과 상기 제 2 비트 라인 사이에 N개의 래치 회로들이 설치되고,

상기 n번째 위치의 제 1 서브-메모리 유닛을 구성하는 상기 제 1 메모리 셀 및 상기 n번째 위치의 제 2 서브-메모리 유닛을 구성하는 상기 제 2 메모리 셀에의 재기록은 n번째 상기 래치 회로에 래치된 데이터에 따라 수행되는, 강유전체형 비휘발성 반도체 메모리 동작 방법.
제 38 항에 있어서,

상기 n번째 위치의 제 1 서브-메모리 유닛을 구성하는 상기 m번째 위치의 제 1 메모리 셀 및 상기 n번째 위치의 제 2 서브-메모리 유닛을 구성하는 상기 m번째 위치의 제 2 메모리 셀은 상보 데이터(complementary data)를 기억하도록 쌍을 형성하는, 강유전체형 비휘발성 반도체 메모리 동작 방법.
제 1 메모리 유닛 및 제 2 메모리 유닛을 포함하는 강유전체형 비휘발성 반도체 메모리에 있어서:

상기 제 1 메모리 유닛은,

(A-1) 제 1 비트 라인,

(B-1) N(N≥1)개의 선택용 제 1 트랜지스터,

(C-1) M(M≥2)개의 제 1 메모리 셀들을 각각 포함하는 N개의 제 1 서브-메모리 유닛, 및

(D-1) N개의 상기 제 1 서브-메모리 유닛을 구성하는 상기 제 1 메모리 셀에 각각 공통인 M개의 플레이트 라인들을 포함하고,

상기 제 2 메모리 유닛은,

(A-2) 제 2 비트 라인,

(B-2) N개의 선택용 제 2 트랜지스터,

(C-2) M개의 제 2 메모리 셀들을 각각 포함하는 N개의 제 2 서브-메모리 유닛, 및

(D-2) N개의 상기 제 2 서브-메모리 유닛을 구성하는 상기 제 2 메모리 셀에 각각 공통인 M개의 플레이트 라인들로서, 상기 제 2 메모리 유닛을 구성하는 상기 플레이트 라인들은 상기 제 1 메모리 유닛을 구성하는 상기 플레이트 라인들에 공통인, 상기 M개의 플레이트 라인들을 포함하고,

각각의 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하고,

상기 제 1 메모리 유닛에서, n번째 위치의 상기 제 1 서브-메모리 유닛을 구성하는 상기 제 1 메모리 셀들의 제 1 전극들은 상기 n번째 위치의 제 1 서브-메모리 유닛에서 공통이고, n = 1, 2, ..., N이고; 상기 n번째 위치의 제 1 서브-메모리 유닛의 상기 공통 제 1 전극은 n번째 위치의 상기 제 1 선택용 트랜지스터를 통해 상기 제 1 비트 라인에 접속되고; m번째 위치의 상기 제 1 메모리 셀의 제 2 전극은 공통 m번째 위치의 상기 플레이트 라인에 접속되고, m = 1, 2, ..., M이고,

상기 제 2 메모리 유닛에서, n번째 위치의 제 2 서브-메모리 유닛을 구성하는 상기 제 2 메모리 셀들의 제 1 전극들은 상기 n번째 위치의 제 2 서브-메모리 유닛에서 공통이고; 상기 n번째 위치의 제 2 서브-메모리 유닛의 상기 공통 제 1 전극은 n번째 위치의 상기 제 2 선택용 트랜지스터를 통해 상기 제 2 비트 라인에 접속되고; m번째 위치의 상기 제 2 메모리 셀의 제 2 전극은 공통 m번째 위치의 상기 플레이트 라인에 접속되고,

상기 제 1 메모리 셀 및 상기 제 2 메모리 셀에 기억된 데이터를 래치하기 위해 상기 제 1 비트 라인과 상기 제 2 비트 라인 사이에 P개의 래치 회로들이 설치되는, 강유전체형 비휘발성 반도체 메모리.
제 40 항에 있어서,

N≥1 및 P=2N을 만족하는, 강유전체형 비휘발성 반도체 메모리.
제 41 항에 있어서,

(2n-1)번째의 상기 래치 회로는 상기 n번째 위치의 제 1 서브-메모리 유닛을 구성하는 상기 제 1 메모리 셀에 기억된 데이터를 래치하고, 2n번째의 상기 래치 회로는 상기 n번째 위치의 제 1 서브-메모리 유닛을 구성하는 상기 제 2 메모리 셀에 기억된 데이터를 래치하는, 강유전체형 비휘발성 반도체 메모리.
제 40 항에 있어서,

N≥2 및 P=N을 만족하는, 강유전체형 비휘발성 반도체 메모리.
제 43 항에 있어서,

n번째의 상기 래치 회로는 상기 n번째 위치의 제 1 서브-메모리 유닛을 구성하는 상기 제 1 메모리 셀 및 상기 n번째 위치의 제 2 서브-메모리 유닛을 구성하는 상기 제 2 메모리 셀에 기억된 상기 데이터를 래치하는, 강유전체형 비휘발성 반도체 메모리.
제 40 항에 있어서,

상기 제 1 메모리 유닛을 구성하는 상기 제 1 서브-메모리 유닛들은 층간 절연층을 통해 적층되고, 상기 제 2 메모리 유닛을 구성하는 상기 제 2 서브-메모리 유닛들은 층간 절연층을 통해 적층되는, 강유전체형 비휘발성 반도체 메모리.
제 40 항에 있어서,

상기 제 1 메모리 유닛을 구성하는 상기 제 1 서브-메모리 유닛 및 상기 제 2 메모리 유닛을 구성하는 상기 제 2 서브-메모리 유닛은 층간 절연층을 통해 적층되는, 강유전체형 비휘발성 반도체 메모리.
강유전체형 비휘발성 반도체 메모리의 동작 방법에 있어서:

상기 강유전체형 비휘발성 반도체 메모리는,

(A) 비트 라인,

(B) N(N≥2)개의 선택용 트랜지스터들,

(C) M(M≥2)개의 메모리 셀들을 각각 포함하는 N개의 메모리 유닛들, 및

(D) M개의 플레이트 라인들을 포함하고,

각각의 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하고,

상기 제 1 전극들은 각 메모리 유닛에서 공통이고,

n번째의 상기 메모리 유닛들의 상기 공통 제 1 전극은 n번째의 상기 선택용 트랜지스터를 통해 상기 비트 라인에 접속되고, n = 1, 2, ..., N이고,

상기 n번째 메모리 유닛에서, m번째의 상기 메모리 셀의 제 2 전극은 상기 메모리 유닛들에서 공통인 m번째의 상기 플레이트 라인에 접속되고, m = 1, 2, ..., M이고,

상기 방법은, N개의 메모리 유닛들에서 상기 플레이트 라인을 공유하는 상기 메모리 셀들에 기억된 데이터의 판독, 및 전위 상승 및 전위 하강을 각각 한번씩 수행함으로써 N개의 상기 메모리 유닛들의 상기 플레이트 라인을 공유하는 상기 메모리 셀들에의 데이터의 재기록을 수행하는 것을 포함하는, 강유전체형 비휘발성 반도체 메모리의 동작 방법.
제 47 항에 있어서,

N개의 상기 메모리 유닛들은 층간 절연층을 통해 적층되는, 강유전체형 비휘발성 반도체 메모리의 동작 방법.
강유전체형 비휘발성 반도체 메모리의 동작 방법에 있어서:

상기 강유전체형 비휘발성 반도체 메모리는,

(A) 비트 라인,

(B) N(N≥2)개의 선택용 트랜지스터들,

(C) M(M≥2)개의 메모리 셀들을 각각 포함하는 N개의 메모리 유닛들, 및

(D) M개의 플레이트 라인들을 포함하고,

각각의 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하고,

상기 제 1 전극들은 각 메모리 유닛에서 공통이고,

n번째의 상기 메모리 유닛의 상기 공통 제 1 전극은 n번째의 선택용 트랜지스터를 통해 상기 비트 라인에 접속되고, n = 1, 2, ..., N이고,

상기 n번째 메모리 유닛에서, m번째의 상기 메모리 셀의 제 2 전극은 상기 메모리 유닛들에 공통인 m번째의 상기 플레이트 라인에 접속되고, m = 1, 2, ..., M이고,

상기 방법은, 먼저 상기 플레이트 라인에 펄스를 제공한 다음, N개의 상기 선택용 트랜지스터들을 연속적으로 선택함으로써 N개의 상기 메모리 유닛들에서 상기 플레이트 라인을 공유하는 상기 메모리 셀들에 기억된 데이터를 판독하는 것을 포함하는, 강유전체형 비휘발성 반도체 메모리의 동작 방법.
제 49 항에 있어서,

N개의 상기 메모리 유닛들은 층간 절연층을 통해 적층되는, 강유전체형 비휘발성 반도체 메모리의 동작 방법.
강유전체형 비휘발성 반도체 메모리에 있어서:

(A) 비트 라인,

(B) N(N≥2)개의 선택용 트랜지스터들,

(C) M(M≥2)개의 메모리 셀들을 각각 포함하는 N개의 메모리 유닛들, 및

(D) M개의 플레이트 라인들을 포함하고,

각각의 메모리 셀은 제 1 전극, 강유전체층 및 제 2 전극을 포함하고,

상기 제 1 전극들은 각 메모리 유닛에서 공통이고,

n번째의 상기 메모리 유닛의 상기 공통 제 1 전극은 n번째의 상기 선택용 트랜지스터를 통해 상기 비트 라인에 접속되고, n = 1, 2, ..., N이고,

상기 n번째 메모리 유닛에서, m번째의 메모리 셀의 제 2 전극은 상기 메모리 유닛들에 공통인 m번째의 상기 플레이트 라인에 접속되고, m = 1, 2, ..., M이고,

상기 메모리 셀들에 기억된 데이터를 래치하기 위해 상기 비트 라인에 적어도 N개의 래치 회로들이 접속되는, 강유전체형 비휘발성 반도체 메모리.
제 51 항에 있어서,

n번째의 상기 래치 회로는 상기 n번째 메모리 유닛을 구성하는 상기 메모리 셀에 기억된 상기 데이터를 래치하고, n = 1, 2, ..., N인, 강유전체형 비휘발성 반도체 메모리.
제 51 항에 있어서,

N개의 상기 메모리 유닛들은 층간 절연층을 통해 적층되는, 강유전체형 비휘발성 반도체 메모리.