JP2003229541A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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JP2003229541A
JP2003229541A JP2002024065A JP2002024065A JP2003229541A JP 2003229541 A JP2003229541 A JP 2003229541A JP 2002024065 A JP2002024065 A JP 2002024065A JP 2002024065 A JP2002024065 A JP 2002024065A JP 2003229541 A JP2003229541 A JP 2003229541A
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electrode
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康幸 伊藤
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Abstract

(57)【要約】 【課題】極小のセル面積を保ちつつ、キャパシタの有効
面積の増加を可能とし、十分な読み出し信号量を確保で
きる強誘電体記憶装置及びその製造方法を提供する。 【解決手段】共通ノード電極に、複数の記憶手段が接続
されており、当該各記憶手段は電気的に並列に接続され
た複数のキャパシタを含み、当該複数の記憶手段は、上
記共通ノード電極と、該共通ノード電極と対向する複数
のプレート電極と、前記共通ノード電極および前記複数
のプレート電極に挟まれた共通の誘電体膜とを有する複
数のキャパシタが多層に積層された積層構造を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タを有する半導体記憶装置に関するものであり、特に、
高集積且つ大容量化が可能な半導体記憶装置およびその
製造方法に関する。
【０００２】
【従来の技術】近年、自発分極という特異な電気特性を
有する強誘電体を利用した不揮発性メモリ素子(強誘電
体メモリ素子)（ＦｅＲＡＭ）（ＵＳＰ４８７３６６
４）は、その高速書き込み/読み出し、低電圧動作等の
特徴から、従来の不揮発性メモリのみならず、ＳＲＡＭ
(スタティックＲＡＭ)やＤＲＡＭ等の殆どのメモリに置
き換わる可能性を秘めており、現在多くの研究が進めら
れている。
【０００３】強誘電体の自発分極特性を利用したメモリ
は、強誘電体キャパシタに選択トランジスタを付加した
１トランジスタ＋１キャパシタ（１Ｔ／１Ｃ）構造を有
するメモリセルが多く使われている。このタイプのＦｅ
ＲＡＭは、通常のＤＲＡＭ型メモリセルのメモリキャパ
シタ材料を常誘電体から強誘電体へ置き換えたものであ
る。
【０００４】強誘電体材料としては、ＰＺＴ（Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ３、チタン酸ジルコン酸鉛）、ＰＬＺＴ
（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３、チタン酸ジルコ
ン酸ランタン鉛）などのＡＢＯ３型のペロブスカイト結
晶構造を持つ鉛系酸化物材料、また、ＳＢＴ（ＳｒＢｉ
２Ｔａ２Ｏ９、ストロンチウム・ビスマス・タンタレー
ト）などのビスマス層状構造化合物材料が開発された。
特に、ＳＢＴは繰り返し分極反転後の特性劣化が見られ
ないという優れた疲労特性（ＰＣＴ／ＵＳ９２／１０５
４２）、および、分極が飽和する電解が小さく、低電圧
動作に有利であるという優れた分極飽和特性を示してい
る。
【０００５】ＦｅＲＡＭはＤＲＡＭを代替し、幅広く応
用するには、ＤＲＡＭ並みの高集積度および大容量化が
必要である。上記した１Ｔ１Ｃ型のメモリセル構造を採
るＦｅＲＡＭを高集積度化にするのは困難である。
【０００６】高集積度のために、メモリのセル面積を縮
小する必要がある。セル面積はメモリで１ビットの記憶
領域であり、その理論上の最小値は、該領域で交差する
所定数のワード線とビット線が最短ピッチで配置される
場合に占有している領域とされている。１Ｔ１Ｃ構造の
ＦｅＲＡＭは、通常１ビットあたりワード線１本、ビッ
ト線２本を有し、そのワード線とビット線が最短ピッチ
で配置される場合に、半導体の最小設計寸法（Ｄｅｓｉ
ｇｎ Ｒｕｌｅ）をＦとすれば、理論上のＦｅＲＡＭの
最小セル面積はＤＲＡＭと同様に８Ｆ２となる事が一般
的に知られている。実際に、以上のＦｅＲＡＭの１ビッ
ト記憶領域では、トランジスタと強誘電体キャパシタが
２個ずつを有し、また、ワード線とビット線の他に、プ
レート線を設置する必要があるので、ワード線とビット
線が最小ピッチで配置することが不可能であり、実際の
セル面積は８Ｆ２より大きい。一方、同じ半導体不揮発
性メモリであるフラッシュメモリは、そのメモリセルが
トランジスタを一つしか有しないので、最小セル面積４
Ｆ２と小さい。
【０００７】ＦｅＲＡＭを高集積化、大容量化を実現す
るために、近年、フラッシュメモリのように一つの素子
で構成されるメモリセルの開発がなされてきた。たとえ
ば、特開平９−１１６１０７号公報（文献１と呼ぶ）と
特開２０００−３４９２４８号公報（文献２と呼ぶ）に
開示されているＦｅＲＡＭでは、選択トランジスタを介
してビット線に接続された共通ノード電極に複数の強誘
電体キャパシタを接続し、１個の強誘電体キャパシタが
１ビットを記憶するメモリセルとして機能し、いわゆる
１Ｃ（１キャパシタ）構造の強誘電体メモリを実現し、
理論上は、フラッシュメモリと同等の最小セル面積４Ｆ
２を可能とした。さらに、特願２０００−１５６０８９
号明細書（文献３と呼ぶ）に提案されているように、前
記共通ノード電極に複数の強誘電体キャパシタを形成し
た１Ｃ構造を２層以上に積層した強誘電体メモリは、更
なる高集積度ができ、例えば、理論上の最小セル面積は
２〜４Ｆ２が可能となった。実際のセル面積は半導体の
最小設計寸法Ｆで決めるので、その最小設計寸法Ｆをリ
ソグラフィーを中心とする微細加工技術の進展による縮
小することは、これまで集積回路を高集積化するために
最も重要な手法である。
【０００８】
【発明が解決しようとする課題】しかしながら、高集積
化が進み、素子の設計に用いられる最小設計寸法が小さ
くなってくると、一つの強誘電体キャパシタの面積が小
さくなり、キャパシタの容量／蓄積電荷量も小さくな
り、センスアンプでセンスするのに十分な信号量が得ら
れなくなり、メモリ動作の誤動作の原因となるという問
題が従来からＦｅＲＡＭと同じ構造を有するＤＲＡＭに
おいても存在しており、ＦｅＲＡＭの高集積化およびＤ
ＲＡＭの更なる高集積化につれてＦｅＲＡＭとＤＲＡＭ
にとって益々問題となっている。
【０００９】一般的に、この問題を解決するために、キ
ャパシタの下部電極構造を立体的にして有効的なキャパ
シタ面積を大きくする方法が採られている。既に高集積
化を実現しているＤＲＡＭについて、例えば、特開平６
−２９４８２号公報（文献４と呼ぶ）で開示されている
ＤＲＡＭのメモリセルにおいて、キャパシタを３次元で
積層し、キャパシタの表面積を最大化することを図っ
た。しかし、強誘電体薄膜のような結晶性の多元素系薄
膜の場合には立体的な構造の下部電極上に均一な薄膜を
形成することが非常に困難であり、未だに実用化される
見通しは立っていない。
【００１０】従来は、ＦｅＲＡＭに適用可能でき、高集
積度の要求を満足しながらキャパシタの容量を増大させ
る方法の開発がなされている。考え方として、ＤＲＡＭ
と同じように、例えば、１Ｔ１Ｃ構造の強誘電体メモリ
において、立体化によって、キャパシタの有効面積を増
加させる。次に、強誘電体キャパシタの有効面積を増大
する従来技術を例示する。
【００１１】例えば、特開平７−８６５２８号公報（文
献５と呼ぶ）で開示されている、図１６に示したよう
に、１Ｔ１Ｃ構造を有する強誘電体メモリセルにおい
て、Ｐ型シリコン基板１０１上に形成されたゲート酸化
膜１０３、ゲート電極１０４、Ｎ型不純物拡散層である
ソース１０６とドレイン１０５からＭＯＳＦＥＴが構成
されて、該ＭＯＳＦＥＴと隣接する位置には、ドレイン
１０５と接続しているキャパシタ下部電極１０８が形成
されており、下部電極１０８上には、第１強誘電体膜１
１１を介して中間電極１１０が形成されている。さらに
中間電極１１０上には、第１強誘電体膜１１１と同一の
キャパシタ第２強誘電体膜１１２を介して上部電極１０
９が形成されている。そして、下部電極１０８は、キャ
パシタ上部電極１０９と接続線１１３によって接続され
ている。１１４はビット線、１１５は酸化膜をそれぞれ
示す。強誘電体キャパシタは多層キャパシタ構造にする
ことにより、キャパシタ占有面積を増加させることな
く、等価的にキャパシタ面積を増大することができ、安
定に信号量を確保することが可能となった。
【００１２】また、特開平１０−２４２４１０号公報
（文献６と呼ぶ）で開示されている、図１７に示したよ
うに、１Ｔ１Ｃ構造を有する強誘電体メモリセルにおい
て、下部電極１２１、強誘電体薄膜１２２、及び上部電
極１２３から平板状の第１のキャパシタ部が構成されて
おり、また、下部電極１５１、強誘電体薄膜１５２、及
び上部電極１５３から平板状の第２のキャパシタ部が構
成されている。ゲート部１３２及びソース・ドレイン領
域１３４Ａ，１３４Ｂから成るＭＯＳ型トランジスタ素
子は、選択トランジスタ素子に相当する。下部電極１２
１は、第１のコンタクト・プラグ１１４を介して、ＭＯ
Ｓ型トランジスタ素子の一方のソース・ドレイン領域１
３４Ａと接続されている。また、第２のキャパシタ部を
構成する下部電極１５１も、第２のコンタクト・プラグ
１４２を介して、ＭＯＳ型トランジスタ素子の一方のソ
ース・ドレイン領域１３４Ａと接続されている。当該メ
モリセルは、第１のキャパシタ部の上部電極１２３と接
続された第１のプレート線１２７、及び、第２のキャパ
シタ部の上部電極１５３と接続された第２のプレート線
１５７を更に備え、第１のプレート線１２７と第２のプ
レート線１５７とは電気的に接続されている。以上のよ
うに、選択トランジスタの上下に第１のキャパシタ部と
第２のキャパシタを設けることから、セル面積を増加さ
せることなく、キャパシタ部全体の面積を増加させるこ
とができる。
【００１３】しかしながら、文献５および文献６に開示
された強誘電体メモリは１Ｔ１Ｃの構造を有するので、
セル面積は大きく、高集積度が困難であった。極小のセ
ル面積を得られる文献１、文献２、及び文献３に開示さ
れた高集積度可能、１Ｃ構造の強誘電体メモリについて
は、キャパシタの有効面積を増加させる方法が開示され
ていない。
【００１４】本発明は、上記課題を鑑みてなされたもの
であり、極小のセル面積を保ちつつ、キャパシタの有効
面積の増加を可能とし、十分な読み出し信号量を確保で
きる強誘電体記憶装置及びその製造方法を提供すること
を目的としている。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係わる半導体記憶装置は、選択トランジス
タと、前記選択トランジスタの一方の不純物拡散領域と
電気的に接続する共通ノード電極と、前記選択トランジ
スタの他方の不純物拡散領域と電気的に接続するビット
線とを有し、前記共通ノード電極に、複数の記憶手段が
接続されており、前記各記憶手段は電気的に並列に接続
された複数のキャパシタを含み、前記複数の記憶手段
は、前記共通ノード電極と、該共通ノード電極と対向す
る複数のプレート電極と、前記共通ノード電極および前
記複数のプレート電極に挟まれた共通の誘電体膜とを有
する複数のキャパシタが多層に積層された積層構造を有
する。
【００１６】好適に、前記複数の記憶手段の積層構造で
は、隣り合うキャパシタ層の前記共通ノード電極、前記
誘電体膜、および前記プレート電極の配置順番が逆であ
り、前記各記憶手段において、各層のプレート電極同士
は接続されており、前記複数の記憶手段の積層構造にお
いて、各層の共通ノード電極同士が接続されている。
【００１７】上記目的を達成するために、本発明に係わ
る半導体記憶装置は、選択トランジスタと、前記選択ト
ランジスタの一方の不純物拡散領域と電気的に接続する
共通ノード電極と、前記選択トランジスタの他方の不純
物拡散領域と電気的に接続するビット線とを含むメモリ
ブロックを複数有し、前記共通ノード電極に、複数の記
憶手段が接続されており、前記各記憶手段は電気的に並
列に接続された複数のキャパシタを含み、前記複数のメ
モリブロックのそれぞれの前記共通ノード電極は、互い
に重なり合うように多層に積層されている。前記各メモ
リブロックの複数の記憶手段は、上記した構成を有す
る。
【００１８】上記目的を達成するために、本発明に係わ
る半導体記憶装置の製造方法は、選択トランジスタの一
方の不純物拡散領域と電気的に接続する、Ｍ個のキャパ
シタ（Ｍ＞１）を含む記憶手段が複数（Ｎ個、ただし、
Ｎ＞１）接続されている半導体記憶装置の製造方法であ
って、半導体基板上に前記選択トランジスタを形成する
工程と、前記選択トランジスタを含む前記半導体基板を
覆う絶縁膜に、前記選択トランジスタの一方の不純物拡
散領域に達する第１の導電性コンタクト・プラグと、前
記選択トランジスタの他方の不純物拡散領域に達する第
２の導電性コンタクト・プラグを形成する工程と、前記
第１の導電性コンタクト・プラグに接続する前記Ｎ個の
記憶手段を形成する工程と、前記第２の導電性コンタク
ト・プラグと接続するビット線を形成する工程とを有す
る。
【００１９】前記Ｎ個の記憶手段を形成する工程は、前
記第１の導電性コンタクト・プラグに接続する第１の共
通ノード電極を形成する工程と、前記第１の共通ノード
電極に第１の誘電体薄膜を形成する第１の工程と、前記
第１の誘電体薄膜にＮ個のプレート電極を有する第１の
プレート電極層を形成する第２の工程と、前記第１のプ
レート電極層上に第２の誘電体薄膜を形成する第３の工
程と、前記第２の誘電体薄膜上に前記第１の共通ノード
電極と接続する第２の共通ノード電極を形成する第４の
工程とを有し、Ｍ＞２の場合は、前記第１、第２、第
３、及び第４の工程をＭ−１回繰り返す第５の工程をさ
らに有する。また、前記第５の工程において形成された
第Ｌ（Ｌ＞１）のプレート電極層の個々のプレート電極
は、前記第１のプレート電極層の個々のプレート電極と
対応して接続している。
【００２０】上記目的を達成するために、本発明に係わ
る半導体記憶装置の製造方法は、選択トランジスタの一
方の不純物拡散領域と電気的に接続する、Ｍ個（Ｍ＞
１）のキャパシタを有する複数の（Ｎ個、ただし、Ｎ＞
１）記憶手段を含むメモリブロックを複数有し、前記複
数のメモリブロックのそれぞれの前記Ｎ個の記憶手段が
互いに重なり合うように多層に積層されている半導体記
憶装置の製造方法であって、半導体基板上に複数の選択
トランジスタを形成する工程と、前記各選択トランジス
タを含む前記半導体基板を覆う絶縁膜に、前記選択トラ
ンジスタの一方の不純物拡散領域に達する第１の導電性
コンタクト・プラグと、前記選択トランジスタの他方の
不純物拡散領域に達する第２の導電性コンタクト・プラ
グを形成する工程と、前記導電性コンタクト・プラグと
接続する第１の共通ノード電極、および第１の共通ノー
ド電極に接続する前記Ｎ個の記憶手段を形成する工程
と、前記第２の導電性コンタクト・プラグと接続するビ
ット線を形成する工程とを有し、個々の選択トランジス
タに接続する各前記第１の共通ノード電極を互い重なり
合うように形成する。前記Ｎ個の記憶手段を形成する工
程は、上記と同じである。
【００２１】以上のように、共通ノード電極に複数の強
誘電体キャパシタを形成した、１キャパシタが１メモリ
セルとなるいわゆる１Ｃ構造のメモリセルのブロック
を、少なくとも１回折り返すように形成することによっ
て、各メモリセルがキャパシタの多層積層構造となり、
そのため、１ビットの記憶領域が変化せずに各キャパシ
タの有効面積は２倍、４倍、或いは、更に高い倍数で増
大させることができた。さらに、上記の多層積層構造の
キャパシタが共通ノーで電極に接続したメモリセルブロ
ックが互いに重なり合うことによって、大有効キャパシ
タ面積且つ更なる高集積化ができる。
【００２２】
【発明の実施の形態】以下に、本発明の半導体記憶装
置、およびその製造方法の実施の形態について、添付の
図面を参照して述べる。なお、実施形態の全図におい
て、同一又は対応する部分には同一の符号を付す。第１の実施形態 図１は、本実施形態に係る半導体記憶装置の一例となる
強誘電体メモリのメモリセルの構成を示す部分断面図で
ある。図１において、１は半導体基板、２は素子分離領
域、３はドレイン・ソース領域、４はゲート酸化膜、５
はゲート電極（ワード線）、６は第１のノード電極を構
成する４つの強誘電体キャパシタの共通下部電極、７は
第１の強誘電体膜、８ａ，８ｂ，８ｃ，８ｄはプレート
線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４を構成するプレート
電極、９、９ａは層間絶縁膜、１０はビット線ＢＬ１、
１１、１２はコンタクト・プラグ、１３は第２の強誘電
体膜、１４は第２のノード電極をそれぞれ示している。
【００２３】ゲート電極５はワード線を兼ねている。例
えば、ゲート電極５はポリシリコンあるいはポリサイド
から構成されており、コンタクト・プラグ１２は、ポリ
シリコンプラグ、ビット線１０はアルミニウムからそれ
ぞれ構成されている。
【００２４】第１のノード電極６、第２のノード電極１
４、およびプレート電極８ａ，８ｂ，８ｃ，８ｄは、好
ましくは、電気的な抵抗が低く、耐熱性が高く、反応性
が低い貴金属類Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、
Ｐｄのうち、少なくとも一つを含む。或は、以上の貴金
属類の酸化物は、強誘電体の構成元素に対して拡散バリ
ア性が優れており、強誘電体の酸素欠損を防ぐことがで
き、また、導電性であるので、ノード電極およびプレー
ト電極に用いることができる。ここで、例えば、第１の
ノード電極６に膜厚１５０ｎｍのＩｒ膜を用い、第２の
ノード電極１４とプレート電極８ａ，８ｂ，８ｃ，８ｄ
に、膜厚１００ｎｍのＩｒ膜を用いる。
【００２５】強誘電体不揮発メモリへ応用する強誘電体
材料として、ＡＢＯ３型ペロブス力イト構造を有するＳ
ｒＴｉＯ３、（Ｂａ，Ｓｒ）ＴｉＯ３、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３、ＰｂＴ
ｉＯ３、ＢａＴｉＯ３、ＬｉＮｂＯ３、ＬｉＴａＯ３、
ＹＭｎＯ３、または、ビスマス系層状ペロブス力イト構
造化合物を含むＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２Ｎｂ
２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９、Ｂｉ４Ｔｉ
３Ｏ１２、ＳｒＢｉ４Ｔｉ４Ｏ１５、ＳｒＢｉ ４（Ｔ
ｉ，Ｚｒ）４Ｏ１５、Ｂｉ３ＴｉＮｂＯ９、Ｂｉ３Ｔｉ
ＴａＯ９、ＢａＢｉ２Ｔａ２Ｏ９、ＢａＢｉ２Ｎｂ２Ｏ
９を用いることができる。ここで、一例として、第１の
強誘電体薄膜７および第２の強誘電体膜１３に膜厚１０
０ｎｍのＳＢＴ膜（ＳｒＢｉ２Ｔａ２Ｏ９）を用いる。
【００２６】図１に示すように、第１のノード電極６に
接続される強誘電体キャパシタ８ａ、８ｂ、８ｃ、８ｄ
の一方の電極が共通に下部電極６として構成され、この
下部電極上６に第１のＳＢＴ薄膜７が形成され、第１の
ＳＢＴ薄膜７上に所定間隔をおいてプレート電極８ａ，
８ｂ，８ｃ，８ｄが形成され、プレート電極８ａ，８
ｂ，８ｃ，８ｄに第２のＳＢＴ薄膜１３が形成され、第
２のＳＢＴ薄膜１３上に第２のノード電極１４が形成さ
れている。第１のノード電極６は、コンタクト・プラグ
１２によりドレイン・ソース領域３に接続され、トラン
ジスタＴＲを介して、さらにコンタク・プラグ１１を介
してビット線（ＢＬ１）１０に接続されている。第１の
ノード電極６は第２のノード電極１４と電気的に接続し
ている。プレート電極８ａ，８ｂ，８ｃ，８ｄはプレー
ト線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４を構成する。
【００２７】以上のように、本実施形態の第１のノード
電極６、第１の強誘電体膜７、プレート電極８ａ、８
ｂ、８ｃ、８ｄ、第２の強誘電体膜１３、及び第２のノ
ード電極１４を含むメモリブロックは、ノード電極６、
強誘電体膜７、プレート電極８ａ、８ｂ、８ｃ、８ｄよ
り構成された、例えば、文献２（特開２０００−３４９
２４８）に開示されている従来のメモリブロックを縦方
向に１回折り返し積層して形成されたものである。文献
２に開示された従来のメモリ構成では、第１のノード電
極６とプレート電極８ａ、８ｂ、８ｃ、８ｄとが、第１
の強誘電体膜７を挟んで４つのキャパシタを構成して、
最大４ビットのデータを記憶可能なメモリブロックとな
る。
【００２８】これに対して、本実施形態では、プレート
電極８ａ、８ｂ、８ｃ、８ｄと第２のノード電極１４と
が第２の強誘電体膜１３を挟んで４つのキャパシタも構
成している。さらに、第１のノード電極６と第２のノー
ド電極１４と電気的に接続しているため、第１のノード
電極６とプレート電極８ａ、８ｂ、８ｃ、８ｄと第１の
強誘電体膜７とが形成した４つのキャパシタは、プレー
ト電極８ａ、８ｂ、８ｃ、８ｄと第２のノード電極１４
と第２の強誘電体膜１３とが形成した４つのキャパシタ
がそれぞれ１対１で対応して、２つずつ電気的に並列に
接続して１メモリセルを構成してデータを記憶する。図
１に示したメモリブロックは、このような２つのキャパ
シタが並列に接続しているメモリセルは４つを有し、最
大４ビットを記憶可能である。即ち、半導体基板上に、
１ビットを記憶する平面的な領域（メモリセル）の面積
を、従来メモリ構成のセル面積より増大することなく、
各セルのキャパシタの有効面積は倍に増大した。そのた
め、従来と比べて、各セルのキャパシタの容量、蓄積電
荷は２倍に増え、センスアンプで得た信号の量は増大可
能となった。
【００２９】図２は、図１に示したメモリセルブロック
から構成した強誘電体メモリの一例の等価回路である。
図２に示した強誘電体メモリは、メモリセルアレイ２
１、ロウデコーダ２２、プレートデコーダ２３、センス
アンプ（Ｓ／Ａ）２４、カラムデコーダ２５により構成
されている。
【００３０】メモリセルアレイ２１は、並列に接続して
いる２つの強誘電体キャパシタより構成された複数のメ
モリセルは（図２では８個）マトリクス状に配列されて
いる。各メモリセルにおける並列に接続している２つの
強誘電体キャパシタ（Ｃ１とＣ２、Ｃ３とＣ４、Ｃ５と
Ｃ６、及びＣ７とＣ８、または、Ｃ９とＣ１０、Ｃ１１
とＣ１２、Ｃ１３とＣ１４、及びＣ１５とＣ１６）は、
上記した各セルで積層された２つのキャパシタに対応し
ている。以降、並列に接続している２つの強誘電体キャ
パシタより構成された各メモリセルを、Ｃ１＋Ｃ２、Ｃ
３＋Ｃ４、Ｃ５＋Ｃ６、Ｃ７＋Ｃ８、Ｃ９＋Ｃ１０、Ｃ
１１＋Ｃ１２、Ｃ１３＋Ｃ１４、Ｃ１５＋Ｃ１６と記す
る。なお、簡単のため、図２では４つのメモリセルを有
するブロックを２つしか示していないが、実際にメモリ
読み書き動作の方法によって、このようなブロックを繰
り返して複数を含むことが明らかである。
【００３１】図２においては、一列に配列されている、
メモリセルとしての並列に接続している強誘電体キャパ
シタＣ１とＣ２、Ｃ３とＣ４、Ｃ５とＣ６、およびＣ７
とＣ８は、その一方の電極が共通に一つのノード電極Ｎ
Ｄ１に接続され、そして、同一列に配置されたｎチャネ
ルＭＯＳトランジスタＴＲ１を介してビット線ＢＬ１に
接続されており、その他方の電極はそれぞれ異なるプレ
ート線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４に接続されてお
り、メモリセルとしての各並列に接続している強誘電体
キャパシタＣ１＋Ｃ２、Ｃ３＋Ｃ４、Ｃ５＋Ｃ６、およ
びＣ７＋Ｃ８のそれぞれに対して独立にデータの読出し
と書き込みができるように構成されている。
【００３２】強誘電体キャパシタＣ９＋Ｃ１０、Ｃ１１
＋Ｃ１２、Ｃ１３＋Ｃ１４、およびＣ１５＋Ｃ１６から
なるメモリセルの列には、同じように、共通のノード電
極ＮＤ２、およびパストランジスタＴＲ２を有し、上記
と同じように接続されている。
【００３３】パストランジスタＴＲ１のゲート電極がワ
ード線ＷＬ１に接続され、パストランジスタＴＲ２のゲ
ート電極がワード線ＷＬ２に接続されている。ロウデコ
ーダ２２は、アドレス指定されたワード線、図２の例で
はＷＬ１またはＷＬ２に、所定の電源電圧Ｖｃｃ＋α
（αはパストランジスタの閾値電圧以上の電圧）を印加
して、パストランジスタを導通状態に保持させる。
【００３４】プレートデコーダ２３は、データアクセス
時にアドレス指定されたプレート線ＰＬ１〜ＰＬ４にア
ドレス指定されたメモリセルとしての強誘電体キャパシ
タにデータを書き込み、または読み出し、かつ再書き込
みが行なえるような所定電圧０Ｖ，Ｖｃｃを印加し、非
選択のプレート線には所定電圧Ｖｃｃ／２を印加する。
センスアンプ２４は、書き込み時あるいは読み出し時
に、ビット線ＢＬ１、ＢＬ２に読み出されたデータをラ
ッチして増幅し、再書き込み（リフレッシュ動作）を行
なう。カラムデコーダ２５は、アドレス指定に応じてセ
ンスアンプの選択やセンスアンプにラッチされた読み出
しデータの出力、書き込みデータの対応するセンスアン
プへの供給等を行なう。
【００３５】次は、図２に示した強誘電体メモリの読出
し及び書きこみ動作を説明する。図２に示している強誘
電体メモリでは、ワード線ＷＬ１とワード線ＷＬ２を独
立に動作させ、各強誘電体キャパシタ一個について１ビ
ットを記憶することができる。或は、ワード線ＷＬ１と
ワード線ＷＬ２を同時に動作させ、各プレート線を電極
として共有する一対のキャパシタ、すなわちＴＲ１に連
なる強誘電体キャパシタの一つとＴＲ２に連なる強誘電
体キャパシタの一つで１ビットを記憶しても良い。前者
の場合には、ワード線ＷＬ１が選択されると、ビット線
ＢＬ２に図示しないダミーセルにより参照電位が与えら
れ、ワード線ＷＬ２が選択されると、ビット線ＢＬ１に
図示しないダミーセルにより参照電位が与えられる。
【００３６】次に、ワード線ＷＬ１とワード線ＷＬ２を
独立に動作させ、各強誘電体キャパシタ一個について１
ビットを記憶する方法を用いて、図２に示したメモリ構
成による読み出しおよび書き込みを説明する。なお、こ
こでは、ワード線ＷＬ１とプレート線ＰＬ１が選択さ
れ、ビット線ＢＬ１がカラムとして選択された場合、強
誘電体キャパシタＣ１、Ｃ２からなるメモリセルをアク
セスする場合を例に説明する。
【００３７】まず、読み出し動作について説明する。読
み出し動作の初期状態では、プレート線ＰＬ１〜ＰＬ４
とビット線ＢＬ１はＶｃｃ／２に固定されている。この
状態で、ロウデコーダ２２により選択されたワード線Ｗ
Ｌ１にＶｃｃ＋α（αはパストランジスタＴＲ１の閾値
電圧以上の電圧）が印加されて、ノード電極ＮＤ１に接
続しているメモリセルＣ１＋Ｃ２、Ｃ３＋Ｃ４、Ｃ５＋
Ｃ６、およびＣ７＋Ｃ８が選択される。これにより、パ
ストランジスタＴＲ１が導通状態となり、ノード電極Ｎ
Ｄ１がビット線ＢＬ１に接続される。次に、選択された
プレート線ＰＬ１の電位がＶｃｃ／２から０Ｖに切り換
えられ、ビット線ＢＬ１が０Ｖにイコライズされた後、
浮遊状態にされる。
【００３８】そして、非選択のプレート線ＰＬ２〜ＰＬ
４の電位はＶｃｃ／２に固定されているままで、選択プ
レート線ＰＬ１の電位が０Ｖから電源電圧Ｖｃｃレベル
に立ち上げられる。このとき、選択プレート線ＰＬ１に
接続されている強誘電体キャパシタＣ１とＣ２がノード
電極ＮＤ１側からプレート線ＰＬ１側に分極していれば
（この分極状態はデータ‘１’と規定する）、元の分極
と反対方向に電源電圧Ｖｃｃが印加されることになる。
その結果、強誘電体キャパシタＣ１とＣ２の分極状態が
反転し、反転電荷がビット線ＢＬ１に放出される。一
方、強誘電体キャパシタＣ１＋Ｃ２がプレート線ＰＬ１
側からノード電極ＮＤ１側に分極していれば（この分極
状態はデータ‘０’と規定する）、分極方向と同方向の
電圧が印加されているため、反転電流が流れない。
【００３９】従って、ビット線ＢＬ１の電位上昇は、強
誘電体キャパシタＣ１とＣ２にデータ‘１’が記憶され
ている場合には大きく、データ‘０’が記憶されている
場合には小さくなる。一方、ビット線ＢＬ１と対をなす
ビット線ＢＬ２に対しては、図示しないダミーセルによ
り、データ‘１’の場合の電位上昇とデータ‘０’の場
合の電位上昇の中間の電位上昇が発生される。換言すれ
ば、データ‘１’の場合の電位上昇とデータ‘０’の場
合の電位上昇の中間の電位の参照電位がビット線ＢＬ２
に与えられる。
【００４０】次は、本実施形態によって、メモリセルは
従来の１キャパシタ（Ｃ１）から並列に接続している２
つのキャパシタＣ１とＣ２になることによって、ビット
線ＢＬ１の電位上昇量の変化を例示する。強誘電体キャ
パシタＣ１とＣ２に‘１’が記録されていた場合は、分
極状態が反転し、反転電荷によるビット線ＢＬ１の電位
変化△Ｖ＋は次式（１）で表される。また、‘０’が記
録されていた場合は、分極状態が変化せず、ビット線Ｂ
Ｌ1 の電位変化△Ｖ−は次式（２）で表される。 △V+ =Vcc・〔C+ /{(M-1)・C- + C+ +CBL}〕 …(１) △V- =Vcc・〔C- /{M・C- + CBL}〕 …(２) なお、（１）式、（２）式において、Ｃ＋はメモリセル
の分極状態が反転する場合の容量であり、Ｃ−はメモリ
セルの分極状態が反転しない場合の容量であり、ＣＢＬ
はビット線の寄生容量である。また、Ｍはビット線ＢＬ
１に連なるプレート線本数であり、図２においては、Ｍ
が４である。電源電圧Ｖｃｃは３．３Ｖとする。
【００４１】従来のメモリセルにおいて、メモリセルが
単層の１キャパシタ、例えば、Ｃ１により構成される場
合は、Ｃ＋≒５００ｆＦ、Ｃ−≒１００ｆＦ、ＣＢＬ≒
１０００ｆＦ程度であるので、（１）式、（２）式よ
り、△Ｖ＋、△Ｖ−は、以下の程度である。 △Ｖ＋＝０．９２Ｖ △Ｖ−＝０．２４Ｖ 本実施形態において、メモリセルが２層のキャパシタ、
即ち、２つのキャパシタ（Ｃ１，Ｃ２）が並列に接続し
ている場合、Ｃ＋、Ｃ−は倍になって、それぞれ１００
０ｆＦ、２００ｆＦとなる。ＣＢＬはビット線の寄生容
量なので、変化しない。従って、（１）式、（２）式よ
り、本実施形態の場合のビット線電圧上昇量△Ｖ＋、△
Ｖ−は、以下の程度となる。 △Ｖ＋＝１．２７Ｖ △Ｖ−＝０．３７Ｖ 即ち、電位の上昇量が著しく増大した。
【００４２】なお、１ビット線に連なるプレート線本数
Ｍが大きくなる場合は、例えば、Ｍ＝８の場合、従来の
メモリ構成でビット線の電位上昇量は、△Ｖ＋＝０．７
５Ｖ、△Ｖ−＝０．１８Ｖとなり、本実施形態のメモリ
構成でビット線の電位上昇量は、△Ｖ＋＝０．９７Ｖ、
△Ｖ−＝０．２５Ｖとなり、電位上昇量の増大幅が低減
しているものの、電位の上昇量が増大した。
【００４３】ビット線ＢＬ１とビット線ＢＬ２の上記の
電位の変動の差が、活性化されたセンスアンプ２４によ
り検出されて、信号が増幅される。これにより、強誘電
体キャパシタＣ１＋Ｃ２にデータ‘１’が記憶されてい
た場合には、ビット線ＢＬ１はＶｃｃに、ビット線ＢＬ
２は０Ｖに駆動される。一方、強誘電体キャパシタＣ１
＋Ｃ２にデータ‘０’が記憶されていた場合には、ビッ
ト線ＢＬ１は０Ｖに、ビット線ＢＬ２はＶｃｃに駆動さ
れる。
【００４４】以上の読み出し動作において、データ
‘１’が強誘電体キャパシタＣ１＋Ｃ２に記憶されてい
た場合には、一旦記憶データは破壊されているので、再
書き込みにより、読み出し前の完全な状態に復帰する必
要がある。具体的に、さらにプレート線ＰＬ１がＶｃｃ
から０Ｖに切り換えられ、これにより、分極反転した強
誘電体キャパシタＣ１＋Ｃ２は再度分極反転し、元のデ
ータが再書き込みされる。すなわち、上述のセンスアン
プ２４によるビット線ＢＬ１，ＢＬ１２の駆動と、プレ
ート線ＰＬ１のＶｃｃから０Ｖへの切り換えにより、デ
ータ‘１’，‘０’共にＶｃｃの印加電圧による再書き
込みが行われ、読み出し前の完全な状態に復帰する。
【００４５】以上のように、選択プレート線ＰＬ１を駆
動することで、強誘電体キャパシタＣ１＋Ｃ２のデータ
がセンスアンプ２４に読み出され、増幅されて再書き込
みされる。そして、選択カラムのセンスアンプ２４のデ
ータのみが図示しないＩ／Ｏ線に送られて出力される。
【００４６】強誘電体Ｃ１＋Ｃ２に対してデータを書き
込む場合は、ロウデコーダ２２により制御系からアドレ
ス指定され選択されたワード線ＷＬ１に対して電源電圧
Ｖｃｃ＋αが印加される。これにより、ＴＲ１に連なる
強誘電体キャパシタからなるメモリセルＣ１＋Ｃ２、Ｃ
３＋Ｃ４、Ｃ５＋Ｃ６、およびＣ７＋Ｃ８が選択され、
パストランジスタＴＲ１が導通状態に保持される。一
方、非選択のワード線ＷＬ２の電位は０Ｖに保持され、
パストランジスタＴＲ２は非導通状態に保持される。
【００４７】この状態で、プレートデコーダ１３により
制御系からアドレス指定され選択されたプレート線ＰＬ
１に対して０Ｖが印加され、続いて電源電圧Ｖｃｃが印
加される。また、非選択のプレート線ＰＬ２〜ＰＬ４に
は、プレートデコーダ３によりＶｃｃ／２が印加され
る。ここで、センスアンプ２４に所望のデータとして、
たとえば、データ‘０’が書き込まれた場合、センスア
ンプ２４によりビット線ＢＬ１が０Ｖにドライブされ
る。このとき、プレート線ＰＬ１の電位は、電源電圧Ｖ
ｃｃレベルに保持されている。したがって、選択された
強誘電体キャパシタＣ１＋Ｃ２は、他方の電極（プレー
ト線）側から一方の電極（ノード電極）側に向かう分極
状態となり、強誘電体キャパシタＣ１＋Ｃ２にはデータ
‘０’が書き込まれる。そして、選択プレート線ＰＬ１
の電位が０Ｖに切り換えられても分極反転は起こらずデ
ータ‘０’の記録状態が保持される。
【００４８】一方、センスアンプ２４に所望のデータと
して、データ‘１’が書き込まれた場合、センスアンプ
２４によりビット線ＢＬ１がＶｃｃにドライブされる。
このとき、プレート線ＰＬ１の電位は、電源電圧Ｖｃｃ
レベルに保持されている。したがって、この場合には書
き込みは行われない。そして、選択プレート線ＰＬ１の
電位が０Ｖに切り換えられる。これにより、一方の電極
（ノード電極）側から他方の電極（プレート線）側に向
かう分極状態となり、強誘電体キャパシタＣ１＋Ｃ２に
はデータ‘１’が書き込まれる。
【００４９】セルＣ１＋Ｃ２に所望のデータの書きこみ
動作が完了した後に、非選択セルへの再書き込み（リフ
レッシュ動作）を行なう。詳細な説明を省略する。
【００５０】本実施形態によれば、極小のメモリセル面
積を有する１Ｃ構造の強誘電体メモリにおいて、その極
小のメモリセル面積を保ちつつ、各セルのキャパシタの
有効面積は倍に増大し、従来と比べて、各セルのキャパ
シタの容量、蓄積電荷も倍増した、センスアンプで得た
信号の量は著しく増大した。これにより、ＦｅＲＡＭの
高集積化が可能となり、実用上、極めて有用である。
【００５１】第２の実施形態 図３は、本実施形態に係る半導体記憶装置の一例となる
強誘電体メモリのメモリセルの構成を示す部分断面図で
あり、文献２（特開２０００−３４９２４８）に開示さ
れている従来のメモリブロックを縦方向に２回折り返し
積層して形成されたものである。図３において、１は半
導体基板、２は素子分離領域、３はドレイン・ソース領
域、４はゲート酸化膜、５はポリシリコンあるいはポリ
サイドゲート電極（ワード線）、６は第１のノード電極
を構成する４つの強誘電体キャパシタの共通下部電極、
７は第１の強誘電体膜、８ａ，８ｂ，８ｃ，８ｄはプレ
ート電極、９、９ａは層間絶縁膜、１０はアルミニウム
配線からなるビット線ＢＬ１、１１、１２はポリシリコ
ンプラグ、１３は第２の強誘電体膜、１４は第２のノー
ド電極、１５は第３の強誘電体膜、１６ａ，１６ｂ，１
６ｃ，１６ｄはプレート電極、１７は第４の強誘電体
膜、１８は第３のノード電極をそれぞれ示している。
【００５２】第１のノード電極６、第２のノード電極１
４、第１のノード電極１８、プレート電極８ａ，８ｂ，
８ｃ，８ｄ、およびプレート電極１６ａ，１６ｂ，１６
ｃ，１６ｄは、好ましくは、貴金属類Ｐｔ、Ｉｒ、Ｒ
ｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄのうち、少なくとも一つを
含む。或は、以上の貴金属類の酸化物をノード電極およ
びプレート電極に用いることができる。ここで、例え
ば、第１のノード電極６に膜厚１５０ｎｍのＩｒ膜を用
い、第２のノード電極１４、第１のノード電極１８、プ
レート電極８ａ，８ｂ，８ｃ，８ｄ、およびプレート電
極１６ａ，１６ｂ，１６ｃ，１６ｄには、膜厚１００ｎ
ｍのＩｒ膜を用いる。
【００５３】第１実施形態と同じように、本実施形態の
強誘電体薄膜の材料として、ＡＢＯ ３型ペロブス力イト
構造を有するＳｒＴｉＯ３、（Ｂａ，Ｓｒ）ＴｉＯ３、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔ
ｉ）Ｏ３、ＰｂＴｉＯ３、ＢａＴｉＯ３、ＬｉＮｂ
Ｏ３、ＬｉＴａＯ３、ＹＭｎＯ３、または、ビスマス系
層状ペロブス力イト構造化合物を含むＳｒＢｉ２Ｔａ２
Ｏ９、ＳｒＢｉ２Ｎｂ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎ
ｂ）２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、ＳｒＢｉ４Ｔｉ４Ｏ
１５、ＳｒＢｉ４（Ｔｉ，Ｚｒ）４Ｏ１５、Ｂｉ３Ｔｉ
ＮｂＯ９、Ｂｉ３ＴｉＴａＯ９、ＢａＢｉ２Ｔａ
２Ｏ９、ＢａＢｉ２Ｎｂ２Ｏ９を用いることができる。
ここで、一例として、第１の強誘電体薄膜７、第２の強
誘電体膜１３、第３の強誘電体薄膜１５、および、第４
の強誘電体薄膜１７に、膜厚１００ｎｍのＳＢＴ膜（Ｓ
ｒＢｉ２Ｔａ２Ｏ９）を用いる。
【００５４】図３に示すように、第１のノード電極６に
接続される強誘電体キャパシタ８ａ、８ｂ、８ｃ、８ｄ
の一方の電極が共通に下部電極６として構成され、この
下部電極上６に第１のＳＢＴ薄膜７が形成され、第１の
ＳＢＴ薄膜７上に所定間隔をおいてプレート電極８ａ，
８ｂ，８ｃ，８ｄが形成され、プレート電極８ａ，８
ｂ，８ｃ，８ｄに第２のＳＢＴ薄膜１３が形成され、第
２のＳＢＴ薄膜１３上に第２のノード電極１４が形成さ
れている。さらに、第２のノード電極１４に第３のＳＢ
Ｔ薄膜１５が形成され、第３のＳＢＴ薄膜１５に所定間
隔をおいてプレート電極１６ａ，１６ｂ，１６ｃ，１６
ｄが形成され、プレート電極１６ａ，１６ｂ，１６ｃ，
１６ｄに第４のＳＢＴ薄膜１７が形成され、第４のＳＢ
Ｔ薄膜１７上に第３のノード電極１８が形成されてい
る。第１のノード電極６は、コンタクト・プラグ１２に
よりドレイン・ソース領域３に接続され、トランジスタ
ＴＲを介して、さらにコンタク・プラグ１１を介してビ
ット線（ＢＬ１）１０に接続されている。第１のノード
電極６と、第２のノード電極１４と、第３のノード電極
１８とは、電気的に接続している。プレート電極８ａと
１６ａ，８ｂと１６ｂ，８ｃと１６ｃ，８ｄと１６ｄ
は、対応して電気的に接続しており、プレート線ＰＬ
１，ＰＬ２，ＰＬ３，ＰＬ４をそれぞれ構成する。
【００５５】以上のように、本実施形態の第１のノード
電極６、第１の強誘電体膜７、プレート電極８ａ、８
ｂ、８ｃ、８ｄ、第２の強誘電体膜１３、第２のノード
電極１４、第３の強誘電体膜１５、プレート電極１６
ａ，１６ｂ，１６ｃ，１６ｄ、第４の強誘電体膜１７、
第３のノード電極１８を含むメモリブロックは、文献２
（特開２０００−３４９２４８）に開示されている従来
のメモリブロックを縦方向に２回折り返し積層して形成
されたものである。第１のノード電極６とプレート電極
８ａ、８ｂ、８ｃ、８ｄと第１の強誘電体膜７と、ま
た、プレート電極８ａ、８ｂ、８ｃ、８ｄと第２のノー
ド電極１４と第２の強誘電体膜１３と、また、第２のノ
ード電極１４とプレート電極１６ａ、１６ｂ、１６ｃ、
１６ｄと第３の強誘電体膜１５と、また、プレート電極
１６ａ、１６ｂ、１６ｃ、１６ｄと第３のノード電極１
８と第４の強誘電体膜１７とが、それぞれ４つのキャパ
シタも構成しており、４つのキャパシタを有するキャパ
シタ層を４層形成している。第１のノード電極６、第２
のノード電極１４、第３のノード電極１８と電気的に接
続しており、また、プレート電極８ａと１６ａ，８ｂと
１６ｂ，８ｃと１６ｃ，８ｄと１６ｄも、対応して電気
的に接続しているため、これらキャパシタ層の間にキャ
パシタが１対１で対応して並列に接続し、その結果、４
つのキャパシタが並列に接続して１メモリセルとなっ
て、データを記憶する。図３に示したメモリブロック
は、このような４つのキャパシタが並列に接続している
メモリセルは４つを有し、最大４ビットを記憶可能であ
る。
【００５６】即ち、半導体基板上に、１ビットを記憶す
る平面的な領域（メモリセル）の面積を、従来メモリ構
成のセル面積より増大することなく、各セルのキャパシ
タの有効面積は４倍に増大した。そのため、従来と比べ
て、各セルのキャパシタの容量、蓄積電荷は４倍増え、
センスアンプで得た信号の量は増大可能となった。
【００５７】図４は、図３に示したメモリセルブロック
から構成した強誘電体メモリの一例の等価回路である。
図４に示した強誘電体メモリは、図２に示した強誘電体
メモリと同じように、メモリセルアレイ２１、ロウデコ
ーダ２２、プレートデコーダ２３、センスアンプ（Ｓ／
Ａ）２４、カラムデコーダ２５により構成されている。
ただし、図４に示した強誘電体メモリの１セルは、並列
に接続している４つの強誘電体キャパシタより構成され
ている。各メモリセルを、各メモリセルにおける並列に
接続している４つの強誘電体キャパシタの記号を用い
て、Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４、Ｃ５＋Ｃ６＋Ｃ７＋Ｃ
８、Ｃ９＋Ｃ１０＋Ｃ１１＋Ｃ１２、Ｃ１３＋Ｃ１４＋
Ｃ１５＋Ｃ１６、および、Ｃ１７＋Ｃ１８＋Ｃ１９＋Ｃ
２０、Ｃ２１＋Ｃ２２＋Ｃ２３＋Ｃ２４、Ｃ２５＋Ｃ２
６＋Ｃ２７＋Ｃ２８、Ｃ２９＋Ｃ３０＋Ｃ３１＋Ｃ３２
と記する。
【００５８】第１の実施形態と同じように、図４におい
ては、一列に配列されているメモリセルＣ１＋Ｃ２＋Ｃ
３＋Ｃ４、Ｃ５＋Ｃ６＋Ｃ７＋Ｃ８、Ｃ９＋Ｃ１０＋Ｃ
１１＋Ｃ１２、Ｃ１３＋Ｃ１４＋Ｃ１５＋Ｃ１６の中
で、それぞれ４つの強誘電体キャパシタの一方の電極が
共通に一つのノード電極ＮＤ１に接続され、そして、同
一列に配置されたｎチャネルＭＯＳトランジスタＴＲ１
を介してビット線ＢＬ１に接続されており、その他方の
電極はそれぞれ異なるプレート線ＰＬ１，ＰＬ２，ＰＬ
３，ＰＬ４に接続されており、各メモリセルＣ１＋Ｃ２
＋Ｃ３＋Ｃ４、Ｃ５＋Ｃ６＋Ｃ７＋Ｃ８、Ｃ９＋Ｃ１０
＋Ｃ１１＋Ｃ１２、およびＣ１３＋Ｃ１４＋Ｃ１５＋Ｃ
１６のそれぞれに対して独立にデータの読出しと書き込
みができるように構成されている。
【００５９】メモリセルＣ１７＋Ｃ１８＋Ｃ１９＋Ｃ２
０、Ｃ２１＋Ｃ２２＋Ｃ２３＋Ｃ２４、Ｃ２５＋Ｃ２６
＋Ｃ２７＋Ｃ２８、及びＣ２９＋Ｃ３０＋Ｃ３１＋Ｃ３
２の列には、同じように、共通のノード電極ＮＤ２、お
よびパストランジスタＴＲ２を有し、上記と同じように
接続されている。
【００６０】パストランジスタＴＲ１のゲート電極が第
１のワード線ＷＬ１に接続され、パストランジスタＴＲ
２のゲート電極がワード線ＷＬ２に接続されている。ロ
ウデコーダ２２は、アドレス指定されたワード線、図４
の例ではＷＬ１またはＷＬ２に、所定の電源電圧Ｖｃｃ
＋α（αはパストランジスタの閾値電圧以上の電圧）を
印加して、パストランジスタを導通状態に保持させる。
【００６１】プレートデコーダ２３は、データアクセス
時にアドレス指定されたプレート線ＰＬ１〜ＰＬ４にア
ドレス指定されたメモリセルとしての強誘電体キャパシ
タにデータを書き込み、または読み出し、かつ再書き込
みが行なえるような所定電圧０Ｖ，Ｖｃｃを印加し、非
選択のプレート線には所定電圧Ｖｃｃ／２を印加する。
センスアンプ２４は、書き込み時あるいは読み出し時
に、ビット線ＢＬ１、ＢＬ２に読み出されたデータをラ
ッチして増幅し、再書き込み（リフレッシュ動作）を行
なう。カラムデコーダ２５は、アドレス指定に応じてセ
ンスアンプの選択やセンスアンプにラッチされた読み出
しデータの出力、書き込みデータの対応するセンスアン
プへの供給等を行なう。
【００６２】図４に示した強誘電体メモリの読出し及び
書きこみは、図２に示した強誘電体メモリと同じように
行なわれ、重複する説明は適宜に省略する。例えば、ワ
ード線ＷＬ１とプレート線ＰＬ１が選択され、ビット線
ＢＬ１がカラムとして選択されて、強誘電体キャパシタ
Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４のメモリセルを読出す場合は、
読み出し動作の初期状態では、プレート線ＰＬ１〜ＰＬ
４とビット線ＢＬ１はＶｃｃ／２に固定されている。こ
の状態で、ロウデコーダ２２により選択されたワード線
ＷＬ１にＶｃｃ＋α（αはパストランジスタＴＲ１の閾
値電圧以上の電圧）が印加されて、ノード電極ＮＤ１に
接続しているメモリセルＣ１＋Ｃ２＋Ｃ３＋Ｃ４、Ｃ５
＋Ｃ６＋Ｃ７＋Ｃ８、Ｃ９＋Ｃ１０＋Ｃ１１＋Ｃ１２、
およびＣ１３＋Ｃ１４＋Ｃ１５＋Ｃ１６が選択される。
これにより、パストランジスタＴＲ１が導通状態とな
り、ノード電極ＮＤ１がビット線ＢＬ１に接続される。
【００６３】次に、選択されたプレート線ＰＬ１の電位
がＶｃｃ／２から０Ｖに切り換えられ、ビット線ＢＬ１
が０Ｖにイコライズされた後、浮遊状態にされる。そし
て、非選択のプレート線ＰＬ２〜ＰＬ４の電位はＶｃｃ
／２に固定されているままで、選択プレート線ＰＬ１の
電位が０Ｖから電源電圧Ｖｃｃレベルに立ち上げられ
る。このとき、選択プレート線ＰＬ１に接続されている
強誘電体キャパシタＣ１、Ｃ２、Ｃ３およびＣ４がノー
ド電極ＮＤ１側からプレート線ＰＬ１側に分極していれ
ば（‘１’）、元の分極と反対方向に電源電圧Ｖｃｃが
印加されることになる。その結果、強誘電体キャパシタ
Ｃ１、Ｃ２、Ｃ３とＣ４の分極状態が反転し、反転電荷
がビット線ＢＬ１に放出される。一方、強誘電体キャパ
シタＣ１、Ｃ２、Ｃ３とＣ４がプレート線ＰＬ１側から
ノード電極ＮＤ１側に分極していれば（‘０’）、分極
方向と同方向の電圧が印加されているため、反転電流が
流れない。
【００６４】従って、ビット線ＢＬ１の電位上昇は、強
誘電体キャパシタＣ１、Ｃ２、Ｃ３とＣ４にデータ
‘１’が記憶されている場合には大きく、データ‘０’
が記憶されている場合には小さくなる。
【００６５】次は、本実施形態によって、メモリセルは
従来の１キャパシタ（Ｃ１）から並列に接続している４
つのキャパシタＣ１とＣ２になることによって、ビット
線ＢＬ１の電位上昇量の変化を、第１の実施形態で説明
した式（１）と（２）を用いて見積もりする。強誘電体
キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４に‘１’が記録され
ていた場合は、分極状態が反転し、反転電荷によるビッ
ト線ＢＬ１の電位変化△Ｖ＋、および、‘０’が記録さ
れていた場合は、分極状態が変化せず、ビット線ＢＬ 1
の電位変化△Ｖ−を表す式（１）と（２）を次にもう
一回書く。 △V+ =Vcc・〔C+ /{(M-1)・C- + C+ +CBL}〕 …(１) △V- =Vcc・〔C- /{M・C- + CBL}〕 …(２)
【００６６】本実施形態において、メモリセルが４層の
キャパシタ、即ち、４つのキャパシタ（Ｃ１，Ｃ２、Ｃ
３，Ｃ４）が並列に接続しているので、その容量Ｃ＋、
Ｃ−は４倍になって、Ｃ＋≒２０００ｆＦ、Ｃ−≒４０
０ｆＦとなる。また、ＣＢＬ≒１０００ｆＦ程度であ
り、電源電圧Ｖｃｃは３．３Ｖとするので、式（１）と
（２）より、本実施形態では、△Ｖ＋＝１．５７Ｖ、△
Ｖ−＝０．５１Ｖとなる。即ち、電位の上昇量が著しく
増大した。
【００６７】なお、１ビット線に連なるプレート線本数
Ｍ＝８の場合、本実施形態のメモリ構成でビット線の電
位上昇量は、△Ｖ＋＝１．１４Ｖ、△Ｖ−＝０．３１Ｖ
と増大した。以降の動作説明は省略する。
【００６８】本実施形態によれば、１Ｃ構造の強誘電体
メモリの極小のメモリセルの面積を増大することなく、
各セルのキャパシタの有効面積は４倍に増大し、従来と
比べて、各セルのキャパシタの容量、蓄積電荷も４倍に
増大し、センスアンプで得た信号の量は著しく増大し
た。これにより、ＦｅＲＡＭの更なる高集積化が可能と
なり、実用上、極めて有用である。
【００６９】第３の実施形態 図５は、本実施形態に係る半導体記憶装置の一例となる
強誘電体メモリのメモリセルの構成を示す部分断面図で
あり、文献３（特願２０００−１５６０８９）に記載さ
れている互いに重なり合う２つのメモリブロックをそれ
ぞれ縦方向に１回折り返し積層して形成されたものであ
る。図５において、１は半導体基板、２は素子分離領
域、３、５３はドレイン・ソース領域、４、５４はゲー
ト酸化膜、５、５５はポリシリコンあるいはポリサイド
ゲート電極（ワード線）、６、５６は第１のノード電極
を構成する４つの強誘電体キャパシタの共通下部電極、
７、５７は第１の強誘電体膜、８ａ，８ｂ，８ｃ，８
ｄ、および５８ａ，５８ｂ，５８ｃ，５８ｄはプレート
電極、９、９ａは層間絶縁膜、１０はアルミニウム配線
からなるビット線ＢＬ１、１１、１２、５１はポリシリ
コンプラグ、１３、６３は第２の強誘電体膜、１４、６
４は第２のノード電極をそれぞれ示している。
【００７０】図５に示すように、ワード線５、５５の間
のドレイン・ソース領域３上の部分の層間絶縁膜９に、
例えば、ポリシリコンからなるコンタクト・プラグ１１
が形成されており、ドレイン・ソース領域３と電気的に
接続している。コンタクト・プラグ１１上に、ビット線
１０が形成されている。他方のドレイン・ソース領域３
上の部分の層間絶縁膜９に、例えば、ポリシリコンから
なるコンタクト・プラグ１２上形成されており、他方の
ドレイン・ソース領域３と電気的に接続している。ドレ
イン・ソース領域５３上の部分の層間絶縁膜９に、例え
ば、ポリシリコンからなるコンタクト・プラグ５１が形
成されて、ドレイン・ソース領域５３と電気的に接続し
ている。
【００７１】コンタクト・プラグ１２上に、プラグ１２
と電気的に接続された第１のノード電極６が形成されて
いる。第１のノード電極６は、トランジスタＴＲ１、そ
して、コンタク・プラグ１１を介してビット線（ＢＬ
１）１０に接続されている。第１のノード電極６に第１
の強誘電体薄膜７が形成されており、第１の強誘電体薄
膜７上に所定間隔をおいてプレート電極８ａ，８ｂ，８
ｃ，８ｄが形成されている。これらのプレート電極８
ａ，８ｂ，８ｃ，８ｄは図示しない部分でそれぞれプレ
ート線ＰＬ１、ＰＬ２、ＰＬ３，ＰＬ４に接続されてい
る。さらに、プレート電極８ａ，８ｂ，８ｃ，８ｄに第
２の強誘電体薄膜１３が形成され、第２の強誘電体薄膜
１３上に第２のノード電極１４が形成されている。第１
のノード電極６と第２のノード電極１４とは電気的に接
続している。
【００７２】第１のノード電極６とプレート電極８ａ，
８ｂ，８ｃ，８ｄとの間に第１の強誘電体薄膜７を挟ん
だ構造により４つの強誘電体キャパシタが形成されてお
り、プレート電極８ａ，８ｂ，８ｃ，８ｄと第２のノー
ド電極１４との間に第２の強誘電体薄膜１３を挟んだ構
造により４つの強誘電体キャパシタが形成されている。
【００７３】同様に、コンタクト・プラグ５１上に、プ
ラグ５１と電気的に接続された第１のノード電極５６が
形成されている。第１のノード電極５６は、トランジス
タＴＲ２、そして、コンタク・プラグ５１を介してビッ
ト線（ＢＬ１）１０に接続されている。第１のノード電
極５６に第１の強誘電体薄膜５７が形成されており、第
１の強誘電体薄膜５７上に所定間隔をおいてプレート電
極５８ａ，５８ｂ，５８ｃ，５８ｄが形成されている。
これらのプレート電極５８ａ，５８ｂ，５８ｃ，５８ｄ
は図示しない部分でそれぞれプレート線ＰＬ１、ＰＬ
２、ＰＬ３，ＰＬ４に接続されている。即ち、プレート
電極５８ａ，５８ｂ，５８ｃ，５８ｄは、プレート電極
８ａ，８ｂ，８ｃ，８ｄと対応して、プレート線を共有
している。第１のノード電極５６とプレート電極５８
ａ，５８ｂ，５８ｃ，５８ｄとの間に第１の強誘電体薄
膜５７を挟んだ構造により４つの強誘電体キャパシタが
形成されている。
【００７４】さらに、プレート電極５８ａ，５８ｂ，５
８ｃ，５８ｄに第２の強誘電体薄膜６３が形成され、第
２の強誘電体薄膜６３上に第２のノード電極６４が形成
されている。第１のノード電極５６と第２のノード電極
６４とは電気的に接続している。プレート電極５８ａ，
５８ｂ，５８ｃ，５８ｄと第２のノード電極６４との間
に第２の強誘電体薄膜６３を挟んだ構造により４つの強
誘電体キャパシタが形成されている。
【００７５】第１のノード電極６と第１のノード電極５
６は、図５のように、縦方向（基板に垂直な方向）に互
いに重なるように積層されている。これに伴い、第１の
ノード電極６上の積層構造と第１のノード電極５６上の
積層構造とは、縦方向に互いに重なるように積層されて
いる。このようにすることにより、メモリセルの占有面
積を小さくすることができ、集積度の向上を図ることが
できる。
【００７６】第１のノード電極６、５６、第２のノード
電極１４、６４、および、プレート電極８ａ，８ｂ，８
ｃ，８ｄと５８ａ，５８ｂ，５８ｃ，５８ｄは、好まし
くは、貴金属類Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、
Ｐｄのうち、少なくとも一つを含む。或は、以上の貴金
属類の酸化物をノード電極およびプレート電極に用いる
ことができる。ここで、例えば、第１のノード電極６、
５６に膜厚１５０ｎｍのＩｒ膜を用い、第２のノード電
極１４、６４、プレート電極８ａ，８ｂ，８ｃ，８ｄ、
と５８ａ，５８ｂ，５８ｃ，５８ｄには、膜厚１００ｎ
ｍのＩｒ膜を用いる。
【００７７】前述の実施形態と同じように、本実施形態
の強誘電体薄膜の材料として、ＡＢＯ３型ペロブス力イ
ト構造を有するＳｒＴｉＯ３、（Ｂａ，Ｓｒ）Ｔｉ
Ｏ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ）（Ｚ
ｒ，Ｔｉ）Ｏ３、ＰｂＴｉＯ３、ＢａＴｉＯ３、ＬｉＮ
ｂＯ３、ＬｉＴａＯ３、ＹＭｎＯ３、または、ビスマス
系層状ペロブス力イト構造化合物を含むＳｒＢｉ２Ｔａ
２Ｏ９、ＳｒＢｉ２Ｎｂ２Ｏ ９、ＳｒＢｉ２（Ｔａ，Ｎ
ｂ）２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、ＳｒＢｉ４Ｔｉ４Ｏ
１５、ＳｒＢｉ４（Ｔｉ，Ｚｒ）４Ｏ１５、Ｂｉ３Ｔｉ
ＮｂＯ９、Ｂｉ３ＴｉＴａＯ９、ＢａＢｉ２Ｔａ
２Ｏ９、ＢａＢｉ２Ｎｂ２Ｏ９を用いることができる。
ここで、一例として、第１の強誘電体薄膜７、５７、第
２の強誘電体膜１３、６３に、膜厚１００ｎｍのＳＢＴ
膜（ＳｒＢｉ２Ｔａ２Ｏ９）を用いる。
【００７８】図５のように、コンタクト・プラグ１２上
に形成されて、第１のノード電極６、第１の強誘電体膜
７、プレート電極８ａ、８ｂ、８ｃ、８ｄ、第２の強誘
電体膜１３、第２のノード電極１４を含む積層構造は、
文献３（特開２０００−３４９２４８）に開示された、
例えば、第１のノード電極６、第１の強誘電体膜７、と
プレート電極８ａ、８ｂ、８ｃ、８ｄを含む積層構造を
縦方向に１回折り返し積層して形成されたものである。
【００７９】第１のノード電極６と第２のノード電極１
４とが電気的に接続しているので、第１のノード電極６
とプレート電極８ａ，８ｂ，８ｃ，８ｄとが第１の強誘
電体薄膜７を挟んで形成した４つの強誘電体キャパシタ
は、プレート電極８ａ，８ｂ，８ｃ，８ｄと第２のノー
ド電極１４とが第２の強誘電体薄膜１３を挟んで形成し
た４つの強誘電体キャパシタがそれぞれ並列に接続して
おり、印加された電圧に同じように応答する。同様に、
第１のノード電極５６と第２のノード電極６４とが電気
的に接続しているので、第１のノード電極５６とプレー
ト電極５８ａ，５８ｂ，５８ｃ，５８ｄとが第１の強誘
電体薄膜５７を挟んで形成した４つの強誘電体キャパシ
タは、プレート電極５８ａ，５８ｂ，５８ｃ，５８ｄと
第２のノード電極６４とが第２の強誘電体薄膜６３を挟
んで形成した４つの強誘電体キャパシタがそれぞれ並列
に接続しており、印加された電圧に同じように応答す
る。
【００８０】第１のノード電極６とプレート電極８ａ，
８ｂ，８ｃ，８ｄとが第１の強誘電体薄膜７を挟んで形
成した４つの強誘電体キャパシタは、プレート電極８
ａ，８ｂ，８ｃ，８ｄと第２のノード電極１４とが第２
の強誘電体薄膜１３を挟んで形成した４つの強誘電体キ
ャパシタがそれぞれ１対１で対応して２つずつ並列に接
続して、１メモリセルとなって、データを記憶する。コ
ンタクト・プラグ１２上に形成されたキャパシタを２層
に積層したメモリブロックは、このような２つのキャパ
シタが並列に接続しているメモリセルを４つ有し、最大
４ビットを記憶可能である。同じように、第１のノード
電極５６とプレート電極５８ａ，５８ｂ，５８ｃ，５８
ｄとが第１の強誘電体薄膜５７を挟んで形成した４つの
強誘電体キャパシタは、プレート電極５８ａ，５８ｂ，
５８ｃ，５８ｄと第２のノード電極６４とが第２の強誘
電体薄膜６３を挟んで形成した４つの強誘電体キャパシ
タと１対１で対応して２つずつ並列に接続して、１メモ
リセルとなって、１ビットを記憶する。コンタクト・プ
ラグ５１上に形成されたキャパシタを２層に積層したメ
モリブロックは、このような２つのキャパシタが並列に
接続しているメモリセルは４つを有し、最大４ビットを
記憶可能である。
【００８１】即ち、半導体基板上に、１ビットを記憶す
る平面的な領域（メモリセル）の面積を、従来メモリ構
成のセル面積より増大することなく、各セルのキャパシ
タの有効面積は２倍に増大した。そのため、従来と比べ
て、各セルのキャパシタの容量、蓄積電荷は２倍に増
え、センスアンプで得た信号の量は増大可能となった。
【００８２】図６は、図５に示したメモリセルブロック
から構成した強誘電体メモリの一例の等価回路である。
図６に示す強誘電体メモリにおいて、１対の強誘電体キ
ャパシタに相補的にデータを書きこむことで１ビットを
記憶する。実際の強誘電体メモリは、図６に示す８ビッ
トを記憶する回路をアクセスの単位としてアレイ状に配
置される。
【００８３】図６に示すように、この強誘電体メモリに
おいては、同一方向にワード線ＷＬ１、ＷＬ２とプレー
ト線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４が配置され、これ
らと垂直に交差するようにビット線ＢＬ１、ＢＬ２が配
置されている。ワード線ＷＬ１、ＷＬ２はロウデコーダ
２２に接続され、プレート線ＰＬ１，ＰＬ２，ＰＬ３，
ＰＬ４はプレートデコーダ２３に接続されている。ま
た、ビット線ＢＬ１、ＢＬ２が１対となってセンスアン
プ２４に接続されている。
【００８４】ビット線ＢＬ１は、パストランジスタＴＲ
１、ＴＲ２を介して、ノード電極ＮＤ１、ＮＤ２とそれ
ぞれ接続されている。ノード電極ＮＤ１には、４つのメ
モリセルが接続されている。該４つのメモリセルは、そ
れぞれ並列に接続している２つの強誘電体キャパシタよ
り構成されている、即ち、Ｃ１とＣ２、Ｃ３とＣ４、Ｃ
５とＣ６、及びＣ７とＣ８は４つのメモリセルを構成し
ている。以降、該４つのメモリセルを、Ｃ１＋Ｃ２、Ｃ
３＋Ｃ４、Ｃ５＋Ｃ６、Ｃ７＋Ｃ８と記する。ノード電
極ＮＤ１は、Ｃ１とＣ２、Ｃ３とＣ４、Ｃ５とＣ６、及
びＣ７とＣ８強誘電体キャパシタの共通の一方の電極か
らなる。Ｃ１とＣ２、Ｃ３とＣ４、Ｃ５とＣ６、及びＣ
７とＣ８のそれぞれの他方の電極はプレート線ＰＬ１，
ＰＬ２，ＰＬ３，ＰＬ４に接続されている。同様に、ノ
ード電極ＮＤ２に、４つのメモリセルが接続されてい
る。該４つのメモリセルは、それぞれ並列に接続してい
る２つの強誘電体キャパシタより構成されている、即
ち、Ｃ９とＣ１０、Ｃ１１とＣ１２、Ｃ１３とＣ１４、
及びＣ１５とＣ１６は４つのメモリセルを構成してい
る。以降、該４つのメモリセルを、Ｃ９＋Ｃ１０、Ｃ１
１＋Ｃ１２、Ｃ１３＋Ｃ１４、及びＣ１５＋Ｃ１６と記
する。ノード電極ＮＤ２は、Ｃ９とＣ１０、Ｃ１１とＣ
１２、Ｃ１３とＣ１４、及びＣ１５とＣ１６強誘電体キ
ャパシタの共通の一方の電極からなる。Ｃ９とＣ１０、
Ｃ１１とＣ１２、Ｃ１３とＣ１４、及びＣ１５とＣ１６
それぞれの他方の電極もプレート線ＰＬ１，ＰＬ２，Ｐ
Ｌ３，ＰＬ４に接続されている。
【００８５】ビット線ＢＬ２についても同様に、パスト
ランジスタＴＲ３、ＴＲ４を介して、ノード電極ＮＤ
３、ＮＤ４とそれぞれ接続されている。ノード電極ＮＤ
３には、Ｃ１７とＣ１８、Ｃ１９とＣ２０、Ｃ２１とＣ
２２、及びＣ２３とＣ２４がそれぞれ並列に接続して構
成した４つのメモリセルが接続されている、以降、該４
つのメモリセルを、Ｃ１７＋Ｃ１８、Ｃ１９＋Ｃ２０、
Ｃ２１＋Ｃ２２、及びＣ２３＋Ｃ２４と記する。ノード
電極ＮＤ３は、強誘電体キャパシタＣ１７とＣ１８、Ｃ
１９とＣ２０、Ｃ２１とＣ２２、及びＣ２３とＣ２４の
共通する一方の電極からなる。Ｃ１７とＣ１８、Ｃ１９
とＣ２０、Ｃ２１とＣ２２、及びＣ２３とＣ２４のそれ
ぞれの他方の電極はプレート線ＰＬ１，ＰＬ２，ＰＬ
３，ＰＬ４に接続されている。ノード電極ＮＤ４に、Ｃ
２５とＣ２６、Ｃ２７とＣ２８、Ｃ２９とＣ３０、及び
Ｃ３１とＣ３２がそれぞれ並列に接続して構成した４つ
のメモリセルが接続されている。該４つのメモリセル
を、Ｃ２５＋Ｃ２６、Ｃ２７＋Ｃ２８、Ｃ２９＋Ｃ３
０、及びＣ３１＋Ｃ３２と記する。ノード電極ＮＤ４
は、強誘電体キャパシタＣ２５とＣ２６、Ｃ２７とＣ２
８、Ｃ２９とＣ３０、及びＣ３１とＣ３２の共通する一
方の電極からなる。Ｃ２５とＣ２６、Ｃ２７とＣ２８、
Ｃ２９とＣ３０、及びＣ３１とＣ３２それぞれの他方の
電極もプレート線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４に接
続されている。
【００８６】パストランジスタＴＲ１、ＴＲ３のゲート
電極がワード線ＷＬ１に接続され、パストランジスタＴ
Ｒ２、ＴＲ４のゲート電極ワード線ＷＬ２に接続されて
いる。ロウデコーダ２２は、アドレス指定されたワード
線に、所定の電源電圧Ｖｃｃ＋α（αはパストランジス
タの閾値電圧以上の電圧）を印加して、パストランジス
タを導通状態に保持させる。プレートデコーダ２３は、
データアクセス時にアドレス指定されたプレート線ＰＬ
１〜ＰＬ４にアドレス指定されたメモリセルとしての強
誘電体キャパシタにデータを書き込み、または読み出
し、かつ再書き込みが行なうために必要な電圧を印加
し、非選択のプレート線には適切な電圧を印加する。セ
ンスアンプ２４は、書き込み時あるいは読み出し時に、
ビット線ＢＬ１、ＢＬ２に読み出されたデータをラッチ
して増幅し、再書き込み（リフレッシュ動作）を行な
う。
【００８７】次は、図６に示した強誘電体メモリの読出
し及び書きこみ動作を説明する。図６に示した強誘電体
メモリは、各メモリセル対がそれぞれ１ビットずつを相
補データとして記憶するようになっている。例えば、セ
ルＣ１＋Ｃ２とセルＣ１７＋Ｃ１８がそれぞれ１ビット
ずつを相補データとして記憶する。ここで、強誘電体メ
モリセルＣ１＋Ｃ２とセルＣ１７＋Ｃ１８からデータを
読み出す動作を一例として説明する。以下の説明ではセ
ルＣ１＋Ｃ２にデータ‘１’、セルＣ１７＋Ｃ１８に
‘０’が書きこまれているとする。
【００８８】読み出し動作が始まる前には、全部のビッ
ト線、ワード線、プレート線が接地されている。読み出
しが開始されると、初期状態として、プレート線ＰＬ１
〜ＰＬ４とビット線ＢＬ１、ＢＬ２はＶｃｃ／２に固定
されている（ただし、Ｖｃｃは電源電圧）。この状態
で、ロウデコーダ２２によりワード線ＷＬ１、ＷＬ２を
ハイレベルにして、パストランジスタＴＲ１、ＴＲ２，
ＴＲ３，ＴＲ４が導通状態となり、ノード電極ＮＤ１、
ＮＤ２がビット線ＢＬ１に、ノード電極ＮＤ３、ＮＤ４
がビット線ＢＬ２にそれぞれ接続される。次に、非選択
ワード線ＷＬ２をロウレベルにして、ＴＲ２、ＴＲ４を
オフ状態に戻し、非選択ノード電極ＮＤ２、ＮＤ４が浮
遊状態となる。
【００８９】次に、選択されたプレート線ＰＬ１の電位
がＶｃｃ／２から０Ｖに切り換えられ、ビット線ＢＬ
１、ＢＬ２が０Ｖにイコライズされた後、浮遊状態にさ
れる。そして、非選択のプレート線ＰＬ２〜ＰＬ４の電
位はＶｃｃ／２に固定されているままで、選択プレート
線ＰＬ１の電位が０Ｖから電源電圧Ｖｃｃレベルに立ち
上げられる。このとき、データ‘１’が記憶された強誘
電体キャパシタＣ１とＣ２は、分極状態が反転し、反転
電荷がビット線ＢＬ１に放出され、ビット線ＢＬ１とＢ
Ｌ２間に電位差が生じる。
【００９０】第１の実施形態と同じように、ビット線Ｂ
Ｌ１の電位上昇量の変化を見積りすることができる。強
誘電体キャパシタＣ１とＣ２に‘１’が記録されていた
ので、分極状態が反転し、反転電荷によるビット線ＢＬ
１の電位変化△Ｖ＋は式（１）で表される。また、ビッ
ト線ＢＬ１に連なるプレート線本数Ｍが４であり、電源
電圧Ｖｃｃは３．３Ｖとする場合、ビット線ＢＬ１の電
圧上昇量△Ｖ＋は１．２７Ｖとなり、従来の１キャパシ
タのメモリセルの場合の０．９２Ｖより著しく増大し
た。また、ビット線ＢＬ２の電位上昇量の変化は、強誘
電体キャパシタＣ１７とＣ１８に‘０’が記録されてい
たので、分極状態が変化せず、ビット線ＢＬ２ の電位
変化△Ｖ−は式（２）で表される。前記と同じ条件で
は、△Ｖ−は０．３７Ｖとなり、従来の１キャパシタの
メモリセルの場合の０．２４Ｖより増大した。詳細の説
明は第１の実施形態に参照する。
【００９１】次に、センスアンプ２４を活性化して、デ
ータを読み出す。このとき、ビット線ＢＬ１はＶｃｃ
に、ビット線ＢＬ２は０Ｖに駆動され、セルＣ１７＋Ｃ
１８に‘０’を再書き込みされ、そして、ビット線ＢＬ
１は０Ｖにし、セルＣ１＋Ｃ２に‘１’を再書き込みさ
れ、読み出し前の完全な状態に復帰する。次に、プレー
ト線ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４を０Ｖにして、非
選択ワード線ＷＬ２をハイレベルにしてオンし、全部の
ノード電極を０Ｖに落す。
【００９２】本実施形態によれば、１Ｃ構造の強誘電体
メモリの極小のメモリセルの面積を増大することなく、
各セルのキャパシタの有効面積は倍に増大し、従来と比
べて、各セルのキャパシタの容量、蓄積電荷は２倍に増
大し、センスアンプで得た信号の量は著しく増大した。
これにより、ＦｅＲＡＭの更なる高集積化が可能とな
り、実用上、極めて有用である。
【００９３】第４の実施形態 図７は、本実施形態に係る半導体記憶装置の一例となる
強誘電体メモリのメモリセルの構成を示す部分断面図で
あり、文献３（特願２０００−１５６０８９）に記載さ
れている互いに重なり合う２つのメモリブロックをそれ
ぞれ縦方向に２回折り返し積層して形成されたものであ
る。図７において、１は半導体基板、２は素子分離領
域、３、５３はドレイン・ソース領域、４、５４はゲー
ト酸化膜、５、５５はポリシリコンあるいはポリサイド
ゲート電極（ワード線）、６、５６は第１のノード電極
を構成する４つの強誘電体キャパシタの共通下部電極、
７、５７は第１の強誘電体膜、８ａ，８ｂ，８ｃ，８
ｄ、と５８ａ，５８ｂ，５８ｃ，５８ｄはプレート電
極、９、９ａは層間絶縁膜、１０はアルミニウム配線か
らなるビット線ＢＬ１、１１、１２、５１はポリシリコ
ンプラグ、１３、６３は第２の強誘電体膜、１４、６４
は第２のノード電極、１５、７５は第３の強誘電体膜、
１６ａ，１６ｂ，１６ｃ，１６ｄ、と７６ａ，７６ｂ，
７６ｃ，７６ｄはプレート電極、１７、７７は第４の強
誘電体膜、１８、７８は第３のノード電極をそれぞれ示
している。をそれぞれ示している。
【００９４】次の説明では、前記の実施形態と重複する
説明は適宜に省略する。図７に示すように、コンタクト
・プラグ１２と電気的に接続された第１のノード電極６
は、トランジスタＴＲ１、そして、コンタク・プラグ１
１を介してビット線（ＢＬ１）１０に接続されている。
第１のノード電極６に、順次に第１の強誘電体薄膜７、
プレート電極８ａ，８ｂ，８ｃ，８ｄ、第２の強誘電体
薄膜１３、第２のノード電極１４が形成されている。さ
らに、第２のノード電極１４に第３の強誘電体薄膜１５
が形成され、第３の強誘電体薄膜１５に所定間隔をおい
てプレート電極１６ａ，１６ｂ，１６ｃ，１６ｄが形成
され、プレート電極１６ａ，１６ｂ，１６ｃ，１６ｄに
第４の強誘電体薄膜１７が形成され、第４の強誘電体薄
膜１７上に第３のノード電極１８が形成されている。プ
レート電極８ａ，８ｂ，８ｃ，８ｄとプレート電極１６
ａ，１６ｂ，１６ｃ，１６ｄは図示しない部分でそれぞ
れプレート線ＰＬ１、ＰＬ２、ＰＬ３，ＰＬ４に接続さ
れている。即ち、プレート電極８ａと１６ａ，８ｂと１
６ｂ，８ｃと１６ｃ，８ｄと１６ｄは、対応して電気的
に接続している。また、第１のノード電極６と、第２の
ノード電極１４と、第３のノード電極１８とは、電気的
に接続している。
【００９５】同様に、コンタクト・プラグ５１と電気的
に接続された第１のノード電極５６は、トランジスタＴ
Ｒ２、そして、コンタク・プラグ５１を介してビット線
（ＢＬ１）１０に接続されている。第１のノード電極５
６に、順次に第１の強誘電体薄膜５７、プレート電極５
８ａ，５８ｂ，５８ｃ，５８ｄ、第２の強誘電体薄膜６
３、第２のノード電極６４が形成されている。さらに、
第２のノード電極６４に第３の強誘電体薄膜７５が形成
され、第３の強誘電体薄膜７５に所定間隔をおいてプレ
ート電極７６ａ，７６ｂ，７６ｃ，７６ｄが形成され、
プレート電極７６ａ，７６ｂ，７６ｃ，７６ｄに第４の
強誘電体薄膜７７が形成され、第４の強誘電体薄膜７７
上に第３のノード電極７８が形成されている。プレート
電極５８ａ，５８ｂ，５８ｃ，５８ｄとプレート電極７
６ａ，７６ｂ，７６ｃ，７６ｄは図示しない部分でそれ
ぞれプレート線ＰＬ１、ＰＬ２、ＰＬ３，ＰＬ４に接続
されている。即ち、即ち、プレート電極５８ａと７６
ａ，５８ｂと７６ｂ，５８ｃと７６ｃ，５８ｄと７６ｄ
は、対応して電気的に接続しており、また、プレート電
極５８ａ，５８ｂ，５８ｃ，５８ｄおよびプレート電極
７６ａ，７６ｂ，７６ｃ，７６ｄは、プレート電極８
ａ，８ｂ，８ｃ，８ｄ及び１６ａ，１６ｂ，１６ｃ，１
６ｄはそれぞれ対応してプレート線ＰＬ１、ＰＬ２、Ｐ
Ｌ３，ＰＬ４を共有している。また、第１のノード電極
５６と、第２のノード電極６４と、第３のノード電極７
８とは、電気的に接続している。
【００９６】第１のノード電極６から第３のノード電極
１８までの多層構造は、第１のノード電極６、第２のノ
ード電極１４、第３のノード電極１８とプレート電極８
ａ，８ｂ，８ｃ，８ｄ及び１６ａ，１６ｂ，１６ｃ，１
６ｄが対向電極とし、第１、第２、第３、第４の強誘電
体膜７、１３、１５、１７が絶縁体として、それぞれ４
つのキャパシタを有するキャパシタ層を４層形成してい
る。第１のノード電極６、第２のノード電極１４、第３
のノード電極１８と電気的に接続しており、また、プレ
ート電極８ａと１６ａ，８ｂと１６ｂ，８ｃと１６ｃ，
８ｄと１６ｄも、対応して電気的に接続しているため、
これらキャパシタ層のそれぞれの４つのキャパシタが１
対１で対応して並列に接続し、印加された電圧に同じよ
うに応答する。その結果、４つのキャパシタが並列に接
続して１メモリセルとなって、データを記憶する。図７
に示した第１のノード電極６から第３のノード電極１８
までの多層構造は、このような４つのキャパシタが並列
に接続しているメモリセルは４つを有し、最大４ビット
を記憶可能である。
【００９７】同じように、第１のノード電極５６から第
３のノード電極７８までの多層構造は、第１のノード電
極５６、第２のノード電極６４、第３のノード電極７８
とプレート電極５８ａ，５８ｂ，５８ｃ，５８ｄ及び７
６ａ，７６ｂ，７６ｃ，７６ｄが対向電極とし、第１、
第２、第３、第４の強誘電体膜５７、６３、７５、７７
が絶縁体として、それぞれ４つのキャパシタを有するキ
ャパシタ層を４層形成している。第１のノード電極５
６、第２のノード電極６４、第３のノード電極７８とが
電気的に接続しており、また、プレート電極５８ａと７
６ａ，５ｂと７６ｂ，５８ｃと７６ｃ，５８ｄと７６ｄ
も、対応して電気的に接続しているため、これらキャパ
シタ層のそれぞれの４つのキャパシタが１対１で対応し
て並列に接続し、印加された電圧に同じように応答す
る。その結果、４つのキャパシタが並列に接続して１メ
モリセルとなって、データを記憶する。図７に示した第
１のノード電極５６から第３のノード電極７８までの多
層構造は、このような４つのキャパシタが並列に接続し
ているメモリセルは４つを有し、最大４ビットを記憶可
能である。
【００９８】第１のノード電極６と第１のノード電極５
６は、図７のように、縦方向（基板に垂直な方向）に互
いに重なるように積層されている。これに伴い、第１の
ノード電極６上の積層構造と第１のノード電極５６上の
積層構造とは、縦方向に互いに重なるように積層されて
いる。このようにすることにより、メモリセルの占有面
積を小さくすることができ、集積度の向上を図ることが
できる。以上の第１のノード電極６上の積層構造と第１
のノード電極５６上の積層構造は縦方向に互いに重なっ
たメモリブロックは、最大８ビットを記憶可能である。
【００９９】以上に説明したように、本実施形態におい
て、ノード電極、強誘電体膜、プレート電極を縦方向に
折り返し、多層に積み重ねることによって、セルごとの
キャパシタは、並列に接続している４つのキャパシタか
らなるので、セルごとのキャパシタの有効面積／容量
は、１つのキャパシタの４倍となる。従って、半導体基
板上に、１ビットを記憶する平面的な領域（メモリセ
ル）の面積を、従来メモリ構成のセル面積より増大する
ことなく、各セルのキャパシタの有効面積は４倍に増大
した。そのため、従来と比べて、各セルのキャパシタの
容量、蓄積電荷は４倍に増え、センスアンプで得た信号
の量は増大可能となった。
【０１００】本実施形態の強誘電体メモリを構成する材
料は選択は、前述した各実施形態と同じである。
【０１０１】図８は、図７に示したメモリセルブロック
から構成した強誘電体メモリの一例の等価回路である。
図８に示す強誘電体メモリの基本構成は、第３の実施形
態の強誘電体メモリとほぼ同じであり、だたし、１セル
におけるキャパシタは、４つのキャパシタが並列に接続
しているところが第３の実施形態の強誘電体メモリと異
なっている。これによって、セルからデータを読み出す
場合は、分極状態が反転して反転電荷を放出した場合の
ビット線の電位変化△Ｖ＋は、前述の実施形態と同じよ
うに、式（１）で表され、また、１ビット線に連なるプ
レート線本数Ｍが４であり、電源電圧Ｖｃｃは３．３Ｖ
とする場合は、分極反転によるビット線の電圧上昇量△
Ｖ＋は１．５７Ｖとなり、従来の１キャパシタのメモリ
セルの場合の０．９２Ｖより著しく増大した。また、分
極状態が反転して反転電荷を放出した場合のビット線の
電位変化△Ｖ −は、前述の実施形態と同じように、式
（２）で表される。前記と同じ条件では、△Ｖ−は０．
５１Ｖとなり、従来の１キャパシタのメモリセルの場合
の０．２４Ｖより増大した。詳細の説明は第１の実施形
態に参照する。
【０１０２】図８に示す強誘電体メモリの動作方法は、
第３の実施形態の強誘電体メモリと全く同じであり、説
明を省略する。
【０１０３】本実施形態によれば、１Ｃ構造の強誘電体
メモリの極小のメモリセルの面積を増大することなく、
各セルのキャパシタの有効面積は４倍に増大し、従来と
比べて、各セルのキャパシタの容量、蓄積電荷は４倍に
増大し、センスアンプで得た信号の量は著しく増大し
た。これにより、ＦｅＲＡＭの更なる高集積化が可能と
なり、実用上、極めて有用である。
【０１０４】第５の実施形態 本実施形態は、図１に示した強誘電体メモリの作製方法
の一例を示す。本実施形態においては、各ノード電極お
よびプレート電極の材料として、貴金属材料Ｉｒを用い
る。反応性の低い貴金属系材料を電極として用いる場合
は、ドライエッチングによる微細加工が非常に難しいた
め、その微細化にはダマシン法が適している。本実施形
態では、ダマシン法を用いて、各ノード電極およびプレ
ート電極を形成する。
【０１０５】まず、図９に示すように、第１の導電性の
シリコン基板１に、公知の方法に基づきＬＯＣＯＳ構造
を有する素子分離領域２を形成する。次に、シリコン基
板１の表面を酸化してゲート酸化膜４を形成する。そし
て、ポリシリコン層を例えばＣＶＤ法にて全面に堆積さ
せた後、フォトリソグラフィ技術及びエッチング技術に
よってポリシリコン層をパターニングし、ポリシリコン
から成るゲート電極５を形成する。次に、ゲート電極５
の両側に第２の導電性の不純物イオンを注入し、そして
注入された不純物の活性化処理を行ない、ソース・ドレ
イン領域３を形成する。パストランジスタＴＲを形成す
る。なお、ゲート電極５はワード線を兼ねている。
【０１０６】次は、トランジスタＴＲを被覆するように
例えば酸化シリコンからなる層間絶縁膜９をＣＶＤ法に
て形成する。そして、トランジスタＴＲの一方のソース
・ドレイン領域３と接触する層間絶縁膜９の部分で、公
知のフォトリソグラフィ法とドライエッチング法を用い
て、ビット線１０を形成するためのコンタクトホールを
穿ち、不純物を拡散したポリシリコンを埋め込んで、ポ
リシリコンプラグ１１を形成する。その後、公知のＣＭ
Ｐ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）法により、層間絶縁膜９とポリシリコン
プラグ１１表面を平坦化して、公知のＡｌ配線技術を用
いてビット線１０を形成する。
【０１０７】次は、ビット線１０を被覆するように例え
ば酸化シリコンからなる層間絶縁膜９をＣＶＤ法にてさ
らに堆積し、ＣＭＰ法により、層間絶縁膜９を平坦化す
る。平坦化された層間絶縁膜９に、第１のノード電極６
の埋め込み部を形成する時のエッチングストッパー層９
１として、ＳｉＮ膜をＣＶＤ法により５０ｎｍ成膜す
る。そして、トランジスタＴＲの他方のソース・ドレイ
ン領域３と接触する層間絶縁膜９の部分で、同じ方法で
ポリシリコンプラグ１２を形成する。その後ＣＭＰ法に
より表面のポリシリコンを除去して、ポリシリコンプラ
グ１２を形成する。
【０１０８】ポリシリコンプラグ１２上にノード電極を
形成する前に、プラグ１２上保護膜としてのシリサイド
膜と拡散バリア膜を形成する。プラグ１２がポリシリコ
ンであるので、高温処理中に、ポリシリコンプラグ１５
からのシリコンの拡散によるプラグ１２上に次に形成す
る電極膜のシリサイド化と特性劣化、また、酸化反応に
よって、酸化シリコンなどの絶縁膜の形成が生じる。そ
れを防止するために、通常は、プラグ１２表面にシリサ
イド膜を形成する。また、高温で電極膜がプラグ１２と
の反応や、電極膜と強誘電体膜からプラグ１２への拡散
を防ぐために、通常、Ｔｉ、Ｔａ、または、Ｗを含む窒
化物または酸化物を用いて、プラグ１２と電極の間に拡
散バリア層を形成する。
【０１０９】具体的に、ドライエッチング技術によりプ
ラグ１２内のポリシリコンを１５０ｎｍエッチバック
し、プラグ１２上に、ＤＣマグネトロンスパッタ法、及
び公知のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ）法によりシリコンの拡散を防止するＣｏ
シリサイド膜９２を形成する。Ｃｏシリサイド膜９２の
上に、拡散バリア層としてＴｉＮ膜９３をＤＣマグネト
ロンスパッタ法により２００ｎｍ形成し、続いてＣＭＰ
法により表面のＴｉＮ膜を除去する。なお、エッチング
ストッパー層９１であるＳｉＮは、上記の各工程におい
て高い加工選択比があるため、この時点では殆ど削れて
いない。
【０１１０】続いて、図１０に示すように、第１のノー
ド電極６の埋め込み層としてＣＶＤ法により酸化シリコ
ンからなる層間絶縁膜９４を２００ｎｍ形成し、第１の
ノード電極６のパターンをリソグラフィー技術とドライ
エッチング技術により層間絶縁膜９４上に開口する。そ
して、この開口部に、第１のノード電極６としてＩｒ膜
を１５０ｎｍまでＤＣマグネトロンスパッタ法により堆
積する。外表面のＩｒ膜をＣＭＰ法により除去する。図
示しないが、上記の開口部に、Ｉｒ膜を堆積する前に、
Ｉｒ膜の密着層としてＩｒ−Ｈｆ膜を例えば２０ｎｍを
形成してよく、Ｉｒ膜を形成した後、表面のＩｒ−Ｈｆ
膜もＣＭＰ法により除去する。なお、図１１からエッチ
ングストッパー層９１を図示しない。
【０１１１】続いて、図１１に示すように、第１のノー
ド電極６上に第１の強誘電体膜７を形成する。ここで、
一例として、第１の強誘電体膜７を膜厚１００ｎｍの強
誘電体ＳＢＴ膜（ＳｒＢｉ２Ｔａ２Ｏ９）とする。第１
のノード電極６上に上にＣＳＤ（Ｃｈｅｍｉｃａｌ Ｓ
ｏｌｕｔｉｏｎＤｅｐｏｓｉｔｉｏｎ）法を用いて、強
誘電体薄膜ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）薄膜を形成
する。使用したＳｏｌ−Ｇｅｌ前駆体溶液は市販のもの
を用い、溶液中の金属組成比はＳｒ／Ｂｉ／Ｔａ＝０．
８／２．２／２．０である。公知のスピンコート法によ
り塗布した後、溶媒を揮発させるためにホットプレート
上で２５０゜Ｃ、５分間の加熱を行ない、続いて拡散炉
を用いて酸素雰囲気中で７００゜Ｃ、３０分の加熱を行
なう。この成膜工程を３回繰り返して、膜厚１００ｎｍ
の強誘電体ＳＢＴ膜を成膜する。
【０１１２】次に、プレート電極８ａ，８ｂ、８ｃ、８
ｄの埋め込み層として、第１の強誘電体膜７上にＣＶＤ
法にて、酸化シリコンからなる絶縁膜９ａを形成する。
そして、絶縁膜９ａ上に、プレート電極８ａ，８ｂ、８
ｃ、８ｄのパターンをリソグラフィー技術とドライエッ
チング技術により形成する。そして、形成したプレート
電極のパターンに、第１の強誘電体膜７の上に、公知の
スパッタリング法により、膜厚１００ｎｍのＩｒ膜を埋
めこむ。その後、ＣＭＰ法により、表面に堆積したＩｒ
を研磨除去し、平坦化し、プレート電極８ａ，８ｂ、８
ｃ、８ｄを形成する。そして、公知のフォトリソグラフ
ィ法とドライエッチング法を用いて、形成した各電極を
所定の大きさに加工する。
【０１１３】続いて、図１２に示すように、前述した第
１の強誘電体膜７と同じ形成方法で、膜厚１００ｎｍの
ＳＢＴ膜を形成し、第２の強誘電体膜１３とする。そし
て、ＣＶＤ法にて酸化膜からなる絶縁膜９ｂを形成し、
第２の強誘電体膜１３を被覆する。その後、絶縁膜９ｂ
上に、第２のノード電極１４のパターンと第２のノード
電極１４と第１のノード電極６とを接続するビアホール
１４ａを絶縁膜９ｂ上に形成する。そして、形成したパ
ターンとビアホール１４ａに、公知のスパッタリング法
により、膜厚１００ｎｍのＩｒ膜を埋め込み、そして、
ＣＭＰ法により、表面に堆積したＩｒを研磨除去して平
坦化し、第１のノード電極６と接続している第２のノー
ド電極１４を形成する。続いて、必要な配線層を形成
し、本実施形態の強誘電体メモリを形成する。
【０１１４】本実施形態は、第１の実施形態と同様な効
果を有する。
【０１１５】第６の実施形態 本実施形態は、図３に示した強誘電体メモリの作製方法
の一例を示す。まず、図１１まで示した製造工程は、第
５の実施形態と全く同じである。その説明を省略する。
図１２に示す工程において第２のノード電極１４を形成
した後、図１３に示すように、第２のノード電極１４上
に前述と同じ方法で膜厚１００ｎｍの強誘電体ＳＢＴ膜
（ＳｒＢｉ２Ｔａ２Ｏ９）を形成し、第３の強誘電体膜
１５とする。
【０１１６】次に、第３の強誘電体膜１５上にＣＶＤ法
にて、例えば、酸化シリコンからなる絶縁膜９ｃを第３
の強誘電体膜１５を被覆するように形成する。そして、
公知のダマシン法により、プレート電極１６ａ，１６
ｂ、１６ｃ、１６ｄを形成する。絶縁膜９ｃ上に、プレ
ート電極１６ａ，１６ｂ、１６ｃ、１６ｄ用の配線溝を
形成して、そして、形成した配線溝に、第３の強誘電体
膜１５の上に、公知のスパッタリング法により、膜厚１
００ｎｍのＩｒ膜を埋めこみ、プレート電極１６ａ，１
６ｂ、１６ｃ、１６ｄを形成する。その後、ＣＭＰ法に
より、溝の外に堆積したＩｒを研磨除去し、平坦化す
る。
【０１１７】続いて、前述と同じ形成方法で、膜厚１０
０ｎｍのＳＢＴ膜を形成し、第４の強誘電体膜１７とす
る。そして、ＣＶＤ法にて酸化膜からなる絶縁膜９ｄを
形成し、第４の強誘電体膜１７を被覆する。そして、公
知のフォトリソグラフィ法とドライエッチング法を用い
て、形成した各電極を所定の大きさに加工する。
【０１１８】その後、公知のデュアルダマシン法によ
り、絶縁膜９ｄ上に第３のノード電極１８を形成する。
まずは、第３のノード電極１４用の配線溝と第３のノー
ド電極１８を第２のノード電極１４と接続するビアホー
ル１８ａを絶縁膜９ｄ上に形成する。そして、形成した
配線溝とビアホール１８ａに、公知のスパッタリング法
により、膜厚１００ｎｍのＩｒ膜を埋め込み、第２のノ
ード電極１４と接続している第３のノード電極１８を形
成する。そのあとは、必要な配線層を形成し、本実施形
態の強誘電体メモリを形成する。
【０１１９】本実施形態は、第２の実施形態と同様な効
果を有する。
【０１２０】第７の実施形態 本実施形態は、図５、及び図７に示した強誘電体メモリ
の製造方法の例を示す。なお、本実施形態において、Ｃ
ｏシリサイド膜、拡散バリア層、図５に示した強誘電体
メモリを製造する時は、まず、図１４に示すように、半
導体基板１の所定領域に、パストランジスタＴＲ１，Ｔ
Ｒ２を第５の実施形態で説明した公知のＭＯＳＦＥＴ形
成工程により形成する。そして、パストランジスタＴＲ
１とＴＲ２の間のソース・ドレイン領域３及び両側のソ
ース・ドレイン領域５３と３に、ポリシリコンプラグ１
１及びビット線１０、そして、ポリシリコンプラグ１２
と５１を形成する。続いて、第５の実施形態と全く同じ
製造工程で、ポリシリコンプラグ１２上に順次に第１の
ノード電極６、第１の強誘電体薄膜７、プレート電極８
ａ，８ｂ，８ｃ，８ｄ、第２の強誘電体薄膜１３、第２
のノード電極１４を形成する。そして、ポリシリコンプ
ラグ５１の上端を形成し、ポリシリコンプラグ５１上
に、第１のノード電極６及びその上の積層構造を重ねる
ように、第１のノード電極５６を形成する。形成方法は
前記と同じである。その後、第１のノード電極５６上
に、順次に第１の強誘電体薄膜５７、プレート電極５８
ａ，５８ｂ，５８ｃ，５８ｄ、第２の強誘電体薄膜６
３、第２のノード電極６４を形成する。そのあとは、必
要な配線層を形成し、図５の強誘電体メモリを形成す
る。
【０１２１】図７に示した強誘電体メモリを製造する時
は、まず、図１５に示すように、半導体基板１の所定領
域に、パストランジスタＴＲ１，ＴＲ２を前記と同じ方
法で形成し、パストランジスタＴＲ１とＴＲ２の間のソ
ース・ドレイン領域３及び両側のソース・ドレイン領域
５３と３に、ポリシリコンプラグ１１及びビット線１
０、そして、ポリシリコンプラグ１２と５１を形成す
る。続いて、第５と第７の実施形態と全く同じ製造工程
で、ポリシリコンプラグ１２上に順次に第１のノード電
極６、第１の強誘電体薄膜７、プレート電極８ａ，８
ｂ，８ｃ，８ｄ、第２の強誘電体薄膜１３、第２のノー
ド電極１４、第３の強誘電体薄膜１５、プレート電極１
６ａ，１６ｂ，１６ｃ，１６ｄ、第４の強誘電体薄膜１
７、第３のノード電極１８を形成する。そして、ポリシ
リコンプラグ５１の上端を形成し、ポリシリコンプラグ
５１上に、第１のノード電極６及びその上の積層構造を
重ねるように、第１のノード電極５６を形成する。形成
方法は前記と同じである。その後、第１のノード電極５
６上に、順次に第１の強誘電体薄膜５７、プレート電極
５８ａ，５８ｂ，５８ｃ，５８ｄ、第２の強誘電体薄膜
６３、第２のノード電極６４、第３の強誘電体薄膜７
５、プレート電極７６ａ，７６ｂ，７６ｃ，７６ｄ、第
４の強誘電体薄膜７７、第３のノード電極７８を形成す
る。そのあとは、必要な配線層を形成し、図７の強誘電
体メモリを形成する。以上の製造工程において、ダマシ
ン法を用いるためのエッチングストッパー層、及びプラ
グ上のＣｏシリサイド膜と拡散バリア層も形成するが、
その説明と図解は省略している。
【０１２２】本実施形態は、第３、第４の実施形態と同
様な効果を有する。
【０１２３】以上、本発明を好ましい実施の形態に基づ
き説明したが、本発明は以上に説明した実施の形態に限
られるものではなく、本発明の要旨を逸脱しない範囲
で、種々の改変が可能である。本発明において説明した
半導体記憶装置、読出しと書きこみ方法、およびその作
製方法は例示であり、適宜に変更することが可能であ
る。上記実施の形態において、共通ノード電極の折り返
しは一回と２回を例示したが、原理的に何回でも折り返
すことは可能であり、縦方向に層を積み重ねて行けば実
効的なキャパシタ面積を何倍にでも増大させる事ができ
る。また、第３と第４の実施形態において、２つの積層
したキャパシタを積み重ねたが、これも原理的に何層で
も積み重ねられる事は言うまでもない。
【０１２４】
【発明の効果】本発明によれば、強誘電体キャパシタを
縦方向に少なくとも一回折り返し積み重ねることによっ
て、各キャパシタは２つまたはそれ以上のキャパシタが
並列に電気的に接続する構造となる。これによって、極
小のメモリセル面積を有する１Ｃ構造の強誘電体メモリ
において、その極小のメモリセル面積を増大させること
なく強誘電体キャパシタの有効面積とキャパシタの容量
を２倍以上に増加させて、読み出し信号量を大幅に増加
させることが可能とし、強誘電体メモリの更なる高集積
化が可能となり、実用上、極めて有用である。
【図面の簡単な説明】
【図１】第１の実施形態の半導体記憶装置の構成の一例
を示す断面図である。
【図２】第１の実施形態の半導体記憶装置の等価回路の
一例を示す回路図である。
【図３】第２の実施形態の半導体記憶装置の構成の一例
を示す断面図である。
【図４】第２の実施形態の半導体記憶装置の等価回路の
一例を示す回路図である。
【図５】第３の実施形態の半導体記憶装置の構成の一例
を示す断面図である。
【図６】第３の実施形態の半導体記憶装置の等価回路の
一例を示す回路図である。
【図７】第４の実施形態の半導体記憶装置の構成の一例
を示す断面図である。
【図８】第４の実施形態の半導体記憶装置の等価回路の
一例を示す回路図である。
【図９】第５の実施形態に係わる図１に示す半導体記憶
装置の製造方法を説明する断面図である。
【図１０】図９に続き、第５の実施形態に係わる半導体
記憶装置の製造方法を説明する断面図である。
【図１１】図１０に続き、第５の実施形態に係わる半導
体記憶装置の製造方法を説明する断面図である。
【図１２】図１１に続き、第５の実施形態に係わる半導
体記憶装置の製造方法を説明する断面図である。
【図１３】第６の実施形態に係わる図３に示す半導体記
憶装置の製造方法を説明する断面図である。
【図１４】第７の実施形態に係わる図５に示す半導体記
憶装置の製造方法を説明する断面図である。
【図１５】第７の実施形態に係わる図７に示す半導体記
憶装置の製造方法を説明する断面図である。
【図１６】キャパシタの実効面積を増大する従来技術の
第１の例に係わる半導体記憶装置の断面図である。
【図１７】キャパシタの実効面積を増大する従来技術の
第２の例に係わる半導体記憶装置の断面図である。
【符号の説明】
１…シリコン基板、２…素子分離領域、３…ソース・ド
レイン領域、４…ゲート酸化膜、５…ゲート電極、６…
第１のノード電極、７…第１の強誘電体膜、８ａ，８
ｂ，８ｃ，８ｄ…プレート線ＰＬ１，ＰＬ２，ＰＬ３，
ＰＬ４、９、９ａ，９ｂ、９ｃ、９ｄ…絶縁層、１０…
ビット線、１１、１２…コンタクト・プラグ、１３…第
２の強誘電体膜、１４…第２のノード電極、１４ａ…ビ
アホール、１５…第３の強誘電体膜、１６ａ，１６ｂ，
１６ｃ，１６ｄ…プレート電極、１７…第４の強誘電体
膜、１８…第３のノード電極、１８ａ…ビアホール、２
１…メモリセルアレイ、２２…ロウデコーダ、２３…プ
レートデコーダ、２４…センスアンプ、２５…カラムデ
コーダ、５３…ソース・ドレイン領域、５４…ゲート酸
化膜、５５…ゲート電極、５６…第１のノード電極、５
７…第１の強誘電体膜、５８ａ，５８ｂ，５８ｃ，５８
ｄ…プレート線、９、９ａ，９ｂ、９ｃ、９ｄ…絶縁
層、５１…コンタクト・プラグ、６３…第２の強誘電体
膜、６４…第２のノード電極、７５…第３の強誘電体
膜、７６ａ，７６ｂ，７６ｃ，７６ｄ…プレート電極、
７７…第４の強誘電体膜、７８…第３のノード電極、９
１…エッチングストッパー層、９２…Ｃｏシリサイド
膜、９３…拡散バリア層、９４…絶縁膜、１０１…シリ
コン基板、１０２…素子分離領域、１０３…ゲート酸化
膜、１０４…ゲート電極、１０５…ドレイン、１０６…
ソース、１０８…下部電極、１０９…上部電極、１１０
…中間電極、１１１…第１の強誘電体層、１１２…第２
の強誘電体層、１１３…接続線、１１４…コンタクト・
プラグ、１２１…下部電極、１２２…強誘電体薄膜、１
２３…上部電極、１２７…プレート線、１３２…ゲート
電極、１３４Ａ、１３４Ｂ…ソース・ドレイン領域、１
４２…コンタクト・プラグ、１５１…下部電極、１５２
…強誘電体薄膜、１５３…上部電極、１５７…プレート
線、ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４…プレート線、Ｃ
１〜Ｃ６４…キャパシタ、ＷＬ１、ＷＬ２、ＷＬ３，Ｗ
Ｌ４…ワード線、ＢＬ１、ＢＬ２…ビット線、Ｖｃｃ…
電源電圧、ＴＲ，ＴＲ１，ＴＲ２、ＴＲ３，ＴＲ４…パ
ストランジスタ、ＮＤ１、ＮＤ２、ＮＤ３，ＮＤ４…ノ
ード電極。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１５年３月１７日（２００３．３．１
７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】半導体記憶装置及びその製造方法
【特許請求の範囲】
【請求項３】前記積層された２つのキャパシタは、同一
の前記プレート電極、または、同一の前記共通ノード電
極を共有する請求項２記載の半導体記憶装置。
【請求項７】前記積層された２つのキャパシタは、同一
の前記プレート電極、または、同一の前記共通ノード電
極を共有する請求項６記載の半導体記憶装置。
【請求項１１】複数層形成された前記プレート電極にお
いて、同一の記憶手段に属する個々のプレート電極はそ
れぞれ接続されている請求項１０に記載の半導体記憶装
置の製造方法。
【請求項１２】メモリセルを選択するＭＩＳトランジス
タと、前記ＭＩＳトランジスタの一方の不純物拡散領域
に接続されたＮ個（Ｎは自然数である，Ｎ＞１）の記憶
手段と、前記ＭＩＳトランジスタの他方の不純物拡散領
域と電気的に接続するビット線とを備え、前記各記憶手
段は電気的に並列に接続されたＭ個（Ｍは自然数であ
る，Ｍ＞１）のキャパシタを含むメモリブロックを複数
有し、異なる前記メモリブロックのそれぞれの前記Ｎ個
の記憶手段が互いに重なり合うように複数層に積層され
た半導体記憶装置の製造方法であって、 半導体基板上に複数のＭＩＳトランジスタを形成する工
程と、 前記各ＭＩＳトランジスタを含む前記半導体基板を覆う
絶縁膜に、前記各ＭＩＳトランジスタの一方の不純物拡
散領域に達する第１の導電性コンタクト・プラグと、前
記各ＭＩＳトランジスタの他方の不純物拡散領域に達す
る第２の導電性コンタクト・プラグを形成する工程と、 前記各第１の導電性コンタクト・プラグに接続する前記
Ｎ個の記憶手段を形成する記憶手段形成工程と、 前記各第２の導電性コンタクト・プラグと接続するビッ
ト線を形成する工程とを有し、 異なる前記ＭＩＳトランジスタに接続する前記Ｎ個の記
憶手段を互い重なり合うように形成する。半導体記憶装
置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タを有する半導体記憶装置に関するものであり、特に、
高集積化且つ大容量化が可能な半導体記憶装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】近年、自発分極という特異な電気特性を
有する強誘電体を利用した不揮発性メモリ素子(強誘電
体メモリ素子)（ＦｅＲＡＭ）（ＵＳＰ４８７３６６
４）は、その高速書き込み/読み出し、低電圧動作等の
特徴から、従来の不揮発性メモリのみならず、ＳＲＡＭ
(スタティックＲＡＭ)やＤＲＡＭ等の殆どのメモリに置
き換わる可能性を秘めており、多くの研究が進められて
いる。
【０００３】強誘電体の自発分極特性を利用したメモリ
は、強誘電体キャパシタに選択トランジスタを付加した
１トランジスタ＋１キャパシタ（１Ｔ／１Ｃ）構造を有
するメモリセルが多く使われている。このタイプのＦｅ
ＲＡＭは、通常のＤＲＡＭ型メモリセルのメモリキャパ
シタ材料を常誘電体から強誘電体へ置き換えたものであ
る。
【０００４】強誘電体材料としては、ＰＺＴ（Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ ３）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，
Ｔｉ）Ｏ３などのＡＢＯ３型のペロブスカイト結晶構造
を持つ鉛系酸化物材料、また、ＳＢＴ（ＳｒＢｉ２Ｔａ
２Ｏ９ ）などのビスマス層状構造化合物材料が開発され
ている。特に、ＳＢＴは繰り返し分極反転後の特性劣化
が見られないという優れた疲労特性（ＰＣＴ／ＵＳ９２
／１０５４２）、および、分極が飽和する電界が小さ
く、低電圧動作に有利であるという優れた分極飽和特性
を示すことが知られている。
【０００５】ＦｅＲＡＭはＤＲＡＭを代替し、幅広く応
用するには、ＤＲＡＭ並みの高集積度および大容量化が
必要である。しかし、上記の１Ｔ１Ｃ型のメモリセル構
造を採るＦｅＲＡＭを高集積度化するのは困難である。
【０００６】高集積度のために、メモリのセル面積を縮
小する必要がある。メモリセルは１ビットのデータを記
憶する領域であり、その理論上のセル面積の最小値は、
該領域で交差する所定数のワード線とビット線が最短ピ
ッチで配置される場合に占有している領域の面積とされ
ている。１Ｔ１Ｃ構造のＦｅＲＡＭは、通常１ビットあ
たりワード線１本、ビット線２本を有し、そのワード線
とビット線が最短ピッチで配置される場合に、半導体加
工の最小設計寸法（Ｄｅｓｉｇｎ Ｒｕｌｅ）をＦとす
れば、理論上のＦｅＲＡＭの最小セル面積はＤＲＡＭと
同様に８Ｆ２となる事が一般的に知られている。実際
に、以上のＦｅＲＡＭの１ビットの記憶領域では、トラ
ンジスタと強誘電体キャパシタを２個ずつ有し、また、
ワード線とビット線の他に、プレート線を設置する必要
があるので、ワード線とビット線を最小ピッチで配置す
ることが不可能であり、実際のセル面積は８Ｆ２より大
きい。一方、同じ半導体不揮発性メモリであるフラッシ
ュメモリは、メモリセルにおいてトランジスタを一つし
か有しないので、最小セル面積４Ｆ２と小さい。
【０００７】ＦｅＲＡＭを高集積化、大容量化を実現す
るために、近年、フラッシュメモリのように一つの素子
で構成されるメモリセルの開発がなされてきた。たとえ
ば、特開平９−１１６１０７号公報（文献１と呼ぶ）と
特開２０００−３４９２４８号公報（文献２と呼ぶ）に
開示されているＦｅＲＡＭでは、選択トランジスタを介
してビット線に接続された共通ノード電極に複数の強誘
電体キャパシタを接続し、１個の強誘電体キャパシタが
１ビットを記憶するメモリセルとして機能し、いわゆる
１Ｃ（１キャパシタ）構造の強誘電体メモリを実現し、
理論上は、フラッシュメモリと同等の最小セル面積４Ｆ
２を可能としている。さらに、特願２０００−１５６０
８９号明細書（文献３と呼ぶ）に提案されているよう
に、上記共通ノード電極に複数の強誘電体キャパシタを
形成した１Ｃ構造を２層以上に積層した強誘電体メモリ
は、更なる高集積度ができ、例えば、理論上の最小セル
面積は２〜４Ｆ２が可能となっている。実際のセル面積
は半導体の最小設計寸法Ｆで決めるので、その最小設計
寸法Ｆをリソグラフィーを中心とする微細加工技術の進
展に伴い縮小することは、これまで集積回路を高集積化
するために最も重要な手法である。
【０００８】
【発明が解決しようとする課題】しかしながら、高集積
化が進み、素子の設計に用いられる最小設計寸法が小さ
くなってくると、一つの強誘電体キャパシタの面積が小
さくなり、キャパシタの容量／蓄積電荷量も小さくな
り、センスアンプでセンスするのに十分な信号量が得ら
れなくなり、メモリ動作の誤動作の原因となるという問
題が従来からＦｅＲＡＭと同じ構造を有するＤＲＡＭに
おいても存在しており、高集積化を求められるＦｅＲＡ
Ｍにとって問題となっている。
【０００９】一般的に、この問題を解決するために、キ
ャパシタの下部電極構造を立体的にして有効的なキャパ
シタ面積を大きくする方法が採られている。既に高集積
化を実現しているＤＲＡＭについて、例えば、特開平６
−２９４８２号公報（文献４と呼ぶ）で開示されている
ＤＲＡＭのメモリセルにおいて、キャパシタを３次元で
積層し、キャパシタの表面積を最大化することを図っ
た。しかし、強誘電体薄膜のような結晶性の多元素系薄
膜の場合には立体的な構造の下部電極上に均一な薄膜を
形成することが非常に困難であり、未だに実用化される
見通しは立っていない。
【００１０】従来は、ＦｅＲＡＭに適用でき、高集積度
の要求を満足しながらキャパシタの容量を増大させる方
法の開発がなされている。考え方として、ＤＲＡＭと同
じように、例えば、１Ｔ１Ｃ構造の強誘電体メモリにお
いて、立体的にすることで、キャパシタの有効面積を増
加させる。次に、強誘電体キャパシタの有効面積を増大
する従来技術を例示する。
【００１１】例えば、特開平７−８６５２８号公報（文
献５と呼ぶ）で開示されている強誘電体キャパシタは多
層キャパシタ構造にすることにより、キャパシタ占有面
積を増加させることなく、等価的にキャパシタ面積を増
大することができ、安定に信号量を確保することが可能
となった。
【００１２】また、特開平１０−２４２４１０号公報
（文献６と呼ぶ）で開示されている１Ｔ１Ｃ構造を有す
る強誘電体メモリセルにおいて、選択トランジスタの上
下に第１のキャパシタと第２のキャパシタを設けること
から、セル面積を増加させることなく、１メモリセルに
おけるキャパシタ部全体の面積を増加させることができ
る。
【００１３】しかしながら、文献５および文献６に開示
された強誘電体メモリセルは１Ｔ１Ｃの構造を有するの
で、セル面積そのものは大きく、高集積度が困難であっ
た。極小のセル面積を得られる文献１、文献２、及び文
献３に開示された高集積度可能な、１Ｃ構造を有する強
誘電体メモリについては、キャパシタの有効面積を増加
させる方法が開示されていない。
【００１４】本発明は、上記課題を鑑みてなされたもの
であり、極小のセル面積を保ちつつ、メモリセルにおけ
るキャパシタの有効面積を増加し、十分な読み出し信号
量を確保し、更なる高集積度化が可能な半導体記憶装置
及びその製造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の観点に係る半導体記憶装置は、メモ
リセルを選択するＭＩＳトランジスタと、前記ＭＩＳト
ランジスタの一方の不純物拡散領域と電気的に接続され
た共通ノード電極と、前記ＭＩＳトランジスタの他方の
不純物拡散領域と電気的に接続されたビット線と、前記
共通ノード電極と接続された複数の記憶手段とを有し、
前記各記憶手段は、互いに電気的に並列に接続された複
数のキャパシタを含む。
【００１６】好適には、前記複数の記憶手段は、前記共
通ノード電極と、該共通ノード電極と対向するプレート
電極層から形成される複数のプレート電極と、前記共通
ノード電極および前記プレート電極に挟まれた誘電体膜
とで形成される複数のキャパシタが積層された積層構造
を有し、積層された２つの前記キャパシタ層において、
一方の前記キャパシタに対し他方の前記キャパシタを構
成する前記共通ノード電極、前記誘電体膜、および前記
プレート電極が逆順に配置される。
【００１７】上記目的を達成するために、本発明の第２
の観点に係る半導体記憶装置は、メモリセルを選択する
ＭＩＳトランジスタと、前記ＭＩＳトランジスタの一方
の不純物拡散領域と電気的に接続された共通ノード電極
と、前記ＭＩＳトランジスタの他方の不純物拡散領域と
電気的に接続されたビット線と、前記共通ノード電極と
接続された複数の記憶手段とを含むメモリブロックを複
数有し、前記各記憶手段は、電気的に並列に接続された
複数のキャパシタを含み、異なる前記メモリブロックの
それぞれの前記共通ノード電極は、互いに重なり合うよ
うに複数層に積層されている。好適には、前記各メモリ
ブロックの前記複数の記憶手段は、前記共通ノード電極
と、該共通ノード電極と対向するプレート電極層から形
成される複数のプレート電極と、前記共通ノード電極お
よび前記プレート電極層に挟まれた共通の誘電体膜とで
形成された複数のキャパシタが積層された積層構造を有
し、積層された２つの前記キャパシタ層において、一方
の前記キャパシタに対し他方の前記キャパシタを構成す
る前記共通ノード電極、前記誘電体膜、および前記プレ
ート電極が逆順に配置される。
【００１８】上記目的を達成するために、本発明の第３
の観点に係る半導体記憶装置の製造方法は、メモリセル
を選択するＭＩＳトランジスタと、前記ＭＩＳトランジ
スタの一方の不純物拡散領域に接続されたＮ個（Ｎは自
然数である）の記憶手段と、前記ＭＩＳトランジスタの
他方の不純物拡散領域と電気的に接続するビット線とを
有し、前記各記憶手段は、電気的に並列に接続されたＭ
個（Ｍは自然数である）のキャパシタを含む半導体記憶
装置の製造方法であって、半導体基板上に前記ＭＩＳト
ランジスタを形成する工程と、前記ＭＩＳトランジスタ
を含む前記半導体基板を覆う絶縁膜に、前記ＭＩＳトラ
ンジスタの一方の不純物拡散領域に達する第１の導電性
コンタクト・プラグと、前記ＭＩＳトランジスタの他方
の不純物拡散領域に達する第２の導電性コンタクト・プ
ラグを形成する工程と、前記第１の導電性コンタクト・
プラグに接続する前記Ｎ個の記憶手段を形成する工程
と、前記第２の導電性コンタクト・プラグと接続するビ
ット線を形成する工程とを有する。
【００１９】前記記憶手段を形成する工程は、前記第１
の導電性コンタクト・プラグに接続する第１の共通ノー
ド電極を形成する工程と、前記第１の共通ノード電極に
第１の誘電体薄膜を形成する第１の工程と、前記第１の
誘電体薄膜にＮ個のプレート電極を有する第１のプレー
ト電極層を形成する第２の工程と、前記第１のプレート
電極層上に第２の誘電体薄膜を形成する第３の工程と、
前記第２の誘電体薄膜上に前記第１の共通ノード電極と
導通する第２の共通ノード電極を形成する第４の工程
と、前記記憶手段を構成するＭ個のキャパシタにおい
て、Ｍは偶数でありかつＭ＞２の場合は、前記第４の工
程で形成された前記第２の共通ノード電極を前記第１の
工程で形成された前記第１の共通ノード電極として、前
記第１の工程、前記第２の工程、前記第３の工程、及び
前記第４の工程をさらに（Ｍ／２−１）回実行し、Ｍは
奇数である場合は、前記第４の工程で形成された前記第
２の共通ノード電極を前記第１の工程で形成された前記
第１の共通ノード電極として、前記第１の工程、前記第
２の工程、前記第３の工程、及び前記第４の工程をさら
に（（Ｍ−１）／２−１）回実行した後に、前記第１の
工程と前記第２の工程をさらに実行する第５の工程とを
有する。
【００２０】上記目的を達成するために、本発明の第４
の観点に係る半導体記憶装置の製造方法は、メモリセル
を選択するＭＩＳトランジスタと、前記ＭＩＳトランジ
スタの一方の不純物拡散領域に接続されたＮ個（Ｎは自
然数である）の記憶手段と、前記ＭＩＳトランジスタの
他方の不純物拡散領域と電気的に接続するビット線とを
備え、前記各記憶手段は電気的に並列に接続されたＭ個
（Ｍは自然数である）のキャパシタを含むメモリブロッ
クを複数有し、異なる前記メモリブロックのそれぞれの
前記Ｎ個の記憶手段が互いに重なり合うように複数層に
積層された半導体記憶装置の製造方法であって、半導体
基板上に複数のＭＩＳトランジスタを形成する工程と、
前記各ＭＩＳトランジスタを含む前記半導体基板を覆う
絶縁膜に、前記各ＭＩＳトランジスタの一方の不純物拡
散領域に達する第１の導電性コンタクト・プラグと、前
記各ＭＩＳトランジスタの他方の不純物拡散領域に達す
る第２の導電性コンタクト・プラグを形成する工程と、
前記各第１の導電性コンタクト・プラグに接続する前記
Ｎ個の記憶手段を形成する工程と、前記各第２の導電性
コンタクト・プラグと接続するビット線を形成する工程
とを有し、異なる前記ＭＩＳトランジスタに接続する前
記Ｎ個の記憶手段を互い重なり合うように形成する。
【００２１】以上の本発明によれば、共通ノード電極に
複数の強誘電体キャパシタが形成された、１キャパシタ
が１メモリセルとなるいわゆる１Ｃ構造のメモリセルの
ブロックを、少なくとも１回折り返すようにメモリセル
を形成することによって、各メモリセルがキャパシタの
多層積層構造となり、そのため、１ビットの記憶領域の
面積が変化せずに各キャパシタの有効面積は２倍、或い
は、更に高い倍数で増大させる。さらに、異なる上記の
多層積層構造のキャパシタが互いに重なり合うことによ
って、更なる高集積化を実現する。
【００２２】
【発明の実施の形態】以下に、本発明の半導体記憶装
置、およびその製造方法の実施の形態について、添付の
図面を参照して述べる。なお、実施形態の全図におい
て、同一又は対応する部分には同一の符号を付す。第１の実施形態 図１は、本実施形態に係る半導体記憶装置の一例となる
強誘電体メモリの構成を示す部分断面図である。図１に
示す強誘電体メモリは、半導体基板１、素子分離領域
２、ドレイン・ソース領域（不純物拡散領域）３、ゲー
ト酸化膜４、ゲート電極（ワード線）５、４つの強誘電
体キャパシタの共通下部電極を兼ねている第１のノード
電極６、第１の強誘電体膜７、プレート線ＰＬ１，ＰＬ
２，ＰＬ３，ＰＬ４を構成するプレート電極８ａ，８
ｂ，８ｃ，８ｄ、層間絶縁膜９、９ａ、ビット線１０
（ＢＬ１）、コンタクト・プラグ１１、１２、第２の強
誘電体膜１３、第２のノード電極１４を有する。
【００２３】例えば、ゲート電極５はポリシリコンある
いはポリサイドから形成されており、コンタクト・プラ
グ１２は、ポリシリコン、ビット線１０はアルミニウム
からそれぞれ形成されている。
【００２４】第１のノード電極６、第２のノード電極１
４、およびプレート電極８ａ，８ｂ，８ｃ，８ｄは、好
ましくは、電気的な抵抗が低く、耐熱性が高く、反応性
が低い貴金属類Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、
Ｐｄのうち、少なくとも一つを含む。或は、以上の貴金
属類の酸化物は、強誘電体の構成元素に対して拡散バリ
ア性が優れており、強誘電体の酸素欠損を防ぐことがで
き、また、導電性を有するので、ノード電極およびプレ
ート電極に用いることができる。ここで、例えば、第１
のノード電極６に膜厚１５０ｎｍのＩｒ膜を用い、第２
のノード電極１４とプレート電極８ａ，８ｂ，８ｃ，８
ｄに、膜厚１００ｎｍのＩｒ膜を用いる。
【００２５】強誘電体不揮発メモリへ応用する強誘電体
材料として、ＡＢＯ３型ペロブス力イト構造を有するＳ
ｒＴｉＯ３、（Ｂａ，Ｓｒ）ＴｉＯ３、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３、ＰｂＴ
ｉＯ３、ＢａＴｉＯ３、ＬｉＮｂＯ３、ＬｉＴａＯ３、
ＹＭｎＯ３、または、ビスマス系層状ペロブス力イト構
造化合物を含むＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２Ｎｂ
２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９、Ｂｉ４Ｔｉ
３Ｏ１２、ＳｒＢｉ４Ｔｉ４Ｏ１５、ＳｒＢｉ ４（Ｔ
ｉ，Ｚｒ）４Ｏ１５、Ｂｉ３ＴｉＮｂＯ９、Ｂｉ３Ｔｉ
ＴａＯ９、ＢａＢｉ２Ｔａ２Ｏ９、ＢａＢｉ２Ｎｂ２Ｏ
９を用いることができる。ここで、一例として、第１の
強誘電体薄膜７および第２の強誘電体膜１３に膜厚１０
０ｎｍのＳＢＴ膜（ＳｒＢｉ２Ｔａ２Ｏ９）を用いる。
【００２６】図１に示すように、第１のノード電極６に
第１の強誘電体薄膜７が形成され、第１の強誘電体薄膜
７上に所定間隔においてプレート電極８ａ，８ｂ，８
ｃ，８ｄが形成され、プレート電極８ａ，８ｂ，８ｃ，
８ｄに第２の強誘電体薄膜１３が形成され、第２の強誘
電体薄膜１３上に第２のノード電極１４が形成されてい
る。第１のノード電極６は、コンタクト・プラグ１２に
よりドレイン・ソース領域３に接続され、トランジスタ
ＴＲ及びコンタク・プラグ１１を介してビット線（ＢＬ
１）１０に接続されている。第１のノード電極６は第２
のノード電極１４と電気的に接続されている。
【００２７】図１に示すように、第１のノード電極６
と、第１の強誘電体膜７と、プレート電極８ａ、８ｂ、
８ｃ、８ｄとが４つのキャパシタを形成している。ま
た、プレート電極８ａ、８ｂ、８ｃ、８ｄと、第２の強
誘電体膜１３と、第２のノード電極１４とも４つのキャ
パシタを形成している。第１のノード電極６は第２のノ
ード電極１４と電気的に接続しているので、各プレート
電極の上部のキャパシタと下部のキャパシタが電気的に
並列に接続している。本実施形態において、並列に接続
している２つのキャパシタが１ビットを記憶するメモリ
セル（記憶手段）を構成する。図１は、このようなキャ
パシタグループを４つ有し、最大４ビットのデータを記
憶可能なメモリブロックを示している。これらのセル
は、コンタクト・プラグ１２、トランジスタＴＲ及びコ
ンタク・プラグ１１を介してビット線（ＢＬ１）１０に
接続されている。
【００２８】従来技術においては、本実施形態における
第１のノード電極６、第１の強誘電体膜７、プレート電
極８ａ、８ｂ、８ｃ、８ｄからなる構成に等価するメモ
リセルブロックが開示されている。このようなメモリセ
ルブロックは、４キャパシタを有し、４ビットを記憶す
る。即ち、図１に示された本実施形態のメモリセルブロ
ックは従来のメモリブロックを縦方向に１回折り返し積
層して形成されたものである。従って、本実施形態にお
いて、半導体基板上に１ビットを記憶する平面的な領域
（メモリセル）の面積を従来メモリ構成のセル面積より
増大することなく、各メモリセルのキャパシタの有効面
積は倍に増大することができる。そのため、従来と比べ
て、各メモリセルのキャパシタの容量や蓄積電荷は２倍
に増え、センスアンプで得た信号の量も増大する。
【００２９】図２は、図１に示したメモリセルブロック
から構成された強誘電体メモリの一例の等価回路を示
す。図２に示した強誘電体メモリは、メモリセルアレイ
２１、ロウデコーダ２２、プレートデコーダ２３、セン
スアンプ（Ｓ／Ａ）２４、カラムデコーダ２５により構
成されている。
【００３０】メモリセルアレイ２１は、並列に接続して
いる２つの強誘電体キャパシタより構成された複数のメ
モリセルは（図２では８個）マトリクス状に配列されて
いる。各メモリセルにおける並列に接続している２つの
強誘電体キャパシタ（Ｃ１とＣ２、Ｃ３とＣ４、Ｃ５と
Ｃ６、及びＣ７とＣ８、または、Ｃ９とＣ１０、Ｃ１１
とＣ１２、Ｃ１３とＣ１４、及びＣ１５とＣ１６）は、
前述した各メモリセルで積層された２つのキャパシタに
対応している。以降、並列に接続している２つの強誘電
体キャパシタにより構成された各メモリセルを、Ｃ１＋
Ｃ２、Ｃ３＋Ｃ４、Ｃ５＋Ｃ６、Ｃ７＋Ｃ８、Ｃ９＋Ｃ
１０、Ｃ１１＋Ｃ１２、Ｃ１３＋Ｃ１４、Ｃ１５＋Ｃ１
６と記す。なお、図示を簡潔にするため、図２では４つ
のメモリセルを有するブロックを２つしか示していない
が、実際にメモリ読み書き動作の方法によって、このよ
うなメモリセルブロックを繰り返して複数含むことは明
らかである。
【００３１】図２においては、一列に配列されている、
メモリセルＣ１＋Ｃ２、Ｃ３＋Ｃ４、Ｃ５＋Ｃ６、Ｃ７
＋Ｃ８において、強誘電体キャパシタＣ１とＣ２、Ｃ３
とＣ４、Ｃ５とＣ６、およびＣ７とＣ８は、それぞれの
一方の電極が共通に一つのノード電極ＮＤ１に接続さ
れ、同一列に配置されたｎチャネルＭＯＳトランジスタ
ＴＲ１を介してビット線ＢＬ１に接続されている。各キ
ャパシタの他方の電極はそれぞれプレート線ＰＬ１，Ｐ
Ｌ２，ＰＬ３，ＰＬ４に接続されており、メモリセルＣ
１＋Ｃ２、Ｃ３＋Ｃ４、Ｃ５＋Ｃ６、およびＣ７＋Ｃ８
の各々に対して独立にデータの読出しと書き込みができ
るように構成されている。
【００３２】メモリセルＣ９＋Ｃ１０、Ｃ１１＋Ｃ１
２、Ｃ１３＋Ｃ１４、およびＣ１５＋Ｃ１６の列は、同
じように、共通のノード電極ＮＤ２、およびトランジス
タＴＲ２に接続されている。
【００３３】トランジスタＴＲ１のゲート電極がワード
線ＷＬ１に接続され、トランジスタＴＲ２のゲート電極
がワード線ＷＬ２に接続されている。ロウデコーダ２２
は、アドレスを指定されたワード線、図２の例ではＷＬ
１またはＷＬ２に、所定の電源電圧Ｖｃｃ＋α（αはト
ランジスタＴＲ１又はＴＲ２の閾値電圧以上の電圧）を
印加して、トランジスタＴＲ１又はＴＲ２を導通状態に
保持させる。
【００３４】プレートデコーダ２３は、データアクセス
時にアドレスを指定されたプレート線にアドレスを指定
されたメモリセルとなる強誘電体キャパシタにデータを
書き込み、または読み出し、かつ再書き込みが行なえる
ような所定電圧（０Ｖ，又はＶｃｃ）を印加し、非選択
のプレート線には所定電圧Ｖｃｃ／２を印加する。セン
スアンプ２４は、書き込み時あるいは読み出し時に、ビ
ット線ＢＬ１、ＢＬ２から読み出されたデータをラッチ
し、増幅し、再書き込み（リフレッシュ動作）を行な
う。カラムデコーダ２５は、アドレス指定に応じてセン
スアンプの選択やセンスアンプにラッチされた読み出し
データの出力、書き込みデータの対応するセンスアンプ
への供給等を行なう。
【００３５】次に、図２に示した強誘電体メモリの読出
し及び書きこみ動作を説明する。図２に示している強誘
電体メモリでは、ワード線ＷＬ１とワード線ＷＬ２を独
立に動作させ、トランジスタＴＲ１又はＴＲ２に連なる
強誘電体キャパシタグループごとに、１ビットを記憶す
ることができる。或は、ワード線ＷＬ１とワード線ＷＬ
２を同時に動作させ、各プレート線を電極として共有す
る一対のキャパシタグループ、すなわち図２においてＴ
Ｒ１に連なる１対の強誘電体キャパシタとＴＲ２に連な
る１対の強誘電体キャパシタで１ビットを記憶しても良
い。前者の場合には、ワード線ＷＬ１が選択されると、
ビット線ＢＬ２に図示しないダミーセルにより参照電位
が与えられ、ワード線ＷＬ２が選択されると、ビット線
ＢＬ１に図示しないダミーセルにより参照電位が与えら
れる。
【００３６】次に、ワード線ＷＬ１とワード線ＷＬ２を
独立に動作させ、各強誘電体キャパシタグループごとに
１ビットを記憶する方法として、図２に示したメモリ構
成による読み出しおよび書き込みを説明する。ここで、
ワード線ＷＬ１とプレート線ＰＬ１が選択され、ビット
線ＢＬ１がカラムとして選択された場合、メモリセルＣ
１＋Ｃ２にアクセスする場合を例として説明する。
【００３７】まず、読み出し動作について説明する。読
み出し動作の初期状態では、プレート線ＰＬ１〜ＰＬ４
とビット線ＢＬ１の電位はＶｃｃ／２に固定されてい
る。この状態で、ロウデコーダ２２により選択されたワ
ード線ＷＬ１にＶｃｃ＋αが印加されて、ノード電極Ｎ
Ｄ１に接続しているメモリセルＣ１＋Ｃ２、Ｃ３＋Ｃ
４、Ｃ５＋Ｃ６、およびＣ７＋Ｃ８が選択される。これ
により、トランジスタＴＲ１が導通状態となり、ノード
電極ＮＤ１がビット線ＢＬ１に接続される。次に、選択
されたプレート線ＰＬ１の電位がＶｃｃ／２から０Ｖに
切り換えられ、ビット線ＢＬ１が０Ｖにイコライズされ
た後、浮遊状態になる。
【００３８】そして、非選択のプレート線ＰＬ２〜ＰＬ
４の電位はＶｃｃ／２に固定された状態で、選択プレー
ト線ＰＬ１の電位が０Ｖから電源電圧Ｖｃｃレベルにな
る。このとき、選択プレート線ＰＬ１と接続されている
強誘電体キャパシタＣ１とＣ２とがノード電極ＮＤ１側
からプレート線ＰＬ１側に分極していれば（この分極状
態はデータ‘１’と規定する）、元の分極と反対方向に
電源電圧Ｖｃｃが印加されることになる。その結果、強
誘電体キャパシタＣ１とＣ２の分極状態が反転し、反転
電荷がビット線ＢＬ１に放出される。一方、強誘電体キ
ャパシタＣ１とＣ２がプレート線ＰＬ１側からノード電
極ＮＤ１側に分極していれば（この分極状態はデータ
‘０’と規定する）、分極方向と同方向の電圧が印加さ
れているため、反転電流が流れない。
【００３９】従って、ビット線ＢＬ１の電位上昇は、強
誘電体キャパシタＣ１とＣ２にデータ‘１’が記憶され
ている場合には大きく、データ‘０’が記憶されている
場合には小さくなる。一方、ビット線ＢＬ１と対をなす
ビット線ＢＬ２に対しては、図示しないダミーセルによ
り、データ‘１’の場合の電位上昇とデータ‘０’の場
合の電位上昇の中間の電位上昇が発生する。換言すれ
ば、データ‘１’の場合の電位上昇とデータ‘０’の場
合の電位上昇の中間の電位の参照電位がビット線ＢＬ２
に与えられる。
【００４０】次に、本実施形態に係る並列に接続する２
つのキャパシタＣ１とＣ２からなるメモリセルの場合
と、従来の１つのキャパシタからなるメモリセルの場合
において、ビット線ＢＬ１の電位上昇量の変化を例示す
る。強誘電体キャパシタＣ１とＣ２に‘１’が記録され
ていた場合は、分極状態が反転し、反転電荷によるビッ
ト線ＢＬ１の電位変化△Ｖ＋は次の式（１）で表され
る。また、‘０’が記録されていた場合は、分極状態が
変化せず、ビット線ＢＬ 1 の電位変化△Ｖ−は次の式
（２）で表される。 ΔＶ＋＝ Ｖｃｃ・〔Ｃ＋/｛(Ｍ−１)・Ｃ−＋Ｃ＋＋ＣＢＬ｝〕 …(１) ΔＶ−＝ Ｖｃｃ・〔Ｃ−/｛Ｍ・Ｃ−＋ＣＢＬ｝〕 …(２) ただし、式（１）、式（２）において、Ｃ＋はメモリセ
ルＣ１＋Ｃ２の分極状態が反転した場合の容量であり、
Ｃ−はメモリセルＣ１＋Ｃ２の分極状態が反転しない場
合の容量であり、ＣＢＬはビット線ＢＬ１の寄生容量で
ある。また、Ｍはビット線ＢＬ１に連なるプレート線本
数であり、図２においては、Ｍが４である。電源電圧Ｖ
ｃｃは３．３Ｖとする。
【００４１】従来のメモリセルにおいて、メモリセルが
単層の１キャパシタ、例えば、Ｃ１により構成される場
合は、Ｃ＋≒５００ｆＦ、Ｃ−≒１００ｆＦ、ＣＢＬ≒
１０００ｆＦ程度であるので、式（１）、式（２）よ
り、△Ｖ＋、△Ｖ−は、以下の程度である。 △Ｖ＋＝０．９２Ｖ △Ｖ−＝０．２４Ｖ 本実施形態において、メモリセルが２層のキャパシタ、
即ち、２つのキャパシタ（Ｃ１，Ｃ２）が並列に接続し
ているので、Ｃ＋、Ｃ−は倍になって、それぞれ１００
０ｆＦ、２００ｆＦとなる。ＣＢＬはビット線の寄生容
量なので、変化しない。従って、（１）式、（２）式よ
り、本実施形態の場合のビット線電圧上昇量△Ｖ＋、△
Ｖ−は、以下の程度となる。 △Ｖ＋＝１．２７Ｖ △Ｖ−＝０．３７Ｖ 即ち、電位の上昇量が大きく増大した。
【００４２】なお、１ビット線に連なるプレート線の本
数Ｍが大きくなる場合は、例えば、Ｍ＝８の場合、従来
のメモリ構成でビット線の電位上昇量は、△Ｖ＋＝０．
７５Ｖ、△Ｖ−＝０．１８Ｖとなるのに対して、本実施
形態のメモリ構成におけるビット線の電位上昇量は、△
Ｖ＋＝０．９７Ｖ、△Ｖ−＝０．２５Ｖとなり、電位の
上昇量が増大した。
【００４３】ビット線ＢＬ１とビット線ＢＬ２の上記の
電位の変動の差が、活性化されたセンスアンプ２４によ
り検出されて、信号が増幅される。これにより、メモリ
セルＣ１＋Ｃ２にデータ‘１’が記憶されていた場合に
は、ビット線ＢＬ１はＶｃｃに、ビット線ＢＬ２は０Ｖ
に駆動される。一方、メモリセルＣ１＋Ｃ２にデータ
‘０’が記憶されていた場合には、ビット線ＢＬ１は０
Ｖに、ビット線ＢＬ２はＶｃｃに駆動される。
【００４４】以上の読み出し動作において、データ
‘１’がメモリセルＣ１＋Ｃ２に記憶されていた場合に
は、一旦記憶データは破壊されているので、再書き込み
により、読み出し前の完全な状態に復帰する必要があ
る。具体的に、プレート線ＰＬ１の電位をＶｃｃから０
Ｖに切り換え、これにより、分極反転した強誘電体キャ
パシタＣ１とＣ２を再度分極反転させ、元のデータを再
度書き込む。すなわち、上述のセンスアンプ２４による
ビット線ＢＬ１，ＢＬ１２の駆動と、プレート線ＰＬ１
のＶｃｃから０Ｖへの切り換えにより、データ‘１’，
‘０’共にＶｃｃの印加電圧による再度書き込みが行わ
れ、読み出し前の完全な状態に復帰する。
【００４５】以上のように、選択プレート線ＰＬ１を駆
動することで、メモリセルＣ１＋Ｃ２のデータがセンス
アンプ２４に読み出され、増幅されて再書き込みされ
る。そして、選択カラムのセンスアンプ２４のデータの
みが図示しないＩ／Ｏ線に送られて出力される。
【００４６】強誘電体Ｃ１＋Ｃ２に対してデータを書き
込む場合は、ロウデコーダ２２により制御系からアドレ
スを指定され選択されたワード線ＷＬ１に対して電源電
圧Ｖｃｃ＋αが印加される。これにより、トランジスタ
ＴＲ１が導通状態に保持され、ＴＲ１に連なるメモリセ
ルＣ１＋Ｃ２、Ｃ３＋Ｃ４、Ｃ５＋Ｃ６、およびＣ７＋
Ｃ８が選択される。一方、非選択のワード線ＷＬ２の電
位は０Ｖに保持され、トランジスタＴＲ２は非導通状態
に保持される。
【００４７】この状態で、プレートデコーダ２３により
制御系からアドレスを指定され選択されたプレート線Ｐ
Ｌ１に対して０Ｖが印加され、続いて電源電圧Ｖｃｃが
印加される。また、非選択のプレート線ＰＬ２〜ＰＬ４
には、プレートデコーダ２３によりＶｃｃ／２が印加さ
れる。ここで、センスアンプ２４に所望のデータとし
て、たとえば、データ‘０’を書き込む場合、センスア
ンプ２４によりビット線ＢＬ１が０Ｖにドライブされ
る。このとき、プレート線ＰＬ１の電位は、電源電圧Ｖ
ｃｃレベルに保持されている。したがって、選択された
メモリセルＣ１＋Ｃ２の強誘電体キャパシタＣ１とＣ２
は、プレート電極からノード電極側に向かう分極状態と
なり、メモリセルＣ１＋Ｃ２にデータ‘０’が書き込ま
れる。そして、選択プレート線ＰＬ１の電位が０Ｖに切
り換えられても分極反転は起こらずデータ‘０’の記録
状態が保持される。
【００４８】一方、センスアンプ２４に所望のデータと
して、データ‘１’が書き込まれた場合、センスアンプ
２４によりビット線ＢＬ１がＶｃｃにドライブされる。
このとき、プレート線ＰＬ１の電位は、電源電圧Ｖｃｃ
レベルに保持されている。したがって、この場合に書き
込みは行われない。そして、選択プレート線ＰＬ１の電
位が０Ｖに切り換えられる。これにより、強誘電体キャ
パシタＣ１とＣ２は、ノード電極側からプレート電極側
に向かう分極状態となり、メモリセルＣ１＋Ｃ２にデー
タ‘１’が書き込まれる。
【００４９】メモリセルＣ１＋Ｃ２に所望のデータの書
きこみ動作が完了した後に、非選択セルへの再書き込み
（リフレッシュ動作）を行なう。
【００５０】本実施形態によれば、極小のメモリセル面
積を有する１Ｃ構造の強誘電体メモリにおいて、その極
小のメモリセル面積を保ちつつ、各メモリセルのキャパ
シタの有効面積は倍に増大し、従来と比べて、各メモリ
セルのキャパシタの容量、蓄積電荷も倍増し、センスア
ンプで得られる信号の電荷量は大きく増大する。これに
より、ＦｅＲＡＭの高集積化が可能となり、実用上、極
めて有用である。
【００５１】第２の実施形態 図３は、本実施形態に係る半導体記憶装置の一例となる
強誘電体メモリの構成を示す部分断面図であり、第１の
実施形態のメモリセルブロックを縦方向に１回折り返し
積層して形成されたものである。図３に示す強誘電体メ
モリは、半導体基板１、素子分離領域２、ドレイン・ソ
ース領域３、ゲート酸化膜４、ゲート電極（ワード線）
５、４つの強誘電体キャパシタの共通下部電極を兼ねて
いる第１のノード電極６、第１の強誘電体膜７、プレー
ト線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４を構成するプレー
ト電極８ａ，８ｂ，８ｃ，８ｄ、層間絶縁膜９、９ａ、
ビット線１０（ＢＬ１）、コンタクト・プラグ１１、１
２、第２の強誘電体膜１３、第２のノード電極１４、第
３の強誘電体膜１５、プレート電極１６ａ，１６ｂ，１
６ｃ，１６ｄ、第４の強誘電体膜１７、第３のノード電
極１８を有する。
【００５２】第１のノード電極６、第２のノード電極１
４、第３のノード電極１８、プレート電極８ａ，８ｂ，
８ｃ，８ｄ、およびプレート電極１６ａ，１６ｂ，１６
ｃ，１６ｄは、好ましくは、貴金属類Ｐｔ、Ｉｒ、Ｒ
ｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄのうち、少なくとも一つを
含む。或は、以上の貴金属類の酸化物をノード電極およ
びプレート電極に用いることができる。ここで、例え
ば、第１のノード電極６に膜厚１５０ｎｍのＩｒ膜を用
い、第２のノード電極１４、第３のノード電極１８、プ
レート電極８ａ，８ｂ，８ｃ，８ｄ、およびプレート電
極１６ａ，１６ｂ，１６ｃ，１６ｄには、膜厚１００ｎ
ｍのＩｒ膜を用いる。
【００５３】第１実施形態と同じように、本実施形態の
強誘電体薄膜の材料として、ＡＢＯ ３型ペロブス力イト
構造を有するＳｒＴｉＯ３、（Ｂａ，Ｓｒ）ＴｉＯ３、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔ
ｉ）Ｏ３、ＰｂＴｉＯ３、ＢａＴｉＯ３、ＬｉＮｂ
Ｏ３、ＬｉＴａＯ３、ＹＭｎＯ３、または、ビスマス系
層状ペロブス力イト構造化合物を含むＳｒＢｉ２Ｔａ２
Ｏ９、ＳｒＢｉ２Ｎｂ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎ
ｂ）２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、ＳｒＢｉ４Ｔｉ４Ｏ
１５、ＳｒＢｉ４（Ｔｉ，Ｚｒ）４Ｏ１５、Ｂｉ３Ｔｉ
ＮｂＯ９、Ｂｉ３ＴｉＴａＯ９、ＢａＢｉ２Ｔａ
２Ｏ９、ＢａＢｉ２Ｎｂ２Ｏ９を用いることができる。
ここで、一例として、第１の強誘電体薄膜７、第２の強
誘電体膜１３、第３の強誘電体薄膜１５、および、第４
の強誘電体薄膜１７に、膜厚１００ｎｍのＳＢＴ膜（Ｓ
ｒＢｉ２Ｔａ２Ｏ９）を用いる。
【００５４】図３に示すように、第１のノード電極６に
第１の強誘電体薄膜７が形成され、第１の強誘電体薄膜
７上に所定間隔においてプレート電極８ａ，８ｂ，８
ｃ，８ｄが形成され、プレート電極８ａ，８ｂ，８ｃ，
８ｄに第２の強誘電体薄膜１３が形成され、第２の強誘
電体薄膜１３上に第２のノード電極１４が形成されてい
る。さらに、第２のノード電極１４に第３の強誘電体薄
膜１５が形成され、第３の強誘電体薄膜１５に所定間隔
においてプレート電極１６ａ，１６ｂ，１６ｃ，１６ｄ
が形成され、プレート電極１６ａ，１６ｂ，１６ｃ，１
６ｄに第４の強誘電体薄膜１７が形成され、第４の強誘
電体薄膜１７上に第３のノード電極１８が形成されてい
る。第１のノード電極６は、コンタクト・プラグ１２に
よりドレイン・ソース領域３に接続され、トランジスタ
ＴＲ及びコンタクト・プラグ１１を介してビット線１０
（ＢＬ１）に接続されている。第１のノード電極６と、
第２のノード電極１４と、第３のノード電極１８とは、
電気的に接続されている。プレート電極８ａと１６ａ，
８ｂと１６ｂ，８ｃと１６ｃ，８ｄと１６ｄは、それぞ
れ電気的に接続されており、プレート線ＰＬ１，ＰＬ
２，ＰＬ３，ＰＬ４をそれぞれ構成する。
【００５５】図３に示すように、第１のノード電極６と
プレート電極８ａ、８ｂ、８ｃ、８ｄと第１の強誘電体
膜７と、また、プレート電極８ａ、８ｂ、８ｃ、８ｄと
第２のノード電極１４と第２の強誘電体膜１３と、ま
た、第２のノード電極１４とプレート電極１６ａ、１６
ｂ、１６ｃ、１６ｄと第３の強誘電体膜１５と、また、
プレート電極１６ａ、１６ｂ、１６ｃ、１６ｄと第３の
ノード電極１８と第４の強誘電体膜１７とが、それぞれ
４つのキャパシタも構成しており、４つのキャパシタを
有するキャパシタ層を４層形成している。第１のノード
電極６、第２のノード電極１４、第３のノード電極１８
は電気的に接続しており、また、プレート電極８ａと１
６ａ，８ｂと１６ｂ，８ｃと１６ｃ，８ｄと１６ｄも、
それぞれ電気的に接続しているため、例えば、プレート
電極８ａと１６ａについて，プレート電極８ａ上下の２
つのキャパシタ、プレート電極１６ａ上下の２つのキャ
パシタは並列に接続している。他のプレート電極対につ
いても同様である。本実施形態において、並列に接続し
ている４つのキャパシタが１ビットを記憶するメモリセ
ルを構成する。図３は、このようなキャパシタグループ
を４つ有し、最大４ビットのデータを記憶可能なメモリ
ブロックを示している。これらのセルは、コンタクト・
プラグ１２、トランジスタＴＲ及びコンタク・プラグ１
１を介してビット線（ＢＬ１）１０に接続されている。
【００５６】前述したように、図３に示された本実施形
態のメモリセルブロックは第１の実施形態のメモリブロ
ックを縦方向に１回折り返し積層して形成されたもので
ある。従って、本実施形態において、半導体基板上に１
ビットを記憶する平面的な領域（メモリセル）の面積
を、従来のメモリ構成のセル面積より増大することな
く、各メモリセルのキャパシタの有効面積は４倍に増大
する。そのため、従来と比べて、各メモリセルのキャパ
シタの容量や蓄積電荷は４倍に増え、センスアンプで得
られる信号の電荷量も増大する。
【００５７】図４は、図３に示したメモリセルブロック
から構成した強誘電体メモリの一例の等価回路である。
図４に示した強誘電体メモリは、図２に示した強誘電体
メモリと同じように、メモリセルアレイ２１、ロウデコ
ーダ２２、プレートデコーダ２３、センスアンプ（Ｓ／
Ａ）２４、カラムデコーダ２５により構成されている。
ただし、図４に示した強誘電体メモリの各メモリセル
は、並列に接続している４つの強誘電体キャパシタより
構成されている。各メモリセルを、各メモリセルにおけ
る並列に接続している４つの強誘電体キャパシタの記号
を用いて、Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４、Ｃ５＋Ｃ６＋Ｃ７
＋Ｃ８、Ｃ９＋Ｃ１０＋Ｃ１１＋Ｃ１２、Ｃ１３＋Ｃ１
４＋Ｃ１５＋Ｃ１６、および、Ｃ１７＋Ｃ１８＋Ｃ１９
＋Ｃ２０、Ｃ２１＋Ｃ２２＋Ｃ２３＋Ｃ２４、Ｃ２５＋
Ｃ２６＋Ｃ２７＋Ｃ２８、Ｃ２９＋Ｃ３０＋Ｃ３１＋Ｃ
３２とそれぞれ記す。
【００５８】第１の実施形態と同じように、図４におい
ては、一列に配列されているメモリセルＣ１＋Ｃ２＋Ｃ
３＋Ｃ４、Ｃ５＋Ｃ６＋Ｃ７＋Ｃ８、Ｃ９＋Ｃ１０＋Ｃ
１１＋Ｃ１２、Ｃ１３＋Ｃ１４＋Ｃ１５＋Ｃ１６におい
て、各強誘電体キャパシタの一方の電極が共通に一つの
ノード電極ＮＤ１に接続され、同一列に配置されたｎチ
ャネルＭＯＳトランジスタＴＲ１を介してビット線ＢＬ
１に接続されている。各キャパシタの他方の電極はそれ
ぞれプレート線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４に接続
されており、メモリセルＣ１＋Ｃ２＋Ｃ３＋Ｃ４、Ｃ５
＋Ｃ６＋Ｃ７＋Ｃ８、Ｃ９＋Ｃ１０＋Ｃ１１＋Ｃ１２、
およびＣ１３＋Ｃ１４＋Ｃ１５＋Ｃ１６の各々に対して
独立にデータの読出しと書き込みができるように構成さ
れている。
【００５９】メモリセルＣ１７＋Ｃ１８＋Ｃ１９＋Ｃ２
０、Ｃ２１＋Ｃ２２＋Ｃ２３＋Ｃ２４、Ｃ２５＋Ｃ２６
＋Ｃ２７＋Ｃ２８、及びＣ２９＋Ｃ３０＋Ｃ３１＋Ｃ３
２の列は、同じように、共通のノード電極ＮＤ２、およ
びトランジスタＴＲ２に接続されている。
【００６０】トランジスタＴＲ１のゲート電極がワード
線ＷＬ１に接続され、トランジスタＴＲ２のゲート電極
がワード線ＷＬ２に接続されている。ロウデコーダ２２
は、アドレスを指定されたワード線、図４の例ではＷＬ
１またはＷＬ２に、所定の電源電圧Ｖｃｃ＋α（αはト
ランジスタＴＲ１又はＴＲ２の閾値電圧以上の電圧）を
印加して、トランジスタＴＲ１又はＴＲ２を導通状態に
保持させる。
【００６１】プレートデコーダ２３は、データアクセス
時にアドレスを指定されたプレート線にアドレスを指定
されたメモリセルとなる強誘電体キャパシタにデータを
書き込み、または読み出し、かつ再書き込みが行なえる
ような所定電圧（０Ｖ，又はＶｃｃ）を印加し、非選択
のプレート線には所定電圧Ｖｃｃ／２を印加する。セン
スアンプ２４は、書き込み時あるいは読み出し時に、ビ
ット線ＢＬ１、ＢＬ２から読み出されたデータをラッチ
し、増幅し、再度書き込み（リフレッシュ動作）を行な
う。カラムデコーダ２５は、アドレス指定に応じてセン
スアンプの選択やセンスアンプにラッチされた読み出し
データの出力、書き込みデータの対応するセンスアンプ
への供給等を行なう。
【００６２】図４に示した強誘電体メモリの読出し及び
書きこみ動作は、図２に示した強誘電体メモリと同じよ
うに行なわれ、重複する説明は適宜に省略する。例え
ば、ワード線ＷＬ１とプレート線ＰＬ１が選択され、ビ
ット線ＢＬ１がカラムとして選択されて、メモリセルＣ
１＋Ｃ２＋Ｃ３＋Ｃ４のメモリセルを読出す場合は、読
み出し動作の初期状態では、プレート線ＰＬ１〜ＰＬ４
とビット線ＢＬ１の電位はＶｃｃ／２に固定されてい
る。この状態で、ロウデコーダ２２により選択されたワ
ード線ＷＬ１にＶｃｃ＋αが印加され、ノード電極ＮＤ
１に接続しているメモリセルＣ１＋Ｃ２＋Ｃ３＋Ｃ４、
Ｃ５＋Ｃ６＋Ｃ７＋Ｃ８、Ｃ９＋Ｃ１０＋Ｃ１１＋Ｃ１
２、およびＣ１３＋Ｃ１４＋Ｃ１５＋Ｃ１６が選択され
る。これにより、トランジスタＴＲ１が導通状態とな
り、ノード電極ＮＤ１がビット線ＢＬ１に接続される。
【００６３】次に、選択されたプレート線ＰＬ１の電位
がＶｃｃ／２から０Ｖに切り換えられ、ビット線ＢＬ１
が０Ｖにイコライズされた後、浮遊状態になる。そし
て、非選択のプレート線ＰＬ２〜ＰＬ４の電位はＶｃｃ
／２に固定されているままで、選択プレート線ＰＬ１の
電位を０Ｖから電源電圧Ｖｃｃレベルにする。このと
き、選択プレート線ＰＬ１に接続されている強誘電体キ
ャパシタＣ１、Ｃ２、Ｃ３およびＣ４がノード電極ＮＤ
１側からプレート線ＰＬ１側に分極していれば（データ
‘１’）、元の分極と反対方向に電源電圧Ｖｃｃが印加
されることになる。その結果、強誘電体キャパシタＣ
１、Ｃ２、Ｃ３とＣ４の分極状態が反転し、反転電荷が
ビット線ＢＬ１に放出される。一方、強誘電体キャパシ
タＣ１、Ｃ２、Ｃ３とＣ４がプレート線ＰＬ１側からノ
ード電極ＮＤ１側に分極していれば（データ‘０’）、
分極方向と同方向の電圧が印加されているため、反転電
流が流れない。
【００６４】従って、ビット線ＢＬ１の電位上昇は、強
誘電体キャパシタＣ１、Ｃ２、Ｃ３とＣ４にデータ
‘１’が記憶されている場合には大きく、データ‘０’
が記憶されている場合には小さくなる。
【００６５】次に、本実施形態に係る並列に接続してい
る４つのキャパシタからなるメモリセルの場合と、従来
の１つのキャパシタからなるメモリセルの場合におい
て、ビット線ＢＬ１の電位上昇量の変化を、第１の実施
形態で示した式（１）と（２）を用いて見積もりする。
【００６６】本実施形態において、各メモリセルが４つ
のキャパシタ（例えば、Ｃ１，Ｃ２、Ｃ３，Ｃ４）が並
列に接続しているので、式（１）と（２）における容量
Ｃ＋、Ｃ−は１つのキャパシタの４倍になり、Ｃ＋≒２
０００ｆＦ、Ｃ−≒４００ｆＦとなる。また、ＣＢＬ≒
１０００ｆＦ程度であり、電源電圧Ｖｃｃは３．３Ｖと
するので、式（１）と（２）より、本実施形態では、△
Ｖ＋＝１．５７Ｖ、△Ｖ−＝０．５１Ｖとなる。第１の
実施形態に示した１つのキャパシタの場合より、電位の
上昇量が大幅に増大する。
【００６７】なお、１ビット線に連なるプレート線の本
数Ｍ＝８の場合、本実施形態のメモリ構成におけるビッ
ト線の電位上昇量は、△Ｖ＋＝１．１４Ｖ、△Ｖ−＝
０．３１Ｖとなる。以降の動作説明は省略する。
【００６８】本実施形態によれば、１Ｃ構造の強誘電体
メモリの極小のメモリセルの面積を増大することなく、
各セルのキャパシタの有効面積は４倍に増大し、従来と
比べて、各セルのキャパシタの容量、蓄積電荷も４倍に
増大し、センスアンプで得られる信号の電荷量は大幅に
増大する。これにより、ＦｅＲＡＭの更なる高集積化が
可能となり、実用上、極めて有用である。
【００６９】第３の実施形態 図５は、本実施形態に係る半導体記憶装置の一例となる
強誘電体メモリの構成を示す部分断面図であり、第１の
実施形態に示されたメモリブロックを２つ重ね合わせて
形成されたものである。図５に示す強誘電体メモリは、
半導体基板１、素子分離領域２、ドレイン・ソース領域
３、５３、ゲート酸化膜４、５４、ゲート電極５、５５
（ワード線）、４つの強誘電体キャパシタの共通下部電
極を兼ねている第１のノード電極６、５６、第１の強誘
電体膜７、５７、プレート電極８ａ，８ｂ，８ｃ，８
ｄ、および５８ａ，５８ｂ，５８ｃ，５８ｄ、層間絶縁
膜９、９ａ、ビット線１０（ＢＬ１）、コンタクト・プ
ラグ１１、１２、５１、第２の強誘電体膜１３、６３、
第２のノード電極１４、６４を有する。
【００７０】図５に示すように、ワード線５、５５の間
の一方のドレイン・ソース領域３上の層間絶縁膜９に、
例えば、ポリシリコンからなるコンタクト・プラグ１１
が形成されており、該一方のドレイン・ソース領域３と
電気的に接続されている。コンタクト・プラグ１１上
に、ビット線１０が形成されている。他方のドレイン・
ソース領域３上の層間絶縁膜９に、例えば、ポリシリコ
ンからなるコンタクト・プラグ１２が形成されており、
他方のドレイン・ソース領域３と電気的に接続されてい
る。ドレイン・ソース領域５３上の層間絶縁膜９に、例
えば、ポリシリコンからなるコンタクト・プラグ５１が
形成されて、ドレイン・ソース領域５３と電気的に接続
されている。
【００７１】コンタクト・プラグ１２上に、第１のノー
ド電極６が形成されている。第１のノード電極６は、ト
ランジスタＴＲ１、及びコンタク・プラグ１１を介して
ビット線（ＢＬ１）１０に接続されている。第１のノー
ド電極６に第１の強誘電体薄膜７が形成されており、第
１の強誘電体薄膜７上に所定間隔においてプレート電極
８ａ，８ｂ，８ｃ，８ｄが形成されている。これらのプ
レート電極８ａ，８ｂ，８ｃ，８ｄはそれぞれプレート
線ＰＬ１、ＰＬ２、ＰＬ３，ＰＬ４を構成する。さら
に、プレート電極８ａ，８ｂ，８ｃ，８ｄに第２の強誘
電体薄膜１３が形成され、第２の強誘電体薄膜１３上に
第２のノード電極１４が形成されている。第１のノード
電極６と第２のノード電極１４とは電気的に接続されて
いる。
【００７２】第１のノード電極６とプレート電極８ａ，
８ｂ，８ｃ，８ｄと第１の強誘電体薄膜７とにより４つ
の強誘電体キャパシタが形成されており、プレート電極
８ａ，８ｂ，８ｃ，８ｄと第２のノード電極１４と第２
の強誘電体薄膜１３とにより４つの強誘電体キャパシタ
が形成されている。
【００７３】同様に、コンタクト・プラグ５１上に、第
１のノード電極５６が形成されている。第１のノード電
極５６は、トランジスタＴＲ２、及びコンタク・プラグ
５１を介してビット線（ＢＬ１）１０に接続されてい
る。第１のノード電極５６に第１の強誘電体薄膜５７が
形成されており、第１の強誘電体薄膜５７上に所定間隔
をおいてプレート電極５８ａ，５８ｂ，５８ｃ，５８ｄ
が形成されている。これらのプレート電極５８ａ，５８
ｂ，５８ｃ，５８ｄはそれぞれプレート線ＰＬ１、ＰＬ
２、ＰＬ３，ＰＬ４に接続されている。また、プレート
電極５８ａ，５８ｂ，５８ｃ，５８ｄに第２の強誘電体
薄膜６３が形成され、第２の強誘電体薄膜６３上に第２
のノード電極６４が形成されている。第１のノード電極
５６と第２のノード電極６４とは電気的に接続してい
る。
【００７４】第１のノード電極５６とプレート電極５８
ａ，５８ｂ，５８ｃ，５８ｄと第１の強誘電体薄膜５７
とにより４つの強誘電体キャパシタが形成されている。
また、プレート電極５８ａ，５８ｂ，５８ｃ，５８ｄと
第２のノード電極６４と第２の強誘電体薄膜６３とによ
り４つの強誘電体キャパシタが形成されている。
【００７５】第１のノード電極６から第２のノード電極
１４までの積層構造と、第１のノード電極５６から第２
のノード電極６４までの積層構造とは、図５のように、
縦方向（基板に垂直する方向）に互いに重なるように積
層されている。これにより、２つのメモリブロックは同
じ平面領域を占有しているので、メモリセル当たりの占
有する面積が半分近く小さくなり、集積度の更なる向上
を図ることができる。
【００７６】第１のノード電極６、５６、第２のノード
電極１４、６４、および、プレート電極８ａ，８ｂ，８
ｃ，８ｄと５８ａ，５８ｂ，５８ｃ，５８ｄは、好まし
くは、貴金属類Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、
Ｐｄのうち、少なくとも一つを含む。或は、以上の貴金
属類の酸化物をノード電極およびプレート電極に用いる
ことができる。
【００７７】前述の実施形態と同じように、本実施形態
の強誘電体薄膜の材料として、ＡＢＯ３型ペロブス力イ
ト構造を有するＳｒＴｉＯ３、（Ｂａ，Ｓｒ）Ｔｉ
Ｏ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ）（Ｚ
ｒ，Ｔｉ）Ｏ３、ＰｂＴｉＯ３、ＢａＴｉＯ３、ＬｉＮ
ｂＯ３、ＬｉＴａＯ３、ＹＭｎＯ３、または、ビスマス
系層状ペロブス力イト構造化合物を含むＳｒＢｉ２Ｔａ
２Ｏ９、ＳｒＢｉ２Ｎｂ２Ｏ ９、ＳｒＢｉ２（Ｔａ，Ｎ
ｂ）２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、ＳｒＢｉ４Ｔｉ４Ｏ
１５、ＳｒＢｉ４（Ｔｉ，Ｚｒ）４Ｏ１５、Ｂｉ３Ｔｉ
ＮｂＯ９、Ｂｉ３ＴｉＴａＯ９、ＢａＢｉ２Ｔａ
２Ｏ９、ＢａＢｉ２Ｎｂ２Ｏ９を用いることができる。
【００７８】例えば、第１のノード電極６、５６に膜厚
１５０ｎｍのＩｒ膜を用い、第２のノード電極１４、６
４、プレート電極８ａ，８ｂ，８ｃ，８ｄ、と５８ａ，
５８ｂ，５８ｃ，５８ｄには、膜厚１００ｎｍのＩｒ膜
を用いる。また、一例として、第１の強誘電体薄膜７、
５７、第２の強誘電体膜１３、６３に、膜厚１００ｎｍ
のＳＢＴ膜（ＳｒＢｉ２Ｔａ２Ｏ９）を用いる。
【００７９】第１の実施形態において説明したように、
コンタクト・プラグ１２上に形成された第１のノード電
極６、第１の強誘電体膜７、プレート電極８ａ、８ｂ、
８ｃ、８ｄ、第２の強誘電体膜１３、第２のノード電極
１４を含むメモリセルブロックは、並列に接続している
２つのキャパシタからなるメモリセルを４つ有し、最大
４ビットのデータを記憶可能である。
【００８０】同様に、コンタクト・プラグ５１上に形成
された第１のノード電極５６と、第１の強誘電体薄膜５
７と、プレート電極５８ａ，５８ｂ，５８ｃ，５８ｄ
と、第２の強誘電体薄膜６３と、第２のノード電極６４
とを含むメモリセルブロックは、並列に接続している２
つのキャパシタからなるメモリセルを４つ有し、最大４
ビットのデータを記憶可能である。
【００８１】即ち、本実施形態において、半導体基板上
に１ビットを記憶する平面的な領域（メモリセル）の面
積を、従来のメモリ構成におけるセル面積より増大する
ことなく、各セルのキャパシタの有効面積は２倍に増大
する。そのため、従来と比べて、各セルのキャパシタの
容量、蓄積電荷は２倍に増え、センスアンプで得られる
信号の電荷量は増大する。さらに、２つ、或いは、２つ
以上のメモリブロックを重ね合わせ、１つのメモリセル
あたりの平面的な面積はさらに縮小し、集積度をさらに
高める。
【００８２】図６は、図５に示したメモリセルブロック
から構成された強誘電体メモリの一例の等価回路であ
る。図６に示す強誘電体メモリにおいて、１対の強誘電
体キャパシタグループに相補的にデータを書きこむこと
で１ビットを記憶する。従って、図６に示す強誘電体メ
モリは、８ビットのデータを記憶する。
【００８３】図６に示すように、この強誘電体メモリに
おいては、同一方向にワード線ＷＬ１、ＷＬ２とプレー
ト線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４が配置され、これ
らと垂直に交差するようにビット線ＢＬ１、ＢＬ２が配
置されている。ワード線ＷＬ１、ＷＬ２はロウデコーダ
２２に接続され、プレート線ＰＬ１，ＰＬ２，ＰＬ３，
ＰＬ４はプレートデコーダ２３に接続されている。ま
た、ビット線ＢＬ１、ＢＬ２が１対となってセンスアン
プ２４に接続されている。
【００８４】ビット線ＢＬ１は、トランジスタＴＲ１、
ＴＲ２を介して、ノード電極ＮＤ１、ＮＤ２とそれぞれ
接続されている。ノード電極ＮＤ１には、４つのメモリ
セルが接続されている。該４つのメモリセルは、それぞ
れ並列に接続している２つの強誘電体キャパシタより構
成されている、即ち、Ｃ１とＣ２、Ｃ３とＣ４、Ｃ５と
Ｃ６、及びＣ７とＣ８は４つのメモリセルを構成してい
る。以降、該４つのメモリセルを、Ｃ１＋Ｃ２、Ｃ３＋
Ｃ４、Ｃ５＋Ｃ６、Ｃ７＋Ｃ８と記す。強誘電体キャパ
シタＣ１とＣ２、Ｃ３とＣ４、Ｃ５とＣ６、及びＣ７と
Ｃ８の各々の一方の電極がノード電極ＮＤ１に接続され
ている。Ｃ１とＣ２、Ｃ３とＣ４、Ｃ５とＣ６、及びＣ
７とＣ８の各々の他方の電極はプレート線ＰＬ１，ＰＬ
２，ＰＬ３，ＰＬ４に接続されている。同様に、ノード
電極ＮＤ２に、４つのメモリセルが接続されている。該
４つのメモリセルは、それぞれ並列に接続している２つ
の強誘電体キャパシタより構成されている、即ち、Ｃ９
とＣ１０、Ｃ１１とＣ１２、Ｃ１３とＣ１４、及びＣ１
５とＣ１６は４つのメモリセルを構成している。以降、
該４つのメモリセルを、Ｃ９＋Ｃ１０、Ｃ１１＋Ｃ１
２、Ｃ１３＋Ｃ１４、及びＣ１５＋Ｃ１６と記す。強誘
電体キャパシタＣ９とＣ１０、Ｃ１１とＣ１２、Ｃ１３
とＣ１４、及びＣ１５とＣ１６の各々の一方の電極がノ
ード電極ＮＤ２に接続されている。Ｃ９とＣ１０、Ｃ１
１とＣ１２、Ｃ１３とＣ１４、及びＣ１５とＣ１６の各
々の他方の電極がプレート線ＰＬ１，ＰＬ２，ＰＬ３，
ＰＬ４に接続されている。
【００８５】ビット線ＢＬ２についても同様に、トラン
ジスタＴＲ３、ＴＲ４を介して、ノード電極ＮＤ３、Ｎ
Ｄ４とそれぞれ接続されている。ノード電極ＮＤ３に
は、Ｃ１７とＣ１８、Ｃ１９とＣ２０、Ｃ２１とＣ２
２、及びＣ２３とＣ２４がそれぞれ並列に接続して構成
された４つのメモリセルが接続されている、以降、該４
つのメモリセルを、Ｃ１７＋Ｃ１８、Ｃ１９＋Ｃ２０、
Ｃ２１＋Ｃ２２、及びＣ２３＋Ｃ２４と記す。強誘電体
キャパシタＣ１７とＣ１８、Ｃ１９とＣ２０、Ｃ２１と
Ｃ２２、及びＣ２３とＣ２４の各々の一方の電極がノー
ド電極ＮＤ３に接続されている。強誘電体キャパシタＣ
１７とＣ１８、Ｃ１９とＣ２０、Ｃ２１とＣ２２、及び
Ｃ２３とＣ２４の各々の他方の電極はプレート線ＰＬ
１，ＰＬ２，ＰＬ３，ＰＬ４に接続されている。ノード
電極ＮＤ４には、Ｃ２５とＣ２６、Ｃ２７とＣ２８、Ｃ
２９とＣ３０、及びＣ３１とＣ３２がそれぞれ並列に接
続して構成された４つのメモリセルが接続されている。
該４つのメモリセルを、Ｃ２５＋Ｃ２６、Ｃ２７＋Ｃ２
８、Ｃ２９＋Ｃ３０、及びＣ３１＋Ｃ３２と記す。ノー
ド電極ＮＤ４には、強誘電体キャパシタＣ２５とＣ２
６、Ｃ２７とＣ２８、Ｃ２９とＣ３０、及びＣ３１とＣ
３２の各々の一方の電極が接続されている。Ｃ２５とＣ
２６、Ｃ２７とＣ２８、Ｃ２９とＣ３０、及びＣ３１と
Ｃ３２の各々の他方の電極がプレート線ＰＬ１，ＰＬ
２，ＰＬ３，ＰＬ４に接続されている。
【００８６】トランジスタＴＲ１、ＴＲ３のゲート電極
がワード線ＷＬ１に接続され、トランジスタＴＲ２、Ｔ
Ｒ４のゲート電極ワード線ＷＬ２に接続されている。ロ
ウデコーダ２２は、アドレスを指定されたワード線に、
所定の電源電圧Ｖｃｃ＋α（αはトランジスタの閾値電
圧以上の電圧）を印加して、トランジスタを導通状態に
保持させる。プレートデコーダ２３は、データアクセス
時にアドレスを指定されたプレート線ＰＬ１〜ＰＬ４に
アドレスを指定されたメモリセルとなる強誘電体キャパ
シタにデータを書き込み、または読み出し、かつ再書き
込みが行なえるために必要な電圧を印加し、非選択のプ
レート線には適切な電圧を印加する。センスアンプ２４
は、書き込み時あるいは読み出し時に、ビット線ＢＬ
１、ＢＬ２から読み出されたデータをラッチし、増幅
し、再書き込み（リフレッシュ動作）を行なう。カラム
デコーダ２５は、アドレス指定に応じてセンスアンプの
選択やセンスアンプにラッチされた読み出しデータの出
力、書き込みデータの対応するセンスアンプへの供給等
を行なう。
【００８７】次は、図６に示した強誘電体メモリの読出
し及び書きこみ動作を説明する。図６に示した強誘電体
メモリは、各メモリセル対がそれぞれ１ビットずつを相
補データとして記憶するようになっている。例えば、メ
モリセルＣ１＋Ｃ２とＣ１７＋Ｃ１８がそれぞれ１ビッ
トずつを相補データとして記憶する。ここで、メモリセ
ルＣ１＋Ｃ２とＣ１７＋Ｃ１８からデータを読み出す動
作を一例として説明する。以下の説明ではメモリセルＣ
１＋Ｃ２にデータ‘１’、メモリセルＣ１７＋Ｃ１８に
‘０’が書きこまれている状態とする。
【００８８】読み出し動作が始まる前には、全部のビッ
ト線、ワード線、プレート線が接地されている。読み出
しが開始されると、初期状態として、プレート線ＰＬ１
〜ＰＬ４とビット線ＢＬ１、ＢＬ２はＶｃｃ／２に固定
されている（Ｖｃｃは電源電圧）。この状態で、ロウデ
コーダ２２によりワード線ＷＬ１、ＷＬ２の電位がハイ
レベルにされ、トランジスタＴＲ１、ＴＲ２，ＴＲ３，
ＴＲ４が導通状態となる。これによって、ノード電極Ｎ
Ｄ１、ＮＤ２がビット線ＢＬ１に、ノード電極ＮＤ３、
ＮＤ４がビット線ＢＬ２にそれぞれ接続される。次に、
非選択ワード線ＷＬ２がロウレベルにされ、ＴＲ２、Ｔ
Ｒ４がオフ状態になり、非選択ノード電極ＮＤ２、ＮＤ
４が浮遊状態となる。
【００８９】次に、選択されたプレート線ＰＬ１の電位
がＶｃｃ／２から０Ｖに切り換えられ、ビット線ＢＬ
１、ＢＬ２が０Ｖにイコライズされた後、浮遊状態にな
る。そして、非選択のプレート線ＰＬ２〜ＰＬ４の電位
はＶｃｃ／２に固定されているままで、選択プレート線
ＰＬ１の電位を０Ｖから電源電圧Ｖｃｃレベルにする。
このとき、データ‘１’が記憶された強誘電体キャパシ
タＣ１とＣ２は、分極状態が反転し、反転電荷がビット
線ＢＬ１に放出され、ビット線ＢＬ１とＢＬ２間に電位
差が生じる。
【００９０】第１の実施形態と同じように、ビット線Ｂ
Ｌ１の電位上昇量の変化を見積る。強誘電体キャパシタ
Ｃ１とＣ２に‘１’が記録されていたので、分極状態が
反転し、反転電荷によるビット線ＢＬ１の電位変化△Ｖ
＋は第１の実施形態で説明した式（１）で表される。ま
た、ビット線ＢＬ１に連なるプレート線本数Ｍが４であ
り、電源電圧Ｖｃｃは３．３Ｖとする場合、ビット線Ｂ
Ｌ１の電圧上昇量△Ｖ＋は１．２７Ｖとなり、従来の１
キャパシタのメモリセルの場合の０．９２Ｖより大幅に
増大する。また、ビット線ＢＬ２の電位上昇量の変化
は、強誘電体キャパシタＣ１７とＣ１８に‘０’が記録
されていたので、分極状態が変化せず、ビット線ＢＬ２
の電位変化△Ｖ−は第１の実施形態で説明した式
（２）で表される。前記と同じ条件では、△Ｖ−は０．
３７Ｖとなり、従来の１キャパシタのメモリセルの場合
の０．２４Ｖより増大する。
【００９１】次に、センスアンプ２４を活性化して、デ
ータを読み出す。このとき、ビット線ＢＬ１の電位をＶ
ｃｃにし、ビット線ＢＬ２は０Ｖに駆動され、メモリセ
ルＣ１７＋Ｃ１８を‘０’を再書き込みし、そして、ビ
ット線ＢＬ１の電位を０Ｖにし、メモリセルＣ１＋Ｃ２
に‘１’を再書き込みし、読み出し前の完全な状態に復
帰される。次に、プレート線ＰＬ１、ＰＬ２、ＰＬ３、
ＰＬ４の電位は０Ｖにして、非選択ワード線ＷＬ２をハ
イレベルにし全部のノード電極を０Ｖにする。
【００９２】本実施形態によれば、１Ｃ構造の強誘電体
メモリの極小のメモリセルの面積を増大することなく、
各セルのキャパシタの有効面積は倍に増大し、従来と比
べて、各セルのキャパシタの容量、蓄積電荷は２倍に増
大し、センスアンプで得た信号の量は著しく増大した。
さらに、２つ、或いは、２つ以上のメモリブロックを重
ね合わせ、１つのメモリセルあたりの平面的な面積はさ
らに縮小し、集積度をさらに高める。これにより、Ｆｅ
ＲＡＭの更なる高集積化が可能となり、実用上、極めて
有用である。
【００９３】第４の実施形態 図７は、本実施形態に係る半導体記憶装置の一例となる
強誘電体メモリの構成を示す部分断面図であり、第２の
実施形態に示されたメモリブロックを２つ重ね合わせて
形成されたものである。図７に示す強誘電体メモリは、
半導体基板１、素子分離領域２、ドレイン・ソース領域
３、５３、ゲート酸化膜４、５４、ゲート電極５、５５
（ワード線）、４つの強誘電体キャパシタの共通下部電
極を兼ねている第１のノード電極６、５６、第１の強誘
電体膜７、５７、プレート電極８ａ，８ｂ，８ｃ，８
ｄ、および５８ａ，５８ｂ，５８ｃ，５８ｄ、層間絶縁
膜９、９ａ、ビット線１０（ＢＬ１）、コンタクト・プ
ラグ１１、１２、５１、第２の強誘電体膜１３、６３、
第２のノード電極１４、６４、第３の強誘電体膜１５、
７５、プレート電極１６ａ，１６ｂ，１６ｃ，１６ｄ、
と７６ａ，７６ｂ，７６ｃ，７６ｄ、第４の強誘電体膜
１７、７７、第３のノード電極１８、７８を有してい
る。
【００９４】次の説明では、前述した実施形態と重複す
る説明を適宜に省略する。図７に示すように、コンタク
ト・プラグ１２と電気的に接続された第１のノード電極
６は、トランジスタＴＲ１、及びコンタクト・プラグ１
１を介してビット線（ＢＬ１）１０に接続されている。
第１のノード電極６に、順次第１の強誘電体薄膜７、プ
レート電極８ａ，８ｂ，８ｃ，８ｄ、第２の強誘電体薄
膜１３、第２のノード電極１４が形成されている。第２
のノード電極１４に第３の強誘電体薄膜１５が形成さ
れ、第３の強誘電体薄膜１５に所定間隔をおいてプレー
ト電極１６ａ，１６ｂ，１６ｃ，１６ｄが形成され、プ
レート電極１６ａ，１６ｂ，１６ｃ，１６ｄに第４の強
誘電体薄膜１７が形成され、第４の強誘電体薄膜１７上
に第３のノード電極１８が形成されている。プレート電
極８ａと１６ａ，８ｂと１６ｂ，８ｃと１６ｃ，８ｄと
１６ｄは、それぞれ電気的に接続している。また、第１
のノード電極６と、第２のノード電極１４と、第３のノ
ード電極１８とは、電気的に接続している。
【００９５】同様に、コンタクト・プラグ５１と電気的
に接続された第１のノード電極５６は、トランジスタＴ
Ｒ２、及びコンタクト・プラグ１１を介してビット線
（ＢＬ１）１０に接続されている。第１のノード電極５
６に、順次第１の強誘電体薄膜５７、プレート電極５８
ａ，５８ｂ，５８ｃ，５８ｄ、第２の強誘電体薄膜６
３、第２のノード電極６４が形成されている。さらに、
第２のノード電極６４に第３の強誘電体薄膜７５が形成
され、第３の強誘電体薄膜７５に所定間隔においてプレ
ート電極７６ａ，７６ｂ，７６ｃ，７６ｄが形成され、
プレート電極７６ａ，７６ｂ，７６ｃ，７６ｄに第４の
強誘電体薄膜７７が形成され、第４の強誘電体薄膜７７
上に第３のノード電極７８が形成されている。プレート
電極５８ａと７６ａ，５８ｂと７６ｂ，５８ｃと７６
ｃ，５８ｄと７６ｄはそれぞれ電気的に接続している。
また、第１のノード電極５６と、第２のノード電極６４
と、第３のノード電極７８とは、電気的に接続してい
る。
【００９６】第２の実施形態において説明したように、
コンタクト・プラグ１２上に形成された第１のノード電
極６から第３のノード電極１８までの多層構造は、並列
に接続している４つのキャパシタからなるメモリセルを
４つ有し、最大４ビットのデータを記憶可能なメモリブ
ロックである。
【００９７】同じように、コンタクト・プラグ５１上に
形成された第１のノード電極５６から第３のノード電極
７８までの多層構造は、並列に接続している４つのキャ
パシタからなるメモリセルを４つ有し、最大４ビットの
データを記憶可能なメモリブロックである。
【００９８】第１のノード電極６から第３のノード電極
１８までの積層構造と、第１のノード電極５６から第３
のノード電極７８までの積層構造とは、図７のように、
縦方向（基板に垂直する方向）に互いに重なるように積
層されている。これにより、２つのメモリブロックは同
じ平面領域を占有しているので、メモリセル当たりの占
有する面積が半分近く小さくなり、集積度の向上を図る
ことができる。
【００９９】以上に説明したように、本実施形態におい
て、半導体基板上に、１ビットを記憶する平面的な領域
（メモリセル）の面積を、従来メモリ構成のセル面積よ
り増大することなく、各メモリセルのキャパシタの有効
面積は４倍に増大する。そのため、従来と比べて、各メ
モリセルのキャパシタの容量、蓄積電荷は４倍に増え、
センスアンプで得られる信号の電荷量は増大する。さら
に、２つ、或いは、２つ以上のメモリブロックを重ね合
わせ、１つのメモリセルあたりの平面的な面積はさらに
縮小し、集積度をさらに高める。
【０１００】本実施形態の強誘電体メモリを構成する材
料は選択は、前述した各実施形態と同じである。
【０１０１】図８は、図７に示したメモリセルブロック
から構成した強誘電体メモリの一例の等価回路である。
図８に示す強誘電体メモリの基本構成は、第３の実施形
態の強誘電体メモリとほぼ同じであり、ただし、１メモ
リセルは、４つのキャパシタが並列に接続して構成され
る。前述の実施形態と同じように、メモリセルからデー
タを読み出す場合は、分極状態が反転して反転電荷を放
出した場合のビット線の電位変化△Ｖ＋は、第１の実施
形態で説明した式（１）で表される。１つのビット線に
連なるプレート線本数Ｍが４、電源電圧Ｖｃｃは３．３
Ｖである場合は、分極反転によるビット線の電圧上昇量
△Ｖ＋は１．５７Ｖとなり、従来の１キャパシタのメモ
リセルの場合の０．９２Ｖより著しく増大している。ま
た、分極状態が反転して反転電荷を放出した場合のビッ
ト線の電位変化△Ｖ −は、第１の実施形態で説明した式
（２）で表される。前記と同じ条件では、△Ｖ−は０．
５１Ｖとなり、従来の１キャパシタのメモリセルの場合
の０．２４Ｖより増大している。
【０１０２】図８に示す強誘電体メモリの動作方法は、
第３の実施形態の強誘電体メモリと同じであり、説明を
省略する。
【０１０３】本実施形態によれば、１Ｃ構造の強誘電体
メモリの極小のメモリセルの面積を増大することなく、
各セルのキャパシタの有効面積は４倍に増大し、従来と
比べて、各セルのキャパシタの容量、蓄積電荷は４倍に
増大し、センスアンプで得た信号の量は著しく増大す
る。さらに、２つ、或いは、２つ以上のメモリブロック
を重ね合わせ、１つのメモリセルあたりの平面的な面積
はさらに縮小し、集積度をさらに高める。これにより、
ＦｅＲＡＭの更なる高集積化が可能となり、実用上、極
めて有用である。
【０１０４】第５の実施形態 本実施形態は、図１に示した強誘電体メモリの作製方法
の一例を示す。本実施形態においては、各ノード電極お
よびプレート電極の材料として、貴金属材料Ｉｒを用い
る。反応性の低い貴金属系材料を電極として用いる場合
は、ドライエッチングによる微細加工が非常に難しいた
め、その微細化にはダマシン法が適している。本実施形
態では、ダマシン法を用いて、各ノード電極およびプレ
ート電極を形成する。
【０１０５】まず、図９に示すように、第１の導電性の
シリコン基板１に、公知の方法に基づきＬＯＣＯＳ構造
を有する素子分離領域２を形成する。次に、シリコン基
板１の表面を酸化しゲート酸化膜４を形成する。そし
て、ポリシリコン層を例えばＣＶＤ法にて全面に堆積さ
せた後、フォトリソグラフィ技術及びエッチング技術に
よってポリシリコン層をパターニングし、ポリシリコン
から成るゲート電極５を形成する。次に、ゲート電極５
の両側に第２の導電性の不純物イオンを注入し、そして
注入された不純物の活性化処理を行ない、ソース・ドレ
イン領域３を形成する。これによって、トランジスタＴ
Ｒを形成する。なお、ゲート電極５はワード線を兼ねて
いる。
【０１０６】次に、トランジスタＴＲを被覆するように
例えば酸化シリコンからなる層間絶縁膜９をＣＶＤ法に
て形成する。そして、トランジスタＴＲの一方のソース
・ドレイン領域３と接触する層間絶縁膜９の部分で、公
知のフォトリソグラフィ法とドライエッチング法を用い
て、ビット線１０を形成するためのコンタクトホールを
穿ち、不純物を拡散したポリシリコンを埋め込んで、ポ
リシリコンプラグ１１を形成する。その後、公知のＣＭ
Ｐ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）法により、層間絶縁膜９とポリシリコン
プラグ１１表面を平坦化して、公知のＡｌ配線技術を用
いてビット線１０を形成する。
【０１０７】さらに、ビット線１０を被覆するように例
えば酸化シリコンからなる層間絶縁膜９をＣＶＤ法によ
りさらに堆積し、ＣＭＰ法により、層間絶縁膜９を平坦
化する。平坦化された層間絶縁膜９に、第１のノード電
極６の埋め込み部を形成する時のエッチングストッパー
層９１として、ＳｉＮ膜をＣＶＤ法により５０ｎｍ成膜
する。そして、トランジスタＴＲの他方のソース・ドレ
イン領域３と接触する層間絶縁膜９の部分で、同じ方法
でポリシリコンプラグ１２を形成する。その後ＣＭＰ法
により表面のポリシリコンを除去する。
【０１０８】ポリシリコンプラグ１２上にノード電極を
形成する前に、プラグ１２上保護膜としてのシリサイド
膜と拡散バリア膜を形成する。プラグ１２がポリシリコ
ンであるので、高温処理中に、ポリシリコンプラグ１２
からのシリコンの拡散によりプラグ１２上に次に形成す
る電極膜のシリサイド化と特性劣化、また、酸化反応に
よって、酸化シリコンなどの絶縁膜の形成が生じる。そ
れを防止するために、通常は、プラグ１２表面にシリサ
イド膜を形成する。また、高温で電極膜がプラグ１２と
の反応や、電極膜と強誘電体膜からプラグ１２への拡散
を防ぐために、通常、Ｔｉ、Ｔａ、または、Ｗを含む窒
化物または酸化物を用いて、プラグ１２と電極の間に拡
散バリア層を形成する。
【０１０９】具体的に、ドライエッチング技術によりプ
ラグ１２内のポリシリコンを１５０ｎｍエッチバック
し、プラグ１２上に、ＤＣマグネトロンスパッタ法、及
び公知のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ）法によりシリコンの拡散を防止するＣｏ
シリサイド膜９２を形成する。Ｃｏシリサイド膜９２の
上に、拡散バリア層としてＴｉＮ膜９３をＤＣマグネト
ロンスパッタ法により２００ｎｍ形成し、続いてＣＭＰ
法により表面のＴｉＮ膜を除去する。なお、エッチング
ストッパー層９１であるＳｉＮは、上記の各工程におい
て高い加工選択比があるため、この時点では殆ど削れて
いない。
【０１１０】続いて、図１０に示すように、第１のノー
ド電極６の埋め込み層としてＣＶＤ法により酸化シリコ
ンからなる層間絶縁膜９４を２００ｎｍ形成し、第１の
ノード電極６のパターンをリソグラフィー技術とドライ
エッチング技術により層間絶縁膜９４上に開口する。そ
して、この開口部に、第１のノード電極６としてＩｒ膜
を１５０ｎｍまでＤＣマグネトロンスパッタ法により堆
積する。外表面のＩｒ膜をＣＭＰ法により除去する。図
示しないが、上記の開口部に、Ｉｒ膜を堆積する前に、
Ｉｒ膜の密着層としてＩｒ−Ｈｆ膜を例えば２０ｎｍを
形成してよく、Ｉｒ膜を形成した後、表面のＩｒ−Ｈｆ
膜もＣＭＰ法により除去する。なお、図１１以降の工程
においてはエッチングストッパー層９１を図示しない。
【０１１１】続いて、図１１に示すように、第１のノー
ド電極６上に第１の強誘電体膜７を形成する。ここで、
一例として、第１の強誘電体膜７を膜厚１００ｎｍの強
誘電体ＳＢＴ膜（ＳｒＢｉ２Ｔａ２Ｏ９）とする。第１
のノード電極６上にＣＳＤ（Ｃｈｅｍｉｃａｌ Ｓｏｌ
ｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、強誘
電体薄膜ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）薄膜を形成す
る。使用したＳｏｌ−Ｇｅｌ前駆体溶液は市販のものを
用い、溶液中の金属組成比はＳｒ／Ｂｉ／Ｔａ＝０．８
／２．２／２．０である。公知のスピンコート法により
塗布した後、溶媒を揮発させるためにホットプレート上
で２５０゜Ｃ、５分間の加熱を行ない、続いて拡散炉を
用いて酸素雰囲気中で７００゜Ｃ、３０分の加熱を行な
う。この成膜工程を３回繰り返して、膜厚１００ｎｍの
強誘電体ＳＢＴ膜を成膜する。
【０１１２】次に、プレート電極８ａ，８ｂ、８ｃ、８
ｄの埋め込み層として、第１の強誘電体膜７上にＣＶＤ
法にて、酸化シリコンからなる絶縁膜９ａを形成する。
そして、絶縁膜９ａ上に、プレート電極８ａ，８ｂ、８
ｃ、８ｄのパターンをリソグラフィー技術とドライエッ
チング技術により形成する。そして、形成したプレート
電極のパターンに、第１の強誘電体膜７の上に、公知の
スパッタリング法により、膜厚１００ｎｍのＩｒ膜を埋
めこむ。その後、ＣＭＰ法により、表面に堆積したＩｒ
を研磨除去し、平坦化し、プレート電極８ａ，８ｂ、８
ｃ、８ｄを形成する。そして、公知のフォトリソグラフ
ィ法とドライエッチング法を用いて、形成した各電極を
所定の大きさに加工する。
【０１１３】続いて、図１２に示すように、前述した第
１の強誘電体膜７と同じ形成方法で、膜厚１００ｎｍの
ＳＢＴ膜を形成し、第２の強誘電体膜１３とする。そし
て、ＣＶＤ法により酸化膜からなる絶縁膜９ｂを形成
し、第２の強誘電体膜１３を被覆する。その後、絶縁膜
９ｂ上に、第２のノード電極１４のパターンと第２のノ
ード電極１４と第１のノード電極６とを接続するビアホ
ール１４ａを絶縁膜９ｂ上に形成する。そして、形成し
たパターンとビアホール１４ａに、公知のスパッタリン
グ法により、膜厚１００ｎｍのＩｒ膜を埋め込み、そし
て、ＣＭＰ法により、表面に堆積したＩｒを研磨除去し
て平坦化し、第１のノード電極６と接続している第２の
ノード電極１４を形成する。続いて、必要な配線層を形
成し、本実施形態の強誘電体メモリを形成する。
【０１１４】本実施形態は、第１の実施形態と同様な効
果を有する。
【０１１５】第６の実施形態 本実施形態は、図３に示した強誘電体メモリの作製方法
の一例を示す。まず、第５の実施形態と同じように、図
１１まで示した製造工程を実行する。図１２に示す工程
において第２のノード電極１４を形成した後、図１３に
示すように、第２のノード電極１４上に前述と同じ方法
で膜厚１００ｎｍの強誘電体ＳＢＴ膜（ＳｒＢｉ２Ｔａ
２Ｏ９）を形成し、第３の強誘電体膜１５とする。
【０１１６】次に、第３の強誘電体膜１５上にＣＶＤ法
にて、例えば、酸化シリコンからなる絶縁膜９ｃを第３
の強誘電体膜１５を被覆するように形成する。そして、
公知のダマシン法により、プレート電極１６ａ，１６
ｂ、１６ｃ、１６ｄを形成する。絶縁膜９ｃ上に、プレ
ート電極１６ａ，１６ｂ、１６ｃ、１６ｄ用の配線溝を
形成して、そして、形成した配線溝の、第３の強誘電体
膜１５の上に、公知のスパッタリング法により、膜厚１
００ｎｍのＩｒ膜を埋めこみ、プレート電極１６ａ，１
６ｂ、１６ｃ、１６ｄを形成する。その後、ＣＭＰ法に
より、溝の外に堆積したＩｒを研磨除去し、平坦化す
る。
【０１１７】続いて、前述と同じ形成方法で、膜厚１０
０ｎｍのＳＢＴ膜を形成し、第４の強誘電体膜１７とす
る。そして、ＣＶＤ法にて酸化膜からなる絶縁膜９ｄを
形成し、第４の強誘電体膜１７を被覆する。そして、公
知のフォトリソグラフィ法とドライエッチング法を用い
て、形成した各電極を所定の大きさに加工する。
【０１１８】その後、公知のデュアルダマシン法によ
り、絶縁膜９ｄ上に第３のノード電極１８を形成する。
まずは、第３のノード電極１４用の配線溝と第３のノー
ド電極１８を第２のノード電極１４と接続するビアホー
ル１８ａを絶縁膜９ｄ上に形成する。そして、形成した
配線溝とビアホール１８ａに、公知のスパッタリング法
により、膜厚１００ｎｍのＩｒ膜を埋め込み、第２のノ
ード電極１４と接続している第３のノード電極１８を形
成する。その後、必要な配線層を形成し、本実施形態の
強誘電体メモリを形成する。
【０１１９】本実施形態は、第２の実施形態と同様な効
果を有する。
【０１２０】第７の実施形態 本実施形態は、図５、及び図７に示した強誘電体メモリ
の製造方法の例を示す。図５に示した強誘電体メモリを
製造する時は、まず、図１４に示すように、半導体基板
１の所定領域に、トランジスタＴＲ１，ＴＲ２を第５の
実施形態で説明したＭＯＳＦＥＴ形成工程により形成す
る。そして、トランジスタＴＲ１とＴＲ２の間のソース
・ドレイン領域３及び両側のソース・ドレイン領域５３
と３に、ポリシリコンプラグ１１及びビット線１０、そ
して、ポリシリコンプラグ１２と５１を形成する。続い
て、第５の実施形態と同じ製造工程で、ポリシリコンプ
ラグ１２上に順次第１のノード電極６、第１の強誘電体
薄膜７、プレート電極８ａ，８ｂ，８ｃ，８ｄ、第２の
強誘電体薄膜１３、第２のノード電極１４を形成する。
そして、ポリシリコンプラグ５１の上端を形成し、ポリ
シリコンプラグ５１上に、第１のノード電極６から第２
のノード電極１４までの積層構造と重なるように、第１
のノード電極５６を形成する。形成方法は前記と同じで
ある。その後、第１のノード電極５６上に、順次第１の
強誘電体薄膜５７、プレート電極５８ａ，５８ｂ，５８
ｃ，５８ｄ、第２の強誘電体薄膜６３、第２のノード電
極６４を形成する。その後、必要な配線層を形成し、図
５の強誘電体メモリを形成する。
【０１２１】図７に示した強誘電体メモリを製造する時
は、まず、図１５に示すように、半導体基板１の所定領
域に、トランジスタＴＲ１，ＴＲ２を前記と同じ方法で
形成し、トランジスタＴＲ１とＴＲ２の間のソース・ド
レイン領域３及び両側のソース・ドレイン領域５３と３
に、ポリシリコンプラグ１１及びビット線１０、そし
て、ポリシリコンプラグ１２と５１を形成する。続い
て、第５と第７の実施形態と同じ製造工程で、ポリシリ
コンプラグ１２上に順次第１のノード電極６、第１の強
誘電体薄膜７、プレート電極８ａ，８ｂ，８ｃ，８ｄ、
第２の強誘電体薄膜１３、第２のノード電極１４、第３
の強誘電体薄膜１５、プレート電極１６ａ，１６ｂ，１
６ｃ，１６ｄ、第４の強誘電体薄膜１７、第３のノード
電極１８を形成する。そして、ポリシリコンプラグ５１
の上端を形成し、ポリシリコンプラグ５１上に、第１の
ノード電極６から第３のノード電極１８までの積層構造
と重なるように、第１のノード電極５６を形成する。形
成方法は前記と同じである。その後、第１のノード電極
５６上に、順次第１の強誘電体薄膜５７、プレート電極
５８ａ，５８ｂ，５８ｃ，５８ｄ、第２の強誘電体薄膜
６３、第２のノード電極６４、第３の強誘電体薄膜７
５、プレート電極７６ａ，７６ｂ，７６ｃ，７６ｄ、第
４の強誘電体薄膜７７、第３のノード電極７８を形成す
る。その後、必要な配線層を形成し、図７の強誘電体メ
モリを形成する。以上の製造工程において、ダマシン法
を用いるためのエッチングストッパー層、及びプラグ上
のＣｏシリサイド膜と拡散バリア層も形成するが、その
説明と図解は省略している。
【０１２２】本実施形態は、第３、第４の実施形態と同
様な効果を有する。
【０１２３】以上、本発明を好ましい実施の形態に基づ
き説明したが、本発明は以上に説明した実施の形態に限
られるものではなく、本発明の要旨を逸脱しない範囲
で、種々の改変が可能である。本発明において説明した
半導体記憶装置、読出しと書きこみ方法、およびその作
製方法は例示であり、適宜に変更することが可能であ
る。上記の実施形態において、共通ノード電極、強誘電
体絶縁膜、プレート電極からなるキャパシタ層を２層と
４層形成する例を述べたが、本発明はこれに限らず、原
理的に３層、５層、何層でも可能である。また、第３と
第４の実施形態において、２つのキャパシタ層の積層構
造を積み重ねる例を述べたが、複数個のキャパシタ積層
構造を積み重ねても何の支障もない。
【０１２４】
【発明の効果】本発明によれば、強誘電体キャパシタを
積み重ねることによって、メモリセルは、２つまたは２
つ以上のキャパシタが並列に電気的に接続する構造とな
る。これによって、極小のメモリセル面積を有する１Ｃ
構造の強誘電体メモリにおいて、その極小のメモリセル
面積を増大させることなく強誘電体キャパシタの有効面
積とキャパシタの容量を２倍以上に増加させて、読み出
し信号の電荷量を大幅に増加させることが可能となる。
さらに、２つ、或いは、２つ以上のメモリブロックを重
ね合わせることから、１つのメモリセルあたりの平面的
な面積はさらに縮小し、集積度をさらに高める。これに
よって、強誘電体メモリの更なる高集積化が可能とな
り、実用上、極めて有用である。
【図面の簡単な説明】
【図１】第１の実施形態の半導体記憶装置の構成の一例
を示す断面図である。
【図２】第１の実施形態の半導体記憶装置の等価回路の
一例を示す回路図である。
【図３】第２の実施形態の半導体記憶装置の構成の一例
を示す断面図である。
【図４】第２の実施形態の半導体記憶装置の等価回路の
一例を示す回路図である。
【図５】第３の実施形態の半導体記憶装置の構成の一例
を示す断面図である。
【図６】第３の実施形態の半導体記憶装置の等価回路の
一例を示す回路図である。
【図７】第４の実施形態の半導体記憶装置の構成の一例
を示す断面図である。
【図８】第４の実施形態の半導体記憶装置の等価回路の
一例を示す回路図である。
【図９】第５の実施形態に係る図１に示す半導体記憶装
置の製造方法を説明する断面図である。
【図１０】図９に続き、第５の実施形態に係る半導体記
憶装置の製造方法を説明する断面図である。
【図１１】図１０に続き、第５の実施形態に係る半導体
記憶装置の製造方法を説明する断面図である。
【図１２】図１１に続き、第５の実施形態に係る半導体
記憶装置の製造方法を説明する断面図である。
【図１３】第６の実施形態に係る図３に示す半導体記憶
装置の製造方法を説明する断面図である。
【図１４】第７の実施形態に係る図５に示す半導体記憶
装置の製造方法を説明する断面図である。
【図１５】第７の実施形態に係る図７に示す半導体記憶
装置の製造方法を説明する断面図である。
【符号の説明】 １…シリコン基板、２…素子分離領域、３…ソース・ド
レイン領域、４…ゲート酸化膜、５…ゲート電極、６…
第１のノード電極、７…第１の強誘電体膜、８ａ，８
ｂ，８ｃ，８ｄ…プレート線ＰＬ１，ＰＬ２，ＰＬ３，
ＰＬ４、９、９ａ，９ｂ、９ｃ、９ｄ…絶縁層、１０…
ビット線、１１、１２…コンタクト・プラグ、１３…第
２の強誘電体膜、１４…第２のノード電極、１４ａ…ビ
アホール、１５…第３の強誘電体膜、１６ａ，１６ｂ，
１６ｃ，１６ｄ…プレート電極、１７…第４の強誘電体
膜、１８…第３のノード電極、１８ａ…ビアホール、２
１…メモリセルアレイ、２２…ロウデコーダ、２３…プ
レートデコーダ、２４…センスアンプ、２５…カラムデ
コーダ、５３…ソース・ドレイン領域、５４…ゲート酸
化膜、５５…ゲート電極、５６…第１のノード電極、５
７…第１の強誘電体膜、５８ａ，５８ｂ，５８ｃ，５８
ｄ…プレート線、９、９ａ，９ｂ、９ｃ、９ｄ…絶縁
層、５１…コンタクト・プラグ、６３…第２の強誘電体
膜、６４…第２のノード電極、７５…第３の強誘電体
膜、７６ａ，７６ｂ，７６ｃ，７６ｄ…プレート電極、
７７…第４の強誘電体膜、７８…第３のノード電極、９
１…エッチングストッパー層、９２…Ｃｏシリサイド
膜、９３…拡散バリア層、９４…絶縁膜。
【手続補正書】
【提出日】平成１５年４月１６日（２００３．４．１
６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】半導体記憶装置及びその製造方法
【特許請求の範囲】
【請求項３】前記積層された２つのキャパシタは、同一
の前記プレート電極、または、同一の前記共通ノード電
極を共有する請求項２記載の半導体記憶装置。
【請求項７】前記積層された２つのキャパシタは、同一
の前記プレート電極、または、同一の前記共通ノード電
極を共有する請求項６記載の半導体記憶装置。
【請求項１１】複数層形成された前記プレート電極にお
いて、同一の記憶手段に属する個々のプレート電極はそ
れぞれ接続されている請求項１０に記載の半導体記憶装
置の製造方法。
【請求項１２】メモリセルを選択するＭＩＳトランジス
タと、前記ＭＩＳトランジスタの一方の不純物拡散領域
に接続されたＮ個（Ｎは自然数である，Ｎ＞１）の記憶
手段と、前記ＭＩＳトランジスタの他方の不純物拡散領
域と電気的に接続するビット線とを備え、前記各記憶手
段は電気的に並列に接続されたＭ個（Ｍは自然数であ
る，Ｍ＞１）のキャパシタを含むメモリブロックを複数
有し、異なる前記メモリブロックのそれぞれの前記Ｎ個
の記憶手段が互いに重なり合うように複数層に積層され
た半導体記憶装置の製造方法であって、 半導体基板上に複数のＭＩＳトランジスタを形成する工
程と、 前記各ＭＩＳトランジスタを含む前記半導体基板を覆う
絶縁膜に、前記各ＭＩＳトランジスタの一方の不純物拡
散領域に達する第１の導電性コンタクト・プラグと、前
記各ＭＩＳトランジスタの他方の不純物拡散領域に達す
る第２の導電性コンタクト・プラグを形成する工程と、 前記各第１の導電性コンタクト・プラグに接続する前記
Ｎ個の記憶手段を形成する記憶手段形成工程と、 前記各第２の導電性コンタクト・プラグと接続するビッ
ト線を形成する工程とを有し、 異なる前記ＭＩＳトランジスタに接続する前記Ｎ個の記
憶手段を互い重なり合うように形成する。半導体記憶装
置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タを有する半導体記憶装置に関するものであり、特に、
高集積化且つ大容量化が可能な半導体記憶装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】近年、自発分極という特異な電気特性を
有する強誘電体を利用した不揮発性メモリ素子(強誘電
体メモリ素子)（ＦｅＲＡＭ）（ＵＳＰ４８７３６６
４）は、その高速書き込み/読み出し、低電圧動作等の
特徴から、従来の不揮発性メモリのみならず、ＳＲＡＭ
(スタティックＲＡＭ)やＤＲＡＭ等の殆どのメモリに置
き換わる可能性を秘めており、多くの研究が進められて
いる。
【０００３】強誘電体の自発分極特性を利用したメモリ
は、強誘電体キャパシタに選択トランジスタを付加した
１トランジスタ＋１キャパシタ（１Ｔ／１Ｃ）構造を有
するメモリセルが多く使われている。このタイプのＦｅ
ＲＡＭは、通常のＤＲＡＭ型メモリセルのメモリキャパ
シタ材料を常誘電体から強誘電体へ置き換えたものであ
る。
【０００４】強誘電体材料としては、ＰＺＴ（Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ ３）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，
Ｔｉ）Ｏ３ ）などのＡＢＯ３型のペロブスカイト結晶構
造を持つ鉛系酸化物材料、また、ＳＢＴ（ＳｒＢｉ２Ｔ
ａ２Ｏ９ ）などのビスマス層状構造化合物材料が開発さ
れている。特に、ＳＢＴは繰り返し分極反転後の特性劣
化が見られないという優れた疲労特性（ＰＣＴ／ＵＳ９
２／１０５４２）、および、分極が飽和する電界が小さ
く、低電圧動作に有利であるという優れた分極飽和特性
を示す。
【０００５】ＦｅＲＡＭはＤＲＡＭを代替し、幅広く応
用するには、ＤＲＡＭ並みの高集積度および大容量化が
必要である。しかし、上記の１Ｔ１Ｃ型のメモリセル構
造を採るＦｅＲＡＭを高集積度化するのは困難である。
【０００６】高集積度のために、メモリのセル面積を縮
小する必要がある。メモリセルは１ビットのデータを記
憶する領域であり、その理論上のセル面積の最小値は、
該領域で交差する所定数のワード線とビット線が最短ピ
ッチで配置される場合に占有している領域の面積とされ
ている。１Ｔ１Ｃ構造のＦｅＲＡＭは、通常１ビットあ
たりワード線１本、ビット線２本を有し、そのワード線
とビット線が最短ピッチで配置される場合に、半導体加
工の最小設計寸法（Ｄｅｓｉｇｎ Ｒｕｌｅ）をＦとす
れば、理論上のＦｅＲＡＭの最小セル面積はＤＲＡＭと
同様に８Ｆ２となる事が一般的に知られている。実際
に、以上のＦｅＲＡＭの１ビットの記憶領域では、トラ
ンジスタと強誘電体キャパシタを２個ずつ有し、また、
ワード線とビット線の他に、プレート線を設置する必要
があるので、ワード線とビット線を最小ピッチで配置す
ることが不可能であり、実際のセル面積は８Ｆ２より大
きい。一方、同じ半導体不揮発性メモリであるフラッシ
ュメモリは、メモリセルにおいてトランジスタを一つし
か有しないので、最小セル面積４Ｆ２と小さい。
【０００７】ＦｅＲＡＭを高集積化、大容量化を実現す
るために、近年、フラッシュメモリのように一つの素子
で構成されるメモリセルの開発がなされてきた。たとえ
ば、特開平９−１１６１０７号公報（文献１と呼ぶ）と
特開２０００−３４９２４８号公報（文献２と呼ぶ）に
開示されているＦｅＲＡＭでは、選択トランジスタを介
してビット線に接続された共通ノード電極に複数の強誘
電体キャパシタを接続し、１個の強誘電体キャパシタが
１ビットを記憶するメモリセルとして機能し、いわゆる
１Ｃ（１キャパシタ）構造の強誘電体メモリを実現し、
理論上は、フラッシュメモリと同等の最小セル面積４Ｆ
２を可能としている。さらに、特願２０００−１５６０
８９号明細書（文献３と呼ぶ）に提案されているよう
に、上記共通ノード電極に複数の強誘電体キャパシタを
形成した１Ｃ構造を２層以上に積層した強誘電体メモリ
は、更なる高集積度ができ、例えば、理論上の最小セル
面積は２〜４Ｆ２が可能となっている。実際のセル面積
は半導体の最小設計寸法Ｆで決めるので、その最小設計
寸法Ｆをリソグラフィーを中心とする微細加工技術の進
展に伴い縮小することは、これまで集積回路を高集積化
するために最も重要な手法である。
【０００８】
【発明が解決しようとする課題】しかしながら、高集積
化が進み、素子の設計に用いられる最小設計寸法が小さ
くなってくると、一つの強誘電体キャパシタの面積が小
さくなり、キャパシタの容量／蓄積電荷量も小さくな
り、センスアンプでセンスするのに十分な信号量が得ら
れなくなり、メモリ動作の誤動作の原因となるという問
題が従来からＦｅＲＡＭと同じ構造を有するＤＲＡＭに
おいても存在しており、高集積化を求められるＦｅＲＡ
Ｍにとって問題となっている。
【０００９】一般的に、この問題を解決するために、キ
ャパシタの下部電極構造を立体的にして有効的なキャパ
シタ面積を大きくする方法が採られている。既に高集積
化を実現しているＤＲＡＭについて、例えば、特開平６
−２９４８２号公報（文献４と呼ぶ）で開示されている
ＤＲＡＭのメモリセルにおいて、キャパシタを３次元で
積層し、キャパシタの表面積を最大化することを図っ
た。しかし、強誘電体薄膜のような結晶性の多元素系薄
膜の場合には立体的な構造の下部電極上に均一な薄膜を
形成することが非常に困難であり、未だに実用化される
見通しは立っていない。
【００１０】従来は、ＦｅＲＡＭに適用でき、高集積度
の要求を満足しながらキャパシタの容量を増大させる方
法の開発がなされている。考え方として、ＤＲＡＭと同
じように、例えば、１Ｔ１Ｃ構造の強誘電体メモリにお
いて、立体的にすることで、キャパシタの有効面積を増
加させる。次に、強誘電体キャパシタの有効面積を増大
する従来技術を例示する。
【００１１】例えば、特開平７−８６５２８号公報（文
献５と呼ぶ）で開示されている強誘電体キャパシタは多
層キャパシタ構造にすることにより、キャパシタ占有面
積を増加させることなく、等価的にキャパシタ面積を増
大することができ、安定に信号量を確保することが可能
となった。
【００１２】また、特開平１０−２４２４１０号公報
（文献６と呼ぶ）で開示されている１Ｔ１Ｃ構造を有す
る強誘電体メモリセルにおいて、選択トランジスタの上
下に第１のキャパシタと第２のキャパシタを設けること
から、セル面積を増加させることなく、１メモリセルに
おけるキャパシタ部全体の面積を増加させることができ
る。
【００１３】しかしながら、文献５および文献６に開示
された強誘電体メモリセルは１Ｔ１Ｃの構造を有するの
で、セル面積そのものは大きく、高集積度が困難であっ
た。極小のセル面積を得られる文献１、文献２、及び文
献３に開示された高集積度可能な、１Ｃ構造を有する強
誘電体メモリについては、キャパシタの有効面積を増加
させる方法が開示されていない。
【００１４】本発明は、上記課題を鑑みてなされたもの
であり、極小のセル面積を保ちつつ、メモリセルにおけ
るキャパシタの有効面積を増加し、十分な読み出し信号
量を確保し、更なる高集積度化が可能な半導体記憶装置
及びその製造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の観点に係る半導体記憶装置は、メモ
リセルを選択するＭＩＳトランジスタと、前記ＭＩＳト
ランジスタの一方の不純物拡散領域と電気的に接続され
た共通ノード電極と、前記ＭＩＳトランジスタの他方の
不純物拡散領域と電気的に接続されたビット線と、前記
共通ノード電極と接続された複数の記憶手段とを有し、
前記各記憶手段は、互いに電気的に並列に接続された複
数のキャパシタを含む。
【００１６】好適には、前記複数の記憶手段は、前記共
通ノード電極と、該共通ノード電極と対向するプレート
電極層から形成される複数のプレート電極と、前記共通
ノード電極および前記プレート電極に挟まれた誘電体膜
とで形成される複数のキャパシタが積層された積層構造
を有し、積層された２つの前記キャパシタ層において、
一方の前記キャパシタに対し他方の前記キャパシタを構
成する前記共通ノード電極、前記誘電体膜、および前記
プレート電極が逆順に配置される。
【００１７】上記目的を達成するために、本発明の第２
の観点に係る半導体記憶装置は、メモリセルを選択する
ＭＩＳトランジスタと、前記ＭＩＳトランジスタの一方
の不純物拡散領域と電気的に接続された共通ノード電極
と、前記ＭＩＳトランジスタの他方の不純物拡散領域と
電気的に接続されたビット線と、前記共通ノード電極と
接続された複数の記憶手段とを含むメモリブロックを複
数有し、前記各記憶手段は、電気的に並列に接続された
複数のキャパシタを含み、異なる前記メモリブロックの
それぞれの前記共通ノード電極は、互いに重なり合うよ
うに複数層に積層されている。好適には、前記各メモリ
ブロックの前記複数の記憶手段は、前記共通ノード電極
と、該共通ノード電極と対向するプレート電極層から形
成される複数のプレート電極と、前記共通ノード電極お
よび前記プレート電極層に挟まれた共通の誘電体膜とで
形成された複数のキャパシタが積層された積層構造を有
し、積層された２つの前記キャパシタ層において、一方
の前記キャパシタに対し他方の前記キャパシタを構成す
る前記共通ノード電極、前記誘電体膜、および前記プレ
ート電極が逆順に配置される。
【００１８】上記目的を達成するために、本発明の第３
の観点に係る半導体記憶装置の製造方法は、メモリセル
を選択するＭＩＳトランジスタと、前記ＭＩＳトランジ
スタの一方の不純物拡散領域に接続されたＮ個（Ｎは自
然数である）の記憶手段と、前記ＭＩＳトランジスタの
他方の不純物拡散領域と電気的に接続するビット線とを
有し、前記各記憶手段は、電気的に並列に接続されたＭ
個（Ｍは自然数である）のキャパシタを含む半導体記憶
装置の製造方法であって、半導体基板上に前記ＭＩＳト
ランジスタを形成する工程と、前記ＭＩＳトランジスタ
を含む前記半導体基板を覆う絶縁膜に、前記ＭＩＳトラ
ンジスタの一方の不純物拡散領域に達する第１の導電性
コンタクト・プラグと、前記ＭＩＳトランジスタの他方
の不純物拡散領域に達する第２の導電性コンタクト・プ
ラグを形成する工程と、前記第１の導電性コンタクト・
プラグに接続する前記Ｎ個の記憶手段を形成する工程
と、前記第２の導電性コンタクト・プラグと接続するビ
ット線を形成する工程とを有する。
【００１９】前記記憶手段を形成する工程は、前記第１
の導電性コンタクト・プラグに接続する第１の共通ノー
ド電極を形成する工程と、前記第１の共通ノード電極に
第１の誘電体薄膜を形成する第１の工程と、前記第１の
誘電体薄膜にＮ個のプレート電極を有する第１のプレー
ト電極層を形成する第２の工程と、前記第１のプレート
電極層上に第２の誘電体薄膜を形成する第３の工程と、
前記第２の誘電体薄膜上に前記第１の共通ノード電極と
導通する第２の共通ノード電極を形成する第４の工程
と、前記記憶手段を構成するＭ個のキャパシタにおい
て、Ｍは偶数でありかつＭ＞２の場合は、前記第４の工
程で形成された前記第２の共通ノード電極を前記第１の
工程で形成された前記第１の共通ノード電極として、前
記第１の工程、前記第２の工程、前記第３の工程、及び
前記第４の工程をさらに（Ｍ／２−１）回実行し、Ｍは
奇数である場合は、前記第４の工程で形成された前記第
２の共通ノード電極を前記第１の工程で形成された前記
第１の共通ノード電極として、前記第１の工程、前記第
２の工程、前記第３の工程、及び前記第４の工程をさら
に（（Ｍ−１）／２−１）回実行した後に、前記第１の
工程と前記第２の工程をさらに実行する第５の工程とを
有する。
【００２０】上記目的を達成するために、本発明の第４
の観点に係る半導体記憶装置の製造方法は、メモリセル
を選択するＭＩＳトランジスタと、前記ＭＩＳトランジ
スタの一方の不純物拡散領域に接続されたＮ個（Ｎは自
然数である）の記憶手段と、前記ＭＩＳトランジスタの
他方の不純物拡散領域と電気的に接続するビット線とを
備え、前記各記憶手段は電気的に並列に接続されたＭ個
（Ｍは自然数である）のキャパシタを含むメモリブロッ
クを複数有し、異なる前記メモリブロックのそれぞれの
前記Ｎ個の記憶手段が互いに重なり合うように複数層に
積層された半導体記憶装置の製造方法であって、半導体
基板上に複数のＭＩＳトランジスタを形成する工程と、
前記各ＭＩＳトランジスタを含む前記半導体基板を覆う
絶縁膜に、前記各ＭＩＳトランジスタの一方の不純物拡
散領域に達する第１の導電性コンタクト・プラグと、前
記各ＭＩＳトランジスタの他方の不純物拡散領域に達す
る第２の導電性コンタクト・プラグを形成する工程と、
前記各第１の導電性コンタクト・プラグに接続する前記
Ｎ個の記憶手段を形成する工程と、前記各第２の導電性
コンタクト・プラグと接続するビット線を形成する工程
とを有し、異なる前記ＭＩＳトランジスタに接続する前
記Ｎ個の記憶手段を互い重なり合うように形成する。
【００２１】以上の本発明によれば、共通ノード電極に
複数の強誘電体キャパシタが形成された、１キャパシタ
が１メモリセルとなるいわゆる１Ｃ構造のメモリセルの
ブロックを、少なくとも１回折り返すようにメモリセル
を形成することによって、各メモリセルがキャパシタの
多層積層構造となり、そのため、１ビットの記憶領域の
面積が変化せずに各キャパシタの有効面積は２倍、或い
は、更に高い倍数で増大させる。さらに、異なる上記の
多層積層構造のキャパシタが互いに重なり合うことによ
って、更なる高集積化を実現する。
【００２２】
【発明の実施の形態】以下に、本発明の半導体記憶装
置、およびその製造方法の実施の形態について、添付の
図面を参照して述べる。なお、実施形態の全図におい
て、同一又は対応する部分には同一の符号を付す。第１の実施形態 図１は、本実施形態に係る半導体記憶装置の一例となる
強誘電体メモリの構成を示す部分断面図である。図１に
示す強誘電体メモリは、半導体基板１、素子分離領域
２、ドレイン・ソース領域（不純物拡散領域）３、ゲー
ト酸化膜４、ゲート電極（ワード線）５、４つの強誘電
体キャパシタの共通下部電極を兼ねている第１のノード
電極６、第１の強誘電体膜７、プレート線ＰＬ１，ＰＬ
２，ＰＬ３，ＰＬ４を構成するプレート電極８ａ，８
ｂ，８ｃ，８ｄ、層間絶縁膜９、９ａ、ビット線１０
（ＢＬ１）、コンタクト・プラグ１１、１２、第２の強
誘電体膜１３、第２のノード電極１４を有する。
【００２３】例えば、ゲート電極５はポリシリコンある
いはポリサイドから形成されており、コンタクト・プラ
グ１２は、ポリシリコン、ビット線１０はアルミニウム
からそれぞれ形成されている。
【００２４】第１のノード電極６、第２のノード電極１
４、およびプレート電極８ａ，８ｂ，８ｃ，８ｄは、好
ましくは、電気的な抵抗が低く、耐熱性が高く、反応性
が低い貴金属類Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、
Ｐｄのうち、少なくとも一つを含む。或は、以上の貴金
属類の酸化物は、強誘電体の構成元素に対して拡散バリ
ア性が優れており、強誘電体の酸素欠損を防ぐことがで
き、また、導電性を有するので、ノード電極およびプレ
ート電極に用いることができる。ここで、例えば、第１
のノード電極６に膜厚１５０ｎｍのＩｒ膜を用い、第２
のノード電極１４とプレート電極８ａ，８ｂ，８ｃ，８
ｄに、膜厚１００ｎｍのＩｒ膜を用いる。
【００２５】強誘電体不揮発メモリへ応用する強誘電体
材料として、ＡＢＯ３型ペロブス力イト構造を有するＳ
ｒＴｉＯ３、（Ｂａ，Ｓｒ）ＴｉＯ３、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３、ＰｂＴ
ｉＯ３、ＢａＴｉＯ３、ＬｉＮｂＯ３、ＬｉＴａＯ３、
ＹＭｎＯ３、または、ビスマス系層状ペロブス力イト構
造化合物を含むＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２Ｎｂ
２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９、Ｂｉ４Ｔｉ
３Ｏ１２、ＳｒＢｉ４Ｔｉ４Ｏ１５、ＳｒＢｉ ４（Ｔ
ｉ，Ｚｒ）４Ｏ１５、Ｂｉ３ＴｉＮｂＯ９、Ｂｉ３Ｔｉ
ＴａＯ９、ＢａＢｉ２Ｔａ２Ｏ９、ＢａＢｉ２Ｎｂ２Ｏ
９を用いることができる。ここで、一例として、第１の
強誘電体薄膜７および第２の強誘電体膜１３に膜厚１０
０ｎｍのＳＢＴ膜（ＳｒＢｉ２Ｔａ２Ｏ９）を用いる。
【００２６】図１に示すように、第１のノード電極６に
第１の強誘電体薄膜７が形成され、第１の強誘電体薄膜
７上に所定間隔をおいてプレート電極８ａ，８ｂ，８
ｃ，８ｄが形成され、プレート電極８ａ，８ｂ，８ｃ，
８ｄに第２の強誘電体薄膜１３が形成され、第２の強誘
電体薄膜１３上に第２のノード電極１４が形成されてい
る。第１のノード電極６は、コンタクト・プラグ１２に
よりドレイン・ソース領域３に接続され、トランジスタ
ＴＲ及びコンタク・プラグ１１を介してビット線（ＢＬ
１）１０に接続されている。第１のノード電極６は第２
のノード電極１４と電気的に接続されている。
【００２７】図１に示すように、第１のノード電極６
と、第１の強誘電体膜７と、プレート電極８ａ、８ｂ、
８ｃ、８ｄとが４つのキャパシタを形成している。ま
た、プレート電極８ａ、８ｂ、８ｃ、８ｄと、第２の強
誘電体膜１３と、第２のノード電極１４とも４つのキャ
パシタを形成している。第１のノード電極６は第２のノ
ード電極１４と電気的に接続しているので、各プレート
電極の上部のキャパシタと下部のキャパシタが電気的に
並列に接続している。本実施形態において、並列に接続
している２つのキャパシタが１ビットを記憶するメモリ
セル（記憶手段）を構成する。図１は、このようなキャ
パシタグループを４つ有し、最大４ビットのデータを記
憶可能なメモリブロックを示している。これらのセル
は、コンタクト・プラグ１２、トランジスタＴＲ及びコ
ンタク・プラグ１１を介してビット線（ＢＬ１）１０に
接続されている。
【００２８】従来技術においては、本実施形態における
第１のノード電極６、第１の強誘電体膜７、プレート電
極８ａ、８ｂ、８ｃ、８ｄからなる構成に等価なメモリ
セルブロックが開示されている。このようなメモリセル
ブロックは、４キャパシタを有し、４ビットを記憶す
る。即ち、図１に示された本実施形態のメモリセルブロ
ックは従来のメモリブロックを縦方向に１回折り返し積
層して形成されたものである。従って、本実施形態にお
いて、半導体基板上に１ビットを記憶する平面的な領域
（メモリセル）の面積を従来メモリ構成のセル面積より
増大することなく、各メモリセルのキャパシタの有効面
積は倍に増大することができる。そのため、従来と比べ
て、各メモリセルのキャパシタの容量や蓄積電荷は２倍
に増え、センスアンプで得た信号の量も増大する。
【００２９】図２は、図１に示したメモリセルブロック
から構成された強誘電体メモリの一例の等価回路を示
す。図２に示した強誘電体メモリは、メモリセルアレイ
２１、ロウデコーダ２２、プレートデコーダ２３、セン
スアンプ（Ｓ／Ａ）２４、カラムデコーダ２５により構
成されている。
【００３０】メモリセルアレイ２１は、並列に接続して
いる２つの強誘電体キャパシタより構成された複数のメ
モリセルは（図２では８個）マトリクス状に配列されて
いる。各メモリセルにおける並列に接続している２つの
強誘電体キャパシタ（Ｃ１とＣ２、Ｃ３とＣ４、Ｃ５と
Ｃ６、及びＣ７とＣ８、または、Ｃ９とＣ１０、Ｃ１１
とＣ１２、Ｃ１３とＣ１４、及びＣ１５とＣ１６）は、
前述した各メモリセルで積層された２つのキャパシタに
対応している。以降、並列に接続している２つの強誘電
体キャパシタにより構成された各メモリセルを、Ｃ１＋
Ｃ２、Ｃ３＋Ｃ４、Ｃ５＋Ｃ６、Ｃ７＋Ｃ８、Ｃ９＋Ｃ
１０、Ｃ１１＋Ｃ１２、Ｃ１３＋Ｃ１４、Ｃ１５＋Ｃ１
６と記す。なお、図示を簡潔にするため、図２では４つ
のメモリセルを有するブロックを２つしか示していない
が、実際にメモリ読み書き動作の方法によって、このよ
うなメモリセルブロックを繰り返して複数含むことは明
らかである。
【００３１】図２においては、一列に配列されている、
メモリセルＣ１＋Ｃ２、Ｃ３＋Ｃ４、Ｃ５＋Ｃ６、Ｃ７
＋Ｃ８において、強誘電体キャパシタＣ１とＣ２、Ｃ３
とＣ４、Ｃ５とＣ６、およびＣ７とＣ８は、それぞれの
一方の電極が共通に一つのノード電極ＮＤ１に接続さ
れ、同一列に配置されたｎチャネルＭＯＳトランジスタ
ＴＲ１を介してビット線ＢＬ１に接続されている。各キ
ャパシタの他方の電極はそれぞれプレート線ＰＬ１，Ｐ
Ｌ２，ＰＬ３，ＰＬ４に接続されており、メモリセルＣ
１＋Ｃ２、Ｃ３＋Ｃ４、Ｃ５＋Ｃ６、およびＣ７＋Ｃ８
の各々に対して独立にデータの読出しと書き込みができ
るように構成されている。
【００３２】メモリセルＣ９＋Ｃ１０、Ｃ１１＋Ｃ１
２、Ｃ１３＋Ｃ１４、およびＣ１５＋Ｃ１６の列は、同
じように、共通のノード電極ＮＤ２、およびトランジス
タＴＲ２に接続されている。
【００３３】トランジスタＴＲ１のゲート電極がワード
線ＷＬ１に接続され、トランジスタＴＲ２のゲート電極
がワード線ＷＬ２に接続されている。ロウデコーダ２２
は、アドレスを指定されたワード線、図２の例ではＷＬ
１またはＷＬ２に、所定の電源電圧Ｖｃｃ＋α（αはト
ランジスタＴＲ１又はＴＲ２の閾値電圧以上の電圧）を
印加して、トランジスタＴＲ１又はＴＲ２を導通状態に
保持させる。
【００３４】プレートデコーダ２３は、データアクセス
時にアドレスを指定されたプレート線にアドレスを指定
されたメモリセルとなる強誘電体キャパシタにデータを
書き込み、または読み出し、かつ再書き込みが行なえる
ような所定電圧（０Ｖ，又はＶｃｃ）を印加し、非選択
のプレート線には所定電圧Ｖｃｃ／２を印加する。セン
スアンプ２４は、書き込み時あるいは読み出し時に、ビ
ット線ＢＬ１、ＢＬ２から読み出されたデータをラッチ
し、増幅し、再書き込み（リフレッシュ動作）を行な
う。カラムデコーダ２５は、アドレス指定に応じてセン
スアンプの選択やセンスアンプにラッチされた読み出し
データの出力、書き込みデータの対応するセンスアンプ
への供給等を行なう。
【００３５】次に、図２に示した強誘電体メモリの読出
し及び書きこみ動作を説明する。図２に示している強誘
電体メモリでは、ワード線ＷＬ１とワード線ＷＬ２を独
立に動作させ、トランジスタＴＲ１又はＴＲ２に連なる
強誘電体キャパシタグループごとに、１ビットを記憶す
ることができる。或は、ワード線ＷＬ１とワード線ＷＬ
２を同時に動作させ、各プレート線を電極として共有す
る一対のキャパシタグループ、すなわち図２においてＴ
Ｒ１に連なる１対の強誘電体キャパシタとＴＲ２に連な
る１対の強誘電体キャパシタで１ビットを記憶しても良
い。前者の場合には、ワード線ＷＬ１が選択されると、
ビット線ＢＬ２に図示しないダミーセルにより参照電位
が与えられ、ワード線ＷＬ２が選択されると、ビット線
ＢＬ１に図示しないダミーセルにより参照電位が与えら
れる。
【００３６】次に、ワード線ＷＬ１とワード線ＷＬ２を
独立に動作させ、各強誘電体キャパシタグループごとに
１ビットを記憶する方法として、図２に示したメモリ構
成による読み出しおよび書き込みを説明する。ここで、
ワード線ＷＬ１とプレート線ＰＬ１が選択され、ビット
線ＢＬ１がカラムとして選択された場合、メモリセルＣ
１＋Ｃ２にアクセスする場合を例として説明する。
【００３７】まず、読み出し動作について説明する。読
み出し動作の初期状態では、プレート線ＰＬ１〜ＰＬ４
とビット線ＢＬ１の電位はＶｃｃ／２に固定されてい
る。この状態で、ロウデコーダ２２により選択されたワ
ード線ＷＬ１にＶｃｃ＋αが印加されて、ノード電極Ｎ
Ｄ１に接続しているメモリセルＣ１＋Ｃ２、Ｃ３＋Ｃ
４、Ｃ５＋Ｃ６、およびＣ７＋Ｃ８が選択される。これ
により、トランジスタＴＲ１が導通状態となり、ノード
電極ＮＤ１がビット線ＢＬ１に接続される。次に、選択
されたプレート線ＰＬ１の電位がＶｃｃ／２から０Ｖに
切り換えられ、ビット線ＢＬ１が０Ｖにイコライズされ
た後、浮遊状態になる。
【００３８】そして、非選択のプレート線ＰＬ２〜ＰＬ
４の電位はＶｃｃ／２に固定された状態で、選択プレー
ト線ＰＬ１の電位が０Ｖから電源電圧Ｖｃｃレベルにな
る。このとき、選択プレート線ＰＬ１と接続されている
強誘電体キャパシタＣ１とＣ２とがノード電極ＮＤ１側
からプレート線ＰＬ１側に分極していれば（この分極状
態はデータ‘１’と規定する）、元の分極と反対方向に
電源電圧Ｖｃｃが印加されることになる。その結果、強
誘電体キャパシタＣ１とＣ２の分極状態が反転し、反転
電荷がビット線ＢＬ１に放出される。一方、強誘電体キ
ャパシタＣ１とＣ２がプレート線ＰＬ１側からノード電
極ＮＤ１側に分極していれば（この分極状態はデータ
‘０’と規定する）、分極方向と同方向の電圧が印加さ
れているため、反転電流が流れない。
【００３９】従って、ビット線ＢＬ１の電位上昇は、強
誘電体キャパシタＣ１とＣ２にデータ‘１’が記憶され
ている場合には大きく、データ‘０’が記憶されている
場合には小さくなる。一方、ビット線ＢＬ１と対をなす
ビット線ＢＬ２に対しては、図示しないダミーセルによ
り、データ‘１’の場合の電位上昇とデータ‘０’の場
合の電位上昇の中間の電位上昇が発生する。換言すれ
ば、データ‘１’の場合の電位上昇とデータ‘０’の場
合の電位上昇の中間の電位の参照電位がビット線ＢＬ２
に与えられる。
【００４０】次に、本実施形態に係る並列に接続する２
つのキャパシタＣ１とＣ２からなるメモリセルの場合
と、従来の１つのキャパシタからなるメモリセルの場合
において、ビット線ＢＬ１の電位上昇量の変化を例示す
る。強誘電体キャパシタＣ１とＣ２に‘１’が記録され
ていた場合は、分極状態が反転し、反転電荷によるビッ
ト線ＢＬ１の電位変化△Ｖ＋は次の式（１）で表され
る。また、‘０’が記録されていた場合は、分極状態が
変化せず、ビット線ＢＬ 1 の電位変化△Ｖ−は次の式
（２）で表される。 ΔＶ＋＝ Ｖｃｃ・〔Ｃ＋/｛(Ｍ−１)・Ｃ−＋Ｃ＋＋ＣＢＬ｝〕 …(１) ΔＶ−＝ Ｖｃｃ・〔Ｃ−/｛Ｍ・Ｃ−＋ＣＢＬ｝〕 …(２) ただし、式（１）、式（２）において、Ｃ＋はメモリセ
ルＣ１＋Ｃ２の分極状態が反転した場合の容量であり、
Ｃ−はメモリセルＣ１＋Ｃ２の分極状態が反転しない場
合の容量であり、ＣＢＬはビット線ＢＬ１の寄生容量で
ある。また、Ｍはビット線ＢＬ１に連なるプレート線本
数であり、図２においては、Ｍが４である。電源電圧Ｖ
ｃｃは３．３Ｖとする。
【００４１】従来のメモリセルにおいて、メモリセルが
単層の１キャパシタ、例えば、Ｃ１により構成される場
合は、Ｃ＋≒５００ｆＦ、Ｃ−≒１００ｆＦ、ＣＢＬ≒
１０００ｆＦ程度であるので、式（１）、式（２）よ
り、△Ｖ＋、△Ｖ−は、以下の程度である。 △Ｖ＋＝０．９２Ｖ △Ｖ−＝０．２４Ｖ 本実施形態において、メモリセルが２層のキャパシタ、
即ち、２つのキャパシタ（Ｃ１，Ｃ２）が並列に接続し
ているので、Ｃ＋、Ｃ−は倍になって、それぞれ１００
０ｆＦ、２００ｆＦとなる。ＣＢＬはビット線の寄生容
量なので、変化しない。従って、（１）式、（２）式よ
り、本実施形態の場合のビット線電圧上昇量△Ｖ＋、△
Ｖ−は、以下の程度となる。 △Ｖ＋＝１．２７Ｖ △Ｖ−＝０．３７Ｖ 即ち、電位の上昇量が大きく増大した。
【００４２】なお、１ビット線に連なるプレート線の本
数Ｍが大きくなる場合は、例えば、Ｍ＝８の場合、従来
のメモリ構成でビット線の電位上昇量は、△Ｖ＋＝０．
７５Ｖ、△Ｖ−＝０．１８Ｖとなるのに対して、本実施
形態のメモリ構成におけるビット線の電位上昇量は、△
Ｖ＋＝０．９７Ｖ、△Ｖ−＝０．２５Ｖとなり、電位の
上昇量が増大した。
【００４３】ビット線ＢＬ１とビット線ＢＬ２の上記の
電位の変動の差が、活性化されたセンスアンプ２４によ
り検出されて、信号が増幅される。これにより、メモリ
セルＣ１＋Ｃ２にデータ‘１’が記憶されていた場合に
は、ビット線ＢＬ１はＶｃｃに、ビット線ＢＬ２は０Ｖ
に駆動される。一方、メモリセルＣ１＋Ｃ２にデータ
‘０’が記憶されていた場合には、ビット線ＢＬ１は０
Ｖに、ビット線ＢＬ２はＶｃｃに駆動される。
【００４４】以上の読み出し動作において、データ
‘１’がメモリセルＣ１＋Ｃ２に記憶されていた場合に
は、一旦記憶データは破壊されているので、再書き込み
により、読み出し前の完全な状態に復帰する必要があ
る。具体的に、プレート線ＰＬ１の電位をＶｃｃから０
Ｖに切り換え、これにより、分極反転した強誘電体キャ
パシタＣ１とＣ２を再度分極反転させ、元のデータを再
度書き込む。すなわち、上述のセンスアンプ２４による
ビット線ＢＬ１，ＢＬ１２の駆動と、プレート線ＰＬ１
のＶｃｃから０Ｖへの切り換えにより、データ‘１’，
‘０’共にＶｃｃの印加電圧による再度書き込みが行わ
れ、読み出し前の完全な状態に復帰する。
【００４５】以上のように、選択プレート線ＰＬ１を駆
動することで、メモリセルＣ１＋Ｃ２のデータがセンス
アンプ２４に読み出され、増幅されて再書き込みされ
る。そして、選択カラムのセンスアンプ２４のデータの
みが図示しないＩ／Ｏ線に送られて出力される。
【００４６】強誘電体Ｃ１＋Ｃ２に対してデータを書き
込む場合は、ロウデコーダ２２により制御系からアドレ
スを指定され選択されたワード線ＷＬ１に対して電源電
圧Ｖｃｃ＋αが印加される。これにより、トランジスタ
ＴＲ１が導通状態に保持され、ＴＲ１に連なるメモリセ
ルＣ１＋Ｃ２、Ｃ３＋Ｃ４、Ｃ５＋Ｃ６、およびＣ７＋
Ｃ８が選択される。一方、非選択のワード線ＷＬ２の電
位は０Ｖに保持され、トランジスタＴＲ２は非導通状態
に保持される。
【００４７】この状態で、プレートデコーダ２３により
制御系からアドレスを指定され選択されたプレート線Ｐ
Ｌ１に対して０Ｖが印加され、続いて電源電圧Ｖｃｃが
印加される。また、非選択のプレート線ＰＬ２〜ＰＬ４
には、プレートデコーダ２３によりＶｃｃ／２が印加さ
れる。ここで、センスアンプ２４に所望のデータとし
て、たとえば、データ‘０’を書き込む場合、センスア
ンプ２４によりビット線ＢＬ１が０Ｖにドライブされ
る。このとき、プレート線ＰＬ１の電位は、電源電圧Ｖ
ｃｃレベルに保持されている。したがって、選択された
メモリセルＣ１＋Ｃ２の強誘電体キャパシタＣ１とＣ２
は、プレート電極からノード電極側に向かう分極状態と
なり、メモリセルＣ１＋Ｃ２にデータ‘０’が書き込ま
れる。そして、選択プレート線ＰＬ１の電位が０Ｖに切
り換えられても分極反転は起こらずデータ‘０’の記録
状態が保持される。
【００４８】一方、センスアンプ２４に所望のデータと
して、データ‘１’が書き込まれた場合、センスアンプ
２４によりビット線ＢＬ１がＶｃｃにドライブされる。
このとき、プレート線ＰＬ１の電位は、電源電圧Ｖｃｃ
レベルに保持されている。したがって、この場合に書き
込みは行われない。そして、選択プレート線ＰＬ１の電
位が０Ｖに切り換えられる。これにより、強誘電体キャ
パシタＣ１とＣ２は、ノード電極側からプレート電極側
に向かう分極状態となり、メモリセルＣ１＋Ｃ２にデー
タ‘１’が書き込まれる。
【００４９】メモリセルＣ１＋Ｃ２に所望のデータの書
きこみ動作が完了した後に、非選択セルへの再書き込み
（リフレッシュ動作）を行なう。
【００５０】本実施形態によれば、極小のメモリセル面
積を有する１Ｃ構造の強誘電体メモリにおいて、その極
小のメモリセル面積を保ちつつ、各メモリセルのキャパ
シタの有効面積は倍に増大し、従来と比べて、各メモリ
セルのキャパシタの容量、蓄積電荷も倍増し、センスア
ンプで得られる信号の電荷量は大きく増大する。これに
より、ＦｅＲＡＭの高集積化が可能となり、実用上、極
めて有用である。
【００５１】第２の実施形態 図３は、本実施形態に係る半導体記憶装置の一例となる
強誘電体メモリの構成を示す部分断面図であり、第１の
実施形態のメモリセルブロックを縦方向に１回折り返し
積層して形成されたものである。図３に示す強誘電体メ
モリは、半導体基板１、素子分離領域２、ドレイン・ソ
ース領域３、ゲート酸化膜４、ゲート電極（ワード線）
５、４つの強誘電体キャパシタの共通下部電極を兼ねて
いる第１のノード電極６、第１の強誘電体膜７、プレー
ト線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４を構成するプレー
ト電極８ａ，８ｂ，８ｃ，８ｄ、層間絶縁膜９、９ａ、
ビット線１０（ＢＬ１）、コンタクト・プラグ１１、１
２、第２の強誘電体膜１３、第２のノード電極１４、第
３の強誘電体膜１５、プレート電極１６ａ，１６ｂ，１
６ｃ，１６ｄ、第４の強誘電体膜１７、第３のノード電
極１８を有する。
【００５２】第１のノード電極６、第２のノード電極１
４、第３のノード電極１８、プレート電極８ａ，８ｂ，
８ｃ，８ｄ、およびプレート電極１６ａ，１６ｂ，１６
ｃ，１６ｄは、好ましくは、貴金属類Ｐｔ、Ｉｒ、Ｒ
ｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄのうち、少なくとも一つを
含む。或は、以上の貴金属類の酸化物をノード電極およ
びプレート電極に用いることができる。ここで、例え
ば、第１のノード電極６に膜厚１５０ｎｍのＩｒ膜を用
い、第２のノード電極１４、第３のノード電極１８、プ
レート電極８ａ，８ｂ，８ｃ，８ｄ、およびプレート電
極１６ａ，１６ｂ，１６ｃ，１６ｄには、膜厚１００ｎ
ｍのＩｒ膜を用いる。
【００５３】第１実施形態と同じように、本実施形態の
強誘電体薄膜の材料として、ＡＢＯ ３型ペロブス力イト
構造を有するＳｒＴｉＯ３、（Ｂａ，Ｓｒ）ＴｉＯ３、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔ
ｉ）Ｏ３、ＰｂＴｉＯ３、ＢａＴｉＯ３、ＬｉＮｂ
Ｏ３、ＬｉＴａＯ３、ＹＭｎＯ３、または、ビスマス系
層状ペロブス力イト構造化合物を含むＳｒＢｉ２Ｔａ２
Ｏ９、ＳｒＢｉ２Ｎｂ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎ
ｂ）２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、ＳｒＢｉ４Ｔｉ４Ｏ
１５、ＳｒＢｉ４（Ｔｉ，Ｚｒ）４Ｏ１５、Ｂｉ３Ｔｉ
ＮｂＯ９、Ｂｉ３ＴｉＴａＯ９、ＢａＢｉ２Ｔａ
２Ｏ９、ＢａＢｉ２Ｎｂ２Ｏ９を用いることができる。
ここで、一例として、第１の強誘電体薄膜７、第２の強
誘電体膜１３、第３の強誘電体薄膜１５、および、第４
の強誘電体薄膜１７に、膜厚１００ｎｍのＳＢＴ膜（Ｓ
ｒＢｉ２Ｔａ２Ｏ９）を用いる。
【００５４】図３に示すように、第１のノード電極６に
第１の強誘電体薄膜７が形成され、第１の強誘電体薄膜
７上に所定間隔においてプレート電極８ａ，８ｂ，８
ｃ，８ｄが形成され、プレート電極８ａ，８ｂ，８ｃ，
８ｄに第２の強誘電体薄膜１３が形成され、第２の強誘
電体薄膜１３上に第２のノード電極１４が形成されてい
る。さらに、第２のノード電極１４に第３の強誘電体薄
膜１５が形成され、第３の強誘電体薄膜１５に所定間隔
においてプレート電極１６ａ，１６ｂ，１６ｃ，１６ｄ
が形成され、プレート電極１６ａ，１６ｂ，１６ｃ，１
６ｄに第４の強誘電体薄膜１７が形成され、第４の強誘
電体薄膜１７上に第３のノード電極１８が形成されてい
る。第１のノード電極６は、コンタクト・プラグ１２に
よりドレイン・ソース領域３に接続され、トランジスタ
ＴＲ及びコンタクト・プラグ１１を介してビット線１０
（ＢＬ１）に接続されている。第１のノード電極６と、
第２のノード電極１４と、第３のノード電極１８とは、
電気的に接続されている。プレート電極８ａと１６ａ，
８ｂと１６ｂ，８ｃと１６ｃ，８ｄと１６ｄは、それぞ
れ電気的に接続されており、プレート線ＰＬ１，ＰＬ
２，ＰＬ３，ＰＬ４をそれぞれ構成する。
【００５５】図３に示すように、第１のノード電極６と
プレート電極８ａ、８ｂ、８ｃ、８ｄと第１の強誘電体
膜７と、また、プレート電極８ａ、８ｂ、８ｃ、８ｄと
第２のノード電極１４と第２の強誘電体膜１３と、ま
た、第２のノード電極１４とプレート電極１６ａ、１６
ｂ、１６ｃ、１６ｄと第３の強誘電体膜１５と、また、
プレート電極１６ａ、１６ｂ、１６ｃ、１６ｄと第３の
ノード電極１８と第４の強誘電体膜１７とが、それぞれ
４つのキャパシタも構成しており、４つのキャパシタを
有するキャパシタ層を４層形成している。第１のノード
電極６、第２のノード電極１４、第３のノード電極１８
は電気的に接続しており、また、プレート電極８ａと１
６ａ，８ｂと１６ｂ，８ｃと１６ｃ，８ｄと１６ｄも、
それぞれ電気的に接続しているため、例えば、プレート
電極８ａと１６ａについて，プレート電極８ａ上下の２
つのキャパシタ、プレート電極１６ａ上下の２つのキャ
パシタは並列に接続している。他のプレート電極対につ
いても同様である。本実施形態において、並列に接続し
ている４つのキャパシタが１ビットを記憶するメモリセ
ルを構成する。図３は、このようなキャパシタグループ
を４つ有し、最大４ビットのデータを記憶可能なメモリ
ブロックを示している。これらのセルは、コンタクト・
プラグ１２、トランジスタＴＲ及びコンタク・プラグ１
１を介してビット線（ＢＬ１）１０に接続されている。
【００５６】前述したように、図３に示された本実施形
態のメモリセルブロックは第１の実施形態のメモリブロ
ックを縦方向に１回折り返し積層して形成されたもので
ある。従って、本実施形態において、半導体基板上に１
ビットを記憶する平面的な領域（メモリセル）の面積
を、従来のメモリ構成のセル面積より増大することな
く、各メモリセルのキャパシタの有効面積は４倍に増大
する。そのため、従来と比べて、各メモリセルのキャパ
シタの容量や蓄積電荷は４倍に増え、センスアンプで得
られる信号の電荷量も増大する。
【００５７】図４は、図３に示したメモリセルブロック
から構成した強誘電体メモリの一例の等価回路である。
図４に示した強誘電体メモリは、図２に示した強誘電体
メモリと同じように、メモリセルアレイ２１、ロウデコ
ーダ２２、プレートデコーダ２３、センスアンプ（Ｓ／
Ａ）２４、カラムデコーダ２５により構成されている。
ただし、図４に示した強誘電体メモリの各メモリセル
は、並列に接続している４つの強誘電体キャパシタより
構成されている。各メモリセルを、各メモリセルにおけ
る並列に接続している４つの強誘電体キャパシタの記号
を用いて、Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４、Ｃ５＋Ｃ６＋Ｃ７
＋Ｃ８、Ｃ９＋Ｃ１０＋Ｃ１１＋Ｃ１２、Ｃ１３＋Ｃ１
４＋Ｃ１５＋Ｃ１６、および、Ｃ１７＋Ｃ１８＋Ｃ１９
＋Ｃ２０、Ｃ２１＋Ｃ２２＋Ｃ２３＋Ｃ２４、Ｃ２５＋
Ｃ２６＋Ｃ２７＋Ｃ２８、Ｃ２９＋Ｃ３０＋Ｃ３１＋Ｃ
３２とそれぞれ記す。
【００５８】第１の実施形態と同じように、図４におい
ては、一列に配列されているメモリセルＣ１＋Ｃ２＋Ｃ
３＋Ｃ４、Ｃ５＋Ｃ６＋Ｃ７＋Ｃ８、Ｃ９＋Ｃ１０＋Ｃ
１１＋Ｃ１２、Ｃ１３＋Ｃ１４＋Ｃ１５＋Ｃ１６におい
て、各強誘電体キャパシタの一方の電極が共通に一つの
ノード電極ＮＤ１に接続され、同一列に配置されたｎチ
ャネルＭＯＳトランジスタＴＲ１を介してビット線ＢＬ
１に接続されている。各キャパシタの他方の電極はそれ
ぞれプレート線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４に接続
されており、メモリセルＣ１＋Ｃ２＋Ｃ３＋Ｃ４、Ｃ５
＋Ｃ６＋Ｃ７＋Ｃ８、Ｃ９＋Ｃ１０＋Ｃ１１＋Ｃ１２、
およびＣ１３＋Ｃ１４＋Ｃ１５＋Ｃ１６の各々に対して
独立にデータの読出しと書き込みができるように構成さ
れている。
【００５９】メモリセルＣ１７＋Ｃ１８＋Ｃ１９＋Ｃ２
０、Ｃ２１＋Ｃ２２＋Ｃ２３＋Ｃ２４、Ｃ２５＋Ｃ２６
＋Ｃ２７＋Ｃ２８、及びＣ２９＋Ｃ３０＋Ｃ３１＋Ｃ３
２の列は、同じように、共通のノード電極ＮＤ２、およ
びトランジスタＴＲ２に接続されている。
【００６０】トランジスタＴＲ１のゲート電極がワード
線ＷＬ１に接続され、トランジスタＴＲ２のゲート電極
がワード線ＷＬ２に接続されている。ロウデコーダ２２
は、アドレスを指定されたワード線、図４の例ではＷＬ
１またはＷＬ２に、所定の電源電圧Ｖｃｃ＋α（αはト
ランジスタＴＲ１又はＴＲ２の閾値電圧以上の電圧）を
印加して、トランジスタＴＲ１又はＴＲ２を導通状態に
保持させる。
【００６１】プレートデコーダ２３は、データアクセス
時にアドレスを指定されたプレート線にアドレスを指定
されたメモリセルとなる強誘電体キャパシタにデータを
書き込み、または読み出し、かつ再書き込みが行なえる
ような所定電圧（０Ｖ，又はＶｃｃ）を印加し、非選択
のプレート線には所定電圧Ｖｃｃ／２を印加する。セン
スアンプ２４は、書き込み時あるいは読み出し時に、ビ
ット線ＢＬ１、ＢＬ２から読み出されたデータをラッチ
し、増幅し、再度書き込み（リフレッシュ動作）を行な
う。カラムデコーダ２５は、アドレス指定に応じてセン
スアンプの選択やセンスアンプにラッチされた読み出し
データの出力、書き込みデータの対応するセンスアンプ
への供給等を行なう。
【００６２】図４に示した強誘電体メモリの読出し及び
書きこみ動作は、図２に示した強誘電体メモリと同じよ
うに行なわれ、重複する説明は適宜に省略する。例え
ば、ワード線ＷＬ１とプレート線ＰＬ１が選択され、ビ
ット線ＢＬ１がカラムとして選択されて、メモリセルＣ
１＋Ｃ２＋Ｃ３＋Ｃ４を読出す場合、読み出し動作の初
期状態において、プレート線ＰＬ１〜ＰＬ４とビット線
ＢＬ１の電位はＶｃｃ／２に固定されている。この状態
で、ロウデコーダ２２により選択されたワード線ＷＬ１
にＶｃｃ＋αが印加され、ノード電極ＮＤ１に接続して
いるメモリセルＣ１＋Ｃ２＋Ｃ３＋Ｃ４、Ｃ５＋Ｃ６＋
Ｃ７＋Ｃ８、Ｃ９＋Ｃ１０＋Ｃ１１＋Ｃ１２、およびＣ
１３＋Ｃ１４＋Ｃ１５＋Ｃ１６が選択される。これによ
り、トランジスタＴＲ１が導通状態となり、ノード電極
ＮＤ１がビット線ＢＬ１に接続される。
【００６３】次に、選択されたプレート線ＰＬ１の電位
がＶｃｃ／２から０Ｖに切り換えられ、ビット線ＢＬ１
が０Ｖにイコライズされた後、浮遊状態になる。そし
て、非選択のプレート線ＰＬ２〜ＰＬ４の電位はＶｃｃ
／２に固定されているままで、選択プレート線ＰＬ１の
電位を０Ｖから電源電圧Ｖｃｃレベルにする。このと
き、選択プレート線ＰＬ１に接続されている強誘電体キ
ャパシタＣ１、Ｃ２、Ｃ３およびＣ４がノード電極ＮＤ
１側からプレート線ＰＬ１側に分極していれば（データ
‘１’）、元の分極と反対方向に電源電圧Ｖｃｃが印加
されることになる。その結果、強誘電体キャパシタＣ
１、Ｃ２、Ｃ３とＣ４の分極状態が反転し、反転電荷が
ビット線ＢＬ１に放出される。一方、強誘電体キャパシ
タＣ１、Ｃ２、Ｃ３とＣ４がプレート線ＰＬ１側からノ
ード電極ＮＤ１側に分極していれば（データ‘０’）、
分極方向と同方向の電圧が印加されているため、反転電
流が流れない。
【００６４】従って、ビット線ＢＬ１の電位上昇は、強
誘電体キャパシタＣ１、Ｃ２、Ｃ３とＣ４にデータ
‘１’が記憶されている場合には大きく、データ‘０’
が記憶されている場合には小さくなる。
【００６５】次に、本実施形態に係る並列に接続してい
る４つのキャパシタからなるメモリセルの場合と、従来
の１つのキャパシタからなるメモリセルの場合におい
て、ビット線ＢＬ１の電位上昇量の変化を、第１の実施
形態で示した式（１）と（２）を用いて見積もる。
【００６６】本実施形態において、各メモリセルが４つ
のキャパシタ（例えば、Ｃ１，Ｃ２、Ｃ３，Ｃ４）が並
列に接続しているので、式（１）と（２）における容量
Ｃ＋、Ｃ−は１つのキャパシタの４倍になり、Ｃ＋≒２
０００ｆＦ、Ｃ−≒４００ｆＦとなる。また、ＣＢＬ≒
１０００ｆＦ程度であり、電源電圧Ｖｃｃは３．３Ｖと
するので、式（１）と（２）より、本実施形態では、△
Ｖ＋＝１．５７Ｖ、△Ｖ−＝０．５１Ｖとなる。第１の
実施形態に示した１つのキャパシタの場合より、電位の
上昇量が大幅に増大する。
【００６７】なお、１ビット線に連なるプレート線の本
数Ｍ＝８の場合、本実施形態のメモリ構成におけるビッ
ト線の電位上昇量は、△Ｖ＋＝１．１４Ｖ、△Ｖ−＝
０．３１Ｖとなる。以降の動作説明は省略する。
【００６８】本実施形態によれば、１Ｃ構造の強誘電体
メモリの極小のメモリセルの面積を増大することなく、
各セルのキャパシタの有効面積は４倍に増大し、従来と
比べて、各セルのキャパシタの容量、蓄積電荷も４倍に
増大し、センスアンプで得られる信号の電荷量は大幅に
増大する。これにより、ＦｅＲＡＭの更なる高集積化が
可能となり、実用上、極めて有用である。
【００６９】第３の実施形態 図５は、本実施形態に係る半導体記憶装置の一例となる
強誘電体メモリの構成を示す部分断面図であり、第１の
実施形態に示されたメモリブロックを２つ重ね合わせて
形成されたものである。図５に示す強誘電体メモリは、
半導体基板１、素子分離領域２、ドレイン・ソース領域
３、５３、ゲート酸化膜４、５４、ゲート電極５、５５
（ワード線）、４つの強誘電体キャパシタの共通下部電
極を兼ねている第１のノード電極６、５６、第１の強誘
電体膜７、５７、プレート電極８ａ，８ｂ，８ｃ，８
ｄ、および５８ａ，５８ｂ，５８ｃ，５８ｄ、層間絶縁
膜９、９ａ、ビット線１０（ＢＬ１）、コンタクト・プ
ラグ１１、１２、５１、第２の強誘電体膜１３、６３、
第２のノード電極１４、６４を有する。
【００７０】図５に示すように、ワード線５、５５の間
の一方のドレイン・ソース領域３上の層間絶縁膜９に、
例えば、ポリシリコンからなるコンタクト・プラグ１１
が形成されており、該一方のドレイン・ソース領域３と
電気的に接続されている。コンタクト・プラグ１１上
に、ビット線１０が形成されている。他方のドレイン・
ソース領域３上の層間絶縁膜９に、例えば、ポリシリコ
ンからなるコンタクト・プラグ１２が形成されており、
他方のドレイン・ソース領域３と電気的に接続されてい
る。ドレイン・ソース領域５３上の層間絶縁膜９に、例
えば、ポリシリコンからなるコンタクト・プラグ５１が
形成されて、ドレイン・ソース領域５３と電気的に接続
されている。
【００７１】コンタクト・プラグ１２上に、第１のノー
ド電極６が形成されている。第１のノード電極６は、ト
ランジスタＴＲ１、及びコンタク・プラグ１１を介して
ビット線（ＢＬ１）１０に接続されている。第１のノー
ド電極６に第１の強誘電体薄膜７が形成されており、第
１の強誘電体薄膜７上に所定間隔においてプレート電極
８ａ，８ｂ，８ｃ，８ｄが形成されている。これらのプ
レート電極８ａ，８ｂ，８ｃ，８ｄはそれぞれプレート
線ＰＬ１、ＰＬ２、ＰＬ３，ＰＬ４を構成する。さら
に、プレート電極８ａ，８ｂ，８ｃ，８ｄに第２の強誘
電体薄膜１３が形成され、第２の強誘電体薄膜１３上に
第２のノード電極１４が形成されている。第１のノード
電極６と第２のノード電極１４とは電気的に接続されて
いる。
【００７２】第１のノード電極６とプレート電極８ａ，
８ｂ，８ｃ，８ｄと第１の強誘電体薄膜７とにより４つ
の強誘電体キャパシタが形成されており、プレート電極
８ａ，８ｂ，８ｃ，８ｄと第２のノード電極１４と第２
の強誘電体薄膜１３とにより４つの強誘電体キャパシタ
が形成されている。
【００７３】同様に、コンタクト・プラグ５１上に、第
１のノード電極５６が形成されている。第１のノード電
極５６は、トランジスタＴＲ２、及びコンタク・プラグ
５１を介してビット線（ＢＬ１）１０に接続されてい
る。第１のノード電極５６に第１の強誘電体薄膜５７が
形成されており、第１の強誘電体薄膜５７上に所定間隔
をおいてプレート電極５８ａ，５８ｂ，５８ｃ，５８ｄ
が形成されている。これらのプレート電極５８ａ，５８
ｂ，５８ｃ，５８ｄはそれぞれプレート線ＰＬ１、ＰＬ
２、ＰＬ３，ＰＬ４に接続されている。また、プレート
電極５８ａ，５８ｂ，５８ｃ，５８ｄに第２の強誘電体
薄膜６３が形成され、第２の強誘電体薄膜６３上に第２
のノード電極６４が形成されている。第１のノード電極
５６と第２のノード電極６４とは電気的に接続してい
る。
【００７４】第１のノード電極５６とプレート電極５８
ａ，５８ｂ，５８ｃ，５８ｄと第１の強誘電体薄膜５７
とにより４つの強誘電体キャパシタが形成されている。
また、プレート電極５８ａ，５８ｂ，５８ｃ，５８ｄと
第２のノード電極６４と第２の強誘電体薄膜６３とによ
り４つの強誘電体キャパシタが形成されている。
【００７５】第１のノード電極６から第２のノード電極
１４までの積層構造と、第１のノード電極５６から第２
のノード電極６４までの積層構造とは、図５のように、
縦方向（基板に垂直する方向）に互いに重なるように積
層されている。これにより、２つのメモリブロックは同
じ平面領域を占有しているので、メモリセル当たりの占
有する面積が半分近く小さくなり、集積度の更なる向上
を図ることができる。
【００７６】第１のノード電極６、５６、第２のノード
電極１４、６４、および、プレート電極８ａ，８ｂ，８
ｃ，８ｄと５８ａ，５８ｂ，５８ｃ，５８ｄは、好まし
くは、貴金属類Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、
Ｐｄのうち、少なくとも一つを含む。或は、以上の貴金
属類の酸化物をノード電極およびプレート電極に用いる
ことができる。
【００７７】前述の実施形態と同じように、本実施形態
の強誘電体薄膜の材料として、ＡＢＯ３型ペロブス力イ
ト構造を有するＳｒＴｉＯ３、（Ｂａ，Ｓｒ）Ｔｉ
Ｏ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ）（Ｚ
ｒ，Ｔｉ）Ｏ３、ＰｂＴｉＯ３、ＢａＴｉＯ３、ＬｉＮ
ｂＯ３、ＬｉＴａＯ３、ＹＭｎＯ３、または、ビスマス
系層状ペロブス力イト構造化合物を含むＳｒＢｉ２Ｔａ
２Ｏ９、ＳｒＢｉ２Ｎｂ２Ｏ ９、ＳｒＢｉ２（Ｔａ，Ｎ
ｂ）２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、ＳｒＢｉ４Ｔｉ４Ｏ
１５、ＳｒＢｉ４（Ｔｉ，Ｚｒ）４Ｏ１５、Ｂｉ３Ｔｉ
ＮｂＯ９、Ｂｉ３ＴｉＴａＯ９、ＢａＢｉ２Ｔａ
２Ｏ９、ＢａＢｉ２Ｎｂ２Ｏ９を用いることができる。
【００７８】例えば、第１のノード電極６、５６に膜厚
１５０ｎｍのＩｒ膜を用い、第２のノード電極１４、６
４、プレート電極８ａ，８ｂ，８ｃ，８ｄ、と５８ａ，
５８ｂ，５８ｃ，５８ｄには、膜厚１００ｎｍのＩｒ膜
を用いる。また、一例として、第１の強誘電体薄膜７、
５７、第２の強誘電体膜１３、６３に、膜厚１００ｎｍ
のＳＢＴ膜（ＳｒＢｉ２Ｔａ２Ｏ９）を用いる。
【００７９】第１の実施形態において説明したように、
コンタクト・プラグ１２上に形成された第１のノード電
極６、第１の強誘電体膜７、プレート電極８ａ、８ｂ、
８ｃ、８ｄ、第２の強誘電体膜１３、第２のノード電極
１４を含むメモリセルブロックは、並列に接続している
２つのキャパシタからなるメモリセルを４つ有し、最大
４ビットのデータを記憶可能である。
【００８０】同様に、コンタクト・プラグ５１上に形成
された第１のノード電極５６と、第１の強誘電体薄膜５
７と、プレート電極５８ａ，５８ｂ，５８ｃ，５８ｄ
と、第２の強誘電体薄膜６３と、第２のノード電極６４
とを含むメモリセルブロックは、並列に接続している２
つのキャパシタからなるメモリセルを４つ有し、最大４
ビットのデータを記憶可能である。
【００８１】即ち、本実施形態において、半導体基板上
に１ビットを記憶する平面的な領域（メモリセル）の面
積を、従来のメモリ構成におけるセル面積より増大する
ことなく、各セルのキャパシタの有効面積は２倍に増大
する。そのため、従来と比べて、各セルのキャパシタの
容量、蓄積電荷は２倍に増え、センスアンプで得られる
信号の電荷量は増大する。さらに、２つ、或いは、２つ
以上のメモリブロックを重ね合わせ、１つのメモリセル
あたりの平面的な面積はさらに縮小し、集積度をさらに
高める。
【００８２】図６は、図５に示したメモリセルブロック
から構成された強誘電体メモリの一例の等価回路であ
る。図６に示す強誘電体メモリにおいて、１対の強誘電
体キャパシタグループに相補的にデータを書きこむこと
で１ビットを記憶する。従って、図６に示す強誘電体メ
モリは、８ビットのデータを記憶する。
【００８３】図６に示すように、この強誘電体メモリに
おいては、同一方向にワード線ＷＬ１、ＷＬ２とプレー
ト線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４が配置され、これ
らと垂直に交差するようにビット線ＢＬ１、ＢＬ２が配
置されている。ワード線ＷＬ１、ＷＬ２はロウデコーダ
２２に接続され、プレート線ＰＬ１，ＰＬ２，ＰＬ３，
ＰＬ４はプレートデコーダ２３に接続されている。ま
た、ビット線ＢＬ１、ＢＬ２が１対となってセンスアン
プ２４に接続されている。
【００８４】ビット線ＢＬ１は、トランジスタＴＲ１、
ＴＲ２を介して、ノード電極ＮＤ１、ＮＤ２とそれぞれ
接続されている。ノード電極ＮＤ１には、４つのメモリ
セルが接続されている。該４つのメモリセルは、それぞ
れ並列に接続している２つの強誘電体キャパシタより構
成されている、即ち、Ｃ１とＣ２、Ｃ３とＣ４、Ｃ５と
Ｃ６、及びＣ７とＣ８は４つのメモリセルを構成してい
る。以降、該４つのメモリセルを、Ｃ１＋Ｃ２、Ｃ３＋
Ｃ４、Ｃ５＋Ｃ６、Ｃ７＋Ｃ８と記す。強誘電体キャパ
シタＣ１とＣ２、Ｃ３とＣ４、Ｃ５とＣ６、及びＣ７と
Ｃ８の各々の一方の電極がノード電極ＮＤ１に接続され
ている。Ｃ１とＣ２、Ｃ３とＣ４、Ｃ５とＣ６、及びＣ
７とＣ８の各々の他方の電極はプレート線ＰＬ１，ＰＬ
２，ＰＬ３，ＰＬ４に接続されている。同様に、ノード
電極ＮＤ２に、４つのメモリセルが接続されている。該
４つのメモリセルは、それぞれ並列に接続している２つ
の強誘電体キャパシタより構成されている、即ち、Ｃ９
とＣ１０、Ｃ１１とＣ１２、Ｃ１３とＣ１４、及びＣ１
５とＣ１６は４つのメモリセルを構成している。以降、
該４つのメモリセルを、Ｃ９＋Ｃ１０、Ｃ１１＋Ｃ１
２、Ｃ１３＋Ｃ１４、及びＣ１５＋Ｃ１６と記す。強誘
電体キャパシタＣ９とＣ１０、Ｃ１１とＣ１２、Ｃ１３
とＣ１４、及びＣ１５とＣ１６の各々の一方の電極がノ
ード電極ＮＤ２に接続されている。Ｃ９とＣ１０、Ｃ１
１とＣ１２、Ｃ１３とＣ１４、及びＣ１５とＣ１６の各
々の他方の電極がプレート線ＰＬ１，ＰＬ２，ＰＬ３，
ＰＬ４に接続されている。
【００８５】ビット線ＢＬ２についても同様に、トラン
ジスタＴＲ３、ＴＲ４を介して、ノード電極ＮＤ３、Ｎ
Ｄ４とそれぞれ接続されている。ノード電極ＮＤ３に
は、Ｃ１７とＣ１８、Ｃ１９とＣ２０、Ｃ２１とＣ２
２、及びＣ２３とＣ２４がそれぞれ並列に接続して構成
された４つのメモリセルが接続されている。以降、該４
つのメモリセルを、Ｃ１７＋Ｃ１８、Ｃ１９＋Ｃ２０、
Ｃ２１＋Ｃ２２、及びＣ２３＋Ｃ２４と記す。強誘電体
キャパシタＣ１７とＣ１８、Ｃ１９とＣ２０、Ｃ２１と
Ｃ２２、及びＣ２３とＣ２４の各々の一方の電極がノー
ド電極ＮＤ３に接続されている。強誘電体キャパシタＣ
１７とＣ１８、Ｃ１９とＣ２０、Ｃ２１とＣ２２、及び
Ｃ２３とＣ２４の各々の他方の電極はプレート線ＰＬ
１，ＰＬ２，ＰＬ３，ＰＬ４に接続されている。ノード
電極ＮＤ４には、Ｃ２５とＣ２６、Ｃ２７とＣ２８、Ｃ
２９とＣ３０、及びＣ３１とＣ３２がそれぞれ並列に接
続して構成された４つのメモリセルが接続されている。
該４つのメモリセルを、Ｃ２５＋Ｃ２６、Ｃ２７＋Ｃ２
８、Ｃ２９＋Ｃ３０、及びＣ３１＋Ｃ３２と記す。ノー
ド電極ＮＤ４には、強誘電体キャパシタＣ２５とＣ２
６、Ｃ２７とＣ２８、Ｃ２９とＣ３０、及びＣ３１とＣ
３２の各々の一方の電極が接続されている。強誘電体キ
ャパシタＣ２５とＣ２６、Ｃ２７とＣ２８、Ｃ２９とＣ
３０、及びＣ３１とＣ３２の各々の他方の電極がプレー
ト線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４に接続されてい
る。
【００８６】トランジスタＴＲ１、ＴＲ３のゲート電極
がワード線ＷＬ１に接続され、トランジスタＴＲ２、Ｔ
Ｒ４のゲート電極ワード線ＷＬ２に接続されている。ロ
ウデコーダ２２は、アドレスを指定されたワード線に、
所定の電源電圧Ｖｃｃ＋α（αはトランジスタの閾値電
圧以上の電圧）を印加して、トランジスタを導通状態に
保持させる。プレートデコーダ２３は、データアクセス
時にアドレスを指定されたプレート線ＰＬ１〜ＰＬ４に
アドレスを指定されたメモリセルとなる強誘電体キャパ
シタにデータを書き込み、または読み出し、かつ再書き
込みが行なえるために必要な電圧を印加し、非選択のプ
レート線には適切な電圧を印加する。センスアンプ２４
は、書き込み時あるいは読み出し時に、ビット線ＢＬ
１、ＢＬ２から読み出されたデータをラッチし、増幅
し、再書き込み（リフレッシュ動作）を行なう。カラム
デコーダ２５は、アドレス指定に応じてセンスアンプの
選択やセンスアンプにラッチされた読み出しデータの出
力、書き込みデータの対応するセンスアンプへの供給等
を行なう。
【００８７】次は、図６に示した強誘電体メモリの読出
し及び書きこみ動作を説明する。図６に示した強誘電体
メモリは、各メモリセル対がそれぞれ１ビットずつを相
補データとして記憶するようになっている。例えば、メ
モリセルＣ１＋Ｃ２とＣ１７＋Ｃ１８がそれぞれ１ビッ
トずつを相補データとして記憶する。ここで、メモリセ
ルＣ１＋Ｃ２とＣ１７＋Ｃ１８からデータを読み出す動
作を一例として説明する。以下の説明ではメモリセルＣ
１＋Ｃ２にデータ‘１’、メモリセルＣ１７＋Ｃ１８に
‘０’が書きこまれている状態とする。
【００８８】読み出し動作が始まる前には、全部のビッ
ト線、ワード線、プレート線が接地されている。読み出
しが開始されると、初期状態として、プレート線ＰＬ１
〜ＰＬ４とビット線ＢＬ１、ＢＬ２はＶｃｃ／２に固定
されている（Ｖｃｃは電源電圧）。この状態で、ロウデ
コーダ２２によりワード線ＷＬ１、ＷＬ２の電位がハイ
レベルにされ、トランジスタＴＲ１、ＴＲ２，ＴＲ３，
ＴＲ４が導通状態となる。これによって、ノード電極Ｎ
Ｄ１、ＮＤ２がビット線ＢＬ１に、ノード電極ＮＤ３、
ＮＤ４がビット線ＢＬ２にそれぞれ接続される。次に、
非選択ワード線ＷＬ２がロウレベルにされ、ＴＲ２、Ｔ
Ｒ４がオフ状態になり、非選択ノード電極ＮＤ２、ＮＤ
４が浮遊状態となる。
【００８９】次に、選択されたプレート線ＰＬ１の電位
がＶｃｃ／２から０Ｖに切り換えられ、ビット線ＢＬ
１、ＢＬ２が０Ｖにイコライズされた後、浮遊状態にな
る。そして、非選択のプレート線ＰＬ２〜ＰＬ４の電位
はＶｃｃ／２に固定されているままで、選択プレート線
ＰＬ１の電位を０Ｖから電源電圧Ｖｃｃレベルにする。
このとき、データ‘１’が記憶された強誘電体キャパシ
タＣ１とＣ２は、分極状態が反転し、反転電荷がビット
線ＢＬ１に放出され、ビット線ＢＬ１とＢＬ２間に電位
差が生じる。
【００９０】第１の実施形態と同じように、ビット線Ｂ
Ｌ１の電位上昇量の変化を見積る。強誘電体キャパシタ
Ｃ１とＣ２に‘１’が記録されていたので、分極状態が
反転し、反転電荷によるビット線ＢＬ１の電位変化△Ｖ
＋は第１の実施形態で説明した式（１）で表される。ま
た、ビット線ＢＬ１に連なるプレート線本数Ｍが４であ
り、電源電圧Ｖｃｃは３．３Ｖとする場合、ビット線Ｂ
Ｌ１の電圧上昇量△Ｖ＋は１．２７Ｖとなり、従来の１
キャパシタのメモリセルの場合の０．９２Ｖより大幅に
増大する。また、ビット線ＢＬ２の電位上昇量の変化
は、強誘電体キャパシタＣ１７とＣ１８に‘０’が記録
されていたので、分極状態が変化せず、ビット線ＢＬ２
の電位変化△Ｖ−は第１の実施形態で説明した式
（２）で表される。前記と同じ条件では、△Ｖ−は０．
３７Ｖとなり、従来の１キャパシタのメモリセルの場合
の０．２４Ｖより増大する。
【００９１】次に、センスアンプ２４を活性化して、デ
ータを読み出す。このとき、ビット線ＢＬ１の電位をＶ
ｃｃにし、ビット線ＢＬ２は０Ｖに駆動され、メモリセ
ルＣ１７＋Ｃ１８を‘０’を再書き込みし、そして、ビ
ット線ＢＬ１の電位を０Ｖにし、メモリセルＣ１＋Ｃ２
に‘１’を再書き込みし、読み出し前の完全な状態に復
帰される。次に、プレート線ＰＬ１、ＰＬ２、ＰＬ３、
ＰＬ４の電位は０Ｖにして、非選択ワード線ＷＬ２をハ
イレベルにし全部のノード電極を０Ｖにする。
【００９２】本実施形態によれば、１Ｃ構造の強誘電体
メモリの極小のメモリセルの面積を増大することなく、
各セルのキャパシタの有効面積は倍に増大し、従来と比
べて、各セルのキャパシタの容量、蓄積電荷は２倍に増
大し、センスアンプで得た信号の量は著しく増大した。
さらに、２つ、或いは、２つ以上のメモリブロックを重
ね合わせ、１つのメモリセルあたりの平面的な面積はさ
らに縮小し、集積度をさらに高める。これにより、Ｆｅ
ＲＡＭの更なる高集積化が可能となり、実用上、極めて
有用である。
【００９３】第４の実施形態 図７は、本実施形態に係る半導体記憶装置の一例となる
強誘電体メモリの構成を示す部分断面図であり、第２の
実施形態に示されたメモリブロックを２つ重ね合わせて
形成されたものである。図７に示す強誘電体メモリは、
半導体基板１、素子分離領域２、ドレイン・ソース領域
３、５３、ゲート酸化膜４、５４、ゲート電極５、５５
（ワード線）、４つの強誘電体キャパシタの共通下部電
極を兼ねている第１のノード電極６、５６、第１の強誘
電体膜７、５７、プレート電極８ａ，８ｂ，８ｃ，８
ｄ、および５８ａ，５８ｂ，５８ｃ，５８ｄ、層間絶縁
膜９、９ａ、ビット線１０（ＢＬ１）、コンタクト・プ
ラグ１１、１２、５１、第２の強誘電体膜１３、６３、
第２のノード電極１４、６４、第３の強誘電体膜１５、
７５、プレート電極１６ａ，１６ｂ，１６ｃ，１６ｄ、
と７６ａ，７６ｂ，７６ｃ，７６ｄ、第４の強誘電体膜
１７、７７、第３のノード電極１８、７８を有してい
る。
【００９４】次の説明では、前述した実施形態と重複す
る説明を適宜に省略する。図７に示すように、コンタク
ト・プラグ１２と電気的に接続された第１のノード電極
６は、トランジスタＴＲ１、及びコンタクト・プラグ１
１を介してビット線（ＢＬ１）１０に接続されている。
第１のノード電極６に、順次第１の強誘電体薄膜７、プ
レート電極８ａ，８ｂ，８ｃ，８ｄ、第２の強誘電体薄
膜１３、第２のノード電極１４が形成されている。第２
のノード電極１４に第３の強誘電体薄膜１５が形成さ
れ、第３の強誘電体薄膜１５に所定間隔をおいてプレー
ト電極１６ａ，１６ｂ，１６ｃ，１６ｄが形成され、プ
レート電極１６ａ，１６ｂ，１６ｃ，１６ｄに第４の強
誘電体薄膜１７が形成され、第４の強誘電体薄膜１７上
に第３のノード電極１８が形成されている。プレート電
極８ａと１６ａ，８ｂと１６ｂ，８ｃと１６ｃ，８ｄと
１６ｄは、それぞれ電気的に接続している。また、第１
のノード電極６と、第２のノード電極１４と、第３のノ
ード電極１８とは、電気的に接続している。
【００９５】同様に、コンタクト・プラグ５１と電気的
に接続された第１のノード電極５６は、トランジスタＴ
Ｒ２、及びコンタクト・プラグ１１を介してビット線
（ＢＬ１）１０に接続されている。第１のノード電極５
６に、順次第１の強誘電体薄膜５７、プレート電極５８
ａ，５８ｂ，５８ｃ，５８ｄ、第２の強誘電体薄膜６
３、第２のノード電極６４が形成されている。さらに、
第２のノード電極６４に第３の強誘電体薄膜７５が形成
され、第３の強誘電体薄膜７５に所定間隔においてプレ
ート電極７６ａ，７６ｂ，７６ｃ，７６ｄが形成され、
プレート電極７６ａ，７６ｂ，７６ｃ，７６ｄに第４の
強誘電体薄膜７７が形成され、第４の強誘電体薄膜７７
上に第３のノード電極７８が形成されている。プレート
電極５８ａと７６ａ，５８ｂと７６ｂ，５８ｃと７６
ｃ，５８ｄと７６ｄはそれぞれ電気的に接続している。
また、第１のノード電極５６と、第２のノード電極６４
と、第３のノード電極７８とは、電気的に接続してい
る。
【００９６】第２の実施形態において説明したように、
コンタクト・プラグ１２上に形成された第１のノード電
極６から第３のノード電極１８までの多層構造は、並列
に接続している４つのキャパシタからなるメモリセルを
４つ有し、最大４ビットのデータを記憶可能なメモリブ
ロックである。
【００９７】同じように、コンタクト・プラグ５１上に
形成された第１のノード電極５６から第３のノード電極
７８までの多層構造は、並列に接続している４つのキャ
パシタからなるメモリセルを４つ有し、最大４ビットの
データを記憶可能なメモリブロックである。
【００９８】第１のノード電極６から第３のノード電極
１８までの積層構造と、第１のノード電極５６から第３
のノード電極７８までの積層構造とは、図７のように、
縦方向（基板に垂直する方向）に互いに重なるように積
層されている。これにより、２つのメモリブロックは同
じ平面領域を占有しているので、メモリセル当たりの占
有する面積が半分近く小さくなり、集積度の向上を図る
ことができる。
【００９９】以上に説明したように、本実施形態におい
て、半導体基板上に、１ビットを記憶する平面的な領域
（メモリセル）の面積を、従来メモリ構成のセル面積よ
り増大することなく、各メモリセルのキャパシタの有効
面積は４倍に増大する。そのため、従来と比べて、各メ
モリセルのキャパシタの容量、蓄積電荷は４倍に増え、
センスアンプで得られる信号の電荷量は増大する。さら
に、２つ、或いは、２つ以上のメモリブロックを重ね合
わせ、１つのメモリセルあたりの平面的な面積はさらに
縮小し、集積度をさらに高める。
【０１００】本実施形態の強誘電体メモリを構成する材
料は選択は、前述した各実施形態と同じである。
【０１０１】図８は、図７に示したメモリセルブロック
から構成した強誘電体メモリの一例の等価回路である。
図８に示す強誘電体メモリの基本構成は、第３の実施形
態の強誘電体メモリとほぼ同じであり、ただし、１メモ
リセルは、４つのキャパシタが並列に接続して構成され
る。前述の実施形態と同じように、メモリセルからデー
タを読み出す場合は、分極状態が反転して反転電荷を放
出した場合のビット線の電位変化△Ｖ＋は、第１の実施
形態で説明した式（１）で表される。１つのビット線に
連なるプレート線本数Ｍが４、電源電圧Ｖｃｃは３．３
Ｖである場合は、分極反転によるビット線の電圧上昇量
△Ｖ＋は１．５７Ｖとなり、従来の１キャパシタのメモ
リセルの場合の０．９２Ｖより著しく増大している。ま
た、分極状態が反転して反転電荷を放出した場合のビッ
ト線の電位変化△Ｖ −は、第１の実施形態で説明した式
（２）で表される。前記と同じ条件では、△Ｖ−は０．
５１Ｖとなり、従来の１キャパシタのメモリセルの場合
の０．２４Ｖより増大している。
【０１０２】図８に示す強誘電体メモリの動作方法は、
第３の実施形態の強誘電体メモリと同じであり、説明を
省略する。
【０１０３】本実施形態によれば、１Ｃ構造の強誘電体
メモリの極小のメモリセルの面積を増大することなく、
各セルのキャパシタの有効面積は４倍に増大し、従来と
比べて、各セルのキャパシタの容量、蓄積電荷は４倍に
増大し、センスアンプで得た信号の量は著しく増大す
る。さらに、２つ、或いは、２つ以上のメモリブロック
を重ね合わせ、１つのメモリセルあたりの平面的な面積
はさらに縮小し、集積度をさらに高める。これにより、
ＦｅＲＡＭの更なる高集積化が可能となり、実用上、極
めて有用である。
【０１０４】第５の実施形態 本実施形態は、図１に示した強誘電体メモリの作製方法
の一例を示す。本実施形態においては、各ノード電極お
よびプレート電極の材料として、貴金属材料Ｉｒを用い
る。反応性の低い貴金属系材料を電極として用いる場合
は、ドライエッチングによる微細加工が非常に難しいた
め、その微細化にはダマシン法が適している。本実施形
態では、ダマシン法を用いて、各ノード電極およびプレ
ート電極を形成する。
【０１０５】まず、図９に示すように、第１の導電性の
シリコン基板１に、公知の方法に基づきＬＯＣＯＳ構造
を有する素子分離領域２を形成する。次に、シリコン基
板１の表面を酸化しゲート酸化膜４を形成する。そし
て、ポリシリコン層を例えばＣＶＤ法にて全面に堆積さ
せた後、フォトリソグラフィ技術及びエッチング技術に
よってポリシリコン層をパターニングし、ポリシリコン
から成るゲート電極５を形成する。次に、ゲート電極５
の両側に第２の導電性の不純物イオンを注入し、そして
注入された不純物の活性化処理を行ない、ソース・ドレ
イン領域３を形成する。これによって、トランジスタＴ
Ｒを形成する。なお、ゲート電極５はワード線を兼ねて
いる。
【０１０６】次に、トランジスタＴＲを被覆するように
例えば酸化シリコンからなる層間絶縁膜９をＣＶＤ法に
て形成する。そして、トランジスタＴＲの一方のソース
・ドレイン領域３と接触する層間絶縁膜９の部分で、公
知のフォトリソグラフィ法とドライエッチング法を用い
て、ビット線１０を形成するためのコンタクトホールを
穿ち、不純物を拡散したポリシリコンを埋め込んで、ポ
リシリコンプラグ１１を形成する。その後、公知のＣＭ
Ｐ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ）法により、層間絶縁膜９とポリシリコン
プラグ１１表面を平坦化して、公知のＡｌ配線技術を用
いてビット線１０を形成する。
【０１０７】さらに、ビット線１０を被覆するように例
えば酸化シリコンからなる層間絶縁膜９をＣＶＤ法によ
りさらに堆積し、ＣＭＰ法により、層間絶縁膜９を平坦
化する。平坦化された層間絶縁膜９に、第１のノード電
極６の埋め込み部を形成する時のエッチングストッパー
層９１として、ＳｉＮ膜をＣＶＤ法により５０ｎｍ成膜
する。そして、トランジスタＴＲの他方のソース・ドレ
イン領域３と接触する層間絶縁膜９の部分で、同じ方法
でポリシリコンプラグ１２を形成する。その後ＣＭＰ法
により表面のポリシリコンを除去する。
【０１０８】ポリシリコンプラグ１２上にノード電極を
形成する前に、プラグ１２上保護膜としてのシリサイド
膜と拡散バリア膜を形成する。プラグ１２がポリシリコ
ンであるので、高温処理中に、ポリシリコンプラグ１２
からのシリコンの拡散によりプラグ１２上に次に形成す
る電極膜のシリサイド化と特性劣化、また、酸化反応に
よって、酸化シリコンなどの絶縁膜の形成が生じる。そ
れを防止するために、通常は、プラグ１２表面にシリサ
イド膜を形成する。また、高温で電極膜がプラグ１２と
の反応や、電極膜と強誘電体膜からプラグ１２への拡散
を防ぐために、通常、Ｔｉ、Ｔａ、または、Ｗを含む窒
化物または酸化物を用いて、プラグ１２と電極の間に拡
散バリア層を形成する。
【０１０９】具体的に、ドライエッチング技術によりプ
ラグ１２内のポリシリコンを１５０ｎｍエッチバック
し、プラグ１２上に、ＤＣマグネトロンスパッタ法、及
び公知のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ）法によりシリコンの拡散を防止するＣｏ
シリサイド膜９２を形成する。Ｃｏシリサイド膜９２の
上に、拡散バリア層としてＴｉＮ膜９３をＤＣマグネト
ロンスパッタ法により２００ｎｍ形成し、続いてＣＭＰ
法により表面のＴｉＮ膜を除去する。なお、エッチング
ストッパー層９１であるＳｉＮは、上記の各工程におい
て高い加工選択比があるため、この時点では殆ど削れて
いない。
【０１１０】続いて、図１０に示すように、第１のノー
ド電極６の埋め込み層としてＣＶＤ法により酸化シリコ
ンからなる層間絶縁膜９４を２００ｎｍ形成し、第１の
ノード電極６のパターンをリソグラフィー技術とドライ
エッチング技術により層間絶縁膜９４上に開口する。そ
して、この開口部に、第１のノード電極６としてＩｒ膜
を１５０ｎｍまでＤＣマグネトロンスパッタ法により堆
積する。外表面のＩｒ膜をＣＭＰ法により除去する。図
示しないが、上記の開口部に、Ｉｒ膜を堆積する前に、
Ｉｒ膜の密着層としてＩｒ−Ｈｆ膜を例えば２０ｎｍを
形成してよく、Ｉｒ膜を形成した後、表面のＩｒ−Ｈｆ
膜もＣＭＰ法により除去する。なお、図１１以降の工程
においてはエッチングストッパー層９１を図示しない。
【０１１１】続いて、図１１に示すように、第１のノー
ド電極６上に第１の強誘電体膜７を形成する。ここで、
一例として、第１の強誘電体膜７を膜厚１００ｎｍの強
誘電体ＳＢＴ膜（ＳｒＢｉ２Ｔａ２Ｏ９）とする。第１
のノード電極６上にＣＳＤ（Ｃｈｅｍｉｃａｌ Ｓｏｌ
ｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、強誘
電体薄膜ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）薄膜を形成す
る。使用したＳｏｌ−Ｇｅｌ前駆体溶液は市販のものを
用い、溶液中の金属組成比はＳｒ／Ｂｉ／Ｔａ＝０．８
／２．２／２．０である。公知のスピンコート法により
塗布した後、溶媒を揮発させるためにホットプレート上
で２５０゜Ｃ、５分間の加熱を行ない、続いて拡散炉を
用いて酸素雰囲気中で７００゜Ｃ、３０分の加熱を行な
う。この成膜工程を３回繰り返して、膜厚１００ｎｍの
強誘電体ＳＢＴ膜を成膜する。
【０１１２】次に、プレート電極８ａ，８ｂ、８ｃ、８
ｄの埋め込み層として、第１の強誘電体膜７上にＣＶＤ
法にて、酸化シリコンからなる絶縁膜９ａを形成する。
そして、絶縁膜９ａ上に、プレート電極８ａ，８ｂ、８
ｃ、８ｄのパターンをリソグラフィー技術とドライエッ
チング技術により形成する。そして、形成したプレート
電極のパターンに、第１の強誘電体膜７の上に、公知の
スパッタリング法により、膜厚１００ｎｍのＩｒ膜を埋
めこむ。その後、ＣＭＰ法により、表面に堆積したＩｒ
を研磨除去し、平坦化し、プレート電極８ａ，８ｂ、８
ｃ、８ｄを形成する。そして、公知のフォトリソグラフ
ィ法とドライエッチング法を用いて、形成した各電極を
所定の大きさに加工する。
【０１１３】続いて、図１２に示すように、前述した第
１の強誘電体膜７と同じ形成方法で、膜厚１００ｎｍの
ＳＢＴ膜を形成し、第２の強誘電体膜１３とする。そし
て、ＣＶＤ法により酸化膜からなる絶縁膜９ｂを形成
し、第２の強誘電体膜１３を被覆する。その後、絶縁膜
９ｂ上に、第２のノード電極１４のパターンと第２のノ
ード電極１４と第１のノード電極６とを接続するビアホ
ール１４ａを絶縁膜９ｂ上に形成する。そして、形成し
たパターンとビアホール１４ａに、公知のスパッタリン
グ法により、膜厚１００ｎｍのＩｒ膜を埋め込み、そし
て、ＣＭＰ法により、表面に堆積したＩｒを研磨除去し
て平坦化し、第１のノード電極６と接続している第２の
ノード電極１４を形成する。続いて、必要な配線層を形
成し、本実施形態の強誘電体メモリを形成する。
【０１１４】本実施形態は、第１の実施形態と同様な効
果を有する。
【０１１５】第６の実施形態 本実施形態は、図３に示した強誘電体メモリの作製方法
の一例を示す。まず、第５の実施形態と同じように、図
１１まで示した製造工程を実行する。図１２に示す工程
において第２のノード電極１４を形成した後、図１３に
示すように、第２のノード電極１４上に前述と同じ方法
で膜厚１００ｎｍの強誘電体ＳＢＴ膜（ＳｒＢｉ２Ｔａ
２Ｏ９）を形成し、第３の強誘電体膜１５とする。
【０１１６】次に、第３の強誘電体膜１５上にＣＶＤ法
にて、例えば、酸化シリコンからなる絶縁膜９ｃを第３
の強誘電体膜１５を被覆するように形成する。そして、
公知のダマシン法により、プレート電極１６ａ，１６
ｂ、１６ｃ、１６ｄを形成する。絶縁膜９ｃ上に、プレ
ート電極１６ａ，１６ｂ、１６ｃ、１６ｄ用の配線溝を
形成して、そして、形成した配線溝の、第３の強誘電体
膜１５の上に、公知のスパッタリング法により、膜厚１
００ｎｍのＩｒ膜を埋めこみ、プレート電極１６ａ，１
６ｂ、１６ｃ、１６ｄを形成する。その後、ＣＭＰ法に
より、溝の外に堆積したＩｒを研磨除去し、平坦化す
る。
【０１１７】続いて、前述と同じ形成方法で、膜厚１０
０ｎｍのＳＢＴ膜を形成し、第４の強誘電体膜１７とす
る。そして、ＣＶＤ法にて酸化膜からなる絶縁膜９ｄを
形成し、第４の強誘電体膜１７を被覆する。そして、公
知のフォトリソグラフィ法とドライエッチング法を用い
て、形成した各電極を所定の大きさに加工する。
【０１１８】その後、公知のデュアルダマシン法によ
り、絶縁膜９ｄ上に第３のノード電極１８を形成する。
まずは、第３のノード電極１４用の配線溝と第３のノー
ド電極１８を第２のノード電極１４と接続するビアホー
ル１８ａを絶縁膜９ｄ上に形成する。そして、形成した
配線溝とビアホール１８ａに、公知のスパッタリング法
により、膜厚１００ｎｍのＩｒ膜を埋め込み、第２のノ
ード電極１４と接続している第３のノード電極１８を形
成する。その後、必要な配線層を形成し、本実施形態の
強誘電体メモリを形成する。
【０１１９】本実施形態は、第２の実施形態と同様な効
果を有する。
【０１２０】第７の実施形態 本実施形態は、図５、及び図７に示した強誘電体メモリ
の製造方法の例を示す。図５に示した強誘電体メモリを
製造する時は、まず、図１４に示すように、半導体基板
１の所定領域に、トランジスタＴＲ１，ＴＲ２を第５の
実施形態で説明したＭＯＳＦＥＴ形成工程により形成す
る。そして、トランジスタＴＲ１とＴＲ２の間のソース
・ドレイン領域３及び両側のソース・ドレイン領域５３
と３に、ポリシリコンプラグ１１及びビット線１０、そ
して、ポリシリコンプラグ１２と５１を形成する。続い
て、第５の実施形態と同じ製造工程で、ポリシリコンプ
ラグ１２上に順次第１のノード電極６、第１の強誘電体
薄膜７、プレート電極８ａ，８ｂ，８ｃ，８ｄ、第２の
強誘電体薄膜１３、第２のノード電極１４を形成する。
そして、ポリシリコンプラグ５１の上端を形成し、ポリ
シリコンプラグ５１上に、第１のノード電極６から第２
のノード電極１４までの積層構造と重なるように、第１
のノード電極５６を形成する。形成方法は前記と同じで
ある。その後、第１のノード電極５６上に、順次第１の
強誘電体薄膜５７、プレート電極５８ａ，５８ｂ，５８
ｃ，５８ｄ、第２の強誘電体薄膜６３、第２のノード電
極６４を形成する。その後、必要な配線層を形成し、図
５の強誘電体メモリを形成する。
【０１２１】図７に示した強誘電体メモリを製造する時
は、まず、図１５に示すように、半導体基板１の所定領
域に、トランジスタＴＲ１，ＴＲ２を前記と同じ方法で
形成し、トランジスタＴＲ１とＴＲ２の間のソース・ド
レイン領域３及び両側のソース・ドレイン領域５３と３
に、ポリシリコンプラグ１１及びビット線１０、そし
て、ポリシリコンプラグ１２と５１を形成する。続い
て、第５と第７の実施形態と同じ製造工程で、ポリシリ
コンプラグ１２上に順次第１のノード電極６、第１の強
誘電体薄膜７、プレート電極８ａ，８ｂ，８ｃ，８ｄ、
第２の強誘電体薄膜１３、第２のノード電極１４、第３
の強誘電体薄膜１５、プレート電極１６ａ，１６ｂ，１
６ｃ，１６ｄ、第４の強誘電体薄膜１７、第３のノード
電極１８を形成する。そして、ポリシリコンプラグ５１
の上端を形成し、ポリシリコンプラグ５１上に、第１の
ノード電極６から第３のノード電極１８までの積層構造
と重なるように、第１のノード電極５６を形成する。形
成方法は前記と同じである。その後、第１のノード電極
５６上に、順次第１の強誘電体薄膜５７、プレート電極
５８ａ，５８ｂ，５８ｃ，５８ｄ、第２の強誘電体薄膜
６３、第２のノード電極６４、第３の強誘電体薄膜７
５、プレート電極７６ａ，７６ｂ，７６ｃ，７６ｄ、第
４の強誘電体薄膜７７、第３のノード電極７８を形成す
る。その後、必要な配線層を形成し、図７の強誘電体メ
モリを形成する。以上の製造工程において、ダマシン法
を用いるためのエッチングストッパー層、及びプラグ上
のＣｏシリサイド膜と拡散バリア層も形成するが、その
説明と図解は省略している。
【０１２２】本実施形態は、第３、第４の実施形態と同
様な効果を有する。
【０１２３】以上、本発明を好ましい実施の形態に基づ
き説明したが、本発明は以上に説明した実施の形態に限
られるものではなく、本発明の要旨を逸脱しない範囲
で、種々の改変が可能である。本発明において説明した
半導体記憶装置、読出しと書きこみ方法、およびその作
製方法は例示であり、適宜に変更することが可能であ
る。上記の実施形態において、共通ノード電極、強誘電
体絶縁膜、プレート電極からなるキャパシタ層を２層と
４層形成する例を述べたが、本発明はこれに限らず、原
理的に３層、５層、何層でも可能である。また、第３と
第４の実施形態において、２つのキャパシタ層の積層構
造を積み重ねる例を述べたが、複数個のキャパシタ積層
構造を積み重ねても何の支障もない。
【０１２４】
【発明の効果】本発明によれば、強誘電体キャパシタを
積み重ねることによって、メモリセルは、２つまたは２
つ以上のキャパシタが並列に電気的に接続する構造とな
る。これによって、極小のメモリセル面積を有する１Ｃ
構造の強誘電体メモリにおいて、その極小のメモリセル
面積を増大させることなく強誘電体キャパシタの有効面
積とキャパシタの容量を２倍以上に増加させて、読み出
し信号の電荷量を大幅に増加させることが可能となる。
さらに、２つ、或いは、２つ以上のメモリブロックを重
ね合わせることから、１つのメモリセルあたりの平面的
な面積はさらに縮小し、集積度をさらに高める。これに
よって、強誘電体メモリの更なる高集積化が可能とな
り、実用上、極めて有用である。
【図面の簡単な説明】
【図１】第１の実施形態の半導体記憶装置の構成の一例
を示す断面図である。
【図２】第１の実施形態の半導体記憶装置の等価回路の
一例を示す回路図である。
【図３】第２の実施形態の半導体記憶装置の構成の一例
を示す断面図である。
【図４】第２の実施形態の半導体記憶装置の等価回路の
一例を示す回路図である。
【図５】第３の実施形態の半導体記憶装置の構成の一例
を示す断面図である。
【図６】第３の実施形態の半導体記憶装置の等価回路の
一例を示す回路図である。
【図７】第４の実施形態の半導体記憶装置の構成の一例
を示す断面図である。
【図８】第４の実施形態の半導体記憶装置の等価回路の
一例を示す回路図である。
【図９】第５の実施形態に係る図１に示す半導体記憶装
置の製造方法を説明する断面図である。
【図１０】図９に続き、第５の実施形態に係る半導体記
憶装置の製造方法を説明する断面図である。
【図１１】図１０に続き、第５の実施形態に係る半導体
記憶装置の製造方法を説明する断面図である。
【図１２】図１１に続き、第５の実施形態に係る半導体
記憶装置の製造方法を説明する断面図である。
【図１３】第６の実施形態に係る図３に示す半導体記憶
装置の製造方法を説明する断面図である。
【図１４】第７の実施形態に係る図５に示す半導体記憶
装置の製造方法を説明する断面図である。
【図１５】第７の実施形態に係る図７に示す半導体記憶
装置の製造方法を説明する断面図である。
【符号の説明】 １…シリコン基板、２…素子分離領域、３…ソース・ド
レイン領域、４…ゲート酸化膜、５…ゲート電極、６…
第１のノード電極、７…第１の強誘電体膜、８ａ，８
ｂ，８ｃ，８ｄ…プレート線ＰＬ１，ＰＬ２，ＰＬ３，
ＰＬ４、９、９ａ，９ｂ、９ｃ、９ｄ…絶縁層、１０…
ビット線、１１、１２…コンタクト・プラグ、１３…第
２の強誘電体膜、１４…第２のノード電極、１４ａ…ビ
アホール、１５…第３の強誘電体膜、１６ａ，１６ｂ，
１６ｃ，１６ｄ…プレート電極、１７…第４の強誘電体
膜、１８…第３のノード電極、１８ａ…ビアホール、２
１…メモリセルアレイ、２２…ロウデコーダ、２３…プ
レートデコーダ、２４…センスアンプ、２５…カラムデ
コーダ、５３…ソース・ドレイン領域、５４…ゲート酸
化膜、５５…ゲート電極、５６…第１のノード電極、５
７…第１の強誘電体膜、５８ａ，５８ｂ，５８ｃ，５８
ｄ…プレート線、９、９ａ，９ｂ、９ｃ、９ｄ…絶縁
層、５１…コンタクト・プラグ、６３…第２の強誘電体
膜、６４…第２のノード電極、７５…第３の強誘電体
膜、７６ａ，７６ｂ，７６ｃ，７６ｄ…プレート電極、
７７…第４の強誘電体膜、７８…第３のノード電極、９
１…エッチングストッパー層、９２…Ｃｏシリサイド
膜、９３…拡散バリア層、９４…絶縁膜。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図４】
【図３】
【図５】
【図８】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】選択トランジスタと、 前記選択トランジスタの一方の不純物拡散領域と電気的
    に接続する共通ノード電極と、 前記選択トランジスタの他方の不純物拡散領域と電気的
    に接続するビット線とを有し、 前記共通ノード電極に、複数の記憶手段が接続されてお
    り、 前記各記憶手段は電気的に並列に接続された複数のキャ
    パシタを含む半導体記憶装置。
  2. 【請求項２】前記複数の記憶手段は、前記共通ノード電
    極と、該共通ノード電極と対向する複数のプレート電極
    と、前記共通ノード電極および前記複数のプレート電極
    に挟まれた共通の誘電体膜とを有する複数のキャパシタ
    が多層に積層された積層構造を有する請求項１記載の半
    導体記憶装置。
  3. 【請求項３】前記複数の記憶手段の積層構造では、隣り
    合うキャパシタ層の前記共通ノード電極、前記誘電体
    膜、および前記プレート電極の配置順番が逆である請求
    項２記載の半導体記憶装置。
  4. 【請求項４】前記各記憶手段において、各層のプレート
    電極同士は接続されており、 前記複数の記憶手段の積層構造において、各層の共通ノ
    ード電極同士が接続されている請求項３記載の半導体記
    憶装置。
  5. 【請求項５】選択トランジスタと、 前記選択トランジスタの一方の不純物拡散領域と電気的
    に接続する共通ノード電極と、 前記選択トランジスタの他方の不純物拡散領域と電気的
    に接続するビット線とを含むメモリブロックを複数有
    し、 前記共通ノード電極に、複数の記憶手段が接続されてお
    り、 前記各記憶手段は電気的に並列に接続された複数のキャ
    パシタを含み、 前記複数のメモリブロックのそれぞれの前記共通ノード
    電極は、互いに重なり合うように多層に積層されている
    半導体記憶装置。
  6. 【請求項６】前記各メモリブロックの複数の記憶手段
    は、前記共通ノード電極と、該共通ノード電極と対向す
    る複数のプレート電極と、前記共通ノード電極および前
    記複数のプレート電極に挟まれた共通の誘電体膜とを有
    する複数のキャパシタが多層に積層された積層構造を有
    する請求項５記載の半導体記憶装置。
  7. 【請求項７】前記各メモリブロックの複数の記憶手段の
    積層構造では、隣り合うキャパシタ層の前記共通ノード
    電極、前記誘電体膜、および前記プレート電極の配置順
    番が逆である請求項６記載の半導体記憶装置。
  8. 【請求項８】前記各記憶手段において、各層のプレート
    電極同士は接続されており、 前記各メモリブロックの複数の記憶手段の積層構造にお
    いて、各層の共通ノード電極同士が接続されている請求
    項７記載の半導体記憶装置。
  9. 【請求項９】選択トランジスタの一方の不純物拡散領域
    と電気的に接続する、Ｍ個のキャパシタ（Ｍ＞１）を含
    む記憶手段が複数（Ｎ個、ただし、Ｎ＞１）接続されて
    いる半導体記憶装置の製造方法であって、 半導体基板上に前記選択トランジスタを形成する工程
    と、 前記選択トランジスタを含む前記半導体基板を覆う絶縁
    膜に、前記選択トランジスタの一方の不純物拡散領域に
    達する第１の導電性コンタクト・プラグと、前記選択ト
    ランジスタの他方の不純物拡散領域に達する第２の導電
    性コンタクト・プラグを形成する工程と、 前記第１の導電性コンタクト・プラグに接続する前記Ｎ
    個の記憶手段を形成する工程と、 前記第２の導電性コンタクト・プラグと接続するビット
    線を形成する工程とを有する半導体記憶装置の製造方
    法。
  10. 【請求項１０】前記Ｎ個の記憶手段を形成する工程は、 前記第１の導電性コンタクト・プラグに接続する第１の
    共通ノード電極を形成する工程と、 前記第１の共通ノード電極に第１の誘電体薄膜を形成す
    る第１の工程と、 前記第１の誘電体薄膜にＮ個のプレート電極を有する第
    １のプレート電極層を形成する第２の工程と、 前記第１のプレート電極層上に第２の誘電体薄膜を形成
    する第３の工程と、 前記第２の誘電体薄膜上に前記第１の共通ノード電極と
    接続する第２の共通ノード電極を形成する第４の工程と
    を有し、 Ｍ＞２の場合は、前記第１、第２、第３、及び第４の工
    程をＭ−１回繰り返す第５の工程をさらに有する請求項
    ９に記載の半導体記憶装置の製造方法。
  11. 【請求項１１】前記第５の工程において形成された第Ｌ
    （Ｌ＞１）のプレート電極層の個々のプレート電極は、
    前記第１のプレート電極層の個々のプレート電極と対応
    して接続している請求項１０に記載の半導体記憶装置の
    製造方法。
  12. 【請求項１２】選択トランジスタの一方の不純物拡散領
    域と電気的に接続する、Ｍ個（Ｍ＞１）のキャパシタを
    有する複数の（Ｎ個、ただし、Ｎ＞１）記憶手段を含む
    メモリブロックを複数有し、前記複数のメモリブロック
    のそれぞれの前記Ｎ個の記憶手段が互いに重なり合うよ
    うに多層に積層されている半導体記憶装置の製造方法で
    あって、 半導体基板上に複数の選択トランジスタを形成する工程
    と、 前記各選択トランジスタを含む前記半導体基板を覆う絶
    縁膜に、前記選択トランジスタの一方の不純物拡散領域
    に達する第１の導電性コンタクト・プラグと、前記選択
    トランジスタの他方の不純物拡散領域に達する第２の導
    電性コンタクト・プラグを形成する工程と、 前記導電性コンタクト・プラグと接続する第１の共通ノ
    ード電極、および第１の共通ノード電極に接続する前記
    Ｎ個の記憶手段を形成する工程と、 前記第２の導電性コンタクト・プラグと接続するビット
    線を形成する工程とを有し、 個々の選択トランジスタに接続する各前記第１の共通ノ
    ード電極を互い重なり合うように形成する。半導体記憶
    装置の製造方法。
  13. 【請求項１３】前記Ｎ個の記憶手段を形成する工程は、 前記第１の共通ノード電極に第１の誘電体薄膜を形成す
    る第１の工程と、 前記第１の誘電体薄膜にＮ個のプレート電極を有する第
    １のプレート電極層を形成する第２の工程と、 前記第１のプレート電極層上に第２の誘電体薄膜を形成
    する第３の工程と、 前記第２の誘電体薄膜上に前記第１の共通ノード電極と
    接続する第２の共通ノード電極を形成する第４の工程と
    を有し、 Ｍ＞２の場合は、前記第１、第２、第３、及び第４の工
    程をＭ−１回繰り返す第５の工程をさらに有する請求項
    １２に記載の半導体記憶装置の製造方法。
  14. 【請求項１４】前記第５の工程において形成された第Ｌ
    （Ｌ＞１）のプレート電極層の個々のプレート電極は、
    前記第１のプレート電極層の個々のプレート電極と対応
    して接続している請求項１３に記載の半導体記憶装置の
    製造方法。
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