KR102523641B1 - 입력 샘플링 커패시터를 포함하는 비교 회로 및 그것을 포함하는 이미지 센서 - Google Patents
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Abstract
본 발명의 실시 예에 따른 비교 회로는 증폭기, 제 1 및 제 2 픽셀 커패시터들, 그리고 제 1 및 제 2 램프 커패시터들을 포함할 수 있다. 상기 증폭기는 픽셀 신호 및 램프 신호를 수신하여 상관 이중 샘플링 동작을 수행하고, 상기 제 1 픽셀 커패시터는 상기 증폭기와 제 1 플로팅 노드를 통해 연결되며 상기 픽셀 신호를 전달하고, 상기 제 1 램프 커패시터는 상기 증폭기와 제 2 플로팅 노드를 통해 연결되며 상기 램프 신호를 전달하고, 상기 제 2 픽셀 커패시터는 상기 제 1 플로팅 노드 및 상기 픽셀 신호의 입력 단자 사이에 상기 제 1 픽셀 커패시터와 병렬로 연결되고, 그리고 상기 제 2 램프 커패시터는 상기 제 2 플로팅 노드 및 상기 램프 신호의 입력 단자 사이에 상기 제 1 램프 커패시터와 병렬로 연결된다. 상기 제 2 픽셀 커패시터는 상기 제 1 플로팅 노드와 제 1 주변 배선들 사이에 형성되고, 상기 제 2 램프 커패시터는 상기 제 2 플로팅 노드와 제 2 주변 배선들 사이에 형성된다.
Description
본 발명은 이미지 센서에 관한 것으로, 좀 더 상세하게는 입력 샘플링 커패시터를 포함하는 비교 회로 및 그것을 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근 들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서를 포함한다. 이 중에서 CMOS 이미지 센서는 간편한 구동 방식을 가지고, 신호 처리 회로를 단일 칩에 집적할 수 있어 제품의 소형화에 유리하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 용이하게 적용될 수 있다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮추는 데 기여할 수 있다. 따라서, CMOS 이미지 센서의 기술 개발 및 고해상도 구현 능력에 따라 그 사용이 급격히 늘어나고 있다.
CMOS 이미지 센서는 비교 회로를 포함한다. 비교 회로는 CMOS 이미지 센서의 센서 어레이에서 감지된 신호와 램프 발생기에서 생성된 램프 신호를 비교하여 디지털 신호를 생성하는 역할을 한다. 센서 어레이에서 감지된 신호와 램프 신호는 비교 회로의 증폭기로 전달되는 도중에 복수의 커패시터들의 영향을 받는다. 이러한 커패시터들은 미리 설정된 커패시터들 및 기생 커패시터들을 포함한다. 비교 회로 내의 전송 효율은 미리 설정된 커패시터들 및 기생 커패시터들의 비율에 따라 결정된다.
본 발명은 위에서 설명한 기술적 과제를 해결하기 위한 것으로, 본 발명은 일정한 면적 내에서 전송 효율을 향상시키는 커패시터 구조를 가지는 비교 회로 및 그것을 포함하는 이미지 센서를 제공하는 데 있다.
본 발명의 실시 예에 따른 비교 회로는 증폭기, 제 1 및 제 2 픽셀 커패시터들, 그리고 제 1 및 제 2 램프 커패시터들을 포함할 수 있다. 상기 증폭기는 픽셀 신호 및 램프 신호를 수신하여 상관 이중 샘플링 동작을 수행하고, 상기 제 1 픽셀 커패시터는 상기 증폭기와 제 1 플로팅 노드를 통해 연결되며 상기 픽셀 신호를 전달하고, 상기 제 1 램프 커패시터는 상기 증폭기와 제 2 플로팅 노드를 통해 연결되며 상기 램프 신호를 전달하고, 상기 제 2 픽셀 커패시터는 상기 제 1 플로팅 노드 및 상기 픽셀 신호의 입력 단자 사이에 상기 제 1 픽셀 커패시터와 병렬로 연결되고, 그리고 상기 제 2 램프 커패시터는 상기 제 2 플로팅 노드 및 상기 램프 신호의 입력 단자 사이에 상기 제 1 램프 커패시터와 병렬로 연결된다. 상기 제 2 픽셀 커패시터는 상기 제 1 플로팅 노드와 제 1 주변 배선들 사이에 형성되고, 상기 제 2 램프 커패시터는 상기 제 2 플로팅 노드와 제 2 주변 배선들 사이에 형성된다.
본 발명의 실시 예에 따른 이미지 센서는 센서 어레이, 램프 신호 발생기, 그리고 비교 회로를 포함할 수 있다. 상기 센서 어레이는 빛을 전기적 신호로 변환하여 픽셀 신호를 생성하고, 상기 램프 신호 발생기는 램프 신호를 생성하고, 그리고 상기 비교 회로는 상기 픽셀 신호 및 상기 램프 신호를 수신하여 상관 이중 샘플링 동작을 수행한다. 상기 비교 회로는, 상기 상관 이중 샘플링 동작을 수행하는 증폭기, 상기 증폭기와 제 1 플로팅 노드를 통해 연결되며, 상기 픽셀 신호를 전달하는 제 1 픽셀 커패시터, 상기 증폭기와 제 2 플로팅 노드를 통해 연결되며, 상기 램프 신호를 전달하는 제 1 램프 커패시터, 상기 제 1 플로팅 노드 및 상기 픽셀 신호의 입력 단자 사이에 상기 제 1 픽셀 커패시터와 병렬로 연결되는 제 2 픽셀 커패시터, 그리고 상기 제 2 플로팅 노드 및 상기 램프 신호의 입력 단자 사이에 상기 제 1 램프 커패시터와 병렬로 연결되는 제 2 램프 커패시터를 포함하고, 상기 제 2 픽셀 커패시터는 상기 제 1 플로팅 노드와 제 1 주변 배선들 사이에 형성되고, 상기 제 2 램프 커패시터는 상기 제 2 플로팅 노드와 제 2 주변 배선들 사이에 형성된다.
본 발명의 실시 예에 따른 비교 회로 및 그것을 포함하는 이미지 센서는 전송 효율을 향상시키는 커패시터 구조를 포함할 수 있다. 본 발명의 실시 예에 따르면, 비교 회로는 플로팅 노드에 형성되는 기생 커패시터를 입력 커패시터로 활용하는 레이아웃을 통해 전송 효율을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 이미지 센서를 보여주는 블록도이다.
도 2는 도 1의 비교 유닛을 자세히 보여주는 도면이다.
도 3은 도 2의 비교기들 중 하나의 레이아웃을 개념적으로 보여주는 도면이다.
도 4는 도 2의 비교기들 중 하나에서 커패시터들의 연결 관계를 예시적으로 보여주는 회로도이다.
도 5는 도 4의 커패시터들의 연결 관계를 구현하기 위한, 도 3에서 A-A'의 단면에 대응하는 개념도이다.
도 6은 도 2의 비교기들 중 하나에서 본 발명의 실시 예에 따른 커패시터들의 연결 관계를 보여주는 회로도이다.
도 7은 도 6의 커패시터들의 연결 관계를 구현하기 위한, 도 3에서 A-A'의 단면에 대응하는 개념도이다.
도 8은 본 발명의 실시 예에 따른 이미지 센서를 포함하는 카메라 시스템을 나타내는 도면이다.
도 9는 본 발명의 실시 예에 따른 이미지 센서를 포함하는 전자 장치의 구성 및 그것의 인터페이스들을 나타낸 블록도이다.
도 2는 도 1의 비교 유닛을 자세히 보여주는 도면이다.
도 3은 도 2의 비교기들 중 하나의 레이아웃을 개념적으로 보여주는 도면이다.
도 4는 도 2의 비교기들 중 하나에서 커패시터들의 연결 관계를 예시적으로 보여주는 회로도이다.
도 5는 도 4의 커패시터들의 연결 관계를 구현하기 위한, 도 3에서 A-A'의 단면에 대응하는 개념도이다.
도 6은 도 2의 비교기들 중 하나에서 본 발명의 실시 예에 따른 커패시터들의 연결 관계를 보여주는 회로도이다.
도 7은 도 6의 커패시터들의 연결 관계를 구현하기 위한, 도 3에서 A-A'의 단면에 대응하는 개념도이다.
도 8은 본 발명의 실시 예에 따른 이미지 센서를 포함하는 카메라 시스템을 나타내는 도면이다.
도 9는 본 발명의 실시 예에 따른 이미지 센서를 포함하는 전자 장치의 구성 및 그것의 인터페이스들을 나타낸 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 이미지 센서(100)를 보여주는 블록도이다. 도 1을 참조하면, 이미지 센서(100)는 타이밍 신호 발생기(110), 행 구동기(120), 센서 어레이(130), 램프 신호 발생기(140), 비교 유닛(150) 및 카운팅 유닛(160)을 포함할 수 있다.
타이밍 신호 발생기(110)는 타이밍 신호들의 발생을 위한 제어신호에 응답하여 타이밍 신호들을 생성한다. 예를 들면, 타이밍 신호 발생기(110)는 행 구동기(120)의 동작을 제어하는 행 구동기 제어신호(RD_con)를 생성할 수 있다. 타이밍 신호 발생기(110)는 램프 신호 발생기(140)의 동작을 제어하는 램프 인에이블 신호(RMP_en)를 생성할 수 있다. 타이밍 신호 발생기(110)는 카운팅 유닛(160)의 동작을 제어하는 카운터 인에이블 신호(CNT_en)를 생성할 수 있다.
행 구동기(120)는 행 구동기 제어신호(RD_con)에 응답하여 센서 어레이(130)의 복수의 행(Row)들을 순차적으로 구동시킨다. 예를 들면, 행 구동기(120)는 센서 어레이(130)의 복수의 행(Row)들에 전기적으로 연결될 수 있다. 선택된 행(Row)의 픽셀들은 감지된 빛을 전기 신호인 픽셀 신호(VPIX)로 전환할 수 있다.
센서 어레이(130)는 복수의 광 감지 소자들을 포함한다. 센서 어레이(130)는 복수의 행(Row)들과 복수의 열(Column)들을 포함한다. 예를 들면, 복수의 광 감지 소자들은 복수의 행(Row)들과 복수의 열(Column)들이 교차하는 위치에 배치될 수 있다.
각 광 감지 소자는 포토 다이오드(Photo Diode), 포토 트랜지스터(Photo Transistor), 포토 게이트(Photo Gate), 핀드 포토 다이오드(Pinned Photo Diode, PPD), 또는 이들의 조합일 수 있다. 예를 들어, 광 감지 소자는 포토 다이오드, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터 및 선택 트랜지스터를 포함하는 4-트랜지스터 구조일 수 있다. 또한, 광 감지 소자는 1-트랜지스터 구조, 3-트랜지스터 구조 또는 5-트랜지스터 구조이거나 복수의 픽셀들이 일부 트랜지스터를 공유하는 구조일 수 있다. 센서 어레이(130)는 감지된 빛을 픽셀 신호(VPIX)로 변환하여 비교 유닛(150)으로 전달할 수 있다.
램프 신호 발생기(140)는 램프 인에이블 신호(RMP_en)에 응답하여 램프 신호(VRMP)를 생성한다. 예를 들면, 램프 신호(VRMP)는 시간에 비례하여 전압이 증가하거나 감소하는 형태의 신호이다. 램프 신호(VRMP)는 비교 유닛(150)에 전달되어 아날로그 신호를 디지털 신호로 변환하는 데 이용될 수 있다.
비교 유닛(150)은 램프 신호(VRMP)와 픽셀 신호(VPIX)를 수신한다. 비교 유닛(150)은 램프 신호(VRMP)와 픽셀 신호(VPIX)를 비교하여 비교기 신호(COMOUT)를 카운팅 유닛(160)에 전달한다. 예를 들면, 비교 유닛(150)은 노이즈를 감소시키기 위한 상관 이중 샘플링(Correlated Double Sampling, CDS) 동작을 수행할 수 있다. 따라서, 비교 유닛(150)은 램프 신호(VRMP)와 픽셀 신호(VPIX)의 차이로부터 노이즈가 제거된 신호를 추출하는 상관 이중 샘플링 회로를 더 포함할 수 있다.
카운팅 유닛(160)은 카운터 인에이블 신호(CNT_en)에 응답하여 램프 신호(VRMP)에 대응하는 카운팅 신호를 생성할 수 있다. 예를 들어, 카운팅 유닛(160)은 램프 신호(VRMP)가 시작될 때, 카운팅 동작을 시작할 수 있다. 카운팅 유닛(160)은 비교 유닛(150)로부터 수신된 비교기 신호(COMOUT)를 디지털 정보로 변환하여 픽셀 데이터(PDATA)를 출력할 수 있다.
본 발명의 실시 예에 따르면, 비교 유닛(150)은 복수의 비교기들을 포함할 수 있다. 각 비교기는 픽셀 신호(VPIX) 및 램프 신호(VRMP)를 수신할 수 있다. 각 비교기는 픽셀 신호(VPIX) 및 램프 신호(VRMP)를 비교하는 증폭기를 포함할 수 있다. 픽셀 신호(VPIX) 및 램프 신호(VRMP) 각각은 입력 커패시터를 통하여 증폭기에 전달된다. 다만, 각 비교기는 입력 커패시터 외에 다양한 기생 커패시터들을 포함할 수 있다. 또한, 기생 커패시터는 각 비교기의 입력 커패시터 및 증폭기 사이의 플로팅 노드에서 형성될 수 있다. 본 발명의 실시 예에 따른 각 비교기는 레이아웃 변경을 통하여 플로팅 노드에 형성되는 기생 커패시터를 입력 커패시터로 변환할 수 있다. 따라서, 각 비교기에서 기생 커패시터의 용량은 감소하고, 입력 커패시터의 용량은 증가하는 효과를 얻을 수 있다.
각 비교기의 전송 효율은 커패시터들의 용량에 따라 결정된다. 예를 들면, 입력 커패시터의 용량이 증가하면, 각 비교기의 전송 효율은 증가할 수 있다. 반면에, 기생 커패시터의 용량이 증가하면, 각 비교기의 전송 효율은 감소할 수 있다. 따라서, 각 비교기에서 기생 커패시터의 용량이 감소하고 입력 커패시터의 용량이 증가하면, 각 비교기의 전송 효율은 향상될 수 있다.
도 2는 도 1의 비교 유닛(150)을 자세히 보여주는 도면이다. 도 2를 참조하면, 센서 어레이(130)는 복수의 열(Column)들을 포함할 수 있다. 예를 들면, 비교 유닛(150)은 센서 어레이(130)의 복수의 열(Column)들과 연결되는 복수의 비교기들(151~15n)을 포함할 수 있다. 램프 신호 발생기(140)는 램프 인에이블 신호(RMP_en)에 응답하여 램프 신호(VRMP)를 생성할 수 있다. 생성된 램프 신호(VRMP)는 비교기들(151~15n) 각각에 동일하게 공급될 수 있다.
센서 어레이(130)의 픽셀들 각각은 빛을 전기 신호로 변환할 수 있다. 센서 어레이(130)의 선택된 행(Row)에 연결된 픽셀들은 픽셀 신호들(VPIX1~VPIXn)을 출력할 수 있다. 비교기들(151~15n) 각각은 램프 신호(VRMP)와 픽셀 신호들(VPIX1~VPIXn) 각각을 비교하여 비교기 신호들(COMOUT1~COMOUTn)를 출력한다. 예를 들면, 제 1 비교기(151)는 램프 신호(VRMP)와 제 1 픽셀 신호(VPIX1)를 비교하여 제 1 비교기 신호(COMOUT1)를 출력할 수 있다. 제 2 비교기(152)는 램프 신호(VRMP)와 제 2 픽셀 신호(VPIX2)를 비교하여 제 2 비교기 신호(COMOUT2)를 출력할 수 있다. 제 n 비교기(15n)는 램프 신호(VRMP)와 제 n 픽셀 신호(VPIXn)를 비교하여 제 n 비교기 신호(COMOUTn)를 출력할 수 있다.
예를 들어, 비교기들(151~15n) 각각은 상관 이중 샘플링 동작을 수행할 수 있다. 비교기들(151~15n) 각각은 램프 신호(VRMP)와 픽셀 신호들(VPIX1~VPIXn) 각각을 이용하여 상관 이중 샘플링 동작을 수행할 수 있다. 이렇게 생성된 비교기 신호들(COMOUT1~COMOUTn) 각각은 카운팅 유닛(160)에 포함된 카운터들(미도시) 각각에 전달된다. 카운팅 유닛(160)에 포함된 카운터들 각각은 비교기 신호들(COMOUT1~COMOUTn) 각각을 카운팅하여 디지털 코드로 변환할 수 있다.
본 발명의 실시 예에 따르면, 비교기들(151~15n) 각각은 픽셀 신호들(VPIX1~VPIXn) 각각 및 램프 신호(VRMP)를 수신할 수 있다. 비교기들(151~15n) 각각은 픽셀 신호들(VPIX1~VPIXn) 각각 및 램프 신호(VRMP)를 비교하는 증폭기를 포함할 수 있다. 비교기들(151~15n) 각각에서 픽셀 신호(VPIX1~VPIXn) 및 램프 신호(VRMP) 각각은 입력 커패시터를 통하여 증폭기에 전달된다. 다만, 비교기들(151~15n) 각각은 입력 커패시터 외에 다양한 기생 커패시터들을 포함할 수 있다. 또한, 기생 커패시터는 비교기들(151~15n) 각각의 입력 커패시터 및 증폭기 사이의 플로팅 노드에서 형성될 수 있다. 본 발명의 실시 예에 따른 비교기들(151~15n) 각각은 레이아웃 변경을 통하여 플로팅 노드에 형성되는 기생 커패시터를 입력 커패시터로 변환할 수 있다. 따라서, 비교기들(151~15n) 각각에서 기생 커패시터의 용량은 감소하고, 입력 커패시터의 용량은 증가하는 효과를 얻을 수 있다.
비교기들(151~15n) 각각의 전송 효율은 커패시터들의 용량에 따라 결정된다. 예를 들면, 입력 커패시터의 용량이 증가하면, 비교기들(151~15n) 각각의 전송 효율은 증가할 수 있다. 반면에, 기생 커패시터의 용량이 증가하면, 비교기들(151~15n) 각각의 전송 효율은 감소할 수 있다. 따라서, 비교기들(151~15n) 각각에서 기생 커패시터의 용량이 감소하고 입력 커패시터의 용량이 증가하면, 각 비교기의 전송 효율은 향상될 수 있다.
도 3은 도 2의 비교기들 중 하나(151)의 레이아웃을 개념적으로 보여주는 도면이다. 도 3을 참조하면, 비교기(151)는 픽셀 커패시터(Cpix), 램프 커패시터(Crmp) 및 증폭기(OTA)를 포함할 수 있다. 픽셀 커패시터(Cpix) 및 램프 커패시터(Crmp)는 미리 설정된 용량을 가지도록 설계되는 입력 커패시터들이다.
픽셀 커패시터(Cpix)는 미리 설정된 용량을 가지도록 설계될 수 있다. 예를 들면, 픽셀 커패시터(Cpix)는 제 1 방향(D1)으로 고정된 제 1 폭(W1)을 가지고, 미리 설정된 충전 용량에 따라 제 1 방향(D1)과 수직한 제 2 방향(D2)으로 소정의 길이를 가지도록 설계될 수 있다. 또한, 픽셀 커패시터(Cpix)는 제 1 및 제 2 방향(D1, D2)과 수직한 제 3 방향(D3)으로 적층되어 형성될 수 있다. 하지만, 픽셀 커패시터(Cpix)의 형성 방법은 이것에 한정되지 않는다. 픽셀 커패시터(Cpix)는 플로팅 노드(INN)을 통해 증폭기(OTA)와 연결될 수 있다. 픽셀 커패시터(Cpix)는 플로팅 노드(INN)와 플로팅 노드 컨택(INNC)를 통해 연결될 수 있다.
램프 커패시터(Crmp)는 미리 설정된 충전 용량을 가지도록 설계될 수 있다. 예를 들면, 램프 커패시터(Crmp)는 제 1 방향(D1)으로 고정된 제 1 폭(W1)을 가지고, 미리 설정된 충전 용량에 따라 제 1 방향(D1)과 수직한 제 2 방향(D2)으로 소정의 길이를 가지도록 설계될 수 있다. 또한, 램프 커패시터(Crmp)는 제 1 및 제 2 방향(D1, D2)과 수직한 제 3 방향(D3)으로 적층되어 형성될 수 있다. 하지만, 램프 커패시터(Crmp)의 형성 방법은 이것에 한정되지 않는다. 램프 커패시터(Crmp)는 플로팅 노드(INP)을 통해 증폭기(OTA)와 연결될 수 있다. 램프 커패시터(Crmp)는 플로팅 노드(INP)와 플로팅 노드 컨택(INPC)를 통해 연결될 수 있다.
픽셀 커패시터(Cpix) 및 램프 커패시터(Crmp)는 제 2 방향(D2)으로 평행하게 배치될 수 있다. 플로팅 노드(INN)의 길이 및 플로팅 노드(INP)의 길이는 기생 커패시턴스의 영향을 감소시키기 위해 동일한 길이로 형성될 수 있다. 플로팅 노드(INN) 및 플로팅 노드(INP)와 주변 배선들 사이에서 기생 커패시터가 형성될 수 있다. 증폭기(OTA)는 복수의 트랜지스터들을 포함할 수 있다.
도 4는 도 2의 비교기들 중 하나(151a)에서 커패시터들의 연결 관계를 예시적으로 보여주는 회로도이다. 도 4를 참조하면, 비교기(151a)는 픽셀 커패시터(Cpix), 램프 커패시터(Crmp) 및 증폭기(OTA)를 포함할 수 있다. 픽셀 커패시터(Cpix) 및 램프 커패시터(Crmp)는 잡음 특성을 개선하기 위해 미리 설정된 입력 커패시터들이다. 제 1 픽셀 신호(VPIX1)는 픽셀 커패시터(Cpix)를 통해 증폭기(OTA)에 전달된다. 램프 신호(VRMP)는 램프 커패시터(Crmp)를 통해 증폭기(OTA)에 전달된다. 도 4의 픽셀 커패시터(Cpix), 램프 커패시터(Crmp), 증폭기(OTA), 플로팅 노드(INN) 및 플로팅 노드(INP)는 도 3의 픽셀 커패시터(Cpix), 램프 커패시터(Crmp), 증폭기(OTA), 플로팅 노드(INN) 및 플로팅 노드(INP)와 대응된다.
비교기(151a)는 미리 설정된 픽셀 커패시터(Cpix) 및 램프 커패시터(Crmp) 외에 기생 커패시터들(Cp1, Cp2, Cp3, Cp4)을 포함할 수 있다. 예를 들면, 제 1 기생 커패시터(Cp1)는 제 1 픽셀 신호(VPIX1)의 입력단 및 접지 단자 사이에 형성될 수 있다. 제 2 기생 커패시터(Cp2)는 램프 신호(VRMP)의 입력단 및 접지 단자 사이에 형성될 수 있다. 제 3 기생 커패시터(Cp3)는 플로팅 노드(INN) 및 접지 단자 사이에 형성될 수 있다. 제 4 기생 커패시터(Cp4)는 플로팅 노드(INP) 및 접지 단자 사이에 형성될 수 있다.
비교기(151a)의 전송 효율은 커패시터들의 용량에 따라 결정된다. 예를 들면, 입력 커패시터로서 픽셀 커패시터(Cpix) 및 램프 커패시터(Crmp)의 용량이 증가하면, 비교기(151a)의 전송 효율은 증가할 수 있다. 반면에, 기생 커패시터들(Cp1, Cp2, Cp3, Cp4)의 용량이 증가하면, 비교기(151a)의 전송 효율은 감소할 수 있다. 따라서, 비교기(151a)의 전송 효율을 증가시키기 위해 기생 커패시터들(Cp1, Cp2, Cp3, Cp4)의 용량을 감소시키는 설계 변경이 필요하다.
도 5는 도 4의 커패시터들의 연결 관계를 구현하기 위한, 도 3에서 A-A'의 단면에 대응하는 개념도이다. 도 3 내지 도 5를 참조하면, 비교기(151a)의 픽셀 커패시터(Cpix) 및 램프 커패시터(Crmp)는 제 3 방향(D3)으로 적층된 복수의 계층(Layer)들로 형성될 수 있다. 비교기(151a)는 커패시터 계층(Capacitor Layer) 및 배선 계층(Routing Layer)를 포함할 수 있다. 예를 들면, 커패시터 계층은 제 1 폴리 계층(PC1), 제 2 폴리 계층(PC2) 및 제 1 금속 계층(M1)을 포함할 수 있다. 배선 계층은 제 3 금속 계층(M3), 제 4 금속 계층(M4) 및 제 5 금속 계층(M5)을 포함할 수 있다. 또한, 커패시터 계층 및 배선 계층 사이의 영향을 최소화하기 위해 제 2 금속 계층(M2)이 선택적으로 형성될 수 있다. 각 계층 사이에는 절연 계층이 형성될 수 있다.
도 5는 개념적인 레이아웃을 보여주는 것으로, 각 계층의 두께는 설계에 따라 변경될 수 있다. 또한, 계층들 사이의 거리도 설계에 따라 변경될 수 있다. 다만, 각 계층의 폭은 제 1 너비(W1) 이내로 제한될 수 있다.
커패시터 계층은 미리 설정된 입력 커패시터들(Crmp, Cpix)을 제공하기 위해 형성될 수 있다. 예를 들면, 램프 커패시터(Crmp)는 제 1 폴리 계층(PC1) 및 제 2 폴리 계층(PC2)의 사이에 형성될 수 있다. 또한, 램프 커패시터(Crmp)는 제 2 폴리 계층(PC2) 및 제 1 금속 계층(M1)의 사이에 형성될 수 있다. 제 1 폴리 계층(PC1) 및 제 1 금속 계층(M1)은 제 8 비아(VIA8)를 통해 연결될 수 있다. 램프 신호(VRMP)는 제 1 폴리 계층(PC1) 및 제 1 금속 계층(M1)에 입력될 수 있다. 제 2 폴리 계층(PC2)은 플로팅 노드(INP)에 연결될 수 있다. 제 2 기생 커패시터(Cp2)는 제 1 폴리 계층(PC1) 및 접지 단자 사이에 형성될 수 있다.
마찬가지로, 도 5에 도시되지 않았지만, 픽셀 커패시터(Cpix)도 램프 커패시터(Crmp)와 유사하게 형성될 수 있다. 예를 들면, 픽셀 커패시터(Cpix)는 제 1 폴리 계층(PC1) 및 제 2 폴리 계층(PC2)의 사이에 형성될 수 있다. 또한, 픽셀 커패시터(Cpix)는 제 2 폴리 계층(PC2) 및 제 1 금속 계층(M1)의 사이에 형성될 수 있다. 제 1 폴리 계층(PC1) 및 제 1 금속 계층(M1)은 다른 비아를 통해 연결될 수 있다. 제 1 픽셀 신호(VPIX1)는 제 1 폴리 계층(PC1) 및 제 1 금속 계층(M1)에 입력될 수 있다. 제 2 폴리 계층(PC2)은 플로팅 노드(INN)에 연결될 수 있다. 제 2 기생 커패시터(Cp2)는 제 1 폴리 계층(PC1) 및 접지 단자 사이에 형성될 수 있다. 픽셀 커패시터(Cpix)는 제 2 방향(D2)으로 램프 커패시터(Crmp)와 평행하게 배치될 수 있다. 도 3에서, A-A'의 단면은 램프 커패시터(Crmp)을 가로지르고 있다. 따라서, 도 5는 픽셀 커패시터(Cpix)의 단면은 보여주지 못한다.
플로팅 노드들(INN, INP)은 배선 계층에 형성될 수 있다. 예를 들면, 제 4 금속 계층(M4)은 플로팅 노드들(INN, INP)을 포함할 수 있다. 플로팅 노드들(INN, INP)은 제 3 내지 제 5 금속 계층(M3, M4, M5)에 의해 차폐(Shielding)될 수 있다. 플로팅 노드(INN)는 제 3 금속 계층(M3), 제 5 금속 계층(M5), 제 1 차폐 라인(SHD1) 및 제 2 차폐 라인(SHD2)의 사이에 배치된다. 제 1 차폐 라인(SHD1)은 제 1 비아(VIA1)를 통해 제 5 금속 계층(M5)과 연결될 수 있다. 제 1 차폐 라인(SHD1)은 제 2 비아(VIA2)를 통해 제 3 금속 계층(M3)과 연결될 수 있다. 제 2 차폐 라인(SHD2)은 제 3 비아(VIA3)를 통해 제 5 금속 계층(M5)과 연결될 수 있다. 제 2 차폐 라인(SHD2)은 제 4 비아(VIA4)를 통해 제 3 금속 계층(M3)과 연결될 수 있다. 제 3 금속 계층(M3), 제 5 금속 계층(M5), 제 1 차폐 라인(SHD1) 및 제 2 차폐 라인(SHD2)은 접지 단자에 연결될 수 있다. 이로 인해, 제 3 기생 커패시터(Cp3)는 플로팅 노드(INN) 및 접지 단자 사이에 생성될 수 있다.
또한, 플로팅 노드(INP)는 제 3 금속 계층(M3), 제 5 금속 계층(M5), 제 2 차폐 라인(SHD2) 및 제 3 차폐 라인(SHD3)의 사이에 배치된다. 제 2 차폐 라인(SHD2)은 제 3 비아(VIA3)를 통해 제 5 금속 계층(M5)과 연결될 수 있다. 제 2 차폐 라인(SHD2)은 제 4 비아(VIA4)를 통해 제 3 금속 계층(M3)과 연결될 수 있다. 제 3 차폐 라인(SHD3)은 제 5 비아(VIA5)를 통해 제 5 금속 계층(M5)과 연결될 수 있다. 제 3 차폐 라인(SHD3)은 제 6 비아(VIA6)를 통해 제 3 금속 계층(M3)과 연결될 수 있다. 제 3 금속 계층(M3), 제 5 금속 계층(M5), 제 2 차폐 라인(SHD2) 및 제 3 차폐 라인(SHD3)은 접지 단자에 연결될 수 있다. 이로 인해, 제 4 기생 커패시터(Cp4)는 플로팅 노드(INP) 및 접지 단자 사이에 생성될 수 있다.
제 3 금속 계층(M3)이 접지 단자에 연결되는 것으로 인하여, 제 2 기생 커패시터(Cp2)는 제 2 금속 계층(M2) 및 제 3 금속 계층(M3) 사이에도 형성될 수 있다.
도 5에서, 플로팅 노드들(INN, INP)이 접지 단자에 연결되는 금속 계층들(M3, M5) 및 차폐 라인들(SHD1, SHD2, SHD3)에 의해 차폐되므로 인해, 플로팅 노드들(INN, INP) 각각과 접지 단자 사이에 기생 커패시터들(Cp3, Cp4) 각각이 형성된다. 따라서, 비교기(151a)의 전송 효율을 증가시키기 위해 기생 커패시터들(Cp3, Cp4)의 용량을 감소시키는 설계 변경이 필요하다.
도 6은 도 2의 비교기들 중 하나(151b)에서 본 발명의 실시 예에 따른 커패시터들의 연결 관계를 보여주는 회로도이다. 도 6을 참조하면, 비교기(151b)는 픽셀 커패시터들(Cpix1, Cpix2), 램프 커패시터들(Crmp1, Crmp2) 및 증폭기(OTA)를 포함할 수 있다. 제 1 픽셀 커패시터(Cpix1) 및 제 1 램프 커패시터(Crmp1)는 잡음 특성을 개선하기 위해 미리 설정된 입력 커패시터들이다. 제 2 픽셀 커패시터(Cpix2) 및 제 2 램프 커패시터(Crmp2)는 기생 커패시터들의 레이아웃 변경으로 형성된 입력 커패시터들이다.
제 1 픽셀 신호(VPIX1)는 픽셀 커패시터들(Cpix1, Cpix2)을 통해 증폭기(OTA)에 전달된다. 램프 신호(VRMP)는 램프 커패시터들(Crmp1, Crmp2)을 통해 증폭기(OTA)에 전달된다. 도 6의 픽셀 커패시터(Cpix1), 램프 커패시터(Crmp1), 증폭기(OTA), 플로팅 노드(INN) 및 플로팅 노드(INP)는 도 3의 픽셀 커패시터(Cpix), 램프 커패시터(Crmp), 증폭기(OTA), 플로팅 노드(INN) 및 플로팅 노드(INP)과 대응된다.
비교기(151b)는 미리 설정된 픽셀 커패시터들(Cpix1, Cpix2) 및 램프 커패시터들(Crmp1, Crmp2) 외에 기생 커패시터들(Cp1, Cp2)을 포함할 수 있다. 예를 들면, 제 1 기생 커패시터(Cp1)는 제 1 픽셀 신호(VPIX1)의 입력단 및 접지 단자 사이에 생성될 수 있다. 제 2 기생 커패시터(Cp2)는 램프 신호(VRMP)의 입력단 및 접지 단자 사이에 생성될 수 있다.
비교기(151b)의 전송 효율은 커패시터들의 용량에 따라 결정된다. 예를 들면, 픽셀 커패시터들(Cpix1, Cpix2) 및 램프 커패시터들(Crmp1, Crmp2)의 용량이 증가하면, 비교기(151b)의 전송 효율은 증가할 수 있다. 반면에, 기생 커패시터들(Cp1, Cp2)의 용량이 증가하면, 비교기(151b)의 전송 효율은 감소할 수 있다.
제 1 픽셀 커패시터(Cpix1) 및 제 1 램프 커패시터(Crmp1)는 미리 설정된 용량을 가지는 커패시터들이다. 예를 들면, 제 1 픽셀 커패시터(Cpix1) 및 제 1 램프 커패시터(Crmp1)는 도 3의 픽셀 커패시터(Cpix) 및 램프 커패시터(Crmp)에 대응할 수 있다.
제 2 픽셀 커패시터(Cpix2) 및 제 2 램프 커패시터(Crmp2)는 레이아웃의 변경을 통해 기생 커패시터들을 이용한 커패시터들이다. 예를 들면, 제 2 픽셀 커패시터(Cpix2)는 도 4의 제 3 기생 커패시터(Cp3)의 레이아웃을 변경하여 형성될 수 있다. 제 2 램프 커패시터(Crmp2)는 도 4의 제 4 기생 커패시터(Cp4)의 레이아웃을 변경하여 형성될 수 있다. 따라서, 제 1 픽셀 신호(VPIX1)의 입력단 및 플로팅 노드(INN) 사이의 커패시턴스는 증가할 수 있다. 또한, 램프 신호(VRMP)의 입력단 및 플로팅 노드(INP) 사이의 커패시턴스는 증가할 수 있다. 결국, 비교기(151b)의 전송 효율은 증가할 수 있다.
도 7은 도 6의 커패시터들의 연결 관계를 구현하기 위한, 도 3에서 A-A'의 단면에 대응하는 개념도이다. 도 3, 도 6 및 도 7을 참조하면, 비교기(151b)의 제 1 픽셀 커패시터(Cpix1) 및 제 1 램프 커패시터(Crmp1)는 제 3 방향(D3)으로 적층된 커패시터 계층(Capacitor Layer)에 형성될 수 있다. 또한, 제 2 픽셀 커패시터(Cpix2) 및 제 2 램프 커패시터(Crmp2)는 배선 계층(Routing Layer)에서 기생 커패시터들의 레이아웃 변경으로 형성될 수 있다.
도 7은 개념적인 레이아웃을 보여주는 것으로, 각 계층의 두께는 설계에 따라 변경될 수 있다. 또한, 계층들 사이의 거리도 설계에 따라 변경될 수 있다. 다만, 각 계층의 폭은 제 2 너비(W2) 이내로 제한될 수 있다. 제 2 너비(W2)는 도 5의 제 1 너비(W1)와 동일하게 설정 또는 다르게 설정될 수 있다.
커패시터 계층은 미리 설정된 커패시터들(Crmp1, Cpix1)을 제공하기 위해 형성될 수 있다. 예를 들면, 제 1 램프 커패시터(Crmp1)는 제 1 폴리 계층(PC1)과 제 2 폴리 계층(PC2)의 사이 및 제 2 폴리 계층(PC2)와 제 1 금속 계층(M1)의 사이에 형성될 수 있다. 제 1 폴리 계층(PC1) 및 제 1 금속 계층(M1)은 제 11 비아(VIA11)를 통해 연결될 수 있다. 램프 신호(VRMP)는 제 1 폴리 계층(PC1) 및 제 1 금속 계층(M1)에 인가될 수 있다. 제 2 폴리 계층(PC2)은 플로팅 노드(INP)와 연결될 수 있다. 제 2 기생 커패시터(Cp2)는 제 1 폴리 계층(PC1) 및 접지 단자 사이에 형성될 수 있다.
마찬가지로, 도 7에 도시되지 않았지만, 제 1 픽셀 커패시터(Cpix1)도 제 1 램프 커패시터(Crmp1)와 유사하게 형성될 수 있다. 예를 들면, 제 1 픽셀 커패시터(Cpix1)는 제 1 폴리 계층(PC1)과 제 2 폴리 계층(PC2)의 사이 및 제 2 폴리 계층(PC2)와 제 1 금속 계층(M1)의 사이에 형성될 수 있다. 제 1 폴리 계층(PC1) 및 제 1 금속 계층(M1)은 다른 비아를 통해 연결될 수 있다. 제 1 픽셀 신호(VPIX1)는 제 1 폴리 계층(PC1) 및 제 1 금속 계층(M1)에 인가될 수 있다. 제 2 폴리 계층(PC2)은 플로팅 노드(INN)와 연결될 수 있다. 제 1 기생 커패시터(Cp1)는 제 1 폴리 계층(PC1) 및 접지 단자 사이에 형성될 수 있다. 제 1 픽셀 커패시터(Cpix1)는 제 2 방향(D2)으로 제 1 램프 커패시터(Crmp1)와 평행하게 배치될 수 있다.
배선 계층에는 플로팅 노드들(INN, INP)이 형성될 수 있다. 예를 들면, 제 4 금속 계층(M4)은 플로팅 노드들(INN, INP)을 포함할 수 있다. 제 3 금속 계층(M3)은 제 3 차폐 라인(SHD3) 및 제 7 차폐 라인(SHD7)을 포함할 수 있다. 제 4 금속 계층(M4)은 제 2 차폐 라인(SHD2), 제 4 차폐 라인(SHD4), 제 6 차폐 라인(SHD6) 및 제 8 차폐 라인(SHD8)을 포함할 수 있다. 제 5 금속 계층(M5)은 제 1 차폐 라인(SHD1) 및 제 5 차폐 라인(SHD5)을 포함할 수 있다.
플로팅 노드들(INN, INP)은 제 3 내지 제 5 금속 계층(M3, M4, M5)에 의해 차폐(Shielding)될 수 있다. 예를 들면, 플로팅 노드(INN)는 제 1 내지 제 4 차폐 라인들(SHD1~SHD4)의 사이에 배치된다. 제 1 차폐 라인(SHD1)은 제 1 비아(VIA1)를 통해 제 2 차폐 라인(SHD2)과 연결될 수 있다. 제 2 차폐 라인(SHD2)은 제 2 비아(VIA2)를 통해 제 3 차폐 라인(SHD3)과 연결될 수 있다. 제 3 차폐 라인(SHD3)은 제 3 비아(VIA3)를 통해 제 4 차폐 라인(SHD4)과 연결될 수 있다. 제 4 차폐 라인(SHD4)은 제 4 비아(VIA4)를 통해 제 1 차폐 라인(SHD1)과 연결될 수 있다. 제 1 내지 제 4 차폐 라인들(SHD1~SHD4)에는 제 1 픽셀 신호(VPIX1)가 인가될 수 있다. 이로 인해, 제 2 픽셀 커패시터(Cpix2)는 플로팅 노드(INN) 및 제 1 픽셀 신호(VPIX1)의 입력단 사이에 형성될 수 있다.
또한, 예를 들면, 플로팅 노드(INP)는 제 5 내지 제 8 차폐 라인들(SHD5~SHD8)의 사이에 배치된다. 제 5 차폐 라인(SHD5)은 제 5 비아(VIA5)를 통해 제 6 차폐 라인(SHD6)과 연결될 수 있다. 제 6 차폐 라인(SHD6)은 제 6 비아(VIA6)를 통해 제 7 차폐 라인(SHD7)과 연결될 수 있다. 제 7 차폐 라인(SHD7)은 제 7 비아(VIA7)를 통해 제 8 차폐 라인(SHD8)과 연결될 수 있다. 제 8 차폐 라인(SHD8)은 제 8 비아(VIA8)를 통해 제 5 차폐 라인(SHD5)과 연결될 수 있다. 제 5 내지 제 8 차폐 라인들(SHD5~SHD8)에는 램프 신호(VRMP)가 인가될 수 있다. 이로 인해, 제 2 램프 커패시터(Crmp2)는 플로팅 노드(INP) 및 램프 신호(VRMP)의 입력단 사이에 형성될 수 있다.
다만, 이러한 레이아웃 변경으로 인하여, 제 1 픽셀 신호(VPIX1)의 입력단 및 램프 신호(VRMP)의 입력단 사이에 기생 커패시터(Cpx)가 형성될 수 있다. 예를 들면, 기생 커패시터(Cpx)는 제 4 차폐 라인(SHD4) 및 제 6 차폐 라인(SHD6) 사이에 형성될 수 있다. 또한, 기생 커패시터(Cpx)는 제 3 차폐 라인(SHD3) 및 제 2 금속 계층(M2) 사이에 형성될 수 있다. 하지만, 기생 커패시터(Cpx)에 의한 이득(gain)의 감소는 미미할 것이다.
제 2 금속 계층(M2)은 제 10 비아(VIA10)를 통해 제 1 금속 계층(M1)과 연결될 수 있다. 또한, 제 2 금속 계층(M2)은 제 9 비아(VIA9)를 통해 제 7 차폐 라인(SHD7)과 연결될 수 있다.
본 발명의 실시 예에 따른 비교기(151b)는 레이아웃 변경을 통해 플로팅 노드들(INN, INP)에 형성되는 기생 커패시터들을 제 2 픽셀 커패시터(Cpix2) 및 제 2 램프 커패시터(Crmp2)로 변경할 수 있다. 제 2 픽셀 커패시터(Cpix2)는 제 1 픽셀 커패시터(Cpix1)와 병렬로 연결되는 효과를 가질 수 있다. 제 2 램프 커패시터(Crmp2)는 제 1 램프 커패시터(Crmp1)와 병렬로 연결되는 효과를 가질 수 있다. 따라서, 비교기(151b)는 입력 커패시터의 용량이 증가하는 효과를 가질 수 있다. 입력 커패시터의 용량이 증가하면, 비교기(151b)의 전송 효율은 증가할 수 있다.
도 8은 본 발명의 실시 예에 따른 이미지 센서를 포함하는 카메라 시스템(1000)을 나타내는 도면이다. 예를 들어, 카메라 시스템(1000)은 디지털 카메라를 포함할 수 있다. 도 8을 참조하면, 카메라 시스템(1000)은 렌즈(1100), 이미지 센서(1200), 모터부(1300) 및 엔진부(1400)를 포함할 수 있다. 이미지 센서(1200)는 본 발명의 실시 예에 따른 동적 전류의 발생을 방지하기 위한 전류 안정화 회로를 포함한다.
렌즈(1100)는 이미지 센서(1200)의 수광 영역으로 입사광을 집광시킨다. 이미지 센서(1200)는 렌즈(1100)를 통하여 입사된 광에 기초하여 베이어 패턴(Bayer pattern)의 RGB 데이터(RGB)를 생성할 수 있다. 이미지 센서(1200)는 클럭 신호 (CLK)에 기초하여 RGB 데이터(RGB)를 제공할 수 있다. 예를 들어, 이미지 센서(1200)는 MIPI(Mobile Industry Processor Interface) 또는 CSI(Camera Serial Interface)를 통하여 엔진부(1400)와 인터페이싱할 수 있다.
이미지 센서(1200)는 본 발명의 실시 예에 따른 도 1의 이미지 센서(100)에 대응할 수 있다. 예를 들면, 이미지 센서(1200)는 레이아웃 변경을 통해 기생 커패시터를 입력 커패시터로 전환하는 효과를 가지는 비교 회로를 포함할 수 있다. 따라서, 이미지 센서(1200)는 전송 효율이 향상된 비교 회로를 포함할 수 있다.
모터부(1300)는 엔진부(1400)로부터 수신된 제어 신호(CTRL)에 응답하여 렌즈(1100)의 포커스를 조절하거나, 셔터링(Shuttering)을 수행할 수 있다. 엔진부(1400)는 이미지 센서(1200) 및 모터부(1300)를 제어한다. 또한, 엔진부(1400)는 이미지 센서(1200)로부터 수신된 RGB 데이터(RGB)에 기초하여 휘도 성분, 상기 휘도 성분과 청색 성분의 차, 및 상기 휘도 성분과 적색 성분의 차를 포함하는 YUV 데이터(YUV)를 생성하거나, 압축 데이터, 예를 들어 JPEG(Joint Photography Experts Group) 데이터를 생성할 수 있다.
엔진부(1400)는 호스트/어플리케이션(1500)에 연결될 수 있으며, 엔진부(1400)는 마스터 클럭(MCLK)에 기초하여 YUV 데이터(YUV) 또는 JPEG 데이터를 호스트/어플리케이션(1500)에 제공할 수 있다. 또한, 엔진부(1400)는 SPI(Serial Peripheral Interface) 또는 I2C(Inter Integrated Circuit)를 통하여 호스트/어플리케이션(1500)과 인터페이싱할 수 있다.
도 9는 본 발명의 실시 예에 따른 이미지 센서를 포함하는 전자 장치의 구성 및 그것의 인터페이스들을 나타낸 블록도이다. 전자 장치(2000)는 MIPI 연합에 의해 제안된 인터페이스 규약을 이용하거나 지원할 수 있는 데이터 처리 장치로 구현될 수 있다. 예로서, 전자 장치(2000)는 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트 폰, 태블릿 컴퓨터, 웨어러블 장치 등과 같은 전자 장치들 중 하나일 수 있다.
전자 장치(2000)는 어플리케이션 프로세서(2100), 디스플레이들(2220, 2221), 및 이미지 센서들(2230, 2231)을 포함할 수 있다. 어플리케이션 프로세서(2100)는 DigRF 마스터(2110), DSI(Display Serial Interface) 호스트(2120), CSI(Camera Serial Interface) 호스트(2130), 및 물리 계층(2140)을 포함할 수 있다.
DSI 호스트(2120)는 DSI에 따라 디스플레이(2220)의 DSI 장치(2225)와 통신할 수 있다. 예로서, DSI 호스트(2120)에는 광 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(2225)에는 광 디시리얼라이저(DES)가 구현될 수 있다. 디스플레이(2220)는 DSI에 따라 디스플레이(2221)의 DSI 장치(2226)와 통신할 수 있다. 예로서, DSI 장치(2225)에는 광 시리얼라이저(SER)가 더 구현될 수 있고, DSI 장치(2226)에는 광 디시리얼라이저(DES)가 구현될 수 있다. 한편, 디스플레이(2221)는 어플리케이션 프로세서(2100)와 직접 연결되지 않을 수 있다.
본 발명의 실시 예에 따르면, 어플리케이션 프로세서(2100)는 디스플레이(2221)의 DSI 장치(2226)를 직접 제어할 수 있다. 예로서, 디스플레이(2220)는 어플리케이션 프로세서(2100)로부터 수신되는 요청의 포맷을 변환할 수 있고, 변환된 요청을 디스플레이(2221)로 제공할 수 있다. 다른 예로서, 디스플레이(2220)는 포트 식별자를 포함하는 요청을 디스플레이(2221)로 전달할 수 있다. 디스플레이(2221)는 전달된 요청에 기초하여, 통신 환경을 설정 또는 변경할 수 있다.
CSI 호스트(2130)는 CSI에 따라 이미지 센서(2230)의 CSI 장치(2235)와 통신할 수 있다. 예로서, CSI 호스트(2130)에는 광 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(2235)에는 광 시리얼라이저(SER)가 구현될 수 있다. 이미지 센서(2230)는 CSI에 따라 이미지 센서(2231)의 CSI 장치(2236)와 통신할 수 있다. 예로서, CSI 장치(2235)에는 광 디시리얼라이저(DES)가 더 구현될 수 있고, CSI 장치(2236)에는 광 시리얼라이저(SER)가 구현될 수 있다. 한편, 이미지 센서(2231)는 어플리케이션 프로세서(2100)와 직접 연결되지 않을 수 있다.
본 발명의 실시 예에 따르면, 어플리케이션 프로세서(2100)는 이미제 센서(2231)의 CSI 장치(2236)를 직접 제어할 수 있다. 예로서, 이미지 센서(2230)는 어플리케이션 프로세서(2100)로부터 수신되는 요청의 포맷을 변환할 수 있고, 변환된 요청을 이미지 센서(2231)로 제공할 수 있다. 다른 예로서, 이미지 센서(2230)는 포트 식별자를 포함하는 요청을 이미지 센서(2231)로 전달할 수 있다. 이미지 센서(2231)는 전달된 요청에 기초하여, 통신 환경을 설정 또는 변경할 수 있다.
이미지 센서(2231)는 본 발명의 실시 예에 따른 도 1의 이미지 센서(100)에 대응할 수 있다. 예를 들면, 이미지 센서(2231)는 레이아웃 변경을 통해 기생 커패시터를 입력 커패시터로 전환하는 효과를 가지는 비교 회로를 포함할 수 있다. 따라서, 이미지 센서(2231)는 전송 효율이 향상된 비교 회로를 포함할 수 있다.
전자 장치(2000)는 어플리케이션 프로세서(2100)와 통신하는 RF(Radio Frequency) 칩(2240)을 더 포함할 수 있다. RF 칩(2240)은 물리 계층(2242), DigRF 슬레이브(2244), 및 안테나(2246)를 포함할 수 있다. 예로서, RF 칩(2240)의 물리 계층(2242)과 어플리케이션 프로세서(2100)의 물리 계층(2140)은 MIPI 연합에 의해 제안된 DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다.
전자 장치(2000)는 워킹 메모리(2250), 임베디드 스토리지 장치(2251), 및 카드 스토리지 장치(2252)를 더 포함할 수 있다. 워킹 메모리(2250), 임베디드 스토리지 장치(2251), 및 카드 스토리지 장치(2252)는 어플리케이션 프로세서(2100)로부터 제공받은 데이터를 저장할 수 있다. 나아가, 워킹 메모리(2250), 임베디드 스토리지 장치(2251), 및 카드 스토리지 장치(2252)는 저장된 데이터를 어플리케이션 프로세서(2100)로 제공할 수 있다.
워킹 메모리(2250)는 어플리케이션 프로세서(2100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 워킹 메모리(2250)는 SRAM, DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 및/또는 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
전자 장치(2000)는 WiMAX(World Interoperability for Microwave Access; 2260), WLAN(Wireless Local Area Network; 2262), UWB(Ultra Wideband; 2264) 등과 같은 통신 모듈을 통해 외부 장치/시스템과 통신할 수 있다. 이 외에도, 전자 장치(2000)는 LTE(Long Term Evolution), GSM(Global System for Mobile communications), CDMA(Code Division Multiple Access), Bluetooth, NFC(Near Field Communication), WiFi(Wireless Fidelity), RFID(Radio Frequency Identification) 등의 다양한 무선 통신 규약 중 적어도 하나, 및/또는 TCP/IP(Transfer Control Protocol/Internet Protocol), USB, SCSI, M-PCIe(Mobile PCIe), Firewire 등의 다양한 유선 통신 규약 중 적어도 하나에 따라 외부 장치/시스템과 통신할 수 있다.
전자 장치(2000)는 음성 정보를 처리하기 위한 스피커(2270) 및 마이크(2275)를 더 포함할 수 있다. 나아가, 전자 장치(2000)는 위치 정보를 처리하기 위한 GPS(Global Positioning System) 장치(2280)를 더 포함할 수 있다. 전자 장치(2000)는 주변 장치들과의 연결을 관리하기 위한 브릿지(Bridge) 칩(2290)을 더 포함할 수 있다.
전자 장치(2000)는 다양한 유저 인터페이스를 채용하여, 사용자와 통신할 수 있다. 예로서, 유저 인터페이스는 키보드, 마우스, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 자이로스코프 센서, 진동 센서, 회전식 노브(Rotary Knob) 등의 입력 인터페이스를 포함할 수 있다. 예로서, 유저 인터페이스는 LCD(Liquid Crystal Display) 장치, LED(Light Emitting Diode) 표시 장치, OLED(Organic LED) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, 스피커, 모터 등의 출력 인터페이스를 포함할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100: 이미지 센서
110: 타이밍 신호 발생기
120: 행 구동기
130: 센서 어레이
140: 램프 신호 발생기
150: 비교 유닛
160: 카운팅 유닛
110: 타이밍 신호 발생기
120: 행 구동기
130: 센서 어레이
140: 램프 신호 발생기
150: 비교 유닛
160: 카운팅 유닛
Claims (10)
- 픽셀 신호 및 램프 신호를 수신하여 상관 이중 샘플링 동작을 수행하는 증폭기;
상기 증폭기와 제 1 플로팅 노드를 통해 연결되며, 상기 픽셀 신호를 전달하는 제 1 픽셀 커패시터;
상기 증폭기와 제 2 플로팅 노드를 통해 연결되며, 상기 램프 신호를 전달하는 제 1 램프 커패시터;
상기 제 1 플로팅 노드 및 상기 픽셀 신호의 입력 단자 사이에 상기 제 1 픽셀 커패시터와 병렬로 연결되는 제 2 픽셀 커패시터; 그리고
상기 제 2 플로팅 노드 및 상기 램프 신호의 입력 단자 사이에 상기 제 1 램프 커패시터와 병렬로 연결되는 제 2 램프 커패시터를 포함하되,
상기 제 2 픽셀 커패시터는 상기 제 1 플로팅 노드와 제 1 주변 배선들 사이에 형성되고, 상기 제 2 램프 커패시터는 상기 제 2 플로팅 노드와 제 2 주변 배선들 사이에 형성되고,
배선 계층은 기판에 수직한 방향으로 커패시터 계층 상에 적층되고,
상기 제 1 픽셀 커패시터 및 상기 제 1 램프 커패시터는 상기 커패시터 계층에 포함되고,
상기 제 2 픽셀 커패시터 및 상기 제 2 램프 커패시터는 상기 배선 계층에 포함되는 비교 회로. - 제 1 항에 있어서,
상기 제 1 플로팅 노드는 상기 제 1 주변 배선들에 의해 차폐되고,
상기 픽셀 신호는 상기 제 1 주변 배선들에 입력되는 비교 회로. - 제 1 항에 있어서,
상기 제 2 플로팅 노드는 상기 제 2 주변 배선들에 의해 차폐되고,
상기 램프 신호는 상기 제 2 주변 배선들에 입력되는 비교 회로. - 제 1 항에 있어서,
상기 제 1 픽셀 커패시터 및 상기 제 1 램프 커패시터는 미리 설정된 용량을 가지는 입력 커패시터들인 비교 회로. - 제 1 항에 있어서,
상기 제 2 픽셀 커패시터는 상기 제 1 플로팅 노드 및 상기 제 1 주변 배선들 사이에 형성되는 기생 커패시터이고,
상기 제 2 램프 커패시터는 상기 제 2 플로팅 노드 및 상기 제 2 주변 배선들 사이에 형성되는 기생 커패시터인 비교 회로. - 삭제
- 제 1 항에 있어서,
상기 커패시터 계층에서, 상기 제 1 픽셀 커패시터는 상기 기판 상에 상기 제 1 램프 커패시터와 평행하게 배치되는 비교 회로. - 제 1 항에 있어서,
상기 커패시터 계층에서, 상기 제 1 픽셀 커패시터 및 상기 제 1 램프 커패시터는 복수의 도전층들이 상기 기판에 수직한 방향으로 적층되어 형성되고,
상기 복수의 도전층들 사이에 복수의 절연층들이 적층되는 비교 회로. - 제 1 항에 있어서,
상기 제 1 플로팅 노드의 길이는 상기 제 2 플로팅 노드의 길이와 동일하게 형성되는 비교 회로. - 빛을 전기적 신호로 변환하여 픽셀 신호를 생성하는 센서 어레이;
램프 신호를 생성하는 램프 신호 발생기; 그리고
상기 픽셀 신호 및 상기 램프 신호를 수신하여 상관 이중 샘플링 동작을 수행하는 비교 회로를 포함하되,
상기 비교 회로는,
상기 상관 이중 샘플링 동작을 수행하는 증폭기;
상기 증폭기와 제 1 플로팅 노드를 통해 연결되며, 상기 픽셀 신호를 전달하는 제 1 픽셀 커패시터;
상기 증폭기와 제 2 플로팅 노드를 통해 연결되며, 상기 램프 신호를 전달하는 제 1 램프 커패시터;
상기 제 1 플로팅 노드 및 상기 픽셀 신호의 입력 단자 사이에 상기 제 1 픽셀 커패시터와 병렬로 연결되는 제 2 픽셀 커패시터; 그리고
상기 제 2 플로팅 노드 및 상기 램프 신호의 입력 단자 사이에 상기 제 1 램프 커패시터와 병렬로 연결되는 제 2 램프 커패시터를 포함하고,
상기 제 2 픽셀 커패시터는 상기 제 1 플로팅 노드와 제 1 주변 배선들 사이에 형성되고, 상기 제 2 램프 커패시터는 상기 제 2 플로팅 노드와 제 2 주변 배선들 사이에 형성되고,
배선 계층은 기판에 수직한 방향으로 커패시터 계층 상에 적층되고,
상기 제 1 픽셀 커패시터 및 상기 제 1 램프 커패시터는 상기 커패시터 계층에 포함되고,
상기 제 2 픽셀 커패시터 및 상기 제 2 램프 커패시터는 상기 배선 계층에 포함되는 이미지 센서.
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