KR101965631B1

KR101965631B1 - Ｃｄｓ 회로, 이를 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 장치

Info

Publication number: KR101965631B1
Application number: KR1020120017967A
Authority: KR
Inventors: 박유진; 천지민; 서진호; 신지훈; 함석헌
Original assignee: 삼성전자 주식회사
Priority date: 2012-02-22
Filing date: 2012-02-22
Publication date: 2019-04-04
Also published as: US8994854B2; KR20130096479A; US20130215307A1

Abstract

본 발명에 따른 CDS 회로는 각각의 컬럼 라인을 따라 입력되는 복수의 픽셀 신호들을 제1 노드를 통해 수신하고, 상기 수신된 픽셀 신호들을 보정하고, 상기 보정된 픽셀 신호들을 제2 노드를 통해 출력하는 보정 회로; 및 상기 제2 노드와 접속되어 상기 보정된 픽셀 신호들을 입력받는 제1 입력단 및 램프 신호를 입력받는 제2 입력단을 포함하고, 상기 보정된 픽셀 신호들과 상기 램프 신호의 비교 결과에 상응하는 비교 신호를 출력하는 비교기를 포함하며, 상기 보정 회로는, 상기 제1 노드 및 상기 제2 노드 사이에 접속된 제1 커패시터; 및 상기 제1 커패시터에 인접하는 메탈 라인을 포함하며, 상기 제1 커패시터와 상기 메탈 라인에 의해 적어도 하나의 커패시터가 형성된다.

Description

ＣＤＳ 회로, 이를 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 장치{CDS CIRCUIT, IMAGE SENSOR INCLUDING THE SAME, AND IMAGE PROCESSING DEVICE INCLUDING THE IMAGE SENSOR}

본 발명은 이미지 센서에 관한 것으로, 보다 구체적으로는 신호 손실을 최소화할 수 있는 CDS 회로, 이를 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 장치에 관한 것이다.

이미지 센서는 광학 이미지 신호를 전기적인 이미지 신호로 변환하는 장치이다. 상기 이미지 센서는 고정 패턴 잡음(Fixed Pattern Noise; FPN)과 리셋 노이즈를 줄이기 위해 CDS(Correlated Double Sampling) 회로를 포함한다.

이때, 픽셀 어레이의 출력단과 CDS 회로의 입력단이 커패시터에 의해 직렬 연결된 경우, CDS 회로는 인접하는 컬럼 라인 또는 신호 사이에 발생할 수 있는 커플링(coupling)을 방지하기 위해 접지 차폐층(ground shielding layer)을 구성하게 된다.

그러나, 상기 CDS 회로 내에는 기생 커패시터(parasitic capacitor)가 존재할 수 있으며, 이로 인해 신호 손실이 발생할 수 있게 된다.

따라서, 본 발명이 해결하고자 하는 과제는 신호 손실을 최소화할 수 있는 CDS 회로, 이를 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 장치를 제공하는 것이다.

상술한 과제를 해결하기 위한 실시예에 따른 CDS 회로는, 각각의 컬럼 라인을 따라 입력되는 복수의 픽셀 신호들을 제1 노드를 통해 수신하고, 상기 수신된 픽셀 신호들을 보정하고, 상기 보정된 픽셀 신호들을 제2 노드를 통해 출력하는 보정 회로; 및 상기 제2 노드와 접속되어 상기 보정된 픽셀 신호들을 입력받는 제1 입력단 및 램프 신호를 입력받는 제2 입력단을 포함하고, 상기 보정된 픽셀 신호들과 상기 램프 신호의 비교 결과에 상응하는 비교 신호를 출력하는 비교기를 포함하며, 상기 보정 회로는, 상기 제1 노드 및 상기 제2 노드 사이에 접속된 제1 커패시터; 및 상기 제1 커패시터에 인접하는 메탈 라인을 포함하며, 상기 제1 커패시터와 상기 메탈 라인에 의해 적어도 하나의 커패시터가 형성된다.

상기 메탈 라인은 제1 메탈 라인 및 제2 메탈 라인을 포함하고, 상기 제1 커패시터는 상기 제1 메탈 라인 및 상기 제2 메탈 라인 사이에 수평방향으로 배치되며, 상기 제1 메탈 라인 및 상기 제2 메탈 라인의 일단은 상기 픽셀 신호를 수신하는 상기 제1 커패시터의 일단과 결합되도록 배치된다.

상기 적어도 하나의 커패시터는 제2 및 제3 커패시터를 포함하고, 상기 제2 커패시터는 상기 보정된 픽셀 신호를 출력하는 상기 제1 커패시터의 타단과 상기 제1 메탈 라인의 타단 사이에 형성되고, 상기 제3 커패시터는 상기 제1 커패시터의 타단과 상기 제2 메탈 라인의 타단 사이에 형성된다.

상기 제1 커패시터는, 상기 컬럼 라인의 출력단과 상기 비교기의 제1 입력단 사이에 직렬로 연결된다.

상기 보정 회로는, 상기 컬럼 라인으로부터 출력되는 복수의 픽셀 신호들에 대해 DC 커플링(coupling)을 수행하여 리셋 노이즈를 제거한다.

상기 픽셀 신호는 리셋 신호 및 영상 신호 중 어느 하나, 또는 모두를 포함한다.

상술한 과제를 해결하기 위한 실시예에 따른 이미지 센서는, 복수의 픽셀들을 포함하는 픽셀 어레이; 상기 픽셀 어레이를 구성하는 컬럼 라인들에 접속된 단위 픽셀로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행하여 출력하는 CDS 회로; 및 램프 신호를 발생하는 램프 신호 발생기를 포함하며, 상기 CDS 회로는, 각각의 컬럼 라인을 따라 입력되는 복수의 픽셀 신호들을 제1 노드를 통해 수신하고, 상기 수신된 픽셀 신호들을 보정하고, 상기 보정된 픽셀 신호들을 제2 노드를 통해 출력하는 보정 회로; 및 상기 제2 노드와 접속되어 상기 보정된 픽셀 신호들을 입력받는 제1 입력단 및 상기 램프 신호를 입력받는 제2 입력단을 포함하고, 상기 보정된 픽셀 신호들과 상기 램프 신호의 비교 결과에 상응하는 비교 신호를 출력하는 비교기를 포함하며, 상기 보정 회로는, 상기 제1 노드 및 상기 제2 노드 사이에 접속된 제1 커패시터; 및 상기 제1 커패시터에 인접하는 메탈 라인을 포함하며, 상기 제1 커패시터와 상기 메탈 라인에 의해 적어도 하나의 커패시터가 형성된다.

상기 이미지 센서는, 상기 CDS 회로의 출력 신호 및 상기 램프 신호를 입력받는 아날로그 디지털 컨버터를 더 포함하며, 상기 CDS 회로는 상기 아날로그 디지털 컨버터의 내부에 포함된다.

상기 아날로그 디지털 컨버터는, 컬럼 패러렐(column parallel) 싱글 슬로프(single slope) 아날로그 디지털 컨버터이다.

상술한 과제를 해결하기 위한 실시예에 따른 이미지 처리장치는, 상기 이미지 센서; 및 상기 이미지 센서의 동작을 제어하기 위한 프로세서를 포함한다.

상기 이미지 처리 장치는 이동 전화기이다.

상기 이미지 처리 장치는 태블릿 PC(tablet personal computer)이다.

상기 이미지 처리 장치는 DSLR 카메라(digital single-lens reflex camera)이다.

본 발명의 실시 예에 따른 CDS 회로는 기생 커패시터를 이용하여 신호 손실을 최소화할 수 있다.

또한, 픽셀 신호의 손실을 최소화할 수 있기 때문에 신호대 잡음 비를 높이고 감도(Sensitivity)를 증가시킬 수 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 이미지 센서를 포함하는 이미지 처리 장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 이미지 센서를 보다 구체적으로 나타내는 블록도이다.
도 3은 본 발명의 실시 예에 따른 CDS 회로를 보다 구체적으로 나타내는 블록도이다.
도 4는 도 3에 도시된 보정 회로를 나타내는 평면도이다.
도 5는 본 발명의 일 실시 예에 따른 카메라 시스템을 나타내는 블록도이다.
도 6은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 7은 도 6의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 이미지 센서를 포함하는 이미지 처리 장치의 개략적인 블록도이다. 도 1을 참조하면, 이미지 처리 장치(10)는 이미지 센서(100)와 이미지 프로세서(200)를 포함한다.

이미지 처리 장치(10)는 이미지 프로세서(200)의 제어에 의해 렌즈(40)를 통해 촬상된 물체(object, 30)를 센싱하고, 이미지 프로세서(200)는 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(Display Unit, 20)에 출력할 수 있다.

디스플레이 유닛(20)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 디스플레이 유닛(20)은 컴퓨터, 휴대폰 및 기타 영상 출력 단말을 포함할 수 있다.

이미지 프로세서(200)는 카메라 컨트롤(210), 이미지 신호 프로세서(220) 및 PC I/F(230)를 포함한다. 카메라 컨트롤(210)은 제어 레지스터 블락(180)을 제어한다. 카메라 컨트롤(210)은 I²C(Inter-Integrated Circuit)를 이용하여 이미지 센서(100), 즉, 제어 레지스터 블락(180)을 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.

이미지 신호 프로세서(Image Signal Processor, 220)는 버퍼(195)의 출력 신호인 이미지 데이터(Image Data)를 수신하여 수신된 이미지 데이터를 사람이 보기 좋도록 가공/처리하여 가공/처리된 이미지를 PC I/F(230)를 통해 디스플레이 유닛(20)으로 출력한다.

이미지 신호 프로세서(220)는 도 1에서는 이미지 프로세서(200) 내부에 위치하는 것으로 도시하였으나, 실시 예에 따라 상기 위치는 변경이 가능하다. 따라서, 이미지 신호 프로세서(220)는 이미지 센서(100) 내부에 위치할 수도 있다.

이미지 센서(100)는 픽셀 어레이(pixel array, 110), 로우 드라이버(Row Driver, 120), 아날로그 디지털 컨버터(Analog Digital Converter; 이하 ADC, 130), 타이밍 제너레이터(Timing Generator, 170), 제어 레지스터 블락(Control Register Block, 180), 램프 신호 발생기(Ramp signal Generator, 190) 및 버퍼(Buffer, 195)를 포함한다.

픽셀 어레이(110)는 다수의 광 감지 소자, 예컨대 포토(photo) 다이오드 또는 핀드 포토 다이오드(pinned photo diode) 등의 광 감지 소자를 포함한다. 픽셀 어레이(110)는 다수의 광 감지 소자를 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 영상 신호를 생성한다.

타이밍 제너레이터(170)는 로우 드라이버(120), ADC(130) 및 램프 신호 발생기(190) 각각에 제어 신호를 출력하여 로우 드라이버(120), ADC(130) 및 램프 신호 발생기(190)의 동작을 제어할 수 있다.

제어 레지스터 블락(180)은 램프 신호 발생기(190), 타이밍 제너레이터(170) 및 버퍼(195) 각각에 제어 신호를 출력하여 이들 각각의 동작을 제어할 수 있다. 이때, 제어 레지스터 블락(180)은 카메라 컨트롤(210)의 제어에 따라 동작한다. 카메라 컨트롤(210)은 하드웨어 또는 소프트웨어로 구현될 수 있다.

로우 드라이버(120)는 픽셀 어레이(110)를 행(row) 단위로 구동한다. 예컨대, 로우 드라이버(120)는 행 선택 신호를 생성할 수 있다. 즉, 로우 드라이버(120)는 타이밍 제너레이터(170)에서 생성된 행 제어 신호(예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 행 제어 신호에 응답하여 픽셀 어레이(110)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다. 그리고, 픽셀 어레이(110)는 로우 드라이버(120)로부터 제공된 행 선택 신호에 의해 선택되는 행(row)으로부터 리셋 신호와 영상 신호를 ADC(130)로 출력한다.

ADC(130)는 상관 이중 샘플링된 신호와 램프 신호 발생기(190)로부터 제공된 램프 신호를 비교하여 그 결과 신호를 출력하고, 결과 신호를 카운팅하여 버퍼(195)로 출력한다. 이때, ADC(130)는 컬럼 패러렐(column parallel) 싱글 슬로프(single slope) ADC를 사용할 수 있다.

버퍼(195)는 ADC(130)로부터 출력된 이미지 데이터를 임시로 저장하고 이미지 데이터를 이미지 프로세서(200)로 출력한다.

도 2는 도 1에 도시된 이미지 센서를 보다 구체적으로 나타내는 블록도이다. 도 1 내지 도 2를 참조하면, 이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(120), ADC(130), 타이밍 제너레이터(170) 및 램프 신호 발생기(190)를 포함한다.

픽셀 어레이(110)는 각각이 다수의 행(row) 라인들 및 다수의 컬럼(column) 라인들과 접속되는 매트릭스 형태의 다수의 픽셀들(예컨대, 111)을 포함할 수 있다.

다수의 픽셀(111)들 각각은 레드(red) 파장 영역의 빛을 통과시키는 레드 필터, 그린(green) 파장 영역의 빛을 통과시키는 그린 필터, 및 블루(blue) 파장 영역의 빛을 통과시키는 블루 필터를 포함할 수 있다.

실시 예에 따라, 픽셀(111)은 사이언(cyan) 필터, 마젠타(magenta) 필터, 및 엘로우(yellow) 필터를 포함할 수 있다.

로우 드라이버(120)는 타이밍 제너레이터(170)에서 생성된 행 제어신호(예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 행 제어신호에 응답하여 픽셀 어레이(110)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다.

ADC(130)는 복수의 상관 이중 샘플링(Correlated Double Sampling) 회로들(이하 CDS 회로들, 예컨대, 140), 복수의 카운터들(예컨대, 150), 복수의 메모리들(예컨대, 160), 컬럼 디코더(161) 및 센스 앰프(163)를 포함한다.

CDS 회로(140)는 픽셀 어레이(110)를 구성하는 컬럼 라인들 중에서 어느 하나의 컬럼 라인에 접속된 단위 픽셀로부터 출력되는 픽셀 신호에 대하여 상관 이중 샘플링을 수행할 수 있다. 이에 대한 상세한 구성은 도 3을 참고하여 후술한다.

카운터(150)는 비교기(143)의 출력단에 연결되며, 타이밍 제너레이터(170)로부터 입력되는 클락(CNT_CLK)에 따라 비교 신호(Comp)를 카운팅하여 디지털 신호로 출력한다. 이때, 클락(CNT_CLK)은 타이밍 제너레이터(170)에서 발생된 카운터 제어신호에 기초하여, 카운터(150) 내부 또는 타이밍 제너레이터(170) 내부에 위치한 카운터 컨트롤러(미도시)에 의해 발생될 수 있다.

이때, 카운터(150)는 업/다운 카운터(Up/Down Counter), 또는 비트-와이즈 카운터(Bit-wise Inversion Counter)로 구현될 수 있다.

메모리(160)는 타이밍 제너레이터(170)에서 발생된 제어신호에 기초하여, 메모리(160) 내부 또는 타이밍 제너레이터(170) 내부에 위치한 메모리 컨트롤러(미도시)에 의해 발생된 메모리 제어 신호에 따라 동작할 수 있으며, 메모리(160)는 SRAM으로 구현될 수 있다.

메모리(160)는 카운터(150)로부터 출력되는 디지털 신호를 수신하여 저장한다. 복수의 메모리들에 저장된 디지털 신호들은 컬럼 디코더(161)의 제어 하에 어느 하나의 디지털 신호가 센스 엠프(163)에 의해 증폭되어 이미지 데이터로서 출력된다.

도 3은 본 발명의 실시 예에 따른 CDS 회로를 보다 구체적으로 나타내는 블록도이다. 도 1 내지 도 3을 참조하면, CDS 회로(140)는 보정 회로(141) 및 비교기(143)를 포함한다.

보정 회로(141)는 각각의 컬럼 라인을 따라 입력되는 다수의 픽셀 신호(Pixel)들을 제1 노드(N1)를 통해 수신하여 보정하고, 보정된 픽셀 신호(Vx)들을 제2 노드(N2)를 통해 출력한다. 이를 위해, 보정 회로(141)는 제1 커패시터(C1), 적어도 하나의 커패시터(CP1, CP2) 및 제1 스위치(SW1)를 포함할 수 있다.

제1 커패시터(C1)는 픽셀 신호(Pixel)에 포함되어 출력될 수 있는 DC 전압 값을 차단시켜서 보정된 전압 값만이 출력되도록 한다. 즉, 제1 커패시터(C1)는 각각의 컬럼 라인으로부터 출력되는 픽셀 신호(Pixel)에 대해 DC 커플링(coupling)을 수행함으로써 리셋 노이즈를 제거하기 위해 컬럼 라인의 출력단과 비교기(143)의 입력단 사이에 직렬로 연결된다.

적어도 하나의 커패시터(CP1, CP2)는 제1 노드(NI) 및 제2 노드(N2) 사이에 제1 커패시터(C1)와 병렬로 형성되는 기생 캐패시터(parasitic capacitor) 일 수 있다.

각각의 컬럼 라인을 따라 입력되는 다수의 픽셀 신호(Pixel)는 제1 커패시터(C1) 및 적어도 하나의 커패시터(CP1, CP2)에 의해 리셋 노이즈가 제거된 신호로써 출력될 수 있다. 즉, 제2 노드(N2)를 통해 비교기(143)로 입력되는 신호(Vx)는 수학식 1과 같이 산출될 수 있다.

그러면, 제1 노드(N1)에서의 캐패시턴스는 C1 + CP1 + CP2로 증가하게 되므로, 다수의 컬럼 라인에 접속된 다수의 픽셀로부터 출력되는 픽셀 신호(Pixel)의 손실을 최소화할 수 있게 된다.

제1 스위치(SW1)는 CDS 회로(140)의 동작을 제어하기 위해 제3 노드(N3)와 제4 노드(N4) 사이에 접속된다. 제1 스위치(SW1)는 스위치 제어 신호(SW)에 의해 제어되며, 스위치 제어 신호(SW)는 타이밍 제너레이터(170)에서 생성될 수 있다.

비교기(143)는 보정 회로(141) 및 램프 신호 발생기(190)와 연결된다. 이때, 보정 회로(141)는 비교기(143)의 제1 입력단에, 램프 신호 발생기(190)는 비교기(143)의 제2 입력단에 연결될 수 있다.

비교기(143)는 보정 회로(141)의 출력 신호와 램프 신호 발생기(190)로부터 발생된 램프 신호(Ramp)의 비교 결과에 상응하는 비교 신호(Comp)를 출력단으로 출력할 수 있다.

이때, 비교기(143)로부터 출력되는 비교 신호(Comp)는 외부 빛의 조도에 따라 달라지는 영상 신호와 리셋 신호의 차이 값에 해당할 수 있으며, 영상 신호와 리셋 신호의 차이를 출력하기 위하여 램프 신호(Ramp)가 이용된다. 램프 신호 발생기(190)는 타이밍 제너레이터(170)에서 발생된 제어 신호에 기초하여 동작할 수 있다.

도 4는 도 3에 도시된 보정 회로를 나타내는 평면도이다. 도 1 내지 도 4를 참조하면, 보정 회로(141)의 제1 커패시터(C1)는 하부 전극(340a) 및 상부 전극(340b)을 포함한다.

하부 전극(340a)은 메탈 콘택(330a)을 통해 제1 커패시터(C1)의 일단(310a)과 연결되고, 상부 전극(340b)은 메탈 콘택(330b)을 통해 제1 커패시터(C1)의 타단(310b)과 연결된다. 즉, 하부 전극(340a)은 메탈 콘택(330a)을 통해 픽셀 신호(Pixel)를 입력받고, 상부 전극(340b)은 메탈 콘택(330b)을 통해 보정된 픽셀 신호(Vx)를 출력할 수 있다.

보정 회로(141)는 제1 커패시터(C1)와 인접하는 컬럼 라인에 대응하는 보정 회로에 포함된 커패시터들 사이에 발생할 수 있는 커플링(coupling)을 방지하기 위해 제1 메탈 라인(350a) 및 제2 메탈 라인(350b)을 포함한다.

제1 메탈 라인(350a) 및 제2 메탈 라인(350b)은 제1 커패시터(C1)와 인접하여 수평방향으로 배치되며, 제1 메탈 라인(350a) 및 제2 메탈 라인 각각의 일단은 픽셀 신호(Pixel)를 수신하는 제1 커패시터(C1)의 일단(310a)과 결합되도록 배치될 수 있다.

그러면, 제1 커패시터(C1)의 타단(310b)과 제1 메탈 라인(350a)의 타단 사이에는 제2 커패시터(CP1)가 형성되고, 제1 커패시터(C1)의 타단(310b)과 제2 메탈 라인(350b)의 타단 사이에는 제3 커패시터(CP2)가 형성될 수 있다.

즉, 보정 회로(141)는 제1 커패시터(C1)와 인접하는 제1 메탈 라인(350a) 및 제2 메탈 라인(350b)을 통해 형성된 기생 커패시터(CP1, CP2)를 포함하게 된다.

따라서, 보정 회로(141)는 다수의 컬럼 라인에 접속된 다수의 픽셀로부터 출력되는 픽셀 신호(Pixel)들에 대한 손실을 최소화하여 비교기(143)로 출력할 수 있다. 또한, 픽셀 신호의 손실이 최소화되므로 신호대 잡음 비를 높이고 감도(Sensitivity)를 증가시킬 수 있게 된다.

도 5는 본 발명의 일 실시 예에 따른 카메라 시스템을 나타내는 블록도이다. 여기서, 카메라 시스템은 일 예로 디지털 카메라를 포함할 수 있다.

도 5를 참조하면, 카메라 시스템(800)은 렌즈(810)와 이미지 센서(820)와 모터부(830) 및 엔진부(840)를 포함할 수 있다. 이때, 이미지 센서(820)에는 도 1 내지 도 4에서 설명된 이미지 센서가 적용될 수 있다.

렌즈(810)는 이미지 센서(820)의 수광 영역(예컨대, 포토다이오드)으로 입사 광을 집광시킨다.

이미지 센서(820)는 렌즈(810)를 통하여 입사된 광에 기초하여 이미지 데이터를 생성한다. 이미지 센서(820)는 클록 신호(CLK)에 기초하여 이미지 데이터를 제공할 수 있다. 실시 예에 따라, 이미지 센서(820)는 MIPI(Mobile Industry Processor Interface) 및/또는 CSI(Camera Serial Interface)를 통하여 엔진부(840)와 인터페이싱할 수 있다.

모터부(830)는 엔진부(840)로부터 수신된 제어 신호(CTRL)에 응답하여 렌즈(810)의 포커스(Focus)를 조절하거나, 셔터링(Shuttering)을 수행할 수 있다.

엔진부(840)는 이미지 센서(820) 및 모터부(830)를 제어한다. 또한, 엔진부(840)는 이미지 센서(820)로부터 수신된 거리 및/또는 이미지 데이터에 기초하여 피사체와의 거리, 휘도 성분, 상기 휘도 성분과 청색 성분의 차, 및 휘도 성분과 적색 성분의 차를 포함하는 YUV 데이터(YUV)를 생성하거나, 압축 데이터, 예를 들어 JPEG(Joint Photography Experts Group) 데이터를 생성할 수 있다. 엔진부(840)는 호스트/어플리케이션(850)에 연결될 수 있으며, 엔진부(840)는 마스터 클록(MCLK)에 기초하여 YUV 데이터(YUV) 또는 JPEG 데이터를 호스트/어플리케이션(850)에 제공할 수 있다. 또한, 엔진부(840)는 SPI(Serial Peripheral Interface) 및/또는 I2C(Inter Integrated Circuit)를 통하여 호스트/어플리케이션(850)과 인터페이싱할 수 있다.

도 6은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.

도 6을 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 메모리 장치(920), 저장 장치(930), 입출력 장치(940), 파워 서플라이(950) 및 이미지 센서(960)를 포함할 수 있다. 이때, 이미지 센서(960)에는 도 1 내지 도 4에서 설명된 이미지 센서가 적용될 수 있다.

한편, 도 6에는 도시되지 않았지만, 컴퓨팅 시스템(900)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(Port)들을 더 포함할 수 있다.

프로세서(910)는 특정 계산들 또는 태스크(Task)들을 수행할 수 있다. 실시 예에 따라, 프로세서(910)는 마이크로프로세서(Micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)를 포함할 수 있다. 프로세서(910)는 어드레스 버스(Address bus), 제어 버스(Control bus) 및 데이터 버스(Data bus)를 통하여 메모리 장치(920), 저장 장치(930) 및 입출력 장치(940)와 통신을 수행할 수 있다.

실시 예에 따라, 프로세서(910)는 PCI(Peripheral Component Interconnect) 버스와 같은 확장 버스에도 연결될 수 있다.

메모리 장치(920)는 컴퓨팅 시스템(900)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(920)는 디램(Dynamic RAM), 모바일 DRAM(Mobile DRAM), SRAM(Static RAM), PRAM(Phase change RAM), FRAM(Ferroelectric RAM), 저항성 메모리(Resistive RAM: RRAM 또는 ReRAM) 및/또는 MRAM(Magnetic RAM) 등으로 구현될 수 있다.

저장 장치(930)는 SSD(Solid State Drive), HDD(Hard Disk Drive), 씨디 롬(CD-ROM) 등을 포함할 수 있다.

입출력 장치(940)는 키보드(Keyboard), 키 패드(Keypad), 마우스(Mouse) 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다.

파워 서플라이(950)는 컴퓨팅 시스템(900)의 동작에 필요한 동작 전압을 공급할 수 있다.

이미지 센서(960)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(910)와 연결되어 통신을 수행할 수 있다. 이미지 센서(960)는 프로세서(910)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.

한편, 컴퓨팅 시스템(900)은 이미지 센서(960)를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(900)은 디지털 카메라, 이동 전화기, PDA(Personal Digital Assistants), PMP(Portable Multimedia Player), 스마트 폰(Smart phone) 등을 포함할 수 있다.

도 7은 도 6의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.

도 7을 참조하면, 컴퓨팅 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, AP(Application Processor, 1010), 이미지 센서(1040) 및 디스플레이(1050) 등을 포함할 수 있다.

AP(1010)의 CSI 호스트(Camera Serial Interface Host, 1012)는 CSI를 통하여 이미지 센서(1040) 내의 CSI 장치(1041)와 시리얼 통신을 수행할 수 있다. 일 실시 예에서, CSI 호스트(1012)는 DES(DESerializer)를 포함할 수 있고, CSI 장치(1041)는 SER(SERializer)을 포함할 수 있다. 이때, 이미지 센서(1040)에는 도 1 내지 도 4에서 설명된 이미지 센서가 적용될 수 있다.

AP(1010)의 DSI 호스트(Display Serial Interface Host, 1011)는 DSI를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신을 수행할 수 있다. 일 실시 예에서, DSI 호스트(1011)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1051)는 디시리얼라이저(DES)를 포함할 수 있다.

컴퓨팅 시스템(1000)은 AP(1010)와 통신을 수행할 수 있는 RF(Radio Frequency) 칩(1060)을 더 포함할 수 있다. AP(1010)의 PHY(Physical layer, 1013)와 RF 칩(1060)의 PHY(1061)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, AP(1010)는 PHY(1013)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1014)를 더 포함할 수 있다.

컴퓨팅 시스템(1000)은 GPS(Global Positioning System, 1020), 스토리지(1070), 마이크(1080), DRAM(Dynamic Random Access Memory, 1085) 및 스피커(1090)를 포함할 수 있다.

또한, 컴퓨팅 시스템(1000)은 UWB(Ultra WideBand, 1110), WLAN(Wireless Local Area Network, 1100) 및 WIMAX(Worldwide Interoperability for Microwave Access, 1030) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1000)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10: 이미지 처리 장치 100: 이미지 센서
110: 픽셀 어레이 120: 로우 드라이버
130: 아날로그 디지털 컨버터(ADC) 140: CDS 회로
150: 카운터 160: 메모리
170: 타이밍 제너레이터 180: 제어 레지스터 블락
190: 램프 신호 발생기 195: 버퍼
200: 이미지 프로세서

Claims

각각의 컬럼 라인을 따라 입력되는 복수의 픽셀 신호들을 제1 노드를 통해 수신하고, 상기 수신된 픽셀 신호들을 보정하고, 상기 보정된 픽셀 신호들을 제2 노드를 통해 출력하는 보정 회로; 및
상기 제2 노드와 접속되어 상기 보정된 픽셀 신호들을 입력받는 제1 입력단 및 램프 신호를 입력받는 제2 입력단을 포함하고, 상기 보정된 픽셀 신호들과 상기 램프 신호의 비교 결과에 상응하는 비교 신호를 출력하는 비교기를 포함하며,
상기 보정 회로는,
상기 제1 노드 및 상기 제2 노드 사이에 접속된 제1 커패시터; 및
상기 제1 커패시터에 인접하는 메탈 라인을 포함하며,
상기 제1 커패시터와 상기 메탈 라인에 의해 적어도 하나의 커패시터가 형성되고,
상기 적어도 하나의 커패시터는 상기 제1 커패시터와 상기 메탈 라인 사이에 발생되는 기생 커패시터이고,
상기 메탈 라인은 제1 메탈 라인 및 제2 메탈 라인을 포함하고,
상기 제1 커패시터는 상기 제1 메탈 라인 및 상기 제2 메탈 라인 사이에 수평방향으로 배치되며,
상기 제1 메탈 라인 및 상기 제2 메탈 라인의 일단은 상기 픽셀 신호를 수신하는 상기 제1 커패시터의 일단과 결합되도록 배치되는 것을 특징으로 하는 CDS(Correlated Double Sampling) 회로.
삭제
제1항에 있어서,
상기 적어도 하나의 커패시터는 제2 및 제3 커패시터를 포함하고, 상기 제2 커패시터는 상기 보정된 픽셀 신호를 출력하는 상기 제1 커패시터의 타단과 상기 제1 메탈 라인의 타단 사이에 형성되고, 상기 제3 커패시터는 상기 제1 커패시터의 타단과 상기 제2 메탈 라인의 타단 사이에 형성되는 CDS 회로.
제1항에 있어서, 상기 제1 커패시터는,
상기 컬럼 라인의 출력단과 상기 비교기의 제1 입력단 사이에 직렬로 연결되는 CDS 회로.
제1항에 있어서, 상기 보정 회로는,
상기 컬럼 라인으로부터 출력되는 복수의 픽셀 신호들에 대해 DC 커플링(coupling)을 수행하여 리셋 노이즈를 제거하는 CDS 회로.
제1항에 있어서,
상기 픽셀 신호는 리셋 신호 및 영상 신호 중 어느 하나, 또는 모두를 포함하는 CDS 회로.
복수의 픽셀들을 포함하는 픽셀 어레이;
상기 픽셀 어레이를 구성하는 컬럼 라인들에 접속된 단위 픽셀로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행하여 출력하는 CDS 회로; 및
램프 신호를 발생하는 램프 신호 발생기를 포함하며,
상기 CDS 회로는,
각각의 컬럼 라인을 따라 입력되는 복수의 픽셀 신호들을 제1 노드를 통해 수신하고, 상기 수신된 픽셀 신호들을 보정하고, 상기 보정된 픽셀 신호들을 제2 노드를 통해 출력하는 보정 회로; 및
상기 제2 노드와 접속되어 상기 보정된 픽셀 신호들을 입력받는 제1 입력단 및 상기 램프 신호를 입력받는 제2 입력단을 포함하고, 상기 보정된 픽셀 신호들과 상기 램프 신호의 비교 결과에 상응하는 비교 신호를 출력하는 비교기를 포함하며,
상기 보정 회로는,
상기 제1 노드 및 상기 제2 노드 사이에 접속된 제1 커패시터; 및
상기 제1 커패시터에 인접하는 메탈 라인을 포함하며,
상기 제1 커패시터와 상기 메탈 라인에 의해 적어도 하나의 커패시터가 형성되고
상기 적어도 하나의 커패시터는 상기 제1 커패시터와 상기 메탈 라인 사이에 발생되는 기생 커패시터이고,
상기 메탈 라인은 제1 메탈 라인 및 제2 메탈 라인을 포함하고,
상기 제1 커패시터는 상기 제1 메탈 라인 및 상기 제2 메탈 라인 사이에 수평방향으로 배치되며,
상기 제1 메탈 라인 및 상기 제2 메탈 라인의 일단은 상기 픽셀 신호를 수신하는 상기 제1 커패시터의 일단과 결합되도록 배치되는 것을 특징으로 하는 이미지 센서.
삭제
제7항에 있어서,
상기 적어도 하나의 커패시터는 제2 및 제3 커패시터를 포함하고, 상기 제2 커패시터는 상기 보정된 픽셀 신호를 출력하는 상기 제1 커패시터의 타단과 상기 제1 메탈 라인의 타단 사이에 형성되고, 상기 제3 커패시터는 상기 제1 커패시터의 타단과 상기 제2 메탈 라인의 타단 사이에 형성되는 이미지 센서.
제7항에 있어서, 상기 이미지 센서는,
상기 CDS 회로의 출력 신호 및 상기 램프 신호를 입력받는 아날로그 디지털 컨버터를 더 포함하며,
상기 CDS 회로는 상기 아날로그 디지털 컨버터의 내부에 포함되는 이미지 센서.