KR20120022034A - 픽셀 데이터의 고속 출력을 위한 이미지 센서 - Google Patents

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삼성전자주식회사
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Abstract

본 발명에 따른 이미지 센서는 복수의 화소들을 포함하는 화소 어레이; 램프 신호를 발생하는 램프 신호 발생기; 및 상기 램프 신호를 이용하여 화소 어레이로부터 출력되는 영상 신호를 디지털 신호로 변환하는 아날로그 디지털 컨버터를 포함하고, 상기 복수의 화소들은 복수의 행과 복수의 열을 갖는 매트릭스 형상으로 배열되며, 각기 입사광 세기를 전기 신호로 변환하고, 상기 복수의 열 각각은 적어도 2개의 리드라웃 라인을 포함하고, 상기 적어도 2개의 리드라웃 라인은 각각이 위치한 열 내의 모든 화소에 선택적으로 접속되며, 상기 복수의 열 각각에 위치한 복수의 화소들 중, 상기 적어도 2개의 리드라웃 라인의 개수와 동일한 개수의 서로 인접하는 제1컬러의 화소들은 각각 서로 다른 상기 적어도 2개의 리드아웃 라인에 연결된다.

Description

픽셀 데이터의 고속 출력을 위한 이미지 센서{IMAGE SENSOR FOR HIGH-SPEED OUTPUT OF PIXEL DATA}
본 발명은 이미지 센서 및 이를 포함하는 전자 시스템에 관한 것으로, 보다 상세하게는 픽셀 데이터의 고속 출력을 위한 이미지 센서 및 이를 포함하는 전자 시스템에 관한 것이다.
이미지 센서는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 장치이며, 근래 들어 CMOS 기술이 발달하면서 CMOS를 이용한 CMOS 이미지 센서가 널리 사용되고 있다.
CMOS 이미지 센서는 상호연관 이중 샘플링(Correlated Double Sampling; CDS)방식을 채용하고, CDS 방식에 의해 샘플링된 신호, 예컨대 리셋 신호와 영상 신호의 차이를 디지털 신호로 출력한다.
CMOS 이미지 센서의 동작 속도는 신호의 리드아웃 속도와 관련이 있으며, 특히, 에버리지 서브-샘플링(average sub-smapling) 동작 속도와 관련이 있다. 종래에는 이를 증가시키기 위한 방법을 위해 특정한 픽셀 구조만을 유지해야 하거나, 색감의 손실을 감수해야 하거나, 심한 전력 소비를 감수해야 했다.
따라서, 본 발명이 이루고자 하는 기술적인 과제는 심한 전력 소비 및 색감 손실 없이 신호의 리드아웃 속도를 고속으로 유지시키기 위한 이미지 센서 및 이를 포함하는 전자 시스템을 제공하는 것이다.
본 발명에 따른 이미지 센서는 복수의 화소들을 포함하는 화소 어레이; 램프 신호를 발생하는 램프 신호 발생기; 및 상기 램프 신호를 이용하여 화소 어레이로부터 출력되는 영상 신호를 디지털 신호로 변환하는 아날로그 디지털 컨버터를 포함하고, 상기 복수의 화소들은 복수의 행과 복수의 열을 갖는 매트릭스 형상으로 배열되며, 각기 입사광 세기를 전기 신호로 변환하고, 상기 복수의 열 각각은 적어도 2개의 리드라웃 라인을 포함하고, 상기 적어도 2개의 리드라웃 라인은 각각이 위치한 열 내의 모든 화소에 선택적으로 접속되며, 상기 복수의 열 각각에 위치한 복수의 화소들 중, 상기 적어도 2개의 리드라웃 라인의 개수와 동일한 개수의 서로 인접하는 제1컬러의 화소들은 각각 서로 다른 상기 적어도 2개의 리드아웃 라인에 연결될 수 있다.
또한, 상기 아날로그 디지털 컨버터는 상기 적어도 2개의 리드라웃 라인 및 상기 램프 신호 발생기에 연결되고, 상기 램프 신호와 상기 복수의 화소들로부터 나온 전하에 의해 발생하는 전위 값을 비교하는 비교기; 상기 비교기에 연결되고, 상기 비교기의 출력을 카운팅하여 디지털 신호로 출력하는 카운터를 포함할 수 있다.
또한, 상기 이미지 센서는 상기 아날로그 디지털 컨버터에 연결되고 상기 아날로그 디지털 컨버터가 출력한 디지털 신호를 임시 저장한 후 센싱하고 증폭하여 출력하는 버퍼를 더 포함할 수 있다.
또한, 상기 비교기는 상기 적어도 2개의 리드아웃 라인 각각에 커패시터를 경유하여 연결될 수 있다.
또한, 상기 비교기는 상기 적어도 2개의 리드아웃 라인 각각에 커패시터를 경유하여 연결될 수 있다.
또한, 상기 이미지 센서는 상기 적어도 2개의 리드아웃 라인 및 상기 적어도 2개의 리드아웃 라인 각각에 연결되는 커패시터들의 사이에 각각의 스위치를 포함할 수 있다.
또한, 이미지 센서는 상기 적어도 2개의 리드아웃 라인 각각에 연결되는 커패시터들과 상기 스위치 사이의 노드를 서로 스위칭하기 위한 노드-스위치를 포함할 수 있다.
또한, 상기 카운터는 입력되는 클락에 따라 상기 비교기의 출력을 카운팅할 수 있다.
또한, 상기 각각의 스위치들이 모두 클로즈(close)되는 경우, 상기 노드-스위치는 오픈(open)될 수 있다.
또한, 상기 각각의 스위치들 중 어느 하나가 오픈(open)되는 경우, 상기 노드-스위치는 클로즈(close)될 수 있다.
또한, 상기 적어도 2개의 리드아웃 라인 각각에 연결되는 커패시터들은 상기 비교기의 네거티브 단자에 연결될 수 있다.
또한, 상기 비교기의 네거티브 단자 및 상기 비교기의 출력 단자의 사이에 네거티브 피드백을 위한 네거티브-피드백-스위치가 연결될 수 있다.
또한, 상기 램프 신호 발생기는 상기 비교기의 포지티브 단자에 연결될 수 있다.
또한, 상기 적어도 2개의 리드아웃 라인 각각에 연결되는 커패시터들의 커패시턴스는 모두 동일한 값일 수 있다.
또한, 상기 이미지 센서는 상기 SRAM의 출력 값을 센싱하고 증폭해 출력하는 센스 앰프를 더 포함할 수 있다.
본 발명에 따른 전자 시스템은 상기 이미지 센서를 포함할 수 있다.
또한, 상기 전자 시스템은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있다.
또한, 상기 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치는 이동 전화기, PDA, PMP, 또는 스마트 폰을 포함할 수 있다.
또한, 상기 전자 시스템은 GPS, 스피커, 마이크, 스토리지 및 DRAM 중 적어도 어느 하나를 포함할 수 있다.
또한, 상기 전자 시스템은 Wimax, WLAN 및 UWB 중 어느 하나를 이용하여 통신할 수 있다.
상술한 바와 같이 본 발명에 따른 이미지 센서 및 이를 포함하는 전자 시스템은 심한 전력 소비 및 색감 손실 없이 신호의 리드아웃 속도를 고속으로 유지시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 이미지센서를 설명하기 위한 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 화소 어레이를 보다 구체적으로 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 CDS 및 ADC를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 CDS 및 ADC의 제1동작을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 CDS 및 ADC의 제2동작을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 CDS 및 ADC의 제3동작을 나타내는 도면이다.
도 7은 도 6에 도시된 CDS 및 ADC의 제3동작을 더 구체적으로 설명하기 위한 도면이다.
도 8a는 본 발명의 다른 실시예에 따른 CDS 및 ADC를 나타내는 도면이다.
도 8b는 본 발명의 다른 실시예에 따른 CDS 및 ADC의 제1동작을 나타내는 도면이다.
도 8c는 본 발명의 다른 실시예에 따른 CDS 및 ADC의 제2동작을 나타내는 도면이다.
도 8d 내지 도 8f는 본 발명의 다른 실시예에 따른 CDS 및 ADC의 제3동작을 나타내는 도면이다.
도 8g는 도 8d에 따른 패턴을 나타내는 도면이다.
도 8h는 도 8e 또는 도 8f에 따른 패턴을 나타내는 도면이다.
도 9는 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템의 블락도를 나타낸다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기구성 요소들은 상기용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 이미지센서를 설명하기 위한 개략적인 블록도이다. 도 1을 참조하면, 본 발명의 이미지 센서(100)는 화소 어레이(APS array, 110), 로우 드라이버(Row Driver, 120), 상관 이중 샘플링(CDS:Correlated Double Sampling) 블락(130), 아날로그 디지털 컨버터(Analog Digital Converter; 이하 ADC, 140), 램프 신호 발생기(Ramp Generator, 160) 및 타이밍 제너레이터(Timing Generator, 170), 제어 레지스터 블락(Control Register Block, 180) 및 버퍼(Buffer, 190)를 포함한다.
상기 이미지 센서(100)는 이미지 프로세서(DSP, 200)의 제어에 의해 렌즈(500)를 통해 촬상된 물체(object, 400)를 센싱하고, 상기 이미지 프로세서(DSP, 200)는 상기 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(Display Unit, 300)에 출력할 수 있다. 이때, 디스플레이 유닛(300)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 상기 디스플레이 유닛(300)은 컴퓨터, 휴대폰 및 기타 영상 출력 단말을 포함할 수 있다.
이때, 상기 이미지 프로세서(DSP, 200)는 카메라 컨트롤(210), 이미지 신호 프로세서(220) 및 PC I/F(230)를 포함한다. 상기 카메라 컨트롤(210)은 상기 제어 레지스터 블락(180)을 제어한다. 이때, 상기 카메라 컨트롤(210)은 I2C(Inter-Integrated Circuit)를 이용하여 이미지 센서(100), 즉, 상기 제어 레지스터 블락(180)을 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
이미지 신호 프로세서(Image Signal Processor, 220)는 상기 버퍼(190)의 출력 신호인 이미지 데이터를 입력받아 이미지를 사람이 보기 좋도록 가공/처리하여 가공/처리된 이미지를 PC I/F(230)를 통해 디스플레이 유닛(300)으로 출력한다.
상기 이미지 신호 프로세서(Image Signal Processor, 220)는 도 1에서는 DSP(200) 내부에 위치하는 것으로 도시하였으나, 이는 당업자에 의해 설계 변경이 가능하다. 예컨대, 상기 이미지 신호 프로세서(Image Signal Processor, 220)는 상기 이미지 센서(100) 내부에 위치할 수도 있다.
화소 어레이(110)는 다수의 광 감지 소자, 예컨대 포토(photo) 다이오드 또는 핀드 포토 다이오드(pinned photo diode) 등의 광 감지 소자를 포함한다. 화소 어레이(110)는 다수의 광 감지 소자를 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 영상 신호를 생성한다.
타이밍 제너레이터(170)는 로우 드라이버(120), ADC(140) 및 램프 신호 발생기(160) 각각에 제어 신호를 출력하여 상기 로우 드라이버(120), ADC(140) 및 램프 신호 발생기(160)의 동작을 제어할 수 있으며, 제어 레지스터 블락(180)은 램프 신호 발생기(160), 타이밍 제너레이터(170) 및 버퍼(190) 각각에 제어 신호를 출력하여 동작을 제어할 수 있다. 이때, 상기 제어 레지스터 블락(180)은 상기 카메라 컨트롤(210)의 제어를 받아 동작한다.
로우 드라이버(120)는 화소 어레이(110)를 행(row) 단위로 구동한다. 예컨대, 로우 드라이버(120)는 행 선택 신호를 생성할 수 있다. 그리고, 화소 어레이(110)는 로우 드라이버(120)로부터 제공된 로우 선택 신호에 의해 선택되는 행(row)으로부터 리셋 신호와 영상 신호를 CDS(130)로 출력한다. 상기 CDS(130)는 입력받은 리셋 신호와 영상 신호를 상관 이중 샘플링을 수행할 수 있다.
ADC(140)는 상기 램프 신호 발생기(160)로부터 제공된 램프 신호(Vramp)와 CDS(130)로부터 출력되는 상관 이중 샘플링된 신호를 비교하여 그 결과 신호를 출력하고, 상기 결과 신호를 카운팅하여 버퍼(190)로 출력한다.
버퍼(190)는 상기 ADC(130)로부터 출력된 디지털 신호를 임시 저장한 후 센싱하고 증폭하여 출력한다. 이때, 상기 버퍼(190)는 임시 저장을 위해 각 열에 하나씩 포함된 복수의 컬럼 메모리 블락(예컨대, SRAM) 및 상기 ADC(130)로부터 출력된 디지털 신호를 센싱하고 증폭하기 위한 센스 앰프(SA)를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 화소 어레이를 보다 구체적으로 나타내는 도면이다. 화소 어레이(110)의 실제의 행 수 및 열 수는, 일반적으로는 수백 내지 수천, 또한 경우에 따라서는 그 이상에 해당하지만, 도 2에서는, 설명의 목적을 고려하여, 복수의 열 중 제1열(COL1) 내지 제4열(COL4) 만을 나타내며, 상기 열 내의 복수의 화소 중, 제1행(row1)부터 제8행(row8)까지의 각 행에 있는 화소만을 나타낸다.
도 2를 참고하면, 상기 화소 어레이(110)는 각 열에 대하여 2개의 리드아웃 라인, 즉, 제1리드아웃 라인(VL1) 및 제2리드아웃 라인(VL2)을 포함한다. 제1열(COL1) 내의 모든 화소는 상기 제1리드아웃 라인(VL1) 및 제2리드아웃 라인(VL2)에 중복 접속 없이 연결되고, 상기 제1열(COL1) 내의 모든 화소 중 제1그룹은 제1리드아웃 라인(VL1)에, 상기 제2열(COL2) 내의 모든 화소 중 제2그룹은 제2리드아웃 라인(VL1)에 연결된다.
만약 각 열에 대응하여 구비되는 리드아웃 라인이 2개가 아니라 그 이상인 경우에는, 해당 열에 속하는 모든 화소들은 리드아웃 라인들 수 만큼의 그룹으로 구분되어 각 화소는 속하는 그룹에 따라 리드아웃 라인들 중 어느 하나의 라인에 접속될 수 있다.
종래의 이미지 센서는 화소 어레이의 각 열에 대하여 1개의 리드아웃 라인을 포함하였으나, 본 발명의 일 실시예에 따른 화소 어레이는 각 열에 대하여 N개(N은 2개 이상의 정수)의 리드아웃 라인들을 구비할 수 있다.
도 2에서 제1열(COL1)의 경우, 2개의 리드아웃 라인, 즉, 제1리드아웃 라인(VL1) 및 제2리드아웃 라인(VL2)을 포함하며, 제1열(COL1)의 복수의 화소(예컨대, 111a 내지 114a 및 111b 내지 114b)는 상기 제1리드아웃 라인(VL1) 및 제2리드아웃 라인(VL2) 중 어느 하나에 접속된다. 상기 제1리드아웃 라인(VL1) 및 제2리드아웃 라인(VL2)은 각각 바이어스 전류 소스(115E 및 115O)에 연결된다.
도 2에서는 제1컬러 화소들(111a, 111b, 113a 및 113b)은 제1리드아웃 라인(VL1)에 접속되고, 제2컬러 화소들(112a, 112b, 114a 및 114b)은 제2리드아웃 라인(VL2)에 접속된다. 본 실시예에서, 제1컬러 화소들(111a, 111b, 113a 및 113b)은 상술한 제1 그룹에 속하고, 제2컬러 화소들(112a, 112b, 114a 및 114b)은 상술한 제2 그룹에 속한다고 할 수 있다. 이때, 제1컬러 화소들(111a, 111b, 113a 및 113b) 및 제2컬러 화소들(112a, 112b, 114a 및 114b)이 상기 제1리드아웃 라인(VL1) 및 제2리드아웃 라인(VL2) 중 어느 하나에 접속되는 경우 일정한 패턴에 따라 접속된다.
상기 일정한 패턴은 "인접한 같은 컬러는 서로 다른 리드아웃 라인에 연결된다"는 것이다. 이때, 상기 "인접한 같은 컬러"에서의 "인접한"의 의미는 같은 컬러 의 화소가 서로 바로 옆에 위치하는 것만을 의미하는 것은 아니라, 같은 컬러 화소 사이에 또 다른 같은 컬러 화소가 없는 경우를 포함한다. 예컨대, 제1컬러 화소(111a) 및 제1컬러 화소(113b) 사이에는 제2컬러 화소(114b)만 있고, 제1컬러 화소가 없으므로, 상기 제1컬러 화소(111a) 및 제1컬러 화소(113b)는 "인접한" 화소에 해당한다. 반면, 제1컬러 화소(111a) 및 제1컬러 화소(113a) 사이에는 제1컬러 화소(113b)가 있으므로, 상기 제1컬러 화소(111a) 및 제1컬러 화소(113a)는 "인접한" 화소에 해당하지 않는다.
도 2의 경우, 제1컬러 화소들 중 한 화소(111a)와 제1컬러 화소들 중 한 화소(111b)는 서로 인접하고, 같은 컬러에 해당하므로, 상기 패턴에 의해 서로 다른 리드아웃 라인에 연결된다. 즉, 화소(111a)는 제1리드아웃 라인(VL1)에, 화소(111b)는 제2리드아웃 라인(VL2)에 연결된다. 하지만, 상기 두 화소(111a 및 111b)는 서로 다른 리드아웃 라인에만 연결되면 되므로, 반드시 화소(111a)는 제1리드아웃 라인(VL1)에 화소(111b)는 제2리드아웃 라인(VL2)에 연결될 필요는 없다. 예컨대, 화소(111a)는 제2리드아웃 라인(VL2)에 화소(111b)는 제1리드아웃 라인(VL1)에 연결되어도 무방하다.
제1 열(COL1)에 속하는 화소들을 서로 인접하는 동일 컬러의 화소들끼리 각각 N(예컨대, 2)개씩 그룹화한 경우, N개의 화소들은 각각 제1 열에 대응하는 N개의 리드아웃 라인들 중 서로 다른 리드아웃 라인에 연결된다.
도 2에서는 2개의 리드아웃 라인을 포함하는 화소 어레이에 대해서 설명하지만, 본 발명의 범위가 이에 한정되지는 않는다. 본 발명은 2개 이상의 리드아웃 라인을 포함하는 화소 어레이에 대해서도 적용될 수 있다. 예컨대, 4개의 리드아웃 라인을 포함하는 화소 어레이의 경우에는, 인접하는 4개의 같은 컬러의 화소가 각각 4개의 다른 리드아웃 라인에 연결된다.
또한, 화소 어레이의 패턴은 베이어 패턴의 경우에만 적용되는 것이 아니고, 다른 다양한 패턴의 경우(예컨대, 컴플리먼트 패턴, BGRE 패턴, CYYM 패턴, CYGM 패턴, RGBW 패턴)에도 적용될 수 있음은 자명하다.
도 3은 본 발명의 일 실시예에 따른 CDS 및 ADC를 나타내는 도면이다. 도 3에 도시된 CDS(130) 및 ADC(140)는 도 2에 도시된 제1열(COL1)에 연결되며, 도 3은 도 2에서의 제1열(COL1)에서의 제5열(row5) 내지 제8열(row8)만을 도시하였다. 도 3을 참고하면, 상기 ADC(140)는 비교기(141) 및 카운터(143)를 포함한다.
비교기(141)는 도 2에 도시된 제1리드아웃 라인(VL1) 및 제2리드아웃 라인(VL2)에 연결된다. 보다 구체적으로 상기 비교기(141)의 제1입력단(NN)은 제1스위치(RE) 및 제1커패시터(C1)를 경유하여 상기 제1리드아웃 라인(VL1)과 연결되며, 상기 비교기(141)의 제1입력단(NN)은 제2스위치(Ro) 및 제2커패시터(C2)를 경유하여 상기 제2리드아웃 라인(VL2)과 연결된다. 또한, 제1스위치(RE) 및 제1커패시터(C1)에 접속되는 제1노드(NA)와 제2스위치(Ro) 및 제2커패시터(C2)에 접속되는 제2노드(Nb)를 스위칭하는 제3스위치(VAb)가 연결된다. 상기 비교기(141)의 제2입력단(NP)에는 램프 신호 발생기(160)로부터 램프 신호(Vramp)가 입력된다. 또한, 상기 비교기(141)의 출력단(No)과 제1입력단(NN)을 사이에 네거티브 피드백 스위칭을 위한 제4스위치(142)가 연결된다. 이때, 제1커패시터(C1) 및 제2커패시터(C2)의 커패시턴스 값은 동일할 수 있다.
상기 비교기(141)는 제4스위치(142)가 스위칭되는 경우, 예컨대, 제1스위치(RE) 및 제2스위치(Ro)의 스위칭에 따라, 제1열(COL1)의 화소들(111a 및 111b)로부터 나온 전하가 제1커패시터(C1) 및/또는 제2커패시터(C2)에 충전되면서 발생하는 전위 값과 상기 램프 신호(Vramp) 값을 비교하여 그 결과 신호를 출력단(No)으로 출력할 수 있다. 본 실시예(도 1 내지 도 9)에서는 제1컬러 화소(111a 및 111b)에서 전하가 나오는 경우를 설명할 것이나 본 발명은 이에 한정되는 것은 아니다. 예컨대, 제2컬러 화소들(112a 및 112b)로부터 나온 전하가 제1커패시터(C1) 및/또는 제2커패시터(C2)에 충전될 수도 있다.
비교기(141)로부터 출력되는 비교 결과 신호는 외부 빛의 조도에 따라 달라지는 영상 신호와 리셋 신호의 차이 값에 해당할 수 있으며, 상기 영상 신호와 리셋 신호의 차이를 출력하기 위하여 상기 램프 신호(Vramp)가 이용되어, 상기 영상 신호와 리셋 신호의 차이가 픽업(pick-up)되어 램프 신호의 기울기에 따라 출력될 수 있다.
상기 카운터(143)는 상기 비교기(141)의 출력단(No)에 연결되며, 입력되는 클락(CNT_CLK)에 따라 카운팅 기간(counting period) 동안 상기 비교 결과 신호를 카운팅하여 디지털 신호로 출력한다. 이때, 상기 카운터(143)는 업/다운 카운터(Up/Down Counter) 및 비트-와이즈 카운터(Bit-wise Inversion Counter)를 포함한다. 이때, 상기 비트-와이즈 카운터는 상기 업/다운 카운터와 비슷한 동작을 수행할 수 있다. 예컨대, 상기 비트-와이즈 카운터는 업 카운트만 수행하는 기능 및 특정 신호가 들어오면 카운터 내부의 모든 비트를 반전하여 1의 보수(1's complement)로 만드는 기능을 수행할 수 있기 때문에, 이를 이용하여 리셋 카운트(reset count)를 수행한 후 이를 반전하여 1의 보수, 즉, 음수 값으로 변환할 수 있다.
버퍼(190)는 앞서 설명한 바와 같이 컬럼 메모리 블락(191) 및 센스 앰프(192)를 포함하고, 상기 컬럼 메모리 블락(191)은 상기 카운터(143)가 카운팅하여 출력한 디지털 신호를 임시 저장한 후 센스 앰프(192)로 출력하며, 상기 센스 앰프(192)는 이를 센싱하고 증폭해 출력한다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 CDS 및 ADC의 제1동작 내지 제3동작을 나타내는 도면이다. 도 4 내지 도 6의 동작은 도 3에 도시된 CDS(130) 및 ADC(140)에 의해 수행될 수 있다. 상기 제1동작 및 제2동작, 또는 제3동작은 로우 드라이버(120) 및 CDS(130)가 도 1의 타이밍 제너레이터(170)로부터 입력받는 제어신호에 따라 결정된다.
도 4는 본 발명의 일 실시예에 따른 CDS 및 ADC의 제1동작을 나타내는 도면이다. 도 4를 참고하면, 제1스위치(RE)가 클로즈(close)되고, 제2스위치(Ro)가 오픈(open)된 경우 제2리드아웃 라인(VL2)은 제1커패시터(C1) 및/또는 제2커패시터(C2)에 연결될 수 없고, 제1리드아웃 라인(VL1) 만이 제1커패시터(C1) 및/또는 제2커패시터(C2)에 연결된다. 이때, 제3스위치(VAb)는 클로즈되어 제1커패시터(C1) 및 제2커패시터(C2)가 병렬 연결되도록 하여 보다 큰 커패시턴스(C'=C1*C2/C1+C2) 를 갖도록 한다.
제1리드아웃 라인(VL1)에 연결된 화소(111a)에서 나온 전하는 상기 커패시터들(C1 및 C2)에 충전된다. 비교기(141)는 제4스위치(142)가 클로즈되면, 상기 충전으로 인해 발생하는 전위 값과 제2입력단(NP)에 입력되는 램프 신호(Vramp)의 값을 비교하여 그 비교 결과 신호를 출력단(No)으로 출력할 수 있다. 카운터(143) 및 컬럼 메모리 블락(191)의 동작은 도 3에서 설명한 것과 동일하므로 여기서는 설명을 생략하기로 한다.
도 5는 본 발명의 일 실시예에 따른 CDS 및 ADC의 제2동작을 나타내는 도면이다. 도 5의 동작은 도 3에 도시된 ADC(140)에 의해 수행될 수 있다.
도 5를 참고하면, 제1스위치(RE)가 오픈(open)되고, 제2스위치(Ro)가 클로즈(close)된 경우 제1리드아웃 라인(VL1)은 제1커패시터(C1) 및/또는 제2커패시터(C2)에 연결될 수 없고, 제2리드아웃 라인(VL2) 만이 제1커패시터(C1) 및/또는 제2커패시터(C2)에 연결된다. 이때, 제3스위치(VAb)는 클로즈되어 제1커패시터(C1) 및 제2커패시터(C2)가 병렬 연결되도록 하여 보다 큰 커패시턴스(C''=C1*C2/C1+C2)를 갖도록 한다.
제2리드아웃 라인(VL2)에 연결된 화소(111b)에서 나온 전하는 상기 커패시터들(C1 및 C2)에 충전된다. 비교기(141)는 제4스위치(142)가 클로즈되면, 상기 충전으로 인해 발생하는 전위 값과 제2입력단(NP)에 입력되는 램프 신호(Vramp)의 값을 비교하여 그 비교 결과 신호를 출력단(No)으로 출력할 수 있다. 카운터(143) 및 컬럼 메모리 블락(191)의 동작은 도 3에서 설명한 것과 동일하므로 여기서는 설명을 생략하기로 한다.
도 4 및 도 5에 설명된 제1동작 및 제2동작은 일반 모드(normal mode)에 대한 동작으로, 로우 드라이버(120) 및 CDS(130)가 상기 타이밍 제너레이터(170)로부터 입력받은 제어 신호에 의해 제1리드아웃 라인(VL1) 및 제2리드아웃 라인(VL2)이 번갈아가며 선택됨으로써, 제1열(COL)에 위치한 모든 화소들에서 나온 전하를 상기 제1커패시터(C1) 및 제2커패시터(C2)에 충전할 수 있다.
도 6은 본 발명의 일 실시예에 따른 ADC의 제3동작을 나타내는 도면이다. 도 6의 동작은 도 3에 도시된 ADC(140)에 의해 수행될 수 있다. 본 발명의 일 실시예에 따른 ADC의 상기 제3동작은 고속 에버리지(average) 동작에 해당하며, 상기 제1동작 및 제2동작과 함께 풀 프레임 리드아웃(full frame readout) 동작을 수행한다.
도 6을 참고하면, 제1스위치(RE) 및 제2스위치(Ro)가 클로즈(close)되고, 제1리드아웃 라인(VL1)은 제1커패시터(C1)에 연결되고, 제2리드아웃 라인(VL2)은 제2커패시터(C2)에 연결된다. 이때, 제3스위치(VAb)는 오픈된다.
제1리드아웃 라인(VL1)에 연결된 화소(111a)에서 나온 전하는 상기 제1커패시터(C1)에 충전되고, 제2리드아웃 라인(VL2)에 연결된 화소(111b)에서 나온 전하는 상기 제2커패시터(C2)에 충전된다.
제4스위치(142)가 클로즈되면, 상기 제1커패시터(C1) 및 상기 제2커패시터(C2)에 충전된 전하에 의해 비교기(141)의 제1입력단(NN)의 전위는, 제1커패시터(C1)과 제2커패시터(C2)의 커패시턴스 값이 동일 할 경우, 상기 제1커패시터(C1)의 충전으로 인해 발생하는 전위와 제2커패시터(C2)의 충전으로 인해 발생하는 전위의 합의 절반, 즉, 평균(average)으로 나타난다.
비교기(141)는 상기 평균과 제2입력단(NP)에 입력되는 램프 신호(Vramp)의 값을 비교하여 그 비교 결과 신호를 출력단(No)으로 출력할 수 있다. 이에 관한 보다 구체적인 설명은 도 7에서 하기로 한다.
카운터(143) 및 컬럼 메모리 블락(191)의 동작은 도 3에서 설명한 것과 동일하므로 여기서는 설명을 생략하기로 한다.
도 7은 도 6에 도시된 ADC의 제3동작을 더 구체적으로 설명하기 위한 도면으로서, 주요 신호들의 개략적인 파형도이다. 도 7에 도시된 5개의 파형은 위에서부터 각각 제4스위치(142)를 제어하는 신호(SAZ)의 파형, 제1리드아웃 라인 연결 노드(N1)의 전위 파형(OUTE), 제2리드아웃 라인 연결 노드(N2)의 전위 파형(OUTO), 제1입력단(NN)의 전위 파형(INN) 및 출력단(No)의 파형(Nout)을 나타낸다.
도 7을 참고하면, 제어하는 신호(SAZ)에 의해 제4스위치(142)가 클로즈되면, 화소(111a)에서 전하가 나와 제1커패시터(C1)에 전하가 충전되고, 화소(111b)에서 전하가 나와 제2커패시터(C2)에 전하가 충전된다. 이로써, 제1리드아웃 라인 연결 노드(N1) 및 제2리드아웃 라인 연결 노드(N2)에 각각 소정의 전위차들(ΔE 및 Δo)이 발생하고, 제1입력단(NN)에는 상기 전위차들(ΔE 및 Δo)의 약 절반에 해당하는 전위차((ΔE+Δo)/2)가 발생할 수 있다. 따라서, 제1입력단(NN)의 전위는 제어하는 신호(SAZ)에 의해 제4스위치(142)가 클로즈되기 이전 전위 값보다 (ΔE+Δo)/2 만큼 작은 값에 해당한다.
상기 비교기(141)는 상기 제1입력단(NN)의 전위와 램프 신호(Vramp)의 값을 비교하여 상기 램프 신호(Vramp)의 값이 상기 제1입력단(NN)의 전위보다 작아지는지를 비교하여 그 비교 결과 신호를 출력한다. 예컨대, 도 7과 같이 램프 신호(Vramp)가 제1시점(t1)에서 떨어지기 시작하여 제2시점(t2)에서 상기 제1입력단(NN)의 전위보다 작아지는 경우, 상기 비교기(141)는 상기 램프 신호(Vramp)의 값이 상기 제1입력단(NN)의 전위보다 클 경우는 하이(High)로, 작을 경우는 로우(Low)로 그 결과를 출력한다.
카운터(143)는 상기 결과를 입력되는 클락(CNT_CLK)에 따라 카운팅 기간(counting period)에 해당하는 제1시점(t1)에서 제2시점(t2)까지 상기 결과를 카운팅하여 디지털 신호로 출력한다. 예컨대, 상기 카운팅 기간 동안에 상기 카운터(143)에 입력되는 클락(CNT_CLK)이 5회 토글링되면 11111을 카운팅하여 컬럼 메모리 블락(191)으로 출력할 수 있다.
본 발명의 상기 구조에 비추어, 본 발명은 하나의 열에 대해 2 이상의 리드아웃라인을 제공하여 동시에 각 열에 연결된 화소로부터 데이터를 리드하도록 하는 에버리지 서브-샘플링(average sub-smapling) 시 고속 동작을 수행할 수 있도록 하여 고품질 및 고속 영상 동작을 수행할 수 있는 이미지 센서를 제공할 수 있다.
도 8a는 본 발명의 다른 실시예에 따른 CDS 및 ADC를 나타내는 도면이다. 도 8a에 도시된 CDS 및 ADC는 도 3에 도시된 CDS 및 ADC와 비교하여 제3커패시터(C3), 제4커패시터(C4), 제5스위치(VAbo) 및 제6스위치(VAbe)를 더 포함한다. 기본적인 동작은 도 3에 설명된 바와 같고, 상기 제3커패시터(C3), 제4커패시터(C4), 제5스위치(VAbo) 및 제6스위치(VAbe)에 관한 동작은 이하 도 8b 내지 도 8f에서 설명하기로 한다.
도 8b는 본 발명의 다른 실시예에 따른 CDS 및 ADC의 제1동작을 나타내는 도면이다. 도 8b를 참고하면, 제1스위치(RE)가 클로즈(close)되고, 제2스위치(Ro)가 오픈(open)되며, 제3스위치(VAb), 제5스위치(VAbo) 및 제6스위치(VAbe)가 모두 클로즈된다. 이로써, 제1커패시터(C1) 내지 제4커패시터(C4)가 병렬 연결되어 도 4의 경우와 유사한 조건이 된다.
도 8c는 본 발명의 다른 실시예에 따른 CDS 및 ADC의 제2동작을 나타내는 도면이다. 도 8c를 참고하면, 제1스위치(RE)가 오픈(open)되고, 제2스위치(Ro)가 클로즈(close)되며, 제3스위치(VAb), 제5스위치(VAbo) 및 제6스위치(VAbe)가 모두 클로즈된다. 이로써, 제1커패시터(C1) 내지 제4커패시터(C4)가 병렬 연결되어 도 5의 경우와 유사한 조건이 된다.
도 8d 내지 도 8f는 본 발명의 다른 실시예에 따른 CDS 및 ADC의 제3동작을 나타내는 도면이다. 도 8d를 참고하면, 제1스위치(RE) 및 제2스위치(Ro)가 클로즈(close)되며, 제3스위치(VAb)는 오픈(open), 제5스위치(VAbo) 및 제6스위치(VAbe)는 클로즈된다. 이로써, 제1커패시터(C1) 및 제3커패시터(C3)가 병렬 연결되고, 제2커패시터(C2) 및 제4커패시터(C4)가 병렬 연결되어 도 6의 경우와 유사한 조건이 된다.
도 8e를 참고하면, 제1스위치(RE) 및 제2스위치(Ro)가 클로즈(close)되며, 제5스위치(VAbo)는 오픈(open), 제3스위치(VAb) 및 제6스위치(VAbe)는 클로즈된다. 따라서, 제1커패시터(C1), 제3커패시터(C3) 및 제4커패시터(C4)가 병렬 연결된다.
따라서, 도 8d와 달리 제2리드아웃 라인(VL2)에 연결된 제2커패시터(C2)의 커패시턴스 값과, 제1리드아웃 라인(VL1)에 연결된 커패시턴스 값(예컨대, 제1커패시터(C1), 제3커패시터(C3) 및 제4커패시터(C4)가 병렬 연결되었을 경우의 커패시턴스 값)이 달라질 수 있다.
만일, 제1커패시터(C1) 내지 제4커패시터(C4)의 커패시턴스 값이 서로 동일할 경우, 예컨대, 제1커패시터(C1) 내지 제4커패시터(C4)의 커패시턴스 값이 각각 1일 경우, 제2리드아웃 라인(VL2)에 연결된 제2커패시터(C2)의 커패시턴스 값은 1이고, 제1리드아웃 라인(VL1)에 연결된 커패시턴스 값은 제1커패시터(C1), 제3커패시터(C3) 및 제4커패시터(C4)가 병렬 연결되어 있으므로 1/3이 된다.
도 8f를 참고하면, 제1스위치(RE) 및 제2스위치(Ro)가 클로즈(close)되며, 제6스위치(VAbe)는 오픈(open), 제3스위치(VAb) 및 제5스위치(VAbo)는 클로즈된다. 따라서, 제2커패시터(C2), 제3커패시터(C3) 및 제4커패시터(C4)가 병렬 연결된다.
따라서, 도 8d와 달리 제1리드아웃 라인(VL1)에 연결된 제1커패시터(C1)의 커패시턴스 값과, 제2리드아웃 라인(VL2)에 연결된 커패시턴스 값(예컨대, 제2커패시터(C2), 제3커패시터(C3) 및 제4커패시터(C4)가 병렬 연결되었을 경우의 커패시턴스 값)이 달라질 수 있다.
만일, 제1커패시터(C1) 내지 제4커패시터(C4)의 커패시턴스 값이 서로 동일할 경우, 예컨대, 제1커패시터(C1) 내지 제4커패시터(C4)의 커패시턴스 값이 각각 1일 경우, 제1리드아웃 라인(VL1)에 연결된 제1커패시터(C1)의 커패시턴스 값은 1이고, 제2리드아웃 라인(VL2)에 연결된 커패시턴스 값은 제2커패시터(C2), 제3커패시터(C3) 및 제4커패시터(C4)가 병렬 연결되어 있으므로 1/3이 된다.
이로써, 도 8e 및 도 8f와 같이, 제1리드아웃 라인(VL1) 및 제2리드아웃 라인(VL2)에 연결된 커패시턴스 값을 조절할 수 있어, 제3동작 시에 가중치(weight)를 줄 수 있다. 이에 대한 보다 구체적인 설명은 도 8g 및 도 8h에서 하기로 한다.
도 8a 내지 도 8f에서는 4개의 커패시터를 갖는 경우를 설명하였으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예컨대, 본 발명의 CDS 및 ADC는 가중치를 줄 수 있는 경우라면,그 이상의 커패시터를 포함할 수도 있다.
도 8g는 도 8d에 따른 패턴을 나타내는 도면이고, 도 8h는 도 8e 또는 도 8f에 따른 패턴을 나타내는 도면이다. 도 8d에 따른 패턴은 가중치를 주지 않은 패턴이고, 이 경우, 인접 컬러 간에 서로 다른 거리(예컨대, 도 8g에서 Gr(81)과 R(83)의 거리는 1칸, R(83)과 Gr(85)의 거리는 3칸)를 가질 수 있다. 이 때문에 앨리어싱(aliasing) 및 폴스 컬러(false color)가 컬러 보간(interpolation) 후에 나타날 수 있다.
따라서, 가중치를 준 패턴을 통해 앨리어싱(aliasing) 및 폴스 컬러(false color)을 감소시킬 수 있다. 도 8h를 참고하면, 도 8h는 도 8e 또는 8f에 따른 패턴은 가중치를 준 패턴으로, 예컨대, 도 8g의 Gr(81)과 R(83)의 거리가 1칸, R(83)과 Gr(85)의 거리가 3칸인 것을 가중치를 주어 서로 거리가 1칸이 되도록 조절할 수 있다. 즉, 도 8e 또는 도 8f와 같이 제1리드아웃 라인(VL1) 및 제2리드아웃 라인(VL2)에 연결된 커패시턴스 값의 비율을 조절하여 가중치를 줄 수 있다.
도 9는 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다. 도 9를 참조하면, 상기 전자 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP, IPTV 또는 스마트 폰으로 구현될 수 있다.
상기 전자 시스템(1000)은 어플리케이션 프로세서(1010), 이미지 센서(1040), 및 디스플레이(1050)를 포함한다.
어플리케이션 프로세서(1010)에 구현된 CSI 호스트(1012)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(1040)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 이때, 예컨대, 상기 CSI 호스트(1012)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(1041)에는 광 시리얼라이저가 구현될 수 있다.
어플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(1051)에는 광 디시리얼라이저가 구현될 수 있다.
전자 시스템(1000)은 어플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 전자 시스템(1000)의 PHY(1013)와 RF 칩(1060)의 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
전자 시스템(1000)은 GPS(1020), 스토리지(1070), 마이크(1080), DRAM(1085) 및 스피커(1090)를 더 포함할 수 있으며, 상기 전자 시스템(1000)은 Wimax(1030), WLAN(1100) 및 UWB(1110) 등을 이용하여 통신할 수 있다.
상기 본 발명의 내용은 도면에 도시된 일실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 이미지 센서
110: 화소 어레이
120: 로우 드라이버
130: CDS
140: ADC
160: 램프 신호 발생기
170: 타이밍 제너레이터
180: 제어 레지스터 블락
190: 버퍼
200: DSP
210: 카메라 컨트롤
220: 이미지 신호 프로세서
230: PC/IF
300: 디스플레이 유닛
400: object
500: 렌즈

Claims (10)

  1. 복수의 행과 복수의 열을 갖는 매트릭스 형상으로 배열되며, 각각이 입사광 세기를 전기적인 영상 신호로 변환하여 출력하는 복수의 화소들을 포함하는 화소 어레이;
    램프 신호를 발생하는 램프 신호 발생기; 및
    상기 램프 신호를 이용하여 상기 화소 어레이로부터 출력되는 영상 신호를 디지털 신호로 변환하는 아날로그 디지털 컨버터를 포함하며,
    상기 복수의 열 각각은 N개(N은 2 이상의 정수)의 리드라웃 라인들을 포함하고,
    상기 복수의 열 중 임의의 제1 열에 속하는 화소들은 상기 제1 열에 대응하는 N개의 리드아웃 라인들 중 어느 하나에만 접속되고,
    상기 제1 열에 속하는 화소들을 서로 인접하는 동일 컬러의 화소들로 각각 N개씩 그룹화한 경우, 각 그룹에 속한 N개의 화소들은 각각 상기 제1 열에 대응하는 N개의 리드아웃 라인들 중 서로 다른 리드아웃 라인에 연결되는 이미지 센서.
  2. 제1항에 있어서, 상기 아날로그 디지털 컨버터는
    상기 N개의 리드라웃 라인들을 통하여 상기 제1 열에 속하는 화소들로부터 출력되는 상기 영상 신호를 수신하고, 상기 램프 신호와 상기 N개의 화소들로부터 나온 전하에 의해 발생하는 전위 값을 비교하는 비교기; 및
    상기 비교기에 연결되고, 상기 비교기의 출력을 카운팅하여 상기 디지털 신호로 출력하는 카운터를 포함하는 이미지 센서.
  3. 제1항에 있어서, 상기 이미지 센서는
    상기 아날로그 디지털 컨버터에 연결되고, 상기 아날로그 디지털 컨버터가 출력한 디지털 신호를 임시 저장한 후 센싱하고 증폭하여 출력하는 버퍼를 더 포함하는 이미지 센서.
  4. 제3항에 있어서,
    상기 비교기는 상기 N개의 리드아웃 라인들 각각에 커패시터를 경유하여 연결되는 이미지 센서.
  5. 제4항에 있어서, 상기 아날로그 디지털 컨버터는
    상기 N개의 리드아웃 라인들 각각에 연결되고, 상기 N개의 리드아웃 라인 각각에 접속되는 커패시터들의 사이에 연결되는 스위치들을 더 포함하는 이미지 센서.
  6. 제5항에 있어서, 상기 아날로그 디지털 컨버터는
    상기 N개의 리드아웃 라인 각각에 연결되는 커패시터들에 연결되고, 상기 스위치들에 연결되는 노드들을 서로 스위칭하기 위한 노드-스위치를 포함하는 이미지 센서.
  7. 제2항에 있어서, 상기 카운터는
    입력되는 클락에 따라 상기 비교기의 출력을 카운팅하는 이미지 센서.
  8. 제6항에 있어서,
    상기 각각의 스위치들이 모두 클로즈(close)되는 경우, 상기 노드-스위치는 오픈(open)되는 이미지 센서.
  9. 제6항에 있어서,
    상기 각각의 스위치들 중 어느 하나가 오픈(open)되는 경우, 상기 노드-스위치는 클로즈(close)되는 이미지 센서.
  10. 제6항에 있어서,
    상기 N개의 리드아웃 라인들 각각에 연결되는 커패시터들은 상기 비교기의 네거티브 단자에 연결되는 이미지 센서.
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