JP2015231051A - 信号処理装置、制御方法、撮像素子、並びに、電子機器 - Google Patents

信号処理装置、制御方法、撮像素子、並びに、電子機器 Download PDF

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Abstract

【課題】撮像画像の画質の低減を抑制することができるようにする。
【解決手段】本技術の信号処理装置は、単位画素から読み出される信号を基準電圧と比較する比較部の出力を単位画素のフローティングディフュージョンにフィードバックさせる際に、単位画素から読み出される信号を伝送する信号線を比較部の負側入力に接続し、オートゼロ処理を行う際に、信号線を比較部の正側入力に接続し、比較部の出力を単位画素のフローティングディフュージョンに再度フィードバックさせる際に、信号線を比較部の負側入力に接続する。本技術は、例えば、撮像素子や電子機器に適用することができる。
【選択図】図７

Description

本技術は、信号処理装置、制御方法、撮像素子、並びに、電子機器に関し、特に、撮像画像の画質の低減を抑制することができるようにした信号処理装置、制御方法、撮像素子、並びに、撮像装置に関する。
従来、CMOSイメージセンサでは、画素セルの回路に使用されるMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）の閾値のばらつきによって、撮像画像に固定パターンノイズ（FPN（fixed-pattern noise））を生じるおそれがあった。
近年、このような閾値のばらつきを抑制する方法が考えられた（例えば、特許文献１乃至特許文献６、並びに、非特許文献１参照）。これらの方式では、画素出力が一定になるように、画素毎にフローティングディフュージョン（FD）の電圧が負帰還により制御されている。
特開２００５−１１０２７５号公報 特開２０１２−１９１６７号公報 特開２０１２−１９１６８号公報 特開２０１２−１１４８３８号公報 特開２０１２−１５１３６９号公報 特開平１０−２８１８７０号公報
加賀谷亮，池辺将之，浅井哲也，雨宮好仁， "負帰還リセットによるCMOSイメージセンサのバラツキ補償", 映像情報メディア学会誌Vol.59, No.3(2005), 北海道大学, 2005年
しかしながら、これらの方法の場合、画素に設けられるリセットトランジスタのフィードスルーばらつきを抑制することは困難であった。
本技術は、このような状況に鑑みて提案されたものであり、撮像画像の画質の低減を抑制することができるようにすることを目的とする。
本技術の一側面は、単位画素から読み出される信号を伝送する信号線と、前記単位画素から読み出された信号を基準電圧と比較する比較部の２つの入力との接続を制御する接続制御部と、前記接続制御部の制御に従って、前記信号線を、前記比較部の２つの入力のいずれか一方と接続する、若しくは、両方から切断する接続部とを備える信号処理装置である。
前記接続部は、前記接続制御部から供給される制御信号に基づいて、前記信号線を、前記比較部の２つの入力のいずれか一方と接続したり、両方から切断したりするスイッチとして駆動するMOSFETを有することができる。
前記接続制御部は、前記比較部の出力を前記単位画素のフローティングディフュージョンにフィードバックさせる際に、前記接続部を制御して、前記信号線を前記比較部の負側入力に接続させ、オートゼロ処理を行う際に、前記接続部を制御して、前記信号線を前記比較部の正側入力に接続させ、前記比較部の出力を前記単位画素のフローティングディフュージョンに再度フィードバックさせる際に、前記接続部を制御して、前記信号線を前記比較部の負側入力に接続させることができる。
基準電圧と前記比較部の２つの入力との接続を制御する基準電圧接続制御部と、前記基準電圧接続制御部の制御に従って、前記基準電圧を、前記比較部の２つの入力のいずれか一方と接続する、若しくは、両方から切断する基準電圧接続部とをさらに備えることができる。
前記比較部の出力と前記単位画素のフローティングディフュージョンとの接続を制御するフィードバック線接続制御部と、前記フィードバック線接続制御部の制御に従って、前記比較部の出力と前記単位画素のフローティングディフュージョンとを接続若しくは切断するフィードバック線接続部とをさらに備えることができる。
複数の前記単位画素が行列状に配置される画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、前記接続部は、前記単位画素ユニット毎に設けられるようにすることができる。
前記単位画素の行毎に前記リセットトランジスタの動作を制御するリセット制御部をさらに備え、前記リセット制御部は、前記比較部の出力が前記単位画素の前記フローティングディフュージョンにフィードバックされる際に、前記画素アレイの処理対象の前記単位画素の行の前記リセットトランジスタを接続させ、前記フィードバックが行われた後、前記リセットトランジスタを切断させることができる。
前記単位画素から読み出される信号を伝送する信号線と、前記比較部の入力との接続を制御する信号線接続制御部と、前記信号線接続制御部の制御に従って、前記信号線と前記比較部の入力とを接続若しくは切断する信号線接続部とをさらに備えることができる。
前記信号線接続部は、複数の単位画素が行列状に配置される画素アレイに対して、前記単位画素の列毎に設けられるようにすることができる。
前記信号線接続制御部は、前記比較部の出力が前記フローティングディフュージョンにフィードバックされる際に、当該単位画素の列の前記信号線接続部を制御して、当該単位画素の列の前記信号線と前記比較部の入力とを接続させることができる。
前記比較部と、前記比較部の比較結果が変化するまでをカウントするカウンタとをさらに備えることができる。
前記比較部および前記カウンタは、複数の前記単位画素が行列状に配置される画素アレイに複数形成される、前記画素アレイの一部の単位画素からなる単位画素ユニット毎に設けられるようにすることができる。
複数の前記単位画素からなる単位画素群をさらに備えることができる。
前記単位画素群は、複数の前記単位画素が行列状に配置される画素アレイを形成するようにすることができる。
前記画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成されるようにすることができる。
本技術の一側面は、また、単位画素から読み出される信号を基準電圧と比較する比較部の出力を前記単位画素のフローティングディフュージョンにフィードバックさせる際に、前記単位画素から読み出される信号を伝送する信号線を前記比較部の負側入力に接続し、オートゼロ処理を行う際に、前記信号線を前記比較部の正側入力に接続し、前記比較部の出力を前記単位画素のフローティングディフュージョンに再度フィードバックさせる際に、前記信号線を前記比較部の負側入力に接続する制御方法である。
本技術の他の側面は、複数の単位画素が行列状に配置される画素アレイと、前記単位画素から読み出される信号を伝送する信号線と、前記単位画素から読み出された信号を基準電圧と比較する比較部の２つの入力との接続を制御する接続制御部と、前記接続制御部の制御に従って、前記信号線を、前記比較部の２つの入力のいずれか一方と接続する、若しくは、両方から切断する接続部とを備える撮像素子である。
前記比較部と、前記比較部の比較結果が変化するまでをカウントするカウンタとをさらに備え、前記画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、前記比較部、前記カウンタ、および前記接続部は、前記単位画素ユニット毎に設けられるようにすることができる。
複数の半導体基板を有し、前記接続制御部、前記接続部、前記比較部、および前記カウンタは、前記画素アレイが形成される半導体基板と異なる半導体基板に形成されるようにすることができる。
本技術のさらに他の側面は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、複数の単位画素が行列状に配置される画素アレイと、前記単位画素から読み出される信号を伝送する信号線と、前記単位画素から読み出された信号を基準電圧と比較する比較部の２つの入力との接続を制御する接続制御部と、前記接続制御部の制御に従って、前記信号線を、前記比較部の２つの入力のいずれか一方と接続する、若しくは、両方から切断する接続部とを備える電子機器である。
本技術の一側面においては、単位画素から読み出される信号を基準電圧と比較する比較部の出力が単位画素のフローティングディフュージョンにフィードバックされる際に、単位画素から読み出される信号を伝送する信号線が比較部の負側入力に接続され、オートゼロ処理が行われる際に、信号線が比較部の正側入力に接続され、比較部の出力が単位画素のフローティングディフュージョンに再度フィードバックされる際に、信号線が比較部の負側入力に接続される。
本技術の他の側面においては、複数の単位画素が行列状に配置される画素アレイを備える撮像素子において、単位画素から読み出される信号を基準電圧と比較する比較部の出力が単位画素のフローティングディフュージョンにフィードバックされる際に、単位画素から読み出される信号を伝送する信号線が比較部の負側入力に接続され、オートゼロ処理が行われる際に、信号線が比較部の正側入力に接続され、比較部の出力が単位画素のフローティングディフュージョンに再度フィードバックされる際に、信号線が比較部の負側入力に接続される。
本技術のさらに他の側面においては、電子機器の、複数の単位画素が行列状に配置される画素アレイを備える撮像素子において、単位画素から読み出される信号を基準電圧と比較する比較部の出力が単位画素のフローティングディフュージョンにフィードバックされる際に、単位画素から読み出される信号を伝送する信号線が比較部の負側入力に接続され、オートゼロ処理が行われる際に、信号線が比較部の正側入力に接続され、比較部の出力が単位画素のフローティングディフュージョンに再度フィードバックされる際に、信号線が比較部の負側入力に接続され、被写体が撮像され、得られた画像データが画像処理される。
本技術によれば、撮像画像を得ることが出来る。また本技術によれば、撮像画像の画質の低減を抑制することができる。
イメージセンサの主な構成例を示す図である。 画素ユニットの例を説明する図である。 単位画素の主な構成例を示す図である。 イメージセンサの各部の主な構成例を示す図である。 イメージセンサの主な構成例を示す図である。 イメージセンサの主な構成例を示す図である。 １画素ユニット分の主な構成例を示す図である。 撮像制御処理の流れの例を説明するフローチャートである。 撮像の様子の例を示すタイミングチャートである。 フィードバックフェーズ処理の流れの例を説明するフローチャートである。 フィードバックフェーズの様子の例を示すタイミングチャートである。 時刻T1の状態の例を示す図である。 時刻T2の状態の例を示す図である。 時刻T3の状態の例を示す図である。 時刻T4の状態の例を示す図である。 時刻T5の状態の例を示す図である。 時刻T6の状態の例を示す図である。 時刻T7の状態の例を示す図である。 時刻T8の状態の例を示す図である。 時刻T9の状態の例を示す図である。 時刻T10の状態の例を示す図である。 時刻T11の状態の例を示す図である。 時刻T13の状態の例を示す図である。 時刻T14の状態の例を示す図である。 時刻T15の状態の例を示す図である。 フィードバックフェーズの様子の例を示すタイミングチャートである。 プリセットリードフェーズ処理の流れの例を説明するフローチャートである。 プリセットリードフェーズの様子の例を示すタイミングチャートである。 時刻T41の状態の例を示す図である。 時刻T42の状態の例を示す図である。 時刻T43の状態の例を示す図である。 時刻T44の状態の例を示す図である。 プリセットリードフェーズの様子の例を示すタイミングチャートである。 転送の様子の例を示すタイミングチャートである。 時刻T61の状態の例を示す図である。 データリードフェーズ処理の流れの例を説明するフローチャートである。 データリードフェーズの様子の例を示すタイミングチャートである。 時刻T71の状態の例を示す図である。 時刻T72の状態の例を示す図である。 時刻T73の状態の例を示す図である。 時刻T74の状態の例を示す図である。 データリードフェーズの様子の例を示すタイミングチャートである。 撮像装置の主な構成例を示す図である。
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（イメージセンサ）
２．第２の実施の形態（撮像装置）
＜１．第１の実施の形態＞
＜MOSFETの閾値のばらつき＞
従来、CMOSイメージセンサでは、画素セルの回路に使用されるMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）の閾値（後述する増幅トランジスタの閾値（Vth））のばらつきによって、撮像画像に固定パターンノイズ（FPN（fixed-pattern noise））を生じるおそれがあった。
そこで、例えば、特許文献１乃至特許文献６、並びに、非特許文献１に記載のように、このような閾値のばらつきを抑制する方法が考えられた。これらの方式では、画素出力が一定になるように、画素毎にフローティングディフュージョン（FD）の電圧が負帰還により制御されている。
しかしながら、これらの方法の場合、画素に設けられるリセットトランジスタのフィードスルーばらつきを抑制することは困難であった。
フィードスルーばらつきが、閾値電圧Vthのばらつきに比べて十分に小さければ、フィードスルーのばらつきにより発生するノイズは、相関二重サンプリング（CDS（Correlated Double Sampling））動作で十分に除去することができる。しかしながら、 例えばアナログCDSが行えないA/D変換器においては、高ゲインでのA/D変換を行う際フィードスルーばらつきが大きくなり、そのような場合、A/D変換時間またはゲイン最大値の律速条件になってしまうおそれがあった。
＜フィードスルーばらつき対策＞
そこで、単位画素から読み出される信号を伝送する信号線と、その単位画素から読み出された信号を基準電圧と比較する比較部の２つの入力との接続を制御する接続制御部と、その接続制御部の制御に従って、信号線を、比較部の２つの入力のいずれか一方と接続する、若しくは、両方から切断する接続部とを備えるようにする。
そして、接続制御部が、単位画素から読み出される信号を基準電圧と比較する比較部の出力を単位画素のフローティングディフュージョンにフィードバックさせる際に、単位画素から読み出される信号を伝送する信号線を比較部の負側入力に接続し、オートゼロ処理を行う際に、信号線を比較部の正側入力に接続し、比較部の出力を単位画素のフローティングディフュージョンに再度フィードバックさせる際に、信号線を比較部の負側入力に接続するようにしてもよい。
このような構成とすることにより、画素信号に含まれる、リセットトランジスタのフィールドスルーばらつきによる電圧成分を低減させることができる。したがって、撮像画像の画質の低減を抑制することができる。
なお、接続部が、接続制御部から供給される制御信号に基づいて、信号線を、比較部の２つの入力のいずれか一方と接続したり、両方から切断したりするスイッチとして駆動するMOSFETを有するようにしてもよい。
また、接続制御部が、比較部の出力を単位画素のフローティングディフュージョンにフィードバックさせる際に、接続部を制御して、信号線を比較部の負側入力に接続させ、オートゼロ処理を行う際に、接続部を制御して、信号線を比較部の正側入力に接続させ、比較部の出力を単位画素のフローティングディフュージョンに再度フィードバックさせる際に、接続部を制御して、信号線を比較部の負側入力に接続させるようにしてもよい。
また、基準電圧と比較部の２つの入力との接続を制御する基準電圧接続制御部と、基準電圧接続制御部の制御に従って、基準電圧を、比較部の２つの入力のいずれか一方と接続する、若しくは、両方から切断する基準電圧接続部とをさらに備えるようにしてもよい。
また、比較部の出力と単位画素のフローティングディフュージョンとの接続を制御するフィードバック線接続制御部と、フィードバック線接続制御部の制御に従って、比較部の出力と単位画素のフローティングディフュージョンとを接続若しくは切断するフィードバック線接続部とをさらに備えるようにしてもよい。
また、複数の単位画素が行列状に配置される画素アレイにおいて、画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、接続部が、単位画素ユニット毎に設けられるようにしてもよい。
また、単位画素の行毎にリセットトランジスタの動作を制御するリセット制御部をさらに備え、そのリセット制御部が、比較部の出力が単位画素のフローティングディフュージョンにフィードバックされる際に、画素アレイの処理対象の単位画素の行のリセットトランジスタを接続させ、フィードバックが行われた後、リセットトランジスタを切断させるようにしてもよい。
また、単位画素から読み出される信号を伝送する信号線と、比較部の入力との接続を制御する信号線接続制御部と、信号線接続制御部の制御に従って、信号線と比較部の入力とを接続若しくは切断する信号線接続部とをさらに備えるようにしてもよい。
そして、信号線接続部が、複数の単位画素が行列状に配置される画素アレイに対して、単位画素の列毎に設けられるようにしてもよい。
また、信号線接続制御部が、比較部の出力がフローティングディフュージョンにフィードバックされる際に、当該単位画素の列の信号線接続部を制御して、当該単位画素の列の信号線と比較部の入力とを接続させるようにしてもよい。
また、比較部と、その比較部の比較結果が変化するまでをカウントするカウンタとをさらに備えるようにしてもよい。
また、比較部およびカウンタが、複数の単位画素が行列状に配置される画素アレイに複数形成される、画素アレイの一部の単位画素からなる単位画素ユニット毎に設けられるようにしてもよい。
また、複数の単位画素からなる単位画素群をさらに備えるようにしてもよい。
その単位画素群が、複数の単位画素が行列状に配置される画素アレイを形成するようにしてもよい。
また、その画素アレイにおいて、画素アレイの一部の単位画素からなる単位画素ユニットが複数形成されるようにしてもよい。
＜イメージセンサ＞
このような本技術を適用した撮像素子の一実施の形態であるイメージセンサの主な構成例を、図１に示す。図１に示されるイメージセンサ１００は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ１００は、CMOS（Complementary Metal Oxide Semiconductor）を用いたCMOSイメージセンサ、CCD（Charge Coupled Device）を用いたCCDイメージセンサ等として構成される。
図１に示されるように、イメージセンサ１００は、画素アレイ１０１、VSL接続部１０２、A/D変換部１０３、水平転送部１０４、FBL接続部１０５、制御部１１０、エリア走査部１１１、VSL接続制御部１１２、A/D変換制御部１１３、水平走査部１１４、およびFBL接続制御部１１５を有する。
画素アレイ１０１は、フォトダイオード等の光電変換素子を有する画素構成（単位画素１２１）が平面状または曲面状に配置される画素領域である。
VSL接続部１０２は、VSL接続制御部１１２に制御されて、画素アレイ１０１の各単位画素から読み出された信号を伝送する垂直信号線（VSL）とA/D変換部１０３とを接続したり、切断したりする。
A/D変換部１０３は、A/D変換制御部１１３に制御されて、画素アレイ１０１の各単位画素から読み出され、垂直信号線（VSL）を介して伝送されるアナログ信号をA/D変換し、そのデジタルデータを水平転送部１０４に出力する。
水平転送部１０４は、水平走査部１１４に制御されて、A/D変換部１０３から供給されるデジタルデータを転送し、例えば、後段の処理部やイメージセンサ１００の外部等に出力する。
FBL接続部１０５は、FBL接続制御部１１５に制御されて、A/D変換部１０３が有するアンプ（後述する比較部）の出力と画素アレイ１０１の単位画素のフローティングディフュージョン（FD）とを接続したり、切断したりする。
制御部１１０は、エリア走査部１１１乃至FBL接続制御部１１５を制御することにより、イメージセンサ１００全体の動作（各部の動作）を制御する。
エリア走査部１１１は、制御部１１０に制御されて、画素アレイ１０１の各単位画素のトランジスタの動作を制御する。VSL接続制御部１１２は、制御部１１０に制御されて、VSL接続部１０２を構成する各部の動作を制御する。A/D変換制御部１１３は、制御部１１０に制御されて、A/D変換部１０３を構成する各部の動作を制御する。水平走査部１１４は、制御部１１０に制御されて、水平転送部１０４を構成する各部の動作を制御する。FBL接続制御部１１５は、制御部１１０に制御されて、FBL接続部１０５を構成する各部の動作を制御する。
＜画素アレイ＞
画素アレイ１０１の構成例を図２に示す。図２に示されるように、画素アレイ１０１は、フォトダイオード等の光電変換素子を有する画素構成（単位画素１２１）がアレイ状に配置された領域である。図中、単位画素１２１の水平方向の並びが行を示し、垂直方向の並びが列を示す。
各単位画素１２１は、被写体からの光を受光し、その入射光を光電変換して電荷を蓄積し、所定のタイミングにおいて、その電荷を画素信号として出力する。
また、図２に示されるように、画素アレイ１０１には、複数の単位画素１２１からなる画素ユニット１２０が複数形成される。つまり、画素ユニット１２０は、画素アレイ１０１からなる画素領域を複数に分割する部分領域に含まれる単位画素群である。画素ユニット１２０のサイズ（画素ユニット１２０に含まれる単位画素１２１の数）や形状は任意である。なお、各画素ユニット１２０のサイズ（単位画素１２１の数）や形状が互いに同一でなくてもよい。
例えば、図２の場合、画素ユニット１２０は、4x4（４行４列）の単位画素１２１により構成されているが、1x8、2x2、2x4、4x2、4x8、8x4、8x8、8x1、16x16等の単位画素１２１により構成されるようにしてもよい。もちろん、画素ユニット１２０のサイズはこの例に限らない。また、図２においては、画素ユニット１２０を１つのみ示しているが、実際には、画素ユニット１２０は、画素アレイ１０１全体に形成される。つまり、各単位画素１２１は、いずれかの画素ユニット１２０に属する。
また、図２においては、各単位画素１２１が互いに同じ大きさの正方形として示されているが、各単位画素１２１のサイズや形状は任意であり、正方形で無くてもよいし、互いに同一のサイズおよび形状でなくてもよい。
＜単位画素構成＞
図３は、単位画素１２１の回路構成の主な構成の例を示す図である。図３に示される例の場合、単位画素１２１は、フォトダイオード（PD）１３１、転送トランジスタ１３２、リセットトランジスタ１３３、増幅トランジスタ１３４、およびセレクトトランジスタ１３５を有する。
フォトダイオード（PD）１３１は、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード（PD）１３１のアノード電極は画素領域のグランド（画素グランド）に接続され、カソード電極は転送トランジスタ１３２を介してフローティングディフュージョン（FD）に接続される。もちろん、フォトダイオード（PD）１３１のカソード電極が画素領域の電源（画素電源）に接続され、アノード電極が転送トランジスタ１３２を介してフローティングディフュージョン（FD）に接続され、光電荷を光正孔として読み出す方式としてもよい。
転送トランジスタ１３２は、フォトダイオード（PD）１３１からの光電荷の読み出しを制御する。転送トランジスタ１３２は、ドレイン電極がフローティングディフュージョンに接続され、ソース電極がフォトダイオード（PD）１３１のカソード電極に接続される。また、転送トランジスタ１３２のゲート電極には、エリア走査部１１１（図１）から供給される転送制御信号を伝送する転送制御線（TRG）が接続される。転送制御線（TRG）（すなわち、転送トランジスタ１３２のゲート電位）がオフ状態のとき、フォトダイオード（PD）１３１からの光電荷の転送が行われない（フォトダイオード（PD）１３１において光電荷が蓄積される）。転送制御線（TRG）（すなわち、転送トランジスタ１３２のゲート電位）がオン状態のとき、フォトダイオード（PD）１３１に蓄積された光電荷がフローティングディフュージョン（FD）に転送される。
リセットトランジスタ１３３は、フローティングディフュージョン（FD）の電位をリセットする。リセットトランジスタ１３３は、ソース電極がフローティングディフュージョン（FD）に接続される。また、リセットトランジスタ１３３のゲート電極には、エリア走査部１１１（図１）から供給されるリセット制御信号を伝送するリセット制御線（RST）が接続される。そして、リセットトランジスタ１３３のドレイン電極には、A/D変換部１０３を構成するアンプ（比較部）の出力信号をFBL接続部１０５を介して伝送するフィードバック線（FBL）が接続される。リセット制御信号（RST）（すなわち、リセットトランジスタ１３３のゲート電位）がオフ状態のとき、フローティングディフュージョン（FD）はフィードバック線（FBL）と切り離されている。つまり、フローティングディフュージョン（FD）には、A/D変換部１０３のアンプ出力（比較部の出力）がフィードバックされない。リセット制御信号（RST）（すなわち、リセットトランジスタ１３３のゲート電位）がオン状態のとき、フローティングディフュージョン（FD）にA/D変換部１０３のアンプ出力（比較部の出力）が供給可能となり、アンプ出力（電位）を用いたフローティングディフュージョン（FD）のリセットを行うことができる。
増幅トランジスタ１３４は、フローティングディフュージョン（FD）の電位変化を増幅し、電気信号（アナログ信号）として出力する。増幅トランジスタ１３４は、ゲート電極がフローティングディフュージョン（FD）に接続され、ドレイン電極がソースフォロワ電源電圧に接続され、ソース電極がセレクトトランジスタ１３５のドレイン電極に接続されている。例えば、増幅トランジスタ１３４は、リセットトランジスタ１３３によってリセットされたフローティングディフュージョン（FD）の電位をリセット信号（リセットレベル）としてセレクトトランジスタ１３５に出力する。また、増幅トランジスタ１３４は、転送トランジスタ１３２によって光電荷が転送されたフローティングディフュージョン（FD）の電位を光蓄積信号（信号レベル）としてセレクトトランジスタ１３５に出力する。
セレクトトランジスタ１３５は、増幅トランジスタ１３４から供給される電気信号の垂直信号線VSL（すなわち、A/D変換部１０３）への出力を制御する。セレクトトランジスタ１３５は、ドレイン電極が増幅トランジスタ１３４のソース電極に接続され、ソース電極が垂直信号線VSLに接続されている。また、セレクトトランジスタ１３５のゲート電極には、エリア走査部１１１（図１）から供給されるセレクト制御信号を伝送するセレクト制御線（SEL）が接続される。セレクト制御信号（SEL）（すなわち、セレクトトランジスタ１３５のゲート電位）がオフ状態のとき、増幅トランジスタ１３４と垂直信号線VSLは電気的に切り離されている。したがって、この状態のとき、当該単位画素１２１からリセット信号や画素信号等が出力されない。セレクト制御信号（SEL）（すなわち、セレクトトランジスタ１３５のゲート電位）がオン状態のとき、当該単位画素１２１が選択状態となる。つまり、増幅トランジスタ１３４と垂直信号線VSLが電気的に接続され、増幅トランジスタ１３４から出力される信号が、当該単位画素１２１の画素信号として、垂直信号線VSLに供給される。すなわち、当該単位画素１２１からリセット信号や画素信号等が読み出される。
＜VSL接続部、A/D変換部、FBL接続部＞
図４は、VSL接続部１０２、A/D変換部１０３、およびFBL接続部１０５の主な構成例を示すブロック図である。なお、以下においては、画素アレイ１０１にＮ（Ｎは任意の自然数）個の画素ユニット１２０が形成されているものとして説明する。
図４に示されるように、VSL接続部１０２は、エリアVSL接続部１４２−１乃至エリアVSL接続部１４２−Ｎを有する。エリアVSL接続部１４２−１乃至エリアVSL接続部１４２−Ｎを互いに区別して説明する必要が無い場合、エリアVSL接続部１４２と称する。
同様に、A/D変換部１０３は、エリアA/D変換部１４３−１乃至エリアA/D変換部１４３−Ｎを有する。エリアA/D変換部１４３−１乃至エリアA/D変換部１４３−Ｎを互いに区別して説明する必要が無い場合、エリアA/D変換部１４３と称する。なお、A/D変換部１０３は、さらに、基準電圧としてランプ波を生成するD/A変換部（DAC）１４４を有する。このD/A変換部（DAC）１４４は、その生成したランプ波を基準電圧として各エリアA/D変換部１４３に供給する。
また、同様に、FBL接続部１０５は、エリアFBL接続部１４１−１乃至エリアFBL接続部１４１−Ｎを有する。エリアFBL接続部１４１−１乃至エリアFBL接続部１４１−Ｎを互いに区別して説明する必要が無い場合、エリアFBL接続部１４１と称する。
エリアVSL接続部１４２−１乃至エリアVSL接続部１４２−Ｎ、エリアA/D変換部１４３−１乃至エリアA/D変換部１４３−Ｎ、並びに、エリアFBL接続部１４１−１乃至エリアFBL接続部１４１−Ｎは、それぞれ、画素アレイ１０１の互いに異なる画素ユニット１２０（画素ユニット１２０−１乃至画素ユニット１２０−Ｎ）に対応づけられており、自身が対応する画素ユニット１２０についての処理を行う。
つまり、画素アレイの各画素ユニット１２０の垂直信号線（VSL）は、自身に対応するエリアVSL接続部１４２を介して、自身に対応するエリアA/D変換部１４３に接続される。また、各エリアA/D変換部１４３のフィードバック信号線（FBL）は、自身に対応するエリアFBL接続部１４１を介して、自身に対応する画素ユニット１２０に接続される。
各エリアFBL接続部１４１は、FBL接続制御部１１５（図１）の制御に従って、自身が対応するエリアA/D変換部１４３が有するアンプ（後述する比較部）の出力を伝送するフィードバック線（FBL）と画素アレイ１０１の自身が対応する画素ユニット１２０の単位画素１２１のフローティングディフュージョン（FD）とを接続したり、切断したりする。
各エリアVSL接続部１４２は、VSL接続制御部１１２（図１）の制御に従って、画素アレイ１０１の自身が対応する画素ユニット１２０の単位画素１２１の垂直信号線（VSL）と、自身が対応するエリアA/D変換部１４３とを接続したり、切断したりする。
各エリアA/D変換部１４３は、A/D変換制御部１１３（図１）の制御に従って、垂直信号線（VSL）を介して伝送される、自身が対応する画素ユニット１２０の単位画素１２１から読み出された信号の信号レベルを、D/A変換部（DAC）１４４から供給されるランプ波（基準電圧）とを比較する。各エリアA/D変換部１４３は、その比較結果をデジタルデータとして水平転送部１０４に供給する。また、各エリアA/D変換部１４３は、その比較結果を、自身が対応するエリアFBL接続部１４１−１を介して、自身が対応する画素ユニット１２０の単位画素１２１のフローティングディフュージョン（FD）に供給する。
例えば、エリアFBL接続部１４１−１、エリアVSL接続部１４２−１、およびエリアA/D変換部１４３−１は、画素ユニット１２０−１（図示せず）について処理を行う。また、例えば、エリアFBL接続部１４１−２、エリアVSL接続部１４２−２、およびエリアA/D変換部１４３−２は、画素ユニット１２０−２（図示せず）について処理を行う。同様に、例えば、エリアFBL接続部１４１−Ｎ、エリアVSL接続部１４２−Ｎ、およびエリアA/D変換部１４３−Ｎは、画素ユニット１２０−Ｎ（図示せず）について処理を行う。
以上のように、画素アレイ１０１やその読み出し回路は、画素ユニット１２０毎に構成されており、画素ユニット１２０毎に並行して処理が行われる。
＜基板構成＞
図１に示されるようなイメージセンサ１００の構成は、例えば、図５に示されるように単数の半導体基板に形成されるようにしてもよい。つまり、A/D変換部１０３等の読み出し回路を、画素アレイ１０１（すなわち、画素領域の構成）と同一の半導体基板に形成するようにしてもよい。なお、図５においては、VSL接続部１０２やFBL接続部１０５等、図１に示されるその他の構成の図示を省略しているが、実際には、これらの構成も同一の半導体基板に形成される。もちろん、図１に示される以外の構成が、その同一の半導体基板に形成されるようにしてもよい。
また、イメージセンサ１００は、例えば、図６に示されるように、互いに重畳される２枚の半導体基板（積層チップ（画素基板１５１および回路基板１５２））に、その回路構成が形成されるようにしてもよい。
つまり、図１に示されるようなイメージセンサ１００の構成が、複数の半導体基板に形成されるようにしてもよい。例えば、イメージセンサ１００が、例えば図６に示されるように、互いに重畳される２枚の半導体基板（積層チップ（画素基板１５１および回路基板１５２））を有し、それらの半導体基板に、図１に示されるような回路構成が形成されるようにしてもよい。
例えば、画素基板１５１には、画素領域（すなわち、画素アレイ１０１）が形成され、回路基板１５２には、A/D変換部１０３等の読み出し回路が形成されるようにしてもよい。図６の例の場合、Ｎ個の画素ユニット１２０（画素ユニット１２０−１乃至画素ユニット１２０−Ｎ）が形成される。回路基板１５２には、各画素ユニット１２０に対応するエリアA/D変換部１４３が形成される。なお、図６においては、VSL接続部１０２やFBL接続部１０５等、図１に示されるその他の構成の図示を省略しているが、実際には、これらの構成も、画素基板１５１または回路基板１５２に形成される。これらの構成が画素基板１５１または回路基板１５２のどちらに形成されるようにしてもよいが、できるだけ多くの構成を回路基板１５２に形成するようにすることにより、画素基板１５１において画素領域（画素アレイ１０１）をより広く形成することができる。これにより画素の感度を向上させることができる。
つまり、例えば、FBL接続制御部１１５、FBL接続部１０５、並びに、後述する比較部１７１およびカウンタ１７２が、画素アレイ１０１が形成される画素基板１５１と異なる回路基板１５２に形成されるようにしてもよい。
また、画素基板１５１と回路基板１５２とは、互いに同一の大きさでなくてもよいし、同一の形状でなくてもよいし、互いに重畳していない部分が存在してもよい。ただし、画素ユニット１２０とそれに対応するエリアA/D変換部１４３等の読み出し回路との距離ができるだけ近くなるように配置することにより、配線距離をより短くすることができる。これにより、配線や素子のレイアウトがより容易になる。また、コストの増大をより抑制することができる。
また、図６の例のように単位画素１２１の複数行、複数列からなる画素ユニット１２０毎にA/D変換部（エリアA/D変換部１４３）を設けることにより、基板間の接続(マイクロバンプやTSVなど)数を１つまたは数個に抑えることができる。したがって接続に必要な面積を画素ピッチに合わせる必要はなく、また接続数が少ないため歩留りの向上を期待することができる。
なお、この半導体基板（積層チップ）の数（層数）は任意であり、３層以上であってもよい。その場合、FBL接続部１０５を、画素アレイ１０１乃至水平転送部１０４とは異なる半導体基板に形成するようにしてもよい。また、FBL接続制御部１１５をFBL接続部１０５と同一の半導体基板に形成するようにしてもよい。また、VSL接続部１０２やVSL接続制御部１１２を、FBL接続部１０５と同一の半導体基板に形成するようにしてもよい。また、A/D変換部１０３やA/D変換制御部１１３を、FBL接続部１０５と同一の半導体基板に形成するようにしてもよい。さらに、水平転送部１０４や水平走査部１１４もFBL接続部１０５と同一の半導体基板に形成するようにしてもよい。また、画素アレイ１０１やエリア走査部１１１をFBL接続部１０５と同一の半導体基板に形成するようにしてもよい。また、制御部１１０をFBL接続部１０５と同一の半導体基板に形成するようにしてもよい。
すなわち、FBL接続部１０５は、図１に示されるその他の構成のいずれと同一の半導体基板に形成されるようにしてもよいし、それらとは異なる半導体基板に形成されるようにしてもよい。
＜画素ユニット単位構成＞
図７は、１画素ユニット分の画素アレイ１０１の構成と、その画素ユニット１２０に対応する読み出し回路の構成の例を示す図である。
図７の例では、画素ユニット１２０は、２行２列の単位画素１２１（単位画素１２１−１１、単位画素１２１−２１、単位画素１２１−１２、および単位画素１２１−２２）により構成される。上述したように画素ユニット１２０の単位画素数は任意であるが、以下においては、この例を用いて説明する。
各単位画素１２１は、図３を参照して説明した例のような構成を有する。エリア走査部１１１と各単位画素１２１とが転送制御線（TRG）、リセット制御線（RST）、およびセレクト制御線（SEL）を介して接続される。これらの制御線は単位画素の行毎に配線されている。例えば、単位画素１２１−１１および単位画素１２１−２１は、転送制御線（TRG1）、リセット制御線（RST1）、およびセレクト制御線（SEL1）に接続されている。また、例えば、単位画素１２１−１２および単位画素１２１−２２は、転送制御線（TRG2）、リセット制御線（RST2）、およびセレクト制御線（SEL2）に接続されている。
エリア走査部１１１は、転送制御信号（TRG1）を、転送制御線（TRG1）を介して単位画素１２１−２１および単位画素１２１−２１の転送トランジスタ１３２のゲート電極に供給する。同様に、エリア走査部１１１は、転送制御信号（TRG2）を、転送制御線（TRG2）を介して単位画素１２１−１２および単位画素１２１−２２の転送トランジスタ１３２のゲート電極に供給する。
また、エリア走査部１１１は、リセット制御信号（RST1）を、リセット制御線（RST1）を介して単位画素１２１−１１および単位画素１２１−２１のリセットトランジスタ１３３のゲート電極に供給する。同様に、エリア走査部１１１は、リセット制御信号（RST2）を、リセット制御線（RST2）を介して単位画素１２１−１２および単位画素１２１−２２のリセットトランジスタ１３３のゲート電極に供給する。
さらに、エリア走査部１１１は、セレクト制御信号（SEL1）を、セレクト制御線（SEL1）を介して単位画素１２１−１１および単位画素１２１−２１のセレクトトランジスタ１３５のゲート電極に供給する。同様に、エリア走査部１１１は、セレクト制御信号（SEL2）を、セレクト制御線（SEL2）を介して単位画素１２１−１２および単位画素１２１−２２のセレクトトランジスタ１３５のゲート電極に供給する。
また、図７に示されるように、イメージセンサ１００は、エリアVSL接続部１４２（図４）の構成として、VSLスイッチ１６１−１およびVSLスイッチ１６１−２を有する。VSLスイッチ１６１−１およびVSLスイッチ１６１−２を互いに区別して説明する必要が無い場合、VSLスイッチ１６１と称する。VSLスイッチ１６１の構成は任意であるが、例えば、MOSFETにより構成される。その場合、VSLスイッチ１６１のゲート電極には、VSL接続制御部１１２からVSL接続制御信号（VSLSW）が供給される。VSLスイッチ１６１は、そのVSL接続制御信号（VSLSW）の値に基づいて、単位画素１２１側の垂直信号線（VSL）と、後述する比較部１７１側の垂直信号線（VSL）とを接続したり、切断したりする。
図７の例の場合、VSLスイッチ１６１は、単位画素１２１の列毎に設けられている。つまり、VSLスイッチ１６１−１は、単位画素１２１−１１および単位画素１２１−１２と、比較部１７１とを結ぶ垂直信号線（VSL1）に形成される。VSLスイッチ１６１−１のゲート電極には、VSL接続制御部１１２からVSL接続制御信号（VSLSW1）が供給される。例えば、後述するVSL_VSLスイッチ１９４の両端子間が短絡しているとすると、VSL接続制御信号（VSLSW1）がオンの場合、VSLスイッチ１６１−１の両端子間が短絡し、単位画素１２１−１１または単位画素１２１−１２の内、エリア走査部１１１により選択された方（セレクト制御信号（SEL）がオンとされた方）の増幅トランジスタ１３４のソース電極と、キャパシタ１８２とが垂直信号線（VSL）によって接続される。逆に、VSL接続制御信号（VSLSW1）がオフの場合、VSLスイッチ１６１−１は両端子間の接続を切断する。したがって、増幅トランジスタ１３４とキャパシタ１８２との接続が切断される。
VSLスイッチ１６１−２は、単位画素１２１−２１および単位画素１２１−２２と、比較部１７１とを結ぶ垂直信号線（VSL2）に形成される。VSLスイッチ１６１−２のゲート電極には、VSL接続制御部１１２からVSL接続制御信号（VSLSW2）が供給される。例えば、後述するVSL_VSLスイッチ１９４の両端子間が短絡しているとすると、VSL接続制御信号（VSLSW2）がオンの場合、VSLスイッチ１６１−２の両端子間が短絡し、単位画素１２１−２１または単位画素１２１−２２の内、エリア走査部１１１により選択された方（セレクト制御信号（SEL）がオンとされた方）の増幅トランジスタ１３４のソース電極と、キャパシタ１８２とが垂直信号線（VSL）によって接続される。逆に、VSL接続制御信号（VSLSW2）がオフの場合、VSLスイッチ１６１−２は両端子間の接続を切断する。したがって、増幅トランジスタ１３４とキャパシタ１８２との接続が切断される。
また、図７に示されるように、イメージセンサ１００は、エリアFBL接続部１４１（図４）の構成として、FBLスイッチ１６２−１およびFBLスイッチ１６２−２を有する。FBLスイッチ１６２−１およびFBLスイッチ１６２−２を互いに区別して説明する必要が無い場合、FBLスイッチ１６２と称する。FBLスイッチ１６２の構成は任意であるが、例えば、MOSFETにより構成される。その場合、ゲート電極にFBL接続制御部１１５からFBL接続制御信号（FBLSW）が供給される。FBLスイッチ１６２は、そのFBL接続制御信号（FBLSW）の値に基づいて、単位画素１２１側のフィードバック線（FBL）と、後述する比較部１７１の出力側のフィードバック線（FBL）とを接続したり、切断したりする。
図７の例の場合、FBLスイッチ１６２は、単位画素１２１の列毎に設けられている。つまり、FBLスイッチ１６２−１は、単位画素１２１−１１および単位画素１２１−１２と、比較部１７１の出力（換言するに、FBENスイッチ１８８）との間を結ぶフィードバック線（FBL1）に形成される。FBLスイッチ１６２−１のゲート電極には、FBL接続制御部１１５からFBL接続制御信号（FBLSW1）が供給される。例えば、FBL接続制御信号（FBLSW1）がオンの場合、FBLスイッチ１６２−１の両端子間が短絡し、単位画素１２１−１１または単位画素１２１−１２の内、エリア走査部１１１により選択された方（セレクト制御信号（SEL）がオンとされた方）のリセットトランジスタ１３３のドレイン電極と、FBENスイッチ１８８とがフィードバック線（FBL1）によって接続される。逆に、FBL接続制御信号（FBLSW1）がオフの場合、FBLスイッチ１６２−１は両端子間の接続を切断する。したがって、リセットトランジスタ１３３とFBENスイッチ１８８との接続が切断される。
FBLスイッチ１６２−２は、単位画素１２１−２１および単位画素１２１−２２と、比較部１７１の出力（換言するに、FBENスイッチ１８８）との間を結ぶフィードバック線（FBL2）に形成される。FBLスイッチ１６２−２のゲート電極には、FBL接続制御部１１５からFBL接続制御信号（FBLSW2）が供給される。例えば、FBL接続制御信号（FBLSW2）がオンの場合、FBLスイッチ１６２−２の両端子間が短絡し、単位画素１２１−２１または単位画素１２１−２２の内、エリア走査部１１１により選択された方（セレクト制御信号（SEL）がオンとされた方）のリセットトランジスタ１３３のドレイン電極と、FBENスイッチ１８８とがフィードバック線（FBL2）によって接続される。逆に、FBL接続制御信号（FBLSW2）がオフの場合、FBLスイッチ１６２−２は両端子間の接続を切断する。したがって、リセットトランジスタ１３３とFBENスイッチ１８８との接続が切断される。
また、図７に示されるように、イメージセンサ１００は、エリアA/D変換部１４３（図４）の構成として、比較部１７１、カウンタ１７２、キャパシタ１８１、キャパシタ１８２、XOFFLMスイッチ１８４、電流源１８５、AZ_DACスイッチ１８６、AZ_VSLスイッチ１８７、FBENスイッチ１８８、およびVROLスイッチ１８９を有する。
比較部１７１は、負側入力と正側入力の２つの入力を有し、その２つの入力から入力される各信号の信号レベルを互いに比較し、その比較結果（どちらの信号レベルの方が大きいか（若しくは小さいか）等を示す情報）を出力する。例えば、比較部１７１は、単位画素１２１から読み出された信号の信号レベルと、D/A変換部（DAC）１４４が供給する基準電圧（ランプ波）とを比較し、大きい方の値を示す情報（比較結果）を出力する。つまり、その場合、比較部１７１の一方の入力に、D/A変換部（DAC）１４４から基準電圧（ランプ波）が入力され、他方の入力に、画素ユニット１２０のいずれかの単位画素１２１（単位画素１２１−１１乃至単位画素１２１−２２の内、エリア走査部１１１により選択されたもの）から読み出された（垂直信号線（VSL）を介して伝送された）信号が入力される。比較部１７１は、それらの比較結果をカウンタ１７２に供給する。
カウンタ１７２は、比較部１７１の比較が開始されてから、比較部１７１から供給される比較結果が変化するまでをカウントする。入力される比較結果が変化すると、カウンタ１７２は、そこまでのカウント値（デジタルデータ）を水平転送部１０４（図１）に出力する。このカウント値が、単位画素１２１から読み出された信号の信号レベルを示す。つまり、アナログ信号がデジタルデータに変換される。
なお、以下において、比較部１７１の正側入力をDAC側の入力（またはDAC側入力）とも称し、負側入力をVSL側の入力（またはVSL側入力）とも称する。
キャパシタ１８１は、例えばオフセット誤差をキャンセルするために、DAC側入力（正側入力）の手前に直列接続される容量である。つまり、D/A変換部（DAC）１４４から供給される基準電圧（ランプ波）は、このキャパシタ１８１を介して比較部１７１のDAC側入力に入力される。
キャパシタ１８２は、例えばオフセット誤差をキャンセルするために、VSL側入力（負側入力）の手前に直列接続される容量である。つまり、単位画素１２１から読み出された信号は、このキャパシタ１８２を介して比較部１７１のVSL側入力に入力される。
XOFFLMスイッチ１８４は、A/D変換制御部１１３の制御に基づいて、垂直信号線（VSL）と、負荷として形成される電流源１８５とを接続したり、切断したりする。XOFFLMスイッチ１８４の構成は任意であるが、例えば、MOSFETにより構成される。その場合、ゲート電極にA/D変換制御部１１３からXOFFLM接続制御信号（XOFFLM）が供給される。
AZ_DACスイッチ１８６は、A/D変換制御部１１３の制御に基づいて、比較部１７１の出力とDAC側入力とを接続したり、切断したりする。AZ_VSLスイッチ１８７は、A/D変換制御部１１３の制御に基づいて、比較部１７１の出力とVSL側入力とを接続したり、切断したりする。AZ_DACスイッチ１８６とAZ_VSLスイッチ１８７の構成はそれぞれ任意であるが、例えば、MOSFETにより構成される。その場合、AZ_DACスイッチ１８６のゲート電極には、A/D変換制御部１１３からAZ接続制御信号（AZ_DAC）が供給され、AZ_VSLスイッチ１８７のゲート電極には、A/D変換制御部１１３からAZ接続制御信号（AZ_VSL）が供給される。
例えば、オートゼロ（Auto Zero）を実行する場合、A/D変換制御部１１３は、AZ接続制御信号（AZ_DACおよびAZ_VSL）をオンにする。これにより、AZ_DACスイッチ１８６とAZ_VSLスイッチ１８７は、比較部１７１の入力と出力とを短絡させる。
FBENスイッチ１８８は、フィードバック線（FBL）に形成され、A/D変換制御部１１３の制御に基づいて、比較部１７１の出力側のフィードバック線（FBL）と、FBLスイッチ１６２側のフィードバック線（FBL）とを接続したり、切断したりする。FBENスイッチ１８８の構成はそれぞれ任意であるが、例えば、MOSFETにより構成される。その場合、そのゲート電極にA/D変換制御部１１３からFBEN接続制御信号（FBEN）が供給される。
例えば、FBEN接続制御信号（FBEN）がオンの場合、FBENスイッチ１８８の両端子間が短絡し、比較部１７１の出力（比較結果）が各FBLスイッチ１６２に供給される。FBLスイッチ１６２が短絡している場合、その比較結果が、そのFBLスイッチ１６２が対応する単位画素列の、エリア走査部１１１に選択された行の単位画素１２１のフローティングディフュージョン（FD）に供給される。逆に、FBEN接続制御信号（FBEN）がオフの場合、FBENスイッチ１８８は両端子間の接続を切断する。したがって、比較部１７１の出力とFBLスイッチ１６２との接続が切断される。
VROLスイッチ１８９は、A/D変換制御部１１３の制御に基づいて、所定の電源電位VDDをフィードバック線（FBL）に接続させたり、切断させたりする。VROLスイッチ１８９の構成は任意であるが、例えば、MOSFETにより構成される。その場合、ゲート電極にA/D変換制御部１１３からVROL接続制御信号（VROL）が供給される。
さらに、図７に示されるように、イメージセンサ１００は、エリアA/D変換部１４３（図４）の構成として、VR_DACスイッチ１９１、VR_VSLスイッチ１９２、VSL_DACスイッチ１９３、VSL_VSLスイッチ１９４、およびDACSWスイッチ１９５を有する。
VR_DACスイッチ１９１は、A/D変換制御部１１３の制御に基づいて、基準電圧VRと、比較部１７１のDAC側入力（換言するに、キャパシタ１８１）とを接続したり、切断したりする。VR_DACスイッチ１９１の構成は任意であるが、例えば、MOSFETにより構成される。その場合、そのゲート電極にA/D変換制御部１１３からVR_DAC接続制御信号（VR_DAC）が供給される。例えば、VR_DAC接続制御信号（VR_DAC）がオンの場合、VR_DACスイッチ１９１の両端子間が短絡し、基準電圧VRが、比較部１７１のDAC側入力に印加される。逆に、VR_DAC接続制御信号（VR_DAC）がオフの場合、VR_DACスイッチ１９１の両端子間の接続が切断される。したがって、基準電圧VRの比較部１７１のDAC側入力への印加が停止される。
VR_VSLスイッチ１９２は、A/D変換制御部１１３の制御に基づいて、基準電圧VRと、比較部１７１のVSL側入力（換言するに、キャパシタ１８２）とを接続したり、切断したりする。VR_VSLスイッチ１９２の構成は任意であるが、例えば、MOSFETにより構成される。その場合、そのゲート電極にA/D変換制御部１１３からVR_DAC接続制御信号（VR_VSL）が供給される。例えば、VR_VSL接続制御信号（VR_VSL）がオンの場合、VR_VSLスイッチ１９２の両端子間が短絡し、基準電圧VRが、比較部１７１のVSL側入力に印加される。逆に、VR_VSL接続制御信号（VR_VSL）がオフの場合、VR_VSLスイッチ１９２の両端子間の接続が切断される。したがって、基準電圧VRの比較部１７１のVSL側入力への印加が停止される。
VSL_DACスイッチ１９３は、A/D変換制御部１１３の制御に基づいて、単位画素側の垂直信号線（VSL）と、比較部１７１のDAC側入力側の垂直信号線（VSL）とを接続したり、切断したりする。換言するに、VSL_DACスイッチ１９３は、A/D変換制御部１１３の制御に基づいて、VSLスイッチ１６１とキャパシタ１８１とを接続したり、切断したりする。VSL_DACスイッチ１９３の構成は任意であるが、例えば、MOSFETにより構成される。その場合、そのゲート電極にA/D変換制御部１１３からVSL_DAC接続制御信号（VSL_DAC）が供給される。例えば、VSL_DAC接続制御信号（VSL_DAC）がオンの場合、VSL_DACスイッチ１９３の両端子間が短絡し、VSLスイッチ１６１とキャパシタ１８１とが接続される。逆に、VSL_DAC接続制御信号（VSL_DAC）がオフの場合、VSL_DACスイッチ１９３の両端子間の接続が切断される。したがって、VSLスイッチ１６１とキャパシタ１８１との間の接続が切断される。
VSL_VSLスイッチ１９４は、A/D変換制御部１１３の制御に基づいて、単位画素側の垂直信号線（VSL）と、比較部１７１のVSL側入力側の垂直信号線（VSL）とを接続したり、切断したりする。換言するに、VSL_VSLスイッチ１９４は、A/D変換制御部１１３の制御に基づいて、VSLスイッチ１６１とキャパシタ１８２とを接続したり、切断したりする。VSL_VSLスイッチ１９４の構成は任意であるが、例えば、MOSFETにより構成される。その場合、そのゲート電極にA/D変換制御部１１３からVSL_VSL接続制御信号（VSL_VSL）が供給される。例えば、VSL_VSL接続制御信号（VSL_VSL）がオンの場合、VSL_VSLスイッチ１９４の両端子間が短絡し、VSLスイッチ１６１とキャパシタ１８２とが接続される。逆に、VSL_VSL接続制御信号（VSL_VSL）がオフの場合、VSL_VSLスイッチ１９４の両端子間の接続が切断される。したがって、VSLスイッチ１６１とキャパシタ１８２との間の接続が切断される。
DACSWスイッチ１９５は、A/D変換制御部１１３の制御に基づいて、D/A変換部（DAC）１４４において生成される基準電圧（ランプ波）を伝送する信号線と、比較部１７１のDAC側入力側の垂直信号線（VSL）とを接続したり、切断したりする。換言するに、DACSWスイッチ１９５は、A/D変換制御部１１３の制御に基づいて、D/A変換部（DAC）１４４とキャパシタ１８１とを接続したり、切断したりする。DACSWスイッチ１９５の構成は任意であるが、例えば、MOSFETにより構成される。その場合、そのゲート電極にA/D変換制御部１１３からDACSW接続制御信号（DACSW）が供給される。例えば、DACSW接続制御信号（DACSW）がオンの場合、DACSWスイッチ１９５の両端子間が短絡し、D/A変換部（DAC）１４４とキャパシタ１８１とが接続される。逆に、DACSW接続制御信号（DACSW）がオフの場合、DACSWスイッチ１９５の両端子間の接続が切断される。したがって、D/A変換部（DAC）１４４とキャパシタ１８１との間の接続が切断される。
なお、エリア走査部１１１、VSL接続制御部１１２、A/D変換制御部１１３、およびFBL接続制御部１１５は、制御部１１０に制御されて動作する。
イメージセンサ１００は、画素ユニット１２０毎に、このような構成を有する。なお、エリア走査部１１１、VSL接続制御部１１２、A/D変換制御部１１３、FBL接続制御部１１５、およびD/A変換部（DAC）１４４は、画素ユニット１２０毎に設けられるようにし、自身が割り当てられた画素ユニット１２０の構成（並びに、その画素ユニット１２０に対応する読み出し回路の構成）を制御するようにしてもよいし、複数の画素ユニット１２０に割り当てられ、その複数の画素ユニット１２０の構成（並びに、その画素ユニット１２０に対応する読み出し回路の構成）を制御するようにしてもよい。例えば、エリア走査部１１１、VSL接続制御部１１２、A/D変換制御部１１３、FBL接続制御部１１５、およびD/A変換部（DAC）１４４がイメージセンサ１００に１つずつ設けられるようにし、それらが全ての画素ユニット１２０の構成を制御するようにしてもよい。
＜撮像制御処理の流れ＞
以上のような構成のイメージセンサ１００が実行する処理の流れについて説明する。図８のフローチャートを参照して、イメージセンサ１００が、例えば撮像画像を得る際等に実行する撮像制御処理の流れの例を図８のフローチャートを参照して説明する。
撮像制御処理が開始されると、制御部１１０は、エリア走査部１１１を制御し、ステップＳ１０１において、未処理の画素ユニット１２０を選択する。
ステップＳ１０２において、制御部１１０は、ステップＳ１０１において選択された画素ユニット１２０について、増幅トランジスタ１３４の閾値のばらつきやリセットトランジスタ１３３のフィードスルーばらつきを抑制するためにフィードバックフェーズ処理を行う。
イメージセンサ１００は、画素信号の読み出しにおいて、相関二重サンプリング（CDS（Correlated Double Sampling））を行う。すなわち、ステップＳ１０３において、制御部１１０は、ステップＳ１０１において選択された画素ユニット１２０について、暗電流ノイズ等を抑制するためにプリセットリードフェーズ処理を行う。
ステップＳ１０４において、制御部１１０は、エリア走査部１１１を制御し、ステップＳ１０１において選択された画素ユニット１２０の各単位画素１２１のフォトダイオード（PD）１３１に蓄積された電荷を、フローティングディフュージョン（FD）に転送させる。
ステップＳ１０５において、制御部１１０は、ステップＳ１０１において選択された画素ユニット１２０について、画素信号を読み出すデータリードフェーズ処理を行う。
ステップＳ１０６において、制御部１１０は、画素アレイ１０１の全ての画素ユニット１２０を処理したか否かを判定する。未処理の画素ユニット１２０が存在すると判定された場合、処理をステップＳ１０１に戻し、それ以降の処理を繰り返す。
また、ステップＳ１０６において、画素アレイ１０１の全ての画素ユニット１２０を処理したと判定された場合、撮像制御処理が終了する。
つまり、図９に示されるように、画素ユニット１２０毎に、フィードバックフェーズ処理（FB phase）、プリセットリードフェーズ処理（PreSet Read phase）、電荷転送（Transfer）、データリードフェーズ処理（Data Read phase）が行われる。
また、図９に示されるように、 フィードバックフェーズ処理（FB phase）、プリセットリードフェーズ処理（PreSet Read phase）、およびデータリードフェーズ処理（Data Read phase）は、それぞれ、画素ユニット１２０内の全ての単位画素１２１について実行される。また、各単位画素についてのそれらの処理の間に、オートゼロ処理(AZ)が実行される。
＜フィードバックフェーズ処理の流れ＞
次に、図１０のフローチャートを参照して、図８のステップＳ１０２において実行されるフィードバックフェーズ処理の流れの例を説明する。上述したように、このフィードバックフェーズ処理は、画素ユニット１２０毎に実行される。
フィードバックフェーズ処理が開始されると、制御部１１０は、エリア走査部１１１を制御し、ステップＳ１２１において、処理対象の画素ユニット１２０の、未処理の単位画素行（単位画素１２１の行）を処理対象として選択する。例えば、エリア走査部１１１は、未だ処理が行われていない単位画素行の中のいずれかの行のセレクト制御信号（SEL）をオンにする。
ステップＳ１２２において、制御部１１０は、エリア走査部１１１を制御し、ステップＳ１２１において選択された処理対象の単位画素行のリセット制御信号（RST）をオンにする。
ステップＳ１２３において、制御部１１０は、A/D変換制御部１１３等を制御し、基準電圧VRをDAC側とVSL側の両方に接続し、単位画素側の垂直信号線（VSL）を比較部１７１のVSL側入力側の垂直信号線（VSL）に接続し、オートゼロ処理（AZ）を実行させる。例えば、A/D変換制御部１１３は、処理対象の画素ユニット１２０に対応するエリアA/D変換部１４３に対して、VR_DAC接続制御信号（VR_DAC）およびVR_VSL接続制御信号（VR_VSL）をオンにし、VSL_VSL接続制御信号（VSL_VSL）をオンにし、AZ接続制御信号（AZ_DACおよびAZ_VSL）をオンにする。
ステップＳ１２４において、制御部１１０は、A/D変換制御部１１３を制御し、基準電圧VRをDAC側に接続し、単位画素側の垂直信号線（VSL）を比較部１７１のVSL側入力側の垂直信号線（VSL）に接続し、VSL接続制御部１１２を制御し、未処理の単位画素列（単位画素１２１の列）を処理対象として選択し、A/D変換制御部１１３およびFBL接続制御部１１５を制御し、比較部出力のフィードバックを用いて処理対象単位画素のフローティングディフュージョン（FD）をリセットさせる。例えば、A/D変換制御部１１３は、処理対象の画素ユニット１２０に対応するエリアA/D変換部１４３に対して、VR_DAC接続制御信号（VR_DAC）をオンにしたままVR_VSL接続制御信号（VR_VSL）をオフにし、VSL_VSL接続制御信号（VSL_VSL）をオンにしたままにする。また、VSL接続制御部１１２は、処理対象の画素ユニット１２０のいずれかのVSL接続制御信号（VSLSW）をオンにする。これにより、処理対象の単位画素行の内の１つの単位画素１２１が処理対象として選択される。さらに、A/D変換制御部１１３は、FBEN接続制御信号（FBEN）をオンにする。また、FBL接続制御部１１５は、VSL接続制御信号（VSLSW）がオンにされた列のFBL接続制御信号（FBLSW）をオンにする。
ステップＳ１２５において、制御部１１０は、VSL接続制御部１１２、A/D変換制御部１１３、FBL接続制御部１１５を制御し、処理対象の単位画素１２１のフローティングディフュージョン（FD）にリセットレベルを保持させる。例えば、VSL接続制御部１１２は、ステップＳ１２４においてオンにしたVSL接続制御信号（VSLSW）をオフにする。また、例えば、A/D変換制御部１１３は、ステップＳ１２４においてオンにしたFBEN接続制御信号（FBEN）をオフにする。さらに、例えば、FBL接続制御部１１５は、ステップＳ１２４においてオンにしたFBL接続制御信号（FBLSW）をオフにする。
ステップＳ１２６において、制御部１１０は、エリア走査部１１１を制御し、ステップＳ１２２においてオンにされたリセット制御信号（RST）をオフにし、A/D変換制御部１１３を制御し、基準電圧VRへの接続を切断する。例えば、A/D変換制御部１１３は、VR_DAC接続制御信号（VR_DAC）をオフにする。
ステップＳ１２７において、制御部１１０は、VSL接続制御部１１２およびA/D変換制御部１１３を制御し、基準電圧VRをVSL側に接続し、単位画素側の垂直信号線（VSL）を比較部１７１のDAC側入力側の垂直信号線（VSL）に接続し、ステップＳ１２４において選択した単位画素列を選択し、オートゼロ処理（AZ）を実行させる。例えば、A/D変換制御部１１３は、処理対象の画素ユニット１２０に対応するエリアA/D変換部１４３に対して、VR_VSL接続制御信号（VR_VSL）をオンにし、VSL_DAC接続制御信号（VSL_DAC）をオンにし、AZ接続制御信号（AZ_DACおよびAZ_VSL）をオンにする。また、VSL接続制御部１１２は、ステップＳ１２４において選択した単位画素列に対応するVSL接続制御信号（VSLSW）をオンにする。
ステップＳ１２８において、制御部１１０は、A/D変換制御部１１３を制御し、基準電圧VRをDAC側に接続し、単位画素側の垂直信号線（VSL）を比較部１７１のVSL側入力側の垂直信号線（VSL）に接続する。例えば、A/D変換制御部１１３は、処理対象の画素ユニット１２０に対応するエリアA/D変換部１４３に対して、VR_DAC接続制御信号（VR_DAC）をオンにし、VR_VSL接続制御信号（VR_VSL）をオフにし、VSL_VSL接続制御信号（VSL_VSL）をオンにし、VSL_DAC接続制御信号（VSL_DAC）をオフにする。
ステップＳ１２９において、制御部１１０は、エリア走査部１１１を制御し、ステップＳ１２１において選択された処理対象の単位画素行のリセット制御信号（RST）をオンにする。
ステップＳ１３０において、制御部１１０は、VSL接続制御部１１２を制御し、未処理の単位画素列（単位画素１２１の列）を処理対象として選択し、A/D変換制御部１１３およびFBL接続制御部１１５を制御し、比較部出力のフィードバックを用いて処理対象単位画素のフローティングディフュージョン（FD）をリセットさせる。例えば、VSL接続制御部１１２は、処理対象の画素ユニット１２０のいずれかのVSL接続制御信号（VSLSW）をオンにする。これにより、処理対象の単位画素行の内の１つの単位画素１２１が処理対象として選択される。また、A/D変換制御部１１３は、FBEN接続制御信号（FBEN）をオンにする。さらに、FBL接続制御部１１５は、VSL接続制御信号（VSLSW）がオンにされた列のFBL接続制御信号（FBLSW）をオンにする。
ステップＳ１３１において、制御部１１０は、VSL接続制御部１１２、A/D変換制御部１１３、FBL接続制御部１１５を制御し、処理対象の単位画素１２１のフローティングディフュージョン（FD）にリセットレベルを保持させる。例えば、VSL接続制御部１１２は、ステップＳ１３０においてオンにしたVSL接続制御信号（VSLSW）をオフにする。また、例えば、A/D変換制御部１１３は、ステップＳ１３０においてオンにしたFBEN接続制御信号（FBEN）をオフにする。さらに、例えば、FBL接続制御部１１５は、ステップＳ１３０においてオンにしたFBL接続制御信号（FBLSW）をオフにする。
ステップＳ１３２において、制御部１１０は、処理対象の画素ユニット１２０の、処理対象の単位画素行の全ての単位画素列を処理したか否かを判定する。未処理の単位画素列が存在すると判定された場合、処理はステップＳ１２３に戻り、それ以降の処理が繰り返される。また、ステップＳ１３２において、処理対象の単位画素行の全ての単位画素列が処理されたと判定された場合、処理はステップＳ１３３に進む。
つまり、ステップＳ１２３乃至ステップＳ１３２の各処理が、処理対象の画素ユニット１２０の、処理対象の単位画素行の全ての単位画素１２１について実行される。そして１単位画素行が処理されると、次の単位画素行に処理が進む。
ステップＳ１３３において、制御部１１０は、エリア走査部１１１を制御し、ステップＳ１２１において行われた処理対象行の選択を解除する。例えば、エリア走査部１１１は、ステップＳ１２１においてオンにされたセレクト制御信号（SEL）をオフにし、ステップＳ１２９においてオンにされたリセット制御信号（RST）をオフにする。
ステップＳ１３４において、制御部１１０は、処理対象の画素ユニット１２０について、全ての単位画素行を処理したか否かを判定する。未処理の単位画素行が存在すると判定された場合、処理はステップＳ１２１に戻り、それ以降の処理が繰り返される。また、ステップＳ１３４において、処理対象の画素ユニット１２０の全ての単位画素行（つまり、処理対象の画素ユニット１２０の全ての単位画素１２１）が処理されたと判定された場合、フィードバックフェーズ処理が終了し、処理は、図８に戻る。
つまり、ステップＳ１２１乃至ステップＳ１３４の各処理が、処理対象の画素ユニット１２０の各単位画素行について行われる。そして全ての単位画素行が処理されると、次のフェーズ（プリセットリードフェーズ処理）に処理が進む。
＜フィードバックフェーズのタイミングチャート＞
図１１は、画素ユニット１２０の単位画素１２１−１１および単位画素１２１−２１に対するフィードバックフェーズ処理の流れの例を示すタイミングチャートである。
この場合、図１１に示されるように、セレクト制御信号（ΦSEL1）がオンにされ（ステップＳ１２１）、リセット制御信号（ΦRST1）がオンにされる（ステップＳ１２２）。
その後、時刻T1においてオートゼロ処理（AZ）が行われる（ステップＳ１２３）。その際、VR_VSL接続制御信号（ΦVR_VSL）、VR_DAC接続制御信号（ΦVR_DAC）、VSL_VSL接続制御信号（ΦVSL_VSL）、およびAZ接続制御信号（ΦAZ_DACおよびΦAZ_VSL）がオンにされる。
これにより、図１２に示されるように、比較部１７１の入力と出力が短絡され、垂直信号線（VSL）のVSLスイッチ１６１とキャパシタ１８２との間には、電源電位VRが印加される。
オートゼロ処理が行われると次に単位画素１２１−１１に対する各処理（FB11）が行われる。
時刻T2において、処理対象の画素ユニット１２０に対応するエリアA/D変換部１４３に対して、VR_DAC接続制御信号（ΦVR_DAC）がオンのままVR_VSL接続制御信号（ΦVR_VSL）がオフにされ、VSL_VSL接続制御信号（ΦVSL_VSL）のオン状態が維持される。また、VSL接続制御信号（ΦVSLSW1）がオンにされる。これにより、単位画素１２１−１１が処理対象として選択される。さらに、FBEN接続制御信号（ΦFBEN）がオンにされ、単位画素１２１−１１に対応するFBL接続制御信号（ΦFBLSW1）がオンにされる（ステップＳ１２４）。
これにより、図１３に示されるように、比較部１７１の出力が単位画素１２１−１１のフローティングディフュージョン（FD）にリセットレベルとしてフィードバックされる。また、そのリセットレベルが読み出され、比較部１７１のVSL側入力端子に供給される。
このとき、単位画素１２１−１１のフローティングディフュージョン（FD）にリセットレベルは、VR＋Vgs(amp)＋ΔVdと表すことができる。
ΔVdは、比較部１７１の出力（比較結果）の信号レベルVdの誤差を示し、以下の式（１）のように求めることができる。
ΔVd＝ΔVth／(1＋GSF×GCM) ・・・（１）
例えば、増幅トランジスタ１３４の閾値電圧Vthの誤差ΔVthが100[mV]であり、GCMが30であり、GSFが0.9であるとすると、ΔVdは、3.6[mV]である。
その後、FBEN接続制御信号（ΦFBEN）、VSL接続制御信号（ΦVSLSW1）、およびFBL接続制御信号（ΦFBLSW1）がオフにされる（ステップＳ１２５）。特に、FBL接続制御信号（ΦFBLSW1）がオフにされることにより、図１４に示されるように、単位画素１２１−１１のフローティングディフュージョン（FD）、並びに、そのフローティングディフュージョン（FD）からFBLスイッチ１６２−１までのフィードバック線（FBL1）に、リセットレベルが保持される。このリセットレベルは、[VR＋Vgs(amp)＋ΔVkTC(FBL)−VFT(FBL)＋ΔVd]と表すことができる。なお、フィードバック線（FBL1）においては、ΔVkTC(FBL)およびVFT(FBL)は、FBLスイッチ１６２−１に依存する値となる（つまり、より具体的には、それぞれ、ΔVkTC(FBL1)、VFT(FBL1)とも言える）。FBL接続制御信号（ΦFBLSW1）をリセット制御信号（ΦRST1）よりも先にオフにすることにより、FBLスイッチ１６２−１のフィードスルーもリセットレベルに加えることができる。
時刻T3において、リセット制御信号（ΦRST1）がオフにされ、VR_DAC接続制御信号（ΦVR_DAC）がオフにされる（ステップＳ１２６）。これにより、単位画素１２１−１１のフローティングディフュージョン（FD）に、単位画素１２１−１１のリセットトランジスタ１３３のフィードスルーとkTCノイズとが重畳され、リセットレベル[VR＋Vgs(amp)＋ΔVkTC(RST)−VFT(FBL)−VFT(RST)＋ΔVd]が保持されるとともに、基準電圧VRへの接続が切断される。なお、単位画素１２１−１１においては、ΔVkTC(RST)およびVFT(RST)は、単位画素１２１−１１のリセットトランジスタ１３３に依存する値となる（つまり、より具体的には、それぞれ、ΔVkTC(RST11)， VFT(RST11)とも言える）。なお、FBLスイッチ１６２をオフした際に発生するkTCノイズとリセットトランジスタ１３３をオフした際に発生するkTCノイズは無相間のため、２乗和平均[√[ΔVkTC(RST)^2+ΔVkTC(FBL)^2]]で表される。FBLスイッチ１６２のkTCノイズはリセットトランジスタ１３３のkTCよりも小さいため、√[ΔVkTC(RST)^2+ΔVkTC(FBL)^2]≒ΔVkTC(RST)と近似することができる。式の煩雑性を避けるために、先の値はこの近似した値を用いて説明する。
時刻T4において、VR_VSL接続制御信号（ΦVR_VSL）がオンにされ、VSL_DAC接続制御信号（ΦVSL_DAC）がオンにされ、AZ接続制御信号（ΦAZ_DACおよびΦAZ_VSL）がオンにされる。また、VSL接続制御信号（ΦVSLSW1）がオンにされる（ステップＳ１２７）。このとき、図１５に示されるように、単位画素１２１−１１から読み出される信号レベルは、[VR＋[ΔVkTC(RST)−VFT(FBL)−VFT(RST)＋ΔVd]*GSF]と表すことができる。
時刻T5において、VR_DAC接続制御信号（ΦVR_DAC）がオンにされ、VR_VSL接続制御信号（ΦVR_VSL）がオフにされ、VSL_DAC接続制御信号（ΦVSL_DAC）がオフにされ、VSL_VSL接続制御信号（ΦVSL_VSL）がオンにされる（ステップＳ１２８）。
これにより、図１６に示されるように、比較部１７１のDAC側入力の電圧が基準電圧VRまで昇圧する。したがって、DAC側の入力が変動し、フィードスルー分昇圧する。したがって、[ΔVkTC(RST)−VFT(FBL)−VFT(RST)＋ΔVd]*GSFの符号が反対（すなわち、−[ΔVkTC(RST)−VFT(FBL)−VFT(RST)＋ΔVd]*GSF）になる。
時刻T6において、リセット制御信号（ΦRST1）がオンにされる（ステップＳ１２９）。また、VSL接続制御信号（ΦVSLSW1）、FBEN接続制御信号（ΦFBEN）、およびVSL接続制御信号（ΦVSLSW1）がオンにされる（ステップＳ１３０）。
これにより、図１７に示されるように、比較部１７１の出力が再度単位画素１２１−１１のフローティングディフュージョン（FD）にフィードバックされる。その際、VSL側のDiff_VSLとDAC側のDiff_DACの変動量が互いに同一となるようにフィードバックされる。つまり、VSL側入力の電圧は VR−[ΔVkTC(RST)−VFT(FBL)−VFT(RST)]*GSF＋ΔVd'*GSFとなる。なお、ΔVd'は、以下の式（２）のように表すことができる。
ΔVd'＝A／[1＋GSF×GCM] ・・・（２）
（ただし、A＝ΔVth＋ΔVFT(RST)＋ΔVFT(FBL)＋ΔVd）
したがって、再度単位画素１２１−１１のフローティングディフュージョン（FD）の電位は、VR＋Vgs(amp)−[ΔVkTC(RST)−VFT(FBL)−VFT(RST)]＋ΔVd'となる。なお、ΔVFT(RST)は、RSTトランジスタ１３３のフィードスルーばらつきを意味する。また、ΔVFT(FBL)は、FBLトランジスタ１６２のフィードスルーばらつきを意味する。
時刻T7において、VSL接続制御信号（ΦVSLSW1）、FBEN接続制御信号（ΦFBEN）、およびVSL接続制御信号（ΦVSLSW1）がオフにされる（ステップＳ１３１）。これにより、図１８に示されるように、処理対象である単位画素１２１−１１のフローティングディフュージョン（FD）にリセットレベルが保持される。
以上のように、単位画素１２１−１１に対するフィードバックフェーズ処理（FB11）が行われる。単位画素１２１−１１についての処理が終了すると、２回目のオートゼロ処理（AZ）が行われ、その後、単位画素１２１−２１に対するフィードバックフェーズ処理（FB21）が行われる。これらの処理は、上述した１回目のオートゼロ処理（AZ）や単位画素１２１−１１に対するフィードバックフェーズ処理（FB11）と基本的に同様に行われる。
すなわち、時刻T8においてオートゼロ処理（AZ）が行われる（ステップＳ１２３）。その際、VR_VSL接続制御信号（ΦVR_VSL）、VR_DAC接続制御信号（ΦVR_DAC）、VSL_VSL接続制御信号（ΦVSL_VSL）、並びに、AZ接続制御信号（ΦAZ_DACおよびΦAZ_VSL）がオンにされるので、図１９に示されるように、比較部１７１の入力と出力が短絡され、垂直信号線（VSL）のVSLスイッチ１６１とキャパシタ１８２との間には、電源電位VRが印加される。
オートゼロ処理が行われると次に単位画素１２１−２１に対する各処理（FB21）が行われる。
時刻T9において、VR_DAC接続制御信号（ΦVR_DAC）がオンのままVR_VSL接続制御信号（ΦVR_VSL）がオフにされ、VSL_VSL接続制御信号（ΦVSL_VSL）のオン状態が維持される。また、VSL接続制御信号（ΦVSLSW2）がオンにされる。これにより、単位画素１２１−２１が処理対象として選択される。さらに、FBEN接続制御信号（ΦFBEN）がオンにされ、単位画素１２１−２１に対応するFBL接続制御信号（ΦFBLSW2）がオンにされる（ステップＳ１２４）。
これにより、図２０に示されるように、比較部１７１の出力が単位画素１２１−２１のフローティングディフュージョン（FD）にリセットレベルとしてフィードバックされる。また、そのリセットレベルが読み出され、比較部１７１のVSL側入力端子に供給される。
その後、FBEN接続制御信号（ΦFBEN）、VSL接続制御信号（ΦVSLSW2）、およびFBL接続制御信号（ΦFBLSW2）がオフにされる（ステップＳ１２５）。特に、FBL接続制御信号（ΦFBLSW2）がオフにされることにより、図２１に示されるように、単位画素１２１−２１のフローティングディフュージョン（FD）、並びに、そのフローティングディフュージョン（FD）からFBLスイッチ１６２−２までのフィードバック線（FBL2）に、リセットレベルが保持される。FBL接続制御信号（ΦFBLSW2）をリセット制御信号（ΦRST1）よりも先にオフにすることにより、フィードバック線（FBL2）のフィードスルーもリセットレベルに加えることができる。
時刻T10において、リセット制御信号（ΦRST1）がオフにされ、VR_DAC接続制御信号（ΦVR_DAC）がオフにされる（ステップＳ１２６）。これにより、単位画素１２１−２１のフローティングディフュージョン（FD）にリセットレベルが保持されるとともに、基準電圧VRへの接続が切断される。
時刻T11において、VR_VSL接続制御信号（ΦVR_VSL）がオンにされ、VSL_DAC接続制御信号（ΦVSL_DAC）がオンにされ、AZ接続制御信号（ΦAZ_DACおよびΦAZ_VSL）がオンにされる。また、VSL接続制御信号（ΦVSLSW2）がオンにされる（ステップＳ１２７）。これにより、図２２に示されるように、比較部１７１の入力と出力が短絡され、オートゼロ処理が行われる。
時刻T12において、VR_DAC接続制御信号（ΦVR_DAC）がオンにされ、VR_VSL接続制御信号（ΦVR_VSL）がオフにされ、VSL_DAC接続制御信号（ΦVSL_DAC）がオフにされ、VSL_VSL接続制御信号（ΦVSL_VSL）がオンにされる（ステップＳ１２８）。
時刻T13において、リセット制御信号（ΦRST1）がオンにされる（ステップＳ１２９）。また、VSL接続制御信号（ΦVSLSW2）、FBEN接続制御信号（ΦFBEN）、およびVSL接続制御信号（ΦVSLSW2）がオンにされる（ステップＳ１３０）。
これにより、図２３に示されるように、比較部１７１の出力が再度単位画素１２１−２１のフローティングディフュージョン（FD）にフィードバックされる。
時刻T14において、VSL接続制御信号（ΦVSLSW2）、FBEN接続制御信号（ΦFBEN）、およびVSL接続制御信号（ΦVSLSW2）がオフにされる（ステップＳ１３１）。これにより、図２４に示されるように、処理対象である単位画素１２１−２１のフローティングディフュージョン（FD）にリセットレベルが保持される。
時刻T15において、リセット制御信号（ΦRST1）がオフにされる（ステップＳ１３４）。これにより、単位画素１２１−２１のフローティングディフュージョン（FD）にリセットレベルが保持される。
これにより、図２５に示されるように、処理が行われた単位画素のフローティングディフュージョン（FD）には、電圧（VR＋Vgs(amp)＋VkTC(RST)×√2＋ΔVd'）が保持される。
kTCノイズは、１行分のリセットが終了し、リセット制御信号（ΦRST1）がオフにされることにより、印加される。そのため、P相とD相には、相関がある。ただし、一度kTCノイズをフィードバックしているため、kTCの振幅は、√2倍になる。
フィードスルーは、符号が違うため、打ち消される。したがってフィードスルーばらつきも打ち消される。最終的に閾値とフィードスルーのばらつきのフィードバック誤差が残る。例えば、ΔVkTC(RST)＝1[mV]とすると、画像データに乗るノイズは、6[mV]程度となる。
このように、単位画素１２１−１１および単位画素１２１−２１の各フローティングディフュージョン（FD）に、増幅トランジスタ１３４の閾値電圧Vthのばらつきや、リセットトランジスタ１３３のフィールドスルーばらつき等を抑制するようなリセットレベルが保持される。これにより、単位画素１２１間の増幅トランジスタ１３４の閾値電圧Vthのばらつきや、リセットトランジスタ１３３のフィールドスルーばらつきが低減される。
図２６は、画素ユニット１２０の単位画素１２１−１２および単位画素１２１−２２に対するフィードバックフェーズ処理の流れの例を示すタイミングチャートである。
この場合、図２６に示されるように、セレクト制御信号（SEL2）がオンにされ（ステップＳ１２１）、リセット制御信号（RST2）がオンにされる（ステップＳ１２２）。つまり、単位画素１２１−１２および単位画素１２１−２２の単位画素行が処理対象となる。この場合も、オートゼロ処理や各単位画素１２１に対する処理が、図１１を参照して説明した場合と同様に行われる。
したがって、イメージセンサ１００は、画素間の増幅トランジスタ１３４の閾値電圧Vthのばらつきを抑制するとともに、画素間のリセットトランジスタ１３３のフィールドスルーばらつきも抑制することができる。これにより、イメージセンサ１００は、撮像画像の画質の低減を抑制することができる。つまり、本技術は、エリアA/D変換部を有するイメージセンサにも適用することができる。
また、FBLスイッチ１６２、VR_DACスイッチ１９１、VR_VSLスイッチ１９２、VSL_DACスイッチ１９３、VSL_VSLスイッチ１９４、およびDACSWスイッチ１９５を設け、上述したようにそれらを駆動させることで実現することができるので、回路規模の増大を抑制することができる。また、図７に示されるように、これらの素子は、画素領域（画素アレイ１０１）の外に配置することができる。したがって、画素内のトランジスタ数を変化させずに、本技術を実現することができる。したがって、より容易に本技術を適用することができ、コストの増大を抑制することができる。
また、本技術を適用することにより、リセットトランジスタ１３３のフィールドスルー分の電圧を補正することができるので、画素電圧の最大値までフローティングディフュージョンに電荷を蓄積させることができ、Dレンジを広げることができる。なお、各垂直信号線（VSL）の電位のばらつきが抑制されるため、電流源である負荷MOSのDレンジを広げる必要がなく、より有効に利用することができる。
＜プリセットリードフェーズ処理の流れ＞
次に、図２７のフローチャートを参照して、図８のステップＳ１０３において実行されるプリセットリードフェーズ処理の流れの例を説明する。
プリセットリードフェーズ処理が開始されると、制御部１１０は、ステップＳ１５１において、エリア走査部１１１を制御し、処理対象の画素ユニット１２０の、未処理の単位画素行（単位画素１２１の行）を処理対象として選択する。例えば、エリア走査部１１１は、未処理が行われていない単位画素行の中のいずれかの行のセレクト制御信号（SEL）をオンにする。
ステップＳ１５２において、制御部１１０は、A/D変換制御部１１３等を制御し、オートゼロ処理（AZ）を実行させる。例えば、A/D変換制御部１１３は、処理対象の画素ユニット１２０に対応するエリアA/D変換部１４３に対して、AZ接続制御信号（AZ_DACおよびAZ_VSL）をオンにする。また、A/D変換制御部１１３は、そのエリアA/D変換部１４３のVR_VSL接続制御信号（VR_VSL）をオンにする。さらに、A/D変換制御部１１３は、そのエリアA/D変換部１４３のVSL_VSL接続制御信号（VSL_VSL）をオンにする。
ステップＳ１５３において、制御部１１０は、A/D変換制御部１１３を制御し、kTCノイズを読み出させる。例えば、A/D変換制御部１１３は、VR_VSL接続制御信号（VR_VSL）をオンにしたまま、D/A変換部（DAC）１４４が生成するランプ波（RAMP）を比較部１７１のDAC側入力に入力し、基準電圧VRとの比較を行わせる。
その比較が終了すると、ステップＳ１５４において、制御部１１０は、VSL接続制御部１１２を制御し、未処理の単位画素列（単位画素１２１の列）を処理対象として選択する。例えば、VSL接続制御部１１２は、処理対象の画素ユニット１２０のいずれかのVSL接続制御信号（VSLSW）をオンにする。これにより、処理対象の単位画素行の内の１つの単位画素１２１が処理対象として選択される。
ステップＳ１５５において、制御部１１０は、VSL接続制御部１１２やA/D変換制御部１１３を制御し、処理対象の単位画素１２１からリセットレベルを読み出させる。例えば、A/D変換制御部１１３は、D/A変換部（DAC）１４４が生成するランプ波（RAMP）を比較部１７１のDAC側入力端子に基準電圧として入力させ、処理対象の単位画素１２１から読み出したリセットレベルと基準電圧（ランプ波（RAMP））との比較を行わせる。
その比較が終了すると、ステップＳ１５６において、制御部１１０は、処理対象の画素ユニット１２０の、処理対象の単位画素行の全ての単位画素列を処理したか否かを判定する。未処理の単位画素列が存在すると判定された場合、処理はステップＳ１５２に戻り、それ以降の処理が繰り返される。また、ステップＳ１５６において、処理対象の単位画素行の全ての単位画素列が処理されたと判定された場合、処理はステップＳ１５７に進む。
ステップＳ１５７において、制御部１１０は、エリア走査部１１１を制御し、ステップＳ１５１において行われた処理対象行の選択を解除する。例えば、エリア走査部１１１は、ステップＳ１５１においてオンにされたセレクト制御信号（SEL）をオフにする。
ステップＳ１５８において、制御部１１０は、処理対象の画素ユニット１２０について、全ての単位画素行を処理したか否かを判定する。未処理の単位画素行が存在すると判定された場合、処理はステップＳ１５１に戻り、それ以降の処理が繰り返される。また、ステップＳ１５８において、処理対象の画素ユニット１２０の全ての単位画素行（つまり、処理対象の画素ユニット１２０の全ての単位画素１２１）が処理されたと判定された場合、プリセットリードフェーズ処理が終了し、処理は、図８に戻る。
つまり、ステップＳ１５１乃至ステップＳ１５８の各処理が、処理対象の画素ユニット１２０の各単位画素行について行われる。そして全ての単位画素行が処理されると、次のフェーズ（電荷転送）に処理が進む。
＜プリセットリードフェーズのタイミングチャート＞
図２８は、画素ユニット１２０の単位画素１２１−１１および単位画素１２１−２１に対するプリセットリードフェーズ処理の流れの例を示すタイミングチャートである。
この場合、図２８に示されるように、セレクト制御信号（ΦSEL1）がオンにされる（ステップＳ１５１）。また、VSL_VSL接続制御信号（ΦVSL_VSL）とDACSW接続制御信号（DACSW）もオンにされる。
その後、時刻T41においてオートゼロ処理（AZ）が行われる（ステップＳ１５２）。その際、AZ接続制御信号（ΦAZ_VSLとΦAZ_DAC）と、VR_VSL接続制御信号（ΦVR_VSL）とがオンにされる。
これにより、図２９に示されるように、比較部１７１の入力と出力が短絡され、垂直信号線（VSL）のVSLスイッチ１６１とキャパシタ１８２との間には（すなわち比較部１７１のVSL側入力には）、基準電圧VRが印加される。
時刻T42において、kTCノイズの読み出しが行われる（ステップＳ１５３）。その際、VR_VSL接続制御信号（ΦVR_VSL）がオンにされたまま、すなわち、図３０に示されるように、比較部１７１のVSL側入力に基準電圧VRが印加されたまま、D/A変換部（DAC）１４４から供給されるランプ波（基準電圧）が、比較部１７１のDAC側入力に入力される。つまり、基準電圧VRと基準電圧（ランプ波）との比較が行われる。これにより、kTCノイズ（ΔVkTC（CM））が読み出される。
次に、時刻T43において、処理対象とする単位画素列が選択される（ステップＳ１５４）。その際、VR_VSL接続制御信号（ΦVR_VSL）がオフにされ、処理対象の単位画素１２１−１１に対応するVSL接続制御信号（ΦVSLSW1）がオンにされる。つまり、図３１に示されるように、単位画素１２１−１１のフローティングディフュージョン（FD）に保持されていたリセットレベルが、比較部１７１のVSL側入力に伝送される。したがって、比較部１７１のVSL側入力とDAC側入力との差の電圧は、ΔVkTC(CM)＋[ΔVkTC(RST)×√2＋ΔVd']*GSFとなる。
時刻T44において、処理対象単位画素からのリセットレベルの読み出しが行われる（ステップＳ１５５）。つまり、図３２に示されるように、D/A変換部（DAC）１４４から供給されるランプ波（基準電圧）が、比較部１７１のDAC側入力に入力され、単位画素１２１−１１のリセットレベルと基準電圧（ランプ波）との比較が行われる。
その際の比較部１７１のVSL側入力とDAC側入力と差の電圧は、ΔVkTC(CM)＋[ΔVkTC(RST)×√2＋ΔVd']*GSFとなる。したがって、単位画素１２１−１１から読み出された信号の信号レベル（Signal(P)）は、以下の式（３）のようになる。
Signal(P)＝ [ΔVkTC(CM)＋[ΔVkTC(RST)×√2＋ΔVd']*GSF]−[ΔVkTC(CM)]
＝[ΔVkTC(RST)×√2＋ΔVd']*GSF ・・・（３）
次に、時刻T45乃至時刻T48において、単位画素１２１−２１に対して同様の処理が繰り返される。
図３３は、画素ユニット１２０の単位画素１２１−１２および単位画素１２１−２２に対するプリセットリードフェーズ処理の流れの例を示すタイミングチャートである。図３３に示されるように、単位画素１２１−１２および単位画素１２１−２２のそれぞれに対して、単位画素１２１−１１の場合と同様の処理が繰り返される。ただし、この場合、セレクト制御信号（ΦSEL2）がオンにされる（ステップＳ１５１）。
＜電荷転送＞
図３４は、図８のステップＳ１０４において行われる電荷転送の様子の例を示すタイミングチャートである。
図３４に示されるように、時刻T61において、エリア走査部１１１は、処理対象の画素ユニット１２０の各単位画素行の転送制御信号（ΦTRG1,2）をオンにし、それ以外の制御信号をオフにする。これにより、図３５に示されるように、処理対象の画素ユニット１２０の全ての単位画素１２１において、フォトダイオード（PD）１３１に蓄積された電荷が、フローティングディフュージョン（FD）に転送される。
＜データリードフェーズ処理の流れ＞
次に、図３６のフローチャートを参照して、図８のステップＳ１０５において実行されるデータリードフェーズ処理の流れの例を説明する。
図３６に示されるように、制御部１１０は、データリードフェーズ処理の各処理（ステップＳ１７１乃至ステップＳ１７８）を、プリセットリードフェーズ処理（図２７）の各処理（ステップＳ１５１乃至ステップＳ１５８）と同様に実行する。
ただし、ステップＳ１７５において、制御部１１０は、処理対象の単位画素１２１から、リセットレベルではなく、図８のステップＳ１０４の処理によりフォトダイオード（PD）１３１からフローティングディフュージョン（FD）に転送された電荷に相当する画素信号が読み出され、基準電圧（ランプ波）と比較される。
＜データリードフェーズのタイミングチャート＞
図３７は、画素ユニット１２０の単位画素１２１−１１および単位画素１２１−２１に対するデータリードフェーズ処理の流れの例を示すタイミングチャートである。
図３７に示されるように、この場合、図２８に示されるプリセットリードフェーズ処理の場合と同様に各処理が実行される。
例えば、この場合も、図３７に示されるように、セレクト制御信号（ΦSEL1）がオンにされる（ステップＳ１７１）。また、VSL_VSL接続制御信号（ΦVSL_VSL）とDACSW接続制御信号（DACSW）もオンにされる。
そして、時刻T71においてオートゼロ処理（AZ）が行われる（ステップＳ１７２）。その際、AZ接続制御信号（ΦAZ_VSLとΦAZ_DAC）と、VR_VSL接続制御信号（ΦVR_VSL）とがオンにされる。
これにより、図３８に示されるように、比較部１７１の入力と出力が短絡され、垂直信号線（VSL）のVSLスイッチ１６１とキャパシタ１８２との間には（すなわち比較部１７１のVSL側入力には）、基準電圧VRが印加される。
時刻T72において、図３９に示されるように、kTCノイズの読み出しが行われる（ステップＳ１７３）。すなわち、基準電圧VRと基準電圧（ランプ波）との比較が行われる。これにより、kTCノイズ（ΔVkTC'（CM））が読み出される。
また例えば、時刻T73において、処理対象とする単位画素列が選択される（ステップＳ１７４）。その際、VR_VSL接続制御信号（ΦVR_VSL）がオフにされ、処理対象の単位画素１２１−１１に対応するVSL接続制御信号（ΦVSLSW1）がオンにされる。つまり、図４０に示されるように、単位画素１２１−１１のフローティングディフュージョン（FD）に保持されていた電荷に相当する画素信号が、比較部１７１のVSL側入力に伝送される。したがって、比較部１７１のVSL側入力とDAC側入力との差の電圧は、ΔVkTC'(CM)＋[ΔVkTC(RST)×√2＋ΔVd']*GSF＋Vsigとなる。なお、VsigはVSL側入力で得られる画素から読み出される光信号である。
時刻T74において、処理対象単位画素からのリセットレベルの読み出しが行われる（ステップＳ１７５）。つまり、図４１に示されるように、D/A変換部（DAC）１４４から供給されるランプ波（基準電圧）が、比較部１７１のDAC側入力に入力され、単位画素１２１−１１の画素信号の信号レベルと基準電圧（ランプ波）との比較が行われる。
その際の比較部１７１のVSL側入力の電圧は、ΔVkTC'(CM)＋[ΔVkTC(RST)×√2＋ΔVd']*GSF＋Vsigとなる。したがって、単位画素１２１−１１から読み出された画素信号の信号レベル（Signal(D)）は、以下の式（４）のようになる。
Signal(D)＝[ΔVkTC'(CM)＋[ΔVkTC(RST)×√2＋ΔVd']*GSF＋Vsig]−[ΔVkTC'(CM)]
＝[ΔVkTC(RST)×√2＋ΔVd']*GSF＋Vsig ・・・（４）
時刻T75乃至時刻T78において、単位画素１２１−２１に対して同様の処理が繰り返される。
図４２は、画素ユニット１２０の単位画素１２１−１２および単位画素１２１−２２に対するデータリードフェーズ処理の流れの例を示すタイミングチャートである。図４２に示されるように、単位画素１２１−１２および単位画素１２１−２２のそれぞれに対して、単位画素１２１−１１の場合と同様の処理が繰り返される。ただし、この場合、セレクト制御信号（ΦSEL2）がオンにされる（ステップＳ１７１）。
以上のように各処理を行うことにより、イメージセンサ１００は、撮像画像の画質の低減を抑制することができる。
＜２．第２の実施の形態＞
＜撮像装置＞
なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置（電子機器等）に本技術を適用するようにしてもよい。図４３は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図４３に示される撮像装置６００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
図４３に示されるように撮像装置６００は、光学部６１１、CMOSイメージセンサ６１２、画像処理部６１３、表示部６１４、コーデック処理部６１５、記憶部６１６、出力部６１７、通信部６１８、制御部６２１、操作部６２２、およびドライブ６２３を有する。
光学部６１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部６１１は、被写体からの光（入射光）を透過し、CMOSイメージセンサ６１２に供給する。
CMOSイメージセンサ６１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換し、CDS等の信号処理を行い、処理後の撮像画像データを画像処理部６１３に供給する。
画像処理部６１３は、CMOSイメージセンサ６１２により得られた撮像画像データを画像処理する。より具体的には、画像処理部６１３は、CMOSイメージセンサ６１２から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部６１３は、画像処理を施した撮像画像データを表示部６１４に供給する。
表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された撮像画像データの画像（例えば、被写体の画像）を表示する。
画像処理部６１３は、さらに、画像処理を施した撮像画像データを、必要に応じて、コーデック処理部６１５に供給する。
コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記憶部６１６に供給する。また、コーデック処理部６１５は、記憶部６１６に記録されている符号化データを読み出し、復号して復号画像データを生成し、その復号画像データを画像処理部６１３に供給する。
画像処理部６１３は、コーデック処理部６１５から供給される復号画像データに対して所定の画像処理を施す。画像処理部６１３は、画像処理を施した復号画像データを表示部６１４に供給する。表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された復号画像データの画像を表示する。
また、コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データを符号化した符号化データ、または、記憶部６１６から読み出した撮像画像データの符号化データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。また、コーデック処理部６１５は、符号化前の撮像画像データ、若しくは、記憶部６１６から読み出した符号化データを復号して得られた復号画像データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。
さらに、コーデック処理部６１５は、撮像画像データ、撮像画像データの符号化データ、または、復号画像データを、通信部６１８を介して他の装置に伝送させるようにしてもよい。また、コーデック処理部６１５は、撮像画像データや画像データの符号化データを、通信部６１８を介して取得するようにしてもよい。コーデック処理部６１５は、通信部６１８を介して取得した撮像画像データや画像データの符号化データに対して、適宜、符号化や復号等を行う。コーデック処理部６１５は、得られた画像データ若しくは符号化データを、上述したように、画像処理部６１３に供給したり、記憶部６１６、出力部６１７、および通信部６１８に出力するようにしてもよい。
記憶部６１６は、コーデック処理部６１５から供給される符号化データ等を記憶する。記憶部６１６に格納された符号化データは、必要に応じてコーデック処理部６１５に読み出されて復号される。復号処理により得られた撮像画像データは、表示部６１４に供給され、その撮像画像データに対応する撮像画像が表示される。
出力部６１７は、外部出力端子等の外部出力インターフェイスを有し、コーデック処理部６１５を介して供給される各種データを、その外部出力インターフェイスを介して撮像装置６００の外部に出力する。
通信部６１８は、コーデック処理部６１５から供給される画像データや符号化データ等の各種情報を、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置に供給する。また、通信部６１８は、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部６１５に供給する。
制御部６２１は、撮像装置６００の各処理部（点線６２０内に示される各処理部、操作部６２２、並びに、ドライブ６２３）の動作を制御する。
操作部６２２は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部６２１に供給する。
ドライブ６２３は、自身に装着された、例えば、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア６２４に記憶されている情報を読み出す。ドライブ６２３は、リムーバブルメディア６２４からプログラムやデータ等の各種情報を読み出し、それを制御部６２１に供給する。また、ドライブ６２３は、書き込み可能なリムーバブルメディア６２４が自身に装着された場合、制御部６２１を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア６２４に記憶させる。
以上のような撮像装置６００のCMOSイメージセンサ６１２として、各実施の形態において上述した本技術を適用する。すなわち、CMOSイメージセンサ６１２として、上述したイメージセンサ１００が用いられる。これにより、CMOSイメージセンサ６１２は、撮像画像の画質の低減を抑制することができる。したがって撮像装置６００は、被写体を撮像することにより、より高画質な撮像画像を得ることができる。
上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。
この記録媒体は、例えば、図４３に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア６２４により構成される。このリムーバブルメディア６２４には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。
その場合、プログラムは、そのリムーバブルメディア６２４をドライブ６２３に装着することにより、記憶部６１６にインストールすることができる。
また、このプログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することもできる。その場合、プログラムは、通信部６１８で受信し、記憶部６１６にインストールすることができる。
その他、このプログラムは、記憶部６１６や制御部６２１内のROM（Read Only Memory）等に、あらかじめインストールしておくこともできる。
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、上述した各ステップの処理は、上述した各装置、若しくは、上述した各装置以外の任意の装置において、実行することができる。その場合、その処理を実行する装置が、上述した、その処理を実行するのに必要な機能（機能ブロック等）を有するようにすればよい。また、処理に必要な情報を、適宜、その装置に伝送するようにすればよい。
また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
また、本技術は、これに限らず、このような装置またはシステムを構成する装置に搭載するあらゆる構成、例えば、システムLSI（Large Scale Integration）等としてのプロセッサ、複数のプロセッサ等を用いるモジュール、複数のモジュール等を用いるユニット、ユニットにさらにその他の機能を付加したセット等（すなわち、装置の一部の構成）として実施することもできる。
なお、本技術は以下のような構成も取ることができる。
（１） 単位画素から読み出される信号を伝送する信号線と、前記単位画素から読み出された信号を基準電圧と比較する比較部の２つの入力との接続を制御する接続制御部と、
前記接続制御部の制御に従って、前記信号線を、前記比較部の２つの入力のいずれか一方と接続する、若しくは、両方から切断する接続部と
を備える信号処理装置。
（２） 前記接続部は、前記接続制御部から供給される制御信号に基づいて、前記信号線を、前記比較部の２つの入力のいずれか一方と接続したり、両方から切断したりするスイッチとして駆動するMOSFETを有する
（１）に記載の信号処理装置。
（３） 前記接続制御部は、
前記比較部の出力を前記単位画素のフローティングディフュージョンにフィードバックさせる際に、前記接続部を制御して、前記信号線を前記比較部の負側入力に接続させ、
オートゼロ処理を行う際に、前記接続部を制御して、前記信号線を前記比較部の正側入力に接続させ、
前記比較部の出力を前記単位画素のフローティングディフュージョンに再度フィードバックさせる際に、前記接続部を制御して、前記信号線を前記比較部の負側入力に接続させる
（１）または（２）に記載の信号処理装置。
（４） 基準電圧と前記比較部の２つの入力との接続を制御する基準電圧接続制御部と、
前記基準電圧接続制御部の制御に従って、前記基準電圧を、前記比較部の２つの入力のいずれか一方と接続する、若しくは、両方から切断する基準電圧接続部と
をさらに備える（１）乃至（３）のいずれかに記載の信号処理装置。
（５） 前記比較部の出力と前記単位画素のフローティングディフュージョンとの接続を制御するフィードバック線接続制御部と、
前記フィードバック線接続制御部の制御に従って、前記比較部の出力と前記単位画素のフローティングディフュージョンとを接続若しくは切断するフィードバック線接続部と
をさらに備える（１）乃至（４）のいずれかに記載の信号処理装置。
（６） 複数の前記単位画素が行列状に配置される画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、
前記接続部は、前記単位画素ユニット毎に設けられる
（１）乃至（５）のいずれかに記載の信号処理装置。
（７） 前記単位画素の行毎に前記リセットトランジスタの動作を制御するリセット制御部をさらに備え、
前記リセット制御部は、前記比較部の出力が前記単位画素の前記フローティングディフュージョンにフィードバックされる際に、前記画素アレイの処理対象の前記単位画素の行の前記リセットトランジスタを接続させ、前記フィードバックが行われた後、前記リセットトランジスタを切断させる
（１）乃至（６）のいずれかに記載の信号処理装置。
（８） 前記単位画素から読み出される信号を伝送する信号線と、前記比較部の入力との接続を制御する信号線接続制御部と、
前記信号線接続制御部の制御に従って、前記信号線と前記比較部の入力とを接続若しくは切断する信号線接続部と
をさらに備える（１）乃至（７）のいずれかに記載の信号処理装置。
（９） 前記信号線接続部は、複数の単位画素が行列状に配置される画素アレイに対して、前記単位画素の列毎に設けられる
（１）乃至（８）のいずれかに記載の信号処理装置。
（１０） 前記信号線接続制御部は、前記比較部の出力が前記フローティングディフュージョンにフィードバックされる際に、当該単位画素の列の前記信号線接続部を制御して、当該単位画素の列の前記信号線と前記比較部の入力とを接続させる
（１）乃至（９）のいずれかに記載の信号処理装置。
（１１） 前記比較部と、
前記比較部の比較結果が変化するまでをカウントするカウンタと
をさらに備える（１）乃至（１０）のいずれかに記載の信号処理装置。
（１２） 前記比較部および前記カウンタは、複数の前記単位画素が行列状に配置される画素アレイに複数形成される、前記画素アレイの一部の単位画素からなる単位画素ユニット毎に設けられる
（１）乃至（１１）のいずれかに記載の信号処理装置。
（１３） 複数の前記単位画素からなる単位画素群をさらに備える
（１）乃至（１２）のいずれかに記載の信号処理装置。
（１４） 前記単位画素群は、複数の前記単位画素が行列状に配置される画素アレイを形成する
（１）乃至（１３）のいずれかに記載の信号処理装置。
（１５） 前記画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成される
（１）乃至（１４）のいずれかに記載の信号処理装置。
（１６） 単位画素から読み出される信号を基準電圧と比較する比較部の出力を前記単位画素のフローティングディフュージョンにフィードバックさせる際に、前記単位画素から読み出される信号を伝送する信号線を前記比較部の負側入力に接続し、
オートゼロ処理を行う際に、前記信号線を前記比較部の正側入力に接続し、
前記比較部の出力を前記単位画素のフローティングディフュージョンに再度フィードバックさせる際に、前記信号線を前記比較部の負側入力に接続する
制御方法。
（１７） 複数の単位画素が行列状に配置される画素アレイと、
前記単位画素から読み出される信号を伝送する信号線と、前記単位画素から読み出された信号を基準電圧と比較する比較部の２つの入力との接続を制御する接続制御部と、
前記接続制御部の制御に従って、前記信号線を、前記比較部の２つの入力のいずれか一方と接続する、若しくは、両方から切断する接続部と
を備える撮像素子。
（１８） 前記比較部と、
前記比較部の比較結果が変化するまでをカウントするカウンタと
をさらに備え、
前記画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、
前記比較部、前記カウンタ、および前記接続部は、前記単位画素ユニット毎に設けられる
（１７）に記載の撮像素子。
（１９） 複数の半導体基板を有し、
前記接続制御部、前記接続部、前記比較部、および前記カウンタは、前記画素アレイが形成される半導体基板と異なる半導体基板に形成される
（１７）または（１８）に記載の撮像素子。
（２０） 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
複数の単位画素が行列状に配置される画素アレイと、
前記単位画素から読み出される信号を伝送する信号線と、前記単位画素から読み出された信号を基準電圧と比較する比較部の２つの入力との接続を制御する接続制御部と、
前記接続制御部の制御に従って、前記信号線を、前記比較部の２つの入力のいずれか一方と接続する、若しくは、両方から切断する接続部と
を備える電子機器。
１００ イメージセンサ， １０１ 画素アレイ， １０２ VSL接続部， １０３ A/D変換部， １０４ 水平転送部， １０５ FBL接続部， １１０ 制御部， １１１ エリア走査部， １１２ VSL接続制御部， １１３ A/D変換制御部， １１４ 水平走査部， １１５ FBL接続制御部， １２０ 画素ユニット， １２１ 単位画素、 １４１ エリアFBL接続部， １４２ エリアVSL接続部， １４３ エリアA/D変換部， １４４ D/A変換部， １５１ 画素基板， １５２ 回路基板， １６１ VSLスイッチ， １６２ FBLスイッチ， １７１ 比較部， １７２ カウンタ， １８１および１８２ キャパシタ， １８４ XOFFLMスイッチ， １８５ 電流源， １８６ AZ_DACスイッチ， １８７ AZ_VSLスイッチ， １８８ FBENスイッチ， １８９ VROLスイッチ， １９１ VR_DACスイッチ， １９２ VR_VSLスイッチ， １９３ VSL_DACスイッチ， １９４ VSL_VSLスイッチ， ６００ 撮像装置， ６１２ CMOSイメージセンサ

Claims (20)

  1. 単位画素から読み出される信号を伝送する信号線と、前記単位画素から読み出された信号を基準電圧と比較する比較部の２つの入力との接続を制御する接続制御部と、
    前記接続制御部の制御に従って、前記信号線を、前記比較部の２つの入力のいずれか一方と接続する、若しくは、両方から切断する接続部と
    を備える信号処理装置。
  2. 前記接続部は、前記接続制御部から供給される制御信号に基づいて、前記信号線を、前記比較部の２つの入力のいずれか一方と接続したり、両方から切断したりするスイッチとして駆動するMOSFETを有する
    請求項１に記載の信号処理装置。
  3. 前記接続制御部は、
    前記比較部の出力を前記単位画素のフローティングディフュージョンにフィードバックさせる際に、前記接続部を制御して、前記信号線を前記比較部の負側入力に接続させ、
    オートゼロ処理を行う際に、前記接続部を制御して、前記信号線を前記比較部の正側入力に接続させ、
    前記比較部の出力を前記単位画素のフローティングディフュージョンに再度フィードバックさせる際に、前記接続部を制御して、前記信号線を前記比較部の負側入力に接続させる
    請求項１に記載の信号処理装置。
  4. 基準電圧と前記比較部の２つの入力との接続を制御する基準電圧接続制御部と、
    前記基準電圧接続制御部の制御に従って、前記基準電圧を、前記比較部の２つの入力のいずれか一方と接続する、若しくは、両方から切断する基準電圧接続部と
    をさらに備える請求項１に記載の信号処理装置。
  5. 前記比較部の出力と前記単位画素のフローティングディフュージョンとの接続を制御するフィードバック線接続制御部と、
    前記フィードバック線接続制御部の制御に従って、前記比較部の出力と前記単位画素のフローティングディフュージョンとを接続若しくは切断するフィードバック線接続部と
    をさらに備える請求項１に記載の信号処理装置。
  6. 複数の前記単位画素が行列状に配置される画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、
    前記接続部は、前記単位画素ユニット毎に設けられる
    請求項１に記載の信号処理装置。
  7. 前記単位画素の行毎に前記リセットトランジスタの動作を制御するリセット制御部をさらに備え、
    前記リセット制御部は、前記比較部の出力が前記単位画素の前記フローティングディフュージョンにフィードバックされる際に、前記画素アレイの処理対象の前記単位画素の行の前記リセットトランジスタを接続させ、前記フィードバックが行われた後、前記リセットトランジスタを切断させる
    請求項１に記載の信号処理装置。
  8. 前記単位画素から読み出される信号を伝送する信号線と、前記比較部の入力との接続を制御する信号線接続制御部と、
    前記信号線接続制御部の制御に従って、前記信号線と前記比較部の入力とを接続若しくは切断する信号線接続部と
    をさらに備える請求項１に記載の信号処理装置。
  9. 前記信号線接続部は、複数の単位画素が行列状に配置される画素アレイに対して、前記単位画素の列毎に設けられる
    請求項８に記載の信号処理装置。
  10. 前記信号線接続制御部は、前記比較部の出力が前記フローティングディフュージョンにフィードバックされる際に、当該単位画素の列の前記信号線接続部を制御して、当該単位画素の列の前記信号線と前記比較部の入力とを接続させる
    請求項９に記載の信号処理装置。
  11. 前記比較部と、
    前記比較部の比較結果が変化するまでをカウントするカウンタと
    をさらに備える請求項１に記載の信号処理装置。
  12. 前記比較部および前記カウンタは、複数の前記単位画素が行列状に配置される画素アレイに複数形成される、前記画素アレイの一部の単位画素からなる単位画素ユニット毎に設けられる
    請求項１１に記載の信号処理装置。
  13. 複数の前記単位画素からなる単位画素群をさらに備える
    請求項１に記載の信号処理装置。
  14. 前記単位画素群は、複数の前記単位画素が行列状に配置される画素アレイを形成する
    請求項１３に記載の信号処理装置。
  15. 前記画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成される
    請求項１４に記載の信号処理装置。
  16. 単位画素から読み出される信号を基準電圧と比較する比較部の出力を前記単位画素のフローティングディフュージョンにフィードバックさせる際に、前記単位画素から読み出される信号を伝送する信号線を前記比較部の負側入力に接続し、
    オートゼロ処理を行う際に、前記信号線を前記比較部の正側入力に接続し、
    前記比較部の出力を前記単位画素のフローティングディフュージョンに再度フィードバックさせる際に、前記信号線を前記比較部の負側入力に接続する
    制御方法。
  17. 複数の単位画素が行列状に配置される画素アレイと、
    前記単位画素から読み出される信号を伝送する信号線と、前記単位画素から読み出された信号を基準電圧と比較する比較部の２つの入力との接続を制御する接続制御部と、
    前記接続制御部の制御に従って、前記信号線を、前記比較部の２つの入力のいずれか一方と接続する、若しくは、両方から切断する接続部と
    を備える撮像素子。
  18. 前記比較部と、
    前記比較部の比較結果が変化するまでをカウントするカウンタと
    をさらに備え、
    前記画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、
    前記比較部、前記カウンタ、および前記接続部は、前記単位画素ユニット毎に設けられる
    請求項１７に記載の撮像素子。
  19. 複数の半導体基板を有し、
    前記接続制御部、前記接続部、前記比較部、および前記カウンタは、前記画素アレイが形成される半導体基板と異なる半導体基板に形成される
    請求項１８に記載の撮像素子。
  20. 被写体を撮像する撮像部と、
    前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
    を備え、
    前記撮像部は、
    複数の単位画素が行列状に配置される画素アレイと、
    前記単位画素から読み出される信号を伝送する信号線と、前記単位画素から読み出された信号を基準電圧と比較する比較部の２つの入力との接続を制御する接続制御部と、
    前記接続制御部の制御に従って、前記信号線を、前記比較部の２つの入力のいずれか一方と接続する、若しくは、両方から切断する接続部と
    を備える電子機器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017159361A1 (ja) * 2016-03-15 2017-09-21 ソニー株式会社 固体撮像素子、および電子機器
WO2017179443A1 (ja) * 2016-04-14 2017-10-19 ソニー株式会社 固体撮像素子、撮像装置、および電子機器
WO2021192576A1 (ja) * 2020-03-23 2021-09-30 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、撮像装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9967496B2 (en) * 2016-06-30 2018-05-08 Sony Corporation Active reset circuit for reset spread reduction in single-slope ADC

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2432065A (en) * 2005-11-01 2007-05-09 Isis Innovation Image sensor with comparator and logarithmic output
JP4353281B2 (ja) * 2007-06-06 2009-10-28 ソニー株式会社 Ａ／ｄ変換回路、ａ／ｄ変換回路の制御方法、固体撮像装置および撮像装置
JP5094498B2 (ja) * 2008-03-27 2012-12-12 キヤノン株式会社 固体撮像装置及び撮像システム
EP2124333B1 (en) * 2008-05-23 2013-01-02 Zoran Corporation Comparator circuit
JP5178458B2 (ja) 2008-10-31 2013-04-10 キヤノン株式会社 固体撮像装置、撮像システム、および、固体撮像装置の駆動方法
US8605173B2 (en) * 2010-08-16 2013-12-10 SK Hynix Inc. Differential column ADC architectures for CMOS image sensor applications
KR20120022034A (ko) * 2010-08-31 2012-03-09 삼성전자주식회사 픽셀 데이터의 고속 출력을 위한 이미지 센서
JP2012114838A (ja) * 2010-11-26 2012-06-14 Panasonic Corp 固体撮像装置およびカメラシステム
JP5862126B2 (ja) 2011-09-06 2016-02-16 ソニー株式会社 撮像素子および方法、並びに、撮像装置
US8890047B2 (en) 2011-09-21 2014-11-18 Aptina Imaging Corporation Stacked-chip imaging systems
JP5893550B2 (ja) * 2012-04-12 2016-03-23 キヤノン株式会社 撮像装置及び撮像システム
US10338309B2 (en) * 2012-12-13 2019-07-02 Luxtera, Inc. Method and system for stabilized directional couplers
KR20140104169A (ko) * 2013-02-20 2014-08-28 삼성전자주식회사 이미지 센서 및 이를 포함하는 컴퓨팅 시스템
JP2014165396A (ja) * 2013-02-26 2014-09-08 Sony Corp 固体撮像装置および電子機器
JP5870954B2 (ja) * 2013-03-29 2016-03-01 ソニー株式会社 コンパレータ、固体撮像素子、電子機器、および、駆動方法
US9319612B2 (en) * 2013-07-08 2016-04-19 Semiconductor Components Industries, Llc Imagers with improved analog-to-digital circuitry

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017159361A1 (ja) * 2016-03-15 2017-09-21 ソニー株式会社 固体撮像素子、および電子機器
US10692910B2 (en) 2016-03-15 2020-06-23 Sony Corporation Solid-state imaging element and electronic device
WO2017179443A1 (ja) * 2016-04-14 2017-10-19 ソニー株式会社 固体撮像素子、撮像装置、および電子機器
US10674103B2 (en) 2016-04-14 2020-06-02 Sony Corporation Solid-state imaging device, image pickup apparatus, and electronic device
WO2021192576A1 (ja) * 2020-03-23 2021-09-30 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、撮像装置

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