JP6607187B2 - 信号処理装置、制御方法、撮像素子、並びに、電子機器 - Google Patents

信号処理装置、制御方法、撮像素子、並びに、電子機器 Download PDF

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Description

本技術は、信号処理装置、制御方法、撮像素子、並びに、電子機器に関し、特に、撮像画像の画質の低減を抑制することができるようにした信号処理装置、制御方法、撮像素子、並びに、電子機器に関する。
従来、CMOSイメージセンサでは、画素セルの回路に使用されるMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）の閾値のばらつきによって、撮像画像に固定パターンノイズ（FPN（fixed-pattern noise））を生じるおそれがあった。
近年、このような閾値のばらつきを抑制する方法が考えられた（例えば、特許文献１乃至特許文献５、並びに、非特許文献１参照）。これらの方式では、画素出力が一定になるように、画素毎にフローティングディフュージョン（FD）の電圧が負帰還により制御されている。
特開２０１２−１９１６７号公報 特開２０１２−１９１６８号公報 特開２０１２−１１４８３８号公報 特開２０１２−１５１３６９号公報 特開平１０−２８１８７０号公報
加賀谷亮，池辺将之，浅井哲也，雨宮好仁， "負帰還リセットによるCMOSイメージセンサのバラツキ補償", 映像情報メディア学会誌Vol.59, No.3(2005), 北海道大学, 2005年
しかしながら、これらの方法の場合、１画素列につき１つのアンプを配置した構造にのみ対応しており、それ以外の構成の撮像素子に適用することは、困難であった。
本技術は、このような状況に鑑みて提案されたものであり、撮像画像の画質の低減を抑制することができるようにすることを目的とする。
本技術の一側面は、単位画素から読み出された信号を基準電圧と比較する比較部の出力と前記単位画素のフローティングディフュージョンとの接続を制御する接続制御部と、前記接続制御部の制御に従って、前記比較部の出力と前記単位画素のフローティングディフュージョンとを接続若しくは切断する接続部とを備える信号処理装置である。
前記接続部は、前記接続制御部から供給される制御信号に基づいて、前記比較部の出力と前記単位画素の前記フローティングディフュージョンとを接続したり切断したりするスイッチとして駆動するMOSFETを有することができる。
前記接続部は、前記接続制御部の制御に従って、前記比較部の出力と、前記単位画素の前記フローティングディフュージョンに接続されるリセットトランジスタとを接続若しくは切断することができる。
前記接続部は、複数の前記単位画素が行列状に配置される画素アレイに対して、前記単位画素の列毎に設けられるようにすることができる。
前記画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、前記接続部は、各単位画素ユニットに対して、前記単位画素の列毎に設けられるようにすることができる。
前記接続制御部は、前記接続部を制御して、前記比較部の出力と前記単位画素の前記フローティングディフュージョンとを接続することにより、前記比較部の出力をリセットレベルとして前記フローティングディフュージョンにフィードバックさせ、その後、前記接続部を制御して、前記比較部の出力と前記単位画素の前記フローティングディフュージョンとを切断することにより、前記フローティングディフュージョンに前記リセットレベルを保持させることができる。
前記単位画素の行毎に前記単位画素の前記フローティングディフュージョンに接続されるリセットトランジスタの動作を制御するリセット制御部をさらに備え、前記リセット制御部は、前記画素アレイの処理対象の前記単位画素の行の前記リセットトランジスタを接続させ、前記接続制御部は、その後、前記接続部を制御して、前記比較部の出力と前記単位画素の各列の前記フローティングディフュージョンとを順次接続することにより、前記比較部の出力を前記リセットレベルとして前記単位画素の各列の前記フローティングディフュージョンに順次フィードバックさせ、その後、前記接続部を制御して、前記比較部の出力と前記単位画素の前記フローティングディフュージョンとを切断することにより、前記フローティングディフュージョンに前記リセットレベルを保持させ、前記リセット制御部は、その後、さらに、前記画素アレイの処理対象の前記単位画素の行の前記リセットトランジスタを切断させることができる。
前記単位画素から読み出される信号を伝送する信号線と、前記比較部の入力との接続を制御する信号線接続制御部と、前記信号線接続制御部の制御に従って、前記信号線と前記比較部の入力とを接続若しくは切断する信号線接続部とをさらに備えることができる。
前記信号線接続部は、複数の単位画素が行列状に配置される画素アレイに対して、前記単位画素の列毎に設けられるようにすることができる。
前記信号線接続制御部は、前記接続制御部が前記比較部の出力をリセットレベルとして前記フローティングディフュージョンにフィードバックさせる際、当該単位画素の列の前記信号線接続部を制御して、当該単位画素の列の前記信号線と前記比較部の入力とを接続させることができる。
前記比較部と、前記比較部の比較結果が変化するまでをカウントするカウンタとをさらに備えることができる。
前記比較部および前記カウンタは、複数の前記単位画素が行列状に配置される画素アレイに複数形成される、前記画素アレイの一部の単位画素からなる単位画素ユニット毎に設けられるようにすることができる。
複数の前記単位画素からなる単位画素群をさらに備えることができる。
前記単位画素群は、複数の前記単位画素が行列状に配置される画素アレイを形成し、前記接続部は、前記画素アレイに対して、前記単位画素の列毎に設けられるようにすることができる。
前記画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、前記接続部は、各単位画素ユニットに対して、前記単位画素の列毎に設けられるようにすることができる。
本技術の一側面は、また、単位画素から読み出された信号を基準電圧と比較する比較部の出力と前記単位画素のフローティングディフュージョンとを接続することにより、前記比較部の出力をリセットレベルとして前記フローティングディフュージョンにフィードバックさせ、前記比較部の出力と前記単位画素の前記フローティングディフュージョンとを切断することにより、前記フローティングディフュージョンに前記リセットレベルを保持させる制御方法である。
本技術の他の側面は、複数の単位画素が行列状に配置される画素アレイと、前記単位画素から読み出された信号を基準電圧と比較する比較部の出力と前記単位画素のフローティングディフュージョンとの接続を制御する接続制御部と、前記画素アレイに対して前記単位画素の列毎に設けられ、それぞれが、前記接続制御部の制御に従って、前記比較部の出力と前記単位画素のフローティングディフュージョンとを接続若しくは切断する接続部とを備える撮像素子である。
前記比較部と、前記比較部の比較結果が変化するまでをカウントするカウンタとをさらに備え、前記画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、前記比較部および前記カウンタは、前記単位画素ユニット毎に設けられ、前記接続部は、各単位画素ユニットに対して、前記単位画素の列毎に設けられるようにすることができる。
複数の半導体基板を有し、前記接続制御部、前記接続部、前記比較部、および前記カウンタは、前記画素アレイが形成される半導体基板と異なる半導体基板に形成されるようにすることができる。
本技術のさらに他の側面は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、複数の単位画素が行列状に配置される画素アレイと、前記単位画素から読み出された信号を基準電圧と比較する比較部の出力と前記単位画素のフローティングディフュージョンとの接続を制御する接続制御部と、前記画素アレイに対して前記単位画素の列毎に設けられ、それぞれが、前記接続制御部の制御に従って、前記比較部の出力と前記単位画素のフローティングディフュージョンとを接続若しくは切断する接続部とを備える電子機器である。
本技術の一側面においては、単位画素から読み出された信号を基準電圧と比較する比較部の出力と単位画素のフローティングディフュージョンとが接続されることにより、比較部の出力がリセットレベルとしてフローティングディフュージョンにフィードバックされ、比較部の出力と単位画素のフローティングディフュージョンとが切断されることにより、フローティングディフュージョンにリセットレベルが保持される。
本技術の他の側面においては、複数の単位画素が行列状に配置される画素アレイを備える撮像素子において、単位画素から読み出された信号を基準電圧と比較する比較部の出力と画素アレイの所望の単位画素のフローティングディフュージョンとが接続されることにより、比較部の出力がリセットレベルとしてその単位画素のフローティングディフュージョンにフィードバックされ、比較部の出力と画素アレイの所望の単位画素のフローティングディフュージョンとが切断されることにより、その単位画素のフローティングディフュージョンにリセットレベルが保持される。
本技術のさらに他の側面においては、電子機器の、複数の単位画素が行列状に配置される画素アレイを備える撮像素子において、単位画素から読み出された信号を基準電圧と比較する比較部の出力と画素アレイの所望の単位画素のフローティングディフュージョンとが接続されることにより、比較部の出力がリセットレベルとしてその単位画素のフローティングディフュージョンにフィードバックされ、比較部の出力と画素アレイの所望の単位画素のフローティングディフュージョンとが切断されることにより、その単位画素のフローティングディフュージョンにリセットレベルが保持され、被写体が撮像され、得られた画像データが画像処理される。
本技術によれば、撮像画像を得ることが出来る。また本技術によれば、撮像画像の画質の低減を抑制することができる。
イメージセンサの主な構成例を示す図である。 画素ユニットの例を説明する図である。 単位画素の主な構成例を示す図である。 イメージセンサの各部の主な構成例を示す図である。 イメージセンサの主な構成例を示す図である。 イメージセンサの主な構成例を示す図である。 １画素ユニット分の主な構成例を示す図である。 撮像制御処理の流れの例を説明するフローチャートである。 撮像の様子の例を示すタイミングチャートである。 フィードバックフェーズ処理の流れの例を説明するフローチャートである。 フィードバックフェーズの様子の例を示すタイミングチャートである。 時刻T1の状態の例を示す図である。 時刻T2の状態の例を示す図である。 時刻T3の状態の例を示す図である。 時刻T4の状態の例を示す図である。 時刻T8の状態の例を示す図である。 時刻T9の状態の例を示す図である。 フィードバックフェーズの様子の例を示すタイミングチャートである。 時刻T11の状態の例を示す図である。 時刻T18の状態の例を示す図である。 時刻T19の状態の例を示す図である。 プリセットリードフェーズ処理の流れの例を説明するフローチャートである。 プリセットリードフェーズの様子の例を示すタイミングチャートである。 時刻T21の状態の例を示す図である。 時刻T22の状態の例を示す図である。 時刻T23の状態の例を示す図である。 時刻T24の状態の例を示す図である。 時刻T27の状態の例を示す図である。 時刻T28の状態の例を示す図である。 プリセットリードフェーズの様子の例を示すタイミングチャートである。 プリセットリードフェーズの様子の例を示すタイミングチャートである。 プリセットリードフェーズの様子の例を示すタイミングチャートである。 転送の様子の例を示すタイミングチャートである。 時刻T61の状態の例を示す図である。 データリードフェーズ処理の流れの例を説明するフローチャートである。 データリードフェーズの様子の例を示すタイミングチャートである。 時刻T72の状態の例を示す図である。 時刻T73の状態の例を示す図である。 時刻T74の状態の例を示す図である。 データリードフェーズの様子の例を示すタイミングチャートである。 データリードフェーズの様子の例を示すタイミングチャートである。 データリードフェーズの様子の例を示すタイミングチャートである。 撮像装置の主な構成例を示す図である。
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（イメージセンサ）
２．第２の実施の形態（撮像装置）
＜１．第１の実施の形態＞
＜MOSFETの閾値のばらつき＞
従来、CMOSイメージセンサでは、画素セルの回路に使用されるMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）の閾値（後述する増幅トランジスタの閾値（Vth））のばらつきによって、撮像画像に固定パターンノイズ（FPN（fixed-pattern noise））を生じるおそれがあった。
そこで、例えば、特許文献１乃至特許文献５、並びに、非特許文献１に記載のように、このような閾値のばらつきを抑制する方法が考えられた。これらの方式では、画素出力が一定になるように、画素毎にフローティングディフュージョン（FD）の電圧が負帰還により制御されている。
しかしながら、これらの方法の場合、１画素列につき１つのアンプを配置した構造にのみ対応しており、それ以外の構成の撮像素子に適用することは、困難であった。例えば、リセット制御信号が共有される複数の画素列に１つのアンプを配置したエリアA/D変換部を用いるイメージセンサの場合、画素から信号を読み出す前に、その全ての画素列のフローティングディフュージョン（FD）にアンプ出力をフィードバックさせる必要があるが、上述した文献に記載の方法では、各画素列のフローティングディフュージョンにおいてフィードバックさせたアンプ出力を維持することができないため、適用することが困難であった。
このようなエリアA/D変換部を用いるイメージセンサに上述した文献に記載の方法を適用するためには、例えば、リセットトランジスタの駆動を１画素単位で制御することができるようにすればよい。その場合、リセット制御信号は、所謂「XYアドレス」方式で、各画素に対して独立に供給することができるようにする必要があった。つまり、画素毎に独立したリセット制御信号伝送用の信号線（リセット制御線）を用意するか、リセット制御線をX方向とY方向の２方向に配線し、各方向のリセット制御線に対してリセットトランジスタを用意する必要があった。したがって、画素構成や配線数が増大し、コストが増大するおそれがあった。
＜フィードバックの接続制御＞
そこで、単位画素から読み出された信号を基準電圧と比較する比較部の出力と単位画素のフローティングディフュージョン（FD）との接続を制御する接続制御部と、その接続制御部の制御に従って、比較部の出力と単位画素のフローティングディフュージョン（FD）とを接続若しくは切断する接続部とを備えるようにする。
そして、接続制御部が、接続部を制御して、単位画素から読み出された信号を基準電圧と比較する比較部の出力と単位画素のフローティングディフュージョン（FD）とを接続することにより、比較部の出力をリセットレベルとしてフローティングディフュージョン（FD）にフィードバックさせ、比較部の出力と単位画素のフローティングディフュージョン（FD）とを切断することにより、フローティングディフュージョン（FD）にリセットレベルを保持させるようにしてもよい。
このような構成とすることにより、接続部を切断することにより、その単位画素のフローティングディフュージョンに信号レベルを保持させることができる。つまり、各単位画素にフィードバックしたアンプ出力を保持させることができる。したがって、リセット制御信号が共有される複数の画素列に１つのアンプを配置したエリアA/D変換部を用いるイメージセンサであっても、画素間のMOSFETの閾値のばらつきを抑制することができる。つまり、撮像画像の画質の低減を抑制することができる。
なお、接続部は、接続制御部から供給される制御信号に基づいて、比較部の出力と単位画素のフローティングディフュージョン（FD）とを接続したり切断したりするスイッチとして駆動するMOSFETを有するようにしてもよい。このように、接続部は、少ない素子で実現することができ、回路規模の増大を抑制することができる。
また、接続部は、接続制御部の制御に従って、比較部の出力と、単位画素のフローティングディフュージョン（FD）に接続されるリセットトランジスタとを接続若しくは切断するようにしてもよい。つまり、比較部の出力をフローティングディフュージョン（FD）のリセットレベルとしてフィードバックさせるようにしてもよい。
また、接続部は、複数の単位画素が行列状に配置される画素アレイに対して、単位画素の列毎に設けられるようにしてもよい。このような構成とすることにより、リセット制御線が単位画素の行毎に設けられる場合においても、各列の単位画素のフローティングディフュージョン（FD）にアンプ出力（リセットレベル）を保持させることができる。したがって、アンプが単位画素の複数列で共有される場合であっても、撮像画像の画質の低減を抑制することができる。
もちろん、画素アレイにおいて、その画素アレイの一部の単位画素からなる単位画素ユニットが複数形成される場合に、接続部が、各単位画素ユニットに対して、単位画素の列毎に設けられるようにしてもよい。つまり、単位画素ユニット毎にアンプが設けられる場合であっても、撮像画像の画質の低減を抑制することができる。
また、接続制御部が、接続部を制御して、比較部の出力と単位画素のフローティングディフュージョン（FD）とを接続することにより、比較部の出力をリセットレベルとしてフローティングディフュージョン（FD）にフィードバックさせ、その後、接続部を制御して、比較部の出力と単位画素のフローティングディフュージョン（FD）とを切断することにより、フローティングディフュージョンにリセットレベルを保持させるようにしてもよい。
さらに、単位画素の行毎にリセットトランジスタの動作を制御するリセット制御部をさらに備えるようにしてもよい。そして、リセット制御部が、画素アレイの処理対象の単位画素の行のリセットトランジスタを接続させ、接続制御部が、その後、接続部を制御して、比較部の出力と単位画素の各列のフローティングディフュージョン（FD）とを順次接続することにより、比較部の出力をリセットレベルとして単位画素の各列のフローティングディフュージョン（FD）に順次フィードバックさせ、その後、接続部を制御して、比較部の出力と単位画素のフローティングディフュージョン（FD）とを切断することにより、フローティングディフュージョン（FD）にリセットレベルを保持させ、リセット制御部が、その後、さらに、画素アレイの処理対象の単位画素の行のリセットトランジスタを切断させるようにしてもよい。
なお、単位画素から読み出される信号を伝送する信号線と、比較部の入力との接続を制御する信号線接続制御部と、信号線接続制御部の制御に従って、信号線と比較部の入力とを接続若しくは切断する信号線接続部とをさらに備えるようにしてもよい。
そして、信号線接続部が、複数の単位画素が行列状に配置される画素アレイに対して、単位画素の列毎に設けられるようにしてもよい。
また、信号性接続制御部が、接続制御部が比較部の出力をリセットレベルとしてフローティングディフュージョン（FD）にフィードバックさせる際、当該単位画素の列の信号線接続部を制御して、当該単位画素の列の信号線と比較部の入力とを接続させるようにしてもよい。
また、上述した比較部と、その比較部の比較結果が変化するまでをカウントするカウンタとをさらに備えるようにしてもよい。すなわち、画素から読み出された信号をA/D変換するA/D変換部を設けるようにしてもよい。
そしてその比較部およびカウンタ（すなわち、A/D変換部）が、複数の単位画素が行列状に配置される画素アレイに複数形成される、画素アレイの一部の単位画素からなる単位画素ユニット毎に設けられるようにしてもよい。つまり、所謂エリアA/D変換部を設けるようにしてもよい。
また、複数の前記単位画素からなる単位画素群をさらに備えるようにしてもよい。
その単位画素群が、複数の単位画素が行列状に配置される画素アレイを形成し、接続部が、その画素アレイに対して、単位画素の列毎に設けられるようにしてもよい。
また、その画素アレイにおいて、その画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、接続部が、各単位画素ユニットに対して、単位画素の列毎に設けられるようにしてもよい。
＜イメージセンサ＞
このような本技術を適用した撮像素子の一実施の形態であるイメージセンサの主な構成例を、図１に示す。図１に示されるイメージセンサ１００は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ１００は、CMOS（Complementary Metal Oxide Semiconductor）を用いたCMOSイメージセンサ、CCD（Charge Coupled Device）を用いたCCDイメージセンサ等として構成される。
図１に示されるように、イメージセンサ１００は、画素アレイ１０１、VSL接続部１０２、A/D変換部１０３、水平転送部１０４、FBL接続部１０５、制御部１１０、エリア走査部１１１、VSL接続制御部１１２、A/D変換制御部１１３、水平走査部１１４、およびFBL接続制御部１１５を有する。
画素アレイ１０１は、フォトダイオード等の光電変換素子を有する画素構成（単位画素１１１）が平面状または曲面状に配置される画素領域である。
VSL接続部１０２は、VSL接続制御部１１２に制御されて、画素アレイ１０１の各単位画素から読み出された信号を伝送する垂直信号線（VSL）とA/D変換部１０３とを接続したり、切断したりする。
A/D変換部１０３は、A/D変換制御部１１３に制御されて、画素アレイ１０１の各単位画素から読み出され、垂直信号線（VSL）を介して伝送されるアナログ信号をA/D変換し、そのデジタルデータを水平転送部１０４に出力する。
水平転送部１０４は、水平走査部１１４に制御されて、A/D変換部１０３から供給されるデジタルデータを転送し、例えば、後段の処理部やイメージセンサ１００の外部等に出力する。
FBL接続部１０５は、FBL接続制御部１１５に制御されて、A/D変換部１０３が有するアンプ（後述する比較部）の出力と画素アレイ１０１の単位画素のフローティングディフュージョン（FD）とを接続したり、切断したりする。
制御部１１０は、エリア走査部１１１乃至FBL接続制御部１１５を制御することにより、イメージセンサ１００全体の動作（各部の動作）を制御する。
エリア走査部１１１は、制御部１１０に制御されて、画素アレイ１０１の各単位画素のトランジスタの動作を制御する。VSL接続制御部１１２は、制御部１１０に制御されて、VSL接続部１０２を構成する各部の動作を制御する。A/D変換制御部１１３は、制御部１１０に制御されて、A/D変換部１０３を構成する各部の動作を制御する。水平走査部１１４は、制御部１１０に制御されて、水平転送部１０４を構成する各部の動作を制御する。FBL接続制御部１１５は、制御部１１０に制御されて、FBL接続部１０５を構成する各部の動作を制御する。
＜画素アレイ＞
画素アレイ１０１の構成例を図２に示す。図２に示されるように、画素アレイ１０１は、フォトダイオード等の光電変換素子を有する画素構成（単位画素１２１）がアレイ状に配置された領域である。図中、単位画素１２１の水平方向の並びが行を示し、垂直方向の並びが列を示す。
各単位画素１２１は、被写体からの光を受光し、その入射光を光電変換して電荷を蓄積し、所定のタイミングにおいて、その電荷を画素信号として出力する。
また、図２に示されるように、画素アレイ１０１には、複数の単位画素１２１からなる画素ユニット１２０が複数形成される。つまり、画素ユニット１２０は、画素アレイ１０１からなる画素領域を複数に分割する部分領域に含まれる単位画素群である。画素ユニット１２０のサイズ（画素ユニット１２０に含まれる単位画素１２１の数）や形状は任意である。なお、各画素ユニット１２０のサイズ（単位画素１２１の数）や形状が互いに同一でなくてもよい。
例えば、図２の場合、画素ユニット１２０は、4x4（４行４列）の単位画素１２１により構成されているが、1x8、2x2、2x4、4x2、4x8、8x4、8x8、8x1、16x16等の単位画素１２１により構成されるようにしてもよい。もちろん、画素ユニット１２０のサイズは個の例に限らない。また、図２においては、画素ユニット１２０を１つのみ示しているが、実際には、画素ユニット１２０は、画素アレイ１０１全体に形成される。つまり、各単位画素１２１は、いずれかの画素ユニット１２０に属する。
また、図２においては、各単位画素１２１が互いに同じ大きさの正方形として示されているが、各単位画素１２１のサイズや形状は任意であり、正方形で無くてもよいし、互いに同一のサイズおよび形状でなくてもよい。
＜単位画素構成＞
図３は、単位画素１２１の回路構成の主な構成の例を示す図である。図３に示される例の場合、単位画素１２１は、フォトダイオード（PD）１３１、転送トランジスタ１３２、リセットトランジスタ１３３、増幅トランジスタ１３４、およびセレクトトランジスタ１３５を有する。
フォトダイオード（PD）１３１は、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード（PD）１３１のアノード電極は画素領域のグランド（画素グランド）に接続され、カソード電極は転送トランジスタ１３２を介してフローティングディフュージョン（FD）に接続される。もちろん、フォトダイオード（PD）１３１のカソード電極が画素領域の電源（画素電源）に接続され、アノード電極が転送トランジスタ１３２を介してフローティングディフュージョン（FD）に接続され、光電荷を光正孔として読み出す方式としてもよい。
転送トランジスタ１３２は、フォトダイオード（PD）１３１からの光電荷の読み出しを制御する。転送トランジスタ１３２は、ドレイン電極がフローティングディフュージョンに接続され、ソース電極がフォトダイオード（PD）１３１のカソード電極に接続される。また、転送トランジスタ１３２のゲート電極には、エリア走査部１１１（図１）から供給される転送制御信号を伝送する転送制御線（TRG）が接続される。転送制御線（TRG）（すなわち、転送トランジスタ１３２のゲート電位）がオフ状態のとき、フォトダイオード（PD）１３１からの光電荷の転送が行われない（フォトダイオード（PD）１３１において光電荷が蓄積される）。転送制御線（TRG）（すなわち、転送トランジスタ１３２のゲート電位）がオン状態のとき、フォトダイオード（PD）１３１に蓄積された光電荷がフローティングディフュージョン（FD）に転送される。
リセットトランジスタ１３３は、フローティングディフュージョン（FD）の電位をリセットする。リセットトランジスタ１３３は、ソース電極がフローティングディフュージョン（FD）に接続される。また、リセットトランジスタ１３３のゲート電極には、エリア走査部１１１（図１）から供給されるリセット制御信号を伝送するリセット制御線（RST）が接続される。そして、リセットトランジスタ１３３のドレイン電極には、A/D変換部１０３を構成するアンプ（比較部）の出力信号をFBL接続部１０５を介して伝送するフィードバック信号線（FBL）が接続される。リセット制御信号（RST）（すなわち、リセットトランジスタ１３３のゲート電位）がオフ状態のとき、フローティングディフュージョン（FD）はフィードバック信号線（FBL）と切り離されている。つまり、フローティングディフュージョン（FD）には、A/D変換部１０３のアンプ出力（比較部の出力）がフィードバックされない。リセット制御信号（RST）（すなわち、リセットトランジスタ１３３のゲート電位）がオン状態のとき、フローティングディフュージョン（FD）にA/D変換部１０３のアンプ出力（比較部の出力）が供給可能となり、アンプ出力（電位）を用いたフローティングディフュージョン（FD）のリセットを行うことができる。
増幅トランジスタ１３４は、フローティングディフュージョン（FD）の電位変化を増幅し、電気信号（アナログ信号）として出力する。増幅トランジスタ１３４は、ゲート電極がフローティングディフュージョン（FD）に接続され、ドレイン電極がソースフォロワ電源電圧に接続され、ソース電極がセレクトトランジスタ１３５のドレイン電極に接続されている。例えば、増幅トランジスタ１３４は、リセットトランジスタ１３３によってリセットされたフローティングディフュージョン（FD）の電位をリセット信号（リセットレベル）としてセレクトトランジスタ１３５に出力する。また、増幅トランジスタ１３４は、転送トランジスタ１３２によって光電荷が転送されたフローティングディフュージョン（FD）の電位を光蓄積信号（信号レベル）としてセレクトトランジスタ１３５に出力する。
セレクトトランジスタ１３５は、増幅トランジスタ１３４から供給される電気信号の垂直信号線VSL（すなわち、A/D変換部１０３）への出力を制御する。セレクトトランジスタ１３５は、ドレイン電極が増幅トランジスタ１３４のソース電極に接続され、ソース電極が垂直信号線VSLに接続されている。また、セレクトトランジスタ１３５のゲート電極には、エリア走査部１１１（図１）から供給されるセレクト制御信号を伝送するセレクト制御線（SEL）が接続される。セレクト制御信号（SEL）（すなわち、セレクトトランジスタ１３５のゲート電位）がオフ状態のとき、増幅トランジスタ１３４と垂直信号線VSLは電気的に切り離されている。したがって、この状態のとき、当該単位画素１２１からリセット信号や画素信号等が出力されない。セレクト制御信号（SEL）（すなわち、セレクトトランジスタ１３５のゲート電位）がオン状態のとき、当該単位画素１２１が選択状態となる。つまり、増幅トランジスタ１３４と垂直信号線VSLが電気的に接続され、増幅トランジスタ１３４から出力される信号が、当該単位画素１２１の画素信号として、垂直信号線VSLに供給される。すなわち、当該単位画素１２１からリセット信号や画素信号等が読み出される。
＜VSL接続部、A/D変換部、FBL接続部＞
図４は、VSL接続部１０２、A/D変換部１０３、およびFBL接続部１０５の主な構成例を示すブロック図である。なお、以下においては、画素アレイ１０１にＮ（Ｎは任意の自然数）個の画素ユニット１２０が形成されているものとして説明する。
図４に示されるように、VSL接続部１０２は、エリアVSL接続部１４２−１乃至エリアVSL接続部１４２−Ｎを有する。エリアVSL接続部１４２−１乃至エリアVSL接続部１４２−Ｎを互いに区別して説明する必要が無い場合、エリアVSL接続部１４２と称する。
同様に、A/D変換部１０３は、エリアA/D変換部１４３−１乃至エリアA/D変換部１４３−Ｎを有する。エリアA/D変換部１４３−１乃至エリアA/D変換部１４３−Ｎを互いに区別して説明する必要が無い場合、エリアA/D変換部１４３と称する。なお、A/D変換部１０３は、さらに、基準電圧としてランプ波を生成するD/A変換部（DAC）１４４を有する。このD/A変換部（DAC）１４４は、その生成したランプ波を基準電圧として各エリアA/D変換部１４３に供給する。
また、同様に、FBL接続部１０５は、エリアFBL接続部１４１−１乃至エリアFBL接続部１４１−Ｎを有する。エリアFBL接続部１４１−１乃至エリアFBL接続部１４１−Ｎを互いに区別して説明する必要が無い場合、エリアFBL接続部１４１と称する。
エリアVSL接続部１４２−１乃至エリアVSL接続部１４２−Ｎ、エリアA/D変換部１４３−１乃至エリアA/D変換部１４３−Ｎ、並びに、エリアFBL接続部１４１−１乃至エリアFBL接続部１４１−Ｎは、それぞれ、画素アレイ１０１の互いに異なる画素ユニット１２０（画素ユニット１２０−１乃至画素ユニット１２０−Ｎ）に対応づけられており、自身が対応する画素ユニット１２０についての処理を行う。
つまり、画素アレイの各画素ユニット１２０の垂直信号線（VSL）は、自身に対応するエリアVSL接続部１４２を介して、自身に対応するエリアA/D変換部１４３に接続される。また、各エリアA/D変換部１４３のフィードバック信号線（FBL）は、自身に対応するエリアFBL接続部１４１を介して、自身に対応する画素ユニット１２０に接続される。
各エリアFBL接続部１４１は、FBL接続制御部１１５（図１）の制御に従って、自身が対応するエリアA/D変換部１４３が有するアンプ（後述する比較部）の出力を伝送するフィードバック線（FBL）と画素アレイ１０１の自身が対応する画素ユニット１２０の単位画素１２１のフローティングディフュージョン（FD）とを接続したり、切断したりする。
各エリアVSL接続部１４２は、VSL接続制御部１１２（図１）の制御に従って、画素アレイ１０１の自身が対応する画素ユニット１２０の単位画素１２１の垂直信号線（VSL）と、自身が対応するエリアA/D変換部１４３とを接続したり、切断したりする。
各エリアA/D変換部１４３は、A/D変換制御部１１３（図１）の制御に従って、垂直信号線（VSL）を介して伝送される、自身が対応する画素ユニット１２０の単位画素１２１から読み出された信号の信号レベルを、D/A変換部（DAC）１４４から供給されるランプ波（基準電圧）とを比較する。各エリアA/D変換部１４３は、その比較結果をデジタルデータとして水平転送部１０４に供給する。また、各エリアA/D変換部１４３は、その比較結果を、自身が対応するエリアFBL接続部１４１−１を介して、自身が対応する画素ユニット１２０の単位画素１２１のフローティングディフュージョン（FD）に供給する。
例えば、エリアFBL接続部１４１−１、エリアVSL接続部１４２−１、およびエリアA/D変換部１４３−１は、画素ユニット１２０−１（図示せず）について処理を行う。また、例えば、エリアFBL接続部１４１−２、エリアVSL接続部１４２−２、およびエリアA/D変換部１４３−２は、画素ユニット１２０−２（図示せず）について処理を行う。同様に、例えば、エリアFBL接続部１４１−Ｎ、エリアVSL接続部１４２−Ｎ、およびエリアA/D変換部１４３−Ｎは、画素ユニット１２０−Ｎ（図示せず）について処理を行う。
以上のように、画素アレイ１０１やその読み出し回路は、画素ユニット１２０毎に構成されており、画素ユニット１２０毎に並行して処理が行われる。
＜基板構成＞
図１に示されるようなイメージセンサ１００の構成は、例えば、図５に示されるように単数の半導体基板に形成されるようにしてもよい。つまり、A/D変換部１０３等の読み出し回路を、画素アレイ１０１（すなわち、画素領域の構成）と同一の半導体基板に形成するようにしてもよい。なお、図５においては、VSL接続部１０２やFBL接続部１０５等、図１に示されるその他の構成の図示を省略しているが、実際には、これらの構成も同一の半導体基板に形成される。もちろん、図１に示される以外の構成が、その同一の半導体基板に形成されるようにしてもよい。
また、イメージセンサ１００は、例えば、図６に示されるように、互いに重畳される２枚の半導体基板（積層チップ（画素基板１５１および回路基板１５２））に、その回路構成が形成されるようにしてもよい。
つまり、図１に示されるようなイメージセンサ１００の構成が、複数の半導体基板に形成されるようにしてもよい。例えば、イメージセンサ１００が、例えば図６に示されるように、互いに重畳される２枚の半導体基板（積層チップ（画素基板１５１および回路基板１５２））を有し、それらの半導体基板に、図１に示されるような回路構成が形成されるようにしてもよい。
例えば、画素基板１５１には、画素領域（すなわち、画素アレイ１０１）が形成され、回路基板１５２には、A/D変換部１０３等の読み出し回路が形成されるようにしてもよい。図６の例の場合、Ｎ個の画素ユニット１２０（画素ユニット１２０−１乃至画素ユニット１２０−Ｎ）が形成される。回路基板１５２には、各画素ユニット１２０に対応するエリアA/D変換部１４３が形成される。なお、図６においては、VSL接続部１０２やFBL接続部１０５等、図１に示されるその他の構成の図示を省略しているが、実際には、これらの構成も、画素基板１５１または回路基板１５２に形成される。これらの構成が画素基板１５１または回路基板１５２のどちらに形成されるようにしてもよいが、できるだけ多くの構成を回路基板１５２に形成するようにすることにより、画素基板１５１において画素領域（画素アレイ１０１）をより広く形成することができる。これにより画素の感度を向上させることができる。
つまり、例えば、FBL接続制御部１１５、FBL接続部１０５、並びに、後述する比較部１７１およびカウンタ１７２が、画素アレイ１０１が形成される画素基板１５１と異なる回路基板１５２に形成されるようにしてもよい。
また、画素基板１５１と回路基板１５２とは、互いに同一の大きさでなくてもよいし、同一の形状でなくてもよいし、互いに重畳していない部分が存在してもよい。ただし、画素ユニット１２０とそれに対応するエリアA/D変換部１４３等の読み出し回路との距離ができるだけ近くなるように配置することにより、配線距離をより短くすることができる。これにより、配線や素子のレイアウトがより容易になる。また、コストの増大をより抑制することができる。
また、図６の例のように単位画素１２１の複数行、複数列からなる画素ユニット１２０毎にA/D変換部（エリアA/D変換部１４３）を設けることにより、基板間の接続(マイクロバンプやTSVなど)数を１つまたは数個に抑えることができる。したがって接続に必要な面積を画素ピッチに合わせる必要はなく、また接続数が少ないため歩留りの向上を期待することができる。
なお、この半導体基板（積層チップ）の数（層数）は任意であり、３層以上であってもよい。その場合、FBL接続部１０５を、画素アレイ１０１乃至水平転送部１０４とは異なる半導体基板に形成するようにしてもよい。また、FBL接続制御部１１５をFBL接続部１０５と同一の半導体基板に形成するようにしてもよい。また、VSL接続部１０２やVSL接続制御部１１２を、FBL接続部１０５と同一の半導体基板に形成するようにしてもよい。また、A/D変換部１０３やA/D変換制御部１１３を、FBL接続部１０５と同一の半導体基板に形成するようにしてもよい。さらに、水平転送部１０４や水平走査部１１４もFBL接続部１０５と同一の半導体基板に形成するようにしてもよい。また、画素アレイ１０１やエリア走査部１１１をFBL接続部１０５と同一の半導体基板に形成するようにしてもよい。また、制御部１１０をFBL接続部１０５と同一の半導体基板に形成するようにしてもよい。
すなわち、FBL接続部１０５は、図１に示されるその他の構成のいずれと同一の半導体基板に形成されるようにしてもよいし、それらとは異なる半導体基板に形成されるようにしてもよい。
＜画素ユニット単位構成＞
図７は、１画素ユニット分の画素アレイ１０１の構成と、その画素ユニット１２０に対応する読み出し回路の構成の例を示す図である。
図７の例では、画素ユニット１２０は、２行４列の単位画素１２１（単位画素１２１−１１、単位画素１２１−２１、単位画素１２１−３１、単位画素１２１−４１、単位画素１２１−１２、単位画素１２１−２２、単位画素１２１−３２、および単位画素１２１−４２）により構成される。上述したように画素ユニット１２０の単位画素数は任意であるが、以下においては、この例を用いて説明する。
各単位画素１２１は、図３を参照して説明した例のような構成を有する。エリア走査部１１１と各単位画素１２１とが転送制御線（TRG）、リセット制御線（RST）、およびセレクト制御線（SEL）を介して接続される。これらの制御線は単位画素の行毎に配線されている。例えば、単位画素１２１−１１乃至単位画素１２１−４１は、転送制御線（TRG1）、リセット制御線（RST1）、およびセレクト制御線（SEL1）に接続されている。また、例えば、単位画素１２１−１２乃至単位画素１２１−４２は、転送制御線（TRG2）、リセット制御線（RST2）、およびセレクト制御線（SEL2）に接続されている。
エリア走査部１１１は、転送制御信号（TRG1）を、転送制御線（TRG1）を介して単位画素１２１−１１乃至単位画素１２１−４１の転送トランジスタ１３２のゲート電極に供給する。同様に、エリア走査部１１１は、転送制御信号（TRG2）を、転送制御線（TRG2）を介して単位画素１２１−１２乃至単位画素１２１−４２の転送トランジスタ１３２のゲート電極に供給する。
また、エリア走査部１１１は、リセット制御信号（RST1）を、リセット制御線（RST1）を介して単位画素１２１−１１乃至単位画素１２１−４１のリセットトランジスタ１３３のゲート電極に供給する。同様に、エリア走査部１１１は、リセット制御信号（RST2）を、リセット制御線（RST2）を介して単位画素１２１−１２乃至単位画素１２１−４２のリセットトランジスタ１３３のゲート電極に供給する。
さらに、エリア走査部１１１は、セレクト制御信号（SEL1）を、セレクト制御線（SEL1）を介して単位画素１２１−１１乃至単位画素１２１−４１のセレクトトランジスタ１３５のゲート電極に供給する。同様に、エリア走査部１１１は、セレクト制御信号（SEL2）を、セレクト制御線（SEL2）を介して単位画素１２１−１２乃至単位画素１２１−４２のセレクトトランジスタ１３５のゲート電極に供給する。
また、図７に示されるように、イメージセンサ１００は、エリアVSL接続部１４２（図４）の構成として、VSLスイッチ１６１−１乃至VSLスイッチ１６１−４を有する。VSLスイッチ１６１−１乃至VSLスイッチ１６１−４を互いに区別して説明する必要が無い場合、VSLスイッチ１６１と称する。VSLスイッチ１６１の構成は任意であるが、例えば、MOSFETにより構成される。その場合、ゲート電極にVSL接続制御部１１２からVSL接続制御信号（VSL）が供給される。VSLスイッチ１６１は、そのVSL接続制御信号（VSL）の値に基づいて、単位画素１２１に接続される垂直信号線（VSL）と、後述する比較部１７１の入力に接続される垂直信号線（VSL）とを接続したり、切断したりする。
図７の例の場合、VSLスイッチ１６１は、単位画素１２１の列毎に設けられている。つまり、VSLスイッチ１６１−１は、単位画素１２１−１１および単位画素１２１−１２と、比較部１７１の入力（より具体的にはキャパシタ１８２）との間を結ぶ垂直信号線（VSL1）に形成される。VSLスイッチ１６１−１のゲート電極には、VSL接続制御部１１２からVSL接続制御信号（VSL1）が供給される。例えば、VSL接続制御信号（VSL1）がオンの場合、VSLスイッチ１６１−１は、単位画素１２１−１１または単位画素１２１−１２の内、エリア走査部１１１により選択された方（セレクト制御信号（SEL）がオンとされた方）の増幅トランジスタ１３４のソース電極と、キャパシタ１８２とを接続する。逆に、VSL接続制御信号（VSL1）がオフの場合、VSLスイッチ１６１−１は、それらの接続を切断する。
VSLスイッチ１６１−２は、単位画素１２１−２１および単位画素１２１−２２と、比較部１７１の入力（より具体的にはキャパシタ１８２）との間を結ぶ垂直信号線（VSL2）に形成される。VSLスイッチ１６１−２のゲート電極には、VSL接続制御部１１２からVSL接続制御信号（VSL2）が供給される。例えば、VSL接続制御信号（VSL2）がオンの場合、VSLスイッチ１６１−２は、単位画素１２１−２１または単位画素１２１−２２の内、エリア走査部１１１により選択された方（セレクト制御信号（SEL）がオンとされた方）の増幅トランジスタ１３４のソース電極と、キャパシタ１８２とを接続する。逆に、VSL接続制御信号（VSL2）がオフの場合、VSLスイッチ１６１−２は、それらの接続を切断する。
VSLスイッチ１６１−３は、単位画素１２１−３１および単位画素１２１−３２と、比較部１７１の入力（より具体的にはキャパシタ１８２）との間を結ぶ垂直信号線（VSL3）に形成される。VSLスイッチ１６１−３のゲート電極には、VSL接続制御部１１２からVSL接続制御信号（VSL3）が供給される。例えば、VSL接続制御信号（VSL3）がオンの場合、VSLスイッチ１６１−３は、単位画素１２１−３１または単位画素１２１−３２の内、エリア走査部１１１により選択された方（セレクト制御信号（SEL）がオンとされた方）の増幅トランジスタ１３４のソース電極と、キャパシタ１８２とを接続する。逆に、VSL接続制御信号（VSL3）がオフの場合、VSLスイッチ１６１−３は、それらの接続を切断する。
VSLスイッチ１６１−４は、単位画素１２１−４１および単位画素１２１−４２と、比較部１７１の入力（より具体的にはキャパシタ１８２）との間を結ぶ垂直信号線（VSL4）に形成される。VSLスイッチ１６１−４のゲート電極には、VSL接続制御部１１２からVSL接続制御信号（VSL4）が供給される。例えば、VSL接続制御信号（VSL4）がオンの場合、VSLスイッチ１６１−４は、単位画素１２１−４１または単位画素１２１−４２の内、エリア走査部１１１により選択された方（セレクト制御信号（SEL）がオンとされた方）の増幅トランジスタ１３４のソース電極と、キャパシタ１８２とを接続する。逆に、VSL接続制御信号（VSL4）がオフの場合、VSLスイッチ１６１−４は、それらの接続を切断する。
また、図７に示されるように、イメージセンサ１００は、エリアFBL接続部１４１（図４）の構成として、FBLスイッチ１６２−１乃至FBLスイッチ１６２−４を有する。FBLスイッチ１６２−１乃至FBLスイッチ１６２−４を互いに区別して説明する必要が無い場合、FBLスイッチ１６２と称する。FBLスイッチ１６２の構成は任意であるが、例えば、MOSFETにより構成される。その場合、ゲート電極にFBL接続制御部１１５からFBL接続制御信号（FBL）が供給される。FBLスイッチ１６２は、そのFBL接続制御信号（FBL）の値に基づいて、単位画素１２１に接続されるフィードバック線（FBL）と、後述する比較部１７１の出力に接続されるフィードバック線（FBL）とを接続したり、切断したりする。
図７の例の場合、FBLスイッチ１６２は、単位画素１２１の列毎に設けられている。つまり、FBLスイッチ１６２−１は、単位画素１２１−１１および単位画素１２１−１２と、比較部１７１の出力（より具体的にはFBENスイッチ１８８）との間を結ぶフィードバック線（FBL1）に形成される。FBLスイッチ１６２−１のゲート電極には、FBL接続制御部１１５からFBL接続制御信号（FBL1）が供給される。例えば、FBL接続制御信号（FBL1）がオンの場合、FBLスイッチ１６２−１は、単位画素１２１−１１または単位画素１２１−１２の内、エリア走査部１１１により選択された方（セレクト制御信号（SEL）がオンとされた方）のリセットトランジスタ１３３のドレイン電極と、FBENスイッチ１８８とを接続する。逆に、FBL接続制御信号（FBL1）がオフの場合、FBLスイッチ１６２−１は、それらの接続を切断する。
FBLスイッチ１６２−２は、単位画素１２１−２１および単位画素１２１−２２と、比較部１７１の出力（より具体的にはFBENスイッチ１８８）との間を結ぶフィードバック線（FBL2）に形成される。FBLスイッチ１６２−２のゲート電極には、FBL接続制御部１１５からFBL接続制御信号（FBL2）が供給される。例えば、FBL接続制御信号（FBL2）がオンの場合、FBLスイッチ１６２−２は、単位画素１２１−２１または単位画素１２１−２２の内、エリア走査部１１１により選択された方（セレクト制御信号（SEL）がオンとされた方）のリセットトランジスタ１３３のドレイン電極と、FBENスイッチ１８８とを接続する。逆に、FBL接続制御信号（FBL2）がオフの場合、FBLスイッチ１６２−２は、それらの接続を切断する。
FBLスイッチ１６２−３は、単位画素１２１−３１および単位画素１２１−３２と、比較部１７１の出力（より具体的にはFBENスイッチ１８８）との間を結ぶフィードバック線（FBL3）に形成される。FBLスイッチ１６２−３のゲート電極には、FBL接続制御部１１５からFBL接続制御信号（FBL3）が供給される。例えば、FBL接続制御信号（FBL3）がオンの場合、FBLスイッチ１６２−３は、単位画素１２１−３１または単位画素１２１−３２の内、エリア走査部１１１により選択された方（セレクト制御信号（SEL）がオンとされた方）のリセットトランジスタ１３３のドレイン電極と、FBENスイッチ１８８とを接続する。逆に、FBL接続制御信号（FBL3）がオフの場合、FBLスイッチ１６２−３は、それらの接続を切断する。
FBLスイッチ１６２−４は、単位画素１２１−４１および単位画素１２１−４２と、比較部１７１の出力（より具体的にはFBENスイッチ１８８）との間を結ぶフィードバック線（FBL4）に形成される。FBLスイッチ１６２−４のゲート電極には、FBL接続制御部１１５からFBL接続制御信号（FBL4）が供給される。例えば、FBL接続制御信号（FBL4）がオンの場合、FBLスイッチ１６２−４は、単位画素１２１−４１または単位画素１２１−４２の内、エリア走査部１１１により選択された方（セレクト制御信号（SEL）がオンとされた方）のリセットトランジスタ１３３のドレイン電極と、FBENスイッチ１８８とを接続する。逆に、FBL接続制御信号（FBL4）がオフの場合、FBLスイッチ１６２−４は、それらの接続を切断する。
また、図７に示されるように、イメージセンサ１００は、エリアA/D変換部１４３（図４）の構成として、比較部１７１、カウンタ１７２、キャパシタ１８１、キャパシタ１８２、VRSTスイッチ１８３、XOFFLMスイッチ１８４、電流源１８５、AZスイッチ１８６、AZスイッチ１８７、FBENスイッチ１８８、およびVROLスイッチ１８９を有する。
比較部１７１は、単位画素１２１から読み出された信号の信号レベルと、D/A変換部（DAC）１４４が供給する基準電圧（ランプ波）とを比較し、大きい方の値を示す情報（比較結果）を出力する。比較部１７１が有する２入力の一方には、D/A変換部（DAC）１４４から基準電圧（ランプ波）が入力される。また、他方には、画素ユニット１２０のいずれかの単位画素１２１（単位画素１２１−１１乃至単位画素１２１−４２の内、エリア走査部１１１により選択されたもの）から読み出された（垂直信号線（VSL）を介して伝送された）信号が入力される。比較部１７１は、その比較結果をカウンタ１７２に供給する。
カウンタ１７２は、比較部１７１の比較が開始されてから、比較部１７１から供給される比較結果が変化するまでをカウントする。入力される比較結果が変化すると、カウンタ１７２は、そこまでのカウント値（デジタルデータ）を水平転送部１０４（図１）に出力する。このカウント値が、単位画素１２１から読み出された信号の信号レベルを示す。つまり、アナログ信号がデジタルデータに変換される。
なお、以下において、比較部１７１の基準電圧（ランプ波）が入力される入力端子をDAC側の入力端子（またはDAC側入力端子）と称し、単位画素１２１から読み出された信号が入力される入力端子をVSL側の入力端子（またはVSL側入力端子）と称する。
キャパシタ１８１は、例えばオフセット誤差をキャンセルするために、DAC側入力端子の手前に直列接続される容量である。つまり、D/A変換部（DAC）１４４から供給される基準電圧（ランプ波）は、このキャパシタ１８１を介して比較部１７１のDAC側入力端子に入力される。
キャパシタ１８２は、例えばオフセット誤差をキャンセルするために、VSL側入力端子の手前に直列接続される容量である。つまり、単位画素１２１から読み出された信号は、このキャパシタ１８２を介して比較部１７１のVSL側入力端子に入力される。
VRSTスイッチ１８３は、A/D変換制御部１１３の制御に基づいて、所定の電源電位VRSTを比較部１７１のVSL側入力端子に接続させたり、切断させたりする。VRSTスイッチ１８３の構成は任意であるが、例えば、MOSFETにより構成される。その場合、ゲート電極にA/D変換制御部１１３からVRST接続制御信号（VRST）が供給される。
例えば、VRST接続制御信号（VRST）がオンの場合、VRSTスイッチ１８３は、電源電位VRSTとキャパシタ１８２とを接続し、電源電位VRSTを比較部１７１のVSL側入力端子に印加する。逆に、VRST接続制御信号（VRST）がオフの場合、VRSTスイッチ１８３は、それらの接続を切断する。
XOFFLMスイッチ１８４は、A/D変換制御部１１３の制御に基づいて、垂直信号線（VSL）と、負荷として形成される電流源１８５とを接続したり、切断したりする。XOFFLMスイッチ１８４の構成は任意であるが、例えば、MOSFETにより構成される。その場合、ゲート電極にA/D変換制御部１１３からXOFFLM接続制御信号（XOFFLM）が供給される。
AZスイッチ１８６は、A/D変換制御部１１３の制御に基づいて、比較部１７１の出力端子とDAC側入力端子とを接続したり、切断したりする。AZスイッチ１８７は、A/D変換制御部１１３の制御に基づいて、比較部１７１の出力端子とVSL側入力端子とを接続したり、切断したりする。AZスイッチ１８６とAZスイッチ１８７の構成はそれぞれ任意であるが、例えば、MOSFETにより構成される。その場合、それらのゲート電極にA/D変換制御部１１３からAZ接続制御信号（AZ）が供給される。
例えば、オートゼロ（Auto Zero）を実行する場合、A/D変換制御部１１３は、AZ接続制御信号（AZ）をオンにする。これにより、AZスイッチ１８６とAZスイッチ１８７は、比較部１７１の入力と出力とを短絡させる。
FBENスイッチ１８８は、フィードバック線（FBL）に形成され、A/D変換制御部１１３の制御に基づいて、比較部１７１の出力端子とFBLスイッチ１６２とを接続したり、切断したりする。FBENスイッチ１８８の構成はそれぞれ任意であるが、例えば、MOSFETにより構成される。その場合、そのゲート電極にA/D変換制御部１１３からFBEN接続制御信号（FBEN）が供給される。
例えば、FBEN接続制御信号（FBEN）がオンの場合、FBENスイッチ１８８が短絡し、比較部１７１の出力（比較結果）が各FBLスイッチ１６２に供給される。FBLスイッチ１６２が短絡している場合、その比較結果が、そのFBLスイッチ１６２が対応する単位画素列の、エリア走査部１１１に選択された行の単位画素１２１のフローティングディフュージョン（FD）に供給される。逆に、FBEN接続制御信号（FBEN）がオフの場合、FBENスイッチ１８８は、比較部１７１の出力端子とFBLスイッチ１６２との接続を切断する。
VROLスイッチ１８９は、A/D変換制御部１１３の制御に基づいて、所定の電源電位VDDをフィードバック線（FBL）に接続させたり、切断させたりする。VROLスイッチ１８９の構成は任意であるが、例えば、MOSFETにより構成される。その場合、ゲート電極にA/D変換制御部１１３からVROL接続制御信号（VROL）が供給される。
なお、エリア走査部１１１、VSL接続制御部１１２、A/D変換制御部１１３、およびFBL接続制御部１１５は、制御部１１０に制御されて動作する。
イメージセンサ１００は、画素ユニット１２０毎に、このような構成を有する。なお、エリア走査部１１１、VSL接続制御部１１２、A/D変換制御部１１３、FBL接続制御部１１５、およびD/A変換部（DAC）１４４は、画素ユニット１２０毎に設けられるようにし、自身が割り当てられた画素ユニット１２０の構成を制御するようにしてもよいし、複数の画素ユニット１２０に割り当てられ、その複数の画素ユニット１２０の構成を制御するようにしてもよい。例えば、エリア走査部１１１、VSL接続制御部１１２、A/D変換制御部１１３、FBL接続制御部１１５、およびD/A変換部（DAC）１４４がイメージセンサ１００に１つずつ設けられるようにし、それらが全ての画素ユニットの構成を制御するようにしてもよい。
＜撮像制御処理の流れ＞
以上のような構成のイメージセンサ１００が実行する処理の流れについて説明する。図８のフローチャートを参照して、イメージセンサ１００が、例えば撮像画像を得る際等に実行する撮像制御処理の流れの例を図８のフローチャートを参照して説明する。
撮像制御処理が開始されると、制御部１１０は、エリア走査部１１１を制御し、ステップＳ１０１において、未処理の画素ユニット１２０を選択する。
ステップＳ１０２において、制御部１１０は、ステップＳ１０１において選択された画素ユニット１２０について、増幅トランジスタ１３４の閾値のばらつきを抑制するためにフィードバックフェーズ処理を行う。
イメージセンサ１００は、画素信号の読み出しにおいて、相関二重サンプリング（CDS（Correlated Double Sampling））を行う。すなわち、ステップＳ１０３において、制御部１１０は、ステップＳ１０１において選択された画素ユニット１２０について、暗電流ノイズ等を抑制するためにプリセットリードフェーズ処理を行う。
ステップＳ１０４において、制御部１１０は、エリア走査部１１１を制御し、ステップＳ１０１において選択された画素ユニット１２０の各単位画素１２１のフォトダイオード（PD）１３１に蓄積された電荷を、フローティングディフュージョン（FD）に転送させる。
ステップＳ１０５において、制御部１１０は、ステップＳ１０１において選択された画素ユニット１２０について、画素信号を読み出すデータリードフェーズ処理を行う。
ステップＳ１０６において、制御部１１０は、画素アレイ１０１の全ての画素ユニット１２０を処理したか否かを判定する。未処理の画素ユニット１２０が存在すると判定された場合、処理をステップＳ１０１に戻し、それ以降の処理を繰り返す。
また、ステップＳ１０６において、画素アレイ１０１の全ての画素ユニット１２０を処理したと判定された場合、撮像制御処理が終了する。
つまり、図９に示されるように、画素ユニット１２０毎に、フィードバックフェーズ処理（FB phase）、プリセットリードフェーズ処理（PreSet Read phase）、電荷転送（Transfer）、データリードフェーズ処理（Data Read phase）が行われる。
また、図９に示されるように、 フィードバックフェーズ処理（FB phase）、プリセットリードフェーズ処理（PreSet Read phase）、およびデータリードフェーズ処理（Data Read phase）は、それぞれ、画素ユニット１２０内の全ての単位画素１２１について実行される。また、各単位画素についてのそれらの処理の間に、オートゼロ処理(AZ)が実行される。
＜フィードバックフェーズ処理の流れ＞
次に、図１０のフローチャートを参照して、図８のステップＳ１０２において実行されるフィードバックフェーズ処理の流れの例を説明する。上述したように、このフィードバックフェーズ処理は、画素ユニット１２０毎に実行される。
フィードバックフェーズ処理が開始されると、制御部１１０は、エリア走査部１１１を制御し、ステップＳ１２１において、処理対象の画素ユニット１２０の、未処理の単位画素行（単位画素１２１の行）を処理対象として選択する。例えば、エリア走査部１１１は、未だ処理が行われていない単位画素行の中のいずれかの行のセレクト制御信号（SEL）をオンにする。
ステップＳ１２２において、制御部１１０は、エリア走査部１１１を制御し、ステップＳ１２１において選択された処理対象の単位画素行のリセット制御信号（RST）をオンにする。
ステップＳ１２３において、制御部１１０は、A/D変換制御部１１３等を制御し、オートゼロ処理（AZ）を実行させる。例えば、A/D変換制御部１１３は、処理対象の画素ユニット１２０に対応するエリアA/D変換部１４３に対して、AZ接続制御信号（AZ）をオンにする。また、A/D変換制御部１１３は、そのエリアA/D変換部１４３のVRST接続制御信号（VRST）をオンにする。
ステップＳ１２４において、制御部１１０は、VSL接続制御部１１２を制御し、未処理の単位画素列（単位画素１２１の列）を処理対象として選択する。例えば、VSL接続制御部１１２は、処理対象の画素ユニット１２０のいずれかのVSL接続制御信号（VSL）をオンにする。これにより、処理対象の単位画素行の内の１つの単位画素１２１が処理対象として選択される。
ステップＳ１２５において、制御部１１０は、A/D変換制御部１１３やFBL接続制御部１１５を制御し、比較部１７１の出力を処理対象の単位画素１２１にリセットレベルとしてフィードバックさせ、それを用いて、フローティングディフュージョン（FD）をリセットさせる。例えば、A/D変換制御部１１３は、FBEN接続制御信号（FBEN）をオンにする。また、FBL接続制御部１１５は、VSL接続制御信号（VSL）がオンにされた列のFBL接続制御信号（FBL）をオンにする。
ステップＳ１２６において、制御部１１０は、VSL接続制御部１１２、A/D変換制御部１１３、FBL接続制御部１１５を制御し、処理対象の単位画素１２１のフローティングディフュージョン（FD）にリセットレベルを保持させる。例えば、VSL接続制御部１１２は、ステップＳ１２４においてオンにしたVSL接続制御信号（VSL）をオフにする。また、例えば、A/D変換制御部１１３は、ステップＳ１２５においてオンにしたFBEN接続制御信号（FBEN）をオフにする。さらに、例えば、FBL接続制御部１１５は、ステップＳ１２５においてオンにしたFBL接続制御信号（FBL）をオフにする。
ステップＳ１２７において、制御部１１０は、処理対象の画素ユニット１２０の、処理対象の単位画素行の全ての単位画素列を処理したか否かを判定する。未処理の単位画素列が存在すると判定された場合、処理はステップＳ１２３に戻り、それ以降の処理が繰り返される。また、ステップＳ１２７において、処理対象の単位画素行の全ての単位画素列が処理されたと判定された場合、処理はステップＳ１２８に進む。
つまり、ステップＳ１２３乃至ステップＳ１２７の各処理が、処理対象の画素ユニット１２０の、処理対象の単位画素行の全ての単位画素１２１について実行される。そして１単位画素行が処理されると、次の単位画素行に処理が進む。
ステップＳ１２８において、制御部１１０は、エリア走査部１１１を制御し、ステップＳ１２１において行われた処理対象行の選択を解除する。例えば、エリア走査部１１１は、ステップＳ１２１においてオンにされたセレクト制御信号（SEL）をオフにする。
ステップＳ１２９において、制御部１１０は、エリア走査部１１１を制御し、ステップＳ１２２においてオンにされたリセット制御信号（RST）をオフにする。
ステップＳ１３０において、制御部１１０は、処理対象の画素ユニット１２０について、全ての単位画素行を処理したか否かを判定する。未処理の単位画素行が存在すると判定された場合、処理はステップＳ１２１に戻り、それ以降の処理が繰り返される。また、ステップＳ１３０において、処理対象の画素ユニット１２０の全ての単位画素行（つまり、処理対象の画素ユニット１２０の全ての単位画素１２１）が処理されたと判定された場合、フィードバックフェーズ処理が終了し、処理は、図８に戻る。
つまり、ステップＳ１２１乃至ステップＳ１３０の各処理が、処理対象の画素ユニット１２０の各単位画素行について行われる。そして全ての単位画素行が処理されると、次のフェーズ（プリセットリードフェーズ処理）に処理が進む。
＜フィードバックフェーズのタイミングチャート＞
図１１は、画素ユニット１２０の上の単位画素行に対するフィードバックフェーズ処理の流れの例を示すタイミングチャートである。
この場合、図１１に示されるように、セレクト制御信号（ΦSEL1）がオンにされ（ステップＳ１２１）、リセット制御信号（ΦRST1）がオンにされる（ステップＳ１２２）。
その後、時刻T1においてオートゼロ処理（AZ）が行われる（ステップＳ１２３）。その際、AZ接続制御信号（ΦAZ）と、VRST接続制御信号（ΦVRST）とがオンにされる。
これにより、図１２に示されるように、比較部１７１の入力と出力が短絡され、垂直信号線（VSL）のVSLスイッチ１６１とキャパシタ１８２との間には、電源電位VRSTが印加される。
時刻T2において、単位画素１２１−１１に対する処理が行われる（ステップＳ１２４乃至ステップＳ１２６）。その際、FBEN接続制御信号（ΦFBEN）がオンにされ、さらに、単位画素１２１−１１に対応するVSL接続制御信号（ΦVSL1）とFBL接続制御信号（ΦFBL1）とがオンにされる。
これにより、図１３に示されるように、比較部１７１の出力が単位画素１２１−１１のフローティングディフュージョン（FD）にリセットレベルとしてフィードバックされる。また、そのリセットレベルが読み出され、比較部１７１のVSL側入力端子に供給される。
このとき、単位画素１２１−１１から読み出される信号の信号レベルは、VRST＋ΔVOUT＊GSFと表すことができる。また、比較部１７１の出力（比較結果）の信号レベルVOUTは、以下の式（１）で表すことができる。
VOUT＝VRST＋Vgs(amp)＋ΔVOUT ・・・（１）
ΔVOUTは、比較部１７１の出力（比較結果）の信号レベルVOUTの誤差を示し、以下の式（２）のように求めることができる。
ΔVOUT＝ΔVth／(1＋GSF×GCM) ・・・（２）
例えば、増幅トランジスタ１３４の閾値電圧Vthの誤差ΔVthが100[mV]であり、GCMが30であり、GSFが0.85であるとすると、ΔVOUTは、3.8[mV]である。
その後、FBEN接続制御信号（ΦFBEN）、VSL接続制御信号（ΦVSL1）、およびFBL接続制御信号（ΦFBL1）がオフにされる。特に、FBL接続制御信号（ΦFBL1）がオフにされることにより、図１４に示されるように、単位画素１２１−１１のフローティングディフュージョン（FD）、並びに、そのフローティングディフュージョン（FD）からFBLスイッチ１６２−１までのフィードバック線（FBL1）に、電位[VOUT+ΔVnoise(FBL1)]がリセットレベルとして保持される。このΔVnoise(FBL1)には、FBLスイッチ１６２−１のフィードスルーとkTCノイズとが含まれる。以下において、特に各FBLスイッチ１６２（フィードバック線（FBL））を区別して説明する必要が無い場合、ΔVnoise(FBL)と称する。換言するに、ΔVnoise(FBLn)は、n番目のフィードバック線（FBLn）に対応する電位であり、FBLスイッチ１６２−ｎのフィードスルーとkTCノイズとを含む。そして、ΔVnoise(FBL)を用いた説明は、いずれのΔVnoise(FBLn)にも適用することができる。
次に、単位画素１２１−２１に対して同様の処理が繰り返される。すなわち、まず、時刻T3においてオートゼロ処理（AZ）が、時刻T1の場合と同様に行われる。
これにより、図１４に示されるように、比較部１７１の入力と出力が短絡され、垂直信号線（VSL）のVSLスイッチ１６１とキャパシタ１８２との間には、電源電位VRSTが印加される。
次に、時刻T4において、単位画素１２１−２１に対する処理が行われる（ステップＳ１２４乃至ステップＳ１２６）。その際、FBEN接続制御信号（ΦFBEN）がオンにされ、さらに、単位画素１２１−２１に対応するVSL接続制御信号（ΦVSL2）とFBL接続制御信号（ΦFBL2）とがオンにされる。
これにより、図１５に示されるように、比較部１７１の出力が単位画素１２１−２１のフローティングディフュージョン（FD）にリセットレベルとしてフィードバックされる。また、そのリセットレベルが読み出され、比較部１７１のVSL側入力端子に供給される。
さらに、時刻T5乃至時刻T8において、単位画素１２１−３１および単位画素１２１−４１のそれぞれに対して同様の処理が繰り返される。図１６は、時刻T8の状態を示す。この時、単位画素１２１−４１のフローティングディフュージョン（FD）に比較部１７１の出力VOUT（すなわち、電位[VRST＋Vgs(amp)＋ΔVOUT]）がフィードバックされている。なお、単位画素１２１−１１乃至単位画素１２１−３１のそれぞれにおいて、フローティングディフュージョン（FD）、並びに、そのフローティングディフュージョン（FD）からFBLスイッチ１６２までのフィードバック線（FBL）に、電位[VOUT+ΔVnoise(FBL)]がリセットレベルとして保持されている。このΔVnoise(FBL)の値は、上述したようにFBLスイッチ１６２のフィードスルーやkTCノイズを含むので、単位画素１２１（フィードバック線（FBL））毎に独立している。つまり、各単位画素１２１（フィードバック線（FBL））には、その単位画素（フィードバック線（FBL））に対応するFBLスイッチ１６２に応じた値の電位[VOUT+ΔVnoise(FBL)]が保持される。
単位画素１２１−４１についても、この後、FBL接続制御信号（ΦFBL1）がオフにされることにより（FBLスイッチ１６２−４がオフされることにより）、フローティングディフュージョン（FD）、並びに、そのフローティングディフュージョン（FD）からFBLスイッチ１６２−４までのフィードバック線（FBL4）に、電位[VOUT+ΔVnoise(FBL4)]がリセットレベルとして保持される。
このようにして、単位画素１２１−１１乃至単位画素１２１−４１のそれぞれにおいて、フローティングディフュージョン（FD）、並びに、そのフローティングディフュージョン（FD）からFBLスイッチ１６２までのフィードバック線（FBL）に、電位[VOUT+ΔV noise(FBL)]がリセットレベルとして保持される。
以上のように、処理対象行の全ての単位画素１２１に比較部１７１の出力がフィードバックされると、リセット制御信号（ΦRST1）がオフにされる（時刻T9、ステップＳ１２９）。これにより、単位画素１２１−１１乃至単位画素１２１−４１の各フローティングディフュージョン（FD）がリセットされる。
これにより、図１７に示されるように、各単位画素１２１のリセットトランジスタ１３３がオフ状態になり、単位画素１２１−１１乃至単位画素１２１−４１の各フローティングディフュージョン（FD）に電位[VOUT+ΔVnoise(FBL)+ΔVnoise(RST)]が保持される。このΔVnoise(RST)には、リセットトランジスタ１３３のフィードスルーとkTCノイズが含まれる。したがって、このΔVnoise(RST)の値も、単位画素１２１（フィードバック線（FBL））毎に独立している。つまり、各単位画素１２１のフローティングディフュージョン（FD）には、その単位画素（フィードバック線（FBL））に対応するFBLスイッチ１６２やリセットトランジスタ１３３に応じた値の電位[VOUT+ΔVnoise(FBL)+ΔVnoise(RST)]が保持される。これにより、単位画素１２１間の増幅トランジスタ１３４の閾値電圧Vthのばらつきが低減される。
図１８は、画素ユニット１２０の下の単位画素行に対するフィードバックフェーズ処理の流れの例を示すタイミングチャートである。
この場合、図１８に示されるように、セレクト制御信号（SEL2）がオンにされ（ステップＳ１２１）、リセット制御信号（RST2）がオンにされる（ステップＳ１２２）。つまり、単位画素１２１−１２乃至単位画素１２１−４２の単位画素行が処理対象となる。この場合も、オートゼロ処理や各単位画素１２１に対する処理が、図１１を参照して説明した場合と同様に行われる。
図１９に示されるように、時刻T11においてオートゼロ処理が行われる際、それより前に処理が行われた単位画素１２１−１１乃至単位画素１２１−４１の各フローティングディフュージョン（FD）には、電位[VOUT+ΔVnoise(FBL)+ΔVnoise(RST)]が保持されている。
そして、時刻T11乃至時刻T18の各処理が行われることにより、図２０に示されるように、単位画素１２１−１２乃至単位画素１２１−４２の各フローティングディフュージョン（FD）、並びに、そのフローティングディフュージョン（FD）からFBLスイッチ１６２までのフィードバック線（FBL）に、電位[VOUT+ΔVnoise(FBL)]がリセットレベルとして保持される。
以上のように、処理対象行の全ての単位画素１２１に比較部１７１の出力がフィードバックされると、リセット制御信号（ΦRST2）がオフにされる（時刻T19、ステップＳ１２９）。これにより、単位画素１２１−１２乃至単位画素１２１−４２の各フローティングディフュージョン（FD）がリセットされる。
これにより、図２１に示されるように、各単位画素１２１のリセットトランジスタがオフ状態になり、単位画素１２１−１２乃至単位画素１２１−４２の各フローティングディフュージョン（FD）に電位[VOUT+ΔVnoise(FBL)+ΔVnoise(RST)]が保持される。これにより、単位画素１２１間の増幅トランジスタの閾値電圧Vthのばらつきが低減される。
したがって、イメージセンサ１００は、画素間の増幅トランジスタ１３４の閾値電圧Vthのばらつきを抑制することができる。これにより、イメージセンサ１００は、撮像画像の画質の低減を抑制することができる。つまり、本技術は、エリアA/D変換部を有するイメージセンサにも適用することができる。
また、FBLスイッチ１６２を設けることにより、リセット制御線（RST）を画素列分用意する必要が無くなるので、１つのアンプ（比較部１７１）に対するフィードバックする画素列数を自由に設定することができるようになる。つまり、配線数が非常に少なくなるために，配線層のレイアウトの自由度を増大させることができる。
さらに、本技術は、上述したようにFBLスイッチ１６２を設け、上述したようにそれを駆動させることで実現することができるので、回路規模の増大を抑制することができる。また、図７に示されるように、FBLスイッチ１６２は、画素領域（画素アレイ１０１）の外に配置することができる。したがって、画素内のトランジスタ数を変化させずに、本技術を実現することができる。したがって、より容易に本技術を適用することができ、コストの増大を抑制することができる。
また、本技術を適用することにより、各垂直信号線（VSL）の電位のばらつきが抑制されるため、電流源である負荷MOSのDレンジをより狭くすることができる。
＜プリセットリードフェーズ処理の流れ＞
次に、図２２のフローチャートを参照して、図８のステップＳ１０３において実行されるプリセットリードフェーズ処理の流れの例を説明する。
プリセットリードフェーズ処理が開始されると、制御部１１０は、ステップＳ１５１において、エリア走査部１１１を制御し、処理対象の画素ユニット１２０の、未処理の単位画素行（単位画素１２１の行）を処理対象として選択する。例えば、エリア走査部１１１は、未処理が行われていない単位画素行の中のいずれかの行のセレクト制御信号（SEL）をオンにする。
ステップＳ１５２において、制御部１１０は、A/D変換制御部１１３等を制御し、オートゼロ処理（AZ）を実行させる。例えば、A/D変換制御部１１３は、処理対象の画素ユニット１２０に対応するエリアA/D変換部１４３に対して、AZ接続制御信号（AZ）をオンにする。また、A/D変換制御部１１３は、そのエリアA/D変換部１４３のVRST接続制御信号（VRST）をオンにする。
ステップＳ１５３において、制御部１１０は、A/D変換制御部１１３を制御し、kTCノイズを読み出させる。例えば、A/D変換制御部１１３は、VRST接続制御信号（VRST）をオンにしたまま、D/A変換部（DAC）１４４が生成するランプ波（RAMP）を比較部１７１のDAC側入力端子に入力し、電源電位VRSTとの比較を行わせる。
その比較が終了すると、ステップＳ１５４において、制御部１１０は、VSL接続制御部１１２を制御し、未処理の単位画素列（単位画素１２１の列）を処理対象として選択する。例えば、VSL接続制御部１１２は、処理対象の画素ユニット１２０のいずれかのVSL接続制御信号（VSL）をオンにする。これにより、処理対象の単位画素行の内の１つの単位画素１２１が処理対象として選択される。
ステップＳ１５５において、制御部１１０は、VSL接続制御部１１２やA/D変換制御部１１３を制御し、処理対象の単位画素１２１からリセットレベルを読み出させる。例えば、A/D変換制御部１１３は、D/A変換部（DAC）１４４が生成するランプ波（RAMP）を比較部１７１のDAC側入力端子に基準電圧として入力させ、処理対象の単位画素１２１から読み出したリセットレベルと基準電圧（ランプ波（RAMP））との比較を行わせる。
その比較が終了すると、ステップＳ１５６において、制御部１１０は、処理対象の画素ユニット１２０の、処理対象の単位画素行の全ての単位画素列を処理したか否かを判定する。未処理の単位画素列が存在すると判定された場合、処理はステップＳ１５２に戻り、それ以降の処理が繰り返される。また、ステップＳ１５６において、処理対象の単位画素行の全ての単位画素列が処理されたと判定された場合、処理はステップＳ１５７に進む。
ステップＳ１５７において、制御部１１０は、エリア走査部１１１を制御し、ステップＳ１５１において行われた処理対象行の選択を解除する。例えば、エリア走査部１１１は、ステップＳ１５１においてオンにされたセレクト制御信号（SEL）をオフにする。
ステップＳ１５８において、制御部１１０は、処理対象の画素ユニット１２０について、全ての単位画素行を処理したか否かを判定する。未処理の単位画素行が存在すると判定された場合、処理はステップＳ１５１に戻り、それ以降の処理が繰り返される。また、ステップＳ１５８において、処理対象の画素ユニット１２０の全ての単位画素行（つまり、処理対象の画素ユニット１２０の全ての単位画素１２１）が処理されたと判定された場合、プリセットリードフェーズ処理が終了し、処理は、図８に戻る。
つまり、ステップＳ１５１乃至ステップＳ１５８の各処理が、処理対象の画素ユニット１２０の各単位画素行について行われる。そして全ての単位画素行が処理されると、次のフェーズ（電荷転送）に処理が進む。
＜プリセットリードフェーズのタイミングチャート＞
図２３は、画素ユニット１２０の単位画素１２１−１１および単位画素１２１−２１に対するプリセットリードフェーズ処理の流れの例を示すタイミングチャートである。
この場合、図２３に示されるように、セレクト制御信号（ΦSEL1）がオンにされる（ステップＳ１５１）。
その後、時刻T21においてオートゼロ処理（AZ）が行われる（ステップＳ１５２）。その際、AZ接続制御信号（ΦAZ）と、VRST接続制御信号（ΦVRST）とがオンにされる。
これにより、図２４に示されるように、比較部１７１の入力と出力が短絡され、垂直信号線（VSL）のVSLスイッチ１６１とキャパシタ１８２との間には（すなわち比較部１７１のVSL側入力端子には）、電源電位VRSTが印加される。
時刻T22において、kTCノイズの読み出しが行われる（ステップＳ１５３）。その際、VRST接続制御信号（ΦVRST）がオンにされたまま、すなわち、図２５に示されるように、比較部１７１のVSL側入力端子に電源電位VRSTが印加されたまま、D/A変換部（DAC）１４４から供給されるランプ波（基準電圧）が、比較部１７１のDAC側入力端子に入力される。つまり、電源電位VRSTと基準電位（ランプ波）との比較が行われる。これにより、kTCノイズ（ΔVnoise（CM））が読み出される。
次に、時刻T23において、処理対象とする単位画素列が選択される（ステップＳ１５４）。その際、VRST接続制御信号（ΦVRST）がオフにされ、処理対象の単位画素１２１−１１に対応するVSL接続制御信号（ΦVSL1）がオンにされる。つまり、図２６に示されるように、単位画素１２１−１１のフローティングディフュージョン（FD）に保持されていたリセットレベルが、比較部１７１のVSL側入力端子に伝送される。したがって、比較部１７１のVSL側入力端子の電圧は、[ΔVnoise(CM)+[ΔVOUT+ΔVnoise(FBL)+ΔVnoise(RST)]*GSF]となる。なお、キャパシタ１８２を介するために容量比が乗算されるが、この容量比は十分に「１」に近いため省略することができる。
時刻T24において、処理対象単位画素からのリセットレベルの読み出しが行われる（ステップＳ１５５）。つまり、図２７に示されるように、D/A変換部（DAC）１４４から供給されるランプ波（基準電圧）が、比較部１７１のDAC側入力端子に入力され、単位画素１２１−１１のリセットレベルと基準電位（ランプ波）との比較が行われる。
その際の比較部１７１のVSL側入力端子の電圧は、[ΔVnoise(CM)+[ΔVOUT+ΔVnoise(FBL)+ΔV noise(RST)]*GSF]となる。したがって、単位画素１２１−１１から読み出された信号の信号レベル（Signal(P)）は、以下の式（３）のようになる。
Signal(P)＝[ΔVnoise(CM)＋[ΔVOUT＋ΔVnoise(FBL)＋ΔVnoise(RST)]*GSF]−[ΔVnoise (CM)]
＝[ΔVOUT＋ΔVnoise(FBL)＋ΔVnoise(RST)]*GSF ・・・（３）
次に、時刻T25乃至時刻T28において、単位画素１２１−２１に対して同様の処理が繰り返される。例えば、時刻T27においては、図２８に示されるように、VSL接続制御信号（ΦVSL2）がオンにされ、単位画素１２１−２１のフローティングディフュージョン（FD）に保持されていたリセットレベルが、比較部１７１のVSL側入力端子に伝送される。
そして、時刻T28においては、図２９に示されるように、D/A変換部（DAC）１４４から供給されるランプ波（基準電圧）が、比較部１７１のDAC側入力端子に入力され、単位画素１２１−２１のリセットレベルと基準電位（ランプ波）との比較が行われる。
図３０は、画素ユニット１２０の単位画素１２１−３１および単位画素１２１−４１に対するプリセットリードフェーズ処理の流れの例を示すタイミングチャートである。図３０に示されるように、単位画素１２１−３１および単位画素１２１−４１のそれぞれに対して、単位画素１２１−１１の場合と同様の処理が繰り返される。
図３１は、画素ユニット１２０の単位画素１２１−１２および単位画素１２１−２２に対するプリセットリードフェーズ処理の流れの例を示すタイミングチャートである。図３１に示されるように、単位画素１２１−１２および単位画素１２１−２２のそれぞれに対して、単位画素１２１−１１の場合と同様の処理が繰り返される。ただし、この場合、セレクト制御信号（ΦSEL2）がオンにされる（ステップＳ１５１）。
図３２は、画素ユニット１２０の単位画素１２１−３２および単位画素１２１−４２に対するプリセットリードフェーズ処理の流れの例を示すタイミングチャートである。図３２に示されるように、単位画素１２１−３２および単位画素１２１−４２のそれぞれに対して、単位画素１２１−１２の場合と同様の処理が繰り返される。
＜電荷転送＞
図３３は、図８のステップＳ１０４において行われる電荷転送の様子の例を示すタイミングチャートである。
図３３に示されるように、時刻T61において、エリア走査部１１１は、処理対象の画素ユニット１２０の各単位画素行の転送制御信号（ΦTRG1,2）をオンにし、それ以外の制御信号をオフにする。これにより、図３４に示されるように、処理対象の画素ユニット１２０の全ての単位画素１２１において、フォトダイオード（PD）１３１に蓄積された電荷が、フローティングディフュージョン（FD）に転送される。
＜データリードフェーズ処理の流れ＞
次に、図３５のフローチャートを参照して、図８のステップＳ１０５において実行されるデータリードフェーズ処理の流れの例を説明する。
図３５に示されるように、制御部１１０は、データリードフェーズ処理の各処理（ステップＳ１７１乃至ステップＳ１７８）を、プリセットリードフェーズ処理（図２２）の各処理（ステップＳ１５１乃至ステップＳ１５８）と同様に実行する。
ただし、ステップＳ１７５において、制御部１１０は、処理対象の単位画素１２１から、リセットレベルではなく、図８のステップＳ１０４の処理によりフォトダイオード（PD）１３１からフローティングディフュージョン（FD）に転送された電荷に相当する画素信号が読み出され、基準電圧（ランプ波）と比較される。
＜データリードフェーズのタイミングチャート＞
図３６は、画素ユニット１２０の単位画素１２１−１１および単位画素１２１−２１に対するデータリードフェーズ処理の流れの例を示すタイミングチャートである。
図３６に示されるように、この場合、図２３に示されるプリセットリードフェーズ処理の場合と同様に各処理が実行される。
例えば、セレクト制御信号（ΦSEL1）がオンにされ（ステップＳ１７１）、時刻T71においてオートゼロ処理（AZ）が行われる（ステップＳ１７２）。その際、AZ接続制御信号（ΦAZ）と、VRST接続制御信号（ΦVRST）とがオンにされる。
そして、例えば、時刻T72においては、図３７に示されるように、kTCノイズの読み出しが行われる（ステップＳ１７３）。すなわち、電源電位VRSTと基準電位（ランプ波）との比較が行われる。これにより、kTCノイズ（ΔVnoise'（CM））が読み出される。
また例えば、時刻T73において、処理対象とする単位画素列が選択される（ステップＳ１７４）。その際、VRST接続制御信号（ΦVRST）がオフにされ、処理対象の単位画素１２１−１１に対応するVSL接続制御信号（ΦVSL1）がオンにされる。つまり、図３８に示されるように、単位画素１２１−１１のフローティングディフュージョン（FD）に保持されていた電荷に相当する画素信号が、比較部１７１のVSL側入力端子に伝送される。したがって、比較部１７１のVSL側入力端子の電圧は、[Vsig+ΔVnoise'(CM)+[ΔVOUT+ΔVnoise(FBL)+ΔVnoise(RST)]*GSF]となる。
時刻T74において、処理対象単位画素からのリセットレベルの読み出しが行われる（ステップＳ１７５）。つまり、図３９に示されるように、D/A変換部（DAC）１４４から供給されるランプ波（基準電圧）が、比較部１７１のDAC側入力端子に入力され、単位画素１２１−１１の画素信号の信号レベルと基準電位（ランプ波）との比較が行われる。
その際の比較部１７１のVSL側入力端子の電圧は、[Vsig+ΔVnoise'(CM)+[ΔVOUT+ΔVnoise(FBL)+ΔVnoise(RST)]*GSF]となる。したがって、単位画素１２１−１１から読み出された画素信号の信号レベル（Signal(D)）は、以下の式（４）のようになる。
Signal(D)＝[Vsig+ΔVnoise'(CM)＋[ΔVOUT＋ΔVnoise(FBL)＋ΔVnoise(RST)]*GSF]−[ΔVnoise'(CM)]
＝Vsig+[ΔVOUT＋ΔVnoise(FBL)＋ΔVnoise(RST)]*GSF
・・・（４）
時刻T75乃至時刻T78において、単位画素１２１−２１に対して同様の処理が繰り返される。
図４０は、画素ユニット１２０の単位画素１２１−３１および単位画素１２１−４１に対するデータリードフェーズ処理の流れの例を示すタイミングチャートである。図４０に示されるように、単位画素１２１−３１および単位画素１２１−４１のそれぞれに対して、単位画素１２１−１１の場合と同様の処理が繰り返される。
図４１は、画素ユニット１２０の単位画素１２１−１２および単位画素１２１−２２に対するデータリードフェーズ処理の流れの例を示すタイミングチャートである。図４１に示されるように、単位画素１２１−１２および単位画素１２１−２２のそれぞれに対して、単位画素１２１−１１の場合と同様の処理が繰り返される。ただし、この場合、セレクト制御信号（ΦSEL2）がオンにされる（ステップＳ１７１）。
図４２は、画素ユニット１２０の単位画素１２１−３２および単位画素１２１−４２に対するデータリードフェーズ処理の流れの例を示すタイミングチャートである。図４２に示されるように、単位画素１２１−３２および単位画素１２１−４２のそれぞれに対して、単位画素１２１−１２の場合と同様の処理が繰り返される。
以上のように各処理を行うことにより、イメージセンサ１００は、撮像画像の画質の低減を抑制することができる。
＜２．第２の実施の形態＞
＜撮像装置＞
なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置（電子機器等）に本技術を適用するようにしてもよい。図４３は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図４３に示される撮像装置６００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
図４３に示されるように撮像装置６００は、光学部６１１、CMOSイメージセンサ６１２、画像処理部６１３、表示部６１４、コーデック処理部６１５、記憶部６１６、出力部６１７、通信部６１８、制御部６２１、操作部６２２、およびドライブ６２３を有する。
光学部６１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部６１１は、被写体からの光（入射光）を透過し、CMOSイメージセンサ６１２に供給する。
CMOSイメージセンサ６１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換し、CDS等の信号処理を行い、処理後の撮像画像データを画像処理部６１３に供給する。
画像処理部６１３は、CMOSイメージセンサ６１２により得られた撮像画像データを画像処理する。より具体的には、画像処理部６１３は、CMOSイメージセンサ６１２から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部６１３は、画像処理を施した撮像画像データを表示部６１４に供給する。
表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された撮像画像データの画像（例えば、被写体の画像）を表示する。
画像処理部６１３は、さらに、画像処理を施した撮像画像データを、必要に応じて、コーデック処理部６１５に供給する。
コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記憶部６１６に供給する。また、コーデック処理部６１５は、記憶部６１６に記録されている符号化データを読み出し、復号して復号画像データを生成し、その復号画像データを画像処理部６１３に供給する。
画像処理部６１３は、コーデック処理部６１５から供給される復号画像データに対して所定の画像処理を施す。画像処理部６１３は、画像処理を施した復号画像データを表示部６１４に供給する。表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された復号画像データの画像を表示する。
また、コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データを符号化した符号化データ、または、記憶部６１６から読み出した撮像画像データの符号化データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。また、コーデック処理部６１５は、符号化前の撮像画像データ、若しくは、記憶部６１６から読み出した符号化データを復号して得られた復号画像データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。
さらに、コーデック処理部６１５は、撮像画像データ、撮像画像データの符号化データ、または、復号画像データを、通信部６１８を介して他の装置に伝送させるようにしてもよい。また、コーデック処理部６１５は、撮像画像データや画像データの符号化データを、通信部６１８を介して取得するようにしてもよい。コーデック処理部６１５は、通信部６１８を介して取得した撮像画像データや画像データの符号化データに対して、適宜、符号化や復号等を行う。コーデック処理部６１５は、得られた画像データ若しくは符号化データを、上述したように、画像処理部６１３に供給したり、記憶部６１６、出力部６１７、および通信部６１８に出力するようにしてもよい。
記憶部６１６は、コーデック処理部６１５から供給される符号化データ等を記憶する。記憶部６１６に格納された符号化データは、必要に応じてコーデック処理部６１５に読み出されて復号される。復号処理により得られた撮像画像データは、表示部６１４に供給され、その撮像画像データに対応する撮像画像が表示される。
出力部６１７は、外部出力端子等の外部出力インターフェイスを有し、コーデック処理部６１５を介して供給される各種データを、その外部出力インターフェイスを介して撮像装置６００の外部に出力する。
通信部６１８は、コーデック処理部６１５から供給される画像データや符号化データ等の各種情報を、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置に供給する。また、通信部６１８は、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部６１５に供給する。
制御部６２１は、撮像装置６００の各処理部（点線６２０内に示される各処理部、操作部６２２、並びに、ドライブ６２３）の動作を制御する。
操作部６２２は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部６２１に供給する。
ドライブ６２３は、自身に装着された、例えば、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア６２４に記憶されている情報を読み出す。ドライブ６２３は、リムーバブルメディア６２４からプログラムやデータ等の各種情報を読み出し、それを制御部６２１に供給する。また、ドライブ６２３は、書き込み可能なリムーバブルメディア６２４が自身に装着された場合、制御部６２１を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア６２４に記憶させる。
以上のような撮像装置６００のCMOSイメージセンサ６１２として、各実施の形態において上述した本技術を適用する。すなわち、CMOSイメージセンサ６１２として、上述したイメージセンサ１００が用いられる。これにより、CMOSイメージセンサ６１２は、撮像画像の画質の低減を抑制することができる。したがって撮像装置６００は、被写体を撮像することにより、より高画質な撮像画像を得ることができる。
上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。
この記録媒体は、例えば、図４３に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア６２４により構成される。このリムーバブルメディア６２４には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。
その場合、プログラムは、そのリムーバブルメディア６２４をドライブ６２３に装着することにより、記憶部６１６にインストールすることができる。
また、このプログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することもできる。その場合、プログラムは、通信部６１８で受信し、記憶部６１６にインストールすることができる。
その他、このプログラムは、記憶部６１６や制御部６２１内のROM（Read Only Memory）等に、あらかじめインストールしておくこともできる。
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、上述した各ステップの処理は、上述した各装置、若しくは、上述した各装置以外の任意の装置において、実行することができる。その場合、その処理を実行する装置が、上述した、その処理を実行するのに必要な機能（機能ブロック等）を有するようにすればよい。また、処理に必要な情報を、適宜、その装置に伝送するようにすればよい。
また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
また、本技術は、これに限らず、このような装置またはシステムを構成する装置に搭載するあらゆる構成、例えば、システムLSI（Large Scale Integration）等としてのプロセッサ、複数のプロセッサ等を用いるモジュール、複数のモジュール等を用いるユニット、ユニットにさらにその他の機能を付加したセット等（すなわち、装置の一部の構成）として実施することもできる。
なお、本技術は以下のような構成も取ることができる。
（１） 単位画素から読み出された信号を基準電圧と比較する比較部の出力と前記単位画素のフローティングディフュージョンとの接続を制御する接続制御部と、
前記接続制御部の制御に従って、前記比較部の出力と前記単位画素のフローティングディフュージョンとを接続若しくは切断する接続部と
を備える信号処理装置。
（２） 前記接続部は、前記接続制御部から供給される制御信号に基づいて、前記比較部の出力と前記単位画素の前記フローティングディフュージョンとを接続したり切断したりするスイッチとして駆動するMOSFETを有する
（１）に記載の信号処理装置。
（３） 前記接続部は、前記接続制御部の制御に従って、前記比較部の出力と、前記単位画素の前記フローティングディフュージョンに接続されるリセットトランジスタとを接続若しくは切断する
（１）または（２）に記載の信号処理装置。
（４） 前記接続部は、複数の前記単位画素が行列状に配置される画素アレイに対して、前記単位画素の列毎に設けられる
（１）乃至（３）のいずれかに記載の信号処理装置。
（５） 前記画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、
前記接続部は、各単位画素ユニットに対して、前記単位画素の列毎に設けられる
（１）乃至（４）のいずれかに記載の信号処理装置。
（６） 前記接続制御部は、前記接続部を制御して、前記比較部の出力と前記単位画素の前記フローティングディフュージョンとを接続することにより、前記比較部の出力をリセットレベルとして前記フローティングディフュージョンにフィードバックさせ、その後、前記接続部を制御して、前記比較部の出力と前記単位画素の前記フローティングディフュージョンとを切断することにより、前記フローティングディフュージョンに前記リセットレベルを保持させる
（１）乃至（５）のいずれかに記載の信号処理装置。
（７） 前記単位画素の行毎に前記リセットトランジスタの動作を制御するリセット制御部をさらに備え、
前記リセット制御部は、前記画素アレイの処理対象の前記単位画素の行の前記リセットトランジスタを接続させ、
前記接続制御部は、その後、前記接続部を制御して、前記比較部の出力と前記単位画素の各列の前記フローティングディフュージョンとを順次接続することにより、前記比較部の出力を前記リセットレベルとして前記単位画素の各列の前記フローティングディフュージョンに順次フィードバックさせ、その後、前記接続部を制御して、前記比較部の出力と前記単位画素の前記フローティングディフュージョンとを切断することにより、前記フローティングディフュージョンに前記リセットレベルを保持させ、
前記リセット制御部は、その後、さらに、前記画素アレイの処理対象の前記単位画素の行の前記リセットトランジスタを切断させる
（１）乃至（６）のいずれかに記載の信号処理装置。
（８） 前記単位画素から読み出される信号を伝送する信号線と、前記比較部の入力との接続を制御する信号線接続制御部と、
前記信号線接続制御部の制御に従って、前記信号線と前記比較部の入力とを接続若しくは切断する信号線接続部と
をさらに備える（１）乃至（７）のいずれかに記載の信号処理装置。
（９） 前記信号線接続部は、複数の単位画素が行列状に配置される画素アレイに対して、前記単位画素の列毎に設けられる
（１）乃至（８）のいずれかに記載の信号処理装置。
（１０） 前記信号性接続制御部は、前記接続制御部が前記比較部の出力をリセットレベルとして前記フローティングディフュージョンにフィードバックさせる際、当該単位画素の列の前記信号線接続部を制御して、当該単位画素の列の前記信号線と前記比較部の入力とを接続させる
（１）乃至（９）のいずれかに記載の信号処理装置。
（１１） 前記比較部と、
前記比較部の比較結果が変化するまでをカウントするカウンタと
をさらに備える（１）乃至（１０）のいずれかに記載の信号処理装置。
（１２） 前記比較部および前記カウンタは、複数の前記単位画素が行列状に配置される画素アレイに複数形成される、前記画素アレイの一部の単位画素からなる単位画素ユニット毎に設けられる
（１）乃至（１１）のいずれかに記載の信号処理装置。
（１３） 複数の前記単位画素からなる単位画素群をさらに備える
（１）乃至（１２）のいずれかに記載の信号処理装置。
（１４） 前記単位画素群は、複数の前記単位画素が行列状に配置される画素アレイを形成し、
前記接続部は、前記画素アレイに対して、前記単位画素の列毎に設けられる
（１）乃至（１３）のいずれかに記載の信号処理装置。
（１５） 前記画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、
前記接続部は、各単位画素ユニットに対して、前記単位画素の列毎に設けられる
（１）乃至（１４）のいずれかに記載の信号処理装置。
（１６） 単位画素から読み出された信号を基準電圧と比較する比較部の出力と前記単位画素のフローティングディフュージョンとを接続することにより、前記比較部の出力をリセットレベルとして前記フローティングディフュージョンにフィードバックさせ、
前記比較部の出力と前記単位画素の前記フローティングディフュージョンとを切断することにより、前記フローティングディフュージョンに前記リセットレベルを保持させる
制御方法。
（１７） 複数の単位画素が行列状に配置される画素アレイと、
前記単位画素から読み出された信号を基準電圧と比較する比較部の出力と前記単位画素のフローティングディフュージョンとの接続を制御する接続制御部と、
前記画素アレイに対して前記単位画素の列毎に設けられ、それぞれが、前記接続制御部の制御に従って、前記比較部の出力と前記単位画素のフローティングディフュージョンとを接続若しくは切断する接続部と
を備える撮像素子。
（１８） 前記比較部と、
前記比較部の比較結果が変化するまでをカウントするカウンタと
をさらに備え、
前記画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、
前記比較部および前記カウンタは、前記単位画素ユニット毎に設けられ、
前記接続部は、各単位画素ユニットに対して、前記単位画素の列毎に設けられる
（１７）に記載の撮像素子。
（１９） 複数の半導体基板を有し、
前記接続制御部、前記接続部、前記比較部、および前記カウンタは、前記画素アレイが形成される半導体基板と異なる半導体基板に形成される
（１７）または（１８）に記載の撮像素子。
（２０） 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
複数の単位画素が行列状に配置される画素アレイと、
前記単位画素から読み出された信号を基準電圧と比較する比較部の出力と前記単位画素のフローティングディフュージョンとの接続を制御する接続制御部と、
前記画素アレイに対して前記単位画素の列毎に設けられ、それぞれが、前記接続制御部の制御に従って、前記比較部の出力と前記単位画素のフローティングディフュージョンとを接続若しくは切断する接続部と
を備える電子機器。
１００ イメージセンサ， １０１ 画素アレイ， １０２ VSL接続部， １０３ A/D変換部， １０４ 水平転送部， １０５ FBL接続部， １１０ 制御部， １１１ エリア走査部， １１２ VSL接続制御部， １１３ A/D変換部， １１４ 水平走査部， １１５ FBL接続制御部， １２０ 画素ユニット， １２１ 単位画素、 １４１ エリアFBL接続部， １４２ エリアVSL接続部， １４３ エリアA/D変換部， １４４ D/A変換部， １５１ 画素基板， １５２ 回路基板， １６１ VSLスイッチ， １６２ FBLスイッチ， １７１ 比較部， １７２ カウンタ， １８１および１８２ キャパシタ， １８３ VRSTスイッチ， １８４ XOFFLMスイッチ， １８５ 電流源， １８６および１８７ AZスイッチ， １８８ FBENスイッチ， １８９ VROLスイッチ， ６００ 撮像装置， ６１２ CMOSイメージセンサ

Claims (20)

  1. 単位画素から読み出された信号を基準電圧と比較する比較部の出力と前記単位画素のフローティングディフュージョンとの接続を制御する接続制御部と、
    前記接続制御部の制御に従って、前記比較部の出力と前記単位画素のフローティングディフュージョンとを接続若しくは切断する接続部と
    を備える信号処理装置。
  2. 前記接続部は、前記接続制御部から供給される制御信号に基づいて、前記比較部の出力と前記単位画素の前記フローティングディフュージョンとを接続したり切断したりするスイッチとして駆動するMOSFETを有する
    請求項１に記載の信号処理装置。
  3. 前記接続部は、前記接続制御部の制御に従って、前記比較部の出力と、前記単位画素の前記フローティングディフュージョンに接続されるリセットトランジスタとを接続若しくは切断する
    請求項１に記載の信号処理装置。
  4. 前記接続部は、複数の前記単位画素が行列状に配置される画素アレイに対して、前記単位画素の列毎に設けられる
    請求項１に記載の信号処理装置。
  5. 前記画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、
    前記接続部は、各単位画素ユニットに対して、前記単位画素の列毎に設けられる
    請求項４に記載の信号処理装置。
  6. 前記接続制御部は、前記接続部を制御して、前記比較部の出力と前記単位画素の前記フローティングディフュージョンとを接続することにより、前記比較部の出力をリセットレベルとして前記フローティングディフュージョンにフィードバックさせ、その後、前記接続部を制御して、前記比較部の出力と前記単位画素の前記フローティングディフュージョンとを切断することにより、前記フローティングディフュージョンに前記リセットレベルを保持させる
    請求項５に記載の信号処理装置。
  7. 前記単位画素の行毎に前記単位画素の前記フローティングディフュージョンに接続されるリセットトランジスタの動作を制御するリセット制御部をさらに備え、
    前記リセット制御部は、前記画素アレイの処理対象の前記単位画素の行の前記リセットトランジスタを接続させ、
    前記接続制御部は、その後、前記接続部を制御して、前記比較部の出力と前記単位画素の各列の前記フローティングディフュージョンとを順次接続することにより、前記比較部の出力を前記リセットレベルとして前記単位画素の各列の前記フローティングディフュージョンに順次フィードバックさせ、その後、前記接続部を制御して、前記比較部の出力と前記単位画素の前記フローティングディフュージョンとを切断することにより、前記フローティングディフュージョンに前記リセットレベルを保持させ、
    前記リセット制御部は、その後、さらに、前記画素アレイの処理対象の前記単位画素の行の前記リセットトランジスタを切断させる
    請求項６に記載の信号処理装置。
  8. 前記単位画素から読み出される信号を伝送する信号線と、前記比較部の入力との接続を制御する信号線接続制御部と、
    前記信号線接続制御部の制御に従って、前記信号線と前記比較部の入力とを接続若しくは切断する信号線接続部と
    をさらに備える請求項１に記載の信号処理装置。
  9. 前記信号線接続部は、複数の単位画素が行列状に配置される画素アレイに対して、前記単位画素の列毎に設けられる
    請求項８に記載の信号処理装置。
  10. 前記信号線接続制御部は、前記接続制御部が前記比較部の出力をリセットレベルとして前記フローティングディフュージョンにフィードバックさせる際、当該単位画素の列の前記信号線接続部を制御して、当該単位画素の列の前記信号線と前記比較部の入力とを接続させる
    請求項９に記載の信号処理装置。
  11. 前記比較部と、
    前記比較部の比較結果が変化するまでをカウントするカウンタと
    をさらに備える請求項１に記載の信号処理装置。
  12. 前記比較部および前記カウンタは、複数の前記単位画素が行列状に配置される画素アレイに複数形成される、前記画素アレイの一部の単位画素からなる単位画素ユニット毎に設けられる
    請求項１１に記載の信号処理装置。
  13. 複数の前記単位画素からなる単位画素群をさらに備える
    請求項１に記載の信号処理装置。
  14. 前記単位画素群は、複数の前記単位画素が行列状に配置される画素アレイを形成し、
    前記接続部は、前記画素アレイに対して、前記単位画素の列毎に設けられる
    請求項１３に記載の信号処理装置。
  15. 前記画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、
    前記接続部は、各単位画素ユニットに対して、前記単位画素の列毎に設けられる
    請求項１４に記載の信号処理装置。
  16. 単位画素から読み出された信号を基準電圧と比較する比較部の出力と前記単位画素のフローティングディフュージョンとを接続することにより、前記比較部の出力をリセットレベルとして前記フローティングディフュージョンにフィードバックさせ、
    前記比較部の出力と前記単位画素の前記フローティングディフュージョンとを切断することにより、前記フローティングディフュージョンに前記リセットレベルを保持させる
    制御方法。
  17. 複数の単位画素が行列状に配置される画素アレイと、
    前記単位画素から読み出された信号を基準電圧と比較する比較部の出力と前記単位画素のフローティングディフュージョンとの接続を制御する接続制御部と、
    前記画素アレイに対して前記単位画素の列毎に設けられ、それぞれが、前記接続制御部の制御に従って、前記比較部の出力と前記単位画素のフローティングディフュージョンとを接続若しくは切断する接続部と
    を備える撮像素子。
  18. 前記比較部と、
    前記比較部の比較結果が変化するまでをカウントするカウンタと
    をさらに備え、
    前記画素アレイにおいて、前記画素アレイの一部の単位画素からなる単位画素ユニットが複数形成され、
    前記比較部および前記カウンタは、前記単位画素ユニット毎に設けられ、
    前記接続部は、各単位画素ユニットに対して、前記単位画素の列毎に設けられる
    請求項１７に記載の撮像素子。
  19. 複数の半導体基板を有し、
    前記接続制御部、前記接続部、前記比較部、および前記カウンタは、前記画素アレイが形成される半導体基板と異なる半導体基板に形成される
    請求項１８に記載の撮像素子。
  20. 被写体を撮像する撮像部と、
    前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
    を備え、
    前記撮像部は、
    複数の単位画素が行列状に配置される画素アレイと、
    前記単位画素から読み出された信号を基準電圧と比較する比較部の出力と前記単位画素のフローティングディフュージョンとの接続を制御する接続制御部と、
    前記画素アレイに対して前記単位画素の列毎に設けられ、それぞれが、前記接続制御部の制御に従って、前記比較部の出力と前記単位画素のフローティングディフュージョンとを接続若しくは切断する接続部と
    を備える電子機器。
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