以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。
図1は、本実施形態による固体撮像装置を有する撮像装置(デジタルカメラ150)の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。
図1に示すデジタルカメラ150は、レンズ部151、撮像部152、信号処理部153、メモリ部154、記録媒体155、レンズ制御部156、駆動部157、操作部158、制御部159、および表示部160を有している。図1に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。
レンズ部151はズームレンズやフォーカスレンズを備えており、被写体からの光を撮像部152の受光面に被写体像として結像する。レンズ制御部156は、レンズ部151のズーム、フォーカス、絞りなどを制御する。レンズ部151を介して取り込まれた光は撮像部152の受光面で結像される。撮像部152は、固体撮像装置を構成しており、受光面に結像された被写体像を画像信号に変換して出力する。撮像部152の受光面には、複数の画素が行方向および列方向に二次元的に配列されている。
信号処理部153は、撮像部152から出力された画像信号に対して、予め定められた処理を行う。信号処理部153によって行われる処理には、画像データの各種の補正や画像データの圧縮などがある。メモリ部154は、画像データを一時的に記憶する。
表示部160は、動画像(ライブビュー画像)の表示、静止画像の表示、記録媒体155に記録された動画像や静止画像の表示、デジタルカメラ150の状態の表示などを行う。記録媒体155は、画像データの記録または読み出しを行うための半導体メモリなどにより構成されており、着脱可能な状態でデジタルカメラ150に内蔵される。
駆動部157は、撮像部152を駆動し、その動作を制御する。操作部158は、操作者が撮像開始の指示を入力するためのレリーズボタンなどを備え、操作者が行った操作入力を検出し、操作内容に応じた信号を出力する。制御部159は、デジタルカメラ150全体の制御を行う。また、制御部159は、操作部158から出力された信号に応じて、デジタルカメラ150を構成する各部に制御信号を出力する。
図2は、撮像部152の構成を示している。撮像部152は、画素を構成する回路要素(光電変換素子や、トランジスタ、容量等)が配置された2枚の基板(第1の基板101、第2の基板102)が重なった構造を有する。画素を構成する回路要素は第1の基板101と第2の基板102に分配されて配置されている。第1の基板101と第2の基板102は、画素の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。
第1の基板101の2つの主面(側面よりも相対的に表面積が大きい表面)のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第1の基板101に照射された光は光電変換素子に入射する。第1の基板101の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第2の基板102との接続用の電極である多数のマイクロパッドが第1の基板101側の出力端子6として形成されている。また、第2の基板102の2つの主面のうち、第1の基板101と対向する側の主面において、出力端子6と対応する位置には、第1の基板101との接続用の電極である多数のマイクロパッドが第2の基板102側の入力端子14として形成されている。
出力端子6と入力端子14の間にはマイクロバンプ41が形成されている。第1の基板101と第2の基板102は、マイクロパッドである出力端子6と入力端子14が互いに対向するように重ねて配置され、出力端子6と入力端子14間がマイクロバンプ41によって電気的に接続されるように一体化されている。出力端子6、マイクロバンプ41、入力端子14は、第1の基板101と第2の基板102を接続する接続部を構成する。第1の基板101に配置されている光電変換素子で発生した信号電荷に基づく信号は、出力端子6、マイクロバンプ41、入力端子14を介して第2の基板102へ出力される。第1の基板101の2つの主面のうち、光Lが入射する主面の周辺部には、第1の基板101、第2の基板102以外の系とのインターフェイスとして使用されるパッド42が形成されている。
図2ではマイクロパッド間にマイクロバンプを設けて第1の基板101と第2の基板102を接続しているが、これに限らない。例えば、マイクロバンプを設けずに、第1の基板101の表面に設けたマイクロパッド(第1の電極)と、第2の基板102の表面に設けたマイクロパッド(第2の電極)とを直接貼り合わせることにより第1の基板101と第2の基板102を接続してもよい。
画素以外の構成についても第1の基板101と第2の基板102の間で信号の授受が必要となる場合があるが、画素の場合と同様にマイクロパッドとマイクロバンプを使用して第1の基板101と第2の基板102を接続したり、マイクロパッド同士を直接接続して第1の基板101と第2の基板102を接続したりすることが可能である。
本実施形態の撮像部152は複数の読み出し方式による信号の読み出しに対応している。読み出し方式とは、画素における露光から信号の読み出しまでの一連のシーケンスである。具体的には、撮像部152は2種類の読み出し方式(グローバルシャッタ方式、ローリングシャッタ方式)に対応している。グローバルシャッタ方式では、第1の基板101と第2の基板102の両方を経由して信号が読み出される(グローバルシャッタ動作)。また、ローリングシャッタ方式では、第1の基板101のみを経由して信号が読み出される(ローリングシャッタ動作)。例えば、静止画撮影モード(第1のモード)による動作時にグローバルシャッタ動作により信号が読み出され、動画撮影モード(第2のモード)による動作時にローリングシャッタ動作により信号が読み出される。
図3は、第1の基板101の構成を示している。第1の基板101は、単位画素セル31、水平駆動回路32A、垂直駆動回路33A、カラム回路部34A、制御回路35A、および出力回路36Aを有している。
単位画素セル31は複数の単位画素37を有している。本実施形態の例では単位画素セル31は、垂直方向に並んだ4つの単位画素37で構成されている。単位画素37は2次元の行列状に配置されており、いずれかの単位画素セル31(グループ)に属する。図2に示す単位画素の配列は一例であり、行数および列数は2以上であればよい。本実施形態では、撮像部152が有する全ての単位画素37からなる領域を信号の読み出し対象領域とするが、撮像部152が有する全ての単位画素37からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素(常時遮光されている画素)を含んでもよい。オプティカルブラック画素から読み出した信号は、例えば暗電流成分の補正に使用される。
制御回路35Aは、入力クロックや、動作モードなどを指令するデータを第1の基板101の外部から受け取り、受け取った入力クロックやデータに従って、以下の各部の動作に必要なクロックやパルスを供給する。垂直駆動回路33Aは、単位画素37の配列における行を選択し、行毎に設けられた制御信号線43Aを介して、その行の単位画素37に対して、単位画素37の動作を制御するための制御信号を供給する。垂直駆動回路33Aは、制御信号を単位画素37に供給することによって、単位画素37の動作を制御する。垂直駆動回路33Aによる制御に従って、単位画素37は、列毎に設けられた垂直信号線10Aに信号を出力する。垂直信号線10Aは、単位画素37から読み出された信号を、列毎に設けられたカラム回路部34Aに出力する。
カラム回路部34Aは、垂直信号線10Aに読み出された信号にCDS(Correlated Double Sampling:固定パターンノイズ除去の処理)や信号増幅、AD変換などの処理を行う。水平駆動回路32Aは、カラム回路部34Aを順番に選択し、カラム回路部34Aが処理した信号を出力回路36Aから出力する。出力端子6については、後述する。
図4は、第1の基板101の単位画素セル31における回路構成を示している。以下の説明では、各トランジスタに関しては、トランジスタの極性を任意に変更することが可能であるので、各トランジスタのソースとドレインは固定されない。このため、各トランジスタのソースとドレインの一方を一端、他方を他端と表現する。
光電変換素子1A,1B,1C,1Dは、それぞれ対応する4つの転送トランジスタ2A,2B,2C,2Dの一端に接続される。転送トランジスタ2A,2B,2C,2Dのゲートは、転送パルスが供給される転送配線7A,7B,7C,7Dに接続される。転送トランジスタ2A,2B,2C,2Dの他端は、リセットトランジスタ3の一端に共通に接続される。また、転送トランジスタ2A,2B,2C,2Dの他端とリセットトランジスタ3の一端との間の電荷保持部FDが増幅トランジスタ4のゲートに接続される。
リセットトランジスタ3の他端は電源配線13に接続され、リセットトランジスタ3のゲートは、リセットパルスが供給されるリセット配線8に接続される。増幅トランジスタ4の一端は電源配線13に接続される。選択トランジスタ5の一端は増幅トランジスタ4の他端に接続され、選択トランジスタ5の他端は垂直信号線10Aに接続される。選択トランジスタ5のゲートは、選択パルスが供給される選択配線9に接続される。増幅トランジスタ4と選択トランジスタ5との接続の中点が出力端子6に接続される。
垂直信号線10Aの一端は負荷トランジスタ12Aの一端に接続される。垂直信号線10Aの他端はカラム回路部34Aに接続される。負荷トランジスタ12Aは、垂直信号線10Aに対応して列毎に設けられている。負荷トランジスタ12Aの他端はグランド電位に接続される。負荷トランジスタ12Aのゲートは、負荷配線11Aに接続される。上記の転送配線7A,7B,7C,7D、リセット配線8、選択配線9、および負荷配線11Aは制御信号線43Aを構成する。
光電変換素子1A,1B,1C,1Dは、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成(発生)し、生成(発生)した信号電荷を保持・蓄積する。転送トランジスタ2A,2B,2C,2Dは、光電変換素子1A,1B,1C,1Dに蓄積された信号電荷を電荷保持部FDに転送するトランジスタである。転送トランジスタ2A,2B,2C,2Dのオン/オフは、垂直駆動回路33Aから転送配線7A,7B,7C,7Dを介して供給される転送パルスによって制御される。電荷保持部FDは、増幅トランジスタ4の入力部を構成しており、光電変換素子1A,1B,1C,1Dから転送された信号電荷を一時的に保持・蓄積する浮遊拡散容量である。
リセットトランジスタ3は、電荷保持部FDをリセットするトランジスタである。リセットトランジスタ3のオン/オフは、垂直駆動回路33Aからリセット配線8を介して供給されるリセットパルスによって制御される。電荷保持部FDのリセットは、電荷保持部FDに蓄積されている電荷量を制御して電荷保持部FDの状態(電位)を基準状態(基準電位、リセットレベル)に設定することである。リセットトランジスタ3と転送トランジスタ2A,2B,2C,2Dを同時にオンにすることによって、光電変換素子1A,1B,1C,1Dをリセットすることも可能である。
増幅トランジスタ4は、ゲートに入力される、電荷保持部FDに蓄積されている信号電荷に基づく信号を増幅した増幅信号を他端から出力するトランジスタである。選択トランジスタ5は、垂直信号線10Aに信号を出力する単位画素セル31を選択し、増幅トランジスタ4の出力を垂直信号線10Aに伝えるトランジスタである。選択トランジスタ5のオン/オフは、垂直駆動回路33Aから選択配線9を介して供給される選択パルスによって制御される。グローバルシャッタ動作では、選択トランジスタ5がオフとなり、信号を読み出す経路として、第1の基板101と第2の基板102を経由する経路が選択される。ローリングシャッタ動作では、選択トランジスタ5がオンとなり、信号を読み出す経路として、第1の基板101のみを経由する経路が選択される。
負荷トランジスタ12Aは、増幅トランジスタ4の負荷として動作し、増幅トランジスタ4を駆動する電流を供給するトランジスタである。負荷トランジスタ12Aの状態は、垂直駆動回路33Aから負荷配線11Aを介して供給される電圧信号によって制御される。出力端子6は、増幅トランジスタ4から出力された増幅信号を第2の基板102に出力する。
光電変換素子1A,1B,1C,1D、転送トランジスタ2A,2B,2C,2D、リセットトランジスタ3、増幅トランジスタ4、および選択トランジスタ5により、4画素をまとめた1つの単位画素セル31が構成される。リセットトランジスタ3、増幅トランジスタ4、および選択トランジスタ5は4つの単位画素37で共有される。
図5は、第2の基板102の構成を示している。第2の基板102は、単位記憶セル38、水平駆動回路32B、垂直駆動回路33B、カラム回路部34B、制御回路35B、および出力回路36Bを有している。
単位記憶セル38は複数の単位記憶部39を有している。本実施形態の例では単位記憶セル38は、垂直方向に並んだ4つの単位記憶部39で構成されている。単位記憶部39は2次元の行列状に配置されており、いずれかの単位記憶セル38(グループ)に属する。それぞれの単位記憶部39は単位画素37に対応している。本実施形態の例では、単位画素37と単位記憶部39を区別しているが、単位画素37と単位記憶部39を合わせて画素としてもよい。図5に示す単位記憶部の配列は一例であり、行数および列数は2以上であればよい。
制御回路35Bは、入力クロックや、動作モードなどを指令するデータを第2の基板102の外部から受け取り、受け取った入力クロックやデータに従って、以下の各部の動作に必要なクロックやパルスを供給する。垂直駆動回路33Bは、単位記憶部39の配列における行を選択し、行毎に設けられた制御信号線43Bを介して、その行の単位記憶部39に対して、単位記憶部39の動作を制御するための制御信号を供給する。垂直駆動回路33Bは、制御信号を単位記憶部39に供給することによって、単位記憶部39の動作を制御する。垂直駆動回路33Bによる制御に従って、単位記憶部39は、列毎に設けられた垂直信号線10Bに信号を出力する。垂直信号線10Bは、単位記憶部39から読み出された信号を、列毎に設けられたカラム回路部34Bに出力する。
カラム回路部34Bは、垂直信号線10Bに読み出された信号にCDSや信号増幅、AD変換などの処理を行う。水平駆動回路32Bは、カラム回路部34Bを順番に選択し、カラム回路部34Bが処理した信号を出力回路36Bから出力する。入力端子14については、後述する。
図6は、第2の基板102の単位記憶セル38における回路構成を示している。入力端子14は、単位画素セル31の出力端子6に直接または間接的に接続される端子であり負荷トランジスタ12Bの一端に接続される。負荷トランジスタ12Bの他端はグランド電位に接続される。負荷トランジスタ12Bのゲートは、負荷配線11Bに接続される。
クランプ容量21の一端は入力端子14に接続される。サンプルトランジスタ22A,22B,22C,22Dの一端はクランプ容量21の他端に接続される。サンプルトランジスタ22A,22B,22C,22Dのゲートは、サンプルパルスが供給されるサンプル配線51A,51B,51C,51Dに接続される。
リセットトランジスタ23A,23B,23C,23Dの一端は電源配線53A,53B,53C,53Dに接続され、リセットトランジスタ23A,23B,23C,23Dの他端はサンプルトランジスタ22A,22B,22C,22Dの他端に接続される。リセットトランジスタ23A,23B,23C,23Dのゲートは、リセットパルスが供給されるリセット配線52A,52B,52C,52Dに接続される。
アナログメモリ24A,24B,24C,24Dの一端はサンプルトランジスタ22A,22B,22C,22Dの他端に接続され、アナログメモリ24A,24B,24C,24Dの他端はグランド電位に接続される。増幅トランジスタ25A,25B,25C,25Dの一端は電源配線53A,53B,53C,53Dに接続される。増幅トランジスタ25A,25B,25C,25Dの入力部を構成するゲートはサンプルトランジスタ22A,22B,22C,22Dの他端に接続される。
選択トランジスタ26A,26B,26C,26Dの一端は増幅トランジスタ25A,25B,25C,25Dの他端に接続され、選択トランジスタ26A,26B,26C,26Dの他端は垂直信号線10Bに接続される。選択トランジスタ26A,26B,26C,26Dのゲートは、選択パルスが供給される選択配線54A,54B,54C,54Dに接続される。
垂直信号線10Bの一端は負荷トランジスタ27の一端に接続される。垂直信号線10Bの他端はカラム回路部34Bに接続される。負荷トランジスタ27は、垂直信号線10Bに対応して列毎に設けられている。負荷トランジスタ27の他端はグランド電位に接続される。負荷トランジスタ27のゲートは、負荷配線55Bに接続される。
平均化トランジスタ28Aの一端はサンプルトランジスタ22Aの他端に接続され、平均化トランジスタ28Aの他端はサンプルトランジスタ22Cの他端に接続される。平均化トランジスタ28Aのゲートは、サンプルパルスが供給されるサンプル配線29Aに接続される。
平均化トランジスタ28Bの一端はサンプルトランジスタ22Bの他端に接続され、平均化トランジスタ28Bの他端はサンプルトランジスタ22Dの他端に接続される。平均化トランジスタ28Bのゲートは、サンプルパルスが供給されるサンプル配線29Bに接続される。上記の負荷配線11B、サンプル配線51A,51B,51C,51D、リセット配線52A,52B,52C,52D、選択配線54A,54B,54C,54D、負荷配線55B、およびサンプル配線29A,29Bは制御信号線43Bを構成する。
入力端子14には、第1の基板101から出力された信号が入力される。負荷トランジスタ12Bは、増幅トランジスタ4の負荷として動作し、増幅トランジスタ4を駆動する電流を増幅トランジスタ4に供給するトランジスタである。負荷トランジスタ12Bの状態は、垂直駆動回路33Bから負荷配線11Bを介して供給される電圧信号によって制御される。
クランプ容量21は、入力端子14から出力される信号の電圧レベルをクランプ(固定)する容量である。サンプルトランジスタ22A,22B,22C,22Dは、クランプ容量21の他端の電圧レベルをサンプルホールドし、アナログメモリ24A,24B,24C,24Dに蓄積するトランジスタである。サンプルトランジスタ22A,22B,22C,22Dのオン/オフは、垂直駆動回路33Bからサンプル配線51A,51B,51C,51Dを介して供給されるサンプルパルスによって制御される。
リセットトランジスタ23A,23B,23C,23Dは、アナログメモリ24A,24B,24C,24Dをリセットするトランジスタである。リセットトランジスタ23A,23B,23C,23Dのオン/オフは、垂直駆動回路33Bからリセット配線52A,52B,52C,52Dを介して供給されるリセットパルスによって制御される。アナログメモリ24A,24B,24C,24Dのリセットは、アナログメモリ24A,24B,24C,24Dに蓄積されている電荷量を制御してアナログメモリ24A,24B,24C,24Dの状態(電位)を基準状態(基準電位、リセットレベル)に設定することである。アナログメモリ24A,24B,24C,24Dは、サンプルトランジスタ22A,22B,22C,22Dによってサンプルホールドされたアナログ信号を保持・蓄積する。
アナログメモリ24A,24B,24C,24Dの容量は、電荷保持部FDの容量よりも大きな容量に設定される。アナログメモリ24A,24B,24C,24Dには、単位面積当たりのリーク電流(暗電流)の少ない容量であるMIM(Metal Insulator Metal)容量やMOS(Metal Oxide Semiconductor)容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。
増幅トランジスタ25A,25B,25C,25Dは、ゲートに入力される、アナログメモリ24A,24B,24C,24Dに蓄積されている信号電荷に基づく信号を増幅した増幅信号を他端から出力するトランジスタである。選択トランジスタ26A,26B,26C,26Dは、単位記憶部39を選択し、増幅トランジスタ25A,25B,25C,25Dの出力を垂直信号線10Bに伝えるトランジスタである。選択トランジスタ26A,26B,26C,26Dのオン/オフは、垂直駆動回路33Bから選択配線54A,54B,54C,54Dを介して供給される選択パルスによって制御される。
グローバルシャッタ動作では、選択トランジスタ26A,26B,26C,26Dがオンとなり、信号を読み出す経路として、第1の基板101と第2の基板102を経由する経路が選択される。ローリングシャッタ動作では、選択トランジスタ26A,26B,26C,26Dがオフとなり、信号を読み出す経路として、第1の基板101のみを経由する経路が選択される。
負荷トランジスタ27は、増幅トランジスタ25A,25B,25C,25Dの負荷として動作し、増幅トランジスタ25A,25B,25C,25Dを駆動する電流を供給するトランジスタである。負荷トランジスタ27の状態は、垂直駆動回路33Bから負荷配線55Bを介して供給される電圧信号によって制御される。
平均化トランジスタ28Aは、アナログメモリ24Aに蓄積されている信号電荷とアナログメモリ24Cに蓄積されている信号電荷とを平均化する平均化処理を行う。平均化トランジスタ28Bは、アナログメモリ24Bに蓄積されている信号電荷とアナログメモリ24Dに蓄積されている信号電荷とを平均化する平均化処理を行う。平均化トランジスタ28A/28Bのオン/オフは、垂直駆動回路33Bからサンプル配線29A,29Bを介して供給されるサンプルパルスによって制御される。
負荷トランジスタ12B、クランプ容量21、サンプルトランジスタ22A,22B,22C,22D、リセットトランジスタ23A,23B,23C,23D、アナログメモリ24A,24B,24C,24D、増幅トランジスタ25A,25B,25C,25D、選択トランジスタ26A,26B,26C,26D、および平均化トランジスタ28A,28Bにより、4つの単位記憶部39をまとめた1つの単位記憶セル38が構成される。負荷トランジスタ12Bおよびクランプ容量21は、4つの単位記憶部39で共有される。平均化トランジスタ28A,28Bは、2つの単位記憶部39で共有される。
単位画素セル31における単位画素37および単位記憶セル38における単位記憶部39の配列は、赤色(R)、緑色(Gr,Gb)、青色(B)のそれぞれに対応した4つの単位画素37および単位記憶部39を配列の単位とする、いわゆるベイヤー配列で構成される。図7(a)は単位画素37と各色との対応関係を示し、図7(b)は単位記憶部39と各色との対応関係を示している。図7(a)に示されるように、1つの単位画素セル31は、Bに対応した2個の単位画素37とGrに対応した2個の単位画素37、あるいは、Gbに対応した2個の単位画素37とRに対応した2個の単位画素37で構成される。同様に、図7(b)に示されるように、1つの単位記憶セル38は、Bに対応した2個の単位記憶部39とGrに対応した2個の単位記憶部39、あるいは、Gbに対応した2個の単位記憶部39とRに対応した2個の単位記憶部39で構成される。
図6におけるアナログメモリ24A,24Cは同色(図7(b)の例では、BまたはGb)に対応している。また、図6におけるアナログメモリ24B,24Dは同色(図7(b)の例では、GrまたはR)に対応している。したがって、平均化トランジスタ28A,28Bは、同色に対応した2つのアナログメモリに蓄積されている信号電荷を平均化する。
次に、第1の基板101と第2の基板102の両方を通して信号を読み出す場合の単位画素セル31および単位記憶セル38の動作(グローバルシャッタ動作)を、図8を参照して説明する。図8は、垂直駆動回路33A,33Bから単位画素セル31および単位記憶セル38に供給される制御信号を、各制御信号が供給される回路要素の符号と対応付けて示している。図8に示す動作は、同色に対応した垂直方向の2行の単位記憶部39において信号電荷の平均化処理を行うことにより、信号の読み出しを行う垂直方向の行数を半分にする例を示している。
グローバルシャッタ動作では、選択トランジスタ5を介して信号を垂直信号線10Aに読み出す動作は行われないため、垂直駆動回路33Aから選択トランジスタ5への選択パルスおよび垂直駆動回路33Aから負荷トランジスタ12Aへの電圧信号は供給されない。また、垂直駆動回路33Bから負荷トランジスタ12Bに所定の電圧が印加され、増幅トランジスタ4に駆動電流が供給される。
[期間T1の動作]
まず、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスが“L”(Low)レベルから“H”(High)レベルに変化することで、リセットトランジスタ3がオンとなる。同時に、垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスが“L”レベルから“H”レベルに変化することで、転送トランジスタ2Aがオンとなる。これによって、光電変換素子1Aがリセットされる。
続いて、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスおよび垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスが“H”レベルから“L”レベルに変化することで、リセットトランジスタ3および転送トランジスタ2Aがオフとなる。これによって、光電変換素子1Aのリセットが終了し、光電変換素子1Aの露光(信号電荷の蓄積)が開始される。上記と同様にして、光電変換素子1B,1C,1Dが順にリセットされ、各光電変換素子の露光が開始される。
[期間T2の動作]
続いて、垂直駆動回路33Bからリセットトランジスタ23Aに供給されるリセットパルスが“L”レベルから“H”レベルに変化することで、リセットトランジスタ23Aがオンとなる。これによって、アナログメモリ24Aがリセットされる。同時に、垂直駆動回路33Bからサンプルトランジスタ22Aに供給されるサンプルパルスが“L”レベルから“H”レベルに変化することで、サンプルトランジスタ22Aがオンとなる。これによって、クランプ容量21の他端の電位が電源電圧にリセットされると共に、サンプルトランジスタ22Aがクランプ容量21の他端の電位のサンプルホールドを開始する。
続いて、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスが“L”レベルから“H”レベルに変化することで、リセットトランジスタ3がオンとなる。これによって、電荷保持部FDがリセットされる。続いて、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスが“H”レベルから“L”レベルに変化することで、リセットトランジスタ3がオフとなる。これによって、電荷保持部FDのリセットが終了する。電荷保持部FDのリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングで電荷保持部FDのリセットを行うことによって、電荷保持部FDのリーク電流によるノイズをより低減することができる。
続いて、垂直駆動回路33Bからリセットトランジスタ23Aに供給されるリセットパルスが“H”レベルから“L”レベルに変化することで、リセットトランジスタ23Aがオフとなる。これによって、アナログメモリ24Aのリセットが終了する。この時点でクランプ容量21は、増幅トランジスタ4から出力される増幅信号(電荷保持部FDのリセット後の増幅信号)をクランプしている。
[期間T3の動作]
まず、垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスが“L”レベルから“H”レベルに変化することで、転送トランジスタ2Aがオンとなる。これによって、光電変換素子1Aに蓄積されている信号電荷が、転送トランジスタ2Aを介して電荷保持部FDに転送され、電荷保持部FDに蓄積される。これによって、光電変換素子1Aの露光(信号電荷の蓄積)が終了する。期間T1における光電変換素子1Aの露光開始から期間T3における光電変換素子1Aの露光終了までの期間が露光期間(信号蓄積期間)である。続いて、垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスが“H”レベルから“L”レベルに変化することで、転送トランジスタ2Aがオフとなる。
続いて、垂直駆動回路33Bからサンプルトランジスタ22Aに供給されるサンプルパルスが“H”レベルから“L”レベルに変化することで、サンプルトランジスタ22Aがオフとなる。これによって、サンプルトランジスタ22Aがクランプ容量21の他端の電位のサンプルホールドを終了する。
[期間T4の動作]
上述した期間T2,T3の動作は、光電変換素子1Aを含む単位画素37およびアナログメモリ24Aを含む単位記憶部39の動作である。期間T4では、他の単位画素37および単位記憶部39について、期間T2,T3の動作と同様の動作が行われる。なお、図8では、図面のスペースの制約から、各光電変換素子の露光期間の長さが異なっているが、各光電変換素子の露光期間の長さを同一とすることがより望ましい。
以下では、アナログメモリ24Aの一端の電位の変化について説明する。アナログメモリ24B,24C,24Dの一端の電位の変化についても同様である。電荷保持部FDのリセットが終了した後に光電変換素子1Aから電荷保持部FDに信号電荷が転送されることによる電荷保持部FDの一端の電位の変化をΔVfd、増幅トランジスタ4のゲインをα1とすると、光電変換素子1Aから電荷保持部FDに信号電荷が転送されることによる増幅トランジスタ4の他端の電位の変化ΔVamp1はα1×ΔVfdとなる。
アナログメモリ24Aとサンプルトランジスタ22Aの合計のゲインをα2とすると、光電変換素子1Aから電荷保持部FDに信号電荷が転送された後のサンプルトランジスタ22Aのサンプルホールドによるアナログメモリ24Aの一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。ΔVfdは、信号電荷の転送による電荷保持部FDの一端の電位の変化量であり、電荷保持部FDをリセットすることにより発生するリセットノイズを含んでいない。したがって、サンプルトランジスタ22Aがサンプルホールドを行うことによって、第1の基板101で発生するノイズの影響を低減することができる。
アナログメモリ24Aのリセットが終了した時点のアナログメモリ24Aの一端の電位は電源電圧VDDであるため、光電変換素子1Aから電荷保持部FDに信号電荷が転送された後、サンプルトランジスタ22Aによってサンプルホールドされたアナログメモリ24Aの一端の電位Vmemは以下の(1)式となる。(1)式において、ΔVmem<0、ΔVfd<0である。
Vmem=VDD+ΔVmem
=VDD+α1×α2×ΔVfd ・・・(1)
また、α2は以下の(2)式となる。(2)式において、CLはクランプ容量21の容量値であり、CSHはアナログメモリ24Aの容量値である。ゲインの低下をより小さくするため、クランプ容量21の容量CLはアナログメモリ24Aの容量CSHよりも大きいことがより望ましい。
α2=CL/(CL+CSH) ・・・(2)
[期間T5の動作]
期間T5では、垂直駆動回路33Bから平均化トランジスタ28A,28Bに供給されるサンプルパルスが“L”レベルから“H”レベルに変化することで、平均化トランジスタ28A,28Bがオンとなる。これによって、アナログメモリ24Aの一端とアナログメモリ24Cの一端の電位が同一となると共に、アナログメモリ24Bの一端とアナログメモリ24Dの一端の電位が同一となり、各アナログメモリに蓄積されている信号電荷が平均化される。この動作は、垂直駆動回路33Bから平均化トランジスタ28A,28Bに供給されるサンプルパルスが“H”レベルから“L”レベルに変化することで終了する。
[期間T6の動作]
期間T6,T7では、アナログメモリ24A,24Bに蓄積されている信号電荷に基づく信号が行毎に順次読み出される。ただし、アナログメモリ24C,24Dについては信号の読み出しは行われない。まず、期間T6では、アナログメモリ24Aを含む単位記憶部39からの信号の読み出しが行われる。垂直駆動回路33Bから選択トランジスタ26Aに供給される選択パルスが“L”レベルから“H”レベルに変化することで、選択トランジスタ26Aがオンとなる。これによって、(1)式に示した電位Vmemに基づく信号が選択トランジスタ26Aを介して垂直信号線10Bへ出力される。
続いて、垂直駆動回路33Bからリセットトランジスタ23Aに供給されるリセットパルスが“L”レベルから“H”レベルに変化することで、リセットトランジスタ23Aがオンとなる。これによって、アナログメモリ24Aがリセットされ、リセット時のアナログメモリ24Aの一端の電位に基づく信号が選択トランジスタ26Aを介して垂直信号線10Bへ出力される。
続いて、垂直駆動回路33Bからリセットトランジスタ23Aに供給されるリセットパルスが“H”レベルから“L”レベルに変化することで、リセットトランジスタ23Aがオフとなる。続いて、垂直駆動回路33Bから選択トランジスタ26Aに供給される選択パルスが“H”レベルから“L”レベルに変化することで、選択トランジスタ26Aがオフとなる。
カラム回路部34Bは、(1)式に示した電位Vmemに基づく信号と、アナログメモリ24Aをリセットしたときのアナログメモリ24Aの一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、(1)式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子1A,1Cに蓄積された信号電荷が電荷保持部FDに転送された直後の電荷保持部FDの一端の電位と、電荷保持部FDの一端がリセットされた直後の電荷保持部FDの電位との差分ΔVfdに基づく信号である。したがって、アナログメモリ24Aをリセットすることによるノイズ成分と、電荷保持部FDをリセットすることによるノイズ成分とを抑圧した、光電変換素子1A,1Cに蓄積された信号電荷に基づく信号成分を得ることができる。
カラム回路部34Bから出力された信号は、水平駆動回路32Bによって出力回路36Bから出力される。以上で、アナログメモリ24Aを含む単位記憶部39からの信号の読み出しが終了する。
[期間T7の動作]
続いて、アナログメモリ24Bを含む単位記憶部39について、期間T6における動作と同様の動作が行われる。
通常のグローバルシャッタ動作では、光電変換素子から電荷保持部FDに転送された信号電荷を電荷保持部FDが各画素の読み出しタイミングまで保持していなければならない。電荷保持部FDが信号電荷を保持している期間中にノイズが発生すると、電荷保持部FDが保持している信号電荷にノイズが重畳され、信号品質(S/N)が劣化する。
電荷保持部FDが信号電荷を保持している期間(以下、保持期間と記載)中に発生するノイズの主な要因は、電荷保持部FDのリーク電流による電荷(以下、リーク電荷と記載)と、光電変換素子以外の部分に入射する光に起因する電荷(以下、光電荷と記載)である。単位時間に発生するリーク電荷と光電荷をそれぞれqid、qpnとし、保持期間の長さをtcとすると、保持期間中に発生するノイズ電荷Qnは(qid+qpn)tcとなる。
電荷保持部FDの容量をCfd、アナログメモリ24Aの容量をCmemとし、CfdとCmemの比(Cmem/Cfd)をAとする。また、前述したように、増幅トランジスタ4のゲインをα1、アナログメモリ24Aとサンプルトランジスタ22Aの合計のゲインをα2とする。露光期間中に光電変換素子1Aで発生した信号電荷をQphとすると、露光期間の終了後にアナログメモリ24Aに保持される信号電荷はA×α1×α2×Qphとなる。
光電変換素子1Aから電荷保持部FDに転送された信号電荷に基づく信号はサンプルトランジスタ22Aによってサンプルホールドされ、アナログメモリ24Aに格納される。したがって、電荷保持部FDに信号電荷が転送されてからアナログメモリ24Aに信号電荷が格納されるまでの時間は短く、電荷保持部FDで発生したノイズは無視することができる。アナログメモリ24Aが信号電荷を保持している期間に発生するノイズを上記と同じQnと仮定すると、S/NはA×α1×α2×Qph/Qnとなる。
一方、電荷保持部FDに保持された信号電荷に基づく信号を、増幅トランジスタ4および選択トランジスタ5を介して垂直信号線10Aに読み出す場合のS/NはQph/Qnとなる。したがって、電荷保持部FDに保持された信号電荷に基づく信号をアナログメモリ24Aに蓄積してから垂直信号線10Bに読み出す場合のS/Nは、電荷保持部FDに保持された信号電荷に基づく信号を垂直信号線10Aに読み出す場合のS/NのA×α1×α2倍となる。A×α1×α2が1よりも大きくなるようにアナログメモリ24Aの容量値を設定する(例えば、アナログメモリ24Aの容量値を電荷保持部FDの容量値よりも十分大きくする)ことによって、信号品質の劣化を低減することができる。上記の内容は、アナログメモリ24B,24C,24Dについても同様である。
本実施形態のグローバルシャッタ動作では、垂直方向の位置(以下、垂直位置と記載)が同一である単位画素セル31および単位記憶セル38の動作のタイミングは同一であるが、垂直位置が異なる単位画素セル31および単位記憶セル38の動作のタイミングは異なる。図9は、垂直位置(V1、V2、・・・、Vn)が異なる単位画素セル31および単位記憶セル38の動作のタイミングを模式的に示している。図9の垂直方向の位置が単位画素セル31および単位記憶セル38の配列における垂直位置を示し、水平方向の位置が時間位置を示している。
リセット期間は図8の期間T1に相当し、信号転送期間は図8の期間T2,T3,T4に相当し、平均化処理期間は図8の期間T5に相当し、読み出し期間は図8の期間T6,T7に相当する。
図9に示すように、垂直位置が異なる単位画素セル31および単位記憶セル38ではリセット期間、信号転送期間、および平均化処理期間は同一である。一方、垂直位置が異なる単位画素セル31および単位記憶セル38では読み出し期間が異なる。上述したグローバルシャッタ動作では、同一の単位画素セル31および単位記憶セル38内の単位画素37および単位記憶部39毎に露光のタイミングが異なるが、単位画素セル31および単位記憶セル38の全体では露光の同時性を実現することができる。
本実施形態では、1つの単位記憶セル38に含まれる4つのアナログメモリに蓄積された信号電荷(1つの単位画素セル31に含まれる4つの光電変換素子で生成された信号電荷)が、平均化トランジスタ28A,28Bによる平均化処理の対象となる。つまり、全ての画素で生成された信号電荷が、平均化トランジスタ28A,28Bによる平均化処理の対象となる。ただし、図8に示したように、1つの単位記憶セル38に含まれる4つのアナログメモリのうち2つのアナログメモリに蓄積された信号電荷に基づく信号のみが読み出される。また、垂直位置が同一である異なる単位記憶セル38のそれぞれにおいて、同一の行にある単位記憶部39から信号が読み出される。
上記のように、単位記憶セル38に含まれる全てのアナログメモリに蓄積された信号電荷を平均化処理の対象とするのではなく、単位記憶セル38に含まれる一部のアナログメモリに蓄積された信号電荷のみを平均化処理の対象としてもよい。例えば、2つの平均化トランジスタ28A,28Bのうち一方のみを設けてもよい。
次に、第1の基板101のみを通して信号を読み出す場合の単位画素セル31の動作(ローリングシャッタ動作)を、図10を参照して説明する。図10は、垂直駆動回路33A,33Bから単位画素セル31および単位記憶セル38に供給される制御信号を、各制御信号が供給される回路要素の符号と対応付けて示している。
ローリングシャッタ動作では、第1の基板101から第2の基板102に信号を転送し、選択トランジスタ26A,26B,26C,26Dを介して信号を垂直信号線10Bに読み出す動作は行われないため、垂直駆動回路33Bから選択トランジスタ26A,26B,26C,26Dへの選択パルス(図示せず)および垂直駆動回路33Bから負荷トランジスタ12Bへの電圧信号は供給されない。また、垂直駆動回路33Aから負荷トランジスタ12Aに所定の電圧が印加され、増幅トランジスタ4に駆動電流が供給される。
[期間T11の動作]
まず、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスが“L”レベルから“H”レベルに変化することで、リセットトランジスタ3がオンとなる。同時に、垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスが“L”レベルから“H”レベルに変化することで、転送トランジスタ2Aがオンとなる。これによって、光電変換素子1Aがリセットされる。
続いて、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスおよび垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスが“H”レベルから“L”レベルに変化することで、リセットトランジスタ3および転送トランジスタ2Aがオフとなる。これによって、光電変換素子1Aのリセットが終了し、光電変換素子1Aの露光(信号電荷の蓄積)が開始される。上記と同様にして、光電変換素子1B,1C,1Dが順にリセットされ、各光電変換素子の露光が開始される。
[期間T12の動作]
期間T12では、光電変換素子1A,1B,1C,1Dに蓄積されている信号電荷が電荷保持部FDに転送され、電荷保持部FDに蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、光電変換素子1Aを含む単位画素37からの信号の読み出しが行われる。垂直駆動回路33Aから選択トランジスタ5に供給される選択パルスが“L”レベルから“H”レベルに変化することで、選択トランジスタ5がオンとなる。同時に、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスが“L”レベルから“H”レベルに変化することで、リセットトランジスタ3がオンとなる。これによって、電荷保持部FDがリセットされ、リセット時の電荷保持部FDの電位に基づく信号が選択トランジスタ5を介して垂直信号線10Aへ出力される。続いて、垂直駆動回路33Aからリセットトランジスタ3に供給されるリセットパルスが“H”レベルから“L”レベルに変化することで、リセットトランジスタ3がオフとなる。
続いて、垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスが“L”レベルから“H”レベルに変化することで、転送トランジスタ2Aがオンとなる。これによって、光電変換素子1Aに蓄積されている信号電荷が、転送トランジスタ2Aを介して電荷保持部FDに転送され、電荷保持部FDに蓄積される。これによって、光電変換素子1Aの露光(信号電荷の蓄積)が終了する。期間T11における光電変換素子1Aの露光開始から期間T12における光電変換素子1Aの露光終了までの期間が露光期間(信号蓄積期間)である。選択トランジスタ5がオンとなっているため、電荷保持部FDの電位に基づく信号が選択トランジスタ5を介して垂直信号線10Aに出力される。続いて、垂直駆動回路33Aから転送トランジスタ2Aに供給される転送パルスが“H”レベルから“L”レベルに変化することで、転送トランジスタ2Aがオフとなる。
カラム回路部34Aは、光電変換素子1Aから電荷保持部FDに信号電荷が転送された直後の電荷保持部FDの電位に基づく信号と、電荷保持部FDをリセットしたときの電荷保持部FDの電位に基づく信号との差分をとった差分信号を生成する。したがって、電荷保持部FDをリセットすることによるノイズ成分を抑圧した、光電変換素子1Aに蓄積された信号電荷に基づく信号成分を得ることができる。
カラム回路部34Aから出力された信号は、水平駆動回路32Aによって出力回路36Aから出力される。以上で、光電変換素子1Aを含む単位画素37からの信号の読み出しが終了する。
[期間T13の動作]
続いて、光電変換素子1B,1C,1Dを含む各単位画素37について、期間T12における動作と同様の動作が行われる。
本実施形態のローリングシャッタ動作では、垂直位置が同一である単位画素セル31の動作のタイミングは同一であるが、垂直位置が異なる単位画素セル31の動作のタイミングは異なる。図11は、垂直位置(V1、V2、・・・、Vn)が異なる単位画素セル31の動作のタイミングを模式的に示している。図11の垂直方向の位置が単位画素セル31の配列における垂直位置を示し、水平方向の位置が時間位置を示している。
リセット期間は図10の期間T11に相当し、信号転送・読み出し期間は図10の期間T12,T13に相当する。図11に示すように、垂直位置が異なる単位画素セル31では、信号転送・読み出し期間が重ならないようになっている。上述したローリングシャッタ動作では、垂直位置が異なる単位画素セル31毎に露光のタイミングが異なるが、図示していないメカニカルシャッタを使用すれば露光の同時性を実現することが可能である。また、ローリングシャッタ動作では第1の基板101のみを動作させるので、第2の基板102が接続されていない状態の第1の基板101を単体でも使用することができる。
上述したように、本実施形態によれば、平均化の対象となった2つ以上の画素のそれぞれに含まれる信号蓄積回路(アナログメモリ24A,24B,24C,24D)に蓄積された各信号(信号電荷)を平均化することによって、画素から出力された各信号が構成する画像においてモアレの発生を抑制することができる。また、平均化を行うことによって、信号に含まれるランダムノイズ成分を低減することができる。したがって、本実施形態によれば、画質の低下を低減することができる。
本実施形態では、単位記憶セル38において、垂直方向に並んだ4つの単位記憶部39のうち2つの単位記憶部39のみから平均化された信号が出力される。これによって、信号の読み出しを行う垂直方向の行数が画素配列の行数の半分となるので、全ての行の信号の読み出しを行う場合と比較して、高速に信号を読み出すことができ、消費電力を低減することができる。
本実施形態では、垂直位置が同一である複数の単位記憶セル38において、同一の行にある単位記憶部39から信号が読み出される。このため、平均化された信号を読み出す制御を行毎に行うことができ、信号の読み出しに係る制御が容易になる。また、図9に示すように、アナログメモリ24A,24B,24C,24Dに信号電荷が蓄積された後、蓄積された各信号電荷を同一のタイミングで平均化することによって、信号の平均化に係る制御が容易になる。
本実施形態では、複数の読み出し方式(本実施形態ではグローバルシャッタ方式とローリングシャッタ方式)による信号の読み出しに必要な回路要素が複数の基板に配置され、複数の基板のうちの1枚の基板(本実施形態では第1の基板101)には、少なくとも1つの読み出し方式(本実施形態ではローリングシャッタ方式)による信号の読み出しに必要な回路要素が配置される。これによって、複数の基板を有する固体撮像装置の画素から複数の読み出し方式により信号を読み出すことができ、複数の読み出し方式のうち少なくとも1つの読み出し方式により1枚の基板のみを使用して信号を読み出すことができる。
また、第1の基板101を単独で使用することで、ローリングシャッタ動作に対応した固体撮像装置や、それを用いたカメラを実現することができる。さらに、ローリングシャッタ動作用に製造した第1の基板101に第2の基板102を重ねて固体撮像装置を構成することで、グローバルシャッタ動作に対応した固体撮像装置や、それを用いたカメラを実現することができる。
また、アナログメモリ24A,24B,24C,24Dを設けたことによって、信号品質の劣化を低減することができる。特に、アナログメモリ24A,24B,24C,24Dの容量値を電荷保持部FDの容量値よりも大きくする(例えば、アナログメモリ24A,24B,24C,24Dの容量値を電荷保持部FDの容量値の5倍以上にする)ことによって、アナログメモリ24A,24B,24C,24Dが保持する信号電荷が、電荷保持部FDが保持する信号電荷よりも大きくなる。このため、アナログメモリ24A,24B,24C,24Dのリーク電流による信号劣化の影響を小さくすることができる。
また、クランプ容量21およびサンプルトランジスタ22A,22B,22C,22Dを設けることによって、第1の基板101で発生するノイズを低減することができる。第1の基板101で発生するノイズには、増幅トランジスタ4に接続される回路(例えばリセットトランジスタ3)の動作に由来して増幅トランジスタ4の入力部で発生するノイズ(例えばリセットノイズ)や、増幅トランジスタ4の動作特性に由来するノイズ(例えば増幅トランジスタ4の回路閾値のばらつきによるノイズ)等がある。
また、アナログメモリ24A,24B,24C,24Dをリセットしたときの信号と、光電変換素子1A,1B,1C,1Dから電荷保持部FDへ信号電荷を転送することによって発生する増幅トランジスタ4の出力の変動に応じた信号とを時分割で出力し、各信号の差分処理を行うことによって、第2の基板102で発生するノイズを低減することができる。第2の基板102で発生するノイズには、増幅トランジスタ25A,25B,25C,25Dに接続される回路(例えばリセットトランジスタ23A,23B,23C,23D)の動作に由来して増幅トランジスタ25A,25B,25C,25Dの入力部で発生するノイズ(例えばリセットノイズ)等がある。
本発明に係る信号蓄積回路および容量は例えばアナログメモリ24A,24B,24C,24Dに対応する。本発明に係る平均化回路およびセル接続回路は例えば平均化トランジスタ28A,28Bに対応する。本発明に係る出力回路は例えば選択トランジスタ5,26A,26B,26C,26Dに対応する。
本発明に係る制御部は垂直駆動回路33Bに対応する。本発明に係る第1の接続回路は例えば転送トランジスタ2A,2B,2C,2D、増幅トランジスタ4に対応する。本発明に係る第2の接続回路は例えばクランプ容量21、サンプルトランジスタ22A,22B,22C,22Dに対応する。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、本実施形態においては、単位画素セルおよび単位記憶セルを水平1画素、垂直4画素で構成し、同色に対応した、垂直位置の異なる2画素の平均化処理を行っているが、単位画素セルに含まれる単位画素の数、単位記憶セルに含まれる単位記憶部の数は任意である。また、本実施形態においては、同色に対応した、垂直位置の異なる2画素の平均化処理を行っているが、平均化処理の対象となる同色に対応した画素は、垂直位置の異なる3画素や5画素、水平位置の異なる3画素や5画素、水平位置の異なる3画素×垂直位置の異なる3画素の合計9画素としてもかまわない。また、白黒タイプの撮像素子などを用いて、垂直方向に隣接した2画素や水平方向に隣接した2画素の平均化処理を行ってもよく、カラーフィルタの有無や、平均化処理を行う画素の配列に制限はない。
上記では、2枚の基板が接続部で接続されている固体撮像装置の構成を示したが、3枚以上の基板が接続部で接続されていてもよい。3枚以上の基板が接続部で接続される固体撮像装置の場合、3枚以上の基板のうち2枚の基板が第1の基板と第2の基板に相当する。
例えば、本発明の一態様に係る固体撮像装置は、
「画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部により電気的に接続されている固体撮像装置であって、
前記画素は複数のグループに分類され、1つのグループは複数の前記画素を含み、
前記画素は、
前記第1の基板に配置された光電変換手段と、
前記第2の基板に配置され、前記光電変換手段で発生した信号が前記接続部を介して入力され、入力された当該信号を蓄積する信号蓄積手段と、
を有し、
当該固体撮像装置は、
同一のグループに含まれる前記画素であって、平均化の対象となった2つ以上の前記画素のそれぞれに含まれる前記信号蓄積手段に蓄積された各信号を平均化する平均化手段と、
平均化された前記信号を前記画素から出力する出力手段と、
を備えることを特徴とする固体撮像装置。」
であってもよい。
例えば、本発明の一態様に係る撮像装置は、
「画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部により電気的に接続されている撮像装置であって、
前記画素は複数のグループに分類され、1つのグループは複数の前記画素を含み、
前記画素は、
前記第1の基板に配置された光電変換手段と、
前記第2の基板に配置され、前記光電変換手段で発生した信号が前記接続部を介して入力され、入力された当該信号を蓄積する信号蓄積手段と、
を有し、
当該固体撮像装置は、
同一のグループに含まれる前記画素であって、平均化の対象となった2つ以上の前記画素のそれぞれに含まれる前記信号蓄積手段に蓄積された各信号を平均化する平均化手段と、
平均化された前記信号を前記画素から出力する出力手段と、
を備えることを特徴とする撮像装置。」
であってもよい。
上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体(DVD媒体,ハードディスク媒体、メモリ媒体など)、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム(例えば、サーバとクライアント端末を含むシステム)など、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。
例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、
「画素を構成する回路要素が配置された第1の基板と第2の基板とが接続部により電気的に接続され、前記画素は複数のグループに分類され、1つのグループは複数の前記画素を含み、前記画素は、前記第1の基板に配置された光電変換素子と、前記第2の基板に配置され、前記光電変換素子で発生した信号が前記接続部を介して入力され、入力された当該信号を蓄積する信号蓄積回路と、を有する固体撮像装置の画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、
前記光電変換素子で信号を発生するモジュールと、
前記光電変換素子で発生した信号を、前記接続部を介して前記信号蓄積回路に入力するモジュールと、
同一のグループに含まれる前記画素であって、平均化の対象となった2つ以上の前記画素のそれぞれに含まれる前記信号蓄積回路に蓄積された各信号を平均化するステップと、
平均化された前記信号を前記画素から出力するモジュールと、
を含むプログラムコードが記録されたコンピュータプログラムプロダクト。」
であってもよい。
上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。
ここで、「コンピュータ」は、WWWシステムを利用している場合であれば、ホームページ提供環境(あるいは表示環境)も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ROM、CD−ROM等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ(RAM)のように、一定時間プログラムを保持しているものも含むものとする。
また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク(通信網)や電話回線等の通信回線(通信線)のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル(差分プログラム)であってもよい。
以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、1または複数の機能を実行するために、1つの部品を複数の部品と置き換えてもよいし、複数の部品を1つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は1またはそれ以上の数量である。請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズ・プラス・ファンクションの限定を含むものと解してはならない。
本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。