JP2012248953A - 固体撮像装置、撮像装置、および信号読み出し方法 - Google Patents

固体撮像装置、撮像装置、および信号読み出し方法 Download PDF

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Abstract

【課題】信号品質の劣化を低減すると共にチップ面積の増大を抑制し、かつ、消費電流の増大を抑制する。
【解決手段】本発明の一態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を増幅して増幅信号を出力する増幅回路と、前記第２の基板に配置され、前記増幅回路から出力された前記増幅信号を蓄積する信号蓄積回路と、を有し、前記第１〜第ｎの画素の前記増幅回路に排他的に駆動電流を供給する制御を行う制御部を有する。
【選択図】図４

Description

本発明は、画素を構成する回路素子が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置および撮像装置に関する。また、本発明は、画素から信号を読み出す信号読み出し方法に関する。
近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、CCD（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばCMOS（Complementary Metal Oxide Semiconductor）トランジスタを用いたCMOS型固体撮像装置等がある。
従来、一般的なCMOS型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式（ローリングシャッタ方式）を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなCMOS型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。
この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するCMOS型固体撮像装置の要求が高まりつつある。グローバルシャッタ機能を有するCMOS型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のCMOS型固体撮像装置は、全画素を同時に露光した後、各光電変換部が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。
ただし、従来のグローバルシャッタ機能を有するCMOS型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、チップ面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。
この問題を解決するために、単位セル毎に配線層側にマイクロパッドを形成したMOSイメージセンサチップと、MOSイメージセンサチップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとをマイクロバンプによって接続してなる固体撮像装置が特許文献１に開示されている。また、光電変換部が形成された第１の基板と、複数のMOSトランジスタが形成された第２の基板とを貼り合わせた固体撮像装置によりチップ面積の増大を防ぐ方法が特許文献２に開示されている。
特開２００６−４９３６１号公報 特開２０１０−２１９３３９号公報
特許文献１においては、MOSイメージセンサチップのセルは、光電変換素子と増幅トランジスタ等を含み（特許文献１の図5、図12）、信号処理チップのセルは、MOSイメージセンサチップのセルから出力される信号をデジタル化した後にメモリに格納する構成（特許文献１の図8、9）をとっている。このように信号をデジタル化しているため、2つのチップを用いて固体撮像装置を構成しているにも拘わらず、チップ面積の増大を避ける効果が十分ではなく、現在の微細化技術では、むしろチップ面積が増大してしまうという問題がある。
特許文献２においては、従来のグローバルシャッタ機能を有する画素を構成する回路要素を2つの基板に分けて配置している（特許文献２の図9）。このため、チップ面積の増大を避けることが可能である。また、MOSイメージセンサチップの蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に画素に入射する光に起因するノイズがMOSイメージセンサチップから信号処理チップに移動する現象が抑制されるため、このノイズによる信号品質の劣化を避けることが可能である。しかし、一般的に蓄積容量部ではリーク電流（暗電流）に起因するノイズが発生しており、このノイズによる信号品質の劣化が生じるという問題がある。
詳細については後述するが、上記のノイズによる信号品質の劣化を低減するように固体撮像装置を構成した場合、各画素の増幅トランジスタを駆動するために各画素に駆動電流を供給する必要がある。しかし、グローバルシャッタによる駆動を行う場合、全画素に一括して駆動電流が流れると消費電流（ピーク電流）が増大する。この消費電流の増大を抑制することがより望ましい。
本発明は、上述した課題に鑑みてなされたものであって、信号品質の劣化を低減すると共にチップ面積の増大を抑制し、かつ、消費電流の増大を抑制することを目的とする。
本発明の一態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を増幅して増幅信号を出力する増幅回路と、前記第２の基板に配置され、前記増幅回路から出力された前記増幅信号を蓄積する信号蓄積回路と、を有し、前記第１〜第ｎの画素の前記増幅回路に排他的に駆動電流を供給する制御を行う制御部を有することを特徴とする。
本発明の他の態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、を有し、前記増幅トランジスタの前記出力端子にソースおよびドレインの一方が接続され、グランドにソースおよびドレインの他方が接続され、前記増幅トランジスタの前記出力端子と前記グランドの接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に駆動電流を供給する第１の切替トランジスタを有することを特徴とする。
本発明の他の態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、前記第１の基板に配置された光電変換素子と、行毎に配置された行信号線に接続されており、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、を有し、電圧を供給する電源に一端が接続され、前記行信号線に他端が接続され、前記電源と前記行信号線の接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に駆動電流を供給する切替スイッチを有することを特徴とする。
本発明の他の態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、を有し、前記増幅トランジスタのゲートにソースおよびドレインの一方が接続され、グランドにソースおよびドレインの他方が接続され、前記増幅トランジスタのゲートと前記グランドの接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に前記駆動電流を供給する第２の切替トランジスタを有することを特徴とする。
本発明の他の態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、前記第１の基板に配置された光電変換素子と、駆動電流を供給する電流源に接続される、列毎に配置された列信号線に接続されており、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、を有し、前記増幅トランジスタの前記出力端子にソースおよびドレインの一方が接続され、前記列信号線にソースおよびドレインの他方が接続され、前記増幅トランジスタの前記出力端子と前記列信号線の接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に前記駆動電流を供給する第３の切替トランジスタを有することを特徴とする。
本発明の他の態様に係る撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている撮像装置であって、第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号を増幅して増幅信号を出力する増幅回路と、前記第２の基板に配置され、前記増幅回路から出力された前記増幅信号を蓄積する信号蓄積回路と、を有し、前記第１〜第ｎの画素内の前記増幅回路に排他的に駆動電流を供給する制御を行う制御部を有することを特徴とする。
本発明の他の態様に係る撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている撮像装置であって、第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、を有し、前記増幅トランジスタの前記出力端子にソースおよびドレインの一方が接続され、グランドにソースおよびドレインの他方が接続され、前記増幅トランジスタの前記出力端子と前記グランドの接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に駆動電流を供給する第１の切替トランジスタを有することを特徴とする。
本発明の他の態様に係る撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている撮像装置であって、第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、前記第１の基板に配置された光電変換素子と、行毎に配置された行信号線に接続されており、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、を有し、電圧を供給する電源に一端が接続され、前記行信号線に他端が接続され、前記電源と前記行信号線の接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に駆動電流を供給する切替スイッチを有することを特徴とする。
本発明の他の態様に係る撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている撮像装置であって、第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、前記第１の基板に配置された光電変換素子と、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、を有し、前記増幅トランジスタのゲートにソースおよびドレインの一方が接続され、グランドにソースおよびドレインの他方が接続され、前記増幅トランジスタのゲートと前記グランドの接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に前記駆動電流を供給する第２の切替トランジスタを有することを特徴とする。
本発明の他の態様に係る撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている撮像装置であって、第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、前記第１の基板に配置された光電変換素子と、駆動電流を供給する電流源に接続される、列毎に配置された列信号線に接続されており、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、を有し、前記増幅トランジスタの前記出力端子にソースおよびドレインの一方が接続され、前記列信号線にソースおよびドレインの他方が接続され、前記増幅トランジスタの前記出力端子と前記列信号線の接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に前記駆動電流を供給する第３の切替トランジスタを有することを特徴とする。
本発明の他の態様に係る信号読み出し方法は、画素を構成する回路素子が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素のそれぞれにおいて、前記第１の基板に配置された前記光電変換素子で発生した信号を増幅回路により増幅して増幅信号を出力するステップと、前記増幅回路から出力された前記増幅信号を、前記第２の基板に配置された信号蓄積回路に蓄積するステップと、前記信号蓄積回路に蓄積された前記増幅信号を前記画素から出力するステップと、を有し、前記第１〜第ｎの画素内の前記増幅回路に排他的に駆動電流を供給する制御を行うことを特徴とする。
本発明の第１の実施形態による撮像装置の構成を示すブロック図である。 本発明の第１の実施形態による撮像装置が備える撮像部の構成を示すブロック図である。 本発明の第１の実施形態による撮像装置が備える撮像部の断面図および平面図である。 本発明の第１の実施形態による撮像装置が備える画素の回路構成を示す回路図である。 本発明の第１の実施形態による撮像装置が備える画素の回路構成を示す回路図である。 本発明の第１の実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。 本発明の第２の実施形態による撮像装置が備える撮像部の構成を示すブロック図である。 本発明の第２の実施形態による撮像装置が備える画素の回路構成を示す回路図である。 本発明の第３の実施形態による撮像装置が備える画素の回路構成を示す回路図である。 本発明の第４の実施形態による撮像装置が備える画素の回路構成を示す回路図である。
以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図1は、本実施形態による撮像装置の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。
図1に示す撮像装置は、レンズ201と、撮像部202と、画像処理部203と、表示部204と、駆動制御部205と、レンズ制御部206と、カメラ制御部207と、カメラ操作部208とを備えている。図1にはメモリカード209も示されているが、このメモリカード209を撮像装置に対して着脱可能に構成することによって、メモリカード209は撮像装置に固有の構成でなくても構わない。
図1に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。
レンズ201は、固体撮像装置（固体撮像素子）を構成する撮像部202の撮像面に被写体の光学像を結像するための撮影レンズである。撮像部202は、レンズ201によって結像された被写体の光学像を光電変換によりデジタルの画像信号に変換して出力する。画像処理部203は、撮像部202から出力される画像信号に種々のデジタル的な画像処理を施す。この画像処理部203は、画像信号を記録用に処理する第１画像処理部203aと、画像信号を表示用に処理する第２画像処理部203bとを備えている。
表示部204は、画像処理部203の第２画像処理部203bにより表示用に画像処理された画像信号に基づき画像を表示する。この表示部204は、静止画像を再生表示することができると共に、被撮像範囲の画像をリアルタイムに表示する動画（ライブビュー）表示を行うことができるようになっている。駆動制御部205は、カメラ制御部207からの指示に基づいて撮像部202の動作を制御する。レンズ制御部206は、カメラ制御部207からの指示に基づいて、レンズ201の絞りや焦点位置を制御する。
カメラ制御部207は、撮像装置全体を制御する。カメラ制御部207の動作は、撮像装置が内蔵するROMに格納されているプログラムに規定されている。カメラ制御部207は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。カメラ操作部208は、ユーザが撮像装置に対する各種の操作入力を行うための操作用の各種部材を有し、操作入力の結果に基づく信号をカメラ制御部207へ出力する。カメラ操作部208の具体例として、撮像装置の電源をオン・オフするための電源スイッチ、静止画撮影を指示するためのレリーズボタン、静止画撮影モードを単写モードと連写モードの間で切り替えるための静止画撮影モードスイッチなどが挙げられる。メモリカード209は、第１画像処理部203aにより記録用に処理された画像信号を保存するための記録媒体である。
図2は、撮像部202の構成を示している。撮像部202は、複数の画素1を有する画素部2と、垂直走査回路3と、列処理回路4と、列選択トランジスタ5と、水平読み出し回路6と、出力アンプ7と、電流源15とを有する。図2に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
画素部2では、複数の画素1が2次元の行列状に配列されている。図2では、一部の画素1のみが示されている。行数および列数は2以上であればよい。本実施形態では、撮像部202が有する全画素からなる領域を画素信号の読み出し対象領域とするが、撮像部202が有する全画素からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。
垂直走査回路3は、例えばシフトレジスタで構成されており、行単位で画素1の駆動制御を行う。この駆動制御には、画素1のリセット動作、蓄積動作、信号読み出し動作等が含まれる。この駆動制御を行うため、垂直走査回路3は、行毎に設けられている制御信号線8を介してそれぞれの画素1へ制御信号（制御パルス）を出力し、画素1を行毎に独立して制御する。垂直走査回路3が駆動制御を行うことによって、列毎に設けられている垂直信号線9へ画素1から画素信号が出力される。
列処理回路4は、列毎の垂直信号線9に接続されており、画素1から出力された画素信号に対してノイズ除去や増幅等の信号処理を行う。列選択トランジスタ5は、列処理回路4で処理された画素信号を水平信号線10へ出力する。列選択トランジスタ5のオンとオフは水平読み出し回路6によって制御される。
水平読み出し回路6は、例えばシフトレジスタで構成されており、画素信号を読み出す画素列を選択して、選択した画素列に係る列選択トランジスタ5を順次選択してオンにし、列処理回路4で処理された画素信号を順次水平信号線10へ出力することにより画素信号を読み出す。出力アンプ7は、水平信号線10へ出力された画素信号に対して信号処理を行い、出力端子11を介して外部へ画素信号を出力する。電流源15は、列毎の垂直信号線9に接続されており、負荷として機能する。
図3は撮像部202の断面構造（図3（a））および平面構造（図3（b））を示している。撮像部202は、画素1を構成する回路要素（光電変換素子や、トランジスタ、容量等）が配置された2枚の基板（第１基板20、第２基板21）が重なった構造を有する。画素1を構成する回路要素は第１基板20と第２基板21に分配して配置されている。第１基板20と第２基板21は、画素1の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。
第１基板20の2つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第１基板20に照射された光は光電変換素子に入射する。第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第２基板21との接続用の電極である多数のマイクロパッド22が形成されている。1画素毎あるいは複数画素毎に1つのマイクロパッド22が配置される。また、第２基板21の2つの主面のうち、第１基板20と対向する側の主面において、マイクロパッド22と対応する位置には、第１基板20との接続用の電極である多数のマイクロパッド23が形成されている。
マイクロパッド22とマイクロパッド23の間にはマイクロバンプ24が形成されている。第１基板20と第２基板21は、マイクロパッド22とマイクロパッド23が互いに対向するように重ねて配置され、マイクロパッド22とマイクロパッド23間がマイクロバンプ24によって電気的に接続されるように一体化されている。マイクロパッド22、マイクロバンプ24、マイクロパッド23は、第１基板20と第２基板21を接続する接続部を構成する。第１基板20に配置されている光電変換素子で発生した信号電荷に基づく信号は、マイクロパッド22、マイクロバンプ24、マイクロパッド23を介して第２基板21へ出力される。
第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面の周辺部には、マイクロパッド22と同様の構造を有するマイクロパッド25が形成されている。第２基板21の2つの主面のうち、第１基板20と対向する側の主面において、マイクロパッド25と対応する位置には、マイクロパッド23と同様の構造を有するマイクロパッド26が形成されている。マイクロパッド25とマイクロパッド26の間にはマイクロバンプ27が形成されている。第１基板20に配置された回路要素、または第２基板21に配置された回路要素を駆動するための電源電圧等は、マイクロパッド25、マイクロバンプ27、マイクロパッド26を介して第１基板20から第２基板21へ、または第２基板21から第１基板20へ供給される。
第２基板21の2つの主面のうち一方の主面の周辺部には、第１基板20、第２基板21以外の系とのインターフェースとして使用されるパッド28が形成されている。パッド28に代えて、第２基板21を貫通する貫通電極を設け、貫通電極を外部接続用の電極として使用してもよい。図3に示す例では第１基板20と第２基板21の主面の面積が異なるが、第１基板20と第２基板21の主面の面積が同じであってもよい。また、マイクロバンプを設けずに、第１基板20の表面に設けたマイクロパッド（第１の電極）と、第２基板21の表面に設けたマイクロパッド（第２の電極）とを直接貼り合わせることにより第１基板20と第２基板21を接続してもよい。
画素1を構成する回路要素は第１基板20と第２基板21に分散して配置されている。画素1以外の垂直走査回路3、列処理回路4、列選択トランジスタ5、水平読み出し回路6、出力アンプ7に関しては、それぞれ第１基板20と第２基板21のどちらに配置されていてもよい。また、垂直走査回路3、列処理回路4、列選択トランジスタ5、水平読み出し回路6、出力アンプ7のそれぞれを構成する回路要素が第１基板20と第２基板21に分散して配置されていてもよい。画素1以外の構成についても第１基板20と第２基板21の間で信号の授受が必要となる場合があるが、画素1と同様にマイクロパッドとマイクロバンプを使用して第１基板20と第２基板21を接続したり、マイクロパッド同士を直接接続して第１基板20と第２基板21を接続したりすることが可能である。
図4は画素1の回路構成を示している。画素1は、光電変換素子101と、転送トランジスタ102と、FD（フローティングディフュージョン）103と、FDリセットトランジスタ104と、第１増幅トランジスタ105と、負荷トランジスタ106と、クランプ容量107と、サンプルトランジスタ108と、アナログメモリリセットトランジスタ109と、アナログメモリ110と、第２増幅トランジスタ111と、選択トランジスタ112とを有する。図4に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
光電変換素子101の一端はグランドに接続され接地されている。転送トランジスタ102のドレイン端子は光電変換素子101の他端に接続されている。転送トランジスタ102のゲート端子は垂直走査回路3に接続されており、転送パルスΦTXが供給される。FD103は、第１増幅トランジスタ105の入力部を構成しており、転送トランジスタ102のソース端子に接続されている。FDリセットトランジスタ104のドレイン端子は電源電圧VDDに接続されており、FDリセットトランジスタ104のソース端子は転送トランジスタ102のソース端子に接続されている。FDリセットトランジスタ104のゲート端子は垂直走査回路3に接続されており、FDリセットパルスΦRSTが供給される。
第１増幅トランジスタ105のドレイン端子は電源電圧VDDに接続されている。第１増幅トランジスタ105のゲート端子は転送トランジスタ102のソース端子に接続されている。負荷トランジスタ106のドレイン端子は第１増幅トランジスタ105のソース端子に接続されており、負荷トランジスタ106のソース端子はグランドに接続され接地されている。負荷トランジスタ106のゲート端子は垂直走査回路3に接続されており、電流制御パルスΦBiasが供給される。
クランプ容量107の一端は第１増幅トランジスタ105のソース端子および負荷トランジスタ106のドレイン端子に接続されている。サンプルトランジスタ108のドレイン端子はクランプ容量107の他端に接続されている。サンプルトランジスタ108のゲート端子は垂直走査回路3に接続されており、サンプルパルスΦSHが供給される。
アナログメモリリセットトランジスタ109のドレイン端子は電源電圧VDDに接続されており、アナログメモリリセットトランジスタ109のソース端子はサンプルトランジスタ108のソース端子に接続されている。アナログメモリリセットトランジスタ109のゲート端子は垂直走査回路3に接続されており、クランプ＆メモリリセットパルスΦCLが供給される。
アナログメモリ110の一端はサンプルトランジスタ108のソース端子に接続されており、アナログメモリ110の他端はグランドに接続され接地されている。第２増幅トランジスタ111のドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタ111の入力部を構成するゲート端子はサンプルトランジスタ108のソース端子に接続されている。選択トランジスタ112のドレイン端子は第２増幅トランジスタ111のソース端子に接続されており、選択トランジスタ112のソース端子は垂直信号線9に接続されている。選択トランジスタ112のゲート端子は垂直走査回路3に接続されており、選択パルスΦSELが供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。
光電変換素子101は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。転送トランジスタ102は、光電変換素子101に蓄積された信号電荷をFD103に転送するトランジスタである。転送トランジスタ102のオン／オフは、垂直走査回路3からの転送パルスΦTXによって制御される。FD103は、光電変換素子101から転送された信号電荷を一時的に保持・蓄積する浮遊容量である。
FDリセットトランジスタ104は、FD103をリセットするトランジスタである。FDリセットトランジスタ104のオン／オフは、垂直走査回路3からのFDリセットパルスΦRSTによって制御される。FDリセットトランジスタ104と転送トランジスタ102を同時にオンにすることによって、光電変換素子101をリセットすることも可能である。FD103／光電変換素子101のリセットは、FD103／光電変換素子101に蓄積されている電荷量を制御してFD103／光電変換素子101の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。
第１増幅トランジスタ105は、入力部であるゲート端子に入力される、FD103に蓄積されている信号電荷に基づく信号を増幅した増幅信号を、出力部であるソース端子から出力するトランジスタである。負荷トランジスタ106は、第１増幅トランジスタ105の負荷として機能し、第１増幅トランジスタ105を駆動する電流を第１増幅トランジスタ105に供給するトランジスタである。負荷トランジスタ106のオン／オフは、垂直走査回路3からの電流制御パルスΦBiasによって制御される。第１増幅トランジスタ105と負荷トランジスタ106はソースフォロワ回路を構成する。
クランプ容量107は、第１増幅トランジスタ105から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。サンプルトランジスタ108は、クランプ容量107の他端の電圧レベルをサンプルホールドし、アナログメモリ110に蓄積するトランジスタである。サンプルトランジスタ108のオン／オフは、垂直走査回路3からのサンプルパルスΦSHによって制御される。
アナログメモリリセットトランジスタ109は、アナログメモリ110をリセットするトランジスタである。アナログメモリリセットトランジスタ109のオン／オフは、垂直走査回路3からのクランプ＆メモリリセットパルスΦCLによって制御される。アナログメモリ110のリセットは、アナログメモリ110に蓄積されている電荷量を制御してアナログメモリ110の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ110は、サンプルトランジスタ108によってサンプルホールドされたアナログ信号を保持・蓄積する。
アナログメモリ110の容量は、FD103の容量よりも大きな容量に設定される。アナログメモリ110には、単位面積当たりのリーク電流（暗電流）の少ない容量であるMIM（Metal Insulator Metal）容量やMOS（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。
第２増幅トランジスタ111は、ゲート端子に入力される、アナログメモリ110に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第２増幅トランジスタ111と、垂直信号線9に接続された、負荷となる電流源15とはソースフォロワ回路を構成する。選択トランジスタ112は、画素1を選択し、第２増幅トランジスタ111の出力を垂直信号線9に伝えるトランジスタである。選択トランジスタ112のオン／オフは、垂直走査回路3からの選択パルスΦSELによって制御される。
図4に示す回路要素のうち、光電変換素子101は第１基板20に配置され、アナログメモリ110は第２基板21に配置され、他の回路要素は第１基板20と第２基板21のいずれかに配置される。図4の破線D1は第１基板20と第２基板21の境界線を示している。第１基板20には、光電変換素子101と、転送トランジスタ102と、FD103と、FDリセットトランジスタ104と、第１増幅トランジスタ105とが配置されている。第２基板21には、負荷トランジスタ106と、クランプ容量107と、サンプルトランジスタ108と、アナログメモリリセットトランジスタ109と、アナログメモリ110と、第２増幅トランジスタ111と、選択トランジスタ112とが配置されている。
第１基板20の第１増幅トランジスタ105から出力された増幅信号は、マイクロパッド22、マイクロバンプ24、およびマイクロパッド23を介して第２基板21へ出力される。また、電源電圧VDDは、マイクロパッド25、マイクロバンプ27、およびマイクロパッド26を介して第１基板20と第２基板21の間で授受される。
図4では、マイクロパッド22、マイクロバンプ24、マイクロパッド23を含む接続部が第１増幅トランジスタ105のソース端子と、負荷トランジスタ106のドレイン端子およびクランプ容量107の一端との間の経路に配置されているが、これに限らない。接続部は、光電変換素子101からアナログメモリ110までの電気的に接続された経路上のどこに配置されていてもよい。
図5は、第１基板20と第２基板21の境界線の例を示している。破線D1〜D5は、第１基板20と第２基板21の境界線として可能な例を示している。第１基板20と第２基板21の境界線は、破線D1〜D5のいずれであってもよく、これら以外もあり得る。破線D1については上述した通りである。破線D2が示す例では、光電変換素子101の他端と転送トランジスタ102のドレイン端子との間の経路に接続部が配置される。破線D3が示す例では、転送トランジスタ102のソース端子と、FDリセットトランジスタ104のソース端子および第１増幅トランジスタ105のゲート端子との間の経路に接続部が配置される。
破線D4が示す例では、クランプ容量107の他端と、サンプルトランジスタ108のドレイン端子との間の経路に接続部が配置される。破線D5が示す例では、サンプルトランジスタ108のソース端子と、アナログメモリリセットトランジスタ109のソース端子、アナログメモリ110の一端、および第２増幅トランジスタ111のゲート端子との間の経路に接続部が配置される。
上記の構成を有する全ての画素1は複数のグループに分類されており、それぞれの画素1は複数のグループのうちのいずれかに属する。本実施形態では、画素位置に応じて、画素1が複数のグループに分類されている。図2に示す例では、同一の行に属する画素1が1グループを構成している。すなわち、1行目の画素1が第１のグループを構成し、2行目の画素1が第２のグループを構成し、3行目の画素1が第３のグループを構成し、・・・n行目（最終行目）の画素1が第ｎのグループを構成している。
次に、図6を参照し、画素1の動作を説明する。図6は、垂直走査回路3から行毎に画素1に供給される制御信号を示している。図面のスペースの制約上、図6では2行分の画素1に供給される制御信号のみが示され、残りの行の画素1に供給される制御信号は省略されている。以下では、制御信号に対して、行番号を示す添え字を付加して説明を行う。例えば、1行目の画素1へ出力される転送パルスΦTXをΦTX-1と示す。
時刻t1において、1行目の画素1へ出力される転送パルスΦTX-1が“L”（Low）レベルから“H”（High）レベルに変化することで、1行目の画素1の転送トランジスタ102がオンとなる。同時に、1行目の画素1へ出力されるFDリセットパルスΦRST-1が“L”レベルから“H”レベルに変化することで、1行目の画素1のFDリセットトランジスタ104がオンとなる。これによって、光電変換素子101がリセットされる。
続いて、時刻t2において、1行目の画素1へ出力される転送パルスΦTX-1およびFDリセットパルスΦRST-1が“H”レベルから“L”レベルに変化することで、1行目の画素1の転送トランジスタ102およびFDリセットトランジスタ104がオフとなる。これによって、光電変換素子101のリセットが終了し、1行目の画素1の露光（信号電荷の蓄積）が開始される。
露光期間内の時刻t3において、1行目の画素1へ出力されるFDリセットパルスΦRST-1が“L”レベルから“H”レベルに変化することで、1行目の画素1のFDリセットトランジスタ104がオンとなる。これによって、FD103がリセットされる。同時に、1行目の画素1へ出力される電流制御パルスΦBias-1が“L”レベルから“H”レベルに変化することで、1行目の画素1の負荷トランジスタ106がオンとなる。これによって、第１増幅トランジスタ105に駆動電流が供給され、第１増幅トランジスタ105が増幅動作を開始する。
同時に、1行目の画素1へ出力されるクランプ＆メモリリセットパルスΦCL-1が“L”レベルから“H”レベルに変化することで、1行目の画素1のアナログメモリリセットトランジスタ109がオンとなる。これによって、アナログメモリ110がリセットされる。同時に、1行目の画素1へ出力されるサンプルパルスΦSH-1が“L”レベルから“H”レベルに変化することで、1行目の画素1のサンプルトランジスタ108がオンとなる。これによって、クランプ容量107の他端の電位が電源電圧VDDにリセットされると共に、サンプルトランジスタ108がクランプ容量107の他端の電位のサンプルホールドを開始する。
続いて、露光期間内の時刻t4において、1行目の画素1へ出力されるFDリセットパルスΦRST-1が“H”レベルから“L”レベルに変化することで、1行目の画素1のFDリセットトランジスタ104がオフとなる。これによって、1行目の画素1のFD103のリセットが終了する。FD103のリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングでFD103のリセットを行うことによって、FD103のリーク電流によるノイズをより低減することができる。
続いて、露光期間内の時刻t5において、1行目の画素1へ出力されるクランプ＆メモリリセットパルスΦCL-1が“H”レベルから“L”レベルに変化することで、1行目の画素1のアナログメモリリセットトランジスタ109がオフとなる。これによって、1行目の画素1のアナログメモリ110のリセットが終了する。この時点でクランプ容量107は、第１増幅トランジスタ105から出力される増幅信号（FD103のリセット後の増幅信号）をクランプしている。
続いて、時刻t6において、1行目の画素1へ出力される転送パルスΦTX-1が“L”レベルから“H”レベルに変化することで、1行目の画素1の転送トランジスタ102がオンとなる。これによって、1行目の画素1の光電変換素子101に蓄積されている信号電荷が、転送トランジスタ102を介してFD103に転送され、FD103に蓄積される。これによって、1行目の画素1の露光（信号電荷の蓄積）が終了する。図6に示すように、時刻t2から時刻t6までの期間が露光期間（信号蓄積期間）である。続いて、時刻t7において、1行目の画素1へ出力される転送パルスΦTX-1が“H”レベルから“L”レベルに変化することで、1行目の画素1の転送トランジスタ102がオフとなる。
続いて、時刻t8において、1行目の画素1へ出力されるサンプルパルスΦSH-1が“H”レベルから“L”レベルに変化することで、1行目の画素1のサンプルトランジスタ108がオフとなる。これによって、サンプルトランジスタ108がクランプ容量107の他端の電位のサンプルホールドを終了する。同時に、1行目の画素1へ出力される電流制御パルスΦBias-1が“H”レベルから“L”レベルに変化することで、1行目の画素1の負荷トランジスタ106がオフとなる。これによって、第１増幅トランジスタ105への駆動電流の供給が停止され、第１増幅トランジスタ105が増幅動作を停止する。
FD103のリセットが終了した後に光電変換素子101からFD103に信号電荷が転送されることによるFD103の一端の電位の変化をΔVfd、第１増幅トランジスタ105のゲインをα1とすると、光電変換素子101からFD103に信号電荷が転送されることによる第１増幅トランジスタ105のソース端子の電位の変化ΔVamp1はα1×ΔVfdとなる。
アナログメモリ110とサンプルトランジスタ108の合計のゲインをα2とすると、光電変換素子101からFD103に信号電荷が転送された後のサンプルトランジスタ108のサンプルホールドによるアナログメモリ110の一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。アナログメモリ110のリセットが終了した時点のアナログメモリ110の一端の電位は電源電圧VDDであるため、光電変換素子101からFD103に信号電荷が転送された後、サンプルトランジスタ108によってサンプルホールドされたアナログメモリ110の一端の電位Vmemは以下の（１）式となる。（１）式において、ΔVmem<0、ΔVfd<0である。
Vmem＝VDD＋ΔVmem
＝VDD＋α1×α2×ΔVfd ・・・（１）
また、α2は以下の（２）式となる。（２）式において、CLはクランプ容量107の容量値であり、CSHはアナログメモリ110の容量値である。ゲインの低下をより小さくするため、クランプ容量107の容量値CLはアナログメモリ110の容量値CSHよりも大きいことがより望ましい。
Figure 2012248953
上述した時刻t1〜t8における1行目の画素1の動作と同様の動作が行毎に順次行われる。図6に示すように、時刻t2以降の時刻t1’において、2行目の画素1の動作が開始される。1行目の画素1の負荷トランジスタ106と2行目の画素1の負荷トランジスタ106が同時にオンとならないよう、1行目の画素1の負荷トランジスタ106がオフとなる時刻t8以降の時刻t9において、2行目の画素1の負荷トランジスタ106がオンとなる。各行の露光期間は同一となる。全行の画素1すなわち全画素において、増幅信号をアナログメモリ110に転送するまで、上記の動作と同様の動作が行毎に順次行われる。
全画素について上記の動作が終了した時刻t10以降、アナログメモリ110に蓄積されている信号電荷に基づく信号が行毎に順次読み出される。時刻t10〜t11の期間では、1行目の画素1から信号が読み出される。まず、1行目の画素1へ出力される選択パルスΦSEL-1が“L”レベルから“H”レベルに変化することで、1行目の画素1の選択トランジスタ112がオンとなる。これによって、（１）式に示した電位Vmemに基づく信号が選択トランジスタ112を介して垂直信号線9へ出力される。続いて、1行目の画素1へ出力される選択パルスΦSEL-1が“H”レベルから“L”レベルに変化することで、1行目の画素1の選択トランジスタ112がオフとなる。
続いて、1行目の画素1へ出力されるクランプ＆メモリリセットパルスΦCL-1が“L”レベルから“H”レベルに変化することで、1行目の画素1のアナログメモリリセットトランジスタ109がオンとなる。これによって、1行目の画素1のアナログメモリ110がリセットされる。続いて、1行目の画素1へ出力されるクランプ＆メモリリセットパルスΦCL-1が“H”レベルから“L”レベルに変化することで、1行目の画素1のアナログメモリリセットトランジスタ109がオフとなる。
続いて、1行目の画素1へ出力される選択パルスΦSEL-1が“L”レベルから“H”レベルに変化することで、1行目の画素1の選択トランジスタ112がオンとなる。これによって、アナログメモリ110をリセットしたときのアナログメモリ110の一端の電位に基づく信号が選択トランジスタ112を介して垂直信号線9へ出力される。続いて、選択パルスΦSEL-1が“H”レベルから“L”レベルに変化することで、選択トランジスタ112がオフとなる。
列処理回路4は、（１）式に示した電位Vmemに基づく信号と、アナログメモリ110をリセットしたときのアナログメモリ110の一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子101に蓄積された信号電荷がFD103に転送された直後のFD103の一端の電位と、FD103の一端がリセットされた直後のFD103の電位との差分ΔVfdに基づく信号である。したがって、アナログメモリ110をリセットすることによるノイズ成分と、FD103をリセットすることによるノイズ成分とを抑圧した、光電変換素子101に蓄積された信号電荷に基づく信号成分を得ることができる。
列処理回路4から出力された信号は、列選択トランジスタ5を介して水平信号線10へ出力される。出力アンプ7は、水平信号線10へ出力された信号を処理し、出力端子11から画素信号として出力する。以上で、1行目の画素1からの信号の読み出しが終了する。
時刻t11〜t12の期間では、2行目の画素1から信号が読み出される。2行目の画素1から信号を読み出す動作は、1行目の画素1から信号を読み出す動作と同様であるので、説明を省略する。3行目以降の画素1についても、同様の動作が行毎に行われる。全画素から信号を読み出す動作が終了した後、時刻t1からの動作を再度行ってもよいし、画素1に係る動作を終了してもよい。
全画素一括で光電変換素子の露光を行うグローバルシャッタの動作では、全画素一括で光電変換素子からFDに転送された信号電荷をFDが各画素の読み出しタイミングまで保持していなければならない。また、図6に示した画素1の動作では、行毎に順次、光電変換素子101からFD103に転送された信号電荷をFD103が各画素1の読み出しタイミングまで保持していなければならない。FD103が信号電荷を保持している期間中にノイズが発生すると、FD103が保持している信号電荷にノイズが重畳され、信号品質（S/N）が劣化する。
FD103が信号電荷を保持している期間（以下、保持期間と記載）中に発生するノイズの主な要因は、FD103のリーク電流による電荷（以下、リーク電荷と記載）と、光電変換素子101以外の部分に入射する光に起因する電荷（以下、光電荷と記載）である。単位時間に発生するリーク電荷と光電荷をそれぞれqid、qpnとし、保持期間の長さをtcとすると、保持期間中に発生するノイズ電荷Qnは（qid＋qpn）tcとなる。
FD103の容量をCfd、アナログメモリ110の容量をCmemとし、CfdとCmemの比（Cmem/Cfd）をAとする。また、前述したように、第１増幅トランジスタ105のゲインをα1、アナログメモリ110とサンプルトランジスタ108の合計のゲインをα2とする。露光期間中に光電変換素子101で発生した信号電荷をQphとすると、露光期間の終了後にアナログメモリ110に保持される信号電荷はA×α1×α2×Qphとなる。
光電変換素子101からFD103に転送された信号電荷に基づく信号は時刻t8までにサンプルトランジスタ108によってサンプルホールドされ、アナログメモリ110に格納される。したがって、FD103に信号電荷が転送されてからアナログメモリ110に信号電荷が格納されるまでの時間は短く、FD103で発生したノイズは無視することができる。アナログメモリ110が信号電荷を保持している期間に発生するノイズを上記と同じQnと仮定すると、S/NはA×α1×α2×Qph/Qnとなる。
一方、特許文献２に記載された従来技術のように、容量蓄積部に保持された信号電荷を、増幅トランジスタを介して画素から読み出す場合のS/NはQph/Qnとなる。したがって、本実施形態のS/Nは従来技術のS/NのA×α1×α2倍となる。A×α1×α2が1よりも大きくなるようにアナログメモリ110の容量値を設定する（例えば、アナログメモリ110の容量値をFD103の容量値よりも十分大きくする）ことによって、信号品質の劣化を低減することができる。
上記の動作では、リセットが行われた後の光電変換素子101が信号電荷を発生する第１の期間（露光期間の一部である時刻t3〜t6の期間）、および光電変換素子101に蓄積された信号電荷をFD103に転送し、FD103に転送した信号電荷に対応する増幅信号をアナログメモリ110が蓄積する第２の期間（時刻t6〜t8の期間）において、負荷トランジスタ106がオンとなり、第１増幅トランジスタ105へ駆動電流が供給される。また、これら第１の期間および第２の期間以外の期間であって、画素1から信号を出力する第３の期間（時刻t9以降の期間）を含む期間において、負荷トランジスタ106がオフとなり、第１増幅トランジスタ105への駆動電流の供給が停止される。
本実施形態の画素1は、垂直走査回路3からの電流制御パルスΦBiasによって、行毎に独立して負荷トランジスタ106のオンとオフの制御（第１増幅トランジスタ105への駆動電流のオンとオフの制御）を行う機能を有する。また、全行の画素1すなわち全画素の負荷トランジスタ106が同時にオンとならないように、同一時点では一部の行の画素1の負荷トランジスタ106のみがオンとなり、この一部の行を除いた残りの行の画素1の負荷トランジスタ106がオフとなるように、負荷トランジスタ106を排他的にオンとする制御が行われる。より具体的には、図6に示したように、行毎に負荷トランジスタ106を排他的にオンとする制御が行われ、同一時点では1行分の画素1の負荷トランジスタ106のみがオンとなる。
1行目の画素1の光電変換素子101のリセットを開始してから、全画素において増幅信号をアナログメモリ110に蓄積するまで、全画素の負荷トランジスタ106を同時にオンとする制御を行うことは可能だが、そのような制御を行った場合、消費電流（ピーク電流）が増大する。本実施形態では、上記のように同一時点では一部の行の画素1の負荷トランジスタ106のみをオンとすることによって、消費電流（ピーク電流）の増大を抑制し、電源電圧の電圧降下やグランド電圧の上昇等の発生を低減することができる。
従来のローリングシャッタ方式では、行毎に、光電変換素子で発生した信号電荷をFDに転送する動作（転送動作）を行い、続いて、FDに蓄積されている信号電荷に基づく信号を画素から水平信号線に読み出す動作（水平動作）を行う。より具体的には、1行目の転送動作および水平動作を行った後、2行目の転送動作および水平動作を行い、以降も行毎に同様の動作を順次行う。従来のローリングシャッタ方式では、前述したように、行毎に露光のタイミングが異なるため、動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。
これに対して、本実施形態では、行毎に、光電変換素子101で発生した信号電荷をFD103に転送する動作（転送動作）を行い、続いて、FD103に転送した信号電荷に基づく増幅信号をアナログメモリ110に蓄積する動作（蓄積動作）を行う。より具体的には、1行目の転送動作および蓄積動作を行った後、2行目の転送動作および蓄積動作を行い、以降も行毎に同様の動作を順次行う。全画素について転送動作および蓄積動作が終了すると、アナログメモリ110に蓄積されている信号電荷に基づく画素信号を画素1から水平信号線10に読み出す動作（水平動作）を行う。
図面のスペースの制約上、図6には示していないが、水平動作では列毎に画素信号を水平信号線10に順次読み出す動作を行うため、1行分の画素信号を読み出す時間は、図6に示している時間（時刻t10〜t11の時間）よりも長くなる。本実施形態では、行毎に転送動作および蓄積動作を行い、全画素の転送動作および蓄積動作が終了した後、水平動作を行うため、全画素の転送動作および蓄積動作に必要な時間は、従来のローリングシャッタ方式において全画素の転送動作および水平動作に必要な時間よりも短くなる。したがって、撮像した画像内の被写体の歪みを低減することができる。
上述したように、本実施形態によれば、画素を構成する回路要素を2枚の基板のそれぞれに配置し、増幅回路（第１増幅トランジスタ105）から出力された増幅信号をデジタル化せずに信号蓄積回路（アナログメモリ110）に蓄積することによって、チップ面積の増大を抑制することができる（多画素化も容易となる）。さらに、信号蓄積回路（アナログメモリ110）を設けたことによって、信号品質の劣化を低減することができる。さらに、増幅回路（第１増幅トランジスタ105）に排他的に駆動電流を供給する制御を行うことによって、消費電流の増大を抑制することができる。
また、画素の全ての回路要素を1枚の基板に配置する場合と比較して、第１基板の光電変換素子の面積を大きくすることが可能となるため、感度が向上する。さらに、アナログメモリを用いることによって、第２基板に設ける信号蓄積用の領域の面積を小さくすることができる。
また、アナログメモリ110の容量値をFD103の容量値よりも大きくする（例えば、アナログメモリ110の容量値をFD103の容量値の5倍以上にする）ことによって、アナログメモリ110が保持する信号電荷が、FD103が保持する信号電荷よりも大きくなる。このため、アナログメモリ110のリーク電流による信号劣化の影響を小さくすることができる。
また、クランプ容量107およびサンプルトランジスタ108を設けることによって、第１基板20で発生するノイズを低減することができる。第１基板20で発生するノイズには、第１増幅トランジスタ105に接続される回路（例えばFDリセットトランジスタ104）の動作に由来して第１増幅トランジスタ105の入力部で発生するノイズ（例えばリセットノイズ）や、第１増幅トランジスタ105の動作特性に由来するノイズ（例えば第１増幅トランジスタ105の回路閾値のばらつきによるノイズ）等がある。
また、アナログメモリ110をリセットしたときの信号と、光電変換素子101からFD103へ信号電荷を転送することによって発生する第１増幅トランジスタ105の出力の変動に応じた信号とを時分割で画素1から出力し、画素1の外部で各信号の差分処理を行うことによって、第２基板21で発生するノイズを低減することができる。第２基板21で発生するノイズには、第２増幅トランジスタ111に接続される回路（例えばアナログメモリリセットトランジスタ109）の動作に由来して第２増幅トランジスタ111の入力部で発生するノイズ（例えばリセットノイズ）等がある。
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。本実施形態では、撮像部202の構成が第１の実施形態と異なる。以下では、撮像部202の構成について説明する。他の構成については、第１の実施形態と同様であるので、説明を省略する。
図7は、本実施形態の撮像部202の一部の構成を示している。図7では、列処理回路4、列選択トランジスタ5、水平読み出し回路6、出力アンプ7、制御信号線8、垂直信号線9、水平信号線10、および出力端子11の図示を省略している。行毎に電源線13が設けられており、各行の電源線13は電源電圧VDDを各行の画素1に供給する。また、各行に対応して切替スイッチ12が設けられており、各行の切替スイッチ12は、電源電圧VDDを供給する電源と電源線13との接続のオンとオフを切り替える。
切替スイッチ12は端子T1，T2，T3を有している。端子T1は電源線13に接続され、端子T2は電源に接続され、端子T3はグランドに接続され接地されている。電源と電源線13との接続をオンとする場合、切替スイッチ12は端子T1と端子T2を接続する。また、電源と電源線13との接続をオフとする場合、切替スイッチ12は端子T1と端子T3を接続する。切替スイッチ12は、行毎に設けられた電源制御線14を介して垂直走査回路3に接続されている。切替スイッチ12の動作は、垂直走査回路3から電源制御線14を介して供給されるスイッチ制御パルスΦSWによって制御される。
また、列毎に電流制御線16が設けられており、各列の電流制御線16には負荷となる電流源17が接続されている。電流源17は、制御信号線18を介して垂直走査回路3に接続されている。電流源17のオンとオフは、垂直走査回路3から制御信号線18を介して供給される制御パルスによって制御される。上記以外の構成については、図2に示した構成と同様であるので、説明を省略する。
図8は、本実施形態の画素1の回路構成を示している。図4に示した構成と比較して、図8では負荷トランジスタ106が設けられておらず、第１増幅トランジスタ105のソース端子はクランプ容量107の一端に接続されていると共に図7の電流源17に接続され、この電流源17を介して接地されている。これ以外の構成については図4に示した構成と同様であるので、説明を省略する。
本実施形態における画素1の動作の大部分は、図6に示した動作と同様である。図6に示した動作と異なる点は、図6の電流制御パルスΦBiasの代わりにスイッチ制御パルスΦSWが各行の切替スイッチ12に供給される点である。図6の電流制御パルスΦBiasが“H”レベルである期間でスイッチ制御パルスΦSWは“H”レベルであり、電流制御パルスΦBiasが“L”レベルである期間でスイッチ制御パルスΦSWは“L”レベルである。
スイッチ制御パルスΦSWが“H”レベルの場合、切替スイッチ12は端子T1と端子T2を接続する。これによって、電源電圧VDDが第１増幅トランジスタ105のドレイン端子に供給され、第１増幅トランジスタ105に駆動電流が供給される。また、スイッチ制御パルスΦSWが“L”レベルの場合、切替スイッチ12は端子T1と端子T3を接続する。これによって、グランドレベルが第１増幅トランジスタ105のドレイン端子に供給され、第１増幅トランジスタ105への駆動電流の供給は停止される。
垂直走査回路3から制御信号線18を介して電流源17に供給される制御パルスは、いずれかの行のスイッチ制御パルスΦSWが“H”レベルのときに“H”レベルであり、全ての行のスイッチ制御パルスΦSWが“L”レベルのときに“L”レベルである。つまり、いずれかの行の第１増幅トランジスタ105に駆動電流が供給されるときに電流源17はオンとなる。
本実施形態によれば、切替スイッチ12により電源と電源線13の接続のオンとオフを制御することによって、第１増幅トランジスタ105に排他的に駆動電流を供給する制御を行うことが可能となる。したがって、消費電流の増大を抑制することができる。スイッチ制御パルスΦSWの変化に合わせた電流源17のオンとオフの制御を行わずに、画素1に係る動作を行う全ての期間で電流源17をオンにしても、消費電流の増大を抑制することは可能であるが、上記のように電流源17のオンとオフの制御を行うことによって、動作の確実性がより増す。
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。本実施形態では、画素1の構成が第１の実施形態と異なる。以下では、撮像部202および画素1の構成について説明する。他の構成については、第１の実施形態と同様であるので、説明を省略する。撮像部202の構成は第２の実施形態と同様であるので、説明を省略する。
図9は、本実施形態の画素1の回路構成を示している。図4に示した構成と比較して、図9では負荷トランジスタ106が設けられておらず、第１増幅トランジスタ105のソース端子はクランプ容量107の一端に接続されていると共に図7の電流源17に接続され、この電流源17を介して接地されている。また、切替トランジスタ113が設けられている。
切替トランジスタ113のドレイン端子はFD103に接続され、切替トランジスタ113のソース端子はグランドに接続され接地されている。切替トランジスタ113のゲート端子は垂直走査回路3に接続されており、切替パルスΦSWT1が供給される。切替トランジスタ113は、第１増幅トランジスタ105のゲート端子とグランドの接続のオンとオフを切り替えるトランジスタである。切替トランジスタ113のオン／オフは、垂直走査回路3からの切替パルスΦSWT1によって制御される。上記以外の構成については図4に示した構成と同様であるので、説明を省略する。
本実施形態における画素1の動作の大部分は、図6に示した動作と同様である。図6に示した動作と異なる点は、図6の電流制御パルスΦBiasの代わりに切替パルスΦSWT1が画素1に供給される点である。図6の電流制御パルスΦBiasが“H”レベルである期間で切替パルスΦSWT1は“L”レベルであり、電流制御パルスΦBiasが“L”レベルである期間で切替パルスΦSWT1は“H”レベルである。
切替パルスΦSWT1が“L”レベルの場合、切替トランジスタ113がオフとなる。これによって、第１増幅トランジスタ105のゲート端子とグランドの接続がオフとなり、第１増幅トランジスタ105に駆動電流が供給される。また、切替パルスΦSWT1が“H”レベルの場合、切替トランジスタ113はオンとなる。これによって、第１増幅トランジスタ105のゲート端子とグランドの接続がオンとなり、第１増幅トランジスタ105への駆動電流の供給は停止される。
垂直走査回路3から制御信号線18を介して電流源17に供給される制御パルスは、いずれかの行の切替パルスΦSWT1が“L”レベルのときに“H”レベルであり、全ての行の切替パルスΦSWT1が“H”レベルのときに“L”レベルである。つまり、いずれかの行の第１増幅トランジスタ105に駆動電流が供給されるときに電流源17はオンとなる。
本実施形態によれば、切替トランジスタ113により第１増幅トランジスタ105のゲート端子とグランドの接続のオンとオフを制御することによって、第１増幅トランジスタ105に排他的に駆動電流を供給する制御を行うことが可能となる。したがって、消費電流の増大を抑制することができる。切替パルスΦSWT1の変化に合わせた電流源17のオンとオフの制御を行わずに、画素1に係る動作を行う全ての期間で電流源17をオンにしても、消費電流の増大を抑制することは可能であるが、上記のように電流源17のオンとオフの制御を行うことによって、動作の確実性がより増す。
（第４の実施形態）
次に、本発明の第４の実施形態を説明する。本実施形態では、撮像部202の構成が第１の実施形態と異なる。以下では、画素1の構成について説明する。他の構成については、第１の実施形態と同様であるので、説明を省略する。
図10は、本実施形態の画素1の回路構成を示している。図4に示した構成と比較して、図10では負荷トランジスタ106が設けられておらず、切替トランジスタ114が設けられている。切替トランジスタ114のドレイン端子は第１増幅トランジスタ105のソース端子およびクランプ容量107の一端に接続されており、切替トランジスタ114のソース端子は垂直信号線9に接続されている。切替トランジスタ114のゲート端子は垂直走査回路3に接続されており、切替パルスΦSWT2が供給される。切替トランジスタ114は、第１増幅トランジスタ105のソース端子と垂直信号線9の接続のオンとオフを切り替えるトランジスタである。切替トランジスタ114のオン／オフは、垂直走査回路3からの切替パルスΦSWT2によって制御される。上記以外の構成については図4に示した構成と同様であるので、説明を省略する。
本実施形態の画素1は、列毎に異なる列グループおよび行毎に異なる行グループに属している。同一の列に属する画素1が1つの列グループを構成している。すなわち、1列目の画素1が第１の列グループを構成し、2列目の画素1が第２の列グループを構成し、3列目の画素1が第３の列グループを構成し、・・・m列目（最終列目）の画素1が第mのグループを構成している。同一の列グループに属する画素1の第１増幅トランジスタ105には同一の電流源15から駆動電流が供給される。
また、同一の列グループに属する画素1は行毎に1つの行グループを構成している。すなわち、同一の列グループに属する画素1のうち、1行目の画素1が第１の行グループを構成し、2行目の画素1が第２の行グループを構成し、3行目の画素1が第３の行グループを構成し、・・・n行目（最終行目）の画素1が第ｎの行グループを構成している。
本実施形態における画素1の動作の大部分は、図6に示した動作と同様である。図6に示した動作と異なる点は、図6の電流制御パルスΦBiasの代わりに切替パルスΦSWT2が画素1に供給される点である。図6の電流制御パルスΦBiasが“H”レベルである期間で切替パルスΦSWT2は“H”レベルであり、電流制御パルスΦBiasが“L”レベルである期間で切替パルスΦSWT2は“L”レベルである。
切替パルスΦSWT2が“H”レベルの場合、切替トランジスタ114がオンとなる。これによって、第１増幅トランジスタ105のソース端子と電流源15の接続がオンとなり、第１増幅トランジスタ105に駆動電流が供給される。また、切替パルスΦSWT2が“H”レベルの場合、切替トランジスタ113はオンとなる。これによって、第１増幅トランジスタ105のソース端子と電流源15の接続がオフとなり、第１増幅トランジスタ105への駆動電流の供給は停止される。
本実施形態によれば、切替トランジスタ114により第１増幅トランジスタ105のソース端子とグランドの接続のオンとオフを制御することによって、第１増幅トランジスタ105に排他的に駆動電流を供給する制御を行うことが可能となる。したがって、消費電流の増大を抑制することができる。
本発明に係る増幅回路（増幅トランジスタ）は例えば第１増幅トランジスタ105に対応し、本発明に係る信号蓄積回路（メモリ回路）は例えばアナログメモリ110に対応し、本発明に係る制御部は例えば垂直走査回路3、負荷トランジスタ106、切替スイッチ12、切替トランジスタ113，114に対応する。また、本発明に係るリセット回路は例えばFDリセットトランジスタ104に対応し、本発明に係る出力回路は例えば選択トランジスタ112に対応する。
また、本発明に係る第１の切替スイッチ（第１の切替トランジスタ）は例えば負荷トランジスタ106に対応し、本発明に係る第２の切替スイッチは例えば切替スイッチ12に対応し、本発明に係る第３の切替スイッチ（第２の切替トランジスタ）は例えば切替トランジスタ113に対応し、本発明に係る第４の切替スイッチ（第３の切替トランジスタ）は例えば切替トランジスタ114に対応する。また、本発明に係る行信号線は電源線13に対応し、本発明に係る列信号線は垂直信号線9に対応する。本発明に係るクランプ容量は例えばクランプ容量107に対応し、本発明に係るトランジスタは例えばサンプルトランジスタ108に対応する。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、２枚の基板が接続部で接続されている固体撮像装置の構成を示したが、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される固体撮像装置の場合、３枚以上の基板のうち２枚の基板が第１の基板と第２の基板に相当する。
例えば、本発明の一態様に係る固体撮像装置は、
「画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、
前記第１の基板に配置された光電変換手段と、
前記光電変換手段で発生した信号を増幅して増幅信号を出力する増幅手段と、
前記第２の基板に配置され、前記増幅手段から出力された前記増幅信号を蓄積する信号蓄積手段と、
を有し、
前記第１〜第ｎの画素の前記増幅手段に排他的に駆動電流を供給する制御を行う制御手段
を有することを特徴とする固体撮像装置。」
であってもよい。
例えば、本発明の一態様に係る撮像装置は、
「画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている撮像装置であって、
第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、
前記第１の基板に配置された光電変換手段と、
前記光電変換手段で発生した信号を増幅して増幅信号を出力する増幅手段と、
前記第２の基板に配置され、前記増幅手段から出力された前記増幅信号を蓄積する信号蓄積手段と、
を有し、
前記第１〜第ｎの画素の前記増幅手段に排他的に駆動電流を供給する制御を行う制御手段
を有することを特徴とする撮像装置。」
であってもよい。
上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体（ＤＶＤ媒体，ハードディスク媒体、メモリ媒体など）、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム（例えば、サーバとクライアント端末を含むシステム）など、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。
例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、
「第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素のそれぞれにおいて、
前記第１の基板に配置された前記光電変換素子で発生した信号を増幅回路により増幅して増幅信号を出力するモジュールと、
前記増幅回路から出力された前記増幅信号を、前記第２の基板に配置された信号蓄積回路に蓄積するモジュールと、
前記信号蓄積回路に蓄積された前記増幅信号を前記画素から出力するモジュールと、
前記第１〜第ｎの画素内の前記増幅回路に排他的に駆動電流を供給する制御を行うモジュールと、
を含むプログラムコードが記録されたコンピュータプログラムプロダクト。」
であってもよい。
上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。
ここで、「コンピュータ」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。
また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、１または複数の機能を実行するために、１つの部品を複数の部品と置き換えてもよいし、複数の部品を１つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は１またはそれ以上の数量である。請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズ・プラス・ファンクションの限定を含むものと解してはならない。
本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。
1・・・画素、2・・・画素部、3・・・垂直走査回路、4・・・列処理回路、5・・・列選択トランジスタ、6・・・水平読み出し回路、7・・・出力アンプ、12・・・切替スイッチ、15，17・・・電流源、20・・・第１基板、21・・・第２基板、22，23，25，26・・・マイクロパッド、24，27・・・マイクロバンプ、28・・・パッド、101・・・光電変換素子、102・・・転送トランジスタ、103・・・FD、104・・・FDリセットトランジスタ、105・・・第１増幅トランジスタ、106・・・負荷トランジスタ、107・・・クランプ容量、108・・・サンプルトランジスタ、109・・・アナログメモリリセットトランジスタ、110・・・アナログメモリ、111・・・第２増幅トランジスタ、112・・・選択トランジスタ、113，114・・・切替トランジスタ、201・・・レンズ、202・・・撮像部、203・・・画像処理部、203a・・・第１画像処理部、203b・・・第２画像処理部、204・・・表示部、205・・・駆動制御部、206・・・レンズ制御部、207・・・カメラ制御部、208・・・カメラ操作部、209・・・メモリカード

Claims (29)

  1. 画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
    第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、
    前記第１の基板に配置された光電変換素子と、
    前記光電変換素子で発生した信号を増幅して増幅信号を出力する増幅回路と、
    前記第２の基板に配置され、前記増幅回路から出力された前記増幅信号を蓄積する信号蓄積回路と、
    を有し、
    前記第１〜第ｎの画素の前記増幅回路に排他的に駆動電流を供給する制御を行う制御部
    を有することを特徴とする固体撮像装置。
  2. 前記複数の画素の配置位置をもとに前記複数の画素が前記第１〜第ｎの画素に分類されていることを特徴とする請求項１に記載の固体撮像装置。
  3. 前記複数の画素は行列状に配置されており、前記複数の画素は列毎に１以上のグループに分類され、同一グループ内の画素が前記第１〜第ｎの画素に分類されていることを特徴とする請求項２に記載の固体撮像装置。
  4. 前記複数の画素は行列状に配置されており、
    前記光電変換素子をリセットするリセット回路をさらに有し、
    前記リセット回路が前記光電変換素子をリセットした後、前記光電変換素子で発生した信号に対応する前記増幅信号を前記信号蓄積回路が蓄積する動作を行単位で順次行う
    ことを特徴とする請求項２に記載の固体撮像装置。
  5. 前記信号蓄積回路に蓄積された前記増幅信号を画素から出力する出力回路をさらに有し、
    全ての画素の前記信号蓄積回路に前記増幅信号が転送された後、前記出力回路が前記増幅信号を画素から出力する動作を行単位で順次行う
    ことを特徴とする請求項４に記載の固体撮像装置。
  6. 前記制御部は、前記第１〜第ｎの画素のいずれかを選択し、選択した画素において、リセット後の前記光電変換素子が信号を発生する期間、および前記光電変換素子で発生した信号に対応する前記増幅信号を前記信号蓄積回路が蓄積する期間の少なくとも一方の期間中、前記増幅回路への駆動電流をオンにする一方、前記増幅信号を画素から出力する期間中、前記増幅回路への駆動電流をオフにする制御を行うことを特徴とする請求項４に記載の固体撮像装置。
  7. 前記制御部は、前記増幅回路の出力部およびグランドに接続され、前記増幅回路の出力部と前記グランドの接続のオンとオフを切り替える第１の切替スイッチを有することを特徴とする請求項６に記載の固体撮像装置。
  8. 前記第１の切替スイッチは、前記増幅回路への駆動電流をオンにする際、前記増幅回路の出力部と前記グランドの接続をオンにし、前記増幅回路への駆動電流をオフにする際、前記増幅回路の出力部と前記グランドの接続をオフにすることを特徴とする請求項７に記載の固体撮像装置。
  9. 前記増幅回路は、行毎に配置された行信号線に接続されており、
    前記制御部は、電圧を供給する電源および前記行信号線に接続され、前記電源と前記行信号線の接続のオンとオフを切り替える第２の切替スイッチを有する
    ことを特徴とする請求項６に記載の固体撮像装置。
  10. 前記第２の切替スイッチは、前記増幅回路への駆動電流をオンにする際、前記電源と前記行信号線の接続をオンにし、前記増幅回路への駆動電流をオフにする際、前記電源と前記行信号線の接続をオフにすることを特徴とする請求項９に記載の固体撮像装置。
  11. 前記制御部は、前記増幅回路の入力部およびグランドに接続され、前記増幅回路の入力部と前記グランドの接続のオンとオフを切り替える第３の切替スイッチを有することを特徴とする請求項６に記載の固体撮像装置。
  12. 前記第３の切替スイッチは、前記増幅回路への駆動電流をオンにする際、前記増幅回路の入力部と前記グランドの接続をオフにし、前記増幅回路への駆動電流をオフにする際、前記増幅回路の入力部と前記グランドの接続をオンにすることを特徴とする請求項１１に記載の固体撮像装置。
  13. 前記増幅回路は、前記駆動電流を供給する電流源に接続される、列毎に配置された列信号線に接続されており、
    前記制御部は、前記増幅回路の出力部および前記列信号線に接続され、前記増幅回路の出力部と前記列信号線の接続のオンとオフを切り替える第４の切替スイッチを有する
    ことを特徴とする請求項６に記載の固体撮像装置。
  14. 前記第４の切替スイッチは、前記増幅回路への駆動電流をオンにする際、前記増幅回路の出力部と前記列信号線の接続をオンにし、前記増幅回路への駆動電流をオフにする際、前記増幅回路の出力部と前記列信号線の接続をオフにすることを特徴とする請求項１３に記載の固体撮像装置。
  15. 画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
    第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、
    前記第１の基板に配置された光電変換素子と、
    前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、
    前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、
    を有し、
    前記増幅トランジスタの前記出力端子にソースおよびドレインの一方が接続され、グランドにソースおよびドレインの他方が接続され、前記増幅トランジスタの前記出力端子と前記グランドの接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に駆動電流を供給する第１の切替トランジスタ
    を有することを特徴とする固体撮像装置。
  16. 前記増幅トランジスタから出力された前記増幅信号をクランプするクランプ容量と、
    前記クランプ容量でクランプされた前記増幅信号に応じた信号をソースおよびドレインの一方に受け、当該ソースおよびドレインの一方に受けた信号をサンプルホールドして前記メモリ回路に蓄積するトランジスタと、
    をさらに有することを特徴とする請求項１５に記載の固体撮像装置。
  17. 前記第１の基板と前記第２の基板とが接続部を介して電気的に接続されていることを特徴とする請求項１６に記載の固体撮像装置。
  18. 前記接続部は、前記光電変換素子から前記メモリ回路までの電気的に接続された経路において、前記光電変換素子と前記増幅トランジスタの間、前記増幅トランジスタと前記クランプ容量の間、前記クランプ容量と前記トランジスタの間、または前記トランジスタと前記メモリ回路の間に配置されることを特徴とする請求項１７に記載の固体撮像装置。
  19. 前記接続部は、バンプであることを特徴とする請求項１８に記載の固体撮像装置。
  20. 前記接続部は、前記第１の基板の表面に形成された第１の電極と、前記第２の基板の表面に形成され、前記第１の電極と貼り合わされた第２の電極とを有することを特徴とする請求項１８に記載の固体撮像装置。
  21. 画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
    第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、
    前記第１の基板に配置された光電変換素子と、
    行毎に配置された行信号線に接続されており、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、
    前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、
    を有し、
    電圧を供給する電源に一端が接続され、前記行信号線に他端が接続され、前記電源と前記行信号線の接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に駆動電流を供給する切替スイッチ
    を有することを特徴とする固体撮像装置。
  22. 画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
    第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、
    前記第１の基板に配置された光電変換素子と、
    前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、
    前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、
    を有し、
    前記増幅トランジスタのゲートにソースおよびドレインの一方が接続され、グランドにソースおよびドレインの他方が接続され、前記増幅トランジスタのゲートと前記グランドの接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に前記駆動電流を供給する第２の切替トランジスタ
    を有することを特徴とする固体撮像装置。
  23. 画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
    第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、
    前記第１の基板に配置された光電変換素子と、
    駆動電流を供給する電流源に接続される、列毎に配置された列信号線に接続されており、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、
    前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、
    を有し、
    前記増幅トランジスタの前記出力端子にソースおよびドレインの一方が接続され、前記列信号線にソースおよびドレインの他方が接続され、前記増幅トランジスタの前記出力端子と前記列信号線の接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に前記駆動電流を供給する第３の切替トランジスタ
    を有することを特徴とする固体撮像装置。
  24. 画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている撮像装置であって、
    第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、
    前記第１の基板に配置された光電変換素子と、
    前記光電変換素子で発生した信号を増幅して増幅信号を出力する増幅回路と、
    前記第２の基板に配置され、前記増幅回路から出力された前記増幅信号を蓄積する信号蓄積回路と、
    を有し、
    前記第１〜第ｎの画素内の前記増幅回路に排他的に駆動電流を供給する制御を行う制御部
    を有することを特徴とする撮像装置。
  25. 画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている撮像装置であって、
    第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、
    前記第１の基板に配置された光電変換素子と、
    前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、
    前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、
    を有し、
    前記増幅トランジスタの前記出力端子にソースおよびドレインの一方が接続され、グランドにソースおよびドレインの他方が接続され、前記増幅トランジスタの前記出力端子と前記グランドの接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に駆動電流を供給する第１の切替トランジスタ
    を有することを特徴とする撮像装置。
  26. 画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている撮像装置であって、
    第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、
    前記第１の基板に配置された光電変換素子と、
    行毎に配置された行信号線に接続されており、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、
    前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、
    を有し、
    電圧を供給する電源に一端が接続され、前記行信号線に他端が接続され、前記電源と前記行信号線の接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に駆動電流を供給する切替スイッチ
    を有することを特徴とする撮像装置。
  27. 画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている撮像装置であって、
    第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、
    前記第１の基板に配置された光電変換素子と、
    前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、
    前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、
    を有し、
    前記増幅トランジスタのゲートにソースおよびドレインの一方が接続され、グランドにソースおよびドレインの他方が接続され、前記増幅トランジスタのゲートと前記グランドの接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に前記駆動電流を供給する第２の切替トランジスタ
    を有することを特徴とする撮像装置。
  28. 画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている撮像装置であって、
    第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素を有し、当該複数の画素のそれぞれは、
    前記第１の基板に配置された光電変換素子と、
    駆動電流を供給する電流源に接続される、列毎に配置された列信号線に接続されており、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅して、ソースおよびドレインの一方である出力端子から増幅信号を出力する増幅トランジスタと、
    前記第２の基板に配置され、前記増幅トランジスタから出力された前記増幅信号を蓄積するメモリ回路と、
    を有し、
    前記増幅トランジスタの前記出力端子にソースおよびドレインの一方が接続され、前記列信号線にソースおよびドレインの他方が接続され、前記増幅トランジスタの前記出力端子と前記列信号線の接続のオンとオフを切り替え、前記第１〜第ｎの画素内の前記増幅トランジスタに排他的に前記駆動電流を供給する第３の切替トランジスタ
    を有することを特徴とする撮像装置。
  29. 画素を構成する回路素子が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、
    第１〜第ｎ（ｎは２以上の整数）の画素に分類された複数の画素のそれぞれにおいて、
    前記第１の基板に配置された前記光電変換素子で発生した信号を増幅回路により増幅して増幅信号を出力するステップと、
    前記増幅回路から出力された前記増幅信号を、前記第２の基板に配置された信号蓄積回路に蓄積するステップと、
    前記信号蓄積回路に蓄積された前記増幅信号を前記画素から出力するステップと、
    を有し、
    前記第１〜第ｎの画素内の前記増幅回路に排他的に駆動電流を供給する制御を行う
    ことを特徴とする信号読み出し方法。
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