JP6176990B2

JP6176990B2 - 固体撮像装置および撮像装置

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Publication number: JP6176990B2
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Inventors: 加藤　秀樹; 秀樹加藤
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Description

本発明は、画素を構成する回路素子が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置、およびこの固体撮像装置を備えた撮像装置に関する。

近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、CCD（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばCMOS（Complementary Metal Oxide Semiconductor）トランジスタを用いたCMOS型固体撮像装置等がある。

従来、一般的なCMOS型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなCMOS型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。

この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するCMOS型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するCMOS型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のCMOS型固体撮像装置は、全画素を同時に露光した後、各光電変換部が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。

ただし、従来のグローバルシャッタ機能を有するCMOS型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、チップ面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。

この問題を解決するために、光電変換部が形成された第１の基板と、蓄積容量部が形成された第２の基板とを貼り合わせ、第１の基板と第２の基板をマイクロバンプにより電気的に接続した固体撮像装置が特許文献１に開示されている。

特開２０１３−９２９４号公報

特許文献１に開示された固体撮像装置では、第１の基板の光電変換部で発生した信号電荷に基づく電圧を固定するためのクランプ容量と、信号電荷を第２の基板の蓄積容量部（特許文献１におけるアナログメモリ110）にサンプルホールドするためのサンプリングトランジスタ（特許文献１におけるサンプルトランジスタ108）とが設けられている。クランプ容量に接続されているサンプリングトランジスタの一端（ドレイン端子またはソース端子）は、サンプリングトランジスタがオフしている間、電位が固定されていないフローティング状態である。このため、1/ｆノイズなどのノイズがサンプリングトランジスタの一端に混入すると、サンプリングトランジスタの一端の電位が変動する。さらに、このノイズによる電位の変動が、サンプリングトランジスタのドレイン端子とソース端子との間の容量結合により、サンプリングトランジスタの他端に接続された蓄積容量部に伝搬する。これによって、蓄積容量部に蓄積された信号電荷にノイズが混入しやすい。

また、特許文献１に開示された固体撮像装置では、クランプ容量に増幅信号を出力する増幅トランジスタ（特許文献１における第１増幅トランジスタ105）が設けられていると共に、増幅トランジスタとソースフォロワ回路を構成する電流源（特許文献１における負荷トランジスタ106）が設けられている。蓄積容量部に蓄積された信号電荷を読み出す期間（読み出し期間）の間、電流源はオフとなっているため、増幅トランジスタに接続されている電流源の一端はフローティング状態である。したがって、電流源の一端に混入したノイズによる電位の変動が、クランプ容量を介してサンプリングトランジスタに伝搬し、上記のようにサンプリングトランジスタを介して蓄積容量部に伝搬する。これによって、蓄積容量部に蓄積された信号電荷にノイズが混入しやすい。

本発明は、上述した課題に鑑みてなされたものであって、ノイズ耐性を向上することができる固体撮像装置および撮像装置を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、前記画素は、前記第１の基板に配置され、入射した光に基づく信号を出力する光電変換部と、前記第２の基板に配置され、ゲート端子、ソース端子、ドレイン端子を有し、前記ソース端子および前記ドレイン端子の一方である第１の端子に、前記光電変換部から出力された信号が入力され、前記第１の端子に入力された信号をサンプルホールドし、サンプルホールドした信号を前記ソース端子および前記ドレイン端子の他方である第２の端子から出力するサンプリングトランジスタと、前記第２の基板に配置され、前記サンプリングトランジスタの前記第２の端子から出力された信号を保持する容量と、前記容量に保持された信号を読み出す読み出し期間に、前記第１の端子の電位を、所定の固定電位に応じた電位に固定する電位固定回路と、を備えることを特徴とする固体撮像装置である。

また、本発明は、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、前記画素は、前記第１の基板に配置され、入射した光に基づく信号を出力する光電変換部と、前記第１の基板に配置され、ゲート端子、ソース端子、ドレイン端子を有し、前記ソース端子および前記ドレイン端子の一方である第１の端子に、前記光電変換部から出力された信号が入力され、前記第１の端子に入力された信号をサンプルホールドし、サンプルホールドした信号を前記ソース端子および前記ドレイン端子の他方である第２の端子から出力するサンプリングトランジスタと、前記第２の基板に配置され、前記サンプリングトランジスタの前記第２の端子から出力された信号を保持する容量と、前記容量に保持された信号を読み出す読み出し期間に、前記第１の端子の電位を、所定の固定電位に応じた電位に固定する電位固定回路と、を備えることを特徴とする固体撮像装置である。

また、本発明は、上記の固体撮像装置を有する撮像装置である。

本発明によれば、読み出し期間に、サンプリングトランジスタの第１の端子の電位が、所定の固定電位に応じた電位に固定されるので、ノイズの混入によるサンプリングトランジスタの第１の端子の電位の変動を抑制することが可能となり、ノイズ耐性を向上することができる。

本発明の第１の実施形態によるデジタルカメラの構成を示すブロック図である。本発明の第１の実施形態による固体撮像装置の構成を示すブロック図である。本発明の第１の実施形態による固体撮像装置の断面図および平面図である。本発明の第１の実施形態による固体撮像装置が備える単位画素の回路構成を示す回路図である。本発明の第１の実施形態による固体撮像装置が備える単位画素の回路構成を示す回路図である。本発明の第１の実施形態による固体撮像装置が備える単位画素の動作を示すタイミングチャートである。本発明の第１の実施形態による固体撮像装置が備える単位画素の回路構成を示す回路図である。本発明の第１の実施形態による固体撮像装置が備える単位画素の回路構成を示す回路図である。本発明の第１の実施形態による固体撮像装置が備える単位画素の動作を示すタイミングチャートである。本発明の第２の実施形態による固体撮像装置が備える単位画素の動作を示すタイミングチャートである。本発明の第３の実施形態による固体撮像装置が備える単位画素の回路構成を示す回路図である。本発明の第３の実施形態による固体撮像装置が備える単位画素の回路構成を示す回路図である。本発明の第３の実施形態による固体撮像装置が備える単位画素の動作を示すタイミングチャートである。本発明の第４の実施形態による固体撮像装置が備える単位画素の回路構成を示す回路図である。本発明の第４の実施形態による固体撮像装置が備える単位画素の回路構成を示す回路図である。本発明の第４の実施形態による固体撮像装置が備える単位画素の動作を示すタイミングチャートである。本発明の第５の実施形態による固体撮像装置が備える単位画素の回路構成を示す回路図である。本発明の第５の実施形態による固体撮像装置が備える単位画素の回路構成を示す回路図である。本発明の第５の実施形態による固体撮像装置が備える単位画素の動作を示すタイミングチャートである。

以下、図面を参照し、本発明の実施形態を説明する。

（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図1は、本実施形態による撮像装置の一例であるデジタルカメラの構成を示している。図1に示すように、デジタルカメラ7は、固体撮像装置1と、レンズユニット部2と、画像処理装置3と、記録装置4と、カメラ制御装置5と、表示装置6とを有する。

レンズユニット部2は、レンズ等の光学系を有し、被写体からの光が形成する被写体像を固体撮像装置1に結像させる。レンズユニット部2のズーム、フォーカス、絞りなどの駆動はカメラ制御装置5によって制御される。固体撮像装置1は、レンズユニット部2を介してデジタルカメラ7内に入射した被写体の光を画像信号に変換するMOS型撮像装置である。固体撮像装置1の駆動はカメラ制御装置5によって制御される。この固体撮像装置1に関する詳細な説明については、後述する。

画像処理装置3は固体撮像装置1から出力された画像信号に対して信号の増幅や画像データへの変換などの処理を行い、変換された画像データに対して各種の補正や圧縮などの処理を行う。記録装置4は、半導体メモリなどの着脱可能な記録媒体であり、画像データの記録および読み出しを行う。表示装置6は、固体撮像装置1から出力された画像信号に基づく画像データ、または記録装置4から読み出された画像データに基づく画像を表示する液晶などの表示装置である。

図2は、固体撮像装置1の構成を示している。図2に示すように、固体撮像装置1は、制御信号発生回路1-1と、垂直読み出し制御回路1-2と、水平読み出し制御回路1-3と、複数の単位画素1-5で構成された画素アレイ部1-4と、カラム信号処理部1-6と、出力回路1-8とを有する。

制御信号発生回路1-1は、垂直読み出し制御回路1-2、水平読み出し制御回路1-3、およびカラム信号処理部1-6を制御するための制御信号を発生し、これらに制御信号を供給する。垂直読み出し制御回路1-2は、画素アレイ部1-4内のそれぞれの単位画素1-5を行単位で制御し、各単位画素1-5の画素信号を、列毎に設けられている垂直信号線1-9に出力させる。垂直読み出し制御回路1-2が行う単位画素1-5の制御には、単位画素1-5のリセット動作、蓄積動作、信号読み出し動作などが含まれる。この制御を行うため、垂直読み出し制御回路1-2は、それぞれの単位画素1-5へ制御信号（制御パルス）を出力し、単位画素1-5を行毎に独立して制御する。

画素アレイ部1-4では、複数の単位画素1-5が2次元の行列状に配列されている。図2では、7行×7列の49個の単位画素1-5が配列されているが、図2に示す単位画素1-5の配列は一例であり、行数および列数は2以上であればよい。

カラム信号処理部1-6は、列毎に設けられている垂直信号線1-9に接続されており、垂直信号線1-9に出力された画素信号に対してノイズ抑圧やA/D変換前の信号増幅などの信号処理を行う。水平読み出し制御回路1-3は、カラム信号処理部1-6の出力信号を水平信号線1-7に順次読み出す。水平信号線1-7に読み出された信号は、出力回路1-8を介して固体撮像装置1の外部へ出力される。

図3は固体撮像装置1の断面構造（図3（a））および平面構造（図3（b））を示している。固体撮像装置1は、単位画素1-5を構成する回路要素（光電変換部や、トランジスタ、容量等）が配置された2枚の基板（第１基板20、第２基板21）が重なった構造を有する。単位画素1-5を構成する回路要素は第１基板20と第２基板21に分配して配置されている。第１基板20と第２基板21は、単位画素1-5の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。

第１基板20の2つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Lが照射される側の主面側に光電変換部が形成されており、第１基板20に照射された光は光電変換部に入射する。第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第２基板21との接続用の電極である多数のマイクロパッド22が形成されている。1画素毎あるいは複数画素毎に1つのマイクロパッド22が配置される。また、第２基板21の2つの主面のうち、第１基板20と対向する側の主面において、マイクロパッド22と対応する位置には、第１基板20との接続用の電極である多数のマイクロパッド23が形成されている。

マイクロパッド22とマイクロパッド23の間にはマイクロバンプ24が形成されている。第１基板20と第２基板21は、マイクロパッド22とマイクロパッド23が互いに対向するように重ねて配置され、マイクロパッド22とマイクロパッド23間がマイクロバンプ24によって電気的に接続されるように一体化されている。マイクロパッド22、マイクロバンプ24、マイクロパッド23は、第１基板20と第２基板21を電気的に接続する接続部を構成する。第１基板20に配置されている光電変換部で発生した信号電荷に基づく信号は、マイクロパッド22、マイクロバンプ24、マイクロパッド23を介して第２基板21へ出力される。

第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面の周辺部には、マイクロパッド22と同様の構造を有するマイクロパッド25が形成されている。第２基板21の2つの主面のうち、第１基板20と対向する側の主面において、マイクロパッド25と対応する位置には、マイクロパッド23と同様の構造を有するマイクロパッド26が形成されている。マイクロパッド25とマイクロパッド26の間にはマイクロバンプ27が形成されている。第１基板20に配置された回路要素、または第２基板21に配置された回路要素を駆動するための電源電圧等は、マイクロパッド25、マイクロバンプ27、マイクロパッド26を介して第１基板20から第２基板21へ、または第２基板21から第１基板20へ供給される。

第２基板21の2つの主面のうち一方の主面の周辺部には、第１基板20、第２基板21以外の系とのインターフェースとして使用されるパッド28が形成されている。パッド28に代えて、第２基板21を貫通する貫通電極を設け、貫通電極を外部接続用の電極として使用してもよい。図3に示す例では第１基板20と第２基板21の主面の面積が異なるが、第１基板20と第２基板21の主面の面積が同じであってもよい。また、マイクロバンプを設けずに、第１基板20の表面に設けたマイクロパッド（第１の電極）と、第２基板21の表面に設けたマイクロパッド（第２の電極）とを直接貼り合わせることにより第１基板20と第２基板21を接続してもよい。

単位画素1-5を構成する回路要素は第１基板20と第２基板21に分散して配置されている。単位画素1-5以外の制御信号発生回路1-1、垂直読み出し制御回路1-2、水平読み出し制御回路1-3、カラム信号処理部1-6、出力回路1-8に関しては、それぞれ第１基板20と第２基板21のどちらに配置されていてもよい。また、制御信号発生回路1-1、垂直読み出し制御回路1-2、水平読み出し制御回路1-3、カラム信号処理部1-6、出力回路1-8のそれぞれを構成する回路要素が第１基板20と第２基板21に分散して配置されていてもよい。単位画素1-5以外の構成についても第１基板20と第２基板21の間で信号の授受が必要となる場合があるが、単位画素1-5と同様にマイクロパッドとマイクロバンプを使用して第１基板20と第２基板21を接続したり、マイクロパッド同士を直接接続して第１基板20と第２基板21を接続したりすることが可能である。

図4は、単位画素1-5の構成を示している。単位画素1-5は、光電変換部101と、転送トランジスタ102と、FD（フローティングディフュージョン）103と、FDリセットトランジスタ104と、第１増幅トランジスタ105と、電流源106と、クランプ容量107と、サンプリングトランジスタ108と、クランプトランジスタ109と、アナログメモリ110と、第２増幅トランジスタ111と、選択トランジスタ112とを有する。

光電変換部101の一端は接地されている。転送トランジスタ102のドレイン端子は光電変換部101の他端に接続されている。転送トランジスタ102のゲート端子は垂直読み出し制御回路1-2に接続されており、転送パルスφTXが供給される。

FD103の一端は転送トランジスタ102のソース端子に接続されており、FD103の他端は接地されている。FDリセットトランジスタ104のドレイン端子は、基準電圧VREFを供給する基準電圧源に接続されており、FDリセットトランジスタ104のソース端子は転送トランジスタ102のソース端子に接続されている。FDリセットトランジスタ104のゲート端子は垂直読み出し制御回路1-2に接続されており、FDリセットパルスφRSTが供給される。

第１増幅トランジスタ105のドレイン端子は、電源電圧VDDを供給する電源に接続されている。第１増幅トランジスタ105の入力部であるゲート端子は転送トランジスタ102のソース端子に接続されている。電流源106の一端は第１増幅トランジスタ105のソース端子に接続されており、電流源106の他端は接地されている。一例として、ドレイン端子が第１増幅トランジスタ105のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直読み出し制御回路1-2に接続されたトランジスタで電流源106を構成してもよい。クランプ容量107の一端は第１増幅トランジスタ105のソース端子および電流源106の一端に接続されている。

サンプリングトランジスタ108のドレイン端子はクランプ容量107の他端に接続されている。サンプリングトランジスタ108のゲート端子は垂直読み出し制御回路1-2に接続されており、サンプルパルスφSHが供給される。

クランプトランジスタ109のドレイン端子は、基準電圧VREFを供給する基準電圧源に接続されており、クランプトランジスタ109のソース端子はサンプリングトランジスタ108のソース端子に接続されている。クランプトランジスタ109のゲート端子は垂直読み出し制御回路1-2に接続されており、クランプ＆メモリリセットパルスφCLが供給される。

アナログメモリ110の一端はサンプリングトランジスタ108のソース端子に接続されており、アナログメモリ110の他端は接地されている。第２増幅トランジスタ111のドレイン端子は、電源電圧VDDを供給する電源に接続されている。第２増幅トランジスタ111の入力部であるゲート端子はサンプリングトランジスタ108のソース端子に接続されている。選択トランジスタ112のドレイン端子は第２増幅トランジスタ111のソース端子に接続されており、選択トランジスタ112のソース端子は垂直信号線1-9に接続されている。選択トランジスタ112のゲート端子は垂直読み出し制御回路1-2に接続されており、選択パルスφSELが供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。

光電変換部101は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積し、所定の期間の経過後に信号電荷を出力する。転送トランジスタ102は、光電変換部101に蓄積された信号電荷をFD103に転送するトランジスタである。転送トランジスタ102のオン／オフは、垂直読み出し制御回路1-2からの転送パルスφTXによって制御される。FD103は、光電変換部101から転送された信号電荷を一時的に保持・蓄積する容量である。

FDリセットトランジスタ104は、FD103をリセットするトランジスタである。FDリセットトランジスタ104のオン／オフは、垂直読み出し制御回路1-2からのFDリセットパルスφRSTによって制御される。FDリセットトランジスタ104と転送トランジスタ102を同時にオンにすることによって、光電変換部101をリセットすることも可能である。FD103／光電変換部101のリセットは、FD103／光電変換部101に蓄積されている電荷量を制御してFD103／光電変換部101の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。

第１増幅トランジスタ105は、ゲート端子に入力される、FD103に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源106は、第１増幅トランジスタ105の負荷として機能し、第１増幅トランジスタ105を駆動する電流を第１増幅トランジスタ105に供給する。第１増幅トランジスタ105と電流源106はソースフォロワ回路を構成する。

クランプ容量107は、第１増幅トランジスタ105から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。サンプリングトランジスタ108は、クランプ容量107の他端の電圧レベルをサンプルホールドし、アナログメモリ110に蓄積するトランジスタである。サンプリングトランジスタ108のオン／オフは、垂直読み出し制御回路1-2からのサンプルパルスφSHによって制御される。

クランプトランジスタ109は、アナログメモリ110をリセットするトランジスタである。アナログメモリ110のリセットは、アナログメモリ110に蓄積されている電荷量を制御してアナログメモリ110の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ110は、サンプリングトランジスタ108によってサンプルホールドされたアナログ信号を保持・蓄積する容量である。

アナログメモリ110の容量値は、FD103の容量値よりも大きな値に設定される。アナログメモリ110には、単位面積当たりのリーク電流（暗電流）の少ない容量であるMIM（Metal Insulator Metal）容量やMOS（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。

第２増幅トランジスタ111は、ゲート端子に入力される信号であって、アナログメモリ110に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。選択トランジスタ112は、単位画素1-5を選択し、第２増幅トランジスタ111によって増幅された信号を垂直信号線1-9に出力するトランジスタである。選択トランジスタ112のオン／オフは、垂直読み出し制御回路1-2からの選択パルスφSELによって制御される。

図4の破線D1は第１基板20と第２基板21の境界線を示している。第１基板20には、光電変換部101と、転送トランジスタ102と、FD103と、FDリセットトランジスタ104と、第１増幅トランジスタ105とが配置されている。第２基板21には、電流源106と、クランプ容量107と、サンプリングトランジスタ108と、クランプトランジスタ109と、アナログメモリ110と、第２増幅トランジスタ111と、選択トランジスタ112とが配置されている。

第１基板20の第１増幅トランジスタ105から出力された増幅信号は、マイクロパッド22、マイクロバンプ24、およびマイクロパッド23を介して第２基板21へ出力される。また、電源電圧VDDおよび基準電圧VREFは、マイクロパッド25、マイクロバンプ27、およびマイクロパッド26を介して第１基板20と第２基板21の間で授受される。

図４では、マイクロパッド22、マイクロバンプ24、マイクロパッド23を含む接続部が第１増幅トランジスタ105のソース端子と、電流源106のドレイン端子およびクランプ容量107の一端との間の経路に配置されているが、これに限らない。接続部は、光電変換素子101からアナログメモリ110までの電気的に接続された経路上のどこに配置されていてもよい。

図5は、第１基板20と第２基板21の境界線の例を示している。破線D1〜D5は、第１基板20と第２基板21の境界線として可能な例を示している。第１基板20と第２基板21の境界線は、破線D1〜D5のいずれであってもよく、第１の基板20に光電変換素子101が配置され、第２の基板にアナログメモリ110が配置されれば良い。破線D1については上述した通りである。破線D2が示す例では、光電変換素子101の他端と、転送トランジスタ102のドレイン端子との間の経路に接続部が配置される。破線D3が示す例では、転送トランジスタ102のソース端子と、FD103の一端、FDリセットトランジスタ104のソース端子、および第１増幅トランジスタ105のゲート端子との間の経路に接続部が配置される。

破線D4が示す例では、クランプ容量107の他端と、サンプリングトランジスタ108のドレイン端子との間の経路に接続部が配置される。破線D5が示す例では、サンプリングトランジスタ108のソース端子と、クランプトランジスタ109のソース端子、アナログメモリ110の一端、および第２増幅トランジスタ111のゲート端子との間の経路に接続部が配置される。

サンプリングトランジスタ108およびアナログメモリ110は、光電変換部101から出力された信号を保持する信号保持部を構成する。サンプリングトランジスタ108のドレイン端子（第１の端子）に、光電変換部101から出力された信号電荷に対応する信号が入力されると、サンプリングトランジスタ108は、ドレイン端子に入力された信号をサンプルホールドし、サンプルホールドした信号をソース端子（第２の端子）から出力する。アナログメモリ110は、サンプリングトランジスタ108のソース端子から出力された信号を保持する。

上述したように、FDリセットトランジスタ104は、ドレイン端子（第３の端子）が、基準電圧VREFを供給する基準電圧源に接続され、ソース端子（第４の端子）が、転送トランジスタ102を介して光電変換部101に接続され、光電変換部101をリセットする。また、以下で詳細に説明するように、FDリセットトランジスタ104は、アナログメモリ110に蓄積された信号電荷に基づく信号を読み出す読み出し期間に、FD103の一端および第１増幅トランジスタ105のゲート端子の電位を、基準電圧源から供給される固定電位（VREF）に応じた電位に固定することにより、サンプリングトランジスタ108のドレイン端子の電位を固定する。このため、1/ｆノイズなどのノイズによるサンプリングトランジスタ108のドレイン端子の電位の変動を抑制することが可能となり、ノイズ耐性を向上することができる。

次に、図6を参照し、単位画素1-5の動作を説明する。図6は、垂直読み出し制御回路1-2から行毎に単位画素1-5に供給される制御信号を示している。以下では、全ての単位画素1-5を指す場合、全画素と記載する。

［蓄積期間の動作］
蓄積期間は全画素で共通の期間であり、全画素で同時に動作が行われる。まず、転送パルスφTX、FDリセットパルスφRSTがL（Low）レベルからH（High）レベルに変化することで、転送トランジスタ102とFDリセットトランジスタ104がオンとなる。これによって、全画素の光電変換部101がリセットされる。続いて、転送パルスφTXとFDリセットパルスφRSTがHレベルからLレベルに変化することで、転送トランジスタ102とFDリセットトランジスタ104がオフとなる。これによって、全画素のリセットが終了し、全画素の露光（信号電荷の蓄積）が一括して開始される（露光期間の開始）。

［転送期間の動作］
転送期間は全画素で共通の期間であり、全画素で同時に動作が行われる。まず、FDリセットパルスφRSTがLレベルからHレベルに変化することで、FDリセットトランジスタ104がオンとなる。これによって、全画素のFD103がリセットされる。同時に、クランプ＆メモリリセットパルスφCLがLレベルからHレベルに変化することで、クランプトランジスタ109がオンとなる。これによって、全画素のアナログメモリ110がリセットされる。

同時に、サンプルパルスφSHがLレベルからHレベルに変化することで、サンプリングトランジスタ108がオンとなる。これによって、全画素のクランプ容量107の他端の電位が基準電圧VREFにリセットされると共に、全画素のサンプリングトランジスタ108がクランプ容量107の他端の電位のサンプルホールドを開始する。

続いて、FDリセットパルスφRSTがHレベルからLレベルに変化することで、FDリセットトランジスタ104がオフとなる。これによって、全画素のFD103のリセットが終了する。続いて、クランプ＆メモリリセットパルスφCLがHレベルからLレベルに変化することで、クランプトランジスタ109がオフとなる。これによって、全画素のアナログメモリ110のリセットが終了する。この時点でクランプ容量107は、第１増幅トランジスタ105から出力される増幅信号（FD103のリセット後の増幅信号）をクランプしている。

続いて、転送パルスφTXがLレベルからHレベルに変化することで、転送トランジスタ102がオンとなる。これによって、全画素の光電変換部101に蓄積されている信号電荷が、転送トランジスタ102を介してFD103に転送され、FD103に蓄積される。これによって、全画素の露光（信号電荷の蓄積）が終了する。続いて、転送パルスφTXがHレベルからLレベルに変化することで、転送トランジスタ102がオフとなる。

続いて、サンプルパルスφSHがHレベルからLレベルに変化することで、サンプリングトランジスタ108がオフとなる。これによって、全画素のサンプリングトランジスタ108がクランプ容量107の他端の電位のサンプルホールドを終了する。この時点でクランプ容量107は、第１増幅トランジスタ105から出力される増幅信号（光電変換部101からFD103に信号電荷が転送された後の増幅信号）をクランプしている。

クランプ容量107およびサンプリングトランジスタ108の働きにより、光電変換部101で発生した信号電荷に基づくFD103の一端の電位の変動に相当する分の信号電荷がアナログメモリ110に蓄積される。これによって、FDリセットトランジスタ104の動作によるリセットノイズや、第１増幅トランジスタ105の回路閾値のばらつきによるノイズ等の、第１基板20で発生するノイズを除去することができる。

［読み出し期間の動作］
読み出し期間では、アナログメモリ110に蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、FDリセットパルスφRSTがLレベルからHレベルに変化することで、FDリセットトランジスタ104がオンとなる。これによって、FD103の一端および第１増幅トランジスタ105のゲート端子の電位が、基準電圧源から供給される固定電位（VREF）に応じた電位に固定される。

クランプ容量107の一端に接続されている第１増幅トランジスタ105のゲート端子の電位が固定されるため、クランプ容量の一端の電位も固定され、サンプリングトランジスタ108のドレイン端子の電位も固定される。読み出し期間中、FDリセットトランジスタ104はオンのままである。

続いて、選択パルスφSELがLレベルからHレベルに変化することで、選択トランジスタ112がオンとなる。これによって、アナログメモリ110に蓄積された信号電荷に基づく画素信号レベルが垂直信号線1-9へ出力される。

続いて、クランプ＆メモリリセットパルスφCLがLレベルからHレベルに変化することで、クランプトランジスタ109がオンとなる。これによって、アナログメモリ110がリセットされ、垂直信号線1-9へリセットレベルが出力される。

続いて、選択パルスφSELがHレベルからLレベルに変化することで、選択トランジスタ112がオフとなる。同時に、クランプ＆メモリリセットパルスφCLがHレベルからLレベルに変化することで、クランプトランジスタ109がオフとなる。

カラム信号処理部1-6は、読み出された画素信号レベルとリセットレベルとの差分を演算することで、アナログメモリ110から画素信号の読み出しを行う際に発生する読み出しノイズの除去を行う。上記の動作が1行ずつ順次行われることで、全画素の画素信号が読み出される。上記の動作では、全画素の光電変換部101に蓄積された信号電荷が一括して転送されるので、信号電荷の蓄積の同時性を実現することができる。

上述したように、本実施形態によれば、FDリセットトランジスタ104が、読み出し期間に、FD103の一端および第１増幅トランジスタ105のゲート端子の電位を固定電位に応じた電位に固定することにより、サンプリングトランジスタ108のドレイン端子の電位が固定される。このため、1/ｆノイズなどのノイズによるサンプリングトランジスタ108のドレイン端子の電位の変動を抑制することが可能となり、ノイズ耐性を向上することができる。

次に、本実施形態の変形例を説明する。図7は、単位画素1-5の構成の他の例を示している。図4に示した構成と比較すると、図7ではクランプ容量107とクランプトランジスタ109が削除されており、サンプリングトランジスタ108のドレイン端子は第１増幅トランジスタ105のソース端子および電流源106の一端に接続されている。上記以外の構成は、図4に示した構成と同一である。

図7では、マイクロパッド22、マイクロバンプ24、マイクロパッド23を含む接続部が第１増幅トランジスタ105のソース端子と、電流源106のドレイン端子およびサンプリングトランジスタ108のドレイン端子との間の経路に配置されているが、これに限らない。接続部は、光電変換素子101からアナログメモリ110までの電気的に接続された経路上のどこに配置されていてもよい

図8、第１基板20と第２基板21の境界線の例を示している。破線D1〜D5は、第１基板20と第２基板21の境界線として可能な例を示している。第１基板20と第２基板21の境界線は、破線D1〜D5のいずれであってもよく、第１の基板20に光電変換素子101が配置され、第２の基板にアナログメモリ110が配置されれば良い。破線D1については前述した通りである。破線D2が示す例では、光電変換素子101の他端と、転送トランジスタ102のドレイン端子との間の経路に接続部が配置される。破線D3が示す例では、転送トランジスタ102のソース端子と、FD103の一端、FDリセットトランジスタ104のソース端子、および第１増幅トランジスタ105のゲート端子との間の経路に接続部が配置される。

破線D4が示す例では、増幅トランジスタ105のソース端子および電流源106の一端と、サンプリングトランジスタ108のドレイン端子との間の経路に接続部が配置され、破線D5が示す例では、サンプリングトランジスタ108のソース端子と、アナログメモリ110の一端および第２増幅トランジスタ111のゲート端子との間の経路に接続部が配置される。

次に、図9を参照し、図7に示す単位画素1-5の動作を説明する。図9は、垂直読み出し制御回路1-2から行毎に単位画素1-5に供給される制御信号を示している。以下では、図6に示した動作とは異なる動作を中心に説明する。

蓄積期間における動作は、図6に示した動作と同一である。転送期間では、全画素のFD103がリセットされた後、光電変換部101に蓄積されている信号電荷が、転送トランジスタ102を介してFD103に転送され、FD103に蓄積される。同時に、このときの第１増幅トランジスタ105のソース端子から出力される増幅信号がアナログメモリ110に入力され、増幅信号に基づく信号電荷がアナログメモリ110に蓄積される。

読み出し期間では、まず、FDリセットパルスφRSTがLレベルからHレベルに変化することで、FDリセットトランジスタ104がオンとなる。これによって、FD103の一端および第１増幅トランジスタ105のゲート端子の電位が、基準電圧源から供給される固定電位（VREF）に応じた電位に固定される。前述したように、サンプリングトランジスタ108のドレイン端子の電位も固定される。

続いて、サンプルパルスφSHがLレベルからHレベルに変化することで、サンプリングトランジスタ108がオンとなる。このとき、FDリセットトランジスタ104がオンとなっており、FD103がリセットされているので、リセット後のFD103の一端の電位に基づく増幅信号が第１増幅トランジスタ105のソース端子から出力される。増幅信号はアナログメモリ110に入力され、増幅信号に基づく信号電荷がアナログメモリ110に蓄積される。このとき、選択トランジスタ112がオンとなっているので、リセット後のFD103の一端の電位に基づくリセットレベルが垂直信号線1-9へ出力される。

続いて、選択パルスφSELがHレベルからLレベルに変化することで、選択トランジスタ112がオフとなる。同時に、サンプルパルスφSHがHレベルからLレベルに変化することで、サンプリングトランジスタ108がオフとなる。

上記の変形例においても、サンプリングトランジスタ108のドレイン端子の電位が固定されるため、1/ｆノイズなどのノイズによるサンプリングトランジスタ108のドレイン端子の電位の変動を抑制することが可能となり、ノイズ耐性を向上することができる。

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。本実施形態による撮像装置の構成は、第１の実施形態による撮像装置の構成と同様である。ただし、本実施形態では、電流源106は、オフモード、電流設定モード、低インピーダンス設定モードの３つのモードを切り替えて動作することが可能である。

以下、図10を参照し、単位画素1-5の動作を説明する。図10は、垂直読み出し制御回路1-2から行毎に単位画素1-5に供給される制御信号と電流源106のモードを示している。以下では、図6に示した動作とは異なる動作を中心に説明する。

蓄積期間では、電流源106はオフモードに設定され、動作を停止している。転送期間では、電流源106は電流設定モードに設定され、第１増幅トランジスタ105を駆動する電流を出力する。電流設定モードに設定されたときの電流源106のインピーダンスは、低インピーダンス設定モードに設定されたときの電流源106のインピーダンスよりも高くなる。

読み出し期間では、FDリセットトランジスタ104はオフである。また、電流源106は低インピーダンス設定モードに設定される。このとき、第１増幅トランジスタ105のソース端子およびクランプ容量107の一端に接続された電流源106の一端の電位は電流源106の他端の電位と略同一となる。例えば、電流源106がトランジスタで構成されている場合、電流源106のドレイン端子とソース端子のそれぞれの電位が略同一となる。これによって、クランプ容量107の一端の電位は、電流源106の他端の電位すなわちグランド電位と略同一の電位に固定される。したがって、サンプリングトランジスタ108のドレイン端子の電位も固定される。

上述したように、本実施形態によれば、読み出し期間に、電流源106の一端と他端の電位が略同一の電位に固定されることにより、サンプリングトランジスタ108のドレイン端子の電位が固定される。このため、1/ｆノイズなどのノイズによるサンプリングトランジスタ108のドレイン端子の電位の変動を抑制することが可能となり、ノイズ耐性を向上することができる。

本実施形態の変形例として、図7に示す単位画素1-5において、読み出し期間に、FDリセットトランジスタ104がオンとなる代わりに電流源106が低インピーダンス設定モードで動作してもよい。

（第３の実施形態）
次に、本発明の第３の実施形態を説明する。本実施形態による撮像装置の構成は、単位画素1-5を除いて、第１の実施形態による撮像装置の構成と同様である。

図11は、本実施形態における単位画素1-5の構成を示している。図11に示す単位画素1-5では、クランプトランジスタ109が配置されている位置が、図4に示す単位画素1-5とは異なる。図11では、クランプトランジスタ109のソース端子（第３の端子）はクランプ容量107の他端およびサンプリングトランジスタ108のドレイン端子に接続され、クランプトランジスタ109のドレイン端子（第４の端子）は、基準電圧VREFを供給する基準電圧源に接続されている。上記以外の構成は、図4に示す単位画素1-5の構成と同一である。

図11では、マイクロパッド22、マイクロバンプ24、マイクロパッド23を含む接続部が第１増幅トランジスタ105のソース端子と、電流源106のドレイン端子およびクランプ容量107の一端との間の経路に配置されているが、これに限らない。接続部は、光電変換素子101からアナログメモリ110までの電気的に接続された経路上のどこに配置されていてもよい。

図12は、第１基板20と第２基板21の境界線の例を示している。破線D1〜D5は、第１基板20と第２基板21の境界線として可能な例を示している。第１基板20と第２基板21の境界線は、破線D1〜D5のいずれであってもよく、第１の基板20に光電変換素子101が配置され、第２の基板にアナログメモリ110が配置されれば良い。破線D1については前述した通りである。破線D2が示す例では、光電変換素子101の他端と、転送トランジスタ102のドレイン端子との間の経路に接続部が配置される。破線D3が示す例では、転送トランジスタ102のソース端子と、FD103の一端、FDリセットトランジスタ104のソース端子、および第１増幅トランジスタ105のゲート端子との間の経路に接続部が配置される。

破線D4が示す例では、クランプトランジスタ109のソース端子およびクランプ容量107の他端と、サンプリングトランジスタ108のドレイン端子との間の経路に接続部が配置され、破線D5が示す例では、サンプリングトランジスタ108のソース端子と、アナログメモリ110の一端および第２増幅トランジスタ111のゲート端子との間の経路に接続部が配置される。
以下で詳細に説明するように、クランプトランジスタ109は、読み出し期間に、サンプリングトランジスタのドレイン端子の電位を、基準電圧源から供給される固定電位（VREF）に応じた電位に固定する。

以下、図13を参照し、単位画素1-5の動作を説明する。図13は、垂直読み出し制御回路1-2から行毎に単位画素1-5に供給される制御信号を示している。以下では、図6に示した動作とは異なる動作を中心に説明する。

蓄積期間および転送期間における動作は、図6に示した動作と同一である。読み出し期間では、FDリセットトランジスタ104はオフである。また、クランプ＆メモリリセットパルスφCLがLレベルからHレベルに変化することで、クランプトランジスタ109がオンとなる。これによって、サンプリングトランジスタ108のドレイン端子の電位が、基準電圧源から供給される固定電位（VREF）に応じた電位に固定される。

続いて、サンプルパルスφSHがLレベルからHレベルに変化することで、サンプリングトランジスタ108がオンとなる。これによって、アナログメモリ110がリセットされ、垂直信号線1-9へリセットレベルが出力される。

上述したように、本実施形態によれば、クランプトランジスタ109が、読み出し期間に、サンプリングトランジスタ108のドレイン端子の電位を固定電位に応じた電位に固定する。このため、1/ｆノイズなどのノイズによるサンプリングトランジスタ108のドレイン端子の電位の変動を抑制することが可能となり、ノイズ耐性を向上することができる。

（第４の実施形態）
次に、本発明の第４の実施形態を説明する。本実施形態による撮像装置の構成は、単位画素1-5を除いて、第３の実施形態による撮像装置の構成と同様である。

図14は、垂直方向に隣接した2つの単位画素1-5の回路構成を示している。単位画素1-5（2つ）は、光電変換部101-1，101-2と、転送トランジスタ102-1，102-2と、FD103と、FDリセットトランジスタ104と、第１増幅トランジスタ105と、電流源106と、クランプ容量107と、サンプリングトランジスタ108-1，108-2と、クランプトランジスタ109と、アナログメモリ110-1，110-2と、第２増幅トランジスタ111-1，111-2と、選択トランジスタ112-1，112-2とを有する。

図14には第１の単位画素の回路要素と第２の単位画素の回路要素とが含まれる。第１の単位画素は、光電変換部101-1と、転送トランジスタ102-1と、FD103と、FDリセットトランジスタ104と、第１増幅トランジスタ105と、電流源106と、クランプ容量107と、サンプリングトランジスタ108-1と、クランプトランジスタ109と、アナログメモリ110-1と、第２増幅トランジスタ111-1と、選択トランジスタ112-1とを有する。第２の単位画素は、光電変換部101-2と、転送トランジスタ102-2と、FD103と、FDリセットトランジスタ104と、第１増幅トランジスタ105と、電流源106と、クランプ容量107と、サンプリングトランジスタ108-2と、クランプトランジスタ109と、アナログメモリ110-2と、第２増幅トランジスタ111-2と、選択トランジスタ112-2とを有する。FD103と、FDリセットトランジスタ104と、第１増幅トランジスタ105と、電流源106と、クランプ容量107と、クランプトランジスタ109とは、第１の単位画素と第２の単位画素とで共有されている。

2つの単位画素1-5のそれぞれを単独で見た場合に、それぞれの単位画素1-5を構成する回路要素の接続関係は、図11に示す単位画素1-5における回路要素の接続関係と同一である。転送トランジスタ102-1，102-2のそれぞれのソース端子は、FD103の一端、FDリセットトランジスタ104のソース端子、第１増幅トランジスタ105のゲート端子に共通に接続されている。また、サンプリングトランジスタ108-1，108-2のそれぞれのドレイン端子は、クランプ容量107の他端およびクランプトランジスタ109のソース端子に共通に接続されている。

転送トランジスタ102-1のゲート端子には垂直読み出し制御回路1-2から転送パルスφTX1が供給され、転送トランジスタ102-2のゲート端子には垂直読み出し制御回路1-2から転送パルスφTX2が供給される。サンプリングトランジスタ108-1のゲート端子には垂直読み出し制御回路1-2からサンプルパルスφSH1が供給され、サンプリングトランジスタ108-2のゲート端子には垂直読み出し制御回路1-2からサンプルパルスφSH2が供給される。選択トランジスタ112-1のゲート端子には垂直読み出し制御回路1-2から選択パルスφSEL1が供給され、選択トランジスタ112-2のゲート端子には垂直読み出し制御回路1-2から選択パルスφSEL2が供給される。

図14では、マイクロパッド22、マイクロバンプ24、マイクロパッド23を含む接続部が第１増幅トランジスタ105のソース端子と、電流源106のドレイン端子およびクランプ容量107の一端との間の経路に配置されているが、これに限らない。接続部は、光電変換素子101からアナログメモリ110までの電気的に接続された経路上のどこに配置されていてもよい。

図15は、第１基板20と第２基板21の境界線の例を示している。破線D1〜D5は、第１基板20と第２基板21の境界線として可能な例を示している。第１基板20と第２基板21の境界線は、破線D1〜D5のいずれであってもよく、第１の基板20に光電変換素子101-1，101-2が配置され、第２の基板にアナログメモリ110-1，110-2が配置されれば良い。破線D1については前述した通りである。破線D2が示す例では、光電変換素子101-1，101-2の他端と、転送トランジスタ102のドレイン端子との間の経路に接続部が配置される。破線D3が示す例では、転送トランジスタ102-1，102-2のソース端子と、FD103の一端、FDリセットトランジスタ104のソース端子、および第１増幅トランジスタ105のゲート端子との間の経路に接続部が配置される。

破線D4が示す例では、クランプトランジスタ109のソース端子およびクランプ容量107の他端と、サンプリングトランジスタ108-1，108-2のドレイン端子との間の経路に接続部が配置され、破線D5が示す例では、サンプリングトランジスタ108-1，18-2のソース端子と、アナログメモリ110-1，110-2の一端および第２増幅トランジスタ111-1，111-2のゲート端子との間の経路に接続部が配置される。

次に、図16を参照し、単位画素1-5の動作を説明する。図16は、垂直読み出し制御回路1-2から行毎に単位画素1-5に供給される制御信号を示している。以下では、図14に示した2つの単位画素1-5の単位で動作を説明する。

［蓄積期間の動作］
蓄積期間では、2つの単位画素1-5のそれぞれの光電変換部101-1，101-2のリセットが単位画素毎に行われる。第１の単位画素の光電変換部101-1のリセットが行われた後、第２の単位画素の光電変換部101-2のリセットが行われる。蓄積期間におけるそれぞれの単位画素1-5の動作は、図13に示す蓄積期間における単位画素1-5の動作と同一である。

［転送期間の動作］
転送期間では、2つの単位画素1-5で共通のFD103のリセットと、2つの単位画素1-5のそれぞれの光電変換部101-1，101-2に蓄積されている信号電荷の転送とを含む動作が単位画素毎に行われる。FD103のリセットと第１の単位画素の信号電荷の転送とが行われた後、FD103のリセットと第２の単位画素の信号電荷の転送とが行われる。転送期間におけるそれぞれの単位画素1-5の動作は、図13に示す転送期間における単位画素1-5の動作と同一である。

［読み出し期間の動作］
読み出し期間では、2つの単位画素1-5のそれぞれの信号の読み出しが単位画素毎に行われる。第１の単位画素の信号の読み出しが行われた後、第２の単位画素の信号の読み出しが行われる。読み出し期間におけるそれぞれの単位画素1-5の動作は、図13に示す読み出し期間における単位画素1-5の動作と同一である。読み出し期間中、クランプトランジスタ109はオンのままである。これによって、サンプリングトランジスタ108-1，108-2のそれぞれのドレイン端子の電位が、基準電圧源から供給される固定電位（VREF）に応じた電位に固定される。

上述したように、本実施形態によれば、クランプトランジスタ109が、読み出し期間に、サンプリングトランジスタ108-1，108-2のそれぞれのドレイン端子の電位を固定電位に応じた電位に固定する。このため、1/ｆノイズなどのノイズによるサンプリングトランジスタ108-1，108-2のそれぞれのドレイン端子の電位の変動を抑制することが可能となり、ノイズ耐性を向上することができる。

また、FD103、FDリセットトランジスタ104、第１増幅トランジスタ105、電流源106、クランプ容量107に加えて、クランプトランジスタ109を複数の単位画素1-5が共有するので、回路面積を縮小することができる。本実施形態では、2つの単位画素1-5が、クランプトランジスタ109を含む一部の回路要素を共有する例を示したが、3つ以上の単位画素1-5が一部の回路要素を共有してもよい。

（第５の実施形態）
次に、本発明の第５の実施形態を説明する。本実施形態による撮像装置の構成は、単位画素1-5を除いて、第１の実施形態による撮像装置の構成と同様である。

図17は、本実施形態における単位画素1-5の構成を示している。図17に示す単位画素1-5では、第１増幅トランジスタ105、電流源106、クランプ容量107、クランプトランジスタ109が削除され、第２転送トランジスタ114が追加され、転送トランジスタ102が第１転送トランジスタ113に変更されている点が、図4に示す単位画素1-5とは異なる。

図17では、第２転送トランジスタ114のドレイン端子は第１転送トランジスタ113のソース端子およびFD103の一端に接続され、第２転送トランジスタ114のソース端子はサンプリングトランジスタ108のドレイン端子に接続されている。第２転送トランジスタ113のゲート端子は垂直読み出し制御回路1-2に接続されており、転送パルスφTX2が供給される。また、第１転送トランジスタ113のゲート端子には垂直読み出し制御回路1-2から転送パルスφTX1が供給される。上記以外の構成は、図4に示す単位画素1-5の構成と同一である。

図17では、マイクロパッド22、マイクロバンプ24、マイクロパッド23を含む接続部が第２転送トランジスタ114のソース端子と、FDリセットトランジスタ104のソース端子と、サンプリングトランジスタ108のドレイン端子との間の経路に配置されているが、これに限らない。接続部は、光電変換素子101からアナログメモリ110までの電気的に接続された経路上のどこに配置されていてもよい。

図18は、第１基板20と第２基板21の境界線の例を示している。破線D1〜D5は、第１基板20と第２基板21の境界線として可能な例を示している。第１基板20と第２基板21の境界線は、破線D1〜D5のいずれであってもよく、第１の基板20に光電変換素子101が配置され、第２の基板にアナログメモリ110が配置されれば良い。破線D1については前述した通りである。破線D2が示す例では、光電変換素子101の他端と、第１転送トランジスタ113のドレイン端子との間の経路に接続部が配置される。破線D3が示す例では、第１転送トランジスタ113のソース端子と、FD103の一端および第２転送トランジスタ114のドレイン端子との間の経路に接続部が配置される。

破線D4が示す例では、第２転送トランジスタ114のソース端子と、FDリセットトランジスタ104のソース端子およびサンプリングトランジスタ108のドレイン端子との間の経路に接続部が配置され、破線D5が示す例では、サンプリングトランジスタ108のソース端子と、アナログメモリ110の一端および第２増幅トランジスタ111のゲート端子との間の経路に接続部が配置される。

次に、図19を参照し、単位画素1-5の動作を説明する。図19は、垂直読み出し制御回路1-2から行毎に単位画素1-5に供給される制御信号を示している。

［蓄積期間の動作］
蓄積期間は全画素で共通の期間であり、全画素で同時に動作が行われる。蓄積期間の開始時にFDリセットパルスφRST、転送パルスφTX2、サンプルパルスφSHはHレベルになっており、FDリセットトランジスタ104、第２転送トランジスタ114、サンプリングトランジスタ108はオンになっている。これによって、全画素のFD103およびアナログメモリ110はリセットされている。

まず、転送パルスφTX1がLレベルからHレベルに変化することで、第１転送トランジスタ113がオンとなる。これによって、全画素の光電変換部101がリセットされる。続いて、転送パルスφTX1がHレベルからLレベルに変化することで、第１転送トランジスタ113がオフとなる。これによって、全画素のリセットが終了し、全画素の露光（信号電荷の蓄積）が一括して開始される（露光期間の開始）。

［転送期間の動作］
転送期間は全画素で共通の期間であり、全画素で同時に動作が行われる。まず、転送パルスφTX2がHレベルからLレベルに変化することで、第２転送トランジスタ114がオフとなる。続いて、転送パルスφTX1がLレベルからHレベルに変化することで、第１転送トランジスタ113がオンとなる。これによって、光電変換部101に蓄積されている信号電荷が、第１転送トランジスタ113を介してFD103に転送され、FD103に蓄積される。これによって、全画素の露光（信号電荷の蓄積）が終了する。

続いて、FDリセットパルスφRSTがHレベルからLレベルに変化することで、FDリセットトランジスタ104がオフとなる。続いて、転送パルスφTX1がHレベルからLレベルに変化することで、第１転送トランジスタ113がオフとなる。続いて、転送パルスφTX2がLレベルからHレベルに変化することで、第２転送トランジスタ114がオンとなる。これによって、FD103に蓄積されている信号電荷が、第２転送トランジスタ114およびサンプリングトランジスタ108を介してアナログメモリ110に転送され、アナログメモリ110に蓄積される。

続いて、サンプルパルスφSHがHレベルからLレベルに変化することで、サンプリングトランジスタ108がオフとなる。続いて、FDリセットパルスφRSTがLレベルからHレベルに変化することで、FDリセットトランジスタ104がオンとなる。これによって、サンプリングトランジスタ108のドレイン端子の電位が、基準電圧源から供給される固定電位（VREF）に応じた電位に固定される。

［読み出し期間の動作］
読み出し期間では、アナログメモリ110に蓄積されている信号電荷に基づく信号が行毎に順次読み出される。読み出し期間中、FDリセットトランジスタ104はオンのままであり、サンプリングトランジスタ108のドレイン端子の電位は固定されている。

まず、選択パルスφSELがLレベルからHレベルに変化することで、選択トランジスタ112がオンとなる。これによって、アナログメモリ110に蓄積された信号電荷に基づく画素信号レベルが垂直信号線1-9へ出力される。

続いて、サンプルパルスφSHがLレベルからHレベルに変化することで、サンプリングトランジスタ108がオンとなる。これによって、アナログメモリ110がリセットされ、垂直信号線1-9へリセットレベルが出力される。続いて、選択パルスφSELがHレベルからLレベルに変化することで、選択トランジスタ112がオフとなる。

上述したように、本実施形態によれば、FDリセットトランジスタ104が、読み出し期間に、サンプリングトランジスタ108のドレイン端子の電位を固定電位に応じた電位に固定する。このため、1/ｆノイズなどによるサンプリングトランジスタ108のドレイン端子の電位の変動を抑制することが可能となり、ノイズ耐性を向上することができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、2枚の基板が接続部で接続されている固体撮像装置の構成を示したが、3枚以上の基板が接続部で接続されていてもよい。3枚以上の基板が接続部で接続される固体撮像装置の場合、3枚以上の基板のうち2枚の基板が第１の基板と第２の基板に相当する。

1 固体撮像装置、2 レンズユニット部、3 画像処理装置、4 記録装置、5 カメラ制御装置、6 表示装置、7 デジタルカメラ、1-1 制御信号発生回路、1-2 垂直読み出し制御回路、1-3 水平読み出し制御回路、1-4 画素アレイ部、1-5 単位画素、1-6 カラム信号処理部、1-8 出力回路、101 光電変換部、102 転送トランジスタ、103 FD、104 FDリセットトランジスタ、105 第１増幅トランジスタ、106 電流源、107 クランプ容量、108 サンプリングトランジスタ、109 クランプトランジスタ、110 アナログメモリ、111 第２増幅トランジスタ、112 選択トランジスタ、113 第１転送トランジスタ、114 第２転送トランジスタ

Claims

画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
前記画素は、
前記第１の基板に配置され、入射した光に基づく信号を出力する光電変換部と、
前記第２の基板に配置され、ゲート端子、ソース端子、ドレイン端子を有し、前記ソース端子および前記ドレイン端子の一方である第１の端子に、前記光電変換部から出力された信号が入力され、前記第１の端子に入力された信号をサンプルホールドし、サンプルホールドした信号を前記ソース端子および前記ドレイン端子の他方である第２の端子から出力するサンプリングトランジスタと、
前記第２の基板に配置され、前記サンプリングトランジスタの前記第２の端子から出力された信号を保持する容量と、
前記容量に保持された信号を読み出す読み出し期間に、前記第１の端子の電位を、所定の固定電位に応じた電位に固定する電位固定回路と、
を備える
ことを特徴とする固体撮像装置。
画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
前記画素は、
前記第１の基板に配置され、入射した光に基づく信号を出力する光電変換部と、
前記第１の基板に配置され、ゲート端子、ソース端子、ドレイン端子を有し、前記ソース端子および前記ドレイン端子の一方である第１の端子に、前記光電変換部から出力された信号が入力され、前記第１の端子に入力された信号をサンプルホールドし、サンプルホールドした信号を前記ソース端子および前記ドレイン端子の他方である第２の端子から出力するサンプリングトランジスタと、
前記第２の基板に配置され、前記サンプリングトランジスタの前記第２の端子から出力された信号を保持する容量と、
前記容量に保持された信号を読み出す読み出し期間に、前記第１の端子の電位を、所定の固定電位に応じた電位に固定する電位固定回路と、
を備える
ことを特徴とする固体撮像装置。
前記画素は、
前記第１の基板または前記第２の基板に配置され、前記光電変換部から出力された信号をクランプするクランプ容量と、
前記クランプ容量が配置されている基板と同一の基板に配置され、第２のゲート端子、第２のソース端子、および第２のドレイン端子を有し、前記第２のソース端子および前記第２のドレイン端子の一方である第３の端子が前記クランプ容量および前記サンプリングトランジスタの前記第１の端子に接続され、前記第２のソース端子および前記第２のドレイン端子の他方である第４の端子が、前記固定電位を供給する電圧源に接続されるクランプトランジスタと、
を備え、
前記クランプトランジスタは、前記電位固定回路に含まれ、前記読み出し期間に、前記サンプリングトランジスタの前記第１の端子の電位を、前記電圧源から供給される前記固定電位に応じた電位に固定する
ことを特徴とする請求項１に記載の固体撮像装置。
前記画素は、
前記第１の基板に配置され、前記光電変換部から出力された信号をクランプするクランプ容量と、
前記第１の基板に配置され、第２のゲート端子、第２のソース端子、および第２のドレイン端子を有し、前記第２のソース端子および前記第２のドレイン端子の一方である第３の端子が前記クランプ容量および前記サンプリングトランジスタの前記第１の端子に接続され、前記第２のソース端子および前記第２のドレイン端子の他方である第４の端子が、前記固定電位を供給する電圧源に接続されるクランプトランジスタと、
を備え、
前記クランプトランジスタは、前記電位固定回路に含まれ、前記読み出し期間に、前記サンプリングトランジスタの前記第１の端子の電位を、前記電圧源から供給される前記固定電位に応じた電位に固定する
ことを特徴とする請求項２に記載の固体撮像装置。
複数の前記画素を備え、
複数の前記画素の間で１つの前記クランプ容量および１つの前記クランプトランジスタが共有される
ことを特徴とする請求項３または請求項４に記載の固体撮像装置。
前記画素は、
前記第１の基板に配置され、前記光電変換部から出力された信号が入力される第２のゲート端子、第２のソース端子、および第２のドレイン端子を有し、前記第２のゲート端子に入力された信号を増幅し、増幅した信号を前記第２のソース端子および前記第２のドレイン端子の一方から出力する増幅トランジスタと、
前記第１の基板に配置され、第３のゲート端子、第３のソース端子、および第３のドレイン端子を有し、前記第３のソース端子および前記第３のドレイン端子の一方である第３の端子が、前記固定電位を供給する電圧源に接続され、前記第３のソース端子および前記第３のドレイン端子の他方である第４の端子が前記光電変換部に接続され、前記光電変換部をリセットするリセットトランジスタと、
を備え、
前記リセットトランジスタは、前記電位固定回路に含まれ、前記読み出し期間に、前記増幅トランジスタの前記第２のゲート端子の電位を、前記電圧源から供給される前記固定電位に応じた電位に固定することにより、前記サンプリングトランジスタの一端の電位を固定する
ことを特徴とする請求項１に記載の固体撮像装置。
前記画素は、
前記第１の基板に配置され、前記光電変換部から出力された信号が入力される第２のゲート端子、第２のソース端子、および第２のドレイン端子を有し、前記第２のゲート端子に入力された信号を増幅し、増幅した信号を前記第２のソース端子および前記第２のドレイン端子の一方から出力する増幅トランジスタと、
前記第１の基板または前記第２の基板に配置され、前記増幅トランジスタの前記第２のソース端子および前記第２のドレイン端子の一方に接続される一端と、他端とを有する電流源と、
を備え、
前記読み出し期間に、前記電流源の前記他端に前記固定電位が入力され、前記一端と前記他端との電位が略同一となる
ことを特徴とする請求項１に記載の固体撮像装置。
請求項１に記載の固体撮像装置を有する撮像装置。