KR20220082566A

KR20220082566A - 이미지 센서

Info

Publication number: KR20220082566A
Application number: KR1020200172576A
Authority: KR
Inventors: 정현용; 서민웅; 추명래
Original assignee: 삼성전자주식회사
Priority date: 2020-12-10
Filing date: 2020-12-10
Publication date: 2022-06-17
Also published as: US11924570B2; US20220191418A1

Abstract

이미지 센서가 개시된다. 복수의 픽셀들이 배열된 픽셀 어레이를 포함하는 이미지 센서에 있어서, 복수의 픽셀들 각각은, 포토 다이오드, 포토 다이오드에서 생성된 광전하를 축적하는 플로팅 디퓨전 노드, 플로팅 디퓨전 노드의 전압을 증폭하여 제1 노드로 출력하는 제1 소스 팔로워, 일 단이 제1 노드에 연결되고, 타 단이 제2 노드에 연결되는 제1 프리차지 선택 트랜지스터, 리셋된 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하는 제1 커패시터, 일 단이 제2 노드에 연결되고, 타 단이 제1 커패시터에 연결되어, 제1 커패시터에 전하를 샘플링하는 제1 샘플링 트랜지스터, 광전하가 축적된 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하는 제2 커패시터 및 일 단이 제2 노드에 연결되고, 타 단이 제2 커패시터에 연결되어, 제2 커패시터에 전하를 샘플링하는 제2 샘플링 트랜지스터를 포함하고, 제1 샘플링 트랜지스터는, 제1 구간 및 제3 구간에서 턴-온되어, 제1 커패시터에 저장된 전하를 픽셀 신호로서 출력하고, 제2 샘플링 트랜지스터는, 제2 구간 및 제3 구간에서 턴-온되어, 제2 커패시터에 저장된 전하를 픽셀 신호로서 출력할 수 있다.

Description

이미지 센서{IMAGE SENSOR}

본 발명의 기술적 사상은 이미지 센서에 관한 것으로, 더욱 상세하게는, 글로벌 셔터(global shutter) 방식의 구동을 지원할 수 있는 이미지 센서에 관한 것이다.

화상을 촬영하여 전기적 신호로 변환하는 이미지 센서는 디지털 카메라, 휴대전화용 카메라 및 휴대용 캠코더와 같은 일반 소비자용 전자기기뿐만 아니라, 자동차, 보안장치 및 로봇에 장착되는 카메라에도 사용된다.

이미지 센서는 노출 시간(exposure time)을 조절하여 전기적 신호의 기초가 되는 광전하(photocharge)의 양을 결정할 수 있다. 이미지 센서는 롤링 셔터(rolling shutter) 방식과 글로벌 셔터(global shutter) 방식을 이용하여 노출 시간을 조절할 수 있다. 이때, 롤링 셔터 방식은 광전하의 축적 시간을 픽셀 어레이의 로우(row) 별로 다르게 제어하는 방식이고, 글로벌 셔터 방식은 픽셀 어레이의 서로 다른 로우들에 대해 광전하의 축적 시간을 동일하게 제어하는 방식이다.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 출력 노드에 연결된 복수의 커패시터를 이용하여 픽셀 신호를 생성하는 이미지 센서를 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 복수의 픽셀들이 배열된 픽셀 어레이를 포함하는 이미지 센서에 있어서, 상기 복수의 픽셀들 각각은, 포토 다이오드, 상기 포토 다이오드에서 생성된 광전하를 축적하는 플로팅 디퓨전 노드, 상기 플로팅 디퓨전 노드의 전압을 증폭하여 제1 노드로 출력하는 제1 소스 팔로워, 일 단이 상기 제1 노드에 연결되고, 타 단이 제2 노드에 연결되는 제1 프리차지 선택 트랜지스터, 리셋된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하는 제1 커패시터, 일 단이 상기 제2 노드에 연결되고, 타 단이 상기 제1 커패시터에 연결되어, 상기 제1 커패시터에 전하를 샘플링하는 제1 샘플링 트랜지스터, 상기 광전하가 축적된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하는 제2 커패시터 및 일 단이 상기 제2 노드에 연결되고, 타 단이 상기 제2 커패시터에 연결되어, 상기 제2 커패시터에 전하를 샘플링하는 제2 샘플링 트랜지스터를 포함하고, 상기 제1 샘플링 트랜지스터는, 제1 구간 및 제3 구간에서 턴-온되어, 상기 제1 커패시터에 저장된 전하를 픽셀 신호로서 출력하고, 상기 제2 샘플링 트랜지스터는, 제2 구간 및 제3 구간에서 턴-온되어, 상기 제2 커패시터에 저장된 전하를 상기 픽셀 신호로서 출력할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 복수의 픽셀들이 배열된 픽셀 어레이를 포함하는 이미지 센서에 있어서, 상기 복수의 픽셀들 각각은, 포토 다이오드, 상기 포토 다이오드에서 생성된 광전하는 전송하는 전송 트랜지스터, 상기 포토 다이오드에서 생성된 광전하를 축적하는 플로팅 디퓨전 노드, 상기 플로팅 디퓨전 노드를 리셋하는 리셋 트랜지스터, 상기 플로팅 디퓨전 노드의 전압을 증폭하여 제1 노드로 출력하는 제1 소스 팔로워, 상기 증폭된 전압을 출력 노드로 전송하는 제1 프리차지 선택 트랜지스터, 제1 커패시터, 제2 커패시터, 일 단이 상기 제1 커패시터에 연결되고, 타 단이 상기 출력 노드에 연결되어, 상기 제1 커패시터에 상기 증폭된 전압을 전송하는 제1 샘플링 트랜지스터 및 일 단이 상기 제2 커패시터에 연결되고, 타 단이 상기 출력 노드에 연결되어, 상기 제2 커패시터에 상기 증폭된 전압을 전송하는 제2 샘플링 트랜지스터를 포함하고, 상기 제1 샘플링 트랜지스터 및 상기 제2 샘플링 트랜지스터는, 제1 구간에서 온으로 동작하여, 상기 출력 노드를 통해 상기 제1 커패시터 및 상기 제2 커패시터에 저장된 전하를 픽셀 신호로서 출력할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 복수의 픽셀들이 배열된 픽셀 어레이 및 상기 픽셀 어레이를 제어하는 로우 드라이버를 포함하는 이미지 센서에 있어서, 상기 복수의 픽셀들 각각은, 포토 다이오드, 상기 포토 다이오드에서 생성된 광전하를 축적하는 플로팅 디퓨전 노드, 상기 플로팅 디퓨전 노드가 리셋되면, 상기 리셋된 플로팅 디퓨전 노드의 전하를 샘플링하는 제1 샘플링 트랜지스터, 상기 제1 샘플링 트랜지스터에 연결되어, 상기 제1 샘플링 트랜지스터가 샘플링한 광전하를 저장하는 제1 커패시터, 상기 플로팅 디퓨전 노드가 상기 포토 다이오드에서 생성된 광전하를 축적하면, 상기 축적된 플로팅 디퓨전 노드의 전하를 샘플링하는 제2 샘플링 트랜지스터 및 상기 제2 샘플링 트랜지스터에 연결되어, 상기 제2 샘플링 트랜지스터가 샘플링한 광전하를 저장하는 제2 커패시터를 포함하고, 상기 로우 드라이버는, 제1 구간에서, 상기 제1 샘플링 트랜지스터를 턴-온시켜, 상기 제1 커패시터에 저장된 전하를 제1 픽셀 신호로 출력하도록 제어하고, 제2 구간에서, 상기 제2 샘플링 트랜지스터를 턴-온시켜, 상기 제2 커패시터에 저장된 전하를 제2 픽셀 신호로 출력하도록 제어하고, 제3 구간에서, 상기 제1 샘플링 트랜지스터 및 상기 제2 샘플링 트랜지스터를 턴-온 시켜, 상기 제1 커패시터 및 상기 제2 커패시터에 저장된 전하를 제2 픽셀 신호로 출력하도록 제어할 수 있다.

본 개시의 기술적 사상에 따른 이미지 센서는, 픽셀의 출력 노드에 연결되어 리셋 신호에 대응하는 전하를 축적하는 제1 커패시터 및 이미지 신호에 대응하는 전하를 축적하는 제2 커패시터를 포함할 수 있다. 상기 이미지 센서는 제2 커패시터를 이용하여 제1 이미지 신호를 생성하고, 제1 커패시터 및 제2 커패시터를 이용하여 제2 이미지 신호를 생성할 수 있다. 그리고 상기 이미지 센서는 조도 상태에 따라 제1 이미지 신호 또는 제2 이미지 신호를 선택적으로 이용하여 이미지 데이터를 생성할 수 있다. 이에 따라, 이미지 신호의 전압 범위가 줄어들 수 있으므로 이미지 신호를 처리하는 아날로그-디지털 변환 회로의 동작 범위로 줄어들 수 있어, 전력 소모가 감소할 수 있다.

도 1은 본 개시의 예시적인 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 2는 본 개시의 예시적인 실시예에 따른 이미지 센서의 글로벌 셔터 모드의 동작을 설명하기 위한 도면이다.
도 3은 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다.
도 4는 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다.
도 5는 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다.
도 6은 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다.
도 7은 본 개시의 예시적인 실시예에 따른 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다.
도 8은 본 개시의 예시적인 실시예에 따른 픽셀 신호의 전압을 나타내는 도면이다.
도 9는 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다.
도 10은 본 개시의 예시적인 실시예에 따른 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다.
도 11은 본 개시의 예시적인 실시예에 따른 오토-포커싱 동작을 설명하기 위한 도면이다.
도 12는 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다.
도 13은 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다.
도 14는 본 개시의 예시적인 실시예에 따른 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다.
도 15는 본 개시의 예시적인 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 16은 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다.
도 17은 본 개시의 예시적인 실시예에 따른 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다.

도 1은 본 개시의 예시적인 실시예에 따른 이미지 센서를 나타내는 블록도이다.

이미지 센서(100)는 이미지 또는 광 센싱 기능을 갖는 전자 기기에 탑재될수 있다. 예를 들어, 이미지 센서(100)는 카메라, 스마트폰, 웨어러블 기기, 사물 인터넷(Internet of Things(IoT)), 태블릿 PC(Personal Computer), PDA(Personal Digital Assistant), PMP(portable Multimedia Player), 네비게이션(navigation) 장치 등과 같은 전자 기기에 탑재될 수 있다. 또한 이미지 센서(100)는 차량, 가구, 제조 설비, 도어, 각종 계측 기기 등에 부품으로서 구비되는 전자 기기에 탑재될 수 있다.

도 1을 참조하면, 이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(Row Driver, 120), 램프 신호 생성기(Ramp Generator, 130), 카운팅 코드 생성기(140), 아날로그-디지털 변환 회로(150)(이하, ADC 회로라고 지칭함), 데이터 출력 회로(180) 및 타이밍 컨트롤러(190)를 포함할 수 있다. 이미지 센서(100)는 신호 처리부(195)를 더 포함할 수 있다. ADC 회로(150) 및 데이터 출력 회로(180)를 포함하는 구성은 리드아웃 회로라고 지칭될 수 있다.

픽셀 어레이(110)는 복수의 로우 라인(RL), 복수의 컬럼 라인(CL) 및 복수의 로우 라인(RL) 및 복수의 컬럼 라인(CL)과 접속되며, 행열로 배열된 복수의 픽셀(PX)을 포함한다. 복수의 픽셀(PX)은 APS(active pixel sensor)일 수 있다.

복수의 픽셀(PX) 각각은 적어도 하나의 광전 변환 소자를 포함할 수 있으며, 픽셀(PX)은 광전 변환 소자를 이용하여 빛을 감지하고, 감지된 빛에 따른 전기적 신호인 이미지 신호를 출력할 수 있다. 예컨대, 광전 변환 소자는 포토(photo) 다이오드, 포토 트랜지스터, 포토 게이트 또는 핀드 포토 다이오드(pinned photodiode) 등을 포함할 수 있다.

복수의 픽셀(PX) 각각은 특정 스펙트럼 영역의 빛을 감지할 수 있다. 예를 들어, 복수의 픽셀(PX)은 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하는 레드 픽셀, 그린(green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 및 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀을 포함할 수 있다. 그러나, 이에 제한되는 것은 아니며, 복수의 픽셀은 화이트(white) 픽셀을 더 포함할 수 있다. 다른 예로서, 복수의 픽셀은 다른 색 구성으로 조합된 픽셀들, 예컨대 옐로우(yellow) 픽셀, 시안(cyan) 픽셀 및 마젠타(magenta) 픽셀을 포함할 수도 있다.

복수의 픽셀(PX) 상부에는 특정 스펙트럼 영역의 빛을 투과시키기 위한 컬러 필터 어레이가 배치될 수 있으며, 복수의 픽셀 각각의 상부에 배치된 컬러 필터에 따라 해당 픽셀이 감지할 수 있는 색상이 결정될 수 있다. 그러나, 본 개시는 이에 제한되는 것은 아니다. 일부 실시예에서, 특정 광전 변환 소자는 광전 변환 소자에 인가되는 전기 신호의 레벨에 따라 특정 파장 대역의 빛을 전기적 신호로 변환할 수도 있다.

일부 실시예에서, 복수의 픽셀(PX) 각각은 듀얼 컨버전 게인(dual conversion gain)을 가질 수 있다. 듀얼 컨버전 게인은, 로우(low) 컨버전 게인 및 하이(high) 컨버전 게인을 포함한다. 여기서 컨버전 게인은 플로팅 디퓨전 노드(도 3의 FD)에 축적된 전하가 전압으로 변환되는 비율을 의미한다. 광전 변환 소자에서 생성된 전하는 플로팅 디퓨전 노드(FD)로 전송되어 축적되고, 컨버전 게인에 따라 플로팅 디퓨전 노드(FD)에 축적된 전하가 전압으로 변환될 수 있다. 이때 플로팅 디퓨전 노드(FD)의 커패시턴스에 따라 컨버전 게인이 가변될 수 있으며, 커패시턴스가 증가하면 컨버전 게인은 낮아지고 커패시턴스가 감소하면 컨버전 게인은 증가될 수 있다.

로우 드라이버(120)는 픽셀 어레이(110)를 행(row) 단위로 구동한다. 로우 드라이버(120)는 타이밍 컨트롤러(190)로부터 수신되는 행 제어 신호(예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 행 제어 신호에 응답하여 픽셀 어레이(110)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다. 예컨대, 로우 드라이버(120)는 복수의 행 중 하나를 선택하는 선택 신호를 생성할 수 있다. 그리고, 픽셀 어레이(110)는 로우 드라이버(120)로부터 제공된 선택 신호에 의해 선택되는 행(row)으로부터 픽셀 신호, 예컨대 픽셀 전압을 출력한다. 픽셀 신호는 리셋 신호와 이미지 신호를 포함할 수 있다. 로우 드라이버(120)는 픽셀 신호를 출력을 위한 제어 신호들을 픽셀 어레이(110)에 전송할 수 있으며, 픽셀(PX)은 제어 신호들에 응답하여 동작함으로써, 픽셀 신호를 출력할 수 있다.

램프 신호 생성기(130)는 타이밍 컨트롤러(190)의 제어에 따라 소정의 기울기로 레벨이 상승 또는 하강하는 램프 신호(예컨대 램프 전압)를 생성할 수 있다. 램프 신호(RAMP)는 ADC 회로(150)에 구비되는 복수의 CDS 회로(160)에 각각 제공될 수 있다.

카운팅 코드 생성기(140)는 타이밍 컨트롤러(190)의 제어에 따라 카운팅 코드(CCD)를 생성할 수 있다. 카운팅 코드(CCD)는 복수의 카운터 회로(170) 각각에 제공될 수 있다. 일부 실시예에서, 카운팅 코드 생성기(140)는 그레이 코드 생성기로 구현될 수 있다. 카운팅 코드 생성기(140)는 설정된 비트 수에 따른 해상도를 가지는 복수의 코드 값들을 카운팅 코드(CCD)로서 생성할 수 있다. 예컨대, 10-비트(bit) 코드가 설정된 경우, 카운팅 코드 생성기(140)는 순차적으로 증가 또는 감소하는 1024개의 코드 값을 포함하는 카운팅 코드(CCD)를 생성할 수 있다.

ADC 회로(150)는 복수의 CDS 회로(160)(Correlated Double Sampling 회로) 및 복수의 카운터 회로(170)를 포함할 수 있다. ADC 회로(150)는 픽셀 어레이(110)로부터 입력되는 픽셀 신호(예컨대 픽셀 전압)를 디지털 신호인 픽셀 값으로 변환할 수 있다. 복수의 칼럼 라인(CL) 각각을 통해 수신되는 각 픽셀 신호는 CDS 회로(160) 및 카운터 회로(170)에 의하여, 디지털 신호인 픽셀 값으로 변환된다.

CDS 회로(160)는 컬럼 라인(CL)을 통해 수신되는 픽셀 신호, 예컨대 픽셀 전압을 램프 신호(RAMP)와 비교하고, 비교 결과를 비교 결과 신호로서 출력할 수 있다. CDS 회로(160)는 램프 신호(RAMP)의 레벨과 픽셀 신호의 레벨이 동일할 때, 제1 레벨(예컨대 로직 하이)에서 제2 레벨(예컨대 로직 로우)로 천이하는 비교 신호를 출력할 수 있다. 비교 신호의 레벨이 천이되는 시점은 픽셀 신호의 레벨에 따라 결정될 수 있다.

CDS 회로(160)는 상관 이중 샘플링(Correlated Double Sampling; CDS) 방식에 따라 픽셀(PX)로부터 제공되는 픽셀 신호를 샘플링할 수 있다. CDS 회로(160)는 픽셀 신호로서 수신되는 리셋 신호를 샘플링하고 리셋 신호를 램프 신호(RAMP)와 비교하여 리셋 신호에 따른 비교 신호를 생성할 수 있다. 이후 CDS 회로는, 리셋 신호에 상관된(correlated) 이미지 신호를 샘플링하고, 이미지 신호와 램프 신호(RAMP)를 비교하여 이미지 신호에 따른 비교 신호를 생성할 수 있다.

카운터 회로(170)는 CDS 회로(150)로부터 출력되는 비교 결과 신호의 레벨 천이 시점을 카운트하고, 카운트 값을 출력할 수 있다. 일부 실시예에서, 카운터(170)는 래치 회로 및 연산 회로를 포함할 수 있다. 래치 회로는 카운팅 코드 생성기(140)로부터의 카운팅 코드(CCD) 및 CDS 회로(160)로부터의 비교 신호를 수신하고, 비교 신호의 레벨이 천이되는 시점에 카운팅 코드(CCD)의 코드 값을 래치할 수 있다. 래치 회로는 리셋 신호에 대응하는 코드 값, 예컨대 리셋 값 및 이미지 신호에 대응하는 코드 값, 예컨대 이미지 신호 값 각각을 래치할 수 있다. 연산 회로는 리셋 값과 이미지 신호 값을 연산하여, 픽셀(PX)의 리셋 레벨이 제거된 이미지 신호 값을 생성할 수 있다. 카운터(170)는 리셋 레벨이 제거된 이미지 신호 값을 픽셀 값으로서 출력할 수 있다.

본 실시예에서, 이미지 센서(100)는 카운팅 코드 생성기(140)를 포함하고, 카운터 회로(170)는 카운팅 코드 생성기(140)로부터 수신되는 카운티 코드(CCD)의 코드 값을 래치하는 회로를 포함하는 것으로 설명하였으나, 이에 제한되는 것은 아니다. 일부 실시예에서, 이미지 센서(100)는 별도의 카운팅 코드 생성기(140)를 구비하지 않고, 카운터 회로(170)는 타이밍 생성기(190)로부터 제공되는 카운팅 클럭 신호를 기초로 카운트 값이 순차적으로 증가하는 업-카운터와 연산 회로, 또는 업/다운 카운터, 또는 비트-와이즈 인버젼 카운터(bit-wise inversion counter)로 구현될 수도 있다.

데이터 출력 회로(180)는 ADC 회로(150)로부터 출력된 픽셀 값을 임시 저장한 후 출력할 수 있다. 데이터 출력 회로(180)는 복수의 칼럼 메모리(181), 및 컬럼 디코더(182)를 포함할 수 있다. 칼럼 메모리(181)는 카운터 회로(170)로부터 수신되는 픽셀 값을 저장한다. 일부 실시예에서, 복수의 칼럼 메모리(181) 각각은 카운터 회로(170)에 구비될 수도 있다. 복수의 컬럼 메모리(181)에 저장된 복수의 픽셀 값은 칼럼 디코더(181)의 제어 하에 이미지 데이터(IDT)로서 출력될 수 있다.

타이밍 컨트롤러(190)는 로우 드라이버(120), 램프 신호 생성기(130), 카운팅 코드 생성기(140), ADC 회로(150), 및 데이터 출력 회로(180) 각각에 제어 신호를 출력하여, 로우 드라이버(120), 램프 신호 생성기(130), 카운팅 코드 생성기(140), ADC 회로(150), 및 데이터 출력 회로(180)의 동작 또는 타이밍을 제어할 수 있다.

신호 처리부(195)는 이미지 데이터에 대하여 노이즈 저감 처리, 게인 조정, 파형 정형화 처리, 보간 처리, 화이트밸런스 처리, 감마 처리, 에지 강조 처리, 비닝 등을 수행할 수 있다. 일부 실시예에서, 신호 처리부(190)는 이미지 센서(100) 외부 프로세서에 구비될 수도 있다.

도 2는 본 개시의 예시적인 실시예에 따른 이미지 센서의 글로벌 셔터 모드의 동작을 설명하기 위한 도면이다.

도 1 및 도 2를 참조하면, 이미지 센서(100)는 글로벌 셔터(Global Shutter) 모드로 구동할 수 있다. 일부 실시예에서, 이미지 센서(100)는 글로벌 신호 덤핑(Global Signal Dumping) 구간(GSDP) 동안 수행되는 글로벌 신호 덤핑 동작 및 리드아웃 구간(ROP) 동안 수행되는 리드아웃 동작을 수행할 수 있다.

글로벌 신호 덤핑 동작은, 리셋 시간(reset time) 동안 플로팅 디퓨전 노드에 축적된 전하를 리셋하는 리셋 동작 및 축적 시간(integration time) 동안 광전 변환 소자에서 생성된 광전하를 축적하는 축적 동작을 포함할 수 있다. 글로벌 신호 덤핑 동작은 픽셀 어레이(110)의 모든 로우들에 대하여 동시에 수행될 수 있다. 예를 들어, 도 2를 참조하면, 픽셀 어레이(110)의 제1 로우(R1) 내지 제5 로우(R5)에 대하여 동시에 글로벌 신호 덤핑 동작이 수행될 수 있다.

리드아웃 구간(ROP)에서는, 리드아웃 시간(read-out time) 동안 수행되는 리드아웃 동작이 로우 별로 순차적으로 수행되는 롤링 리드아웃 동작이 수행될 수 있다. 예를 들어, 도 2를 참조하면, 픽셀 어레이(110)의 제1 로우(R1)에 대한 리드아웃 동작이 수행된 후, 다음 순서인 제2 로우(R2)에 대한 리드아웃 동작이 수행될 수 있다. 그리고 제2 로우(R2)에 대한 리드아웃 동작이 수행된 후, 다음 순서인 제3 로우(R3)에 대한 리드아웃 동작이 수행될 수 있다. 일부 실시예에서, 리드아웃 동작 시, 리셋 동작에 대응하는 리셋 신호 또는 축적 동작에 대응하는 이미지 신호가 픽셀들(PX)로부터 출력될 수 있다.

본 개시에 따른 이미지 센서(100)는 글로벌 셔터 모드로 동작함으로써, 서로 다른 로우에 배치된 픽셀들(PX)의 축적 시점을 동일하게 제어할 수 있고, 축적 시간의 차이에 의한 이미지의 왜곡을 제거할 수 있다. 다만, 본 개시에 따른 이미지 센서(100)는 동작 모드가 전환됨에 따라 롤링 셔터(Rolling Shutter) 모드로 구동할 수도 있다. 이미지 센서(100)는 롤링 셔터 모드로 구동 시, 축적 시간이 픽셀 어레이(110)의 로우 별로 다르게 제어할 수도 있다. 일부 실시예에서, 축적 시간은 모든 로우에 대해 동일할 수도 있고, 또는 일정 그룹의 로우들 별로 동일할 수도 있다.

도 3은 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다. 상세하게는, 도 3은 본 개시의 예시적인 실시예에 따른 도 1의 픽셀(PX)의 회로도이다.

도 3을 참조하면, 픽셀(PX)은 포토 다이오드(PD), 및 픽셀 신호(PXS)를 생성하는 픽셀 신호 생성 회로(PSC)를 포함할 수 있다. 픽셀 신호 생성 회로(PSC)에는 제어 신호들(TS, RS, PSEL1, PSEL2, PC, SPS1, SPS2, SEL)이 인가될 수 있으며, 상기 제어 신호들 중 적어도 일부는 로우 드라이버(130)에서 생성될 수 있다.

포토 다이오드(PD)는 광의 세기에 따라 가변되는 광 전하를 생성할 수 있다. 예를 들어, 포토 다이오드(PD)는 입사된 광량에 비례하여 전하, 즉, 음의 전하인 전자와 양의 전하인 정공을 생성할 수 있다.

픽셀 신호 생성 회로(PSC)는 복수의 트랜지스터들(TX, RX, SF1, PSX1, PSX2, PCX, SPX1, SPX2, SF2, SX), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다. 제1 커패시터(C1) 및 제2 커패시터(C2)에는 각각 리셋 동작에 따른 전하가 축적되거나, 광전하 축적 동작에 따른 전하가 축적될 수 있다.

픽셀 신호 생성 회로(PSC)는 전송 트랜지스터(TX)를 포함할 수 있다. 전송 트랜지스터(TX)는 포토 다이오드(PD)와 플로팅 디퓨전 노드(FD) 사이에 연결될 수 있다. 전송 트랜지스터(TX)의 제1 단자는 포토 다이오드(PD)의 출력단과 연결되고, 전송 트랜지스터(TX)의 제2 단자는 플로팅 디퓨전 노드(FD)에 연결될 수 있다. 전송 트랜지스터(TX)는 로우 드라이버(130)로부터 수신된 전송 제어 신호(TS)에 응답하여 온(on) 또는 오프(off)될 수 있고, 포토 다이오드(PD)에서 생성된 광 전하를 플로팅 디퓨젼 노드(FD)으로 전송할 수 있다.

픽셀 신호 생성 회로(PSC)는 리셋 트랜지스터(RX)를 포함할 수 있다. 리셋 트랜지스터(RX)는 플로팅 디퓨젼 노드(FD)에 축적된 전하를 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 제1 단자는 제1 픽셀 전압(VPIX1)이 인가될 수 있고, 리셋 트랜지스터(RX)의 제2 단자는 플로팅 디퓨젼 노드(FD)에 연결될 수 있다. 리셋 트랜지스터(RX)는 로우 드라이버(130)로부터 수신된 리셋 제어 신호(RS)에 응답하여 온 또는 오프될 수 있고, 플로팅 디퓨젼 노드(FD)에 축적된 전하가 배출되어 플로팅 디퓨젼 노드(FD)가 리셋될 수 있다.

픽셀 신호 생성 회로(PSC)는 제1 소스 팔로워(SF1)를 포함할 수 있다. 제1 소스 팔로워(SF1)의 제1 단자에는 제1 픽셀 전압(VPIX1)이 인가될 수 있고, 제1 소스 팔로워(SF1)의 제2 단자는 제1 출력 노드(N1)에 연결될 수 있다. 제1 소스 팔로워(SF1)는 버퍼 증폭기(buffer amplifier)로서 플로팅 디퓨젼 노드(FD)에 충전된 전하량에 따른 신호를 버퍼링할 수 있다. 플로팅 디퓨젼 노드(FD)에 축적된 전하량에 따라 플로팅 디퓨젼 노드(FD)의 전위가 변하고, 제1 소스 팔로워(SF1)는 플로팅 디퓨젼 노드(FD)에서의 전위 변화를 증폭하여 제1 출력 노드(N1)로 출력할 수 있다.

픽셀 신호 생성 회로(PSC)는 제1 출력 노드(N1)를 리셋하기 위한 프리차지 선택 트랜지스터(PSX1)를 포함할 수 있다. 예를 들어, 픽셀 신호 생성 회로(PSC)는 제1 프리차지 선택 트랜지스터(PSX1)를 포함할 수 있다. 제1 프리차지 선택 트랜지스터(PSX1)의 제1 단자는 제1 출력 노드(N1)에 연결될 수 있고, 제1 프리차지 선택 트랜지스터(PSX1)의 제2 단자는 프리차지 트랜지스터(PCX)에 연결될 수 있다. 제1 프리차지 선택 트랜지스터(PSX1)는 로우 드라이버(130)로부터 수신된 제1 프리차지 선택 제어 신호(PSEL1)에 응답하여, 온 또는 오프될 수 있고, 제1 출력 노드(N1)를 리셋시킬 수 있다.

일부 실시예에서, 픽셀 신호 생성 회로(PSC)는 제1 출력 노드(N1)를 리셋하기 위한 프리차지 선택 트랜지스터를 복수 개 포함할 수 있다. 예를 들어, 픽셀 신호 생성 회로(PSC)는 제1 프리차지 선택 트랜지스터(PSX1) 외에도 제2 프리차지 선택 트랜지스터(PSX2)를 더 포함할 수 있다. 제2 프리차지 선택 트랜지스터(PSX2)의 제1 단자는 출력 노드(N1)에 연결될 수 있고, 제2 프리차지 선택 트랜지스터(PSX2)의 제2 단자는 출력 노드(N2)에 연결될 수 있다. 제2 프리차지 선택 트랜지스터(PSX2)는 로우 드라이버(130)로부터 수신된 제2 프리차지 선택 제어 신호(PSEL2)에 응답하여, 온 또는 오프될 수 있고, 제1 출력 노드(N1) 및 제2 출력 노드(N2)를 리셋시킬 수 있다.

도 3에서는 픽셀(PX)이 2개의 프리차지 선택 트랜지스터들(PSX1, PSX2)을 포함하는 것으로 도시하였으나, 본 개시는 이에 한하지 않는다. 픽셀(PX)은 제1 출력 노드(N1)를 리셋하기 위한 트랜지스터로서, 다양한 개수의 프리차지 선택 트랜지스터들을 포함할 수 있다.

픽셀 신호 생성 회로(PSC)는 프리차지 트랜지스터(PCX)를 포함할 수 있다. 프리차지 트랜지스터(PCX)의 제1 단자는 제1 프리차지 선택 트랜지스터(PSX2)와 연결될 수 있고, 제2 단자는 접지 전압이 인가될 수 있다. 프리차지 트랜지스터(PCX)는 로우 드라이버(130)로부터 수신된 프리차지 제어 신호(PC)에 따라 전류원으로써 동작할 수 있고, 제1 출력 노드(N1)를 프리차지할 수 있다.

픽셀 신호 생성 회로(PSC)는 제1 샘플링 트랜지스터(SPX1)를 포함할 수 있다. 제1 샘플링 트랜지스터(SPX1)의 제1 단자는 제2 출력 노드(N2)에 연결될 수 있고, 제1 샘플링 트랜지스터(SPX1)의 제2 단자는 제1 커패시터(C1)에 연결될 수 있다. 로우 드라이버(130)로부터 수신된 제1 샘플링 제어 신호(SPS1)에 응답하여 제1 샘플링 트랜지스터(SPX1)는 온 또는 오프될 수 있고, 제1 커패시터(C1)와 제2 출력 노드(N2)를 연결할 수 있다.

제1 커패시터(C1)의 제1 단자에는 접지 전압이 인가될 수 있고, 제1 커패시터(C1)의 제2 단자는 제1 샘플링 트랜지스터(SPX1)와 연결될 수 있다. 제1 샘플링 트랜지스터(SPX1)의 스위칭 동작에 따라 제1 커패시터(C1)에 전하가 축적될 수 있다. 예를 들어, 제1 커패시터(C1)에는 플로팅 디퓨젼 노드(FD)가 리셋되는 리셋 동작에 따른 전하가 축적될 수 있다. 한편, 도 3에서는 제1 커패시터(C1)에 접지 전압 인가되는 것으로 도시하였지만, 실시예에 따라 제1 커패시터(C1)에 제1 픽셀 전압(VPIX1)이 인가될 수 있다.

픽셀 신호 생성 회로(PSC)는 제2 샘플링 트랜지스터(SPX2)를 포함할 수 있다. 제2 샘플링 트랜지스터(SPX2)의 제1 단자는 제2 출력 노드(N2)에 연결될 수 있고, 제2 샘플링 트랜지스터(SPX2)의 제2 단자는 제2 커패시터(C2)에 연결될 수 있다. 로우 드라이버(130)로부터 수신된 제2 샘플링 제어 신호(SPS2)에 응답하여 온 또는 오프될 수 있고, 제2 커패시터(C2)와 제2 출력 노드(N2)를 연결할 수 있다.

제2 커패시터(C2)의 제1 단자에는 접지 전압이 인가될 수 있고, 제2 커패시터(C2)의 제2 단자는 제2 샘플링 트랜지스터(SPX2)와 연결될 수 있다. 제2 샘플링 트랜지스터(SPX2)의 스위칭 동작에 따라 제2 커패시터(C2)에 전하가 축적될 수 있다. 예를 들어, 제2 커패시터(C2)에는 포토 다이오드(PD)에서 생성된 광전하가 플로팅 디퓨젼 노드(FD)에 축적되는 광전하 축적 동작에 따른 전하가 축적될 수 있다. 한편, 도 3에서는 제2 커패시터(C2)에 접지 전압 인가되는 것으로 도시하였지만, 실시예에 따라 제2 커패시터(C2)에 제1 픽셀 전압(VPIX1)이 인가될 수 있다.

픽셀 신호 생성 회로(PSC)는 제2 소스 팔로워(SF2) 및 선택 트랜지스터(SX)를 포함할 수 있다. 제2 소스 팔로워(SF2)의 제1 단자는 제2 픽셀 전압(VPIX2)이 인가될 수 있고, 제2 소스 팔로워(SF2)의 제2 단자는 선택 트랜지스터(SX)와 연결될 수 있다. 제2 소스 팔로워(SF2)는 제2 출력 노드(N2)에서의 전위 변화를 증폭하여 출력할 수 있다. 일부 실시예에서, 제2 소스 팔로워(SF2)에 인가되는 제2 픽셀 전압(VPIX2)은 제1 픽셀 전압(VPIX1)보다 작거나 동일할 수 있다.

선택 트랜지스터(SX)의 제1 단자는 제2 소스 팔로워(SF2)와 연결되고, 선택 트랜지스터(SX)의 제2 단자는 컬럼 라인(CL)에 연결될 수 있다. 선택 트랜지스터(SX)는 로우 드라이버(140)로부터 수신된 선택 제어 신호(SELS)에 응답하여, 온 또는 오프될 수 있다. 리드아웃 동작에서 선택 트랜지스터(SX)가 온 되면, 컬럼 라인(CL)으로 리셋 동작에 대응하는 리셋 신호(RST) 또는 전하 축적 동작에 대응하는 이미지 신호(SIG)를 포함하는 픽셀 신호(PXS)가 출력될 수 있다.

예를 들어, 선택 트랜지스터(SX)가 온으로 동작 중에 제1 샘플링 트랜지스터(SPX1)가 온되고, 제2 샘플링 트랜지스터(SPX2)가 오프되면, 제1 커패시터(C1)에 축적된 전하에 대응하는 리셋 신호(RST)가 출력될 수 있다. 또한, 선택 트랜지스터(SX)가 온으로 동작 중에 제2 샘플링 트랜지스터(SPX2)가 온되고, 제1 샘플링 트랜지스터(SPX1)가 오프되면, 제2 커패시터(C2)에 축적된 전하에 대응하는 이미지 신호(SIG)가 출력될 수 있다.

본 개시에 따른 이미지 센서(100)는 추가적으로 이미지 신호(SIG)를 출력할 수 있다. 구체적으로, 전술한 방법으로 제2 커패시터(C2)에 축적된 전하에 대응하는 제1 이미지 신호가 출력된 이후, 제1 커패시터(C1) 및 제2 커패시터(C2)에 축적된 전하에 대응하는 제2 이미지 신호가 추가적으로 출력될 수 있다.

예를 들어, 선택 트랜지스터(SX)가 온으로 동작 중에 제1 샘플링 트랜지스터(SPX1) 및 제2 샘플링 트랜지스터(SPX2)가 모두 온으로 동작하여, 제1 커패시터(C1) 및 제2 커패시터(C2)에 축적된 전하에 대응하는 제2 이미지 신호가 출력될 수 있다. 샘플링 트랜지스터(SPX1) 및 제2 샘플링 트랜지스터(SPX2)가 모두 온으로 동작하면, 제1 커패시터(C1) 및 제2 커패시터(C2)가 병렬 연결되어 커패시턴스 증가할 수 있다. 이에 따라, 제1 이미지 신호와 비교할 때, 컨버전 게인의 감소에 따라 제2 이미지 신호의 전압은 감소할 수 있다.

전술한 방식으로 독출된 제1 이미지 신호 및 제2 이미지 신호는, 조도 상태에 따라 이미지 데이터(IDT)의 생성에 선택적으로 이용될 수 있다. 구체적으로, 저조도 상태에서는 제1 이미지 신호가 이용되고, 고조도 상태에서는 제2 이미지 신호가 이용될 수 있다. 한편, 제1 이미지 신호 및 제2 이미지 신호를 생성하는 구체적인 방법은 도 7 및 도 8에서 후술한다.

도 4는 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다. 상세하게는, 도 4는 도 3의 픽셀(PX)의 변형 가능한 실시예를 나타내는 도면이다. 도 4에 대한 설명에서, 도 3에 대한 설명과 중복되는 내용은 생략한다.

도 4를 참조하면, 픽셀(PXa)은 포토 다이오드(PD), 및 픽셀 신호(PXS)를 생성하는 픽셀 신호 생성 회로(PSCa)를 포함할 수 있다. 픽셀 신호 생성 회로(PSCa)에는 제어 신호들(TS, RS, PSEL1, PSEL2, PC, SPS1, SPS2, SEL)이 인가될 수 있으며, 상기 제어 신호들 중 적어도 일부는 로우 드라이버(130)에서 생성될 수 있다.

픽셀 신호 생성 회로(PSCa)는 복수의 트랜지스터들(TX, RX, SF1, PSX1, PSX2, PCX, SPX1, SPX2, SF2, SX), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다. 제1 커패시터(C1) 및 제2 커패시터(C2)에는 각각 리셋 동작에 따른 전하가 축적되거나, 광전하 축적 동작에 따른 전하가 축적될 수 있다.

도 3의 픽셀 신호 생성 회로(PSC)와 도 4의 픽셀 신호 생성 회로(PSCa)를 비교하면, 도 4의 픽셀 신호 생성 회로(PSCa)에서는, 프리차지 트랜지스터(PCX)의 제1 단자가 제1 출력 노드(N1)에 연결되고, 제2 단자가 제1 프리차지 선택 트랜지스터(PSX1)에 연결될 수 있다. 또한, 제1 프리차지 선택 트랜지스터(PSX1)의 제1 단자가 프리차지 트랜지스터(PCX)와 연결되고, 제2 단자는 접지 전압이 인가될 수 있다. 즉, 프리차지 트랜지스터(PCX) 및 제1 프리차지 선택 트랜지스터(PSX1)의 배치가 서로 변경될 수 있다.

도 5는 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다. 상세하게는, 도 5는 도 3의 픽셀(PX)의 변형 가능한 실시예를 나타내는 도면이다. 도 5에 대한 설명에서, 도 3에 대한 설명과 중복되는 내용은 생략한다.

도 5를 참조하면, 픽셀(PXb)은 포토 다이오드(PD), 및 픽셀 신호(PXS)를 생성하는 픽셀 신호 생성 회로(PSCb)를 포함할 수 있다. 픽셀 신호 생성 회로(PSCb)에는 제어 신호들(TS, RS, PSEL1, PSEL2, PC, SPS1, SPS2, SEL)이 인가될 수 있으며, 상기 제어 신호들 중 적어도 일부는 로우 드라이버(130)에서 생성될 수 있다. 픽셀 신호 생성 회로(PSCb)는 복수의 트랜지스터들(TX, RX, SF1, PSX1, PSX2, PCX, SPX1, SPX2, SF2, SX), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다.

도 3의 픽셀 신호 생성 회로(PSC)와 도 5의 픽셀 신호 생성 회로(PSCb)를 비교하면, 도 5의 픽셀 신호 생성 회로(PSCb)에서는, 제1 출력 노드(N1)가 제1 프리차지 선택 트랜지스터(PSX1) 및 프리차지 트랜지스터(PCX) 사이에 위치할 수 있다. 또한, 도 5의 픽셀 신호 생성 회로(PSCb)에서 제1 출력 노드(N1)는, 도 3의 생성 회로(PSC)의 제1 출력 노드(N1)와 같이, 제2 프리차지 선택 트랜지스터(PSX2)가 연결될 수 있다.

도 6은 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다. 상세하게는, 도 6은 도 3의 픽셀(PX)의 변형 가능한 실시예를 나타내는 도면이다. 도 6에 대한 설명에서, 도 3에 대한 설명과 중복되는 내용은 생략한다.

도 6을 참조하면, 픽셀(PXc)은 포토 다이오드(PD), 및 픽셀 신호(PXS)를 생성하는 픽셀 신호 생성 회로(PSCc)를 포함할 수 있다. 픽셀 신호 생성 회로(PSCc)에는 제어 신호들(TS, RS, PSEL1, PSEL2, PC, SPS1, SPS2, SEL)이 인가될 수 있으며, 상기 제어 신호들 중 적어도 일부는 로우 드라이버(130)에서 생성될 수 있다. 픽셀 신호 생성 회로(PSCc)는 복수의 트랜지스터들(TX, RX, SF1, PSX1, PSX2, PCX, SPX1, SPX2, SF2, SX), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다.

도 3의 픽셀 신호 생성 회로(PSC)와 도 6의 픽셀 신호 생성 회로(PSCb)를 비교하면, 도 6의 픽셀 신호 생성 회로(PSCb)에서는, 제2 프리차지 선택 트랜지스터(PSX2)가 제1 프리차지 선택 트랜지스터(PSX1) 및 프리차지 트랜지스터(PCX) 사이에 연결될 수 있다. 즉, 도 6을 참조하면, 제2 프리차지 선택 트랜지스터(PSX2)의 제1 단자는 제1 출력 노드(N1)에 연결될 수 있고, 제2 프리차지 선택 트랜지스터(PSX2)의 제2 단자는 프리차지 트랜지스터(PCX)에 연결될 수 있다.

또한, 제1 샘플링 트랜지스터(SPX1) 및 제2 샘플링 트랜지스터(SPX2)는 제1 출력 단자(N1)에 연결될 수 있다. 제1 샘플링 트랜지스터(SPX1)의 제1 단자는 제1 출력 단자(N1) 연결될 수 있고, 제1 샘플링 트랜지스터(SPX1)의 제2 단자는 제1 커패시터(C1)에 연결될 수 있다. 제2 샘플링 트랜지스터(SPX2)의 제1 단자는 제1 출력 단자(N1) 연결될 수 있고, 제2 샘플링 트랜지스터(SPX2)의 제2 단자는 제2 커패시터(C2)에 연결될 수 있다.

도 7은 본 개시의 예시적인 실시예에 따른 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다. 도 7의 설명은 도 3의 픽셀(PX)을 기초로 설명하지만, 도 4 내지 도 6에서 설명한 픽셀(PXa, PXb, PXc)에도 동일하게 적용될 수 있음은 물론이다.

도 3 및 도 7을 참조하면, 글로벌 신호 덤핑 구간(GSDP)에서 이하에서 설명되는 동작들이 수행될 수 있다. 글로벌 신호 덤핑 구간(GSDP)에서 제1 프리차지 선택 제어 신호(PSEL1) 및 제2 프리차지 선택 제어 신호(PSEL2)는 제2 레벨(예컨대, 로직 로우)에서 제1 레벨(예컨대, 로직 하이)로 천이되어 제1 레벨을 유지할 수 있다. 예를 들어, 제1 프리차지 선택 제어 신호(PSEL1)는 제1 시간(T11) 동안 하이 레벨을 유지할 수 있고, 제2 프리차지 선택 제어 신호(PSEL2)는 제1 시간(T21) 동안 하이 레벨을 유지할 수 있다. 일부 실시예에서, 제1 시간(T11) 및 제1 시간(T21)은 서로 오버랩될 수 있고, 예를 들어, 서로 일치할 수 있다. 제1 프리차지 선택 트랜지스터(PSX1) 및 제2 프리차지 선택 트랜지스터(PSX2)가 온 상태를 유지하므로, 플로팅 디퓨젼 노드(FD)의 전압이 출력 노드(도 3의 제2 출력 노드(N2) 또는 도 7의 제1 출력 노드(N1))에 연결된 제1 커패시터(C1) 또는 제2 커패시터(C2)에 샘플링될 수 있다.

리셋 제어 신호(RS)는 로우 레벨에서 하이 레벨으로 천이되어 제1 리셋 시간(RT1) 동안 제1 레벨을 유지할 수 있고, 이후에 로우 레벨을 유지할 수 있다. 하이 레벨의 리셋 제어 신호(RS)에 의해 리셋 트랜지스터(RX)가 턴-온 됨에 따라, 플로팅 디퓨젼 노드(FD)는 리셋(리셋 동작)될 수 있다. 예를 들어, 플로팅 디퓨전 노드(FD)의 전압은 제1 픽셀 전압(VPIX1)으로 리셋될 수 있다.

리셋 제어 신호(RS)가 하이 레벨에서 로우 레벨로 천이된 후, 제1 샘플링 제어 신호(SPS1)는 로우 레벨에서 하이 레벨로 천이되어 리셋 세틀링(Reset Settling) 시간(RCS)동안 제1 샘플링 제어 신호(SPS1)는 하이 레벨을 유지할 수 있다. 하이 레벨의 제1 샘플링 제어 신호(SPS1)에 의해 제1 샘플링 트랜지스터(SPX1)가 턴-온됨에 따라, 리셋된 플로팅 디퓨젼 노드(FD)의 전압이 출력 노드에 연결된 제1 커패시터(C1)에 샘플링될 수 있다.

제1 샘플링 제어 신호(SPS1)가 하이 레벨에서 로우 레벨로 천이된 이후, 전송 제어 신호(TS)는 로우 레벨에서 하이 레벨로 천이되고 제1 전송 시간(TT1)동안 하이 레벨을 유지할 수 있다. 하이 레벨의 전송 제어 신호(TS)에 의해 전송 트랜지스터(TX)가 턴-온됨에 따라, 플로팅 디퓨젼 노드(FD)에 포토 다이오드(PD)에서 생성된 광전하가 축적(축적 동작)될 수 있다. 예를 들어, 플로팅 디퓨젼 노드(FD)의 전압은, 축적되는 전하량에 따라 제1 픽셀 전압(VPIX1)에서부터 감소할 수 있다.

전송 제어 신호(TS)가 하이 레벨에서 로우 레벨로 천이된 후, 제2 샘플링 제어 신호(SPS2)는 로우 레벨에서 하이 레벨로 천이되어 신호 세틀링(Signal Settling) 시간(SCS)동안 하이 레벨을 유지할 수 있다. 하이 레벨의 제2 샘플링 제어 신호(SPS2)에 의해 제2 샘플링 트랜지스터(SPX2)가 턴-온됨에 따라, 플로팅 디퓨젼 노드(FD)의 전압이 출력 노드에 연결된 제2 커패시터(C2)에 샘플링될 수 있다.

글로벌 신호 덤핑 구간(GSDP)에서 선택 제어 신호(SEL)는 로우 레벨을 유지할 수 있고, 프리차지 제어 신호(PC)는 하이 레벨을 유지할 수 있다.

리드아웃 구간(ROP)에서 이하에서 설명되는 동작들이 수행될 수 있다. 리드아웃 구간(ROP)에서 프리차지 제어 신호(PC)는 하이 레벨을 계속 유지할 수 있다.

리셋 제어 신호(RS)는 로우 레벨에서 하이 레벨로 천이된 후 제2 리셋 시간(RT2)동안 하이 레벨을 유지할 수 있다. 또한, 제1 프리차지 선택 제어 신호(PSEL1) 및 제2 프리차지 선택 제어 신호(PSEL2)는 로우 레벨에서 하이 레벨로 천이될 수 있고, 제1 프리차지 선택 제어 신호(PSEL1)는 제2 시간(T12) 동안 하이 레벨을 유지할 수 있고, 제2 프리차지 선택 제어 신호(PSEL2)는 제2 시간(T22) 동안 하이 레벨을 유지할 수 있다. 또한, 전송 제어 신호(TS)는 로우 레벨에서 하이 레벨로 천이될 수 있고, 전송 제어 신호(TS)는 제2 전송 시간(TT2) 동안 하이 레벨을 유지할 수 있다. 이 때, 제2 리셋 시간(RT2), 제2 시간(T12), 제2 시간(T22) 및 제2 전송 시간(TT2)은 서로 오버랩될 수 있다. 상기 오버랩되는 시간 동안에는 셔터 동작이 수행될 수 있다.

하이 레벨의 리셋 제어 신호(RS), 하이 레벨의 제1 프리차지 선택 제어 신호(PSEL1), 및 하이 레벨의 제2 프리차지 선택 제어 신호(PSEL2)에 의해 출력 노드는 리셋될 수 있다. 예를 들어, 출력 노드는 제1 픽셀 전압(VPIX1)으로 리셋될 수 있다. 따라서, 글로벌 신호 덤핑 구간(GSDP)에 종료된 후, 출력 노드에 남아있던 전하가 제거(출력 노드 리셋 동작)될 수 있다.

리셋 제어 신호(RS)가 하이 레벨에서 로우 레벨로 천이되고, 제1 프리차지 선택 제어 신호(PSEL1)가 하이 레벨에서 로우 레벨로 천이되고, 제2 프리차지 선택 제어 신호(PSEL2)가 하이 레벨에서 로우 레벨로 천이됨으로써, 출력 노드 리셋 동작이 종료되면, 제1 샘플링 제어 신호(SPS1)는 로우 레벨에서 하이 레벨로 천이되고 제1 세틀링 시간(ST1) 동안 하이 레벨을 유지할 수 있다. 이 때, 제1 샘플링 제어 신호(SPS1)가 하이 레벨을 유지하는 제1 세틀링 시간(ST1) 구간에서 선택 신호(SEL)는 하이 레벨일 수 있고, 선택 트랜지스터(SX)는 턴-온되어 제1 커패시터(C1)에 샘플링된 리셋 동작에 따른 전하에 대응하는 리셋 신호(RST)가 컬럼 라인(CL)에 통해 출력될 수 있다.

제1 샘플링 트랜지스터(SPX1)가 턴-온된 후, 램프 신호(RAMP)는 제1 시간(T1)동안 일정한 기울기로 감소(또는 증가)하도록 생성될 수 있다. 램프 신호(RAMP)의 전압 레벨이 일정하게 변하는 제1 시간(T1)동안 CDS 회로(160)는 램프 신호(RAMP)와 리셋 신호(RST)를 비교할 수 있다.

제1 세틀링 시간(ST1)이 경과되어 제1 샘플링 제어 신호(SPS1)가 하이 레벨에서 로우 레벨로 천이된 이후, 제2 샘플링 제어 신호(SPS2)는 로우 레벨에서 하이 레벨로 천이되고 제2 세틀링 시간(ST2) 동안 하이 레벨을 유지할 수 있다. 이 때, 제2 샘플링 제어 신호(SPS2)가 하이 레벨을 유지하는 제2 세틀링 시간(ST2) 구간에서 선택 신호(SEL)는 하이 레벨일 수 있고, 선택 트랜지스터(SX)는 턴-온되어 제2 커패시터(C2)에 샘플링된 축적 동작에 따른 전하에 대응하는 제1 이미지 신호(SIG1)가 컬럼 라인(CL)을 통해 출력될 수 있다.

제2 샘플링 트랜지스터(SPX2)가 턴-온된 후, 램프 신호(RAMP)는 제2 시간(T2)동안 일정한 기울기로 감소(또는 증가)하도록 생성될 수 있다. 램프 신호(RAMP)의 전압 레벨이 일정하게 변하는 제2 시간(T2)동안 CDS 회로(160)는 램프 신호(RAMP)와 제1 이미지 신호(SIG1)를 비교할 수 있다.

제2 세틀링 시간(ST2)이 경과되어 제2 샘플링 제어 신호(SPS2)가 하이 레벨에서 로우 레벨로 천이된 이후, 제1 샘플링 제어 신호(SPS1) 및 제2 샘플링 제어 신호(SPS2)는 로우 레벨에서 하이 레벨로 천이되고 제3 세틀링 시간(ST3) 동안 하이 레벨을 유지할 수 있다. 이 때, 제3 세틀링 시간(ST3) 구간에서 선택 신호(SEL)는 하이 레벨일 수 있고, 선택 트랜지스터(SX)는 턴-온되어 제1 커패시터(C1) 및 제2 커패시터(C2)에 샘플링된 축적 동작에 따른 전하에 대응하는 제2 이미지 신호(SIG2)가 컬럼 라인(CL)을 통해 출력될 수 있다.

제1 샘플링 트랜지스터(SPX1) 및 제2 샘플링 트랜지스터(SPX2)가 턴-온된 후, 램프 신호(RAMP)는 제3 시간(T3)동안 일정한 기울기로 감소(또는 증가)하도록 생성될 수 있다. 램프 신호(RAMP)의 전압 레벨이 일정하게 변하는 제3 시간(T3)동안 CDS 회로(160)는 램프 신호(RAMP)와 제2 이미지 신호(SIG2)를 비교할 수 있다.

한편, 도 7에서는 리셋 신호(RST), 제1 이미지 신호(SIG1) 및 제2 이미지 신호(SIG2)의 순서로 픽셀 신호(PXS)가 출력되는 것으로 도시되었으나, 본 개시는 이에 한하지 않는다. 예를 들어, 제1 이미지 신호(SIG1), 리셋 신호(RST) 및 제2 이미지 신호(SIG2)의 순서로 픽셀 신호(PXS)가 출력될 수 있다.

도 8은 본 개시의 예시적인 실시예에 따른 픽셀 신호의 전압을 나타내는 도면이다. 상세하게는, 도 8은 도 7의 리셋 신호(RST), 제1 이미지 신호(SIG1) 및 제2 이미지 신호(SIG2)의 전압을 나타내는 도면이다. 도 8의 설명은 도 3의 픽셀(PX)을 기초로 설명하지만, 도 4 내지 도 6에서 설명한 픽셀(PXa, PXb, PXc)에도 동일하게 적용될 수 있음은 물론이다.

도 3, 도 7 및 도 8을 참조하면, 글로벌 신호 덤핑 구간(GSDP) 중 제1 리셋 시간(RT1) 동안 플로팅 디퓨전 노드(FD)의 전압은 제1 픽셀 전압(VPIX1)으로 리셋될 수 있다. 이후, 리셋 세틀링 구간(RCS) 동안 제1 샘플링 트랜지스터(SPX1)가 턴-온되어, 리셋된 디퓨전 노드(FD)의 전압이 출력 노드에 연결된 제1 커패시터(C1)에 샘플링될 수 있다. 제1 커패시터(C1)에 축적된 전하에 대응하는 전압은 리셋 전압(VRST)이라 지칭한다.

그리고 글로벌 신호 덤핑 구간(GSDP) 중 전송 시간(TT) 동안 플로팅 디퓨전 노드(FD)는 포토 다이오드(PD)에서 생성된 광전하가 축적될 수 있다. 이때, 플로팅 디퓨전 노드(FD)는 이전의 리셋된 상태에서 포토 다이오드(PD)에서 생성된 광전하가 추가적으로 축적될 수 있다. 이후, 신호 세틀링 구간(SCS) 동안 제2 샘플링 트랜지스터(SPX2)가 턴-온되어, 포토 다이오드(PD)에서 생성된 광전하가 축적된 플로팅 디퓨전 노드(FD)의 전압이 출력 노드에 연결된 제2 커패시터(C2)에 샘플링될 수 있다. 제2 커패시터(C2)에 축적된 전하에 대응하는 전압은, 리셋 전압(VRST) 및 포토 다이오드(PD)에서 생성된 광전하에 대응하는 이미지 전압(VSIG)의 합으로 표현될 수 있다.

리드아웃 구간(ROP) 중 제1 세틀링 시간(ST1) 동안 제1 커패시터(C1)에 축적된 전하에 대응하는 리셋 신호(RST)가 출력될 수 있다. 리셋 신호(RST)의 전압은 리셋 전압(VRST)에 대응할 수 있다. 이후, 제2 세틀링 시간(ST2) 동안 제2 커패시터(C2)에 축적된 전하에 대응하는 제1 이미지 신호(SIG1)가 출력될 수 있다. 제1 이미지 신호(SIG1)의 전압은 리셋 전압(VRST) 및 이미지 전압(VSIG)의 합에 대응할 수 있다.

이후, 제3 세틀링 시간(ST3) 동안 제1 커패시터(C1) 및 제2 커패시터(C2)에 축적된 전하에 대응하는 제2 이미지 신호(SIG2)가 출력될 수 있다. 비제한적인 예에서, 제1 커패시터(C1) 및 제2 커패시터(C2)의 커패시턴스가 동일할 수 있다. 이 경우, 커패시터들의 병렬 연결로 인해 커패시턴스가 1/2로 감소할 수 있다. 이에 따라, 제2 이미지 신호(SIG2)의 전압은 이미지 전압(VSIG)*(1/2) 및 리셋 전압(VRST)의 합에 대응할 수 있다. 제2 이미지 신호(SIG2)는 제1 이미지 신호(SIG1)와 같이 리셋 전압(VRST)을 포함하고 있으므로, 리셋 신호(RST)와 함께 상관 이중 샘플링(CDS) 동작에 이용될 수 있다.

본 개시의 예시적 실시예에 따르면, 제1 이미지 신호(SIG1) 및 제2 이미지 신호(SIG2)는 조도 상태에 따라 이미지 데이터(IDT)의 생성에 선택적으로 이용될 수 있다. 일부 실시예에서, 저조도 상태에서는 제1 이미지 신호(SIG1)가 이용되고, 고조도 상태에서는 제2 이미지 신호(SIG2)가 이용될 수 있다.

구체적으로, 아날로그 신호인 이미지 신호를 기초로 디지털 신호인 픽셀 값으로 변환하는 ADC 회로(150)는, 이미지 신호의 전압 범위에 대응하는 ADC 세츄레이션(ADC Saturation; ADCSAT)을 갖도록 설계될 수 있다. 이때, ADC 회로(150)가 이미지 신호의 전압이 상대적으로 낮은 저조도 상태에서는 제1 이미지 신호(SIG1)를 이용하고, 이미지 신호의 전압이 상대적으로 높은 고조도 상태에서는 제2 이미지 신호(SIG2)를 이용하도록 구현된 경우, 이미지 신호의 전압 범위가 줄어들 수 있으므로, ADC 회로(150)의 ADCSAT 또한 작게 설계될 수 있다.

ADCSAT이 작은 경우, ADC 회로(150)에 제공되는 픽셀 신호(PXS)의 생성에 이용되는 제2 픽셀 전압(VPIX2)도 감소할 수 있다. 이에 따라, 이미지 센서(100)의 전력 소모량은 감소할 수 있다.

또한, 픽셀(PX)의 고조도 동작 범위는 포토 다이오드(PD)의 풀 웰 용량(full well capacity; FWC), 컨버전 게인(CG) 및 ADCSAT에 의해 결정될 수 있으며, FWC 및 CG와 ADCSAT는 트레이드 오프(trade off) 관계에 있다. 한편, 본 개시의 기술적 사상에 따른 이미지 센서(100)는 ADCSAT을 작게 설계할 수 있으므로, FWC 및 CG를 증가시킬 수 있다.

도 9는 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다. 상세하게는, 도 9는 도 3의 픽셀(PX)의 변형 가능한 실시예를 나타내는 도면이다. 도 9에 대한 설명에서, 도 3에 대한 설명과 중복되는 설명은 생략한다.

도 9를 참조하면, 픽셀(PXd)은 포토 다이오드들(LPD, RPD), 및 픽셀 신호(PXS)를 생성하는 픽셀 신호 생성 회로(PSCd)를 포함할 수 있다. 픽셀 다이오드들(LPD, RPD)는 하나의 마이크로 렌즈 아래에 배치될 수 있다. 픽셀 신호 생성 회로(PSCd)에는 제어 신호들(LTS, RTS, RS, CGS, PSEL1, PSEL2, PC, SPS1, SPS2, SEL)이 인가될 수 있으며, 상기 제어 신호들 중 적어도 일부는 로우 드라이버(130)에서 생성될 수 있다.

픽셀 신호 생성 회로(PSCd)는 복수의 트랜지스터들(LTX, RTX, DCG, RX, SF1, PSX1, PSX2, PCX, SPX1, SPX2, SF2, SX), 플로팅 디퓨전 커패시터(CFD), 컨버전 게인 커패시터(CCG), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다. 제1 커패시터(C1) 및 제2 커패시터(C2)에는 각각 리셋 동작에 따른 전하가 축적되거나, 광전하 축적 동작에 따른 전하가 축적될 수 있다.

픽셀(PXd)은 제1 포토 다이오드(LPD)를 포함할 수 있고, 픽셀 신호 생성 회로(PSCd)는 제1 전송 트랜지스터(LTX)를 포함할 수 있다. 제1 전송 트랜지스터(LTX)는 제1 포토 다이오드(LPD)와 플로팅 디퓨전 노드(FD) 사이에 연결될 수 있다. 제1 전송 트랜지스터(LTX)의 제1 단자는 제1 포토 다이오드(LPD)의 출력단과 연결되고, 제1 전송 트랜지스터(LTX)의 제2 단자는 플로팅 디퓨전 노드(FD)에 연결될 수 있다. 제1 전송 트랜지스터(LTX)는 로우 드라이버(130)로부터 수신된 제1 전송 제어 신호(LTS)에 응답하여 온 또는 오프될 수 있고, 제1 포토 다이오드(LPD)에서 생성된 광 전하를 플로팅 디퓨젼 노드(FD)으로 전송할 수 있다.

픽셀(PXd)은 제2 포토 다이오드(RPD)를 포함할 수 있고, 픽셀 신호 생성 회로(PSCd)는 제2 전송 트랜지스터(RTX)를 포함할 수 있다. 제2 전송 트랜지스터(RTX)는 제2 포토 다이오드(RPD)와 플로팅 디퓨전 노드(FD) 사이에 연결될 수 있다. 제2 전송 트랜지스터(RTX)의 제1 단자는 제2 포토 다이오드(RPD)의 출력단과 연결되고, 제2 전송 트랜지스터(RTX)의 제2 단자는 플로팅 디퓨전 노드(FD)에 연결될 수 있다. 제2 전송 트랜지스터(RTX)는 로우 드라이버(130)로부터 수신된 제2 전송 제어 신호(RTS)에 응답하여 온 또는 오프될 수 있고, 제2 포토 다이오드(RPD)에서 생성된 광 전하를 플로팅 디퓨젼 노드(FD)으로 전송할 수 있다.

픽셀 신호 생성 회로(PSCd)는 컨버전 게인 트랜지스터(DCG)를 포함할 수 있다. 컨버전 게인 트랜지스터(DCG)의 제1 단자는 플로팅 디퓨전 노드(FD)에 연결될 수 있고, 컨버전 게인 트랜지스터(DCG)의 제2 단자는 컨버전 게인 커패시터(CCG)에 연결될 수 있다. 로우 드라이버(130)로부터 수신된 컨버전 게인 신호(CGS)에 응답하여 컨버전 게인 트랜지스터(DCG)는 온 또는 오프될 수 있고, 컨버전 게인 커패시터(CCG)와 플로팅 디퓨젼 노드(FD)를 연결할 수 있다. 그리고 픽셀 신호 생성 회로(PSCd)는 플로팅 디퓨전 커패시터(CFD)를 포함할 수 있다. 플로팅 디퓨전 커패시터(CFD)는 플로팅 디퓨전 노드(FD)에 형성된 기생 커패시터일 수 있다.

컨버전 게인 트랜지스터(DCG)가 턴-온되면, 컨버전 게인 커패시터(CCG) 및 플로팅 디퓨전 커패시터(CFD)가 병렬 연결되어 커패시턴스가 감소하고, 컨버전 게인이 증가할 수 있다. 즉, 컨버전 게인 트랜지스터(DCG)가 턴-온되면 로우 컨버전 게인 모드로 동작할 수 있다. 반대로, 컨버전 게인 트랜지스터(DCG)가 턴-오프되면 하이 컨버전 게인 모드로 동작할 수 있다.

본 개시의 기술적 사상에 따르면, 하이 컨버전 게인 모드에서의 리셋 동작 및 축적 동작에 따른 전하는 제1 커패시터(C1) 및 제2 커패시터(C2)에 축적될 수 있다. 또한, 로우 컨버전 게인 모드에서의 리셋 동작 및 축적 동작에 따른 전하는 컨버전 게인 트랜지스터(DCG) 및 플로팅 디퓨전 커패시터(CFD)에 축적될 수 있다. 이에 대한 구체적인 동작은 도 10에서 후술한다.

도 10은 본 개시의 예시적인 실시예에 따른 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다. 도 10에서 설명되는 제어 신호들은 도 9에서 설명된 픽셀(PXd)에 제공될 수 있다. 이하에서는 설명의 편의를 위해, 제1 전송 트랜지스터(LTX) 및 제2 전송 트랜지스터(RTX)를 함께 지칭하는 표현으로 전송 트랜지스터(TX)를 이용하고, 제1 전송 제어 신호(LTS) 및 제2 전송 제어 신호(RTS)를 함께 지칭하는 표현으로 전송 제어 신호(TS)를 이용한다.

도 9 및 도 10을 참조하면, 글로벌 신호 덤핑 구간(GSDP)에서 이하에서 설명되는 동작들이 수행될 수 있다. 글로벌 신호 덤핑 구간(GSDP)에서 컨버전 게인 신호(CSG)는 제2 레벨(예컨대, 로직 로우)에서 제1 레벨(예컨대, 로직 하이)로 천이될 수 있고, 컨버전 게인 신호(CGS)는 제1 시간(LT1) 동안 하이 레벨을 유지할 수 있다. 또한, 리셋 제어 신호(RS)는 로우 레벨에서 하이 레벨로 천이될 수 있고, 리셋 제어 신호(RS)는 제1 리셋 시간(RT1) 동안 하이 레벨을 유지할 수 있다. 또한, 제1 프리차지 선택 제어 신호(PSEL1) 및 제2 프리차지 선택 제어 신호(PSEL2)는 로우 레벨에서 하이 레벨로 천이될 수 있고, 제1 프리차지 선택 제어 신호(PSEL1)는 제1 시간(T11) 동안 하이 레벨을 유지할 수 있고, 제2 프리차지 선택 제어 신호(PSEL2)는 제1 시간(T21) 동안 하이 레벨을 유지할 수 있다. 일부 실시예에서, 제1 시간(LT1), 제1 리셋 시간(RT1), 제1 시간(T11) 및 제1 시간(T12)는 적어도 일부가 서로 오버랩될 수 있다.

하이 레벨의 리셋 제어 신호(RS)에 의해 리셋 트랜지스터(RX)가 턴-온 됨에 따라, 플로팅 디퓨젼 노드(FD)는 리셋(리셋 동작)될 수 있다. 예를 들어, 플로팅 디퓨전 노드(FD)의 전압은 제1 픽셀 전압(VPIX1)으로 리셋될 수 있다. 또한, 컨버전 게인 트랜지스터(DCG) 및 리셋 트랜지스터(RX)가 동시에 온으로 동작할 때, 컨버전 게인 커패시터(CCG)는 제1 픽셀 전압(VPIX1)으로 리셋될 수 있다. 또한, 리셋 트랜지스터(RX), 제1 프리차지 선택 트랜지스터(PSX1) 및 제2 프리차지 선택 트랜지스터(PSX2)가 동시에 온으로 동작할 때, 출력 노드(예컨대, 도 9의 제1 출력 노드(N1) 및 제2 출력 노드(N2))가 리셋될 수 있다.

컨버전 게인 신호(CGS) 및 리셋 제어 신호(RS)가 하이 레벨에서 로우 레벨로 천이되고, 제1 프리차지 선택 제어 신호(PSEL1) 및 제2 프리차지 선택 제어 신호(PSEL2)는 계속 하이 레벨을 유지할 수 있다. 제1 샘플링 제어 신호(SPS1)는 로우 레벨에서 하이 레벨로 천이되어 리셋 세틀링 시간(RCS) 동안 제1 샘플링 제어 신호(SPS1)는 하이 레벨을 유지할 수 있다. 하이 레벨의 제1 샘플링 제어 신호(SPS1)에 의해 제1 샘플링 트랜지스터(SPX1)가 턴-온됨에 따라, 리셋된 플로팅 디퓨젼 노드(FD)의 전압이 출력 노드에 연결된 제1 커패시터(C1)에 샘플링될 수 있다. 이때, 컨버전 게인 신호(CGS)는 로우 레벨이므로, 제1 커패시터(C1)에 샘플링되는 전하량은 하이 컨버전 게인(high conversion gain) 모드에서의 리셋 신호에 대응할 수 있다.

전송 제어 신호(TS)가 하이 레벨에서 로우 레벨로 천이된 후, 제2 샘플링 제어 신호(SPS2)는 로우 레벨에서 하이 레벨로 천이되어 신호 세틀링 시간(SCS)동안 하이 레벨을 유지할 수 있다. 하이 레벨의 제2 샘플링 제어 신호(SPS2)에 의해 제2 샘플링 트랜지스터(SPX2)가 턴-온됨에 따라, 플로팅 디퓨젼 노드(FD)의 전압이 출력 노드에 연결된 제2 커패시터(C2)에 샘플링될 수 있다. 이때, 컨버전 게인 신호(CGS)는 로우 레벨이므로, 제2 커패시터(C2)에 샘플링되는 전하량은 하이 컨버전 게인 모드에서의 이미지 신호에 대응할 수 있다.

제1 프리차지 선택 제어 신호(PSEL1) 및 제2 프리차지 선택 제어 신호(PSEL2)는 하이 레벨에서 로우 레벨로 천이될 수 있다. 컨버전 게인 신호(CGS)는 로우 레벨에서 하이 레벨로 천이될 수 있고, 컨버전 게인 신호(CGS)는 제2 시간(LT2) 동안 하이 레벨을 유지할 수 있다. 또한, 리셋 제어 신호(RS)는 로우 레벨에서 하이 레벨로 천이될 수 있고, 리셋 제어 신호(RS)는 제2 리셋 시간(RT2) 동안 하이 레벨을 유지할 수 있다. 일부 실시예에서, 제2 시간(LT1) 및 제2 리셋 시간(RT2)은 적어도 일부가 서로 오버랩될 수 있다.

리셋 제어 신호(RS)가 하이 레벨에서 로우 레벨로 천이된 이후, 전송 제어 신호(TS)는 로우 레벨에서 하이 레벨로 천이되고 제2 전송 시간(TT2)동안 하이 레벨을 유지할 수 있다. 이때, 컨버전 게인 신호(CGS)는 계속 하이 레벨을 유지할 수 있다. 하이 레벨의 전송 제어 신호(TS)에 의해 전송 트랜지스터(TX)가 턴-온됨에 따라, 플로팅 디퓨젼 노드(FD)에 포토 다이오드(PD)에서 생성된 광전하가 축적(축적 동작)될 수 있다. 이때, 컨버전 게인 신호(CGS)는 하이 레벨이므로, 플로팅 디퓨전 노드(FD)에 축적된 광전하는 컨버전 게인 커패시터(CGS)에 샘플링될 수 있다. 한편, 컨버전 게인 커패시터(CCG)에 샘플링되는 전하량은 로우 컨버전 게인(low conversion gain) 모드에서의 이미지 신호에 대응할 수 있다.

한편, 도 10에서 도시되지 않았으나, 글로벌 신호 덤핑 구간(GSDP)에서 선택 제어 신호(SEL)는 로우 레벨을 유지할 수 있고, 프리차지 제어 신호(PC)는 하이 레벨을 유지할 수 있다.

리셋 제어 신호(RS)는 로우 레벨에서 하이 레벨로 천이된 후 제3 리셋 시간(RT3)동안 하이 레벨을 유지할 수 있다. 또한, 전송 제어 신호(TS)는 로우 레벨에서 하이 레벨로 천이될 수 있고, 전송 제어 신호(TS)는 제3 전송 시간(TT3) 동안 하이 레벨을 유지할 수 있다. 이 때, 제3 리셋 시간(RT3) 및 제3 전송 시간(TT3)은 서로 오버랩될 수 있다. 상기 오버랩되는 시간 동안에는 셔터 동작이 수행될 수 있다.

리셋 제어 신호(RS) 및 전송 제어 신호(TS)가 하이 레벨에서 로우 레벨로 천이되면, 제1 샘플링 제어 신호(SPS1)는 로우 레벨에서 하이 레벨로 천이되고 제1 세틀링 시간(ST1) 동안 하이 레벨을 유지할 수 있다. 이때, ADC 회로(150)에 포함된 증폭기의 오프셋을 제거하도록 제어하는 오토-제로 신호(AZ)도 로우 레벨에서 하이 레벨로 천이되고, 제1 오토 제로 시간(AZ1) 동안 하이 레벨을 유지할 수 있다. 일부 실시예에서, 제1 세틀링 시간(ST1) 및 제1 오토 제로 시간(AZ1)은 적어도 일부가 서로 오버랩될 수 있다.

또한, 제1 샘플링 제어 신호(SPS1)가 하이 레벨을 유지하는 제1 세틀링 시간(ST1) 구간에서 선택 신호(SEL)는 하이 레벨일 수 있고, 선택 트랜지스터(SX)는 턴-온되어 제1 커패시터(C1)에 샘플링된 리셋 동작에 따른 전하에 대응하는 리셋 신호(HRST)가 컬럼 라인(CL)에 통해 출력될 수 있다. 즉, 하이 컨버전 게인 모드의 리셋 신호(HRST)가 컬럼 라인(CL)을 통해 출력될 수 있다.

제1 샘플링 트랜지스터(SPX1)가 턴-온된 후, 램프 신호(RAMP)는 제1 시간(T1)동안 일정한 기울기로 감소(또는 증가)하도록 생성될 수 있다. 램프 신호(RAMP)의 전압 레벨이 일정하게 변하는 제1 시간(T1)동안 CDS 회로(160)는 램프 신호(RAMP)와 하이 컨버전 게인 모드의 리셋 신호(HRST)를 비교할 수 있다.

제1 세틀링 시간(ST1)이 경과되어 제1 샘플링 제어 신호(SPS1)가 하이 레벨에서 로우 레벨로 천이된 이후, 제2 샘플링 제어 신호(SPS2)는 로우 레벨에서 하이 레벨로 천이되고 제2 세틀링 시간(ST2) 동안 하이 레벨을 유지할 수 있다. 이 때, 제2 샘플링 제어 신호(SPS2)가 하이 레벨을 유지하는 제2 세틀링 시간(ST2) 구간에서 선택 신호(SEL)는 하이 레벨일 수 있고, 선택 트랜지스터(SX)는 턴-온되어 제2 커패시터(C2)에 샘플링된 축적 동작에 따른 전하에 대응하는 이미지 신호(HSIG)가 컬럼 라인(CL)을 통해 출력될 수 있다. 즉, 하이 컨버전 게인 모드의 이미지 신호(HSIG)가 컬럼 라인(CL)을 통해 출력될 수 있다.

제2 샘플링 트랜지스터(SPX2)가 턴-온된 후, 램프 신호(RAMP)는 제2 시간(T2)동안 일정한 기울기로 감소(또는 증가)하도록 생성될 수 있다. 램프 신호(RAMP)의 전압 레벨이 일정하게 변하는 제2 시간(T2)동안 CDS 회로(160)는 램프 신호(RAMP)와 하이 컨버전 게인 모드의 이미지 신호(HSIG)를 비교할 수 있다.

이후, 컨버전 게인 신호(CGS)는 하이 레벨로 천이될 수 있고, 컨버전 게인 신호(CGS)는 제3 시간(LT3) 동안 하이 레벨을 유지할 수 있다. 이때, 오토-제로 신호(AZ)도 로우 레벨에서 하이 레벨로 천이되고, 제2 오토 제로 시간(AZ2) 동안 하이 레벨을 유지할 수 있다. 또한, 제1 프리차지 선택 제어 신호(PSEL1) 및 제2 프리차지 선택 제어 신호(PSEL2)는 하이 레벨로 천이될 수 있고, 제1 프리차지 선택 제어 신호(PSEL1)는 제2 시간(T12) 동안 하이 레벨을 유지할 수 있고, 제2 프리차지 선택 제어 신호(PSEL2)는 제2 시간(T22) 동안 하이 레벨을 유지할 수 있다. 일부 실시예에서, 제3 시간(LT3), 제2 오토 제로 시간(AZ2), 제2 시간(T12) 및 제2 시간(T22)은 서로 오버랩될 수 있다.

또한, 컨버전 게인 신호(CGS), 제1 프리차지 선택 제어 신호(PSEL1) 및 제2 프리차지 선택 제어 신호(PSEL2)가 하이 레벨을 유지하는 제2 시간(T12) 및 제2 시간(T22) 구간에서 선택 신호(SEL)는 하이 레벨일 수 있고, 선택 트랜지스터(SX)는 턴-온되어 컨버전 게인 커패시터(CCG)에 샘플링된 축적 동작에 따른 전하에 대응하는 이미지 신호(LSIG)가 컬럼 라인(CL)에 통해 출력될 수 있다. 즉, 로우 컨버전 게인 모드의 이미지 신호(LSIG)가 컬럼 라인(CL)을 통해 출력될 수 있다.

선택 트랜지스터(SX)가 턴-온된 후, 램프 신호(RAMP)는 제3 시간(T3)동안 일정한 기울기로 증가(또는 감소)하도록 생성될 수 있다. 램프 신호(RAMP)의 전압 레벨이 일정하게 변하는 제3 시간(T3)동안 CDS 회로(160)는 램프 신호(RAMP)와 로우 컨버전 게인 모드의 이미지 신호(LSIG)를 비교할 수 있다.

리셋 제어 신호(RS)는 컨버전 게인 신호(CGS)가 하이 레벨을 유지하는 제3 시간(LT3) 내에서 제4 리셋 시간(RT4) 동안 하이 레벨을 유지할 수 있다. 이에 따라, 컨버전 게인 커패시터(CCG)가 리셋될 수 있다. 그리고 컨버전 게인 신호(CGS)가 로우 레벨로 천이되면 제5 리셋 시간(RT5) 동안 하이 레벨을 유지할 수 있다. 이에 따라, 로우 컨버전 게인 모드에서의 오프셋을 제거할 수 있다. 이때, 제1 프리차지 선택 제어 신호(PSEL1) 및 제2 프리차지 선택 제어 신호(PSEL2)는 계속 하이 레벨을 유지할 수 있다.

이후, 컨버전 게인 신호(CGS)는 하이 레벨로 천이될 수 있고, 컨버전 게인 신호(CGS)는 제4 시간(LT4) 동안 하이 레벨을 유지할 수 있다. 제4 시간(LT4) 구간에서 선택 신호(SEL)는 하이 레벨일 수 있고, 선택 트랜지스터(SX)는 턴-온되어 컨버전 게인 커패시터(CCG)에 샘플링된 리셋 동작에 따른 전하에 대응하는 리셋 신호(LRST)가 컬럼 라인(CL)에 통해 출력될 수 있다. 즉, 로우 컨버전 게인 모드의 리셋 신호(LRST)가 컬럼 라인(CL)을 통해 출력될 수 있다. 이때, 제1 프리차지 선택 제어 신호(PSEL1) 및 제2 프리차지 선택 제어 신호(PSEL2)는 계속 하이 레벨을 유지할 수 있다.

선택 트랜지스터(SX)가 턴-온된 후, 램프 신호(RAMP)는 제4 시간(T4)동안 일정한 기울기로 증가(또는 감소)하도록 생성될 수 있다. 램프 신호(RAMP)의 전압 레벨이 일정하게 변하는 제4 시간(T4)동안 CDS 회로(160)는 램프 신호(RAMP)와 로우 컨버전 게인 모드의 리셋 신호(LRST)를 비교할 수 있다.

제1 프리차지 선택 제어 신호(PSEL1) 및 제2 프리차지 선택 제어 신호(PSEL2)가 로우 레벨로 천이될 수 있고, 리셋 제어 신호(RS)는 제6 리셋 시간(RT6) 동안 하이 레벨을 유지할 수 있다. 이에 따라 플로팅 디퓨전 노드(FD)는 리셋될 수 있다.

도 11은 본 개시의 예시적인 실시예에 따른 오토-포커싱 동작을 설명하기 위한 도면이다. 상게하게는, 도 11은 도 9의 픽셀(PXd)를 포함하는 이미지 센서(100)의 오토-포커싱(auto-focusing; AF) 동작을 설명하기 위한 도면이다. 일부 실시예에서, 이미지 센서(100)는 2개의 프레임 구간(frame period) 단위로 AF 정보를 생성할 수 있다. 구체적으로, 이미지 센서(100)는 첫 번째 프레임 구간에서 도 10에서 전술한 방식에 따라 픽셀들(PXd)로부터 픽셀 신호들을 획득하여 이미지 데이터(IDT)를 생성하고, 두 번째 프레임 구간에서 픽셀들(PXd)로부터 픽셀 신호들을 획득하여 AF 정보를 획득할 수 있다. 이미지 센서(100)는 획득한 AF 정보를 기초로 렌즈(미도시)의 초점을 조정할 수 있다. 이하에서는, 이미지 센서(100)가 AF 정보를 획득하는 동작을 구체적으로 설명한다.

도 9 및 도 11을 참조하면, 이미지 센서(100)의 픽셀 어레이(110)는 도 9의 픽셀(PXd)들을 포함할 수 있고, 픽셀(PXd)들은 2 X 2 매트릭스 형태로 배치된 레드 픽셀(R), 제1 그린 픽셀(G), 제2 그린 픽셀(G) 및 블루 픽셀(B)이 반복적으로 배치될 수 있다. 하나의 픽셀(PXd)은 2개의 포토 다이오드(LPD, RPD)를 포함하며, 2개의 포토 다이오드(LPD, RPD)는 로우 라인(또는 컬럼 라인)을 따라 일렬로 배치될 수 있다. 이미지 센서(100)는 2 X 2 매트릭스 단위로 픽셀 신호들을 비닝(binning)하여 AF 정보를 생성할 수 있다.

본 개시의 기술적 사상에 따르면, 각 매트릭스의 픽셀(PXd)들이 이미지 신호(SIG)를 출력 시, 제1 포토 다이오드(LPD)의 이미지 신호(SIG)를 출력하거나, 또는 제2 포토 다이오드(RPD)의 이미지 신호(SIG)를 출력할 수 있다. 일부 실시예에서, 매트릭스에 포함된 픽셀(PXd)들이 로우들을 따라 제1 포토 다이오드(LPD)의 이미지 신호(SIG) 또는 제2 포토 다이오드(RPD)의 이미지 신호(SIG)를 교번적으로 출력하도록 제어할 수 있다.

예를 들어, 도 11을 참조하면, 제i 로우(Ri) 및 제i+1 로우(Ri+1)에 걸친 제1 매트릭스(M1)에 포함된 픽셀(PXd)들은 각각 제1 포토 다이오드(LPD)의 이미지 신호(SIG)를 출력할 수 있다. 그리고 제i+2 로우(Ri+2) 및 제i+3 로우(Ri+3)에 걸친 제2 매트릭스(M2)에 포함된 픽셀(PXd)들은 각각 제2 포토 다이오드(RPD)의 이미지 신호(SIG)를 출력할 수 있다.

픽셀(PXd)이 제1 포토 다이오드(LPD) 또는 제2 포토 다이오드(RPD)의 이미지 신호(SIG)를 출력하는 구체적인 방법은 2가지 방법으로 수행될 수 있다. 상기 2가지 방법에 대해서는 도 9를 참조하여 설명한다.

먼저, 첫 번째 방법에 따르면, 픽셀(PXd)은 플로팅 디퓨전 노드(FD)를 리셋하고, 리셋된 플로팅 디퓨전 노드(FD)에 대응하는 전하를 제1 커패시터(C1)에 저장할 수 있다. 제1 커패시터(C1)에 저장된 전하는 리셋 신호(RST)로서 출력될 수 있다. 그리고 픽셀(PXd)은 제1 포토 다이오드(LPD) 또는 제2 포토 다이오드(RPD)에서 생성된 전하를 플로팅 디퓨전 노드(FD)에 축적하고, 축적된 플로팅 디퓨전 노드(FD)에 대응하는 전하를 제2 커패시터(C2)에 저장할 수 있다. 즉, 제1 매트릭스(M1)의 픽셀(PXd)들은 제1 포토 다이오드(LPD)에서 생성된 전하를 제2 커패시터(C2)에 저장하고, 제2 매트릭스(M2)의 픽셀(PXd)들은 제2 포토 다이오드(RPD)에서 생성된 전하를 제2 커패시터(C2)에 저장할 수 있다. 제2 커패시터(C2)에 저장된 전하는 이미지 신호(SIG)로서 출력될 수 있다. 이미지 센서(100)는 출력된 리셋 신호(RST) 및 이미지 신호(SIG)를 기초로 AF 정보를 생성할 수 있다.

두 번째 방법에 따르면, 픽셀(PXd)은 플로팅 디퓨전 노드(FD)를 리셋하고, 리셋된 플로팅 디퓨전 노드(FD)에 대응하는 전하를 컨버전 게인 커패시터(CCG) 및 플로팅 디퓨전 커패시터(CFD)에 저장할 수 있다. 컨버전 게인 커패시터(CCG) 및 플로팅 디퓨전 커패시터(CFD)에 저장된 전하는 리셋 신호(RST)로서 출력될 수 있다. 그리고 픽셀(PXd)은 제1 포토 다이오드(LPD) 또는 제2 포토 다이오드(RPD)에서 생성된 전하를 플로팅 디퓨전 노드(FD)에 축적하고, 축적된 플로팅 디퓨전 노드(FD)에 대응하는 전하를 제1 커패시터(C1)에 저장할 수 있다. 즉, 제1 매트릭스(M1)의 픽셀(PXd)들은 제1 포토 다이오드(LPD)에서 생성된 전하를 제1 커패시터(C1)에 저장하고, 제2 매트릭스(M2)의 픽셀(PXd)들은 제2 포토 다이오드(RPD)에서 생성된 전하를 제1 커패시터(C1)에 저장할 수 있다. 제1 커패시터(C1)에 저장된 전하는 제1 이미지 신호(SIG)로서 출력될 수 있다. 이미지 센서(100)는 출력된 리셋 신호(RST) 및 제1 이미지 신호(SIG)를 기초로 AF 정보를 생성할 수 있다.

한편, 두 번째 방법에 따르면, 픽셀(PXd)은 제1 포토 다이오드(LPD) 및 제2 포토 다이오드(RPD)에서 생성된 전하를 플로팅 디퓨전 노드(FD)에 축적하고, 축적된 플로팅 디퓨전 노드(FD)에 대응하는 전하를 제2 커패시터(C2)에 저장할 수 있다. 그리고 제2 커패시터(C2)에 저장된 전하는 제2 이미지 신호(SIG)로서 출력될 수 있다. 제2 이미지 신호(SIG)는 이미지 데이터(IDT)의 생성에 이용될 수 있다.한편, 도 11과 관련하여, 픽셀(PXd)들이 2 X 2 매트릭스 형태로 배치되는 것으로 설명하였지만, 본 개시는 이에 한하지 않으며, 4 X 4 매트릭스 형태 또는 6 X 6 매트릭스 형태 등 다양한 형태로 배치된 경우에도 상기의 AF 동작이 실질적으로 동일하게 적용될 수 있다.

도 12는 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다. 상세하게는, 도 12는 도 9의 픽셀(PXd)의 변형 가능한 실시예를 나타내는 도면이다. 도 12에 대한 설명에서, 도 9에 대한 설명과 중복되는 설명은 생략한다.

도 12를 참조하면, 픽셀(PXe)은 포토 다이오드들(LPD, RPD), 및 픽셀 신호(PXS)를 생성하는 픽셀 신호 생성 회로(PSCe)를 포함할 수 있다. 픽셀 신호 생성 회로(PSCe)에는 제어 신호들(LTS, RTS, RS, CGS, PSEL1, PSEL2, PC, SPS1, SPS2, SPS3, SEL)이 인가될 수 있으며, 상기 제어 신호들 중 적어도 일부는 로우 드라이버(130)에서 생성될 수 있다.

도 9의 픽셀 신호 생성 회로(PSCd)와 도 12의 픽셀 신호 생성 회로(PSCe)를 비교하면, 도 12의 픽셀 신호 생성 회로(PSCe)에서는, 제3 프리차지 선택 트랜지스터(PSX3) 및 제3 커패시터(C3)가 추가될 수 있다. 구체적으로, 제3 프리차지 선택 트랜지스터(PSX3)의 제1 단자가 제2 출력 노드(N2)에 연결되고, 제3 프리차지 선택 트랜지스터(PSX3)의 제2 단자가 제3 커패시터(C3)에 연결될 수 있다. 또한, 제3 커패시터(C3)의 제1 단자에는 접지 전압이 인가될 수 있고, 제3 커패시터(C3)의 제2 단자는 제3 프리차지 선택 트랜지스터(PSX3)와 연결될 수 있다.

도 13은 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다. 상세하게는, 도 13은 도 12의 픽셀(PXe)의 변형 가능한 실시에를 나타내는 도면이다. 도 13에 대한 설명에서, 도 12에 대한 설명과 중복되는 설명은 생략한다.

도 13을 참조하면, 픽셀(PXf)은 포토 다이오드들(LPD, RPD), 및 픽셀 신호(PXS)를 생성하는 픽셀 신호 생성 회로(PSCf)를 포함할 수 있다. 픽셀 신호 생성 회로(PSCf)에는 제어 신호들(LTS, RTS, RS, CGS, PSEL1, PSEL2, PC, SPS1, SPS2, SPS3, SEL)이 인가될 수 있으며, 상기 제어 신호들 중 적어도 일부는 로우 드라이버(130)에서 생성될 수 있다.

도 12의 픽셀 신호 생성 회로(PSCe)와 도 13의 픽셀 신호 생성 회로(PSCf)를 비교하면, 도 13의 픽셀 신호 생성 회로(PSCf)에서는, 컨버전 게인 트랜지스터(DCG)가 플로팅 디퓨전 노드(FD) 및 리셋 트랜지스터(RX)의 사이에 연결될 수 있다. 구체적으로, 컨버전 게인 트랜지스터(DCG)의 제1 단자가 플로팅 디퓨전 노드(FD)에 연결되고, 컨버전 게인 트랜지스터(DCG)의 제2 단자가 리셋 트랜지스터(RX)에 연결될 수 있다. 또한, 컨버전 게인 커패시터(CCG)는 리셋 트랜지스터(RX)와 병렬로 연결될 수 있다.

한편, 도 9, 도 12 및 도 13과 관련하여, 컨버전 게인 트랜지스터(DCG)이 하나의 픽셀 내에 포함되는 것으로 설명하였지만, 본 개시는 이에 한하지 않는다. 예를 들어, 컨버전 게인 트랜지스터(DCG)의 제1 단자가 특정 픽셀의 플로팅 디퓨전 노드(FD)에 연결되고, 제2 단자가 다른 픽셀의 플로팅 디퓨전 노드(FD)에 연결되도록 구현될 수도 있다. 구체적으로, 컨버전 게인 트랜지스터(DCG)의 제1 단자가 제N 컬럼(또는 제N 로우)에 배치된 픽셀의 플로팅 디퓨전 노드(FD)에 연결되고, 제2 단자가 이웃하는 제N+1 컬럼(또는 제N+1 로우)에 배치된 픽셀의 플로팅 디퓨전 노드(FD)에 연결될 수 있다. 이에 따라, 컨버전 게인 트랜지스터(DCG)을 통해 이웃하는 픽셀의 플로팅 디퓨전 노드(FD)를 공유할 수 있으며, 제N 컬럼(또는 제N 로우)에 배치된 픽셀의 풀 웰 용량(FWC)을 증가시키는 방향으로 설계할 수 있다.

도 14는 본 개시의 예시적인 실시예에 따른 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다. 도 14의 설명은 도 13의 픽셀(PXf)을 기초로 설명하지만, 도 12의 픽셀(PXe)에도 유사하게 적용될 수 있음은 물론이다.

이하에서는 설명의 편의를 위해, 제1 전송 트랜지스터(LTX) 및 제2 전송 트랜지스터(RTX)를 함께 지칭하는 표현으로 전송 트랜지스터(TX)를 이용하고, 제1 전송 제어 신호(LTS) 및 제2 전송 제어 신호(RTS)를 함께 지칭하는 표현으로 전송 제어 신호(TS)를 이용한다.

도 13 및 도 14를 참조하면, 글로벌 신호 덤핑 구간(GSDP)에서 이하에서 설명되는 동작들이 수행될 수 있다. 글로벌 신호 덤핑 구간(GSDP)에서 리셋 제어 신호(RS)는 하이 레벨로 유지될 수 있다. 그리고 컨버전 게인 신호(CSG)는 로직 로우에서 로직 하이로 천이될 수 있고, 컨버전 게인 신호(CGS)는 제1 시간(LT1) 동안 하이 레벨을 유지할 수 있다. 또한, 제1 프리차지 선택 제어 신호(PSEL1) 및 제2 프리차지 선택 제어 신호(PSEL2)는 로우 레벨에서 하이 레벨로 천이될 수 있고, 제1 프리차지 선택 제어 신호(PSEL1)는 제1 시간(T11) 동안 하이 레벨을 유지할 수 있고, 제2 프리차지 선택 제어 신호(PSEL2)는 제1 시간(T21) 동안 하이 레벨을 유지할 수 있다. 일부 실시예에서, 제1 시간(LT1), 제1 시간(T11) 및 제1 시간(T12)는 적어도 일부가 서로 오버랩될 수 있다.

리셋 트랜지스터(RX) 및 컨버전 게인 트랜지스터(DCG)가 턴-온 됨에 따라, 플로팅 디퓨젼 노드(FD)는 리셋(리셋 동작)될 수 있다. 예를 들어, 플로팅 디퓨전 노드(FD)의 전압은 제1 픽셀 전압(VPIX1)으로 리셋될 수 있다. 또한, 리셋 트랜지스터(RX), 제1 프리차지 선택 트랜지스터(PSX1) 및 제2 프리차지 선택 트랜지스터(PSX2)가 턴-온됨에 따라, 출력 노드(예컨대, 도 14의 제1 출력 노드(N1) 및 제2 출력 노드(N2))가 리셋될 수 있다.

컨버전 게인 신호(CGS)가 하이 레벨에서 로우 레벨로 천이되고, 제1 프리차지 선택 제어 신호(PSEL1) 및 제2 프리차지 선택 제어 신호(PSEL2)는 계속 하이 레벨을 유지할 수 있다. 제1 샘플링 제어 신호(SPS1)는 로우 레벨에서 하이 레벨로 천이되어, 리셋 세틀링 시간(RCS) 동안 하이 레벨을 유지할 수 있다. 하이 레벨의 제1 샘플링 제어 신호(SPS1)에 의해 제1 샘플링 트랜지스터(SPX1)가 턴-온됨에 따라, 리셋된 플로팅 디퓨젼 노드(FD)의 전압이 출력 노드에 연결된 제1 커패시터(C1)에 샘플링될 수 있다. 이때, 컨버전 게인 신호(CGS)는 로우 레벨이므로, 제1 커패시터(C1)에 샘플링되는 전하량은 하이 컨버전 게인 모드에서의 리셋 신호에 대응할 수 있다.

제1 샘플링 제어 신호(SPS1)가 하이 레벨에서 로우 레벨로 천이된 이후, 전송 제어 신호(TS)는 로우 레벨에서 하이 레벨로 천이되고, 제1 전송 시간(TT1) 동안 하이 레벨을 유지할 수 있다. 하이 레벨의 전송 제어 신호(TS)에 의해 전송 트랜지스터(TX)가 턴-온됨에 따라, 플로팅 디퓨젼 노드(FD)에 포토 다이오드(PD)에서 생성된 광전하가 축적(축적 동작)될 수 있다. 예를 들어, 플로팅 디퓨젼 노드(FD)의 전압은, 축적되는 전하량에 따라 제1 픽셀 전압(VPIX1)에서부터 감소할 수 있다.

전송 제어 신호(TS)가 하이 레벨에서 로우 레벨로 천이된 후, 제2 샘플링 제어 신호(SPS2)는 로우 레벨에서 하이 레벨로 천이되어 제1 신호 세틀링 시간(SCS1) 동안 하이 레벨을 유지할 수 있다. 하이 레벨의 제2 샘플링 제어 신호(SPS2)에 의해 제2 샘플링 트랜지스터(SPX2)가 턴-온됨에 따라, 플로팅 디퓨젼 노드(FD)의 전압이 출력 노드에 연결된 제2 커패시터(C2)에 샘플링될 수 있다. 이때, 컨버전 게인 신호(CGS)는 로우 레벨이므로, 제2 커패시터(C2)에 샘플링되는 전하량은 하이 컨버전 게인 모드에서의 이미지 신호에 대응할 수 있다.

이후, 제2 샘플링 제어 신호(SPS2), 제1 프리차지 선택 제어 신호(PSEL1) 및 제2 프리차지 선택 제어 신호(PSEL2)는 하이 레벨에서 로우 레벨로 천이될 수 있다. 그리고 컨버전 게인 신호(CGS)는 로우 레벨에서 하이 레벨로 천이되고, 제2 시간(LT2) 동안 하이 레벨을 유지할 수 있다. 이후, 전송 제어 신호(TS)는 로우 레벨에서 하이 레벨로 천이되고, 제2 전송 시간(TT2) 동안 하이 레벨을 유지할 수 있다. 이후, 제3 샘플링 제어 신호(SPS3)은 로우 레벨에서 하이 레벨로 천이되고, 제2 신호 세틀링 시간(SCS3) 동안 하이 레벨을 유지할 수 있다.

리드아웃 구간(ROP)에서 이하에서 설명되는 동작들이 수행될 수 있다. 리셋 제어 신호(RS)는 계속 하이 레벨을 유지할 수 있다. 또한, 전송 제어 신호(TS)는 로우 레벨에서 하이 레벨로 천이될 수 있고, 제3 전송 시간(TT3) 동안 하이 레벨을 유지할 수 있다. 이때, 컨버전 게인 신호(CGS)도 로우 레벨에서 하이 레벨로 천이될 수 있고, 제3 시간(LT3) 동안 하이 레벨을 유지할 수 있다. 이 때, 제3 전송 시간(TT3) 및 제3 시간(LT3)은 서로 오버랩될 수 있다. 상기 오버랩되는 시간 동안에는 셔터 동작이 수행될 수 있다.

전송 제어 신호(TS) 및 컨버전 게인 신호(CGS)가 하이 레벨에서 로우 레벨로 천이되면, 제1 샘플링 제어 신호(SPS1)는 로우 레벨에서 하이 레벨로 천이되고 제1 세틀링 시간(ST1) 동안 하이 레벨을 유지할 수 있다. 이때, ADC 회로(150)에 포함된 증폭기의 오프셋을 제거하도록 제어하는 오토-제로 신호(AZ)도 로우 레벨에서 하이 레벨로 천이되고, 제1 오토 제로 시간(AZ1) 동안 하이 레벨을 유지할 수 있다. 일부 실시예에서, 제1 세틀링 시간(ST1) 및 제1 오토 제로 시간(AZ1)은 적어도 일부가 서로 오버랩될 수 있다.

제2 세틀링 시간(ST2)이 경과되어 제2 샘플링 제어 신호(SPS2)가 하이 레벨에서 로우 레벨로 천이된 이후, 제3 샘플링 제어 신호(SPS3)는 로우 레벨에서 하이 레벨로 천이되고 제3 세틀링 시간(ST3) 동안 하이 레벨을 유지할 수 있다. 이 때, 오토-제로 신호(AZ)도 로우 레벨에서 하이 레벨로 천이되고, 제2 오토 제로 시간(AZ2) 동안 하이 레벨을 유지할 수 있다. 선택 트랜지스터(SX)는 턴-온되어 제3 커패시터(C3)에 샘플링된 축적 동작에 따른 전하에 대응하는 이미지 신호(LSIG)가 컬럼 라인(CL)을 통해 출력될 수 있다. 즉, 로우 컨버전 게인 모드의 이미지 신호(LSIG)가 컬럼 라인(CL)을 통해 출력될 수 있다.

이후, 컨버전 게인 신호(CGS)는 하이 레벨로 천이될 수 있고, 컨버전 게인 신호(CGS)는 제4 시간(LT4) 동안 하이 레벨을 유지할 수 있다. 또한, 제1 프리차지 선택 제어 신호(PSEL1) 및 제2 프리차지 선택 제어 신호(PSEL2)는 하이 레벨로 천이될 수 있고, 제1 프리차지 선택 제어 신호(PSEL1)는 제2 시간(T12) 동안 하이 레벨을 유지할 수 있고, 제2 프리차지 선택 제어 신호(PSEL2)는 제2 시간(T22) 동안 하이 레벨을 유지할 수 있다. 일부 실시예에서, 제4 시간(LT4), 제2 시간(T12) 및 제2 시간(T22)은 서로 오버랩될 수 있다.

컨버전 게인 신호(CGS) 및 리셋 제어 신호(RS)가 하이 레벨을 유지함에 따라, 플로팅 디퓨전 노드(FD)는 리셋될 수 있다. 이후, 컨버전 게인 신호(CGS)가 로우 레벨로 천이될 수 있다. 그리고 제1 프리차지 선택 제어 신호(PSEL1) 및 제2 프리차지 선택 제어 신호(PSEL2)가 하이 레벨을 유지하는 제2 시간(T12) 및 제2 시간(T22) 구간에서 선택 신호(SEL)는 하이 레벨일 수 있고, 선택 트랜지스터(SX)는 턴-온되어 리셋된 플로팅 디퓨전 노드(FD)의 전하에 대응하는 리셋 신호(LRST)가 컬럼 라인(CL)에 통해 출력될 수 있다. 즉, 로우 컨버전 게인 모드의 리셋 신호(LRST)가 컬럼 라인(CL)을 통해 출력될 수 있다.

도 15는 본 개시의 예시적인 실시예에 따른 이미지 센서를 나타내는 블록도이다. 상세하게는, 도 15는 도 1의 이미지 센서(100)의 변형 가능한 실시에를 나타내는 블록도이다. 도 15에 대한 설명에서, 도 1에 대한 설명과 중복되는 내용은 생략한다.

도 15를 참조하면, 이미지 센서(200)는 픽셀 어레이(210), 로우 드라이버(220), 리드아웃 회로(230), 카운터 블록(240), 램프 신호 생성기(250) 및 타이밍 컨트롤러(260)를 포함할 수 있다. 리드아웃 회로(230)는 래치 회로(231), 연산부(232) 및 데이터 버스(233)를 포함할 수 있다.

픽셀 어레이(210)는 복수의 로우 라인(RL), 복수의 컬럼 라인(CL) 및 복수의 로우 라인(RL) 및 복수의 컬럼 라인(CL)과 접속되며, 행열로 배열된 복수의 픽셀(PX)을 포함한다.

로우 드라이버(220)는 복수의 로우 라인(RL)을 통해 픽셀 어레이(210)의 복수의 픽셀(PX) 각각에 제어 신호들을 제공함으로써, 픽셀 어레이(210)를 구동할 수 있다.

카운터 블록(250)은 카운팅 코드(CD)를 생성하고, 카운팅 코드(CD)를 복수의 픽셀(PX) 각각에 제공할 수 있다. 카운팅 코드(CD)는 예컨대, 그레이 코드일 수 있다. 예를 들어, 카운터 블록(250)은 픽셀 어레이(PX)의 복수의 칼럼에 각각 대응하는 복수의 카운터를 포함하고 복수의 카운터 각각이 카운팅 코드(CD)를 생성하여 대응하는 칼럼에 포함되는 픽셀(PX)들에 제공할 수 있다. 복수의 카운터 각각은 카운팅 인에이블 신호에 응답하여, 클럭 신호를 카운팅함으로써 카운팅 코드(CD)를 생성할 수 있다.

램프 신호 생성기(250)는 램프 신호(RAMP)를 생성하고, 램프 신호(RAMP)를 복수의 픽셀(PX) 각각에 제공할 수 있다.

픽셀 어레이(210)는 로우 드라이버(220)로부터 수신되는 제어 신호들, 카운팅 블록(250)으로부터 수신되는 카운팅 코드(CD) 및 램프 신호 생성기(250)로부터 수신되는 램프 신호(RAMP)를 기초로 픽셀(PX) 별로 리셋 값과 센싱 값을 생성 및 저장하고, 또한 로우 단위로 리셋 값 및 센싱 값을 리드아웃 회로(230)에 전송할 수 있다.

래치 회로(231)는 픽셀 어레이(210)로부터 로우 단위로 수신되는 복수의 리셋 값 및 복수의 센싱 값을 저장할 수 있다. 연산부(232)는 래치 회로(231)로부터 복수의 리셋 값 및 복수의 센싱 값을 수신하고, 복수의 리셋 값 및 복수의 센싱 값을 기초로 로우 단위로 복수의 픽셀 값을 생성할 수 있다. 연산부(232)는 픽셀 어레이(210)의 복수의 칼럼에 대응하는 복수의 연산기를 포함하며, 복수의 연산기 각각은 대응하는 리셋 값 및 센싱 값을 연산하여, 픽셀 값을 생성할 수 있다. 복수의 픽셀 값은 데이터 버스(233)를 통해 이미지 데이터(IDT)로서 출력될 수 있다. 예컨대, 이미지 데이터(IDT)는 이미지 신호 처리기(ISP)로 제공될 수 있다.

도 16은 본 개시의 예시적인 실시예에 따른 픽셀의 회로도이다. 상세하게는, 도 16은 본 개시의 예시적 실시예에 따른 픽셀(PX1)의 회로도이다. 도 16의 픽셀(PX1)은 도 15의 픽셀(PX)에 대응할 수 있다.

도 16을 참조하면, 픽셀(PX1)은 포토 다이오드(PD), 픽셀 신호(PXS)를 생성하는 픽셀 신호 생성 회로(11), ADC 회로(12), 샘플링 회로(13) 및 메모리(14)를 포함할 수 있다. 픽셀 신호 생성 회로(11)에는 제어 신호들(TS, RS, CGS, SEL)이 인가될 수 있으며, 상기 제어 신호들 중 적어도 일부는 로우 드라이버(220)에서 생성될 수 있다.

픽셀 신호 생성 회로(11)는 복수의 트랜지스터들(TX, DCG, RX, SF, SX) 및 컨버전 게인 커패시터(CCG)를 포함할 수 있다. 전송 트랜지스터(TX)의 제1 단자는 포토 다이오드(PD)의 출력단과 연결되고, 전송 트랜지스터(TX)의 제2 단자는 플로팅 디퓨전 노드(FD)에 연결될 수 있다. 컨버전 게인 트랜지스터(DCG)의 제1 단자는 플로팅 디퓨전 노드(FD)에 연결되고, 컨버전 게인 트랜지스터(DCG)의 제2 단자는 리셋 트랜지스터(RX)에 연결될 수 있다. 리셋 트랜지스터(RX)의 제1 단자는 컨버전 게인 트랜지스터(DCG)에 연결되고, 리셋 트랜지스터(RX)의 제2 단자는 제1 픽셀 전압(VPIX1)이 인가될 수 있다. 컨버전 게인 커패시터(CCG)는 리셋 트랜지스터(RX)에 병렬로 연결될 수 있다. 소스 팔로워(SF)의 제1 단자는 제2 픽셀 전압(VPIX2)가 인가될 수 있고, 소스 팔로워(SF)의 제2 단자는 선택 트랜지스터(SX)가 연결될 수 있다. 선택 트랜지스터(SX)의 제1 단자는 소스 팔로워(SF)에 연결되고, 선택 트랜지스터(SX)의 제2 단자는 컬럼 라인에 연결될 수 있다.

픽셀 신호 생성 회로(11)는 로우 드라이버(220)로부터 출력되는 제어 신호들(TS, RS, CGS, SEL)을 기초로 동작할 수 있다. 전송 트랜지스터(TX)는 전송 제어 신호(TS)에 따라 포토 다이오드(PD)로부터 광전하를 플로팅 디퓨젼 노드(FD)로 전송할 수 있다. 플로팅 디퓨젼 노드(FD)에 축적된 광전하에 의한 전위에 따라 소스 팔로워(SF)는 광전하를 증폭하여 선택 트랜지스터(SX)를 통해 출력할 수 있다. 선택 제어 신호(SEL)에 응답하여 선택 트랜지스터(SX)가 턴-온되면, 플로팅 디퓨젼 노드(FD)의 전압 레벨에 상응하는 센싱 신호, 즉 광 센싱 신호가 픽셀 신호(PXS), 예컨대 픽셀 전압으로서 출력될 수 있다.

컨버전 게인 트랜지스터(DCG)는 컨버전 게인 신호(CGS)에 따라 플로팅 디퓨전 노드(FD)의 커패시턴스를 변경할 수 있다. 컨버전 게인 트랜지스터(DCG)가 턴-온되면 커패시턴스가 증가하므로, 픽셀 신호 생성 회로(11)는 로우 컨버전 게인 모드로 동작할 수 있다. 반대로, 컨버전 게인 트랜지스터(DCG)가 턴-오프되면 커패시턴스가 감소하므로, 픽셀 신호 생성 회로(11)는 하이 컨버전 게인으로 동작할 수 있다.

리셋 제어 신호(RS)에 따라 리셋 트랜지스터(RX)가 턴-온 되고, 컨버전 게인 신호(CGS)에 따라 컨버전 게인 트랜지스터(DCG)가 턴-온 되면, 플로팅 디퓨젼 노드(FD)는 제1 픽셀 전압(VPIX1)을 기초로 리셋될 수 있다. 이때 플로팅 디퓨젼 노드(FD)의 전압 레벨에 상응하는 리셋 신호, 예컨대 노이즈 신호가 아날로그 픽셀 신호(PXS)로서 출력될 수 있다.

ADC 회로(12)는 픽셀 신호(PXS)를 디지털 값으로 변환할 수 있다. ADC 회로(12)는 픽셀 신호(PXS)로서 수신되는 리셋 신호 및 이미지 신호 각각을 디지털 신호인 리셋 값과 이미지 값으로 변환할 수 있다.

복수의 픽셀(PX1)로부터 생성되는 픽셀 값들은 각 픽셀(PX1)마다 가지는 고유의 특성에 의한 편차 및/또는 픽셀(PX1)로부터 픽셀 신호를 출력하기 위한 로직의 특성 차이에 기인한 편차를 가질 수 있다. 이러한 픽셀 값들간의 편차를 보상하기 위하여, 복수의 픽셀(PX1) 각각에서 픽셀 신호(PXS)로서 출력되는 리셋 성분, 예컨대 리셋 신호 및 이미지 성분, 예컨대 이미지 신호를 구하고 그 차이를 유효한 신호 성분으로 추출하는 상관 이중 샘플링이 수행될 수 있다. ADC 회로(12)에서 생성되는 리셋 값 및 이미지 값이 리드아웃 회로(230)로 전송되고, 리드아웃 회로(230)가 리셋 값 및 센싱 값의 차이를 픽셀 값으로서 산출함으로써, 상관 이중 샘플링이 적용될 수 있다.

ADC 회로(12)는 비교기(CMP), 제4 커패시터(C4), 제5 커패시터(C5) 및 복수의 스위치(SW1)를 포함할 수 있다. 비교기(CMP)는 램프 신호 생성기(250)로부터 수신되는 램프 신호(RAMP)와 픽셀 신호(PXS)를 비교할 수 있다. 제4 커패시터(C4) 및 제5 커패시터(C5)는 각각 픽셀 신호(PXS) 및 램프 신호(RAMP)를 축적할 수 있다. 복수의 스위치(SW1)는 비교기(CMP)의 입력 단자 및 출력 단자를 연결하는 피드백 라인에 연결되어, 비교기(CMP)의 오프셋을 제거할 수 있다.

샘플링 회로(13)는 비교기(CMP)로부터 수신되는 비교 결과를 기초로 카운터 블록(240)으로부터 수신되는 카운팅 코드(CD)를 샘플링할 수 있다. 이로써, 리셋 값과 이미지 값이 생성될 수 있다.

메모리(14)는 리셋 값과 이미지 값을 저장(또는 홀딩)할 수 있다. 메모리(14)는 로우 컨버전 게인 이미지 메모리(또는 제1 메모리라고 함), 하이 컨버전 게인 리셋 메모리(또는 제2 메모리라고 함) 및 하이 컨버전 게인 이미지 메모리(또는 제3 메모리라고 함)를 포함할 수 있다. 로우 컨버전 게인 모드에 대응하는 이미지 값은 제1 메모리에 저장되고, 하이 컨버전 게인 모드에 대응하는 리셋 값은 제2 메모리에 저장되고, 하이 컨버전 게인 모드에 대응하는 이미지 값은 제3 메모리에 저장될 수 있다. 실시예에 있어서 메모리(14)는 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리로 구현될 수 있다. 그러나 이에 제한되는 것은 아니며, 메모리(14)는 비휘발성 메모리, 래치, 레지스터 등, 다양한 종류의 저장 소자들 중 하나로 구현될 수 있다.

도 17은 본 개시의 예시적인 실시예에 따른 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다. 상세하게는, 도 17은 도 16의 픽셀(PX1)에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다.

도 17을 참조하면, 글로벌 신호 덤핑 구간(GSDP)에서 이하에서 설명되는 동작들이 수행될 수 있다. 글로벌 신호 덤핑 구간(GSDP) 전체에서 컨버전 게인 신호(CGS)는 하이 레벨을 유지할 수 있고, 선택 신호(SEL)은 로우 레벨을 유지할 수 있다. 이때 리셋 제어 신호(RS)는 하이 레벨로 천이되어 제1 리셋 시간(RT1) 동안 하이 레벨을 유지할 수 있다. 또한, 전송 제어 신호(TS)도 하이 레벨로 천이되어 제1 전송 시간(TT1) 동안 하이 레벨을 유지할 수 있다. 일부 실시예에서, 제1 리셋 시간(RT1) 및 제1 전송 시간(TT1)은 서로 오버랩될 수 있으며, 오버랩되는 시간 동안 셔터 동작이 수행될 수 있다.

이후, 리셋 제어 신호(RS) 및 전송 제어 신호(TS)는 로우 레벨로 천이될 수 있다. 이후 비교기(CMP)의 오프셋을 제거하기 위해 복수의 스위치(SW1)들이 제1 시간(ST1) 동안 턴-온되었다가 턴-오프될 수 있다. 한편, 고조도 환경에서는 포토 다이오드(PD)의 전하의 일부가 플로팅 디퓨전 노드(FD)로 흘러가는 오버플로우(overflow) 현상이 발생할 수 있다. 오버플로우된 전하는 컨버전 게인 커패시터(CCG)에 축적될 수 있다.

리드아웃 구간(ROP)에서 이하에서 설명되는 동작들이 수행될 수 있다. 리드아웃 구간(ROP) 전체에서 선택 신호(SEL)은 하이 레벨을 유지할 수 있다. 이때, 컨버전 게인 신호(CGS)도 하이 레벨을 유지할 수 있다. 즉, 픽셀(PX1)은 로우 컨버전 게인 모드로 동작할 수 있다. 선택 트랜지스터(SX)는 턴-온되어 컨버전 게인 커패시터(CCG)에 샘플링된 오버플로우된 전하에 대응하는 이미지 신호(LSIG)가 컬럼 라인에 통해 출력될 수 있다. 즉, 로우 컨버전 게인 모드의 이미지 신호(LSIG)가 컬럼 라인을 통해 출력될 수 있다.

램프 신호(RAMP)는 제1 시간(T1)동안 일정한 기울기로 감소(또는 증가)하도록 생성될 수 있다. 램프 신호(RAMP)의 전압 레벨이 일정하게 변하는 제1 시간(T1)동안 ADC 회로(12)는 램프 신호(RAMP)와 로우 컨버전 게인 모드의 이미지 신호(LSIG)를 비교할 수 있다. 그리고 비교 결과는 샘플링 되어 메모리(14)의 제1 메모리에 저장될 수 있다.

이후, 리셋 제어 신호(RS)는 하이 레벨로 천이되어, 제2 리셋 시간(RT2) 동안 하이 레벨을 유지할 수 있다. 이때, 컨버전 게인 신호(CGS)도 하이 레벨을 유지할 수 있다. 이에 따라, 플로팅 디퓨전 노드(FD)가 리셋될 수 있다. 그리고 컨버전 게인 신호(CGS)는 로우 레벨로 천이될 수 있다. 즉, 픽셀(PX1)은 하이 컨버전 게인 모드로 동작할 수 있다. 복수의 스위치(SW1)들은 제2 시간(ST2) 동안 턴-온되었다가 턴-오프될 수 있다.

선택 신호(SEL)은 하이 레벨을 유지하므로, 선택 트랜지스터(SX)는 턴-온되어, 리셋된 플로팅 디퓨전 노드(FD)의 전하에 대응하는 리셋 신호(HRST)가 컬럼 라인을 통해 출력될 수 있다. 즉, 하이 컨버전 게인 모드의 리셋 신호(HRST)가 컬럼 라인을 통해 출력될 수 있다.

램프 신호(RAMP)는 제2 시간(T2)동안 일정한 기울기로 감소(또는 증가)하도록 생성될 수 있다. 램프 신호(RAMP)의 전압 레벨이 일정하게 변하는 제2 시간(T2)동안 ADC 회로(12)는 램프 신호(RAMP)와 하이 컨버전 게인 모드의 리셋 신호(HRST)를 비교할 수 있다. 그리고 비교 결과는 샘플링 되어 메모리(14)의 제2 메모리에 저장될 수 있다.

이후, 전송 제어 신호(TS)는 하이 레벨로 천이되어, 제2 전송 시간(TT2) 동안 하이 레벨을 유지할 수 있다. 이때, 컨버전 게인 신호(CGS)은 로우 레벨을 유지할 수 있다. 플로팅 디퓨전 노드(FD)에는 포토 다이오드(PD)의 전하가 축적될 수 있다.

선택 신호(SEL)은 하이 레벨을 유지하므로, 선택 트랜지스터(SX)는 턴-온되어, 축적된 플로팅 디퓨전 노드(FD)의 전하에 대응하는 이미지 신호(HSIG)가 컬럼 라인을 통해 출력될 수 있다. 즉, 하이 컨버전 게인 모드의 이미지 신호(HSIG)가 컬럼 라인을 통해 출력될 수 있다.

램프 신호(RAMP)는 제3 시간(T3)동안 일정한 기울기로 감소(또는 증가)하도록 생성될 수 있다. 램프 신호(RAMP)의 전압 레벨이 일정하게 변하는 제3 시간(T3)동안 ADC 회로(12)는 램프 신호(RAMP)와 하이 컨버전 게인 모드의 이미지 신호(HSIG)를 비교할 수 있다. 그리고 비교 결과는 샘플링 되어 메모리(14)의 제3 메모리에 저장될 수 있다.

이후, 리셋 제어 신호(RS)는 하이 레벨로 천이되어, 제3 리셋 시간(RT3) 동안 하이 레벨을 유지할 수 있다. 이때, 컨버전 게인 신호(CGS)도 하이 레벨로 천이될 수 있다. 이에 따라, 플로팅 디퓨전 노드(FD) 및 컨버전 게인 커패시터(CCG)가 리셋될 수 있다.

이와 같이, 본 개시의 예시적 실시예에 따른 이미지 센서(200)는 고조도 상태에서 오버플로우된 전하를 축적하는 커패시터를 플로팅 디퓨전 노드에 추가적으로 포함할 수 있고, 추가된 커패시터를 기초로 듀얼 컨버전 게인 동작을 수행할 수 있다. 이에 따라, 이미지 센서(200)는 다이나믹 레인지(dynamic range)를 확대할 수 있다.

지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

복수의 픽셀들이 배열된 픽셀 어레이를 포함하는 이미지 센서에 있어서,
상기 복수의 픽셀들 각각은,
포토 다이오드;
상기 포토 다이오드에서 생성된 광전하를 축적하는 플로팅 디퓨전 노드;
상기 플로팅 디퓨전 노드의 전압을 증폭하여 제1 노드로 출력하는 제1 소스 팔로워;
일 단이 상기 제1 노드에 연결되고, 타 단이 제2 노드에 연결되는 제1 프리차지 선택 트랜지스터;
리셋된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하는 제1 커패시터;
일 단이 상기 제2 노드에 연결되고, 타 단이 상기 제1 커패시터에 연결되어, 상기 제1 커패시터에 전하를 샘플링하는 제1 샘플링 트랜지스터;
상기 광전하가 축적된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하는 제2 커패시터; 및
일 단이 상기 제2 노드에 연결되고, 타 단이 상기 제2 커패시터에 연결되어, 상기 제2 커패시터에 전하를 샘플링하는 제2 샘플링 트랜지스터;를 포함하고,
상기 제1 샘플링 트랜지스터는,
제1 구간 및 제3 구간에서 턴-온되어, 상기 제1 커패시터에 저장된 전하를 픽셀 신호로서 출력하고,
상기 제2 샘플링 트랜지스터는,
제2 구간 및 제3 구간에서 턴-온되어, 상기 제2 커패시터에 저장된 전하를 상기 픽셀 신호로서 출력하는 것을 특징으로 하는 이미지 센서.
제1 항에 있어서,
상기 이미지 센서는,
상기 제1 구간에서 리셋 신호에 해당하는 제1 픽셀 신호를 출력하고,
상기 제2 구간에서 제1 이미지 신호에 해당하는 제2 픽셀 신호를 출력하고,
상기 제3 구간에서 제2 이미지 신호에 해당하는 제3 픽셀 신호를 출력하는 것을 특징으로 하는 이미지 센서.
제2항에 있어서,
상기 이미지 센서는,
저조도 환경에서 제1 픽셀 신호 및 제2 픽셀 신호를 기초로 이미지 데이터를 생성하고,
고조도 환경에서 제1 픽셀 신호 및 제3 픽셀 신호를 기초로 이미지 데이터를 생성하는 것을 특징으로 하는 이미지 센서.
제3항에 있어서,
상기 이미지 센서는,
상기 제1 픽셀 신호 내지 제3 픽셀 신호에 대하여 상관 이중 샘플링을 수행하여 상기 이미지 데이터를 생성하는 것을 특징으로 하는 이미지 센서.
제3항에 있어서,
상기 플로팅 디퓨전 노드에 연결되어 상기 플로팅 디퓨전 노드를 제1 픽셀 전압으로 리셋하는 리셋 트랜지스터;를 더 포함하는 것을 특징으로 하는 이미지 센서.
제5항에 있어서,
상기 제1 커패시터는,
상기 리셋 트랜지스터가 턴-온되어 상기 플로팅 디퓨전 노드가 리셋된 후, 상기 제1 프리차지 선택 트랜지스터 및 상기 제1 샘플링 트랜지스터가 턴-온됨에 따라 상기 리셋된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하는 것을 특징으로 하는 이미지 센서.
제5항에 있어서,
상기 포토 다이오드에서 생성된 광전하를 전송하는 전송 트랜지스터;를 더 포함하는 것을 특징으로 하는 이미지 센서.
제7항에 있어서,
상기 제2 커패시터는,
상기 전송 트랜지스터가 턴-온되어 상기 플로팅 디퓨전 노드에 상기 포토 다이오드에서 생성된 광전하가 축적된 후, 상기 제1 프리차지 선택 트랜지스터 및 상기 제1 샘플링 트랜지스터가 턴-온됨에 따라 상기 축적된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하는 것을 특징으로 하는 이미지 센서.
복수의 픽셀들이 배열된 픽셀 어레이를 포함하는 이미지 센서에 있어서,
상기 복수의 픽셀들 각각은,
포토 다이오드;
상기 포토 다이오드에서 생성된 광전하는 전송하는 전송 트랜지스터;
상기 포토 다이오드에서 생성된 광전하를 축적하는 플로팅 디퓨전 노드;
상기 플로팅 디퓨전 노드를 리셋하는 리셋 트랜지스터;
상기 플로팅 디퓨전 노드의 전압을 증폭하여 제1 노드로 출력하는 제1 소스 팔로워;
상기 증폭된 전압을 출력 노드로 전송하는 제1 프리차지 선택 트랜지스터;
제1 커패시터;
제2 커패시터;
일 단이 상기 제1 커패시터에 연결되고, 타 단이 상기 출력 노드에 연결되어, 상기 제1 커패시터에 상기 증폭된 전압을 전송하는 제1 샘플링 트랜지스터; 및
일 단이 상기 제2 커패시터에 연결되고, 타 단이 상기 출력 노드에 연결되어, 상기 제2 커패시터에 상기 증폭된 전압을 전송하는 제2 샘플링 트랜지스터;를 포함하고,
상기 제1 샘플링 트랜지스터 및 상기 제2 샘플링 트랜지스터는,
제1 구간에서 온으로 동작하여, 상기 출력 노드를 통해 상기 제1 커패시터 및 상기 제2 커패시터에 저장된 전하를 픽셀 신호로서 출력하는 것을 특징으로 하는 이미지 센서.
복수의 픽셀들이 배열된 픽셀 어레이 및 상기 픽셀 어레이를 제어하는 로우 드라이버를 포함하는 이미지 센서에 있어서,
상기 복수의 픽셀들 각각은,
포토 다이오드;
상기 포토 다이오드에서 생성된 광전하를 축적하는 플로팅 디퓨전 노드;
상기 플로팅 디퓨전 노드가 리셋되면, 상기 리셋된 플로팅 디퓨전 노드의 전하를 샘플링하는 제1 샘플링 트랜지스터;
상기 제1 샘플링 트랜지스터에 연결되어, 상기 제1 샘플링 트랜지스터가 샘플링한 광전하를 저장하는 제1 커패시터;
상기 플로팅 디퓨전 노드가 상기 포토 다이오드에서 생성된 광전하를 축적하면, 상기 축적된 플로팅 디퓨전 노드의 전하를 샘플링하는 제2 샘플링 트랜지스터; 및
상기 제2 샘플링 트랜지스터에 연결되어, 상기 제2 샘플링 트랜지스터가 샘플링한 광전하를 저장하는 제2 커패시터;를 포함하고,
상기 로우 드라이버는,
제1 구간에서, 상기 제1 샘플링 트랜지스터를 턴-온시켜, 상기 제1 커패시터에 저장된 전하를 제1 픽셀 신호로 출력하도록 제어하고,
제2 구간에서, 상기 제2 샘플링 트랜지스터를 턴-온시켜, 상기 제2 커패시터에 저장된 전하를 제2 픽셀 신호로 출력하도록 제어하고,
제3 구간에서, 상기 제1 샘플링 트랜지스터 및 상기 제2 샘플링 트랜지스터를 턴-온 시켜, 상기 제1 커패시터 및 상기 제2 커패시터에 저장된 전하를 제2 픽셀 신호로 출력하도록 제어하는 것을 특징으로 하는 이미지 센서.