JP2023159864A - 判定遅延を減少させるためのアナログ－デジタル変換回路およびその動作方法 - Google Patents

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Abstract

【課題】判定遅延を減少させるためのアナログ－デジタル変換回路およびその動作方法を提供する。【解決手段】 本発明の実施形態によるアナログ－デジタル変換回路は、ピクセルアレイから出力されるピクセル信号をランプ信号と比較して第１出力信号を生成する第１増幅器（第１アンプ）と、第１出力信号に基づいて第２出力信号を生成する第２増幅器と、を備える。第２増幅器は、第１出力信号に応答して第２出力信号が出力される第１出力ノードに電源電圧を供給する第１トランジスタと、オートゼロ信号に応答してターンオンされ、バイアスノードを介してキャパシタに連結される第２トランジスタと、第１出力ノードを介して第１トランジスタに連結され、バイアスノードを介してキャパシタおよび第２トランジスタに連結され、キャパシタによって保持されるバイアスノードの電圧レベルに基づいて電源電流を生成する電流源と、電流源に連結される第３トランジスタと、を有する。【選択図】図４

Description

本発明は、アナログ－デジタルコンバーターに関し、より詳しくは判定遅延を減少させるためのアナログ－デジタル変換回路およびその動作方法に関する。
イメージセンサの種類として、ＣＣＤ（Charge Coupled Device）イメージセンサ、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサ（ＣＩＳ）などがある。ＣＭＯＳイメージセンサは、ＣＭＯＳトランジスタで構成されるピクセルを含んでおり、各ピクセルに含まれる光電変換素子を用いて光エネルギーを電気信号に変換する。ＣＭＯＳイメージセンサは、各ピクセルから発生される電気信号を用いて撮影イメージに関する情報を獲得する。
アナログ－デジタルコンバーター（ＡＤＣ：Analog-to-Digital Converter）は、ピクセルから発生されるアナログ入力電圧を受信し、それをデジタル信号に変換する。変換されたデジタル信号は、他の装置に転送され得る。ＡＤＣは、多様な信号処理装置で使用される。最近、信号処理装置の性能が向上するにつれて、アナログ信号に対する改善された分解能が要求されている。したがって、同じ時間内に多くの信号を処理したり、各信号に対し改善された分解能を提供したりできるＡＤＣが使用されている。しかしながら、イメージセンサのフレームレート(frame rate)の増加により、より速いＡＤＣの動作が必要とされる。
米国特許第７，８７５，８４２号明細書 米国特許第８，７６６，８４３号明細書 米国特許第１０，６１６，５１８号明細書 米国特許第１０，５２３，８８９号明細書 米国特許第１０，０７９，９９０号明細書 米国特許第１１，１８４，５７１号明細書 米国特許出願公開第２０１９／０１１６３３１号明細書 米国特許出願公開第２０２０／０２４４９０８号明細書 米国特許出願公開第２０２１／０３６８１２５号明細書 韓国公開特許第１０－２０１９－００４２３８９号公報
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、判定遅延を減少させるためのアナログ－デジタル変換回路およびその動作方法を提供することにある。
本発明の実施形態によるアナログ－デジタル変換回路は、ピクセルアレイから出力されるピクセル信号をランプ信号と比較して第１出力信号を生成する第１増幅器（第１アンプ）と、前記第１出力信号に基づいて第２出力信号を生成する第２増幅器と、を備える。前記第２増幅器は、前記第１出力信号に応答して前記第２出力信号が出力される第１出力ノードに電源電圧を供給する第１トランジスタと、オートゼロ信号に応答してターンオンされ、バイアスノードを介してキャパシタに連結される第２トランジスタと、前記第１出力ノードを介して前記第１トランジスタに連結され、前記バイアスノードを介して前記キャパシタおよび前記第２トランジスタに連結され、前記キャパシタによって保持される前記バイアスノードの電圧レベルに基づいて電源電流を生成する電流源と、前記電流源に連結される第３トランジスタと、を有する。
本発明の実施形態による回路は、出力信号を生成し、前記出力信号が出力される第１出力ノードに電源電圧を供給する第１トランジスタと、オートゼロ信号に応答してターンオンされ、バイアスノードを介してキャパシタと連結される第２トランジスタと、前記第１出力ノードを介して前記第１トランジスタに連結され、前記バイアスノードを介して前記キャパシタおよび前記第２トランジスタに連結され、前記キャパシタによって保持される前記バイアスノードの電圧レベルに基づいて電源電流を生成する電流源と、前記電流源に連結される第３トランジスタと、を有する。
本発明の実施形態による第１増幅器および第２増幅器を含むアナログ－デジタル回路の動作方法は、オートゼロ区間にオートゼロ信号に応答して、前記第１増幅器および前記第２増幅器の入力ノードおよび出力ノードの電圧レベルを等しく調節する段階と、前記オートゼロ区間にオプション信号に応答して前記第２増幅器のバイアスノードの電圧を調節する段階と、前記第１増幅器が動作区間にピクセルアレイから出力されるピクセル信号とランプ信号とを比較して第１出力信号を生成する段階と、前記第２増幅器が前記動作区間に前記第１出力信号に基づいて第２出力信号を生成する段階と、を備える。
本発明の実施形態によるイメージセンサは、光を電気信号に変換してピクセル信号を生成するピクセルアレイと、前記ピクセル信号をデジタル信号に変換するアナログ－デジタル変換回路と、を備える。前記アナログ－デジタル変換回路は、前記ピクセル信号をランプ信号と比較して第１出力信号を生成する第１増幅器と、前記第１出力信号に基づいて第２出力信号を生成する第２増幅器と、を有する。前記第２増幅器は、前記第１出力信号に応答して前記第２出力信号が出力される第１出力ノードに電源電圧を供給する第１トランジスタと、オートゼロ信号に応答してターンオンされ、バイアスノードを介してキャパシタに連結される第２トランジスタと、前記第１出力ノードを介して前記第１トランジスタに連結され、前記バイアスノードを介して前記キャパシタおよび前記第２トランジスタに連結され、前記キャパシタによって保持される前記バイアスノードの電圧レベルに基づいて電源電流を生成する電流源と、前記電流源と連結される第３トランジスタと、を含む。
本発明の実施形態によれば、比較器のバイアスノードの電圧レベルを調節することによってアナログ－デジタル変換回路の判定遅延を減少させることができる。また、本発明の実施形態によれば、アナログ－デジタル変換回路の判定遅延が減少するにつれてスルー・レート(slew rate)が増加することができる。
本発明の実施形態によるイメージ処理ブロックの構成の一例を示す。 図１のイメージセンサの構成の一例を示す。 図２のピクセルアレイのピクセルグループのうちいずれか１つの例を示す回路図である。 図２のアナログ－デジタル変換回路の構成の一例を示す。 図４の第１増幅器の一例を示す回路図である。 図４の第２増幅器の一例を示す回路図である。 図４のアナログ－デジタル変換回路の動作を示すタイミング図の一例である。 図４の第２増幅器の他の例を示す回路図である。 図４の第２増幅器の他の例を示す回路図である。 本発明の実施形態による判定遅延を減少させるためのアナログ－デジタル変換回路の動作方法を示すフローチャートである。
以下では、本発明の技術分野における通常の知識を有する者が本発明を容易に実施することができる程度に、本発明の実施形態が明確かつ詳細に記載される。
詳細な説明で使用される部またはユニット(unit)、モジュール(module)、ブロック(block)、～器(機)(～or、～er)などの用語を参照して説明される構成要素および図面に示される機能ブロックは、ソフトウェア、ハードウェアまたはそれらの組み合わせの形で実現され得る。例として、ソフトウェアは、マシンコード、ファームウェア、エンベデッド（組み込み）コードおよびアプリケーションソフトウェアであり得る。例えば、ハードウェアは、電気回路、電子回路、プロセッサ、コンピュータ、集積回路、集積回路コア、圧力センサ、慣性センサ、メムズ（ＭＥＭＳ：microelectromechanical system）、受動素子またはそれらの組み合わせを含み得る。
図１は、本発明の実施形態によるイメージ処理ブロック１０の構成の一例を示す。イメージ処理ブロック１０は、スマートフォン、デジタルカメラ、ラップトップ、デスクトップのような多様な電子機器の一部として実施される。イメージ処理ブロック１０は、レンズ１２、イメージセンサ１４、ＩＳＰフロントエンドブロック（Image Signal Processor front end block）１６およびイメージ信号プロセッサ１８を含み得る。
光は撮影の対象となる客体（オブジェクト、対象）、風景などによって反射され、レンズ１２は反射される光を受信することができる。イメージセンサ１４は、レンズ１２を介して受信された光に基づいて電気信号を生成することができる。例えば、イメージセンサ１４は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどで実現され得る。例えば、イメージセンサ１４は、デュアルピクセル(dual pixel)構造またはテトラセル(tetracell)構造を有するマルチピクセル(multi pixel)イメージセンサであり得る。
イメージセンサ１４は、ピクセルアレイを含み得る。ピクセルアレイのピクセルは、光を電気信号に変換してピクセル値を生成することができる。さらに、イメージセンサ１４は、ピクセル値に対して相関二重サンプリング（ＣＤＳ：Correlation Double Sampling）を遂行するためのアナログ－デジタル変換回路（Analog-to-Digital Converting circuit）を含み得る。イメージセンサ１４の構成は、図２を参照してより詳細に説明される。
ＩＳＰフロントエンドブロック１６は、イメージセンサ１４から出力される電気信号に対して前処理を遂行して、イメージ信号プロセッサ１８が処理するのに適した形態に加工することができる。
イメージ信号プロセッサ１８は、ＩＳＰフロントエンドブロック１６によって加工される電気信号を適切に処理して、撮影されたオブジェクト、風景などに関連されるイメージデータを生成することができる。このために、イメージ信号プロセッサ１８は、カラーコレクション(color correction)、オートホワイトバランス(auto white balance)、ガンマ補正(gamma correction)、色飽和度（彩度）補正(color saturation correction)、不良ピクセル補正（bad pixel correction）、色相補正(hue correction)などの多様な処理を行うことができる。
図１は、１つのレンズ１２と１つのイメージセンサ１４を示す。しかしながら、他の実施形態では、イメージ処理ブロック１０は、複数のレンズ、複数のイメージセンサおよび複数のＩＳＰフロントエンドブロックを含み得る。この場合、複数のレンズはそれぞれ異なる画角を有し得る。なお、複数のイメージセンサは、相異なる機能、相異なる性能および／または相異なる特性を有することができ、相異なる構成のピクセルアレイを含み得る。
図２は、図１のイメージセンサ１４の構成の一例を示す。イメージセンサ１００は、ピクセルアレイ１１０、ロードライバ(row driver)１２０、ランプ信号発生器１３０、電圧バッファ１４０、ＡＤＣ回路１５０、タイミングコントローラ１６０およびバッファ１７０を含み得る。
ピクセルアレイ１１０は、行(row)と列(column)に沿ってマトリックス状に配置される複数のピクセルを含み得る。複数のピクセルのそれぞれは、光電変換素子を含み得る。例えば、光電変換素子は、フォトダイオード、フォトトランジスタ、フォトゲートまたはピンドフォトダイオード(pinned photodiode)などを含み得る。
ピクセルアレイ１１０は、複数のピクセルグループＰＧを含み得る。各ピクセルグループＰＧは、２つ以上の複数のピクセルを含み得る。ピクセルグループを構成する複数のピクセルは、１つのフローティング拡散領域(floating diffusion region)または複数のフローティング拡散領域を共有し得る。図２のピクセルアレイ１１０は、４つの行と４つの列（すなわち、４×４）のピクセルグループＰＧを含むように示されているが、本発明はこれに限定されない。
ピクセルグループＰＧは、同じ色（カラー）のピクセルを含み得る。例えば、ピクセルグループＰＧは、赤色スペクトル領域の光を電気信号に変換するレッド(red)ピクセル、緑色スペクトル領域の光を電気信号に変換するグリーン(green)ピクセル、または青色スペクトル領域の光を電気信号に変換するブルー(blue)ピクセルを含み得る。例えば、ピクセルアレイ１１０を構成するピクセルは、テトラベイヤーパターン（Tetra-Bayer Pattern）の形態で配置され得る。
ピクセルアレイ１１０の複数のピクセルのそれぞれは、外部から受光される光の強度または光量に応じてカラムライン(column line)ＣＬ１～ＣＬ４に沿ってピクセル信号を出力することができる。例えば、ピクセル信号は、外部から受光される光の強度または光量に対応するアナログ信号であり得る。ピクセル信号は、電圧バッファ（例えば、ソースフォロワ）を通過してカラムラインＣＬ１～ＣＬ４を介してＡＤＣ回路１５０に提供されてもよい。
ロードライバ(row driver)１２０は、ピクセルアレイ１１０の行を選択して駆動することができる。ロードライバ１２０は、タイミングコントローラ１６０によって生成されるアドレスおよび／または制御信号をデコーディングして、ピクセルアレイ１１０の行を選択・駆動するための制御信号を生成することができる。例えば、制御信号は、ピクセルを選択するための信号、またはフローティング拡散領域をリセットするための信号などを含み得る。
ランプ信号発生器１３０は、タイミングコントローラ１６０の制御下でランプ信号ＲＡＭＰを生成することができる。例えば、ランプ信号発生器１３０は、ランプイネーブル信号のような制御信号の下で動作することができる。ランプイネーブル信号が活性化されると、ランプ信号発生器１３０は、所定の値（例えば、スタートレベル、終了レベル、傾きなど）にしたがってランプ信号ＲＡＭＰを生成することができる。言い換えれば、ランプ信号ＲＡＭＰは、特定の時間内に所定の傾きに応じて増加または減少する信号であり得る。ランプ信号ＲＡＭＰは、電圧バッファ１４０を通過してＡＤＣ回路１５０に提供され得る。
ＡＤＣ回路１５０は、ピクセルアレイ１１０の複数のピクセルからカラムラインＣＬ１～ＣＬ４を介してピクセル信号を受信することができ、ランプ信号発生器１３０から電圧バッファ１４０を介してランプ信号ＲＡＭＰを受信することができる。ＡＤＣ回路１５０は、受信されたピクセル信号に対してリセット信号およびイメージ信号を獲得し、その差を有効な信号成分に抽出する相関二重サンプリングＣＤＳ技法に基づいて動作することができる。ＡＤＣ回路１５０は、複数の比較器ＣＯＭＰおよびカウンタＣＮＴを含み得る。
具体的には、比較器ＣＯＭＰは、ピクセル信号のリセット信号とランプ信号ＲＡＭＰとを比較し、ピクセル信号のイメージ信号とランプ信号ＲＡＭＰとを比較して相関二重サンプリングＣＤＳを行うことができる。カウンタＣＮＴは、相関二重サンプリングが行われた信号のパルスをカウンティングして、デジタル信号として出力することができる。図２のＡＤＣ回路１５０は、４つの比較器ＣＯＭＰおよび４つのカウンタＣＮＴを含むように示されているが、本発明はこれに限定されない。
タイミングコントローラ１６０は、ロードライバ１２０、ランプ信号発生器１３０およびＡＤＣ回路１５０のそれぞれの動作および／またはタイミングを制御するための制御信号および／またはクロックを生成することができる。
バッファ１７０は、メモリＭＥＭおよびセンスアンプＳＡを含み得る。メモリＭＥＭは、ＡＤＣ回路１５０の対応するカウンタＣＮＴから出力されるデジタル信号を格納することができる。センスアンプＳＡは、格納されたデジタル信号をセンシングおよび増幅することができる。センスアンプＳＡは増幅されたデジタル信号をイメージデータＩＤＡＴとして出力することができ、イメージデータＩＤＡＴは図１のＩＳＰフロントエンドブロック１６に転送され得る。
図３は、図２のピクセルアレイ１１０のピクセルグループＰＧのうちいずれか１つの例を示す回路図である。例えば、ピクセルグループＰＧは、ピクセルＰＸ１～ＰＸ４、光電変換素子ＰＤ１～ＰＤ４、転送トランジスタＴｘ１～Ｔｘ４、リセットトランジスタＲＳＴ、デュアルコンバージョントランジスタＤＣ、駆動トランジスタＤｘおよび選択トランジスタＳＥＬを含み得る。図３のピクセルグループＰＧは、４つのピクセルＰＸ１～ＰＸ４がそれぞれ光電変換素子ＰＤ１～ＰＤ４を含むテトラセル構造を有するものとして示されているが、本発明はこれに限定されず、ピクセルグループＰＧは他の多様な構造を有するように実施され得る。
第１ピクセルＰＸ１は、第１光電変換素子ＰＤ１および第１転送トランジスタＴｘ１を含むことができ、他のピクセルＰＸ２、ＰＸ３、ＰＸ４も同様の構成要素をそれぞれ含み得る。ピクセルＰＸ１～ＰＸ４のそれぞれは、リセットトランジスタＲＳＴ、デュアルコンバージョントランジスタＤＣ、駆動トランジスタＤｘおよび選択トランジスタＳＥＬを共有し得る。なお、ピクセルＰＸ１～ＰＸ４のそれぞれは、第１フローティング拡散領域ＦＤ１を共有し得る。
第１フローティング拡散領域ＦＤ１または第２フローティング拡散領域ＦＤ２は、入射した光量に対応する電荷を蓄積することができる。転送信号ＶＴ１～ＶＴ４によって転送トランジスタＴｘ１～Ｔｘ４がそれぞれターンオンされるうち、第１フローティング拡散領域ＦＤ１または第２フローティング拡散領域ＦＤ２は、光電変換素子ＰＤ１～ＰＤ４から電荷の提供を受けて蓄積することができる。第１フローティング拡散領域ＦＤ１は、ソースフォロワアンプとして駆動される駆動トランジスタＤｘのゲート端に連結されることがあるため、第１フローティング拡散領域ＦＤ１に蓄積された電荷に対応する電圧が形成され得る。例えば、第１フローティング拡散領域ＦＤ１の静電容量は、第１キャパシタンスＣＦＤ１で表すことができる。
デュアルコンバージョントランジスタＤＣは、デュアルコンバージョン信号ＶＤＣによって駆動される。デュアルコンバージョントランジスタＤＣがターンオフされる場合、第１フローティング拡散領域ＦＤ１の静電容量は、第１キャパシタンスＣＦＤ１に対応し得る。一般的な環境では、第１フローティング拡散領域ＦＤ１は容易に飽和されないため、第１フローティング拡散領域ＦＤ１の静電容量（すなわち、ＣＦＤ１）を増やす必要はない可能性があり、デュアルコンバージョントランジスタＤＣはターンオフされる。
しかしながら、高照度環境では、第１フローティング拡散領域ＦＤ１を容易に飽和され得る。このような飽和を防ぐために、デュアルコンバージョントランジスタＤＣはターンオンされ、第１フローティング拡散領域ＦＤ１は第２フローティング拡散領域ＦＤ２と電気的に連結され、フローティング拡散領域ＦＤ１、ＦＤ２の静電容量は、第１キャパシタンスＣＦＤ１と第２キャパシタンスＣＦＤ２との加算に拡張される。
転送トランジスタＴｘ１～Ｔｘ４は、それぞれ転送信号ＶＴ１～ＶＴ４によって駆動され、光電変換素子ＰＤ１～ＰＤ４によって生成される電荷を第１フローティング拡散領域ＦＤ１または第２フローティング拡散領域ＦＤ２に転送することができる。例えば、転送トランジスタＴｘ１～Ｔｘ４の一端は光電変換素子ＰＤ１～ＰＤ４にそれぞれ連結され、他の一端は第１フローティング拡散領域ＦＤ１に連結される。
リセットトランジスタＲＳＴは、リセット信号ＶＲＳＴによって駆動され、第１フローティング拡散領域ＦＤ１または第２フローティング拡散領域ＦＤ２に電源電圧ＶＤＤを供給することができる。これによって、第１フローティング拡散領域ＦＤ１または第２拡張フローティング拡散領域ＦＤ２に蓄積される電荷は、電源電圧ＶＤＤ端に移動することができ、第１フローティング拡散領域ＦＤ１または第２フローティング拡散領域ＦＤ２の電圧は、リセットされてもよい。
駆動トランジスタＤｘは、第１フローティング拡散領域ＦＤ１または第２フローティング拡散領域ＦＤ２の電圧を増幅してピクセル信号ＰＩＸを生成することができる。選択トランジスタＳＥＬは選択信号ＶＳＥＬによって駆動され、行単位で読み出すピクセルを選択することができる。選択トランジスタＳＥＬがターンオンされる場合、ピクセル信号ＰＩＸは、カラムラインＣＬを介して図２のＡＤＣ回路１５０に出力され得る。
図４は、図２のアナログ－デジタル変換回路（ＡＤＣ回路１５０）の構成の一例を示す。ＡＤＣ回路１５０は、比較器１５１およびカウンタ１５２を含み得る。ＡＤＣ回路１５０は、ピクセルアレイ１１０から出力されるアナログ信号であるピクセル信号ＰＩＸをデジタル信号ＤＳに変換して出力することができる。明確な説明と図面を簡潔にするために、図４のピクセルアレイ１１０は１つのピクセルについてのみ示されており、ピクセルアレイ１１０の構成および機能は図３を参照して説明した通りである。
具体的には、図２を参照して説明したように、比較器１５１は、ピクセル信号のリセット信号とランプ信号ＲＡＭＰとを比較し、ピクセル信号のイメージ信号とランプ信号ＲＡＭＰとを比較して相関二重サンプリング（ＣＤＳ）を遂行することができ、カウンタ１５２は、相関二重サンプリングが行われた信号のパルスをカウンティングしてデジタル信号として出力することができる。以下では、図４と共に、図２および図３を参照して説明する。
例えば、比較器１５１は、２つの増幅器(アンプ)（第１増幅器１５１＿１と第２増幅器１５１＿２）を含む２段(two-stage)構造を有することができ、第１増幅器１５１＿１および第２増幅器１５１＿２は、演算トランスコンダクタンス増幅器（ＯＴＡ：Operational Transconductance Amplifier）として実装され得るが、本発明はこれに限定されない。例えば、比較器１５１は、より多くの増幅器を含む構造を有し得る。なお、ＡＤＣ回路１５０は、複数の比較器およびカウンタを含み得るが、明確な説明のために図４には１つの比較器１５１と１つのカウンタ１５２を示すことにする。
第１増幅器１５１＿１は、ピクセルアレイ１１０からカラムラインＣＬを介してピクセル信号ＰＩＸを受信することができ、ランプ信号発生器１３０から電圧バッファ１４０を介してランプ信号ＲＡＭＰを受信することができる。第１増幅器１５１＿１は、受信した信号に基づいて第１出力信号ＯＴＡ１＿ＯＵＴを出力することができる。例えば、第１増幅器１５１＿１は、ランプ信号ＲＡＭＰのレベルがピクセル信号ＰＩＸのレベルより高い区間のうち、ハイレベルを有する第１出力信号ＯＴＡ１＿ＯＵＴを出力することができ、ランプ信号ＲＡＭＰのレベルがピクセル信号ＰＩＸのレベルより低い区間のうち、ローレベルを有する第１出力信号ＯＴＡ１＿ＯＵＴを出力することができる。なお、上述した第１増幅器１５１＿１の比較動作は、ピクセル信号ＰＩＸのリセット信号とランプ信号ＲＡＭＰとの間に、およびピクセル信号ＰＩＸのイメージ信号とランプ信号ＲＡＭＰとの間に対して両方とも行われる。
第２増幅器１５１＿２は、第１出力信号ＯＴＡ１＿ＯＵＴを増幅して比較信号である第２出力信号ＯＴＡ２＿ＯＵＴを出力することができる。例えば、第２出力信号ＯＴＡ２＿ＯＵＴは、第１出力信号ＯＴＡ１＿ＯＵＴが反転された信号であり得る。言い換えると、第２増幅器１５１＿２は、第１出力信号ＯＴＡ１＿ＯＵＴがハイレベルを有するうちに、ローレベルを有する第２出力信号ＯＴＡ２＿ＯＵＴを出力し、第１出力信号ＯＴＡ１＿ＯＵＴがローレベルを有するうちに、ハイレベルを有する第２出力信号ＯＴＡ２＿ＯＵＴを出力するように実施され得る。
以下の説明では、比較器１５１が比較動作を行い、第１出力信号ＯＴＡ１＿ＯＵＴまたは第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルがハイレベルからローレベルに変化すること、またはローレベルからハイレベルに変化することをＡＤＣ回路１５０の判定(decision)であると呼ぶことにする。言い換える、「回路１５０の判定が終わった後」というのは、「第１出力信号ＯＴＡ１＿ＯＵＴ」または第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルがハイレベルからローレベルに変わった後、またはローレベルからハイレベルに変わった後」を意味することができる。
比較器１５１は、比較動作が遂行される前のオートゼロ区間でオートゼロ信号に応答して初期化され、比較動作を再び遂行することができる。例えば、オートゼロ区間のうち、第１増幅器１５１＿１および第２増幅器１５１＿２の入力ノードおよび／または出力ノードの電圧レベルが等しくなり得る。さらに、本発明の実施形態による第２増幅器１５１＿２は、オートゼロ区間にオプション信号ＯＴＡ２＿ＯＰＴを印加され、第２出力信号ＯＴＡ２＿ＯＵＴに対応する出力電流のレベルが増加することができる。
カウンタ１５２は、タイミングコントローラ１６０の制御下で動作することができ、対応する第２出力信号ＯＴＡ２＿ＯＵＴのパルスをカウンティングしてデジタル信号ＤＳとして出力することができる。例えば、カウンタ１５２は、カウンタイネーブル信号ＣＮＴ＿ＥＮ、カウンタクロック信号ＣＮＴ＿ＣＬＫ、およびカウンタ１５２の内部ビットを反転させる反転信号ＣＯＮＶなどのような制御信号の下で動作することができる。
例えば、カウンタ１５２は、アップ／ダウンカウンタ（Up/Down Counter）およびビットワイズインバージョンカウンタ（Bit-wise Inversion Counter）などを含み得る。ビットワイズインバージョンカウンタはアップ／ダウンカウンタと同様の動作を遂行できる。例えば、ビットワイズインバージョンカウンタは、アップカウントのみを行う機能と、特定の信号が入るとカウンタ内部の全てのビットを反転して１の補数（１’s complement）にする機能を遂行することができる。ビットワイズインバージョンカウンタはリセットカウントを遂行した後、その結果を反転して１の補数（すなわち、負数）の値に変換することができる。
図５は、図４の第１増幅器１５１＿１の一例を示す回路図である。第１増幅器２００は、複数のトランジスタＴＲ１１～ＴＲ１６、複数のスイッチＳＷ１、ＳＷ２および第１電流源２１０を含み得る。例えば、第１トランジスタＴＲ１１、第２トランジスタＴＲ１２、第５トランジスタＴＲ１５および第６トランジスタＴＲ１６はＮＭＯＳトランジスタである可能性があり、第３トランジスタＴＲ１３および第４トランジスタＴＲ１４はＰＭＯＳトランジスタである可能性がある。しかし、本発明はこれに限定されず、第１～第６トランジスタＴＲ１１～ＴＲ１６は、図５に示されたものとは異なるタイプのトランジスタであり得る。
図５を参照すると、第１トランジスタＴＲ１１のゲート端子にはランプ信号ＲＡＭＰが入力され、第２トランジスタＴＲ１２のゲート端子にはピクセル信号ＰＩＸが入力される。第１および第２トランジスタＴＲ１１、ＴＲ１２のソース端子は、第１電流源２１０と共通ノードＣＯＭＭで連結される。例えば、第３および第４トランジスタＴＲ１３、ＴＲ１４は、カレントミラー（current mirror）の形態で接続され得る。第１および第２トランジスタＴＲ１１、ＴＲ１２に流れる電流の和は、第１電源電流ＩＳＳ１と同一であり得る。
第３トランジスタＴＲ１３のゲート端子とドレイン端子、および第１トランジスタＴＲ１１のドレイン端子は第２出力ノードＯＵＴ１２と共通に連結され、第４トランジスタＴＲ１４のドレイン端子および第２トランジスタＴＲ１２のドレイン端子は、第１出力ノードＯＵＴ１１と共通に連結される。第５トランジスタＴＲ１５は、第１出力ノードＯＵＴ１１と第２出力ノードＯＵＴ１２との間に連結されてもよい。例えば、第５トランジスタＴＲ１５は、第１出力ノードＯＵＴ１１から出力される信号の電圧レベルを制限することができる。
第１出力ノードＯＵＴ１１から第１出力信号ＯＴＡ１＿ＯＵＴが出力され、第２出力ノードＯＵＴ１２から反転された第１出力信号ＯＴＡ１＿ＯＵＴが出力される。例えば、第１出力信号ＯＴＡ１＿ＯＵＴは、ランプ信号ＲＡＭＰのレベルがピクセル信号ＰＩＸのレベルより高い区間のうちにハイレベルを有することができ、ランプ信号ＲＡＭＰのレベルがピクセル信号ＰＩＸのレベルよりも低い区間のうちにローレベルを有し得る。第１出力信号ＯＴＡ１＿ＯＵＴは、図４の第２増幅器１５１＿２に提供されてもよい。
第１電流源２１０は、第６トランジスタＴＲ１６を含み得る。第６トランジスタＴＲ１６は接地電圧ＶＳＳに連結され、第１バイアス信号ＢＩＡＳ１に基づいて第１電源電流ＩＳＳ１を生成することができる。
一方、オートゼロ区間のうち、オートゼロ信号ＡＺに応答してスイッチＳＷ１、ＳＷ２がターンオンされてもよい。スイッチＳＷ１、ＳＷ２がターンオンされると、第２入力ノードＩＮ１２と第１出力ノードＯＵＴ１１が互いに連結され、第１入力ノードＩＮ１１と第２出力ノードＯＵＴ１２が互いに連結される。したがって、オートゼロ区間のうち、第１入力ノードＩＮ１１、第２入力ノードＩＮ１２、第１出力ノードＯＵＴ１１および第２出力ノードＯＵＴ１２のレベルが互いに等しくなれる。
図６は、図４の第２増幅器１５１＿２の一例を示す回路図である。第２増幅器３００は、複数のトランジスタＴＲ２１～ＴＲ２５、キャパシタＣ１、スイッチング回路３１０および電流源３２０を含み得る。例えば、第７トランジスタＴＲ２１はＰＭＯＳトランジスタであり、第８～第１１トランジスタＴＲ２２～ＴＲ２５はＮＭＯＳトランジスタである。しかし、本発明はこれに限定されず、第７～第１１トランジスタＴＲ２１～ＴＲ２５は、図６に示されたものとは異なるタイプのトランジスタであってもよい。
第７トランジスタＴＲ２１は、入力として図４の第１増幅器１５１＿１から第１出力信号ＯＴＡ１＿ＯＵＴを受信することができ、第１出力信号ＯＴＡ１＿ＯＵＴに応答して動作することができる。例えば、第１出力信号ＯＴＡ１＿ＯＵＴの電圧レベルがハイレベルである場合、第７トランジスタＴＲ２１はターンオフされ、第３出力ノードＯＵＴ２１に電流が流れないことにより第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルはローレベルになり得る。逆に、第１出力信号ＯＴＡ１＿ＯＵＴの電圧レベルがローレベルである場合、第７トランジスタＴＲ２１はターンオンされ、第３出力ノードＯＵＴ２１に電流が流れることにより第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルはハイレベルになり得る。言い換えれば、第２増幅器３００は反転増幅器として動作することができる。すなわち、第１出力信号ＯＴＡ１＿ＯＵＴの電圧レベルが増加すると、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルが減少することができる。
スイッチング回路３１０は、第３出力ノードＯＵＴ２１とバイアスノードＢＮとの間に連結される第８トランジスタＴＲ２２を含み得る。オートゼロの区間のうち、第８トランジスタＴＲ２２はオートゼロ信号ＡＺに応答して動作することができ、活性化されたオートゼロ信号ＡＺに応答してターンオンされ得る。第８トランジスタＴＲ２２がターンオンされると、バイアスノードＢＮの電圧レベルは第３出力ノードＯＵＴ２１の電圧レベルと等しくなり、バイアスノードＢＮに連結されるキャパシタＣ１に電荷が充電され得る。
一方、図４のＡＤＣ回路１５０が比較動作を遂行するうちに、オートゼロ信号ＡＺが非活性化されて第８トランジスタＴＲ２２がターンオフされると、第３出力ノードＯＵＴ２１の電圧レベルと等しくなるバイアスノードＢＮの電圧レベルはキャパシタＣ１によって維持され、これによって電流源３２０が動作することができる。
電流源３２０は、互いに連結される第９トランジスタＴＲ２３および第１０トランジスタＴＲ２４を含み得る。第９トランジスタＴＲ２３のドレイン端子は第３出力ノードＯＵＴ２１と連結され、第９トランジスタＴＲ２３のソース端子および第１０トランジスタＴＲ２４のドレイン端子は、第１１トランジスタＴＲ２５に連結される。そして、第１０トランジスタＴＲ２４のソース端子は接地電圧端子ＶＳＳに連結され得る。第９トランジスタＴＲ２３および第１０トランジスタＴＲ２４は、バイアスノードＢＮの電圧、すなわちキャパシタＣ１の一端の電圧に基づいて電源電流ＩＳＳ２を生成することができる。
第１１トランジスタＴＲ２５は、オプション信号ＯＴＡ２＿ＯＰＴに応答してターンオンまたはターンオフされ得る。例えば、オプション信号ＯＴＡ２＿ＯＰＴは、オートゼロ信号ＡＺと同じ特性を有する信号であり得る。言い換えれば、オプション信号ＯＴＡ２＿ＯＰＴは、オートゼロ区間のうちにハイレベルを有し、比較動作区間のうちにローレベルを有するように調節され得る。
以下では、明確な説明のために、オートゼロ区間のうちに第１１トランジスタＴＲ２５がターンオフされる場合（または、第２増幅器３００が第１１トランジスタＴＲ２５を含んでいない場合）、キャパシタＣ１に充電される電荷量を第１電荷量と称し、そのときバイアスノードＢＮの電圧レベルを第１レベルとする。そして、本発明のようにオートゼロ区間のうちに第１１トランジスタＴＲ２５がターンオンされる場合、キャパシタＣ１に充電される電荷量を第２電荷量と称し、そのときバイアスノードＢＮの電圧レベルを第２レベルとする。
ハイレベルのオプション信号ＯＴＡ２＿ＯＵＴに応答して第１１トランジスタＴＲ２５がターンオンされると、オートゼロ区間のうちに第９トランジスタＴＲ２３のみ動作し、第１０トランジスタＴＲ２４は動作しない効果が現れる。よって、キャパシタＣ１には、第１電荷量より少ない第２電荷量の電荷が充電され、バイアスノードＢＮの電圧レベルは第１レベルより低い第２レベルに調節され得る。これにより、第１１トランジスタＴＲ２５は、オートゼロ区間のうちにバイアスノードＢＮの電圧レベルを第１レベルより低い第２レベルになるように調節することができる。
オートゼロ区間が終了すると（すなわち、オートゼロ信号ＡＺが非活性化されると）、オプション信号ＯＴＡ２＿ＯＰＴは非活性化され、第１１トランジスタＴＲ２５はターンオフされ得る。比較動作区間のうちに前述したように、電流源３２０はバイアスノードＢＮの電圧に基づいて電源電流ＩＳＳ２を生成することができる。第１レベルを有するバイアスノードＢＮの電圧に基づいて生成される電源電流ＩＳＳ２のレベル（以下、第３レベルと称する）と比べて、第２レベルを有するバイアスノードＢＮの電圧に基づいて生成される電源電流ＩＳＳ２のレベル（以下、第４レベルと称する）は小さくなることができる。
出力電流ＩＯＵＴのレベルは、第７トランジスタＴＲ２１を介して流れる入力電流ＩＩＮから電源電流ＩＳＳ２を引いた値として決定され得る（すなわち、ＩＯＵＴ＝ＩＩＮ－ＩＳＳ２）。したがって、電源電流ＩＳＳ２のレベルが第４レベルである場合、出力電流ＩＯＵＴのレベルは、電源電流ＩＳＳ２のレベルが第３レベルである場合に比べて大きくなり得る。言い換えれば、オートゼロ区間のうちにバイアスノードＢＮの電圧調節動作を通して、比較動作区間のうちに同じレベルの入力電流ＩＩＮに対して出力電流ＩＯＵＴのレベルが相対的に増加することができる。これにより、第２増幅器３００の動作がより速くなることができ、スルーレート(slew rate)が増加することができる。
一方、図６の電流源３２０は２つのトランジスタＴＲ２３、ＴＲ２４を含むと示されているが、本発明はこれに限定されず、電流源３２０は３つ以上のトランジスタを含み得る。そして、第１１トランジスタＴＲ２５は、電流源３２０が含むトランジスタと図６に示されたものとは異なるように連結されてもよい。
図７は、図４のＡＤＣ回路(アナログ－デジタル変換回路)１５０の動作を示すタイミング図の一例である。以下、図７と共に図６を参照して説明する。区間Ｔ０はオートゼロ区間に対応でき、区間Ｔ１～区間Ｔ２は、比較器１５１がピクセル信号ＰＩＸのリセット信号とランプ信号ＲＡＭＰとを比較する区間に対応することができ、区間Ｔ３～区間Ｔ４は、比較器１５１がピクセル信号ＰＩＸのイメージ信号とランプ信号ＲＡＭＰとを比較する区間に対応し得る。
区間Ｔ０では、オートゼロ信号ＡＺを活性化することができ、ハイレベルのオートゼロ信号ＡＺに応答して比較器１５１を初期化することができる。なお、図６を参照して説明したように、区間Ｔ０におけるオプション信号ＯＴＡ２＿ＯＰＴも活性化され得る。ハイレベルのオプション信号ＯＴＡ２＿ＯＰＴに応答して第２増幅器３００の第１１トランジスタＴＲ２５がターンオンされ、第１１トランジスタＴＲ２５がターンオフされる場合に比べて（または、第２増幅器３００が第１１トランジスタＴＲ２５を含んでいない場合と比較して）、第２増幅器３００のバイアスノードＢＮの電圧レベルは低くなり得る（例えば、第１レベルより低い第２レベルになり得る）。
区間Ｔ１では、ピクセル信号ＰＩＸのリセット信号に対するデジタル変換のためにランプ信号ＲＡＭＰにオフセットを加わえることができ、区間Ｔ２ではランプ信号ＲＡＭＰが減少することができる。区間Ｔ２において、ＡＤＣ回路１５０は判定を行い、第１出力信号ＯＴＡ１＿ＯＵＴの電圧レベルは減少することができ、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルは増加することができる。区間Ｔ３では、ピクセル信号ＰＩＸのイメージ信号に対するデジタル変換のためにランプ信号ＲＡＭＰに再びオフセットを加わえることができ、区間Ｔ４ではランプ信号ＲＡＭＰが減少することができる。区間Ｔ２と同様に、区間Ｔ４において、ＡＤＣ回路１５０は判定を行い、第１出力信号ＯＴＡ１＿ＯＵＴの電圧レベルは減少することができ、第２出力信号ＯＴＡ２＿ＯＵＴの電圧レベルは増加することができる。
図６を参照して説明したように、区間Ｔ０において第２増幅器３００のバイアスノードＢＮの電圧レベルが低下するにつれて、区間Ｔ１～区間Ｔ４における電源電流ＩＳＳ２のレベルが低下することにより、出力電流ＩＯＵＴのレベルが相対的に増加することができる。例えば、点線で示される第２出力信号ＯＴＡ２＿ＯＵＴは、出力電流ＩＯＵＴのレベルが第３レベルである場合に対応し、実線で示される第２出力信号ＯＴＡ２＿ＯＵＴは、出力電流ＩＯＵＴのレベルである第４レベルの場合に対応できる。出力電流ＩＯＵＴのレベルが増加するにつれて、第２増幅器３００の動作がより速くなり得るが、これは図７に点線で示される第２出力信号ＯＴＡ２＿ＯＵＴから実線で示される第２出力信号ＯＴＡ２＿ＯＵＴに向かう矢印として示される。これにより、区間Ｔ２および区間Ｔ４においてカウンタイネーブル信号ＣＮＴ＿ＥＮが活性化されているうちに第２増幅器３００の動作が行われることが保障され得る。
図８は、図４の第２増幅器１５１＿２の他の例を示す回路図である。第２増幅器３００ａは、複数のトランジスタＴＲ２１～ＴＲ２５、キャパシタＣ１、スイッチング回路３１０および電流源３２０を含み得る。例えば、第７トランジスタ、第１０トランジスタおよび第１１トランジスタＴＲ２１、ＴＲ２４、ＴＲ２５はＰＭＯＳトランジスタであり、第８トランジスタおよび第９トランジスタＴＲ２２、ＴＲ２３はＮＭＯＳトランジスタである。しかし、本発明はこれに限定されず、第７～第１１トランジスタＴＲ２１～ＴＲ２５は、図８に示されたものとは異なるタイプのトランジスタであってもよい。電流源３２０が１つのトランジスタＴＲ２３のみを含むことと、第１０トランジスタおよび第１１トランジスタＴＲ２４，ＴＲ２５の動作を除けば、第２増幅器３００ａの構成および動作は図６の第２アンプ（増幅器）３００の構成および動作と同じであるため、重複される説明は省略する。
第１１トランジスタＴＲ２５は、オプション信号ＯＴＡ２＿ＯＰＴに応答してターンオンまたはターンオフされる可能性があり、オプション信号ＯＴＡ２＿ＯＰＴはオートゼロ信号ＡＺと同じ特性を有する（すなわち、オートゼロ区間のうちハイレベルを有し、比較動作区間のうちにローレベルを有する）信号であり得る。オートゼロ区間のうちに第１１トランジスタＴＲ２５は、ハイレベルのオプション信号ＯＴＡ２＿ＯＰＴに応答してターンオフされてもよい。しかしながら、図６の第２増幅器３００とは異なり、オートゼロ区間のうちにキャパシタＣ１に充電される電荷量およびバイアスノードＢＮの電圧は調節されない。
代わりに、比較動作区間のうちにオプション信号ＯＴＡ２＿ＯＰＴがローレベルを有するにつれて、第１１トランジスタＴＲ２５はターンオンされ、第１出力信号ＯＴＡ１＿ＯＵＴに応答して動作する第１０トランジスタＴＲ２４を介して第３出力ノードＯＵＴ２１に第２入力電流ＩＩＮ２がさらに流れることができる。言い換えれば、第１１トランジスタＴＲ２５がターンオンされることにより第７トランジスタＴＲ２１を介して流れる第１入力電流ＩＩＮ１だけでなく、第１０トランジスタＴＲ２４を介して第３出力ノードＯＵＴ２１に第２入力電流ＩＩＮ２がさらに流れるようになり、出力電流ＩＯＵＴのレベルは増加することができる（つまり、ＩＯＵＴ＝ＩＩＮ－ＩＳＳ２では、ＩＳＳ２は変わらないが、ＩＩＮがＩＩＮ１＋ＩＩＮ２となってＩＯＵＴが増加する）。これにより、第２増幅器３００の動作がより速くなることができ、スルーレート(slew rate)が増加することができる。
図９は、図４の第２増幅器１５１＿２の他の例を示す回路図である。第２増幅器３００ｂは、複数のトランジスタＴＲ２１～ＴＲ２７、キャパシタＣ１、スイッチング回路３１０、電流源３２０を含み得る。例えば、第７トランジスタ、第１２トランジスタおよび第１３トランジスタＴＲ２１、ＴＲ２６、ＴＲ２７はＰＭＯＳトランジスタであり、第８～第１１トランジスタＴＲ２２～ＴＲ２５はＮＭＯＳトランジスタである。しかし、本発明はこれに限定されず、第７～第１３トランジスタＴＲ２１～ＴＲ２７は、図９に示されたものとは異なるタイプのトランジスタであり得る。図８と同様に、図６と重複すされる説明は省略する。
電流源３２０および第１１トランジスタＴＲ２５の動作は、図６の第２増幅器３００と同じであり、第１２トランジスタおよび第１３トランジスタＴＲ２６、ＴＲ２７の動作は、図８の第２増幅器３００ａと同じである。すなわち、第２増幅器３００ｂの場合、図６と同様に、オートゼロ区間のうち、ハイレベルのオプション信号ＯＴＡ２＿ＯＰＴに応答して第１１トランジスタＴＲ２５がターンオンされることにより、バイアスノードＢＮの電圧が低くなるように調節され、比較動作区間のうちに電源電流ＩＳＳ２のレベルが減少することができる。そして、図８と同様に、比較動作区間のうちにローレベルのオプション信号ＯＴＡ２＿ＯＰＴに応答して第１３トランジスタＴＲ２７がターンオンされることにより、第２入力電流ＩＩＮ２が第３出力ノードＯＵＴ２１にもっと多く流れることができる。
このように第１１トランジスタＴＲ２５の動作により電源電流ＩＳＳ２のレベルが減少し、第１３トランジスタＴＲ２７の動作により、第２入力電流ＩＩＮ２が第３出力ノードＯＵＴ２１にもっと多く流れることによって、出力電流ＩＯＵＴのレベルは増加することができる（すなわち、ＩＯＵＴ＝ＩＩＮ－ＩＳＳ２ではＩＳＳ２は減少し、ＩＩＮはＩＩＮ１＋ＩＩＮ２となってＩＯＵＴは増加する）。これによって、第２増幅器３００の動作がより速くなることができ、スルーレート(slew rate)が増加することができる。
一方、図９の電流源３２０は、２つのトランジスタＴＲ２３、ＴＲ２４を含むと示されているが、本発明はこれに限定されず、電流源３２０は３つ以上のトランジスタを含む可能性もある。そして、第１１トランジスタＴＲ２５は、電流源３２０が含むトランジスタと、図９に示されたものとは異なるように連結される可能性もある。
図１０は、本発明の実施形態による判定遅延を減少させるためのアナログ－デジタル変換回路(ＡＤＣ回路)の動作方法を示すフローチャートである。以下、図１０と共に、図４～図６を参照して説明する。
段階Ｓ１１０において、オートゼロ区間に第１増幅器２００および第２増幅器３００は、オートゼロ信号に応答して入力ノードおよび出力ノードの電圧レベルを等しく調節することができる。段階Ｓ１２０において、オートゼロ区間に第２増幅器３００は、オプション信号ＯＴＡ２＿ＯＰＴに応答してバイアスノードＢＮの電圧レベルを調節することができる。例えば、第２増幅器３００は、バイアスノードＢＮの電圧レベルを調節するためにオプション信号ＯＴＡ２＿ＯＰＴに応答して動作するトランジスタ（例えば、図６のＴＲ２５）を含み得る。
段階Ｓ１３０において、第１増幅器２００は、比較動作区間にピクセルアレイ１１０から出力されるピクセル信号ＰＩＸとランプ信号ＲＡＭＰとを比較して第１出力信号ＯＴＡ１＿ＯＵＴを生成することができる。具体的には、第１増幅器２００は、ピクセル信号ＰＩＸのリセット信号とランプ信号ＲＡＭＰとを比較し、ピクセル信号ＰＩＸのイメージ信号とランプ信号ＲＡＭＰとを比較して第１出力信号ＯＴＡ１＿ＯＵＴを生成することができる。段階Ｓ１４０において、第２増幅器３００は、比較動作区間に第１出力信号ＯＴＡ１＿ＯＵＴに基づいて第２出力信号ＯＴＡ２＿ＯＵＴを生成することができる。なお、段階Ｓ１２０で調節されたバイアスノードＢＮの電圧レベルに基づいて、第２出力信号ＯＴＡ２＿ＯＵＴに対応する出力電流ＩＯＵＴのレベルは増加することができる。
さらに、図８を参照して説明したように、本発明の実施形態によるＡＤＣ回路の動作方法は、比較動作区間にオプション信号ＯＴＡ２＿ＯＰＴに応答して第２増幅器（例えば、図８の３００ａ）の入力電流のレベルを増加させることによって（例えば、図８に示すように、第１入力電流ＩＩＮ１だけでなく第２入力電流ＩＩＮ２も流すことによって）、出力電流ＩＯＵＴのレベルを増加させる段階をさらに含む可能性もある。
上述した内容は、本発明を実施するための具体的な実施形態である。本発明は、上述した実施形態だけでなく、単純に設計変更または容易変更することができる実施形態も含む。また、本発明は、実施形態を用いて容易に変形して実施することができる技術も含む。したがって、本発明の範囲は、上述した実施形態に限定されてはならず、後述する特許請求の範囲だけでなく、本発明の特許請求の範囲と均等なものによって定められるべきである。
１００：イメージセンサ
１１０：ピクセルアレイ
１２０：ロードライバ
１３０：ランプ信号発生器
１４０：電圧バッファ
１５０：ＡＤＣ回路
１５１：比較器（コンパレータ）
１５１＿１：第１アンプ（第１増幅器）
１５１＿２：第２アンプ（第２増幅器）
１５２：カウンタ
１６０：タイミングコントローラ
１７０：バッファ

Claims (20)

  1. ピクセルアレイから出力されるピクセル信号をランプ信号と比較して第１出力信号を生成する第１増幅器と、
    前記第１出力信号に基づいて第２出力信号を生成する第２増幅器と、を備え、
    前記第２増幅器は、
    前記第１出力信号に応答して前記第２出力信号が出力される第１出力ノードに電源電圧を供給する第１トランジスタと、
    オートゼロ信号に応答してターンオンされ、バイアスノードを介してキャパシタに連結される第２トランジスタと、
    前記第１出力ノードを介して前記第１トランジスタに連結され、前記バイアスノードを介して前記キャパシタおよび前記第２トランジスタに連結され、前記キャパシタによって保持される前記バイアスノードの電圧レベルに基づいて電源電流を生成する電流源と、
    前記電流源に連結される第３トランジスタと、を有する、
    アナログ－デジタル変換回路。
  2. 前記第３トランジスタは、オプション信号に応答してターンオンされることによって前記バイアスノードの電圧レベルが低くなるように調節し、前記第２出力信号に対応する出力電流のレベルが増加するように調節する、
    請求項１に記載のアナログ－デジタル変換回路。
  3. 前記電流源は、前記第１トランジスタと連結される第４トランジスタ、および前記第４トランジスタと接地電圧端子と連結される第５トランジスタを含み、前記第３トランジスタは、前記第４トランジスタと前記第５トランジスタとの間に連結される、
    請求項２に記載のアナログ－デジタル変換回路。
  4. 前記オートゼロおよび前記オプション信号は、前記ピクセル信号と前記ランプ信号とを比較する前に活性化され、前記ピクセル信号と前記ランプ信号とを比較するうちに非活性化され、
    前記オートゼロ信号が活性化されるうちに前記第３トランジスタがターンオンされる場合、前記バイアスノードの第１電圧レベルは、前記オートゼロ信号が活性化されるうちに前記第３トランジスタがターンオフされる場合の前記バイアスノードの第３電圧レベルより低い、
    請求項３に記載のアナログ－デジタル変換回路。
  5. 前記第１電圧レベルを有する前記バイアスノードの電圧に基づいて生成される第１電源電流のレベルは、前記第２電圧レベルを有する前記バイアスノードの電圧に基づいて生成される第２電源電流のレベルより低く、
    前記第１電源電流に基づく前記出力電流のレベルは、前記第２電源電流に基づく前記出力電流のレベルよりも高い、
    請求項４に記載のアナログ－デジタル変換回路。
  6. 前記第１トランジスタはＰＭＯＳトランジスタであり、前記第２～第５トランジスタはＮＭＯＳトランジスタである、
    請求項３に記載のアナログ－デジタル変換回路。
  7. 前記第２増幅器は、
    前記第３トランジスタに連結され、前記第１出力信号に応答して前記第２出力信号が出力される前記第１出力ノードに前記電源電圧を供給する第４トランジスタと、をさらに有する、
    請求項１に記載のアナログ－デジタル変換回路。
  8. 前記第１トランジスタを介して第１入力電流が前記第１出力ノードに流れ、
    前記第３トランジスタは、オプション信号に応答してターンオンされることにより、前記第４トランジスタを介して第２入力電流が前記第１出力ノードにさらに流して前記第２出力信号に対応する出力電流のレベルが増加するように調節し、
    前記オートゼロおよび前記オプション信号は、前記ピクセル信号と前記ランプ信号とを比較する前に活性化され、前記ピクセル信号と前記ランプ信号とを比較するうちに非活性化される、
    請求項７に記載のアナログ－デジタル変換回路。
  9. 前記第１トランジスタ、前記第３トランジスタおよび前記第４トランジスタはＰＭＯＳトランジスタであり、前記第２トランジスタはＮＭＯＳトランジスタである、
    請求項７に記載のアナログ－デジタル変換回路。
  10. 前記第２増幅器は、
    前記第３トランジスタと連結され、前記第１出力信号に応答して前記第２出力信号が出力される前記第１出力ノードに前記電源電圧を供給する第４トランジスタと、
    前記電流源に連結される第５トランジスタと、をさらに有する、
    請求項１に記載のアナログ－デジタル変換回路。
  11. 出力信号を生成する回路であって、
    前記回路は、
    前記出力信号が出力される第１出力ノードに電源電圧を供給する第１トランジスタと、
    オートゼロ信号に応答してターンオンされ、バイアスノードを介してキャパシタに連結される第２トランジスタと、
    前記第１出力ノードを介して前記第１トランジスタに連結され、前記バイアスノードを介して前記キャパシタおよび前記第２トランジスタに連結され、前記キャパシタによって保持される前記バイアスノードの電圧レベルに基づいて電源電流を生成する電流源と、
    前記電流源に連結される第３トランジスタと、を備える、
    回路。
  12. 前記第３トランジスタは、オプション信号に応答してターンオンされることによって前記バイアスノードの電圧レベルが低くなるように調節し、前記出力信号に対応する出力電流のレベルが増加するように調節する、
    請求項１１に記載の回路。
  13. 前記電流源は、前記第１トランジスタと連結される第４トランジスタ、および前記第４トランジスタと接地電圧端子と連結される第５トランジスタとを含み、前記第３トランジスタは、前記第４トランジスタと前記第５トランジスタとの間に連結される、
    請求項１２に記載の回路。
  14. 前記オートゼロおよび前記オプション信号は、前記ピクセル信号と前記ランプ信号とを比較する前に活性化され、前記ピクセル信号と前記ランプ信号とを比較するうちに非活性化され、
    前記オートゼロ信号が活性化されるうちに前記第３トランジスタがターンオンされる場合、前記バイアスノードの第１電圧レベルは、前記オートゼロ信号が活性化されるうちに前記第３トランジスタがターンオフされる場合の前記バイアスノードの第２電圧レベルよりも低い、
    請求項１３に記載の回路。
  15. 前記第１電圧レベルを有する前記バイアスノードの電圧に基づいて生成される第１電源電流のレベルは、前記第２電圧レベルを有する前記バイアスノードの電圧に基づいて生成される第２電源電流のレベルより低く、
    前記第１電源電流に基づく前記出力電流のレベルは、前記第２電源電流に基づく前記出力電流のレベルよりも高い、
    請求項１４に記載の回路。
  16. 前記第１トランジスタはＰＭＯＳトランジスタであり、前記第２～第５トランジスタはＮＭＯＳトランジスタである、
    請求項１３に記載の回路。
  17. 前記第３トランジスタに連結され、前記出力信号が出力される前記第１出力ノードに前記電源電圧を供給する第４トランジスタと、をさらに備える、
    請求項１１に記載の回路。
  18. 第１増幅器および第２増幅器を含むアナログ－デジタル変換回路の動作方法であって、
    オートゼロ区間にオートゼロ信号に応答して、前記第１増幅器および前記第２増幅器の入力ノードおよび出力ノードの電圧レベルを等しく調節する段階と、
    前記オートゼロ区間にオプション信号に応答して前記第２増幅器のバイアスノードの電圧レベルを調節する段階と、
    前記第１増幅器が動作区間にピクセルアレイから出力されるピクセル信号とランプ信号とを比較して第１出力信号を生成する段階と、
    前記第２増幅器は、前記動作区間に前記第１出力信号に基づいて第２出力信号を生成する段階と、を備える、
    方法。
  19. 前記第２出力信号を生成する段階は、調節される前記第２増幅器の前記バイアスノードの電圧に基づいて、前記第２出力信号に対応する出力電流のレベルを増加させる段階と、を含む、
    請求項１８に記載の方法。
  20. 前記第２増幅器は、前記動作区間の前記オプション信号に応答して前記第１出力信号に基づく入力電流のレベルを増加させることによって、前記第２出力信号に対応する前記出力電流のレベルを増加させる段階と、をさらに備える、
    請求項１８に記載の方法。
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