KR20230071033A - 출력 전압 클리핑을 이용하는 아날로그 디지털 변환 회로 및 그것의 동작 방법 - Google Patents

Abstract

본 개시의 실시 예에 따른 회로는 제 1 전원 전압에 기반하여 동작하고, 제 1 동작 구간에 픽셀 어레이로부터 출력되는 픽셀 신호의 리셋 신호를 램프 신호와 비교하고, 제 2 동작 구간에 상기 픽셀 신호의 이미지 신호를 상기 램프 신호와 비교하여 제 1 출력 신호를 생성하는 제 1 증폭기, 상기 제 1 전원 전압에 기반하여 동작하고, 상기 제 1 출력 신호에 기반하여 제 2 출력 신호를 생성하는 제 2 증폭기, 및 제 2 전원 전압에 기반하여 동작하고, 상기 제 2 출력 신호의 펄스들을 카운트하고, 카운트한 결과를 디지털 신호로서 출력하는 카운터를 포함하되, 상기 제 1 전원 전압의 레벨은 상기 제 2 전원 전압의 레벨보다 크고, 상기 제 2 증폭기는 상기 제 2 출력 신호의 전압 레벨이 로우 레벨에서 상기 제 2 전원 전압의 레벨 이하까지만 증가하도록 조절한다.

Description

출력 전압 클리핑을 이용하는 아날로그 디지털 변환 회로 및 그것의 동작 방법{ANALOG TO DIGITAL CONVERTING CIRCUIT USING OUTPUT VOLTAGE CLIPPING AND OPERATION METHOD THEREOF}

본 개시는 아날로그 디지털 컨버터에 관한 것으로, 좀 더 상세하게는 출력 전압 클리핑을 이용하는 아날로그 디지털 변환 회로 및 그것의 동작 방법에 관한 것이다.

이미지 센서의 종류로서 CCD(Charge Coupled Device) 이미지 센서, CMOS(Complementary Metal-Oxide Semiconductor) 이미지 센서(CIS) 등이 있다. CMOS 이미지 센서는 CMOS 트랜지스터들로 구성되는 픽셀들을 포함하며, 각 픽셀에 포함된 광전 변환 소자를 이용하여 빛 에너지를 전기적 신호로 변환시킨다. CMOS 이미지 센서는 각 픽셀에서 발생된 전기적 신호를 이용하여 촬영 이미지에 관한 정보를 획득한다.

아날로그 디지털 컨버터(ADC; Analog-to-Digital Converter)는 픽셀에서 발생된 아날로그 입력 전압을 수신하여 이를 디지털 신호로 변환한다. 변환된 디지털 신호는 다른 장치들로 전송될 수 있다. ADC는 다양한 신호 처리 장치들에서 사용될 수 있다. 최근 신호 처리 장치들의 성능이 향상됨에 따라, 아날로그 신호에 대한 향상된 분해능이 요구된다. 이에 따라, 동일한 시간 내에 많은 신호를 처리하거나 각 신호에 대한 향상된 분해능을 제공할 수 있는 ADC가 사용되고 있으나, 소비 전력이 증가하는 문제점을 갖는다.

본 개시는 출력 전압 클리핑을 이용하여 감소된 소비 전력을 갖는 아날로그 디지털 변환 회로 및 그것의 동작 방법을 제공한다.

본 개시의 실시 예에 따른 회로는 제 1 전원 전압에 기반하여 동작하고, 제 1 동작 구간에 픽셀 어레이로부터 출력되는 픽셀 신호의 리셋 신호를 램프 신호와 비교하고, 제 2 동작 구간에 상기 픽셀 신호의 이미지 신호를 상기 램프 신호와 비교하여 제 1 출력 신호를 생성하는 제 1 증폭기, 상기 제 1 전원 전압에 기반하여 동작하고, 상기 제 1 출력 신호에 기반하여 제 2 출력 신호를 생성하는 제 2 증폭기, 및 제 2 전원 전압에 기반하여 동작하고, 상기 제 2 출력 신호의 펄스들을 카운트하고, 카운트한 결과를 디지털 신호로서 출력하는 카운터를 포함하되, 상기 제 1 전원 전압의 레벨은 상기 제 2 전원 전압의 레벨보다 크고, 상기 제 2 증폭기는 상기 제 2 출력 신호의 전압 레벨이 로우 레벨에서 상기 제 2 전원 전압의 레벨 이하까지만 증가하도록 조절한다.

본 개시의 실시 예에 따른 회로는 제 1 전원 전압에 기반하여 동작하고, 제 1 오토 제로 구간에 제 1 오토 제로 신호에 응답하여 입력 노드들 및 출력 노드들의 전압 레벨을 동일하게 조정하고, 제 1 동작 구간에 픽셀 어레이로부터 출력되는 픽셀 신호의 리셋 신호를 램프 신호와 비교하고, 제 2 동작 구간에 상기 픽셀 신호의 이미지 신호를 상기 램프 신호와 비교하여 제 1 출력 신호를 생성하는 제 1 증폭기, 상기 제 1 전원 전압에 기반하여 동작하고, 제 2 오토 제로 구간에 제 2 오토 제로 신호에 응답하여 커패시터에 전하를 충전시키고, 상기 제 1 출력 신호에 기반하여 제 2 출력 신호를 생성하는 제 2 증폭기, 및 제 2 전원 전압에 기반하여 동작하고, 상기 제 2 출력 신호의 펄스들을 카운트하고, 카운트한 결과를 디지털 신호로서 출력하는 카운터를 포함하되, 상기 제 1 전원 전압의 레벨은 상기 제 2 전원 전압의 레벨보다 크고, 상기 제 2 증폭기는 상기 제 2 출력 신호의 전압 레벨이 로우 레벨에서 상기 제 2 전원 전압의 레벨 이하까지만 증가하도록 조절하고, 상기 제 1 동작 구간 및 상기 제 2 동작 구간 중 적어도 하나의 동작 구간 동안, 상기 제 2 출력 신호는 상기 제 2 증폭기의 전원 전류를 제어하고, 그리고 상기 제 2 오토 제로 구간이 종료된 후 상기 제 1 동작 구간이 시작되기 전까지 상기 제 2 증폭기는 동작이 중단된다.

본 개시의 실시 예에 따른 회로는 제 1 전원 전압에 기반하여 동작하고, 동작 구간에 출력 신호를 생성하고, 상기 출력 신호가 출력되는 제 1 출력 노드에 전원 전압을 제공하는 제 1 트랜지스터, 전원 전압 단자 및 상기 제 1 트랜지스터 사이에 연결되고, 상기 전원 전압 단자 및 상기 제 1 트랜지스터 사이에 전압 강하를 발생시킴으로써 상기 출력 신호의 전압 레벨이 상기 제 1 전원 전압의 레벨보다 낮아지도록 조절하는 클리핑 회로, 및 상기 제 1 출력 노드를 통해 상기 제 1 트랜지스터와 연결되고, 전원 전류를 생성하는 전류 소스를 포함한다.

본 개시의 실시 예에 따른 아날로그 디지털 변환 회로의 동작 방법은 픽셀 어레이로부터 출력된 픽셀 신호와 램프 신호를 비교하여 제 1 출력 신호를 생성하는 단계, 상기 제 1 출력 신호에 기반하여 제 2 출력 신호를 생성하는 단계, 상기 제 2 출력 신호의 전압 레벨을 클리핑하는 단계, 및 상기 제 2 출력 신호의 펄스들을 카운트하고, 카운트한 결과를 디지털 신호로서 출력하는 단계를 포함한다.

본 개시의 실시 예에 따르면, 출력 전압 클리핑을 이용함으로써 아날로그 디지털 변환 회로의 소비 전력을 감소시킬 수 있다. 또한 본 개시의 실시 예에 따르면, 아날로그 디지털 변환 회로에서 카운터가 차지하는 면적이 감소할 수 있고, 비교 동작을 수행할 때 피크 전류의 값이 감소할 수 있다.

도 1은 본 개시의 실시 예에 따른 이미지 처리 블록의 구성의 예를 나타낸다.
도 2는 도 1의 이미지 센서의 구성의 예를 나타낸다.
도 3은 도 2의 픽셀 어레이의 픽셀 그룹들 중 어느 하나의 예를 나타내는 회로도이다.
도 4는 도 2의 아날로그 디지털 변환(ADC) 회로의 구성의 예를 나타낸다.
도 5는 도 4의 제 1 증폭기의 예를 나타내는 회로도이다.
도 6은 도 4의 제 2 증폭기의 예를 나타내는 회로도이다.
도 7은 도 4의 아날로그 디지털 변환(ADC) 회로의 동작을 나타내는 타이밍도의 예이다.
도 8은 도 6의 제 2 증폭기의 전원 전류를 나타내는 타이밍도의 예이다.
도 9a 내지 도 9i는 도 4의 제 2 증폭기의 다른 예를 나타내는 회로도이다.
도 10은 도 2의 아날로그 디지털 변환(ADC) 회로의 구성의 다른 예를 나타낸다.
도 11은 도 10의 제 2 증폭기의 예를 나타내는 회로도이다.
도 12는 본 개시의 실시 예에 따른 출력 전압 클리핑을 이용하는 아날로그 디지털 변환(ADC) 회로의 동작 방법을 나타내는 흐름도이다.

이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.

상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module), 블록(block), ~기(~or, ~er) 등의 용어들을 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(microelectromechanical system; MEMS), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.

도 1은 본 개시의 실시 예에 따른 이미지 처리 블록(10)의 구성의 예를 나타낸다. 이미지 처리 블록(10)은 스마트폰, 디지털 카메라, 랩톱, 데스크톱과 같은 다양한 전자 장치의 일부로서 구현될 수 있다. 이미지 처리 블록(10)은 렌즈(12), 이미지 센서(14), ISP 프론트 엔드 블록(Image Signal Processor front end block)(16), 및 이미지 신호 프로세서(18)를 포함할 수 있다.

빛은 촬영의 대상이 되는 객체, 풍경 등에 의해 반사될 수 있고, 렌즈(12)는 반사된 빛을 수신할 수 있다. 이미지 센서(14)는 렌즈(12)를 통해 수신되는 빛에 기반하여 전기 신호를 생성할 수 있다. 예를 들어, 이미지 센서(14)는 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서 등으로 구현될 수 있다. 예를 들어, 이미지 센서(14)는 듀얼 픽셀(dual pixel) 구조 또는 테트라셀(tetracell) 구조를 갖는 멀티 픽셀(multi pixel) 이미지 센서일 수 있다.

이미지 센서(14)는 픽셀 어레이를 포함할 수 있다. 픽셀 어레이의 픽셀들은 빛을 전기 신호로 변환하여 픽셀 값들을 생성할 수 있다. 나아가, 이미지 센서(14)는 픽셀 값들에 대해 상관 이중 샘플링(Correlation Double Sampling; CDS)을 수행하기 위한 아날로그 디지털 변환 회로(Analog-to-Digital Converting(ADC) Circuit)를 포함할 수 있다. 이미지 센서(14)의 구성은 도 2를 참조하여 더 상세히 설명된다.

ISP 프론트 엔드 블록(16)은 이미지 센서(14)로부터 출력된 전기 신호에 대해 전처리를 수행하여 이미지 신호 프로세서(18)가 처리하기에 적합한 형태로 가공할 수 있다.

이미지 신호 프로세서(18)는 ISP 프론트 엔드 블록(16)에 의해 가공된 전기 신호를 적절히 처리하여, 촬영된 객체, 풍경 등과 관련된 이미지 데이터를 생성할 수 있다. 이를 위해, 이미지 신호 프로세서(18)는 색 보정(color correction), 자동 백색 보정(auto white balance), 감마 보정(gamma correction), 색 포화 보정(color saturation correction), 불량 픽셀 보정(bad pixel correction), 색도 보정(hue correction)과 같은 다양한 처리를 수행할 수 있다.

도 1은 하나의 렌즈(12), 및 하나의 이미지 센서(14)를 나타낸다. 그러나, 다른 실시 예에서, 이미지 처리 블록(10)은 복수의 렌즈들, 복수의 이미지 센서들, 및 복수의 ISP 프론트 엔드 블록들을 포함할 수 있다. 이 경우, 복수의 렌즈들은 각각 서로 다른 화각을 가질 수 있다. 또한, 복수의 이미지 센서들은 상이한 기능들, 상이한 성능들, 및/또는 상이한 특성들을 가질 수 있고, 상이한 구성의 픽셀 어레이를 포함할 수 있다.

도 2는 도 1의 이미지 센서(14)의 구성의 예를 나타낸다. 이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(120), 램프 신호 생성기(130), 전압 버퍼(140), ADC 회로(150), 타이밍 컨트롤러(160), 및 버퍼(170)를 포함할 수 있다.

픽셀 어레이(110)는 행과 열을 따라 매트릭스 형태로 배치된 복수의 픽셀들을 포함할 수 있다. 복수의 픽셀들 각각은 광전 변환 소자를 포함할 수 있다. 예를 들어, 광전 변환 소자는 포토 다이오드, 포토 트랜지스터, 포토 게이트, 또는 핀드 포토 다이오드(pinned photodiode) 등을 포함할 수 있다.

픽셀 어레이(110)는 복수의 픽셀 그룹들(PG)을 포함할 수 있다. 각 픽셀 그룹(PG)은 둘 또는 그 이상의 복수의 픽셀들을 포함할 수 있다. 픽셀 그룹을 구성하는 복수의 픽셀들은 하나의 플로팅 확산 영역(floating diffusion region) 또는 복수의 플로팅 확산 영역들을 공유할 수 있다. 도 2의 픽셀 어레이(110)는 4개의 행들과 4개의 열들(즉, 4Ⅹ4)의 픽셀 그룹들(PG)을 포함하는 것으로 도시되었으나, 본 개시는 이에 한정되지 않는다.

픽셀 그룹(PG)은 동일한 컬러의 픽셀들을 포함할 수 있다. 예를 들어, 픽셀 그룹(PG)은 붉은 스펙트럼 영역의 빛을 전기 신호로 변환시키는 레드 픽셀, 녹색 스펙트럼 영역의 빛을 전기 신호로 변환시키는 그린 픽셀, 또는 파란 스펙트럼 영역의 빛을 전기 신호로 변환시키는 블루 픽셀을 포함할 수 있다. 예를 들어, 픽셀 어레이(110)를 구성하는 픽셀들은 테트라-베이어 패턴(Tetra-Bayer Pattern) 형태로 배치될 수 있다.

픽셀 어레이(110)의 복수의 픽셀들 각각은 외부로부터 수광된 빛의 강도 또는 빛의 양에 따라 컬럼 라인(CL1~CL4)을 따라 픽셀 신호를 출력할 수 있다. 예를 들어, 픽셀 신호는 외부로부터 수광된 빛의 강도 또는 빛의 양에 대응하는 아날로그 신호일 수 있다. 픽셀 신호는 전압 버퍼(예를 들어, 소스 팔로워)를 통과하여 컬럼 라인들(CL1~CL4)을 통해 ADC 회로(150)로 제공될 수 있다.

로우 드라이버(120)는 픽셀 어레이(110)의 행을 선택하고 구동할 수 있다. 로우 드라이버(120)는 타이밍 컨트롤러(160)에 의해 생성된 어드레스 및/또는 제어 신호를 디코딩하여, 픽셀 어레이(110)의 행을 선택하고 구동하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 신호들은 픽셀을 선택하기 위한 신호 또는 플로팅 확산 영역을 리셋하기 위한 신호 등을 포함할 수 있다.

램프 신호 생성기(130)는 타이밍 컨트롤러(160)의 제어 하에 램프 신호(RAMP)를 생성할 수 있다. 예를 들어, 램프 신호 생성기(130)는 램프 인에이블 신호와 같은 제어 신호 하에 동작할 수 있다. 램프 인에이블 신호가 활성화되면, 램프 신호 생성기(130)는 미리 정해진 값(예를 들어, 시작 레벨, 종료 레벨, 기울기 등)에 따라 램프 신호(RAMP)를 생성할 수 있다. 다시 말해, 램프 신호(RAMP)는 특정 시간 동안 미리 정해진 기울기에 따라 증가 또는 감소하는 신호일 수 있다. 램프 신호(RAMP)는 전압 버퍼(140)를 통과하여 ADC 회로(150)로 제공될 수 있다.

ADC 회로(150)는 픽셀 어레이(110)의 복수의 픽셀들로부터 컬럼 라인들(CL1~CL4)을 통해 픽셀 신호를 수신할 수 있고, 램프 신호 생성기(130)로부터 전압 버퍼(140)를 통해 램프 신호(RAMP)를 수신할 수 있다. ADC 회로(150)는 수신된 픽셀 신호에 대하여 리셋 신호 및 이미지 신호를 획득하고, 그 차이를 유효한 신호 성분으로 추출하는 상관 이중 샘플링(CDS) 기법에 기반하여 동작할 수 있다. ADC 회로(150)는 복수의 비교기들(COMP) 및 카운터들(CNT)을 포함할 수 있다.

구체적으로, 비교기들(COMP)은 픽셀 신호의 리셋 신호와 램프 신호(RAMP)를 비교하고, 픽셀 신호의 이미지 신호와 램프 신호(RAMP)를 비교하여 상관 이중 샘플링(CDS)을 수행할 수 있다. 카운터들(CNT)은 상관 이중 샘플링이 수행된 신호의 펄스들을 카운팅하여 디지털 신호로서 출력할 수 있다. 또한, 본 개시의 ADC 회로(150)는 출력 전압 클리핑, 오토 제로 구간 최적화, 및/또는 출력 피드백을 이용하여 전력 소모를 줄일 수 있도록 구현될 수 있다. 예를 들어, 비교기들(COMP)은 출력 전압 클리핑을 수행하기 위한 클리핑 회로들을 포함할 수 있다. 도 2의 ADC 회로(150)는 4개의 비교기들(COMP) 및 4개의 카운터들(CNT)을 포함하는 것으로 도시되어 있으나, 본 개시는 이에 한정되지 않는다.

타이밍 컨트롤러(160)는 로우 드라이버(120), 램프 신호 생성기(130), 및 ADC 회로(150) 각각의 동작 및/또는 타이밍을 제어하기 위한 제어 신호 및/또는 클럭을 생성할 수 있다.

버퍼(170)는 메모리들(MEM) 및 감지 증폭기(SA)를 포함할 수 있다. 메모리들(MEM)은 ADC 회로(150)의 대응하는 카운터들(CNT)로부터 출력된 디지털 신호를 저장할 수 있다. 감지 증폭기(SA)는 저장된 디지털 신호를 감지 및 증폭할 수 있다. 감지 증폭기(SA)는 증폭된 디지털 신호를 이미지 데이터(IDAT)로서 출력할 수 있고, 이미지 데이터(IDAT)는 도 1의 ISP 프론트 엔드 블록(16)으로 전송될 수 있다.

도 3은 도 2의 픽셀 어레이(110)의 픽셀 그룹(PG)들 중 어느 하나의 예를 나타내는 회로도이다. 예를 들어, 픽셀 그룹(PG)은 픽셀들(PX1 내지 PX4), 광전 변환 소자들(PD1 내지 PD4), 전송 트랜지스터들(Tx1 내지 Tx4), 리셋 트랜지스터(RST), 듀얼 컨버전 트랜지스터(DC), 구동 트랜지스터(Dx), 및 선택 트랜지스터(SEL)를 포함할 수 있다. 도 3의 픽셀 그룹(PG)은 4개의 픽셀들(PX1 내지 PX4)이 각각 광전 변환 소자들(PD1 내지 PD4)을 포함하는 테트라셀 구조를 갖는 것으로 도시되었으나, 본 개시는 이에 한정되지 않으며 픽셀 그룹(PG)은 다른 다양한 구조를 갖도록 구현될 수 있다.

제 1 픽셀(PX1)은 제 1 광전 변환 소자(PD1) 및 제 1 전송 트랜지스터(Tx1)를 포함할 수 있고, 다른 픽셀들(PX2, PX3, PX4)도 유사한 구성 요소들을 각각 포함할 수 있다. 픽셀들(PX1 내지 PX4) 각각은 리셋 트랜지스터(RST), 듀얼 컨버전 트랜지스터(DC), 구동 트랜지스터(Dx), 및 선택 트랜지스터(SEL)를 공유할 수 있다. 또한, 픽셀들(PX1 내지 PX4) 각각은 제 1 플로팅 확산 영역(FD1)을 공유할 수 있다.

제 1 플로팅 확산 영역(FD1) 또는 제 2 플로팅 확산 영역(FD2)은 입사한 빛의 양에 대응하는 전하들을 축적할 수 있다. 전송 신호들(VT1 내지 VT4)에 의해 전송 트랜지스터들(Tx1 내지 Tx4)이 각각 턴-온되는 동안, 제 1 플로팅 확산 영역(FD1) 또는 제 2 플로팅 확산 영역(FD2)은 광전 변환 소자들(PD1 내지 PD4)로부터 전하들을 제공 받아 축적할 수 있다. 제 1 플로팅 확산 영역(FD1)은 소스 팔로워 증폭기로서 구동되는 구동 트랜지스터(Dx)의 게이트 단과 연결될 수 있으므로, 제 1 플로팅 확산 영역(FD1)에 축적된 전하들에 대응하는 전압이 형성될 수 있다. 예를 들어, 제 1 플로팅 확산 영역(FD1)의 정전 용량은 제 1 커패시턴스(CFD1)로 나타낼 수 있다.

듀얼 컨버전 트랜지스터(DC)는 듀얼 컨버전 신호(VDC)에 의해 구동될 수 있다. 듀얼 컨버전 트랜지스터(DC)가 턴-오프되는 경우 제 1 플로팅 확산 영역(FD1)의 정전 용량은 제 1 커패시턴스(CFD1)에 대응할 수 있다. 일반적인 환경에서 제 1 플로팅 확산 영역(FD1)은 쉽게 포화되지 않으므로, 제 1 플로팅 확산 영역(FD1)의 정전 용량(즉, CFD1)을 늘릴 필요성은 요구되지 않을 수 있고, 듀얼 컨버전 트랜지스터(DC)는 턴-오프될 수 있다.

그러나, 고조도 환경에서 제 1 플로팅 확산 영역(FD1)은 쉽게 포화될 수 있다. 이와 같은 포화를 방지하기 위해 듀얼 컨버전 트랜지스터(DC)는 턴-온될 수 있고, 제 1 플로팅 확산 영역(FD1)은 제 2 플로팅 확산 영역(FD2)과 전기적으로 연결될 수 있으며, 플로팅 확산 영역들(FD1, FD2)의 정전 용량은 제 1 커패시턴스(CFD1)와 제 2 커패시턴스(CFD2)의 합으로 확장될 수 있다.

전송 트랜지스터들(Tx1 내지 Tx4)은 각각 전송 신호들(VT1 내지 VT4)에 의해 구동될 수 있고, 광전 변환 소자들(PD1 내지 PD4)에 의해 생성된 전하들을 제 1 플로팅 확산 영역(FD1) 또는 제 2 플로팅 확산 영역(FD2)으로 전송할 수 있다. 예를 들어, 전송 트랜지스터들(Tx1 내지 Tx4)의 한쪽 단들은 광전 변환 소자들(PD1 내지 PD4)에 각각 연결될 수 있고, 다른 한쪽 단들은 제 1 플로팅 확산 영역(FD1)에 연결될 수 있다.

리셋 트랜지스터(RST)는 리셋 신호(VRST)에 의해 구동될 수 있고, 제 1 플로팅 확산 영역(FD1) 또는 제 2 플로팅 확산 영역(FD2)에 전원 전압(VDD)을 제공할 수 있다. 이로써, 제 1 플로팅 확산 영역(FD1) 또는 제 2 확장된 플로팅 확산 영역(FD2)에 축적된 전하들은 전원 전압(VDD) 단으로 이동할 수 있고, 제 1 플로팅 확산 영역(FD1) 또는 제 2 플로팅 확산 영역(FD2)의 전압은 리셋될 수 있다.

구동 트랜지스터(Dx)는 제 1 플로팅 확산 영역(FD1) 또는 제 2 플로팅 확산 영역(FD2)의 전압을 증폭하여 픽셀 신호(PIX)를 생성할 수 있다. 선택 트랜지스터(SEL)는 선택 신호(VSEL)에 의해 구동될 수 있고, 행 단위로 읽어낼 픽셀을 선택할 수 있다. 선택 트랜지스터(SEL)가 턴-온되는 경우, 픽셀 신호(PIX)는 컬럼 라인(CL)을 통해 도 2의 ADC 회로(150)로 출력될 수 있다.

도 4는 도 2의 아날로그 디지털 변환(ADC) 회로(150)의 구성의 예를 나타낸다. ADC 회로(150)는 비교기(151) 및 카운터(152)를 포함할 수 있다. ADC 회로(150)는 픽셀 어레이(110)로부터 출력되는 아날로그 신호인 픽셀 신호(PIX)를 디지털 신호(DS)로 변환하여 출력할 수 있다. 명확한 설명과 도면의 간결화를 위해, 도 4의 픽셀 어레이(110)는 하나의 픽셀에 대해서만 도시되었으며, 픽셀 어레이(110)의 구성 및 기능은 도 3을 참조하여 설명한 바와 같다. 또한, ADC 회로(150)는 복수의 비교기들 및 카운터들을 포함할 수 있으나, 명확한 설명을 위해 도 4에는 하나의 비교기(151)와 하나의 카운터(152)를 나타내기로 한다.

구체적으로, 도 2를 참조하여 설명한 바와 같이, 비교기(151)는 픽셀 신호의 리셋 신호와 램프 신호(RAMP)를 비교하고, 픽셀 신호의 이미지 신호와 램프 신호(RAMP)를 비교하여 상관 이중 샘플링(CDS)을 수행할 수 있고, 카운터(152)는 상관 이중 샘플링이 수행된 신호의 펄스들을 카운팅하여 디지털 신호로서 출력할 수 있다. 이하 도 4와 함께, 도 2 및 도 3을 참조하여 설명한다.

예를 들어, 비교기(151)는 2개의 증폭기들(제 1 증폭기(151_1) 및 제 2 증폭기(151_2))을 포함하는 2단(two-stage) 구조를 가질 수 있고, 제 1 증폭기(151_1) 및 제 2 증폭기(151_2)는 연산 전달 컨덕턴스 증폭기(Operational Transconductance Amplifier; OTA)로서 구현될 수 있으나, 본 개시는 이에 한정되지 않는다. 예를 들어, 비교기(151)는 더 많은 수의 증폭기들을 포함하는 구조를 가질 수도 있다. 제 1 증폭기(151_1) 및 제 2 증폭기(151_2)는 아날로그 입력 전압(VDDA)에 기반하여 동작할 수 있다.

제 1 증폭기(151_1)는 픽셀 어레이(110)로부터 컬럼 라인(CL)을 통해 픽셀 신호(PIX)를 수신할 수 있고, 램프 신호 생성기(130)로부터 전압 버퍼(140)를 통해 램프 신호(RAMP)를 수신할 수 있다. 제 1 증폭기(151_1)는 수신한 신호들에 기반하여 제 1 출력 신호(OTA1_OUT)를 출력할 수 있다. 예를 들어, 제 1 증폭기(151_1)는 램프 신호(RAMP)의 레벨이 픽셀 신호(PIX)의 레벨보다 높은 구간 동안, 하이 레벨을 갖는 제 1 출력 신호(OTA1_OUT)를 출력할 수 있고, 램프 신호(RAMP)의 레벨이 픽셀 신호(PIX)의 레벨보다 낮은 구간 동안, 로우 레벨을 갖는 제 1 출력 신호(OTA1_OUT)를 출력할 수 있다. 또한 상술한 제 1 증폭기(151_1)의 비교 동작은 픽셀 신호(PIX)의 리셋 신호와 램프 신호(RAMP) 사이, 및 픽셀 신호(PIX)의 이미지 신호와 램프 신호(RAMP) 사이에 대해 모두 수행될 수 있다.

제 2 증폭기(151_2)는 제 1 출력 신호(OTA1_OUT)을 증폭하여 비교 신호인 제 2 출력 신호(OTA2_OUT)를 출력할 수 있다. 예를 들어, 제 2 출력 신호(OTA2_OUT)는 제 1 출력 신호(OTA1_OUT)가 반전된 신호일 수 있다. 다시 말해 제 2 증폭기(151_2)는, 제 1 출력 신호(OTA1_OUT)가 하이 레벨을 갖는 동안 로우 레벨을 갖는 제 2 출력 신호(OTA2_OUT)를 출력하고, 제 1 출력 신호(OTA1_OUT)가 로우 레벨을 갖는 동안 하이 레벨을 갖는 제 2 출력 신호(OTA2_OUT)를 출력하도록 구현될 수 있다. 일반적으로, 제 2 출력 신호(OTA2_OUT)의 전압 레벨은 아날로그 입력 전압(VDDA)의 레벨까지 도달할 수 있다.

이하의 설명에서, 비교기(151)가 비교 동작을 수행하여, 제 1 출력 신호(OTA1_OUT) 또는 제 2 출력 신호(OTA2_OUT)의 전압 레벨이 하이 레벨에서 로우 레벨로 바뀌는 것, 또는 로우 레벨에서 하이 레벨로 바뀌는 것을 ADC 회로(150)의 판단(decision)이라고 지칭하기로 한다. 다시 말해, “회로(150)의 판단이 끝난 후”라는 것은 “제 1 출력 신호(OTA1_OUT) 또는 제 2 출력 신호(OTA2_OUT)의 전압 레벨이 하이 레벨에서 로우 레벨로 바뀐 후, 또는 로우 레벨에서 하이 레벨로 바뀐 후”를 의미할 수 있다. 비교기(151)는 비교 동작이 수행되기 이전의 오토 제로(auto-zero) 구간에 오토 제로 신호에 응답하여 초기화될 수 있고, 비교 동작을 다시 수행할 수 있다.

카운터(152)는 타이밍 컨트롤러(160)의 제어 하에 동작할 수 있으며, 대응하는 제 2 출력 신호(OTA2_OUT)의 펄스들을 카운팅하여 디지털 신호(DS)로서 출력할 수 있다. 예를 들어, 카운터(152)는 카운터 클럭 신호(CNT_CLK) 및 카운터(152)의 내부 비트를 반전시키는 반전 신호(CONV) 등과 같은 제어 신호 하에 동작할 수 있다. 또한, 카운터(152)는 디지털 입력 전압(VDDD)에 기반하여 동작할 수 있다.

예를 들어, 카운터(152)는 업/다운 카운터(Up/Down Counter) 및 비트-와이즈 카운터(Bit-wise Inversion Counter) 등을 포함할 수 있다. 비트-와이즈 카운터는 업/다운 카운터와 비슷한 동작을 수행할 수 있다. 예를 들어, 비트-와이즈 카운터는 업 카운트만 수행하는 기능과, 특정 신호가 들어오면 카운터 내부의 모든 비트를 반전하여 1의 보수(1's complement)로 만드는 기능을 수행할 수 있다. 비트-와이즈 카운터는 리셋 카운트(reset count)를 수행한 후 그 결과를 반전하여 1의 보수(즉, 음수) 값으로 변환할 수 있다.

한편, 디지털 입력 전압(VDDD)에 기반하여 동작하는 카운터(152)가 아날로그 입력 전압(VDDA)에 기반하여 동작하는 제 2 증폭기(151_2)로부터 출력된 제 2 출력 신호(OTA2_OUT)의 펄스들을 카운팅하기 위해, 제 2 출력 신호(OTA2_OUT)의 전압 레벨은 디지털 입력 전압(VDDD)의 레벨 이내로 조절되어야 한다. 일반적으로 아날로그 입력 전압(VDDA)의 레벨이 디지털 입력 전압(VDDD)의 레벨보다 높게 설정되기 때문에, 카운터(152)는 아날로그 입력 전압(VDDA)의 레벨까지 도달한 제 2 출력 신호(OTA2_OUT)의 전압 레벨을 디지털 입력 전압(VDDD)의 레벨로 낮추기 위한 구성 요소(예를 들어, 레벨 다운 시프터)를 포함하도록 구현되어야 한다.

그러나 이 경우, 제 2 출력 신호(OTA2_OUT)의 전압 레벨 변환을 위한 구성 요소를 포함함으로써 카운터(152)가 차지하는 면적이 증가하고, ADC 회로(150)의 기생 커패시턴스가 증가하는 등의 문제가 발생할 수 있다.

상술한 문제를 해결하기 위해, 본 개시의 제 2 증폭기(151_2)는 ADC 회로(150)의 판단이 이루어질 때 제 2 출력 신호(OTA2_OUT)의 전압 레벨이 로우 레벨에서 아날로그 입력 전압(VDDA)의 레벨까지 증가하는 대신, 디지털 입력 전압(VDDD)의 레벨 이하까지만 증가할 수 있도록, 제 2 출력 신호(OTA2_OUT)에 대해 클리핑을 수행할 수 있다. 이와 같은 출력 전압 클리핑 동작을 수행하기 위해, 제 2 증폭기(151_2)는 클리핑 회로를 포함할 수 있다.

제 2 증폭기(151_2)의 출력 전압 클리핑 동작을 통해, 제 2 출력 신호(OTA2_OUT)의 전압 레벨 변환을 위한 별도의 구성 요소(예를 들어, 레벨 다운 시프터)가 요구되지 않을 수 있다. 따라서, 카운터(152)가 차지하는 면적이 감소할 수 있고, ADC 회로(150)의 기생 커패시턴스도 감소할 수 있다. 또한, 제 2 출력 신호(OTA2_OUT)의 펄스들이 카운팅되지 못하는 현상도 방지할 수 있고, ADC 회로(150)의 소비 전력도 감소할 수 있다. 본 개시의 실시 예에 따른 제 2 증폭기(151_2)의 출력 전압 클리핑 동작은 이하에서 도 6을 참조하여 더 상세히 설명된다.

도 5는 도 4의 제 1 증폭기(151_1)의 예를 나타내는 회로도이다. 제 1 증폭기(200)는 복수의 트랜지스터들(TR11~TR16), 복수의 스위치들(SW1, SW2), 및 제 1 전류 소스(210)를 포함할 수 있다. 예를 들어, 제 1 트랜지스터(TR11), 제 2 트랜지스터(TR12), 제 5 트랜지스터(TR15), 및 제 6 트랜지스터(TR16)는 NMOS 트랜지스터일 수 있고, 제 3 트랜지스터(TR13) 및 제 4 트랜지스터(TR14)는 PMOS 트랜지스터일 수 있다. 그러나, 본 개시는 이에 한정되지 않으며 제 1 내지 제 6 트랜지스터(TR11~TR16)는 도 5에 나타난 것과 다른 종류의 트랜지스터일 수 있다.

도 5를 참조하면, 제 1 트랜지스터(TR11)의 게이트 단자로는 램프 신호(RAMP)가 입력될 수 있고, 제 2 트랜지스터(TR12)의 게이트 단자로는 픽셀 신호(PIX)가 입력될 수 있다. 제 1 및 제 2 트랜지스터(TR11, TR12)의 소스 단자는 제 1 전류 소스(210)와 공통 노드(COMM)에서 연결될 수 있다. 예를 들어, 제 3 및 제 4 트랜지스터(TR13, TR14)는 전류 미러(current mirror) 형태로 접속될 수 있다. 제 1 및 제 2 트랜지스터(TR11, TR12)에 흐르는 전류의 합은 제 1 전원 전류(ISS1)와 같을 수 있다.

제 3 트랜지스터(TR13)의 게이트 단자와 드레인 단자, 및 제 1 트랜지스터(TR11)의 드레인 단자는 제 2 출력 노드(OUT12)에 공통으로 연결될 수 있고, 제 4 트랜지스터(TR14)의 드레인 단자 및 제 2 트랜지스터(TR12)의 드레인 단자는 제 1 출력 노드(OUT11)에 공통으로 연결될 수 있다. 제 5 트랜지스터(TR15)는 제 1 및 제 2 출력 노드(OUT11, OUT12) 사이에 연결될 수 있다. 예를 들어, 제 5 트랜지스터(TR15)는 제 1 출력 노드(OUT11)로부터 출력되는 신호의 전압 레벨을 제한할 수 있다.

제 1 출력 노드(OUT11)로부터 제 1 출력 신호(OTA1_OUT)가 출력될 수 있고, 제 2 출력 노드(OUT12)로부터 반전된 제 1 출력 신호(OTA1_OUT`)가 출력될 수 있다. 예를 들어, 제 1 출력 신호(OTA1_OUT)는 램프 신호(RAMP)의 레벨이 픽셀 신호(PIX)의 레벨보다 높은 구간 동안 하이 레벨을 가질 수 있고, 램프 신호(RAMP)의 레벨이 픽셀 신호(PIX)의 레벨보다 낮은 구간 동안 로우 레벨을 가질 수 있다. 제 1 출력 신호(OTA1_OUT)는 도 4의 제 2 증폭기(151_2)로 제공될 수 있다.

제 1 전류 소스(210)는 제 6 트랜지스터(TR16)를 포함할 수 있다. 제 6 트랜지스터(TR16)는 접지 전압(VSS)에 연결될 수 있고, 제 1 바이어스 신호(BIAS1)에 기반하여 제 1 전원 전류(ISS1)를 생성할 수 있다.

한편 오토 제로 구간 동안, 오토 제로 신호(AZ)에 응답하여 스위치들(SW1, SW2)이 턴-온될 수 있다. 스위치들(SW1, SW2)이 턴-온되면, 제 2 입력 노드(IN12)와 제 1 출력 노드(OUT11)가 서로 연결되고, 제 1 입력 노드(IN11)와 제 2 출력 노드(OUT12)가 서로 연결될 수 있다. 따라서, 오토 제로 구간 동안 제 1 입력 노드(IN11), 제 2 입력 노드(IN12), 제 1 출력 노드(OUT11), 및 제 2 출력 노드(OUT12)의 레벨들이 서로 동일해질 수 있다.

도 6은 도 4의 제 2 증폭기(151_2)의 예를 나타내는 회로도이다. 제 2 증폭기(300)는 복수의 트랜지스터들(TR21~TR25), 커패시터(C1), 스위칭 회로(310), 전류 소스(320), 및 클리핑 회로(330)를 포함할 수 있다. 예를 들어, 제 7 트랜지스터(TR21)는 PMOS 트랜지스터일 수 있고, 제 8 내지 제 11 트랜지스터(TR22~TR25)는 NMOS 트랜지스터일 수 있다. 그러나, 본 개시는 이에 한정되지 않으며 제 7 내지 제 11 트랜지스터(TR21~TR25)는 도 6에 나타난 것과 다른 종류의 트랜지스터일 수 있다.

제 7 트랜지스터(TR21)는 입력으로서 도 4의 제 1 증폭기(151_1)로부터 제 1 출력 신호(OTA1_OUT)를 수신할 수 있고, 제 1 출력 신호(OTA1_OUT)에 응답하여 동작할 수 있다. 예를 들어, 제 2 증폭기(300)는 반전 증폭기로서 동작할 수 있다. 구체적으로, 제 1 출력 신호(OTA1_OUT)의 전압 레벨이 하이 레벨인 경우, 제 7 트랜지스터(TR21)는 턴-오프될 수 있고, 제 3 출력 노드(OUT21)로 전류가 흐르지 않음으로써 제 2 출력 신호(OTA2_OUT)의 전압 레벨은 로우 레벨이 될 수 있다. 반대로, 제 1 출력 신호(OTA1_OUT)의 전압 레벨이 로우 레벨인 경우, 제 7 트랜지스터(TR21)는 턴-온될 수 있고, 제 3 출력 노드(OUT21)로 전류가 흐름으로써 제 2 출력 신호(OTA2_OUT)의 전압 레벨은 증가할 수 있다. 일반적으로 제 2 출력 신호(OTA2_OUT)의 전압 레벨은 아날로그 입력 전압(VDDA)의 레벨까지 도달할 수 있으나, 본 개시의 제 2 출력 신호(OTA2_OUT)는 클리핑 회로(330)의 동작에 의해 디지털 입력 전압(VDDD)의 레벨 이하까지만 증가하도록 구현될 수 있다.

스위칭 회로(310)는 제 3 출력 노드(OUT21)와 바이어스 노드(BN) 사이에 연결되는 제 8 트랜지스터(TR22)를 포함할 수 있다. 오토 제로 구간 동안 제 8 트랜지스터(TR22)는 오토 제로 신호(AZ)에 응답하여 동작할 수 있고, 활성화된 오토 제로 신호(AZ)에 응답하여 턴-온될 수 있다. 제 8 트랜지스터(TR22)가 턴-온되면 바이어스 노드(BN)의 전압 레벨은 제 3 출력 노드(OUT21)의 전압 레벨과 같아질 수 있고, 바이어스 노드(BN)와 연결된 커패시터(C1)에 전하가 충전될 수 있다.

반면, 도 4의 ADC 회로(150)가 비교 동작을 수행하는 동안 오토 제로 신호(AZ)가 비활성화되어 제 8 트랜지스터(TR22)가 턴-오프되면, 제 3 출력 노드(OUT21)의 전압 레벨과 같아진 바이어스 노드(BN)의 전압 레벨은 커패시터(C1)에 의해 유지될 수 있고, 이에 따라 전류 소스(320)가 동작할 수 있다.

전류 소스(320)는 제 3 출력 노드(OUT21)에 연결되는 제 9 트랜지스터(TR23)를 포함할 수 있다. 제 9 트랜지스터(TR23)는 바이어스 노드(BN)의 전압, 즉 커패시터(C1)의 일 단의 전압에 기반하여 전원 전류(ISS2)를 생성할 수 있다.

클리핑 회로(330)는 전원 전압(VDDA)과 제 7 트랜지스터(TR21) 사이에 연결되는 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)를 포함할 수 있다. 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25) 각각의 게이트 단자와 드레인 단자는 서로 연결될 수 있다. 다시 말해, 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)는 다이오드-결합(diode-connected)된 트랜지스터들일 수 있다. 이와 같이 다이오드-연결된 트랜지스터는 저항처럼 동작할 수 있다.

즉, 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)는 전압 강하를 발생시킴으로써 제 2 출력 신호(OTA2_OUT)의 전압 레벨이 아날로그 입력 전압(VDDA)의 레벨보다 낮아지도록 클리핑할 수 있다. 클리핑 회로(330)는 제 2 출력 신호(OTA2_OUT)에 대해 클리핑 동작을 수행하여, 제 2 출력 신호(OTA2_OUT)의 전압 레벨이 로우 레벨에서 디지털 입력 전압(VDDD)의 레벨 이하까지만 증가하도록 조절할 수 있다. 그 후, 제 2 출력 신호(OTA2_OUT)는 카운터(152)로 제공될 수 있다.

비록 도 6에서 클리핑 회로(330)는 2개의 다이오드-연결된 트랜지스터들(TR24, TR25)을 포함하는 것으로 도시되었으나, 본 개시는 이에 한정되지 않으며, 클리핑 회로(330)는 도 6에 나타난 것과 다른 수의 다이오드-결합된 트랜지스터들을 포함할 수도 있다. 또한, 클리핑 회로(330)는 도 6에 나타난 것과 다르게 PMOS 트랜지스터들을 포함할 수도 있고(예를 들어, 도 9b), 저항을 포함할 수도 있고(예를 들어, 도 9g), 트랜지스터와 연결된 스위치를 더 포함할 수도 있다(예를 들어, 도 9c 내지 도 9f). 나아가, 클리핑 회로(330)는 제 7 트랜지스터(TR21)와 전원 전압(VDDA) 사이가 아닌, 제 7 트랜지스터(TR21)와 제 3 출력 노드(OUT21) 사이에 연결될 수도 있으며, 다른 곳에 연결될 수도 있다(예를 들어, 도 9h 내지 도 9i).

도 7은 도 4의 아날로그 디지털 변환(ADC) 회로(150)의 동작을 나타내는 타이밍도의 예이다. 이하 도 7과 함께, 도 6을 참조하여 설명한다. 구간 T0은 오토 제로 구간에 대응할 수 있고, 구간 T1 내지 구간 T3은 비교기(151)가 픽셀 신호(PIX)의 리셋 신호와 램프 신호(RAMP)를 비교하는 구간에 대응할 수 있고, 구간 T4 내지 구간 T6은 비교기(151)가 픽셀 신호(PIX)의 이미지 신호와 램프 신호(RAMP)를 비교하는 구간에 대응할 수 있다.

구간 T3 및 구간 T6에서 ADC 회로(150)는 판단을 수행하여, 제 1 출력 신호(OTA1_OUT)의 전압 레벨은 감소할 수 있고, 제 2 출력 신호(OTA2_OUT)의 전압 레벨은 증가할 수 있다. 이 때, 제 2 출력 신호(OTA2_OUT)의 전압 레벨은 클리핑 회로(330)의 동작을 통해 아날로그 입력 전압(VDDA)의 레벨이 아닌, 디지털 입력 전압(VDDD)의 레벨 이하까지 증가할 수 있다. 즉, 제 2 출력 신호(OTA2_OUT)의 전압 레벨은 아날로그 입력 전압(VDDA)의 레벨에서 디지털 입력 전압(VDDD)의 레벨로 클리핑될 수 있다.

도 8은 도 6의 제 2 증폭기(151_2)의 전원 전류(ISS2)를 나타내는 타이밍도의 예이다. 시점 t1은 도 7에서 구간 T3의 시작 시점에 대응하며, 시점 t2는 도 7에서 구간 T6의 시작 시점에 대응한다. 시점 t1 및 시점 t2는 제 1 출력 신호(OTA1_OUT)의 전압 레벨이 감소하고, 제 2 출력 신호(OTA2_OUT)의 전압 레벨이 증가하기 시작하는 시점에 대응한다. 이 때, 출력 전압 클리핑을 수행하는 경우의 피크 전류(B, D; 약 11mA)는 출력 전압 클리핑을 수행하지 않는 경우의 피크 전류(A, C; 약 15mA)에 비해 감소할 수 있다. 즉, 출력 전압 클리핑을 통해 ADC 회로(150)의 소비 전력이 감소할 수 있다.

도 9a는 도 4의 제 2 증폭기(151_2)의 다른 예를 나타내는 회로도이다. 제 2 증폭기(300a)는 제어 회로(340)를 더 포함할 수 있다. 제어 회로(340)는 제어 전류(ICN)의 출력을 조절하여 비교 동작 수행 전후의 제 2 증폭기(300a)의 소비 전력 차이를 완화시킬 수 있다. 제어 회로(340)는 전원 전압(VDDA)과 제 3 출력 노드(OUT21) 사이에 연결되고, 제 7 트랜지스터(TR21)와 병렬로 연결되는 제 12 내지 제 13 트랜지스터(TR26, TR27)를 포함할 수 있다.

제 12 트랜지스터(TR26)는 제어 신호(CN)에 응답하여 동작할 수 있고, 제 13 트랜지스터(TR27)는 제 2 바이어스 신호(BIAS2)에 응답하여 동작할 수 있다. 예를 들어, 제 12 내지 제 13 트랜지스터(TR26, TR27)는 NMOS 트랜지스터일 수 있다. 그러나, 본 개시는 이에 한정되지 않으며 제 12 내지 제 13 트랜지스터(TR26, TR27)는 도 9a에 나타난 것과 다른 종류의 트랜지스터일 수 있다.

제어 신호(CN)가 비활성화된 경우, 제 12 트랜지스터(TR26)는 턴-오프될 수 있고, 제 13 트랜지스터(TR27)를 통해 제어 전류(ICN)가 흐르지 않을 수 있다. 한편, 제어 신호(CN)가 활성화되어 제 12 트랜지스터(TR26)가 턴-온되고, 제 2 바이어스 신호(BIAS2)가 인가되어 제 13 트랜지스터(TR27)도 턴-온되는 경우, 제 12 트랜지스터(TR26) 및 제 13 트랜지스터(TR27)를 통해 제 3 출력 노드(OUT21)로 제어 전류(ICN)가 흐를 수 있다.

램프 신호(RAMP)의 레벨과 픽셀 신호(PIX)의 레벨 사이의 대소 관계에 대한 판단이 끝난 후, 전원 전류(ISS2)의 레벨은 높아질 수 있고, 비교 동작이 수행된 후에도 계속하여 전력이 소모될 수 있다. 이처럼 비교 동작을 수행하기 전과 후의 소비 전력의 차이가 지속됨에 따라, 이미지 센서의 성능은 열화될 수 있다.

제어 회로(340)는 이와 같은 이미지 센서의 성능 열화를 방지하기 위해 동작할 수 있다. 램프 신호(RAMP)가 램핑되기 시작한 후, 제어 신호(CN) 및 제 2 바이어스 신호(BIAS2)가 활성화됨에 따라, 상술한 바와 같이 제 12 내지 제 13 트랜지스터(TR26, TR27)를 통해 제 3 출력 노드(OUT21)로 제어 전류(ICN)가 흐를 수 있고, 전원 전류(ISS2)의 레벨은 제어 전류(ICN)의 레벨만큼 증가할 수 있다.

예를 들어, 램프 신호(RAMP)가 램핑되기 시작한 후 제어 전류(ICN)의 레벨만큼 증가한 전원 전류(ISS2)의 레벨(이하, 제 2 레벨이라고 지칭)은, 비교 동작이 수행되기 전 전원 전류(ISS2)의 레벨(이하, 제 1 레벨이라고 지칭)보다는 높고, 비교 동작이 수행된 후(즉, 램프 신호(RAMP)의 전압 레벨과 픽셀 신호(PIX)의 전압 레벨의 대소 관계에 대한 판단이 끝난 후) 전원 전류(ISS2)의 레벨(이하, 제 3 레벨이라고 지칭)보다는 낮을 수 있다.

이와 같은 제어 회로(340)의 동작에 의해, 제 1 레벨과 제 2 레벨의 차이, 그리고 제 2 레벨과 제 3 레벨의 차이는 모두 제 1 레벨과 제 3 레벨의 차이보다 작을 수 있다. 이로써, 제 2 증폭기(300a)의 비교 동작 전후의 소비 전력 차이는 완화될 수 있고, 이미지 센서의 성능 열화가 개선될 수 있다. 도 9a에 도시된 제어 회로(340)는 이하 도 9b 내지 도 9i, 및 도 11의 회로 상에도 구현될 수 있다.

도 9b 내지 도 9i는 도 4의 제 2 증폭기(151_2)의 다른 예를 나타내는 회로도이다. 클리핑 회로(330)의 구성을 제외하면 도 9b 내지 도 9i에 나타난 제 2 증폭기의 구성 및 동작은 도 6을 참조하여 설명한 제 2 증폭기(300)의 구성 및 동작과 동일하므로, 중복되는 설명은 생략하기로 한다.

도 9b를 참조하면, 제 2 증폭기(300b)의 클리핑 회로(330)는 전원 전압(VDDA)과 제 7 트랜지스터(TR21) 사이에 연결되고, 각각이 다이오드-결합된 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)를 포함할 수 있다. 도 9b의 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)는 PMOS 트랜지스터일 수 있다.

도 9c를 참조하면, 제 2 증폭기(300c)의 클리핑 회로(330)는 전원 전압(VDDA)과 제 7 트랜지스터(TR21) 사이에 연결되고, 각각이 다이오드-결합된 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25), 그리고 제 10 트랜지스터(TR24)의 드레인 단자와 제 11 트랜지스터(TR25)의 소스 단자 사이에 연결된 스위치(SW)를 포함할 수 있다. 도 9c의 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)는 NMOS 트랜지스터일 수 있다.

제 2 증폭기(300c)의 스위치(SW)는 클리핑 회로(330)의 동작을 활성화 또는 비활성화시킬 수 있다. 스위치(SW)가 턴-온되는 경우, 클리핑 회로(330)는 출력 전압 클리핑 동작을 수행하여 제 2 출력 신호(OTA2_OUT)의 전압 레벨이 디지털 입력 전압(VDDD)의 레벨 이하까지만 도달할 수 있도록 조절할 수 있다. 반면, 스위치(SW)가 턴-오프되는 경우, 클리핑 회로(330)는 출력 전압 클리핑 동작을 수행하지 않고, 제 2 출력 신호(OTA2_OUT)의 전압 레벨은 아날로그 입력 전압(VDDA)의 레벨까지 도달할 수 있다.

도 9d를 참조하면, 제 2 증폭기(300d)의 클리핑 회로(330)는 전원 전압(VDDA)과 제 7 트랜지스터(TR21) 사이에 연결되고, 각각이 다이오드-결합된 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25), 그리고 제 11 트랜지스터(TR25)의 드레인 단자와 소스 단자 사이에 연결된 스위치(SW)를 포함할 수 있다. 도 9d의 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)는 NMOS 트랜지스터일 수 있다.

도 9d의 스위치(SW)는 제 11 트랜지스터(TR25)의 동작만을 활성화 또는 비활성화시킴으로써 클리핑되는 전압 레벨의 크기를 조절할 수 있다. 스위치(SW)가 턴-온되어 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)가 모두 동작하는 경우, 스위치(SW)가 턴-오프되어 제 10 트랜지스터(TR24)만 동작하는 경우에 비해 전압 강하가 더 많이 발생할 수 있고, 제 2 출력 신호(OTA2_OUT)의 전압 레벨은 더 많이 클리핑될 수 있다.

도 9e를 참조하면, 제 2 증폭기(300e)의 클리핑 회로(330)는 전원 전압(VDDA)과 제 7 트랜지스터(TR21) 사이에 연결되고, 각각이 다이오드-결합된 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25), 그리고 제 11 트랜지스터(TR25)의 게이트 단자에 연결된 스위치(SW)를 포함할 수 있다. 도 9e의 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)는 NMOS 트랜지스터일 수 있다.

도 9e의 스위치(SW)는 도 9d와 마찬가지로 제 11 트랜지스터(TR25)의 동작만을 활성화 또는 비활성화시킬 수 있다. 다만, 도 9d와 달리 도 9e의 제 11 트랜지스터(TR25)의 동작은 스위치(SW)가 턴-온되고 인에이블 신호(EN)가 활성화된 경우에만 활성화될 수 있다. 스위치(SW)가 턴-오프되거나, 또는 스위치(SW)가 턴-온되더라도 인에이블 신호(EN)가 비활성화된 경우, 제 11 트랜지스터(TR25)의 동작은 비활성화되며, 제 10 트랜지스터(TR24)만 동작할 수 있다.

도 9f를 참조하면, 제 2 증폭기(300f)의 클리핑 회로(330)는 전원 전압(VDDA)과 제 7 트랜지스터(TR21) 사이에 연결되고, 각각이 다이오드-결합된 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25), 그리고 제 10 트랜지스터(TR24)의 게이트 단자에 연결된 제 1 스위치(SW1) 및 제 11 트랜지스터(TR25)의 게이트 단자에 연결된 제 2 스위치(SW2)를 포함할 수 있다. 도 9f의 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)는 NMOS 트랜지스터일 수 있다.

도 9f의 제 1 스위치(SW1)는 제 10 트랜지스터(TR24)의 동작을 활성화 또는 비활성화시킬 수 있고, 제 2 스위치(SW2)는 제 11 트랜지스터(TR25)의 동작을 활성화 또는 비활성화시킬 수 있다. 제 10 트랜지스터(TR24)의 동작은 제 1 스위치(SW1)가 턴-온되고 제 1 인에이블 신호(EN1)가 활성화된 경우에만 활성화될 수 있고, 제 11 트랜지스터(TR25)의 동작은 제 2 스위치(SW2)가 턴-온되고 제 2 인에이블 신호(EN2)가 활성화된 경우에만 활성화될 수 있다.

따라서, 제 1 스위치(SW1) 및 제 2 스위치(SW2)의 턴-온, 턴-오프 여부와, 제 1 인에이블 신호(EN1) 및 제 2 인에이블 신호(EN2)의 활성화, 비활성화 여부에 따라, 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)의 동작이 선택적으로 활성화 또는 비활성화될 수 있고, 그에 따라 클리핑되는 전압 레벨의 크기가 결정될 수 있다.

도 9g를 참조하면, 제 2 증폭기(300f)의 클리핑 회로(330)는 전원 전압(VDDA)과 제 7 트랜지스터(TR21) 사이에 연결되는 저항(R1)을 포함할 수 있다. 도 6을 참조하여 설명한 바와 같이, 저항의 동작과 다이오드-결합된 트랜지스터의 동작은 동일하므로, 제 2 출력 신호(OTA2_OUT)의 전압 레벨은 저항의 크기에 따라 결정되는 전압 강하의 크기에 따라 클리핑될 수 있다.

도 9h를 참조하면, 제 2 증폭기(300h)의 클리핑 회로(330)는 제 3 출력 노드(OUT21)와 제 9 트랜지스터(TR23)의 소스 단자 사이에 연결되고, 다이오드-결합된 제 10 트랜지스터(TR24)를 포함할 수 있다. 도 9h의 제 10 트랜지스터(TR24)는 NMOS 트랜지스터일 수 있다. 클리핑 회로(330)의 연결 관계를 제외하면, 제 2 증폭기(300h)의 구성 및 동작은 도 6을 참조하여 설명한 제 2 증폭기(300)의 구성 및 동작과 동일하다.

도 9i를 참조하면, 제 2 증폭기(300i)의 클리핑 회로(330)는 제 3 출력 노드(OUT21)와 제 7 트랜지스터(TR21)의 소스 단자 사이에 연결되고, 각각이 다이오드-결합된 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25), 그리고 반전 인에이블 신호(ENB)에 응답하여 턴-온 또는 턴-오프되는 제 12 트랜지스터(TR26)를 포함할 수 있다. 도 9i의 제 10 내지 제 12 트랜지스터들(TR24~TR26)은 PMOS 트랜지스터일 수 있다. 또한, 반전 인에이블 신호(ENB)는 도 9e 내지 도 9f에 나타난 인에이블 신호들(EN, EN1, EN2)과 위상이 반대인 신호일 수 있다.

다이오드-결합된 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)는 도 9b의 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)와 동일한 동작을 수행할 수 있고, 제 12 트랜지스터(TR26)는 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)의 동작을 활성화 또는 비활성화시키는 스위치로서의 역할을 수행할 수 있다. 활성화된 반전 인에이블 신호(ENB)에 응답하여 제 12 트랜지스터(TR26)가 턴-온된 경우, 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)의 동작은 활성화될 수 있고, 제 2 출력 신호(OTA2_OUT)는 클리핑될 수 있다. 그러나, 제 12 트랜지스터(TR26)가 턴-오프된 경우, 제 10 트랜지스터(TR24) 및 제 11 트랜지스터(TR25)의 동작은 비활성화될 수 있고, 제 2 출력 신호(OTA2_OUT)는 클리핑되지 않을 수 있다.

지금까지 도 6, 도 9a 내지 도 9i를 참조하여 클리핑 회로를 포함하는 도 4의 제 2 증폭기(151_2)의 다양한 실시 예들이 설명되었다. 그러나 본 개시는 이에 한정되지 않으며, 도 6, 도 9a 내지 도 9i에 나타난 것과 다르게 구현된 클리핑 회로를 포함할 수도 있다.

도 10은 도 2의 아날로그 디지털 변환(ADC) 회로(150)의 구성의 다른 예를 나타낸다. 도 10을 참조하면, 제 1 증폭기(151_1)는 제 1 오토 제로 신호(AZ_OTA1)에 응답하여 초기화될 수 있고, 제 2 증폭기(151_2)는 제 2 오토 제로 신호(AZ_OTA2)에 응답하여 초기화될 수 있다. 제 1 증폭기(151_1)의 오토 제로 구간을 제 1 오토 제로 구간이라고 나타내고, 제 2 증폭기(151_2)의 오토 제로 구간을 제 2 오토 제로 구간이라고 나타내기로 한다.

제 2 증폭기(151_2)의 초기화가 제 1 증폭기(151_1)의 초기화보다 먼저 완료되는 경우, 제 1 오토 제로 구간의 남은 길이와 관계 없이 제 2 오토 제로 구간이 종료되도록 조정될 수 있다. 즉, 본 개시의 제 2 오토 제로 구간은 제 2 증폭기(151_2)의 초기화가 완료되는 시점에 종료되도록 최적화될 수 있다. 예를 들어, 제 2 오토 제로 구간이 종료되면 제 2 증폭기(151_2)는 제 1 증폭기(151_1)의 비교 동작이 수행되기 전까지 전력을 소모하지 않도록 구현될 수 있다. 이를 위해, 제 2 증폭기(151_2)는 제 2 오토 제로 구간이 종료되는 것에 응답하여 전력 소모를 일시적으로 중단하기 위한 스위치를 포함할 수 있다.

또한 도 10을 참조하면, 제 2 출력 신호(OTA2_OUT)는 제 2 증폭기(151_2)로 피드백될 수 있다. 제 2 증폭기(151_2)로 피드백된 제 2 출력 신호(OTA2_OUT)는 제 2 증폭기(151_2)의 전원(예를 들어, 전류 소스)을 제어할 수 있고, ADC 회로(150)의 소비 전력을 감소시킬 수 있다. 이와 같은 제 2 증폭기(151_2)의 출력 피드백 동작은 제 1 증폭기(151_1)가 픽셀 신호(PIX)의 리셋 신호와 램프 신호(RAMP) 사이의 비교 동작을 수행할 때와, 픽셀 신호(PIX)의 이미지 신호와 램프 신호(RAMP) 사이의 비교 동작을 수행할 때 모두 수행될 수 있다.

즉, 도 10의 ADC 회로(150)는 출력 전압 클리핑뿐만 아니라, 오토 제로 구간 최적화 및/또는 출력 피드백 동작을 더 수행함으로써 도 4의 ADC 회로(150)에 비해 소비 전력이 더 감소할 수 있다. 도 10의 ADC 회로(150)는 상술한 오토 제로 구간 최적화 및 출력 피드백 동작을 제외하면 도 4를 참조하여 설명한 것과 같은 기능을 수행할 수 있으므로, 중복되는 설명은 생략하기로 한다.

도 11은 도 10의 제 2 증폭기(151_2)의 예를 나타내는 회로도이다. 제 2 증폭기(300j)는 복수의 트랜지스터들(TR21~TR27), 커패시터(C1), 스위칭 회로(310), 전류 소스(320), 클리핑 회로(330), 및 피드백 회로(340)를 포함할 수 있다. 예를 들어, 제 7 및 제 12 트랜지스터(TR21, TR26)는 PMOS 트랜지스터일 수 있고, 제 8 내지 제 11 트랜지스터, 및 제 13 트랜지스터(TR22~TR25, TR27)는 NMOS 트랜지스터일 수 있다. 그러나, 본 개시는 이에 한정되지 않으며 제 7 내지 제 13 트랜지스터(TR21~TR27)는 도 11에 나타난 것과 다른 종류의 트랜지스터일 수 있다. 도 11의 제 2 증폭기(300j)의 구성 및 동작은 제 12 트랜지스터(TR26) 및 피드백 회로(340)의 동작을 제외하면 도 6의 제 2 증폭기(300)의 구성 및 동작과 동일하므로, 중복되는 설명은 생략하기로 한다.

바이어스 노드(BN)와 연결된 커패시터(C1)에 전하가 완전히 충전되면 제 2 오토 제로 신호(AZ_OTA2)는 비활성화될 수 있고, 제 2 오토 제로 구간은 종료될 수 있다. 이 때, 제 12 트랜지스터(TR26)는 활성화된 파워 다운 신호(PD)에 응답하여 턴-오프됨으로써 제 2 증폭기(300j)의 동작이 일시적으로 중단되도록(즉, 일시적으로 파워 다운되도록) 할 수 있다. 즉, 제 12 트랜지스터(TR26)는 제 2 증폭기(300j)의 파워 다운 스위치로서 동작할 수 있다.

제 2 증폭기(300j)의 동작은 도 10의 제 1 증폭기(151_1)가 비교 동작을 수행하기 전까지 중단될 수 있다. 다시 말해, 도 10의 제 1 증폭기(151_1)의 제 1 오토 제로 구간이 종료되면(즉, 제 1 오토 제로 신호(AZ_OTA1)가 비활성화되면) 파워 다운 신호(PD)는 비활성화될 수 있고, 제 12 트랜지스터(TR26)는 턴-온되어 제 2 증폭기(300j)는 다시 동작하기 시작할 수 있다.

다시 말해, 제 2 오토 제로 구간 및 비교 동작 구간 동안 제 12 트랜지스터(TR26)는 로우 레벨의 파워 다운 신호(PD)에 응답하여 턴-온될 수 있고, 제 2 오토 제로 구간과 비교 동작 구간 사이 동안 하이 레벨의 파워 다운 신호(PD)에 응답하여 턴-오프될 수 있다. 이와 같은 제 12 트랜지스터(TR26)의 동작에 의해 제 2 증폭기(300j)는 제 2 오토 제로 구간 및 비교 동작 구간 사이에 소비 전력이 감소될 수 있다.

제 13 트랜지스터(TR27)는 제 3 출력 노드(OUT21)와 제 4 출력 노드(OUT22) 사이에 연결될 수 있다. 제 13 트랜지스터(TR27)는 출력 피드백 동작을 제어하는 피드백 회로(340)의 출력에 응답하여 동작할 수 있다. 예를 들어, 제 13 트랜지스터(TR27)가 턴-오프되면 전원 전류(ISS2)는 제 13 트랜지스터(TR27)를 통해 흐르지 않을 수 있고, 제 2 증폭기(300j)의 소비 전력은 감소할 수 있다.

그러나 본 개시는 이에 한정되지 않으며, 제 13 트랜지스터(TR27)는 도 11에 나타난 것과 다르게 연결되도록 구현될 수도 있다. 나아가 제 13 트랜지스터(TR27)는 NMOS 트랜지스터인 것으로 나타나 있으나, PMOS 트랜지스터와 논리 게이트(예를 들어, AND 게이트)의 조합으로서 구현될 수도 있다.

피드백 회로(340)는 제 2 출력 신호(OTA2_OUT) 및 피드백 활성 신호(FB_EN)에 기반하여 전류 소스(320)를 제어할 수 있다. 이와 같은 출력 피드백 동작을 수행하기 위해, 피드백 회로(340)는 논리 게이트(341)를 포함할 수 있다. 예를 들어, 논리 게이트(341)는 NAND 게이트일 수 있다.

논리 게이트(341)는 제 2 출력 신호(OTA2_OUT)와 관련된 신호 및 피드백 활성 신호(FB_EN)에 응답하여 피드백 신호(FB)를 출력할 수 있다. 예를 들어, 논리 게이트(341)는 피드백 활성 신호(FB_EN)의 전압 레벨 및 제 5 출력 노드(OUT23)의 전압 레벨이 모두 하이 레벨일 때, 피드백 신호(FB)의 전압 레벨은 로우 레벨이 될 수 있도록 구현될 수 있다.

구체적으로, 램프 신호(RAMP)와 픽셀 신호(PIX)의 비교 동작이 종료된 후에 제 1 출력 신호(OTA1_OUT)의 전압 레벨은 로우 레벨일 수 있고, 제 2 출력 신호(OTA2_OUT)의 전압 레벨이 증가함에 따라 제 5 출력 노드(OUT23)의 전압 레벨은 하이 레벨일 수 있다. 이 때, 피드백 활성 신호(FB_EN)가 활성화되기 전에는 피드백 신호(FB)는 하이 레벨일 수 있고, 제 13 트랜지스터(TR27)는 턴-온된 상태일 수 있으며, 전원 전류(ISS2)는 제 13 트랜지스터(TR27)를 통해 흐를 수 있다.

반면 피드백 활성 신호(FB_EN)가 활성화되면(즉, 피드백 활성 신호(FB_EN)의 전압 레벨이 하이 레벨이 되면), 피드백 신호(FB)는 로우 레벨이 될 수 있고, 제 13 트랜지스터(TR27)가 턴-오프됨으로써 전원 전류(ISS2)는 제 13 트랜지스터(TR27)를 통해 흐를 수 없게 된다. 이로써, 비교 동작이 종료된 후 출력 피드백을 이용함으로써 제 2 증폭기(300j)의 소비 전력은 감소할 수 있고, 나아가 ADC 회로(150)의 소비 전력 또한 감소할 수 있다.

비교 동작을 수행하기 전과 후의 소비 전력의 차이가 지속됨에 따라, 이미지 센서의 성능(예를 들어, 픽셀 신호를 디지털 신호로 변환하는 ADC 회로의 성능)은 열화될 수 있다. 상술한 피드백 회로(340)의 동작에 의해 비교 동작이 수행된 후 전원 전류(ISS2)가 출력 노드들(OUT21, OUT23)을 통해 흐를 수 없게 되면, 비교 동작을 수행하기 전과 후 소비 전력의 차이가 감소할 수 있다. 따라서, 피드백 회로(340)의 동작에 의해 이미지 센서의 성능 열화 문제가 개선될 수 있다.

한편 도 11의 논리 게이트(341)는 NAND 게이트인 것으로 도시되었으나, 본 개시는 이에 한정되지 않으며, 피드백 회로(340)는 제 2 출력 신호(OTA2_OUT)와 관련된 신호의 전압 레벨(예를 들어, 제 5 출력 노드(OUT23)의 전압 레벨)이 하이 레벨이 되었을 때 피드백 신호(FB)의 전압 레벨이 로우 레벨이 될 수 있도록 하는 임의의 다른 구성으로서(예를 들어, NOR 게이트 및 반전 증폭기로서) 구현될 수도 있다. 또한, 도 11의 논리 게이트(341)는 제 2 출력 신호(OTA2_OUT)와 관련 있는 신호로서 제 5 출력 노드(OUT23)의 전압 레벨을 입력으로서 수신하는 것으로 나타나 있으나, 본 개시는 이에 한정되지 않으며, 논리 게이트(341)는 제 2 출력 신호(OTA2_OUT) 및 제 2 출력 신호(OTA2_OUT)에 기반한 다른 신호들도 입력으로서 수신할 수도 있다.

결론적으로, 도 11의 제 2 증폭기(300j)는 클리핑 회로(330)의 동작뿐만 아니라, 제 2 오토 제로 구간의 최적화에 따른 제 12 트랜지스터(TR26)의 동작 및 피드백 회로(340)의 동작을 모두 사용함으로써, 도 6의 제 2 증폭기(300)에 비해 소비 전력이 더 많이 감소할 수 있다.

도 12는 본 개시의 실시 예에 따른 출력 전압 클리핑을 이용하는 아날로그 디지털 변환(ADC) 회로의 동작 방법을 나타내는 흐름도이다. 단계 S110 및 단계 S120은 아날로그 전원 전압(VDDA)에 기반하여 수행될 수 있고, 단계 S140은 디지털 전원 전압(VDDD)에 기반하여 수행될 수 있다. 이하 도 12와 함께, 도 2, 도 4, 및 도 6을 참조하여 설명한다.

단계 S110에서, 제 1 증폭기(151_1)는 픽셀 어레이(110)로부터 출력된 픽셀 신호(PIX)와 램프 신호(RAMP)를 비교하여 제 1 출력 신호(OTA1_OUT)를 생성할 수 있다. 구체적으로, 단계 S110에서, 제 1 증폭기(151_1)는 픽셀 신호(PIX)의 리셋 신호와 램프 신호(RAMP)를 비교하고, 픽셀 신호(PIX)의 이미지 신호와 램프 신호(RAMP)를 비교하여 상관 이중 샘플링(CDS)을 수행할 수 있다. 단계 S120에서, 제 2 증폭기(151_2)는 제 1 출력 신호(OTA1_OUT)에 기반하여 제 2 출력 신호(OTA2_OUT)를 생성할 수 있다. 예를 들어, 제 2 출력 신호(OTA2_OUT)는 제 1 출력 신호(OTA1_OUT)가 반전된 신호일 수 있다.

단계 S130에서, 제 2 증폭기(151_2)는 제 2 출력 신호(OTA2_OUT)의 전압 레벨을 클리핑할 수 있다. 구체적으로, 제 2 증폭기(151_2)는 클리핑 회로(예를 들어, 도 6의 330)를 포함할 수 있고, 클리핑 회로(330)는 제 2 출력 신호(OTA2_OUT)에 대해 클리핑 동작을 수행하여, 제 2 출력 신호(OTA2_OUT)의 전압 레벨이 로우 레벨에서 디지털 입력 전압(VDDD)의 레벨 이하까지만 증가하도록 조절할 수 있다. 단계 S140에서, 카운터(152)는 제 2 출력 신호(OTA2_OUT)의 펄스들을 카운트하고, 카운트한 결과를 디지털 신호로서 출력할 수 있다.

상술된 내용은 본 개시를 실시하기 위한 구체적인 실시 예들이다. 본 개시는 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 개시는 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 개시의 범위는 상술된 실시 예들에 국한되어 정해져서는 안 되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

100: 이미지 센서 110: 픽셀 어레이
120: 로우 드라이버 130: 램프 신호 생성기
140: 전압 버퍼 150: ADC 회로
151: 비교기 151_1: 제 1 증폭기
151_2: 제 2 증폭기 152: 카운터
160: 타이밍 컨트롤러 170: 버퍼

Claims (20)

1. 제 1 전원 전압에 기반하여 동작하고, 제 1 동작 구간에 픽셀 어레이로부터 출력되는 픽셀 신호의 리셋 신호를 램프 신호와 비교하고, 제 2 동작 구간에 상기 픽셀 신호의 이미지 신호를 상기 램프 신호와 비교하여 제 1 출력 신호를 생성하는 제 1 증폭기;
   상기 제 1 전원 전압에 기반하여 동작하고, 상기 제 1 출력 신호에 기반하여 제 2 출력 신호를 생성하는 제 2 증폭기; 및
   제 2 전원 전압에 기반하여 동작하고, 상기 제 2 출력 신호의 펄스들을 카운트하고, 카운트한 결과를 디지털 신호로서 출력하는 카운터를 포함하되,
   상기 제 1 전원 전압의 레벨은 상기 제 2 전원 전압의 레벨보다 크고,
   상기 제 2 증폭기는 상기 제 2 출력 신호의 전압 레벨이 로우 레벨에서 상기 제 2 전원 전압의 레벨 이하까지만 증가하도록 조절하는 회로.
2. 제 1 항에 있어서,
   상기 제 2 증폭기는:
   상기 제 1 출력 신호에 응답하여 상기 제 2 출력 신호가 출력되는 제 1 출력 노드에 전원 전압을 제공하는 제 1 트랜지스터;
   전원 전압 단자 및 상기 제 1 트랜지스터 사이에 연결되고, 상기 전원 전압 단자 및 상기 제 1 트랜지스터 사이에 전압 강하를 발생시킴으로써 상기 제 2 출력 신호의 전압 레벨을 조절하는 클리핑 회로; 및
   상기 제 1 출력 노드를 통해 상기 제 1 트랜지스터와 연결되고, 전원 전류를 생성하는 전류 소스를 포함하는 회로.
3. 제 2 항에 있어서,
   상기 클리핑 회로는 제 2 트랜지스터 및 제 3 트랜지스터를 포함하고,
   상기 제 2 트랜지스터 및 상기 제 3 트랜지스터 각각의 드레인 단자와 게이트 단자는 서로 연결된 회로.
4. 제 3 항에 있어서,
   상기 클리핑 회로는 상기 제 2 트랜지스터의 드레인 단자와 상기 제 3 트랜지스터의 소스 단자 사이에 연결된 스위치를 더 포함하는 회로.
5. 제 3 항에 있어서,
   상기 클리핑 회로는 상기 제 3 트랜지스터의 드레인 단자와 소스 단자 사이에 연결된 스위치를 더 포함하는 회로.
6. 제 3 항에 있어서,
   상기 클리핑 회로는 상기 제 3 트랜지스터의 게이트 단자에 연결된 스위치를 더 포함하고, 상기 제 3 트랜지스터는 상기 게이트 단자에 인가되는 인에이블 신호에 응답하여 동작하는 회로.
7. 제 3 항에 있어서,
   상기 클리핑 회로는 상기 제 2 트랜지스터의 제 1 게이트 단자에 연결된 제 1 스위치 및 상기 제 3 트랜지스터의 제 2 게이트 단자에 연결된 제 2 스위치를 더 포함하고,
   상기 제 2 트랜지스터는 상기 제 1 게이트 단자에 인가되는 제 1 인에이블 신호에 응답하여 동작하고, 상기 제 3 트랜지스터는 상기 제 2 게이트 단자에 인가되는 제 2 인에이블 신호에 응답하여 동작하는 회로.
8. 제 2 항에 있어서,
   상기 클리핑 회로는 저항을 포함하는 회로.
9. 제 2 항에 있어서,
   상기 제 2 증폭기는 제어 신호에 응답하여 제어 전류를 출력하는 제어 회로를 더 포함하되,
   상기 제어 회로는:
   상기 제어 신호에 응답하여, 상기 전원 전압에 기반하여 상기 제어 전류를 생성하는 제 2 트랜지스터; 및
   바이어스 신호에 응답하여 상기 제어 전류를 상기 제 1 출력 노드에 제공하는 제 3 트랜지스터를 포함하는 회로.
10. 제 9 항에 있어서,
    상기 제어 회로는 상기 제 1 동작 구간 또는 상기 제 2 동작 구간 동안 상기 램프 신호가 램핑되기 시작할 때, 상기 제어 전류를 상기 제 1 출력 노드를 통해 상기 전류 소스로 출력하는 회로.
11. 제 1 전원 전압에 기반하여 동작하고, 제 1 오토 제로 구간에 제 1 오토 제로 신호에 응답하여 입력 노드들 및 출력 노드들의 전압 레벨을 동일하게 조정하고, 제 1 동작 구간에 픽셀 어레이로부터 출력되는 픽셀 신호의 리셋 신호를 램프 신호와 비교하고, 제 2 동작 구간에 상기 픽셀 신호의 이미지 신호를 상기 램프 신호와 비교하여 제 1 출력 신호를 생성하는 제 1 증폭기;
    상기 제 1 전원 전압에 기반하여 동작하고, 제 2 오토 제로 구간에 제 2 오토 제로 신호에 응답하여 커패시터에 전하를 충전시키고, 상기 제 1 출력 신호에 기반하여 제 2 출력 신호를 생성하는 제 2 증폭기; 및
    제 2 전원 전압에 기반하여 동작하고, 상기 제 2 출력 신호의 펄스들을 카운트하고, 카운트한 결과를 디지털 신호로서 출력하는 카운터를 포함하되,
    상기 제 1 전원 전압의 레벨은 상기 제 2 전원 전압의 레벨보다 크고,
    상기 제 2 증폭기는 상기 제 2 출력 신호의 전압 레벨이 로우 레벨에서 상기 제 2 전원 전압의 레벨 이하까지만 증가하도록 조절하고,
    상기 제 1 동작 구간 및 상기 제 2 동작 구간 중 적어도 하나의 동작 구간 동안, 상기 제 2 출력 신호는 상기 제 2 증폭기의 전원 전류를 제어하고, 그리고
    상기 제 2 오토 제로 구간이 종료된 후 상기 제 1 동작 구간이 시작되기 전까지 상기 제 2 증폭기는 동작이 중단되는 회로.
12. 제 11 항에 있어서,
    상기 제 2 증폭기는:
    상기 제 1 출력 신호에 응답하여 상기 제 2 출력 신호가 출력되는 제 1 출력 노드에 전원 전압을 제공하는 제 1 트랜지스터;
    전원 전압 단자 및 상기 제 1 트랜지스터 사이에 연결되고, 상기 전원 전압 단자 및 상기 제 1 트랜지스터 사이에 전압 강하를 발생시킴으로써 상기 제 2 출력 신호의 전압 레벨을 조절하는 클리핑 회로;
    상기 제 2 오토 제로 신호에 응답하여 턴-온되고 바이어스 노드를 통해 커패시터와 연결되는 제 2 트랜지스터;
    파워 다운 신호에 응답하여 턴-오프됨으로써 상기 제 2 증폭기의 동작을 중단시키는 제 3 트랜지스터;
    상기 제 1 출력 노드를 통해 상기 제 1 트랜지스터와 연결되고, 상기 바이어스 노드를 통해 상기 커패시터 및 상기 제 2 트랜지스터와 연결되고, 상기 커패시터에 의해 유지되는 상기 바이어스 노드의 전압 레벨에 기반하여 상기 전원 전류를 생성하는 전류 소스;
    상기 클리핑 회로와 연결되고 상기 제 2 출력 신호에 기반한 신호를 입력 받아 상기 전원 전류를 제어하기 위한 피드백 신호를 출력하는 피드백 회로; 및
    제 2 출력 노드를 통해 상기 전류 소스와 연결되고, 상기 피드백 신호에 응답하여 상기 제 1 출력 노드를 상기 제 2 출력 노드와 연결하는 제 4 트랜지스터를 포함하는 회로.
13. 제 12 항에 있어서,
    상기 클리핑 회로는 제 5 트랜지스터 및 제 6 트랜지스터를 포함하고,
    상기 제 5 트랜지스터 및 상기 제 6 트랜지스터 각각의 드레인 단자와 게이트 단자는 서로 연결된 회로.
14. 제 13 항에 있어서,
    상기 피드백 회로는 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터 사이의 제 3 출력 노드와 연결되고, 상기 제 3 출력 노드의 전압 레벨 및 피드백 활성 신호에 기반하여 상기 피드백 신호를 출력하는 논리 게이트를 포함하고, 그리고
    상기 제 4 트랜지스터는 상기 피드백 신호에 응답하여 턴-오프되는 회로.
15. 제 14 항에 있어서,
    상기 논리 게이트는 NAND 게이트인 회로.
16. 제 12 항에 있어서,
    상기 파워 다운 신호는 상기 제 2 오토 제로 구간이 종료될 때 활성화되고, 상기 제 1 동작 구간이 시작될 때 비활성화되는 회로.
17. 제 1 전원 전압에 기반하여 동작하고, 동작 구간에 출력 신호를 생성하는 회로에 있어서,
    상기 회로는:
    상기 출력 신호가 출력되는 제 1 출력 노드에 전원 전압을 제공하는 제 1 트랜지스터;
    전원 전압 단자 및 상기 제 1 트랜지스터 사이에 연결되고, 상기 전원 전압 단자 및 상기 제 1 트랜지스터 사이에 전압 강하를 발생시킴으로써 상기 출력 신호의 전압 레벨이 상기 제 1 전원 전압의 레벨보다 낮아지도록 조절하는 클리핑 회로; 및
    상기 제 1 출력 노드를 통해 상기 제 1 트랜지스터와 연결되고, 전원 전류를 생성하는 전류 소스를 포함하는 회로.
18. 제 17 항에 있어서,
    상기 클리핑 회로는 제 2 트랜지스터 및 제 3 트랜지스터를 포함하고,
    상기 제 2 트랜지스터 및 상기 제 3 트랜지스터 각각의 드레인 단자와 게이트 단자는 서로 연결된 회로.
19. 제 18 항에 있어서,
    상기 제 1 트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 NMOS 트랜지스터인 회로.
20. 제 18 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 PMOS 트랜지스터인 회로.

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