KR20220148697A

KR20220148697A - 출력 신호 피드백을 이용하는 아날로그 디지털 변환 회로 및 그것의 동작 방법

Info

Publication number: KR20220148697A
Application number: KR1020210076087A
Authority: KR
Inventors: 전재훈; 양한
Original assignee: 삼성전자주식회사
Priority date: 2021-04-29
Filing date: 2021-06-11
Publication date: 2022-11-07

Abstract

본 개시의 실시 예에 따른 회로는 제 1 동작 구간에 픽셀 어레이로부터 출력되는 픽셀 신호의 리셋 신호를 램프 신호와 비교하고, 제 2 동작 구간에 상기 픽셀 신호의 이미지 신호를 상기 램프 신호와 비교하여 제 1 출력 신호를 생성하는 제 1 증폭기, 상기 제 1 출력 신호에 기반하여 제 2 출력 신호를 생성하는 제 2 증폭기, 및 카운터를 포함하되, 상기 제 1 동작 구간 및 상기 제 2 동작 구간 중 적어도 하나의 동작 구간 동안, 상기 제 1 출력 신호는 상기 제 1 증폭기의 제 1 전원 전류를 제어하거나, 또는 상기 제 2 출력 신호는 상기 제 1 증폭기의 상기 제 1 전원 전류 또는 상기 제 2 증폭기의 제 2 전원 전류를 제어한다.

Description

출력 신호 피드백을 이용하는 아날로그 디지털 변환 회로 및 그것의 동작 방법{ANALOG TO DIGITAL CONVERTING CIRCUIT USING OUTPUT SIGNAL FEEDBACK AND OPERATION METHOD THEREOF}

본 개시는 아날로그 디지털 컨버터에 관한 것으로, 좀 더 상세하게는 출력 신호 피드백을 이용하는 아날로그 디지털 변환 회로 및 그것의 동작 방법에 관한 것이다.

이미지 센서의 종류로서 CCD(Charge Coupled Device) 이미지 센서, CMOS(Complementary Metal-Oxide Semiconductor) 이미지 센서(CIS) 등이 있다. CMOS 이미지 센서는 CMOS 트랜지스터들로 구성되는 픽셀들을 포함하며, 각 픽셀에 포함된 광전 변환 소자를 이용하여 빛 에너지를 전기적 신호로 변환시킨다. CMOS 이미지 센서는 각 픽셀에서 발생된 전기적 신호를 이용하여 촬영 이미지에 관한 정보를 획득한다.

아날로그 디지털 컨버터(ADC; Analog-to-Digital Converter)는 픽셀에서 발생된 아날로그 입력 전압을 수신하여 이를 디지털 신호로 변환한다. 변환된 디지털 신호는 다른 장치들로 전송될 수 있다. ADC는 다양한 신호 처리 장치들에서 사용될 수 있다. 최근 신호 처리 장치들의 성능이 향상됨에 따라, 아날로그 신호에 대한 향상된 분해능이 요구된다. 이에 따라, 동일한 시간 내에 많은 신호를 처리하거나 각 신호에 대한 향상된 분해능을 제공할 수 있는 ADC가 사용되고 있으나, 소비 전력이 증가하는 문제점을 갖는다.

본 개시는 출력 신호 피드백을 이용하여 감소된 소비 전력을 갖는 아날로그 디지털 변환 회로, 그것의 동작 방법, 및 그것을 포함하는 전자 장치를 제공한다.

본 개시의 실시 예에 따른 이미지 센서는 빛을 전기 신호로 변환하여 픽셀 신호를 생성하는 픽셀 어레이, 램프 신호를 생성하는 램프 신호 생성기, 상기 픽셀 신호를 디지털 신호로 변환하는 아날로그 디지털 변환 회로를 포함하되, 상기 아날로그 디지털 변환 회로는 제 1 동작 구간에 상기 픽셀 신호의 리셋 신호를 상기 램프 신호와 비교하고, 제 2 동작 구간에 상기 픽셀 신호의 이미지 신호를 상기 램프 신호와 비교하여 제 1 출력 신호를 생성하는 제 1 증폭기, 상기 제 1 출력 신호에 기반하여 제 2 출력 신호를 생성하는 제 2 증폭기, 및 카운터를 포함하고, 상기 제 1 동작 구간 및 상기 제 2 동작 구간 중 적어도 하나의 동작 구간 동안, 상기 제 1 출력 신호는 상기 제 1 증폭기의 제 1 전원 전류를 제어하거나, 또는 상기 제 2 출력 신호는 상기 제 1 증폭기의 상기 제 1 전원 전류 또는 상기 제 2 증폭기의 제 2 전원 전류를 제어한다.

본 개시의 실시 예에 따른 아날로그 디지털 변환 회로의 동작 방법은 픽셀 어레이로부터 출력된 픽셀 신호와 램프 신호를 비교하여 제 1 출력 신호를 생성하는 단계, 상기 제 1 출력 신호에 기반하여 제 2 출력 신호를 생성하는 단계, 및 상기 제 1 출력 신호 또는 상기 제 2 출력 신호를 이용하여 상기 아날로그 디지털 변환 회로의 전원 전류를 제어하는 단계를 포함한다.

본 개시의 실시 예에 따르면, 아날로그 디지털 변환 회로의 소비 전력을 감소시킬 수 있다. 특히 본 개시의 실시 예에 따르면, 이미지 센서에 포함된 아날로그 디지털 변환 회로의 소비 전력을 감소시킴으로써 이미지 센서의 성능 열화를 개선할 수 있다.

도 1은 본 개시의 실시 예에 따른 이미지 처리 블록의 구성의 예를 나타낸다.
도 2는 도 1의 이미지 센서의 구성의 예를 나타낸다.
도 3은 도 2의 픽셀 어레이의 픽셀 그룹들 중 어느 하나의 예를 나타내는 회로도이다.
도 4는 도 2의 아날로그 디지털 변환(ADC) 회로의 구성의 예를 나타낸다.
도 5는 도 4의 아날로그 디지털 변환(ADC) 회로의 동작을 나타내는 타이밍도의 예이다.
도 6은 도 4의 제 1 증폭기의 예를 나타내는 회로도이다.
도 7은 도 4의 제 2 증폭기의 예를 나타내는 회로도이다.
도 8a는 도 7의 피드백 회로의 동작에 따른 도 4의 아날로그 디지털 변환(ADC) 회로의 동작을 나타내는 타이밍도의 예이다.
도 8b는 도 7의 제어 회로의 동작에 따른 도 4의 아날로그 디지털 변환(ADC) 회로의 동작을 나타내는 타이밍도의 예이다
도 9는 도 4의 제 2 증폭기의 다른 예를 나타내는 회로도이다.
도 10은 도 4의 제 2 증폭기의 다른 예를 나타내는 회로도이다.
도 11은 도 4의 제 2 증폭기의 다른 예를 나타내는 회로도이다.
도 12는 도 4의 제 2 증폭기의 다른 예를 나타내는 회로도이다.
도 13은 도 2의 아날로그 디지털 변환(ADC) 회로의 구성의 다른 예를 나타낸다.
도 14는 도 13의 제 1 증폭기의 예를 나타내는 회로도이다.
도 15는 본 개시의 실시 예에 따른 출력 피드백을 이용하는 아날로그 디지털 변환 회로의 동작 방법을 나타내는 흐름도이다.
도 16은 본 개시의 실시 예에 따른 출력 피드백을 이용하는 아날로그 디지털 변환 회로를 포함하는 전자 장치의 구성의 예를 나타낸다.
도 17은 도 16의 카메라 모듈의 구성의 예를 나타낸다.

이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.

상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module), 블록(block), ~기(~or, ~er) 등의 용어들을 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(microelectromechanical system; MEMS), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.

도 1은 본 개시의 실시 예에 따른 이미지 처리 블록(10)의 구성의 예를 나타낸다. 이미지 처리 블록(10)은 스마트폰, 디지털 카메라, 랩톱, 데스크톱과 같은 다양한 전자 장치의 일부로서 구현될 수 있다. 이미지 처리 블록(10)은 렌즈(12), 이미지 센서(14), ISP 프론트 엔드 블록(Image Signal Processor front end block)(16), 및 이미지 신호 프로세서(18)를 포함할 수 있다.

빛은 촬영의 대상이 되는 객체, 풍경 등에 의해 반사될 수 있고, 렌즈(12)는 반사된 빛을 수신할 수 있다. 이미지 센서(14)는 렌즈(12)를 통해 수신되는 빛에 기반하여 전기 신호를 생성할 수 있다. 예를 들어, 이미지 센서(14)는 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서 등으로 구현될 수 있다. 예를 들어, 이미지 센서(14)는 듀얼 픽셀(dual pixel) 구조 또는 테트라셀(tetracell) 구조를 갖는 멀티 픽셀(multi pixel) 이미지 센서일 수 있다.

이미지 센서(14)는 픽셀 어레이를 포함할 수 있다. 픽셀 어레이의 픽셀들은 빛을 전기 신호로 변환하여 픽셀 값들을 생성할 수 있다. 나아가, 이미지 센서(14)는 픽셀 값들에 대해 상관 이중 샘플링(Correlation Double Sampling; CDS)을 수행하기 위한 아날로그 디지털 변환 회로(Analog-to-Digital Converting(ADC) Circuit)를 포함할 수 있다. 이미지 센서(14)의 구성은 도 2를 참조하여 더 상세히 설명된다.

ISP 프론트 엔드 블록(16)은 이미지 센서(14)로부터 출력된 전기 신호에 대해 전처리를 수행하여 이미지 신호 프로세서(18)가 처리하기에 적합한 형태로 가공할 수 있다.

이미지 신호 프로세서(18)는 ISP 프론트 엔드 블록(16)에 의해 가공된 전기 신호를 적절히 처리하여, 촬영된 객체, 풍경 등과 관련된 이미지 데이터를 생성할 수 있다. 이를 위해, 이미지 신호 프로세서(18)는 색 보정(color correction), 자동 백색 보정(auto white balance), 감마 보정(gamma correction), 색 포화 보정(color saturation correction), 불량 픽셀 보정(bad pixel correction), 색도 보정(hue correction)과 같은 다양한 처리를 수행할 수 있다.

도 1은 하나의 렌즈(12), 및 하나의 이미지 센서(14)를 나타낸다. 그러나, 다른 실시 예에서, 이미지 처리 블록(10)은 복수의 렌즈들, 복수의 이미지 센서들, 및 복수의 ISP 프론트 엔드 블록들을 포함할 수 있다. 이 경우, 복수의 렌즈들은 각각 서로 다른 화각을 가질 수 있다. 또한, 복수의 이미지 센서들은 상이한 기능들, 상이한 성능들, 및/또는 상이한 특성들을 가질 수 있고, 상이한 구성의 픽셀 어레이를 포함할 수 있다.

도 2는 도 1의 이미지 센서(14)의 구성의 예를 나타낸다. 이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(120), 램프 신호 생성기(130), 전압 버퍼(140), ADC 회로(150), 타이밍 컨트롤러(160), 및 버퍼(170)를 포함할 수 있다.

픽셀 어레이(110)는 행과 열을 따라 매트릭스 형태로 배치된 복수의 픽셀들을 포함할 수 있다. 복수의 픽셀들 각각은 광전 변환 소자를 포함할 수 있다. 예를 들어, 광전 변환 소자는 포토 다이오드, 포토 트랜지스터, 포토 게이트, 또는 핀드 포토 다이오드(pinned photodiode) 등을 포함할 수 있다.

픽셀 어레이(110)는 복수의 픽셀 그룹들(PG)을 포함할 수 있다. 각 픽셀 그룹(PG)은 둘 또는 그 이상의 복수의 픽셀들을 포함할 수 있다. 픽셀 그룹을 구성하는 복수의 픽셀들은 하나의 플로팅 확산 영역(floating diffusion region) 또는 복수의 플로팅 확산 영역들을 공유할 수 있다. 도 2의 픽셀 어레이(110)는 4개의 행들과 4개의 열들(즉, 4Ⅹ4)의 픽셀 그룹들(PG)을 포함하는 것으로 도시되었으나, 본 개시는 이에 한정되지 않는다.

픽셀 그룹(PG)은 동일한 컬러의 픽셀들을 포함할 수 있다. 예를 들어, 픽셀 그룹(PG)은 붉은 스펙트럼 영역의 빛을 전기 신호로 변환시키는 레드 픽셀, 녹색 스펙트럼 영역의 빛을 전기 신호로 변환시키는 그린 픽셀, 또는 파란 스펙트럼 영역의 빛을 전기 신호로 변환시키는 블루 픽셀을 포함할 수 있다. 예를 들어, 픽셀 어레이(110)를 구성하는 픽셀들은 테트라-베이어 패턴(Tetra-Bayer Pattern) 형태로 배치될 수 있다.

픽셀 어레이(110)의 복수의 픽셀들 각각은 외부로부터 수광된 빛의 강도 또는 빛의 양에 따라 컬럼 라인(CL1~CL4)을 따라 픽셀 신호를 출력할 수 있다. 예를 들어, 픽셀 신호는 외부로부터 수광된 빛의 강도 또는 빛의 양에 대응하는 아날로그 신호일 수 있다. 픽셀 신호는 전압 버퍼(예를 들어, 소스 팔로워)를 통과하여 컬럼 라인들(CL1~CL4)을 통해 ADC 회로(150)로 제공될 수 있다.

로우 드라이버(120)는 픽셀 어레이(110)의 행을 선택하고 구동할 수 있다. 로우 드라이버(120)는 타이밍 컨트롤러(160)에 의해 생성된 어드레스 및/또는 제어 신호를 디코딩하여, 픽셀 어레이(110)의 행을 선택하고 구동하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 신호들은 픽셀을 선택하기 위한 신호 또는 플로팅 확산 영역을 리셋하기 위한 신호 등을 포함할 수 있다.

램프 신호 생성기(130)는 타이밍 컨트롤러(160)의 제어 하에 램프 신호(RAMP)를 생성할 수 있다. 예를 들어, 램프 신호 생성기(130)는 램프 인에이블 신호와 같은 제어 신호 하에 동작할 수 있다. 램프 인에이블 신호가 활성화되면, 램프 신호 생성기(130)는 미리 정해진 값(예를 들어, 시작 레벨, 종료 레벨, 기울기 등)에 따라 램프 신호(RAMP)를 생성할 수 있다. 다시 말해, 램프 신호(RAMP)는 특정 시간 동안 미리 정해진 기울기에 따라 증가 또는 감소하는 신호일 수 있다. 램프 신호(RAMP)는 전압 버퍼(140)를 통과하여 ADC 회로(150)로 제공될 수 있다.

ADC 회로(150)는 픽셀 어레이(110)의 복수의 픽셀들로부터 컬럼 라인들(CL1~CL4)을 통해 픽셀 신호를 수신할 수 있고, 램프 신호 생성기(130)로부터 전압 버퍼(140)를 통해 램프 신호(RAMP)를 수신할 수 있다. ADC 회로(150)는 수신된 픽셀 신호에 대하여 리셋 신호 및 이미지 신호를 획득하고, 그 차이를 유효한 신호 성분으로 추출하는 상관 이중 샘플링(CDS) 기법에 기반하여 동작할 수 있다. ADC 회로(150)는 복수의 비교기들(COMP) 및 카운터들(CNT)을 포함할 수 있다.

구체적으로, 비교기들(COMP)은 픽셀 신호의 리셋 신호와 램프 신호(RAMP)를 비교하고, 픽셀 신호의 이미지 신호와 램프 신호(RAMP)를 비교하여 상관 이중 샘플링(CDS)을 수행할 수 있다. 카운터들(CNT)은 상관 이중 샘플링이 수행된 신호의 펄스들을 카운팅하여 디지털 신호로서 출력할 수 있다. 또한, 본 개시의 ADC 회로(150)는 출력 피드백을 이용하여 전력 소모를 줄일 수 있도록 구현될 수 있다. 도 2의 ADC 회로(150)는 4개의 비교기들(COMP) 및 4개의 카운터들(CNT)을 포함하는 것으로 도시되어 있으나, 본 개시는 이에 한정되지 않는다.

타이밍 컨트롤러(160)는 로우 드라이버(120), 램프 신호 생성기(130), 및 ADC 회로(150) 각각의 동작 및/또는 타이밍을 제어하기 위한 제어 신호 및/또는 클럭을 생성할 수 있다.

버퍼(170)는 메모리들(MEM) 및 감지 증폭기(SA)를 포함할 수 있다. 메모리들(MEM)은 ADC 회로(150)의 대응하는 카운터들(CNT)로부터 출력된 디지털 신호를 저장할 수 있다. 감지 증폭기(SA)는 저장된 디지털 신호를 감지 및 증폭할 수 있다. 감지 증폭기(SA)는 증폭된 디지털 신호를 이미지 데이터(IDAT)로서 출력할 수 있고, 이미지 데이터(IDAT)는 도 1의 ISP 프론트 엔드 블록(16)으로 전송될 수 있다.

도 3은 도 2의 픽셀 어레이(110)의 픽셀 그룹(PG)들 중 어느 하나의 예를 나타내는 회로도이다. 예를 들어, 픽셀 그룹(111)은 픽셀들(111a 내지 111d), 광전 변환 소자들(PD1 내지 PD4), 전송 트랜지스터들(Tx1 내지 Tx4), 리셋 트랜지스터(RST), 듀얼 컨버전 트랜지스터(DC), 구동 트랜지스터(Dx), 및 선택 트랜지스터(SEL)를 포함할 수 있다. 도 3의 픽셀 그룹(111)은 4개의 픽셀들(111a 내지 111d)이 각각 광전 변환 소자들(PD1 내지 PD4)을 포함하는 테트라셀 구조를 갖는 것으로 도시되었으나, 본 개시는 이에 한정되지 않으며 픽셀 그룹(111)은 다른 다양한 구조를 갖도록 구현될 수 있다.

제 1 픽셀(111a)은 제 1 광전 변환 소자(PD1) 및 제 1 전송 트랜지스터(Tx1)를 포함할 수 있고, 다른 픽셀들(111b, 111c, 111d)도 유사한 구성 요소들을 각각 포함할 수 있다. 픽셀들(111a 내지 111d) 각각은 리셋 트랜지스터(RST), 듀얼 컨버전 트랜지스터(DC), 구동 트랜지스터(Dx), 및 선택 트랜지스터(SEL)를 공유할 수 있다. 또한, 픽셀들(111a 내지 111d) 각각은 플로팅 확산 영역(FD)을 공유할 수 있다.

듀얼 컨버전 트랜지스터(DC)는 듀얼 컨버전 신호(VDC)에 의해 구동될 수 있다. 듀얼 컨버전 트랜지스터(DC)가 턴-오프되는 경우 플로팅 확산 영역(FD)은 제 1 플로팅 확산 커패시터(CFD1)에 연결될 수 있으며, 플로팅 확산 영역(FD)의 정전 용량은 제 1 플로팅 확산 커패시터(CFD1)의 정전 용량에 대응할 수 있다.

듀얼 컨버전 트랜지스터(DC)가 턴-온되는 경우 플로팅 확산 영역(FD)은 제 1 플로팅 확산 커패시터(CFD1)뿐만 아니라 제 2 플로팅 확산 커패시터(CFD2)에도 연결될 수 있다. 확장된 플로팅 확산 영역(FD`)은 듀얼 컨버전 트랜지스터(DC)가 턴-온되었을 때의 플로팅 확산 영역을 나타낸다. 제 2 플로팅 확산 커패시터(CFD2)는 포화를 방지하기 위해 제공될 수 있다. 예를 들어, 플로팅 확산 커패시터들(CFD1, CFD2)은 기생 커패시터 및/또는 커패시터 소자일 수 있다.

전송 트랜지스터들(Tx1 내지 Tx4)은 각각 전송 신호들(VT1 내지 VT4)에 의해 구동될 수 있고, 광전 변환 소자들(PD1 내지 PD4)에 의해 생성된 전하들을 플로팅 확산 영역(FD) 또는 확장된 플로팅 확산 영역(FD`)으로 전송할 수 있다. 예를 들어, 전송 트랜지스터들(Tx1 내지 Tx4)의 한쪽 단들은 광전 변환 소자들(PD1 내지 PD4)에 각각 연결될 수 있고, 다른 한쪽 단들은 플로팅 확산 영역(FD)에 연결될 수 있다.

플로팅 확산 영역(FD) 또는 확장된 플로팅 확산 영역(FD`)은 입사한 빛의 양에 대응하는 전하들을 축적할 수 있다. 전송 신호들(VT1 내지 VT4)에 의해 전송 트랜지스터들(Tx1 내지 Tx4)이 각각 턴-온되는 동안, 플로팅 확산 영역(FD) 또는 확장된 플로팅 확산 영역(FD`)은 광전 변환 소자들(PD1 내지 PD4)로부터 전하들을 제공 받아 축적할 수 있다. 플로팅 확산 영역(FD)은 소스 팔로워 증폭기로서 구동되는 구동 트랜지스터(Dx)의 게이트 단과 연결될 수 있으므로, 플로팅 확산 영역(FD)에 축적된 전하들에 대응하는 전압이 형성될 수 있다.

리셋 트랜지스터(RST)는 리셋 신호(VRST)에 의해 구동될 수 있고, 플로팅 확산 영역(FD) 또는 확장된 플로팅 확산 영역(FD`)에 전원 전압(VDD)을 제공할 수 있다. 이로써, 플로팅 확산 영역(FD) 또는 확장된 플로팅 확산 영역(FD`)에 축적된 전하들은 전원 전압(VDD) 단으로 이동할 수 있고, 플로팅 확산 영역(FD) 또는 확장된 플로팅 확산 영역(FD`)의 전압은 리셋될 수 있다.

구동 트랜지스터(Dx)는 플로팅 확산 영역(FD) 또는 확장된 플로팅 확산 영역(FD`)의 전압을 증폭하여 픽셀 신호(PIX)를 생성할 수 있다. 선택 트랜지스터(SEL)는 선택 신호(VSEL)에 의해 구동될 수 있고, 행 단위로 읽어낼 픽셀을 선택할 수 있다. 선택 트랜지스터(SEL)가 턴-온되는 경우, 픽셀 신호(PIX)는 컬럼 라인(CL)을 통해 도 2의 ADC 회로(150)로 출력될 수 있다.

도 4는 도 2의 아날로그 디지털 변환(ADC) 회로(150)의 구성의 예를 나타낸다. ADC 회로(150)는 비교기(151) 및 카운터(152)를 포함할 수 있다. ADC 회로(150)는 픽셀 어레이(110)로부터 출력되는 아날로그 신호인 픽셀 신호(PIX)를 디지털 신호(DS)로 변환하여 출력할 수 있다. 명확한 설명과 도면의 간결화를 위해, 도 4의 픽셀 어레이(110)는 하나의 픽셀에 대해서만 도시되었으며, 픽셀 어레이(110)의 구성 및 기능은 도 3을 참조하여 설명한 바와 같다.

구체적으로, 도 2를 참조하여 설명한 바와 같이, 비교기(151)는 픽셀 신호의 리셋 신호와 램프 신호(RAMP)를 비교하고, 픽셀 신호의 이미지 신호와 램프 신호(RAMP)를 비교하여 상관 이중 샘플링(CDS)을 수행할 수 있고, 카운터(152)는 상관 이중 샘플링이 수행된 신호의 펄스들을 카운팅하여 디지털 신호로서 출력할 수 있다. 이하 도 4와 함께, 도 2 및 도 3을 참조하여 설명한다.

예를 들어, 비교기(151)는 2개의 증폭기들(제 1 증폭기(151_1) 및 제 2 증폭기(151_2))을 포함하는 2단(two-stage) 구조를 가질 수 있고, 제 1 증폭기(151_1) 및 제 2 증폭기(151_2)는 연산 전달 컨덕턴스 증폭기(Operational Transconductance Amplifier; OTA)로서 구현될 수 있으나, 본 개시는 이에 한정되지 않는다. 예를 들어, 비교기(151)는 더 많은 수의 증폭기들을 포함하는 구조를 가질 수도 있다. 또한, ADC 회로(150)는 복수의 비교기들 및 카운터들을 포함할 수 있으나, 명확한 설명을 위해 도 4에는 하나의 비교기(151)와 하나의 카운터(152)를 나타내기로 한다.

제 1 증폭기(151_1)는 픽셀 어레이(110)로부터 컬럼 라인(CL)을 통해 픽셀 신호(PIX)를 수신할 수 있고, 램프 신호 생성기(130)로부터 전압 버퍼(140)를 통해 램프 신호(RAMP)를 수신할 수 있다. 제 1 증폭기(151_1)는 수신한 신호들에 기반하여 제 1 출력 신호(OTA1_OUT)를 출력할 수 있다. 예를 들어, 제 1 증폭기(151_1)는 램프 신호(RAMP)의 레벨이 픽셀 신호(PIX)의 레벨보다 높은 구간 동안, 하이 레벨을 갖는 제 1 출력 신호(OTA1_OUT)를 출력할 수 있고, 램프 신호(RAMP)의 레벨이 픽셀 신호(PIX)의 레벨보다 낮은 구간 동안, 로우 레벨을 갖는 제 1 출력 신호(OTA1_OUT)를 출력할 수 있다. 또한 상술한 제 1 증폭기(151_1)의 비교 동작은 픽셀 신호(PIX)의 리셋 신호와 램프 신호(RAMP) 사이, 및 픽셀 신호(PIX)의 이미지 신호와 램프 신호(RAMP) 사이에 대해 모두 수행될 수 있다.

제 2 증폭기(151_2)는 제 1 출력 신호(OTA1_OUT)을 증폭하여 비교 신호인 제 2 출력 신호(OTA2_OUT)를 출력할 수 있다. 예를 들어, 제 2 출력 신호(OTA2_OUT)는 제 1 출력 신호(OTA1_OUT)가 반전된 신호일 수 있다. 다시 말해 제 2 증폭기(151_2)는, 제 1 출력 신호(OTA1_OUT)가 하이 레벨을 갖는 동안 로우 레벨을 갖는 제 2 출력 신호(OTA2_OUT)를 출력하고, 제 1 출력 신호(OTA1_OUT)가 로우 레벨을 갖는 동안 하이 레벨을 갖는 제 2 출력 신호(OTA2_OUT)를 출력하도록 구현될 수 있다.

나아가, 제 2 출력 신호(OTA2_OUT)는 제 2 증폭기(151_2)로 피드백될 수 있다. 제 2 증폭기(151_2)로 피드백된 제 2 출력 신호(OTA2_OUT)는 제 2 증폭기(151_2)의 전원(예를 들어, 전류 소스)을 제어할 수 있고, ADC 회로(150)의 소비 전력을 감소시킬 수 있다.

상술한 제 2 증폭기(151_2)의 출력 피드백 동작은 제 1 증폭기(151_1)가 픽셀 신호(PIX)의 리셋 신호와 램프 신호(RAMP) 사이의 비교 동작을 수행할 때와, 픽셀 신호(PIX)의 이미지 신호와 램프 신호(RAMP) 사이의 비교 동작을 수행할 때 모두 수행될 수 있다.

이하의 설명에서, 비교기(151)가 비교 동작을 수행하여, 제 1 출력 신호(OTA1_OUT) 또는 제 2 출력 신호(OTA2_OUT)의 전압 레벨이 하이 레벨에서 로우 레벨로 바뀌는 것, 또는 로우 레벨에서 하이 레벨로 바뀌는 것을 ADC 회로(150)의 판단(decision)이라고 지칭하기로 한다.

다시 말해, “회로(150)의 판단이 끝난 후”라는 것은 “제 1 출력 신호(OTA1_OUT) 또는 제 2 출력 신호(OTA2_OUT)의 전압 레벨이 하이 레벨에서 로우 레벨로 바뀐 후, 또는 로우 레벨에서 하이 레벨로 바뀐 후”를 의미할 수 있다. 비교기(151)는 비교 동작이 수행되기 이전의 오토 제로(auto-zero) 구간에 오토 제로 신호(AZ)에 응답하여 초기화될 수 있고, 비교 동작을 다시 수행할 수 있다.

카운터(152)는 타이밍 컨트롤러(160)의 제어 하에 동작할 수 있으며, 대응하는 제 2 출력 신호(OTA2_OUT)의 펄스들을 카운팅하여 디지털 신호(DS)로서 출력할 수 있다. 예를 들어, 카운터(152)는 카운터 클럭 신호(CNT_CLK) 및 카운터(152)의 내부 비트를 반전시키는 반전 신호(CONV) 등과 같은 제어 신호 하에 동작할 수 있다.

예를 들어, 카운터(152)는 업/다운 카운터(Up/Down Counter) 및 비트-와이즈 카운터(Bit-wise Inversion Counter) 등을 포함할 수 있다. 비트-와이즈 카운터는 업/다운 카운터와 비슷한 동작을 수행할 수 있다. 예를 들어, 비트-와이즈 카운터는 업 카운트만 수행하는 기능과, 특정 신호가 들어오면 카운터 내부의 모든 비트를 반전하여 1의 보수(1's complement)로 만드는 기능을 수행할 수 있다. 비트-와이즈 카운터는 리셋 카운트(reset count)를 수행한 후 그 결과를 반전하여 1의 보수(즉, 음수) 값으로 변환할 수 있다.

도 5는 도 4의 아날로그 디지털 변환(ADC) 회로(150)의 동작을 나타내는 타이밍도의 예이다. 도 5를 참조하면, to 시점부터 t1 시점까지는 오토 제로 구간으로 정의되고, t1 시점부터 t10 시점까지 비교 동작 구간으로 정의될 수 있다. t0 시점 이전에 선택 신호(VSEL)가 활성화될 수 있고, 도 2의 픽셀 어레이의 복수의 픽셀 그룹들(예를 들어, 도 3에 나타난 바와 같은 픽셀 그룹들)로부터 픽셀 신호(PIX)가 출력될 수 있다. 또한, t0 시점 이전에 활성화된 리셋 신호(VRST)에 의해 전원 전압이 제공될 수 있다. 이하 도 5와 함께, 도 4를 참조하여 설명한다.

to 시점부터 t1 시점까지 오토 제로 신호(AZ)가 활성화될 수 있으며, 오토 제로 신호(AZ)에 응답하여, 비교기(151)가 초기화될 수 있다. 예를 들어, 제 1 증폭기(151_1) 및 제 2 증폭기(151_2)의 입력 노드들 및/또는 출력 노드들의 전압 레벨이 동일해질 수 있다. 픽셀 신호(PIX)의 리셋 신호의 디지털 변환을 위하여, t2 시점에 램프 신호(RAMP)에 오프셋이 가해질 수 있고, t3 시점부터 램프 신호(RAMP)가 감소할 수 있다. 카운터(152)는 t3 시점부터 제 2 증폭기(151_2)의 출력인 제2 출력 신호(OTA2_OUT)의 극성이 변하는 t4 시점까지 카운팅 클럭 신호(CNT_CLK)를 카운트할 수 있다.

리셋 신호의 디지털 변환이 끝나면, t5 시점에 픽셀 신호(PIX)의 이미지 신호를 디지털 신호로 변환하기 위하여, t5 시점에 램프 신호(RAMP)에 다시 오프셋이 가해질 수 있고, t6 시점에 반전 신호(CONV)에 응답하여, 카운터(152)의 비트가 반전될 수 있다. t7 시점에서, 전송 신호(VT)가 활성화될 수 있고, 그 동안 광전 변환 소자(PD)에 의해서 축적된 전하에 의해 픽셀 신호(PIX)가 수신되는 제 1 증폭기(151_1)의 입력 노드의 전압 레벨은 변할 수 있다.

이미지 신호의 디지털 변환을 위하여 t8 시점에서 램프 신호(RAMP)의 레벨이 감소할 수 있다. 카운터(152)는 t8 시점으로부터 제 2 증폭기(151_2)의 출력인 제 2 출력 신호(OTA2_OUT)의 극성이 변하는 t9 시점까지 카운팅 클럭 신호(CNT_CLK)를 카운트할 수 있다. 이미지 신호의 디지털 변환이 끝나면, 다음 비교 동작(즉, 상관 이중 샘플링)을 위해 ADC 회로(150)가 초기화될 수 있다.

도 5를 참조하여, ADC 회로(150)의 동작 타이밍이 설명되었으나, 본 개시는 이에 한정되지 않으며, ADC 회로(150)의 구현 방법(예를 들어, 제 1 증폭기(151_1) 및 제 2 증폭기(151_2)의 구조 등)에 따라 신호들의 타이밍은 변형될 수 있다.

도 6은 도 4의 제 1 증폭기(151_1)의 예를 나타내는 회로도이다. 제 1 증폭기(200)는 복수의 트랜지스터들(TR11~TR15) 및 제 1 전류 소스(210)를 포함할 수 있다. 예를 들어, 제 1 트랜지스터(TR11), 제 2 트랜지스터(TR12), 및 제 5 트랜지스터(TR15)는 NMOS 트랜지스터일 수 있고, 제 3 트랜지스터(TR13) 및 제 4 트랜지스터(TR14)는 PMOS 트랜지스터일 수 있다. 그러나, 본 개시는 이에 한정되지 않으며 제 1 내지 제 5 트랜지스터(TR11~TR15)는 도 6에 나타난 것과 다른 종류의 트랜지스터일 수 있다.

도 6을 참조하면, 제 1 트랜지스터(TR11)의 게이트 단자로는 픽셀 신호(PIX)가 입력될 수 있고, 제 2 트랜지스터(TR12)의 게이트 단자로는 램프 신호(RAMP)가 입력될 수 있다. 제 1 및 제 2 트랜지스터(TR11, TR12)의 소스 단자는 제 1 전류 소스(210)와 공통으로 연결될 수 있다. 예를 들어, 제 3 및 제 4 트랜지스터(TR13, TR14)는 전류 미러(current mirror) 형태로 접속될 수 있다. 제 1 및 제 2 트랜지스터(TR11, TR12)에 흐르는 전류의 합은 제 1 전원 전류(ISS1)와 같을 수 있다.

제 3 트랜지스터(TR13)의 게이트 단자와 드레인 단자, 및 제 1 트랜지스터(TR11)의 드레인 단자는 제 2 출력 노드(OUT12)에 공통으로 연결될 수 있고, 제 4 트랜지스터(TR14)의 드레인 단자 및 제 2 트랜지스터(TR12)의 드레인 단자는 제 1 출력 노드(OUT11)에 공통으로 연결될 수 있다. 제 5 트랜지스터(TR15)는 제 1 및 제 2 출력 노드(OUT11, OUT12) 사이에 연결될 수 있다. 예를 들어, 제 5 트랜지스터(TR15)는 제 1 출력 노드(OUT11)로부터 출력되는 신호의 전압 레벨을 제한할 수 있다.

제 1 출력 노드(OUT11)로부터 제 1 출력 신호(OTA1_OUT)가 출력될 수 있다. 예를 들어, 제 1 출력 신호(OTA1_OUT)는 램프 신호(RAMP)의 레벨이 픽셀 신호(PIX)의 레벨보다 높은 구간 동안 하이 레벨을 가질 수 있고, 램프 신호(RAMP)의 레벨이 픽셀 신호(PIX)의 레벨보다 낮은 구간 동안 로우 레벨을 가질 수 있다. 제 1 출력 신호(OTA1_OUT)는 도 4의 제 2 증폭기(151_2)로 제공될 수 있다.

도 7은 도 4의 제 2 증폭기(151_2)의 예를 나타내는 회로도이다. 제 2 증폭기(300)는 복수의 트랜지스터들(TR21~TR26), 커패시터(C1), 스위칭 회로(310), 제 2 전류 소스(320), 피드백 회로(330), 및 제어 회로(340)를 포함할 수 있다. 예를 들어, 제 6 트랜지스터(TR21)는 PMOS 트랜지스터일 수 있고, 제 7 내지 제 11 트랜지스터(TR22~TR26)는 NMOS 트랜지스터일 수 있다. 그러나, 본 개시는 이에 한정되지 않으며 제 6 내지 제 11 트랜지스터(TR21~TR26)는 도 6에 나타난 것과 다른 종류의 트랜지스터일 수 있다.

제 6 트랜지스터(TR21)는 입력으로서 도 4의 제 1 증폭기(151_1)로부터 제 1 출력 신호(OTA1_OUT)를 수신할 수 있고, 제 1 출력 신호(OTA1_OUT)에 응답하여 동작할 수 있다. 예를 들어, 제 1 출력 신호(OTA1_OUT)의 전압 레벨이 하이 레벨인 경우, 제 6 트랜지스터(TR21)는 턴-오프될 수 있고, 제 3 출력 노드(OUT21)로 전류가 흐르지 않음으로써 제 2 출력 신호(OTA2_OUT)의 전압 레벨은 로우 레벨이 될 수 있다. 반대로, 제 1 출력 신호(OTA1_OUT)의 전압 레벨이 로우 레벨인 경우, 제 6 트랜지스터(TR21)는 턴-온될 수 있고, 제 3 출력 노드(OUT21)로 전류가 흐름으로써 제 2 출력 신호(OTA2_OUT)의 전압 레벨은 하이 레벨이 될 수 있다.

다시 말해, 제 2 증폭기(300)는 반전 증폭기로서 동작할 수 있다. 즉, 제 1 출력 신호(OTA1_OUT)의 전압 레벨이 증가하면, 제 2 출력 신호(OTA2_OUT)의 전압 레벨이 감소할 수 있다. 또한, 제 6 트랜지스터(TR21)가 턴-온되면, 제 7 트랜지스터(TR22)로도 전류가 흐를 수 있다. 제 2 출력 신호(OTA2_OUT)는 피드백 회로(330)로 전송될 수 있다.

제 7 트랜지스터(TR22)는 제 3 출력 노드(OUT21)와 제 4 출력 노드(OUT22) 사이에 연결될 수 있다. 제 7 트랜지스터(TR22)는 출력 피드백 동작을 제어하는 피드백 회로(330)의 출력에 응답하여 동작할 수 있다. 예를 들어, 제 7 트랜지스터(TR22)가 턴-오프되면 제 2 전원 전류(ISS2)는 제 7 트랜지스터(TR22)를 통해 흐르지 않을 수 있고, 제 2 증폭기(300)의 소비 전력은 감소할 수 있다.

그러나 본 개시는 이에 한정되지 않으며, 제 7 트랜지스터(TR22)는 도 7에 나타난 것과 다르게 연결되도록 구현될 수도 있다. 나아가 제 7 트랜지스터(TR22)는 NMOS 트랜지스터인 것으로 나타나 있으나, PMOS 트랜지스터와 논리 게이트(예를 들어, AND 게이트)의 조합으로서 구현될 수도 있다.

스위칭 회로(310)는 제 3 출력 노드(OUT21)와 바이어스 노드(BN) 사이에 연결되는 제 8 트랜지스터(TR23)를 포함할 수 있다. 오토 제로 구간 동안 제 8 트랜지스터(TR23)는 오토 제로 신호(AZ)에 응답하여 동작할 수 있고, 활성화된 오토 제로 신호(AZ)에 응답하여 턴-온될 수 있다. 제 8 트랜지스터(TR23)가 턴-온되면 바이어스 노드(BN)의 전압 레벨은 제 3 출력 노드(OUT21)의 전압 레벨과 같아질 수 있다.

반면, 도 4의 ADC 회로(150)가 비교 동작을 수행하는 동안 오토 제로 신호(AZ)가 비활성화되어 제 8 트랜지스터(TR23)가 턴-오프되면, 제 3 출력 노드(OUT21)의 전압 레벨과 같아진 바이어스 노드(BN)의 전압 레벨은 커패시터(C1)에 의해 유지될 수 있고, 이에 따라 제 2 전류 소스(320)가 동작할 수 있다.

도 7의 제 8 트랜지스터(TR23)는 제 3 출력 노드(OUT21)와 바이어스 노드(BN) 사이에 연결되는 것으로 나타나 있으나, 본 개시는 이에 한정되지 않으며, 제 8 트랜지스터(TR23)는 제 4 출력 노드(OUT22)와 바이어스 노드(BN) 사이에 연결될 수도 있다. 이 경우, 활성화된 오토 제로 신호(AZ)에 응답하여 제 8 트랜지스터(TR23)가 턴-온되면 바이어스 노드(BN)의 전압 레벨은 제 4 출력 노드(OUT22)의 전압 레벨과 같아질 수 있다.

제 2 전류 소스(320)는 제 4 출력 노드(OUT22)에 연결되는 제 9 트랜지스터(TR24)를 포함할 수 있다. 제 9 트랜지스터(TR24)는 바이어스 노드(BN)의 전압, 즉 커패시터(C1)의 일 단의 전압에 기반하여 전원 전류(ISS)를 생성할 수 있다.

피드백 회로(330)는 제 2 출력 신호(OTA2_OUT) 및 피드백 활성 신호(FB_EN)에 기반하여 제 2 전류 소스(320)를 제어할 수 있다. 이와 같은 출력 피드백 동작을 수행하기 위해, 피드백 회로(330)는 논리 게이트(331)를 포함할 수 있다. 예를 들어, 논리 게이트(331)는 NAND 게이트일 수 있다.

논리 게이트(331)는 제 2 출력 신호(OTA2_OUT) 및 피드백 활성 신호(FB_EN)에 응답하여 피드백 신호(FB)를 출력할 수 있다. 예를 들어, 논리 게이트(331)는 피드백 활성 신호(FB_EN)의 전압 레벨 및 제 2 출력 신호(OTA2_OUT)의 전압 레벨이 모두 하이 레벨일 때, 피드백 신호(FB)의 전압 레벨은 로우 레벨이 될 수 있도록 구현될 수 있다.

피드백 신호(FB)의 전압 레벨이 하이 레벨인 경우, 제 7 트랜지스터(TR22)는 턴-온될 수 있고, 제 2 전원 전류(ISS2)는 제 7 트랜지스터(TR22)를 통해 흐를 수 있다. 그러나, 피드백 신호(FB)의 전압 레벨이 로우 레벨인 경우, 제 7 트랜지스터(TR22)는 턴-오프될 수 있고, 제 2 전원 전류(ISS2)는 제 7 트랜지스터(TR22)를 통해 흐를 수 없게 된다.

구체적으로, 램프 신호(RAMP)와 픽셀 신호(PIX)의 비교 동작이 종료된 후에 제 1 출력 신호(OTA1_OUT)의 전압 레벨은 로우 레벨일 수 있고, 제 2 출력 신호(OTA2_OUT)의 전압 레벨은 하이 레벨일 수 있다. 이 때, 피드백 활성 신호(FB_EN)가 활성화되기 전에는 피드백 신호(FB)는 하이 레벨일 수 있고, 제 7 트랜지스터(TR22)는 턴-온된 상태일 수 있으며, 제 2 전원 전류(ISS2)는 제 7 트랜지스터(TR22)를 통해 흐를 수 있다.

반면 피드백 활성 신호(FB_EN)가 활성화되면(즉, 피드백 활성 신호(FB_EN)의 전압 레벨이 하이 레벨이 되면), 피드백 신호(FB)는 로우 레벨이 될 수 있고, 제 7 트랜지스터(TR22)가 턴-오프됨으로써 제 2 전원 전류(ISS2)는 제 7 트랜지스터(TR22)를 통해 흐를 수 없게 된다. 이로써, 비교 동작이 종료된 후 출력 피드백을 이용함으로써 제 2 증폭기(300)의 소비 전력은 감소할 수 있고, 나아가 ADC 회로(150)의 소비 전력 또한 감소할 수 있다.

비교 동작을 수행하기 전과 후의 소비 전력의 차이가 지속됨에 따라, 이미지 센서의 성능(예를 들어, 픽셀 신호를 디지털 신호로 변환하는 ADC 회로의 성능)은 열화될 수 있다. 상술한 피드백 회로(330)의 동작에 의해 비교 동작이 수행된 후 제 2 전원 전류(ISS2)가 출력 노드들(OUT21, OUT22)을 통해 흐를 수 없게 되면, 비교 동작을 수행하기 전과 후 소비 전력의 차이가 감소할 수 있다. 따라서, 피드백 회로(330)의 동작에 의해 이미지 센서의 성능 열화 문제가 개선될 수 있다.

한편 도 7의 논리 게이트(331)는 NAND 게이트인 것으로 도시되었으나, 본 개시는 이에 한정되지 않으며, 피드백 회로(330)는 제 2 출력 신호(OTA2_OUT)의 전압 레벨이 하이 레벨이 되었을 때 피드백 신호(FB)의 전압 레벨이 로우 레벨이 될 수 있도록 하는 임의의 다른 구성으로서(예를 들어, NOR 게이트 및 반전 증폭기로서) 구현될 수도 있다.

또한, 도 7의 피드백 회로(330)는 제 2 출력 신호(OTA2_OUT)를 직접 입력 받는 것으로 나타나 있으나, 본 개시는 이에 한정되지 않는다. 예를 들어, 도 7의 피드백 회로(330)는 제 2 출력 신호(OTA2_OUT)에 기반한 다른 신호를 입력 받을 수도 있다. 예를 들어, 제 2 증폭기(300)는 제 6 트랜지스터(TR21)와 제 3 출력 노드(OUT21) 사이에 연결되는 트랜지스터, 스위치, 인버터, 또는 논리 게이트를 더 포함할 수 있다. 이와 같은 경우, 피드백 회로(330)의 논리 게이트(331)는 제 2 출력 신호(OTA2_OUT)가 트랜지스터, 스위치, 인버터, 또는 논리 게이트를 통과한 신호를 입력 받을 수 있고, 상술한 것과 같은 비교 동작을 수행할 수 있다.

다시 말해, 피드백 회로(330)는 제 2 출력 신호(OTA2_OUT)를 그대로 입력 받을 수 있거나, 또는 제 2 출력 신호(OTA2_OUT)가 제 6 트랜지스터(TR21)와 제 3 출력 노드(OUT21) 사이의 트랜지스터, 스위치, 인버터, 또는 논리 게이트를 통과한 신호를 입력 받을 수 있다.

제어 회로(340)는 제어 전류(ICN)의 출력을 조절하여 비교 동작 수행 전후의 제 2 증폭기(300)의 소비 전력 차이를 완화시킬 수 있다. 제어 회로(340)는 전원 전압(VDD)과 제 3 출력 노드(OUT21) 사이에 연결되고, 제 6 트랜지스터(TR21)와 병렬로 연결되는 제 10 내지 제 11 트랜지스터(TR25, TR26)를 포함할 수 있다. 제 10 트랜지스터(TR25)는 제어 신호(CN)에 응답하여 동작할 수 있고, 제 11 트랜지스터(TR26)는 바이어스 신호(BIAS)에 응답하여 동작할 수 있다.

제어 신호(CN)가 비활성화된 경우, 제 10 트랜지스터(TR25)는 턴-오프될 수 있고, 제 11 트랜지스터(TR26)를 통해 제어 전류(ICN)가 흐르지 않을 수 있다. 한편, 제어 신호(CN)가 활성화되어 제 10 트랜지스터(TR25)가 턴-온되고, 바이어스 신호(BIAS)가 인가되어 제 11 트랜지스터(TR26)도 턴-온되는 경우, 제 10 트랜지스터(TR25) 및 제 11 트랜지스터(TR26)를 통해 출력 노드들(OUT21, OUT22)로 제어 전류(ICN)가 흐를 수 있다.

램프 신호(RAMP)의 레벨과 픽셀 신호(PIX)의 레벨 사이의 대소 관계에 대한 판단이 끝난 후, 제 2 전원 전류(ISS2)의 레벨은 높아질 수 있고, 비교 동작이 수행된 후에도 계속하여 전력이 소모될 수 있다. 상술한 바와 같이 비교 동작을 수행하기 전과 후의 소비 전력의 차이가 지속됨에 따라, 이미지 센서의 성능은 열화될 수 있다.

제어 회로(340)는 이와 같은 이미지 센서의 성능 열화를 방지하기 위해 동작할 수 있다. 램프 신호(RAMP)가 램핑되기 시작한 후, 제어 신호(CN) 및 바이어스 신호(BIAS)가 활성화됨에 따라, 상술한 바와 같이 제 10 내지 제 11 트랜지스터(TR25, TR26)를 통해 출력 노드들(OUT21, OUT22)로 제어 전류(ICN)가 흐를 수 있고, 제 2 전원 전류(ISS2)의 레벨은 제어 전류(ICN)의 레벨만큼 증가할 수 있다.

예를 들어, 램프 신호(RAMP)가 램핑되기 시작한 후 제어 전류(ICN)의 레벨만큼 증가한 제 2 전원 전류(ISS2)의 레벨(이하, 제 2 레벨이라고 지칭)은, 비교 동작이 수행되기 전 제 2 전원 전류(ISS2)의 레벨(이하, 제 1 레벨이라고 지칭)보다는 높고, 비교 동작이 수행된 후(즉, 램프 신호(RAMP)의 전압 레벨과 픽셀 신호(PIX)의 전압 레벨의 대소 관계에 대한 판단이 끝난 후) 제 2 전원 전류(ISS2)의 레벨(이하, 제 3 레벨이라고 지칭)보다는 낮을 수 있다.

이와 같은 제어 회로(340)의 동작에 의해, 제 1 레벨과 제 2 레벨의 차이, 그리고 제 2 레벨과 제 3 레벨의 차이는 모두 제 1 레벨과 제 3 레벨의 차이보다 작을 수 있다. 이로써, 제 2 증폭기(300)의 비교 동작 전후의 소비 전력 차이는 완화될 수 있고, 이미지 센서의 성능 열화가 개선될 수 있다.

따라서, 비교 동작을 수행하기 전과 후 소비 전력의 차이에 따른 이미지 센서의 성능 열화는 상술한 피드백 회로(330)의 동작 또는 제어 회로(340)의 동작에 의해 개선될 수 있다. 예를 들어, 피드백 회로(330)의 출력 피드백을 이용하여 제 2 전류 소스(320)가 제어되는 경우, 제어 회로(340)의 동작은 요구되지 않을 수도 있다. 이와 같은 경우, 제 2 증폭기(300)는 제어 회로(340)를 포함하지 않을 수 있다. 제어 회로(340)를 포함하지 않는 제 2 증폭기(300)의 예는 도 9를 참조하여 설명된다.

도 8a는 도 7의 피드백 회로(330)의 동작에 따른 도 4의 ADC 회로(150)의 동작을 나타내는 타이밍도의 예이고, 도 8b는 도 7의 제어 회로(340)의 동작에 따른 도 4의 ADC 회로(150)의 동작을 나타내는 타이밍도의 예이다. 이하 도 8a 내지 도 8b와 함께, 도 4 내지 도 7을 참조하여 설명하되, 도 5에서 설명한 것과 중복되는 ADC 회로(150)의 동작은 생략하기로 한다.

도 8a 내지 도 8b를 참조하면, 구간 T1 이전은 오토 제로 구간에 대응할 수 있고, 구간 T1 내지 구간 T3은 비교기(151)가 픽셀 신호(PIX)의 리셋 신호와 램프 신호(RAMP)를 비교하는 구간에 대응할 수 있고, 구간 T4 내지 구간 T6은 비교기(151)가 픽셀 신호(PIX)의 이미지 신호와 램프 신호(RAMP)를 비교하는 구간에 대응할 수 있다.

도 8a를 참조하면, 피드백 활성 신호(FB_EN)는 ADC 회로(150)의 판단이 끝날 때(즉, 구간 T2가 종료될 때 및 구간 T5가 종료될 때) 활성화될 수 있다. 예를 들어, 피드백 활성 신호(FB_EN)의 전압 레벨은 램프 신호(RAMP)가 램핑되는 구간 T2 내지 T3, 및/또는 구간 T5 내지 T6 동안 하이 레벨로 유지될 수 있다.

피드백 활성 신호(FB_EN) 및 제 2 출력 신호(OTA2_OUT)에 기반하여 피드백 회로(330)는 피드백 신호(FB)를 출력할 수 있다. 로우 레벨의 피드백 신호(FB)에 응답하여 전류 소스(320)와 출력 노드 사이의 트랜지스터(예를 들어, 도 7의 제 7 트랜지스터(TR22))는 턴-오프될 수 있고, 제 2 전원 전류(ISS2)가 흐르지 않을 수 있다.

따라서, 피드백 회로(330)의 동작에 의해, 구간 T1 내지 T3, 및 구간 T4 내지 T6에 걸쳐 제 2 전원 전류(ISS2)의 레벨은 거의 동일하게 유지될 수 있다. 예를 들어, 구간 T1 내지 T3, 및 구간 T4 내지 T6에 걸쳐 제 2 전원 전류(ISS2)의 레벨은 0에 가까울 수 있다. 이로써, ADC 회로(150)의 소비 전력은 감소할 수 있다.

도 8b를 참조하면, 제어 신호(CN)의 전압 레벨은 램프 신호(RAMP)가 램핑되는 구간 T2 내지 구간 T3, 및 구간 T5 내지 구간 T6 동안 활성화될 수 있다. 활성화된 제어 신호(CN)에 응답하여, 제어 회로(340)는 출력 노드들(OUT21, OUT22)로 제어 전류(ICN)를 출력할 수 있다. 이로써, 구간 T2 및 구간 T5에서 제 2 전원 전류(ISS2)의 레벨은, 각각 구간 T1 및 구간 T4에서 제 2 전원 전류(ISS2)의 레벨보다 제어 전류(ICN)의 레벨만큼 증가할 수 있다. 따라서, 제어 회로(340)의 동작에 의해, 구간 T1과 구간 T3 사이, 그리고 구간 T4와 구간 T6 사이의 제 2 전원 전류(ISS2)의 레벨의 차이(즉, 소비 전력의 차이)가 완화될 수 있다.

도 9는 도 4의 제 2 증폭기(151_2)의 다른 예를 나타내는 회로도이다. 도 7을 참조하여 설명한 바와 같이, 피드백 회로(330)의 출력 피드백을 이용하여 제 2 전류 소스(320)가 제어되는 경우, 제 2 증폭기(300)는 제어 회로(340)를 포함하지 않을 수 있다. 도 9에 나타난 제 2 증폭기(300a)의 구성 및 기능은, 도 7의 제어 회로(340)를 포함하지 않는 것을 제외하면 도 7의 제 2 증폭기(300)의 구성 및 기능과 동일하므로, 중복되는 설명은 생략하기로 한다.

도 10은 도 4의 제 2 증폭기(151_2)의 다른 예를 나타내는 회로도이다. 제 2 증폭기(300b)의 피드백 회로(330)는 복수의 논리 게이트들(331, 332)을 포함할 수 있다. 또한, 제 2 증폭기(300b)는 논리 게이트들(331, 332) 각각에 대응하는 트랜지스터들(TR22, TR23)을 포함할 수 있다. 나아가, 제 2 증폭기(300b)의 제 2 전류 소스(320)는 제 1 서브 전원 전류(ISS2_1)와 제 2 서브 전원 전류(ISS2_2)를 출력하도록 구현될 수 있다.

도 10의 제 2 전류 소스(320)는 2개의 서브 전원 전류들(ISS2_1, ISS2_2)을 출력하는 것으로 나타나 있으나, 본 개시는 이에 한정되지 않으며, 전류 소스(320)는 더 많은 서브 전원 전류들을 출력하도록 구현될 수 있다. 마찬가지로, 도 10의 피드백 회로(330)는 2개의 논리 게이트들(331, 332)을 포함하는 것으로 나타나 있으나, 본 개시는 이에 한정되지 않으며, 피드백 회로(330)는 더 많은 수의 논리 게이트들을 포함할 수 있고, 제 2 증폭기(300b)는 논리 게이트들 각각에 대응하는 더 많은 수의 트랜지스터들을 포함할 수 있다. 이하 도 7의 제 2 증폭기(300)의 구성 및 기능과 중복되는 설명은 생략하기로 한다.

제 1 논리 게이트(331)는 제 2 출력 신호(OTA2_OUT) 및 제 1 피드백 활성 신호(FB_EN1)에 응답하여 제 1 피드백 신호(FB1)를 출력할 수 있고, 제 2 논리 게이트(332)는 제 2 출력 신호(OTA2_OUT) 및 제 2 피드백 활성 신호(FB_EN2)에 응답하여 제 2 피드백 신호(FB2)를 출력할 수 있다.

피드백 회로(330)로 동일한 제 2 출력 신호(OTA2_OUT)가 입력되더라도, 제 1 피드백 활성 신호(FB_EN1) 및 제 2 피드백 활성 신호(FB_EN2)에 따라, 제 7 트랜지스터(TR22) 또는 제 8 트랜지스터(TR23)가 선택적으로 턴-온 또는 턴-오프될 수 있다. 제 7 트랜지스터(TR22) 또는 제 8 트랜지스터(TR23)가 선택적으로 턴-온 또는 턴-오프됨에 따라, 서브 전원 전류들(ISS2_1, ISS2_2)도 선택적으로 흐를 수 있다.

이와 같이 서브 전원 전류들(ISS2_1, ISS2_2)를 선택적으로 제어함으로써, 제 2 증폭기(300b)가 소모하는 전류의 레벨이 점진적으로 제어될 수 있고, 제 2 증폭기(300b)의 소비 전력도 점진적으로 감소할 수 있다. 도 10의 논리 게이트들(331, 332)은 NAND 게이트인 것으로 도시되었으나, 본 개시는 이에 한정되지 않으며, 피드백 회로(330)는 다른 구성으로서 구현될 수도 있다.

다시 도 4, 도 7, 및 도 10을 참조하면, 본 개시의 ADC 회로(150)의 제 2 증폭기(151_2)는 도 7과 같이 제 2 전원 전류(ISS2)를 오프시키거나, 또는 도 10과 같이 서브 전원 전류들(ISS2_1, ISS2_2)의 선택적 제어를 통해, 제 2 증폭기(151_2)가 소모하는 전류를 점진적으로 줄임으로써 ADC 회로(150)의 소비 전력을 감소시킬 수 있다.

도 11은 도 4의 제 2 증폭기(151_2)의 다른 예를 나타내는 회로도이다. 제 2 증폭기(300c)의 제 2 전류 소스(320)는 도 10의 제 2 전류 소스(320)와 마찬가지로, 제 1 서브 전원 전류(ISS_1)와 제 2 서브 전원 전류(ISS_2)를 출력하도록 구현될 수 있다. 그러나 제 2 증폭기(300c)의 피드백 회로(330)는 하나의 논리 게이트(331)를 포함할 수 있고, 제 2 증폭기(300c)는 논리 게이트(331)에 대응하는 제 7 트랜지스터(TR22)를 포함할 수 있다. 이하 도 7의 제 2 증폭기(300)의 구성 및 기능과 중복되는 설명은 생략하기로 한다.

제 1 피드백 신호(FB1)에 응답하여 동작하는 제 7 트랜지스터(TR22)의 턴-온 또는 턴-오프 여부에 따라, 제 1 서브 전원 전류(ISS2_1)는 선택적으로 흐를 수 있으나, 제 2 서브 전원 전류(ISS2_2)에 대해서는 피드백 회로(330)에 의한 제어 동작이 수행되지 않을 수 있다. 다시 말해, 본 개시의 ADC 회로(150)의 제 2 증폭기(151_2)가 복수의 서브 전원 전류들을 흐를 수 있도록 구현되더라도, 일부의 서브 전원 전류들만이 선택적으로 제어될 수 있고, 나머지 서브 전원 전류들은 제어되지 않을 수도 있다.

도 12는 도 4의 제 2 증폭기(151_2)의 다른 예를 나타내는 회로도이다. 도 7및 도 9를 참조하여 설명한 바와 같이, 피드백 회로(330)의 출력 피드백을 이용하여 제 2 전류 소스(320)가 제어되는 경우, 제 2 증폭기(300)는 제어 회로(340)를 포함하지 않을 수 있다. 도 12에 나타난 제 2 증폭기(300d)의 구성 및 기능은, 제어 회로(340)를 포함하지 않는 것을 제외하면 도 10의 제 2 증폭기(300b)의 구성 및 기능과 동일하므로, 중복되는 설명은 생략하기로 한다.도 13은 도 2의 아날로그 디지털 변환(ADC) 회로(150)의 구성의 다른 예를 나타낸다. 도 4를 참조하여 설명한 바와 같이, 제 2 출력 신호(OTA2_OUT)는 제 2 증폭기(151_2)로 피드백될 수 있고, 제 2 증폭기(151_2)의 전원(예를 들어, 전류 소스)을 제어할 수 있다. 또한, 도 13을 참조하면 제 2 출력 신호(OTA2_OUT)는 전압 버퍼(140) 또는 제 1 증폭기(151_1)로 피드백될 수 있고, 제 1 증폭기(151_1)의 전원을 제어할 수 있다.

나아가, 제 1 출력 신호(OTA1_OUT) 또한 전압 버퍼(140) 또는 제 1 증폭기(151_1)로 피드백될 수 있다. 제 1 증폭기(151_1)로 피드백된 제 1 출력 신호(OTA1_OUT)는 제 1 증폭기(151_1)의 전원을 제어할 수 있다. 이와 같은 제 1 출력 신호(OTA1_OUT) 및 제 2 출력 신호(OTA2_OUT)의 피드백 동작을 통해 ADC 회로(150)의 소비 전력을 감소시킬 수 있다.

도 13의 ADC 회로(150)는 상술한 출력 피드백 동작을 제외하면 도 4를 참조하여 설명한 것과 같은 기능을 수행할 수 있으므로, 중복되는 설명은 생략하기로 한다.

도 14는 도 13의 제 1 증폭기(151_1)의 예를 나타내는 회로도이다. 도 14의 제 1 증폭기(200a)는 제 1 출력 신호(OTA1_OUT) 및 피드백 활성 신호(FB_EN)에 기반하여 제 1 전류 소스(210)를 제어할 수 있는 피드백 회로(220)를 포함할 수 있다. 또한, 제 1 증폭기(200a)는 피드백 회로(220)의 출력에 응답하여 동작하는 제 6 트랜지스터(TR16)를 더 포함할 수 있다. 예를 들어, 제 6 트랜지스터(TR16)는 NMOS 트랜지스터일 수 있으나, 본 개시는 이에 한정되지 않는다.

피드백 회로(220)는 제 1 출력 신호(OTA1_OUT) 및 피드백 활성 신호(FB_EN)에 기반하여 제 1 전류 소스(210)를 제어할 수 있다. 이와 같은 출력 피드백 동작을 수행하기 위해, 피드백 회로(220)는 논리 게이트(221)를 포함할 수 있다. 예를 들어, 논리 게이트(221)는 NAND 게이트일 수 있으나, 본 개시는 이에 한정되지 않는다.

피드백 신호(FB)에 응답하여 제 6 트랜지스터(TR16)는 턴-오프되는 경우, 제 1 전원 전류(ISS1)는 제 6 트랜지스터(TR16)를 통해 흐를 수 없게 된다. 이로써, 제 1 증폭기(200b)의 소비 전력은 감소할 수 있고, 나아가 ADC 회로(150)의 소비 전력 또한 감소할 수 있다.

뿐만 아니라, 제 1 출력 신호(OTA1_OUT)는 도 2의 전압 버퍼(140)로 피드백될 수도 있고, 도 13을 참조하여 상술한 바와 같이 제 2 증폭기(151_2)로부터 출력되는 제 2 출력 신호(OTA2_OUT) 또한 피드백 회로(220)를 통해 제 1 전류 소스(210)로 피드백될 수 있다.

상술한 출력 피드백 동작을 제외하면, 도 14의 제 1 증폭기(200a)의 기능 및 동작은 도 6의 제 1 증폭기(200)의 기능 및 동작과 동일하므로, 중복되는 설명은 생략하기로 한다.

도 15는 본 개시의 실시 예에 따른 출력 피드백을 이용하는 아날로그 디지털 변환 회로의 동작 방법을 나타내는 흐름도이다. 이하 도 15와 함께, 도 2, 도 4, 및 도 7을 참조하여 설명한다.

단계 S110에서, 제 1 증폭기(151_1)는 픽셀 어레이(110)로부터 출력된 픽셀 신호(PIX)와 램프 신호(RAMP)를 비교하여 제 1 출력 신호(OTA1_OUT)를 생성할 수 있다. 구체적으로, 단계 S110에서, 제 1 증폭기(151_1)는 픽셀 신호(PIX)의 리셋 신호와 램프 신호(RAMP)를 비교하고, 픽셀 신호(PIX)의 이미지 신호와 램프 신호(RAMP)를 비교하여 상관 이중 샘플링(CDS)을 수행할 수 있다.

예를 들어, 단계 S110에서, 제 1 증폭기(151_1)는 램프 신호(RAMP)의 레벨이 픽셀 신호(PIX)의 레벨보다 높은 구간 동안, 하이 레벨을 갖는 제 1 출력 신호(OTA1_OUT)를 출력할 수 있고, 램프 신호(RAMP)의 레벨이 픽셀 신호(PIX)의 레벨보다 낮은 구간 동안, 로우 레벨을 갖는 제 1 출력 신호(OTA1_OUT)를 출력할 수 있다.

단계 S120에서, 제 2 증폭기(151_2)는 제 1 출력 신호(OTA1_OUT)에 기반하여 제 2 출력 신호(OTA2_OUT)를 생성할 수 있다. 예를 들어, 제 2 출력 신호(OTA2_OUT)는 제 1 출력 신호(OTA1_OUT)가 반전된 신호일 수 있다.

단계 S130에서, ADC 회로(150)는 제 1 출력 신호(OTA1_OUT) 또는 제 2 출력 신호(OTA2_OUT)를 이용하여 전원 전류를 제어할 수 있다. 구체적으로, 단계 S130에서, 피드백 회로(330)는 제 2 출력 신호(OTA2_OUT) 및 피드백 활성 신호(FB_EN)에 기반하여 제 2 전류 소스(320)를 제어할 수 있다.

도 16은 본 개시의 실시 예에 따른 출력 피드백을 이용하는 아날로그 디지털 변환(ADC) 회로를 포함하는 전자 장치의 구성의 예를 나타낸다. 도 17은 도 16의 카메라 모듈의 구성의 예를 나타낸다.

도 16을 참조하면, 전자 장치(1000)는 카메라 모듈 그룹(1100), 애플리케이션 프로세서(1200), PMIC(1300), 및 외부 메모리(1400)를 포함할 수 있다.

카메라 모듈 그룹(1100)은 복수의 카메라 모듈(1100a, 1100b, 1100c)을 포함할 수 있다. 비록 도면에는 3개의 카메라 모듈(1100a, 1100b, 1100c)이 배치된 실시 예가 도시되어 있으나, 실시 예들이 이에 제한되는 것은 아니다. 몇몇 실시 예에서, 카메라 모듈 그룹(1100)은 2개의 카메라 모듈만을 포함하도록 변형되어 실시될 수 있다. 또한, 몇몇 실시 예에서, 카메라 모듈 그룹(1100)은 n개(n은 4 이상의 자연수)의 카메라 모듈을 포함하도록 변형되어 실시될 수도 있다.

이하, 도 17을 참조하여, 카메라 모듈(1100b)의 상세 구성에 대해 보다 구체적으로 설명할 것이나, 이하의 설명은 실시 예에 따라 다른 카메라 모듈들(1100a, 1100c)에 대해서도 동일하게 적용될 수 있다.

도 17을 참조하면, 카메라 모듈(1100b)은 프리즘(1105), 광학 경로 폴딩 요소(Optical Path Folding Element, 이하, ˝˝액츄에이터(1130), 이미지 센싱 장치(1140), 및 저장부(1150)를 포함할 수 있다.

프리즘(1105)은 광 반사 물질의 반사면(1107)을 포함하여 외부로부터 입사되는 광(L)의 경로를 변형시킬 수 있다.

몇몇 실시 예에서, 프리즘(1105)은 제 1 방향(X)으로 입사되는 광(L)의 경로를 제 1 방향(X)에 수직인 제 2 방향(Y)으로 변경시킬 수 있다. 또한, 프리즘(1105)은 광 반사 물질의 반사면(1107)을 중심축(1106)을 중심으로 A방향으로 회전시키거나, 중심축(1106)을 B방향으로 회전시켜 제 1 방향(X)으로 입사되는 광(L)의 경로를 수직인 제 2 방향(Y)으로 변경시킬 수 있다. 이때, OPFE(1110)도 제 1 방향(X)및 제 2 방향(Y)과 수직인 제 3 방향(Z)로 이동할 수 있다.

몇몇 실시 예에서, 도시된 것과 같이, 프리즘(1105)의 A방향 최대 회전 각도는 플러스(+) A방향으로는 15도(degree)이하이고, 마이너스(-) A방향으로는 15도보다 클 수 있으나, 실시 예들이 이에 제한되는 것은 아니다.

몇몇 실시 예에서, 프리즘(1105)은 플러스(+) 또는 마이너스(-) B방향으로 20도 내외, 또는 10도에서 20도, 또는 15도에서 20도 사이로 움직일 수 있고, 여기서, 움직이는 각도는 플러스(+) 또는 마이너스(-) B방향으로 동일한 각도로 움직이거나, 1도 내외의 범위로 거의 유사한 각도까지 움직일 수 있다.

몇몇 실시 예에서, 프리즘(1105)은 광 반사 물질의 반사면(1107)을 중심축(1106)의 연장 방향과 평행한 제 3 방향(예를 들어, Z방향)으로 이동할 수 있다.

OPFE(1110)는 예를 들어 m(여기서, m은 자연수)개의 그룹으로 이루어진 광학 렌즈를 포함할 수 있다. m개의 렌즈는 제 2 방향(Y)으로 이동하여 카메라 모듈(1100b)의 광학 줌 배율(optical zoom ratio)을 변경할 수 있다. 예를 들어, 카메라 모듈(1100b)의 기본 광학 줌 배율을 Z라고할 때, OPFE(1110)에 포함된 m개의 광학 렌즈를 이동시킬 경우, 카메라 모듈(1100b)의 광학 줌 배율은 3Z 또는 5Z 또는 5Z 이상의 광학 줌 배율로 변경될 수 있다. OPFE(1110)는 상술한 m개의 렌즈의 전면에 n(여기서, n은 자연수)개의 그룹으로 이루어진 광학 렌즈를 더 포함할 수 있다.

액츄에이터(1130)는 OPFE(1110) 또는 광학 렌즈(이하, 광학 렌즈로 지칭)를 특정 위치로 이동시킬 수 있다. 예를 들어 액츄에이터(1130)는 정확한 센싱을 위해 이미지 센서(1142)가 광학 렌즈의 초점 거리(focal length)에 위치하도록 광학 렌즈의 위치를 조정할 수 있다.

이미지 센싱 장치(1140)는 이미지 센서(1142), 제어 로직(1144), 및 메모리(1146)을 포함할 수 있다. 이미지 센서(1142)는 광학 렌즈를 통해 제공되는 광(L)을 이용하여 센싱 대상의 이미지를 센싱할 수 있다. 예를 들어, 이미지 센서(1142)의 ADC 회로는 출력 피드백을 이용하여 소비 전력을 감소시킬 수 있고, 이미지 센서(1142)의 성능 열화를 개선할 수 있다. 제어 로직(1144)은 카메라 모듈(1100b)의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어 로직(1144)은 제어 신호 라인(CSLb)을 통해 제공된 제어 신호에 따라 카메라 모듈(1100b)의 동작을 제어할 수 있다.

메모리(1146)는 캘리브레이션 데이터(1147)와 같은 카메라 모듈(1100b)의 동작에 필요한 정보를 저장할 수 있다. 캘리브레이션 데이터(1147)는 카메라 모듈(1100b)이 외부로부터 제공된 광(L)을 이용하여 이미지 데이터를 생성하는데 필요한 정보를 포함할 수 있다. 캘리브레이션 데이터(1147)는 예를 들어, 앞서 설명한 회전도(degree of rotation)에 관한 정보, 초점 거리(focal length)에 관한 정보, 광학 축(optical axis)에 관한 정보 등을 포함할 수 있다. 카메라 모듈(1100b)이 광학 렌즈의 위치에 따라 초점 거리가 변하는 멀티 스테이트(multi state) 카메라 형태로 구현될 경우, 캘리브레이션 데이터(1147)는 광학 렌즈의 각 위치 별(또는 스테이트 별) 초점 거리 값과 오토 포커싱(auto focusing)과 관련된 정보를 포함할 수 있다.

저장부(1150)는 이미지 센서(1142)를 통해 센싱된 이미지 데이터를 저장할 수 있다. 저장부(1150)는 이미지 센싱 장치(1140)의 외부에 배치될 수 있으며, 이미지 센싱 장치(1140)를 구성하는 센서 칩과 스택된(stacked) 형태로 구현될 수 있다. 몇몇 실시 예에서, 저장부(1150)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있으나 실시 예들이 이에 제한되는 것은 아니다.

도 16과 도 17을 함께 참조하면, 몇몇 실시 예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 액츄에이터(1130)를 포함할 수 있다. 이에 따라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 그 내부에 포함된 액츄에이터(1130)의 동작에 따른 서로 동일하거나 서로 다른 캘리브레이션 데이터(1147)를 포함할 수 있다.

몇몇 실시 예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100b)은 앞서 설명한 프리즘(1105)과 OPFE(1110)를 포함하는 폴디드 렌즈(folded lens) 형태의 카메라 모듈이고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100b)은 프리즘(1105)과 OPFE(1110)가 포함되지 않은 버티컬(vertical) 형태의 카메라 모듈일 수 있으나, 실시 예들이 이에 제한되는 것은 아니다.

몇몇 실시 예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100c)은 예를 들어, IR(Infrared Ray)을 이용하여 깊이(depth) 정보를 추출하는 버티컬 형태의 깊이 카메라(depth camera)일 수 있다. 이 경우, 애플리케이션 프로세서(1200)는 이러한 깊이 카메라로부터 제공받은 이미지 데이터와 다른 카메라 모듈(예를 들어, 1100a 또는 1100b)로부터 제공받은 이미지 데이터를 병합(merge)하여 3차원 깊이 이미지(3D depth image)를 생성할 수 있다.

몇몇 실시 예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)은 서로 다른 관측 시야(Field of View, 시야각)를 가질 수 있다. 이 경우, 예를 들어, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)의 광학 렌즈가 서로 다를 수 있으나, 이에 제한되는 것은 아니다.

또한, 몇몇 실시 예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 시야각은 서로 다를 수 있다. 이 경우, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 포함된 광학 렌즈 역시 서로 다를 수 있으나, 이에 제한되는 것은 아니다.

몇몇 실시 예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 서로 물리적으로 분리되어 배치될 수 있다. 즉, 하나의 이미지 센서(1142)의 센싱 영역을 복수의 카메라 모듈(1100a, 1100b, 1100c)이 분할하여 사용하는 것이 아니라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 내부에 독립적인 이미지 센서(1142)가 배치될 수 있다.

다시 도 16을 참조하면, 애플리케이션 프로세서(1200)는 이미지 처리 장치(1210), 메모리 컨트롤러(1220), 내부 메모리(1230)를 포함할 수 있다. 애플리케이션 프로세서(1200)는 복수의 카메라 모듈(1100a, 1100b, 1100c)과 분리되어 구현될 수 있다. 예를 들어, 애플리케이션 프로세서(1200)와 복수의 카메라 모듈(1100a, 1100b, 1100c)은 별도의 반도체 칩으로 서로 분리되어 구현될 수 있다.

이미지 처리 장치(1210)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c), 이미지 생성기(1214), 및 카메라 모듈 컨트롤러(1216)를 포함할 수 있다.

이미지 처리 장치(1210)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 개수에 대응하는 개수의 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c)를 포함할 수 있다.

각각의 카메라 모듈(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터는 서로 분리된 이미지 신호 라인(ISLa, ISLb, ISLc)를 통해 대응되는 서브 이미지 프로세서(1212a, 1212b, 1212c)에 제공될 수 있다. 예를 들어, 카메라 모듈(1100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(1212a)에 제공되고, 카메라 모듈(1100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(1212b)에 제공되고, 카메라 모듈(1100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(1212c)에 제공될 수 있다. 이러한 이미지 데이터 전송은 예를 들어, MIPI(Mobile Industry Processor Interface)에 기반한 카메라 직렬 인터페이스(CSI; Camera Serial Interface)를 이용하여 수행될 수 있으나, 실시 예들이 이에 제한되는 것은 아니다.

한편, 몇몇 실시 예에서, 하나의 서브 이미지 프로세서가 복수의 카메라 모듈에 대응되도록 배치될 수도 있다. 예를 들어, 서브 이미지 프로세서(1212a)와 서브 이미지 프로세서(1212c)가 도시된 것처럼 서로 분리되어 구현되는 것이 아니라 하나의 서브 이미지 프로세서로 통합되어 구현되고, 카메라 모듈(1100a)과 카메라 모듈(1100c)로부터 제공된 이미지 데이터는 선택 소자(예를 들어, 멀티플렉서) 등을 통해 선택된 후, 통합된 서브 이미지 프로세서에 제공될 수 있다.

각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)에 제공된 이미지 데이터는 이미지 생성기(1214)에 제공될 수 있다. 이미지 생성기(1214)는 이미지 생성 정보(Generating Information) 또는 모드 신호(Mode Signal)에 따라 각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)로부터 제공된 이미지 데이터를 이용하여 출력 이미지를 생성할 수 있다.

구체적으로, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 적어도 일부를 병합(merge)하여 출력 이미지를 생성할 수 있다. 또한, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 서로 다른 시야각을 갖는 카메라 모듈들(1100a, 1100b, 1100c)로부터 생성된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다.

몇몇 실시 예에서, 이미지 생성 정보는 줌 신호(zoom signal or zoom factor)를 포함할 수 있다. 또한, 몇몇 실시 예에서, 모드 신호는 예를 들어, 유저(user)로부터 선택된 모드에 기초한 신호일 수 있다.

이미지 생성 정보가 줌 신호(줌 팩터)이고, 각각의 카메라 모듈(1100a, 1100b, 1100c)이 서로 다른 관측 시야(시야각)를 갖는 경우, 이미지 생성기(1214)는 줌 신호의 종류에 따라 서로 다른 동작을 수행할 수 있다. 예를 들어, 줌 신호가 제 1 신호일 경우, 카메라 모듈(1100a)로부터 출력된 이미지 데이터와 카메라 모듈(1100c)로부터 출력된 이미지 데이터를 병합한 후, 병합된 이미지 신호와 병합에 사용하지 않은 카메라 모듈(1100b)로부터 출력된 이미지 데이터를 이용하여, 출력 이미지를 생성할 수 있다. 만약, 줌 신호가 제 1 신호와 다른 제 2 신호일 경우, 이미지 생성기(1214)는 이러한 이미지 데이터 병합을 수행하지 않고, 각각의 카메라 모듈(1100a, 1100b, 1100c)로부터 출력된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다. 하지만 실시 예들이 이에 제한되는 것은 아니며, 필요에 따라 이미지 데이터를 처리하는 방법은 얼마든지 변형되어 실시될 수 있다.

몇몇 실시 예에서, 이미지 생성기(1214)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c) 중 적어도 하나로부터 노출 시간이 상이한 복수의 이미지 데이터를 수신하고, 복수의 이미지 데이터에 대하여 HDR(high dynamic range) 처리를 수행함으로써, 다이나믹 레인지가 증가된 병합된 이미지 데이터를 생성할 수 있다.

카메라 모듈 컨트롤러(1216)는 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제어 신호를 제공할 수 있다. 카메라 모듈 컨트롤러(1216)로부터 생성된 제어 신호는 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.

복수의 카메라 모듈(1100a, 1100b, 1100c) 중 어느 하나는 줌 신호를 포함하는 이미지 생성 정보 또는 모드 신호에 따라 마스터(master) 카메라(예를 들어, 1100b)로 지정되고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100c)은 슬레이브(slave) 카메라로 지정될 수 있다. 이러한 정보는 제어 신호에 포함되어, 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.

줌 팩터 또는 동작 모드 신호에 따라 마스터 및 슬레이브로서 동작하는 카메라 모듈이 변경될 수 있다. 예를 들어, 카메라 모듈(1100a)의 시야각이 카메라 모듈(1100b)의 시야각보다 넓고, 줌 팩터가 낮은 줌 배율을 나타낼 경우, 카메라 모듈(1100b)이 마스터로서 동작하고, 카메라 모듈(1100a)이 슬레이브로서 동작할 수 있다. 반대로, 줌 팩터가 높은 줌 배율을 나타낼 경우, 카메라 모듈(1100a)이 마스터로서 동작하고, 카메라 모듈(1100b)이 슬레이브로서 동작할 수 있다.

몇몇 실시 예에서, 카메라 모듈 컨트롤러(1216)로부터 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 싱크 인에이블 신호(sync enable) 신호를 포함할 수 있다. 예를 들어, 카메라 모듈(1100b)이 마스터 카메라이고, 카메라 모듈들(1100a, 1100c)이 슬레이브 카메라인 경우, 카메라 모듈 컨트롤러(1216)는 카메라 모듈(1100b)에 싱크 인에이블 신호를 전송할 수 있다. 이러한 싱크 인에이블 신호를 제공받은 카메라 모듈(1100b)은 제공받은 싱크 인에이블 신호를 기초로 싱크 신호(sync signal)를 생성하고, 생성된 싱크 신호를 싱크 신호 라인(SSL)을 통해 카메라 모듈들(1100a, 1100c)에 제공할 수 있다. 카메라 모듈(1100b)과 카메라 모듈들(1100a, 1100c)은 이러한 싱크 신호에 동기화되어 이미지 데이터를 애플리케이션 프로세서(1200)에 전송할 수 있다.

몇몇 실시 예에서, 카메라 모듈 컨트롤러(1216)로부터 복수의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 모드 신호에 따른 모드 정보를 포함할 수 있다. 이러한 모드 정보에 기초하여 복수의 카메라 모듈(1100a, 1100b, 1100c)은 센싱 속도와 관련하여 제 1 동작 모드 및 제 2 동작 모드로 동작할 수 있다.

복수의 카메라 모듈(1100a, 1100b, 1100c)은 제 1 동작 모드에서, 제 1 속도로 이미지 신호를 생성(예를 들어, 제 1 프레임 레이트의 이미지 신호를 생성)하여 이를 제 1 속도보다 높은 제 2 속도로 인코딩(예를 들어, 제 1 프레임 레이트보다 높은 제 2 프레임 레이트의 이미지 신호를 인코딩)하고, 인코딩된 이미지 신호를 애플리케이션 프로세서(1200)에 전송할 수 있다. 이때, 제 2 속도는 제 1 속도의 30배 이하일 수 있다.

애플리케이션 프로세서(1200)는 수신된 이미지 신호, 다시 말해서 인코딩된 이미지 신호를 내부에 구비되는 메모리(1230) 또는 애플리케이션 프로세서(1200) 외부의 스토리지(1400)에 저장하고, 이후, 메모리(1230) 또는 스토리지(1400)로부터 인코딩된 이미지 신호를 독출하여 디코딩하고, 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터를 디스플레이할 수 있다. 예컨대 이미지 처리 장치(1210)의 복수의 서브 프로세서들(1212a, 1212b, 1212c) 중 대응하는 서브 프로세서가 디코딩을 수행할 수 있으며, 또한 디코딩된 이미지 신호에 대하여 이미지 처리를 수행할 수 있다.

복수의 카메라 모듈(1100a, 1100b, 1100c)은 제 2 동작 모드에서, 제 1 속도보다 낮은 제 3 속도로 이미지 신호를 생성(예를 들어, 제 1 프레임 레이트보다 낮은 제 3 프레임 레이트의 이미지 신호를 생성)하고, 이미지 신호를 애플리케이션 프로세서(1200)에 전송할 수 있다. 애플리케이션 프로세서(1200)에 제공되는 이미지 신호는 인코딩되지 않은 신호일 수 있다. 애플리케이션 프로세서(1200)는 수신되는 이미지 신호에 대하여 이미지 처리를 수행하거나 또는 이미지 신호를 메모리(1230) 또는 스토리지(1400)에 저장할 수 있다.

PMIC(1300)는 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 전력, 예컨대 전원 전압을 공급할 수 있다. 예를 들어, PMIC(1300)는 애플리케이션 프로세서(1200)의 제어 하에, 파워 신호 라인(PSLa)을 통해 카메라 모듈(1100a)에 제 1 전력을 공급하고, 파워 신호 라인(PSLb)을 통해 카메라 모듈(1100b)에 제 2 전력을 공급하고, 파워 신호 라인(PSLc)을 통해 카메라 모듈(1100c)에 제 3 전력을 공급할 수 있다.

PMIC(1300)는 애플리케이션 프로세서(1200)로부터의 전력 제어 신호(PCON)에 응답하여, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 대응하는 전력을 생성하고, 또한 전력의 레벨을 조정할 수 있다. 전력 제어 신호(PCON)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 동작 모드 별 전력 조정 신호를 포함할 수 있다. 예를 들어, 동작 모드는 저전력 모드(low power mode)를 포함할 수 있으며, 이때, 전력 제어 신호(PCON)는 저전력 모드로 동작하는 카메라 모듈 및 설정되는 전력 레벨에 대한 정보를 포함할 수 있다. 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 제공되는 전력들의 레벨은 서로 동일하거나 또는 서로 상이할 수 있다. 또한, 전력의 레벨은 동적으로 변경될 수 있다.

상술된 내용은 본 개시를 실시하기 위한 구체적인 실시 예들이다. 본 개시는 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 개시는 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 개시의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

100: 이미지 센서 110: 픽셀 어레이
120: 로우 드라이버 130: 램프 신호 생성기
140: 전압 버퍼 150: ADC 회로
151: 비교기 151_1: 제 1 증폭기
151_2: 제 2 증폭기 152: 카운터
160: 타이밍 컨트롤러 170: 버퍼

Claims

제 1 동작 구간에 픽셀 어레이로부터 출력되는 픽셀 신호의 리셋 신호를 램프 신호와 비교하고, 제 2 동작 구간에 상기 픽셀 신호의 이미지 신호를 상기 램프 신호와 비교하여 제 1 출력 신호를 생성하는 제 1 증폭기;
상기 제 1 출력 신호에 기반하여 제 2 출력 신호를 생성하는 제 2 증폭기; 및
카운터를 포함하되,
상기 제 1 동작 구간 및 상기 제 2 동작 구간 중 적어도 하나의 동작 구간 동안, 상기 제 1 출력 신호는 상기 제 1 증폭기의 제 1 전원 전류를 제어하거나, 또는 상기 제 2 출력 신호는 상기 제 1 증폭기의 상기 제 1 전원 전류 또는 상기 제 2 증폭기의 제 2 전원 전류를 제어하는 회로.
제 1 항에 있어서,
상기 제 2 증폭기는:
상기 제 1 출력 신호에 응답하여 상기 제 2 출력 신호가 출력되는 제 1 출력 노드에 전원 전압을 제공하는 제 1 트랜지스터;
상기 제 1 출력 노드와 연결되고 상기 제 2 출력 신호 또는 상기 제 2 출력 신호에 기반한 신호를 입력 받아 상기 제 2 전원 전류를 제어하기 위한 피드백 신호를 출력하는 피드백 회로;
상기 피드백 신호에 응답하여 상기 제 1 출력 노드를 제 2 출력 노드와 연결하는 제 2 트랜지스터; 및
상기 제 2 출력 노드를 통해 상기 제 2 트랜지스터와 연결되고, 상기 제 2 전원 전류를 생성하는 전류 소스를 포함하는 회로.
제 2 항에 있어서,
상기 피드백 회로는 상기 제 2 출력 신호 및 피드백 활성 신호에 기반하여 상기 피드백 신호를 출력하는 논리 게이트를 포함하고, 그리고
상기 제 2 트랜지스터는 상기 피드백 신호에 응답하여 턴-오프되는 회로.
제 3 항에 있어서,
상기 제 1 트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 트랜지스터는 NMOS 트랜지스터이고, 상기 논리 게이트는 NAND 게이트인 회로.
제 2 항에 있어서,
상기 제 2 증폭기는 제어 신호에 응답하여 제어 전류를 출력하는 제어 회로를 더 포함하되,
상기 제어 회로는:
상기 제어 신호에 응답하여, 상기 전원 전압에 기반하여 상기 제어 전류를 생성하는 제 3 트랜지스터; 및
바이어스 신호에 응답하여 상기 제어 전류를 상기 제 1 출력 노드에 제공하는 제 4 트랜지스터를 포함하는 회로.
제 5 항에 있어서,
상기 제어 회로는 상기 제 1 동작 구간 또는 상기 제 2 동작 구간 동안 상기 램프 신호가 램핑되기 시작할 때, 상기 제어 전류를 상기 제 1 출력 노드 및 상기 제 2 출력 노드를 통해 상기 전류 소스로 출력하는 회로.
제 1 항에 있어서,
상기 제 2 증폭기는:
상기 제 1 출력 신호에 응답하여 상기 제 2 출력 신호가 출력되는 제 1 출력 노드에 전원 전압을 제공하는 제 1 트랜지스터;
상기 제 1 출력 노드와 연결되고 상기 제 2 출력 신호 또는 상기 제 2 출력 신호에 기반한 신호를 입력 받아 상기 제 2 전원 전류를 제어하기 위한 제 1 피드백 신호 및 제 2 피드백 신호를 출력하는 피드백 회로;
상기 제 1 피드백 신호에 응답하여 상기 제 1 출력 노드를 제 2 출력 노드와 연결하는 제 2 트랜지스터;
상기 제 2 피드백 신호에 응답하여 상기 제 1 출력 노드를 제 3 출력 노드와 연결하는 제 3 트랜지스터; 및
상기 제 2 출력 노드를 통해 상기 제 2 트랜지스터와 연결되고, 상기 제 3 출력 노드를 통해 상기 제 3 트랜지스터와 연결되고, 상기 제 2 전원 전류를 생성하는 전류 소스를 포함하되,
상기 제 2 전원 전류는 상기 제 2 트랜지스터를 통해 흐르는 제 1 서브 전원 전류 및 상기 제 3 트랜지스터를 통해 흐르는 제 2 서브 전원 전류로 구성되는 회로.
제 1 항에 있어서,
상기 제 2 증폭기는:
상기 제 1 출력 신호에 응답하여 상기 제 2 출력 신호가 출력되는 제 1 출력 노드에 전원 전압을 제공하는 제 1 트랜지스터;
상기 제 1 출력 노드와 연결되고 상기 제 2 출력 신호 또는 상기 제 2 출력 신호에 기반한 신호를 입력 받아 상기 제 2 전원 전류를 제어하기 위한 제 1 피드백 신호를 출력하는 피드백 회로;
상기 제 1 피드백 신호에 응답하여 상기 제 1 출력 노드를 제 2 출력 노드와 연결하는 제 2 트랜지스터; 및
상기 제 2 출력 노드를 통해 상기 제 2 트랜지스터와 연결되고, 상기 제 1 출력 노드를 통해 상기 제 3 트랜지스터와 연결되고, 상기 제 2 전원 전류를 생성하는 전류 소스를 포함하되,
상기 제 2 전원 전류는 상기 제 2 트랜지스터를 통해 흐르는 제 1 서브 전원 전류 및 상기 제 3 트랜지스터를 통해 흐르는 제 2 서브 전원 전류로 구성되는 회로.
제 8 항에 있어서,
상기 피드백 회로는:
상기 제 2 출력 신호 및 제 1 피드백 활성 신호에 기반하여 상기 제 1 피드백 신호를 출력하는 제 1 논리 게이트를 포함하고,
상기 제 2 트랜지스터는 상기 제 1 피드백 신호에 응답하여 턴-오프되는 회로.
제 9 항에 있어서,
상기 제 1 트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 NMOS 트랜지스터이고, 상기 제 1 논리 게이트는 NAND 게이트인 회로.
빛을 전기 신호로 변환하여 픽셀 신호를 생성하는 픽셀 어레이;
램프 신호를 생성하는 램프 신호 생성기;
상기 픽셀 신호를 디지털 신호로 변환하는 아날로그 디지털 변환 회로를 포함하되,
상기 아날로그 디지털 변환 회로는:
제 1 동작 구간에 상기 픽셀 신호의 리셋 신호를 상기 램프 신호와 비교하고, 제 2 동작 구간에 상기 픽셀 신호의 이미지 신호를 상기 램프 신호와 비교하여 제 1 출력 신호를 생성하는 제 1 증폭기;
상기 제 1 출력 신호에 기반하여 제 2 출력 신호를 생성하는 제 2 증폭기; 및
카운터를 포함하고,
상기 제 1 동작 구간 및 상기 제 2 동작 구간 중 적어도 하나의 동작 구간 동안, 상기 제 1 출력 신호는 상기 제 1 증폭기의 제 1 전원 전류를 제어하거나, 또는 상기 제 2 출력 신호는 상기 제 1 증폭기의 상기 제 1 전원 전류 또는 상기 제 2 증폭기의 제 2 전원 전류를 제어하는 이미지 센서.
제 11 항에 있어서,
상기 제 2 증폭기는:
상기 제 1 출력 신호에 응답하여 상기 제 2 출력 신호가 출력되는 제 1 출력 노드에 전원 전압을 제공하는 제 1 트랜지스터;
상기 제 1 출력 노드와 연결되고 상기 제 2 출력 신호 또는 상기 제 2 출력 신호에 기반한 신호를 입력 받아 상기 제 2 전원 전류를 제어하기 위한 피드백 신호를 출력하는 피드백 회로;
상기 제 1 피드백 신호에 응답하여 상기 제 1 출력 노드를 제 2 출력 노드와 연결하는 제 2 트랜지스터; 및
상기 제 2 출력 노드를 통해 상기 제 2 트랜지스터와 연결되고, 상기 제 2 전원 전류를 생성하는 전류 소스를 포함하는 이미지 센서.
제 12 항에 있어서,
상기 피드백 회로는 상기 제 2 출력 신호 및 피드백 활성 신호에 기반하여 상기 피드백 신호를 출력하는 논리 게이트를 포함하고, 그리고
상기 제 2 트랜지스터는 상기 피드백 신호에 응답하여 턴-오프되는 이미지 센서.
제 13 항에 있어서,
상기 제 1 트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 트랜지스터는 NMOS 트랜지스터이고, 상기 논리 게이트는 NAND 게이트인 이미지 센서.
제 11 항에 있어서,
상기 제 2 증폭기는:
상기 제 1 출력 신호에 응답하여 상기 제 2 출력 신호가 출력되는 제 1 출력 노드에 전원 전압을 제공하는 제 1 트랜지스터;
상기 제 1 출력 노드와 연결되고 상기 제 2 출력 신호 또는 상기 제 2 출력 신호에 기반한 신호를 입력 받아 상기 제 2 전원 전류를 제어하기 위한 제 1 피드백 신호를 출력하는 피드백 회로;
상기 제 1 피드백 신호에 응답하여 상기 제 1 출력 노드를 제 2 출력 노드와 연결하는 제 2 트랜지스터; 및
상기 제 2 출력 노드를 통해 상기 제 2 트랜지스터와 연결되고, 상기 제 1 출력 노드를 통해 상기 제 3 트랜지스터와 연결되고, 상기 제 2 전원 전류를 생성하는 전류 소스를 포함하되,
상기 제 2 전원 전류는 상기 제 2 트랜지스터를 통해 흐르는 제 1 서브 전원 전류 및 상기 제 3 트랜지스터를 통해 흐르는 제 2 서브 전원 전류로 구성되는 회로.
제 15 항에 있어서,
상기 피드백 회로는:
상기 제 2 출력 신호 및 제 1 피드백 활성 신호에 기반하여 상기 제 1 피드백 신호를 출력하는 제 1 논리 게이트를 포함하고,
상기 제 2 트랜지스터는 상기 제 1 피드백 신호에 응답하여 턴-오프되는 회로.
제 16 항에 있어서,
상기 제 1 트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 NMOS 트랜지스터이고, 상기 제 1 논리 게이트는 NAND 게이트인 회로.
아날로그 디지털 변환 회로의 동작 방법에 있어서,
픽셀 어레이로부터 출력된 픽셀 신호와 램프 신호를 비교하여 제 1 출력 신호를 생성하는 단계;
상기 제 1 출력 신호에 기반하여 제 2 출력 신호를 생성하는 단계; 및
상기 제 1 출력 신호 또는 상기 제 2 출력 신호를 이용하여 상기 아날로그 디지털 변환 회로의 전원 전류를 제어하는 단계를 포함하는 방법.
제 18 항에 있어서,
상기 제 1 출력 신호를 생성하는 단계는:
제 1 동작 구간 동안 상기 픽셀 신호의 리셋 신호와 상기 램프 신호를 비교하는 단계; 및
제 2 동작 구간 동안 상기 픽셀 신호의 이미지 신호와 상기 램프 신호를 비교하는 단계를 포함하고,
상기 소비 전력을 제어하는 단계는 상기 제 1 동작 구간 및 상기 제 2 동작 구간 중 적어도 하나의 동작 구간 동안 수행되는 방법.
제 18 항에 있어서,
상기 전원 전류를 제어하는 단계는:
상기 제 2 출력 신호 및 피드백 활성 신호에 기반하여 피드백 신호를 출력하는 단계; 및
상기 피드백 신호에 응답하여 상기 전원 전류를 흐르지 않도록 제어하는 단계를 포함하는 방법.