KR20230073069A - 증폭기, 이를 포함하는 아날로그-디지털 변환기, 이미지 센싱 장치 및 이미지 센싱 장치의 신호 처리 방법 - Google Patents

Abstract

개시된 일 실시 예는 아날로그 신호를 디지털 신호로 변환하는 ADC(Analog-Digital Converter)를 포함하는 이미지 센싱 장치에 관한 것으로, 상기 ADC는, 상기 이미지 센싱 장치의 픽셀들로부터 아날로그 신호를 입력 받고 제1 출력 신호를 생성하는 제1 회로; 상기 제1 회로로부터 상기 제1 출력 신호가 입력되는 선택 트랜지스터를 포함하는 제2 회로;를 포함하되 상기 제2 회로는, 상기 선택 트랜지스터의 입출력 사이에 병렬로 연결된 커패시터;및 플로팅 노드(Floating Node)를 통하여 연결되는 출력회로를 포함한다.

Description

증폭기, 이를 포함하는 아날로그-디지털 변환기, 이미지 센싱 장치 및 이미지 센싱 장치의 신호 처리 방법{Amplifier, analog-to-digital converter including same, image sensing device, and signal processing method of image sensing device}

본 발명은 이미지 센서에 관한 것으로서, 더욱 상세하게는 이미지 센서용 증폭기, 이를 포함하는 아날로그-디지털 변환기, 이미지 센싱 장치 및 이미지 센싱 장치의 신호 처리 방법에 관한 것이다.

이미지 센서(image sensor)는 대상물의 2차원적 또는 3차원적 이미지를 캡쳐(capture)하는 장치이다. 이미지 센서는 대상물로부터 반사되는 빛의 세기에 따라 반응하는 광전 변환 소자를 이용해 대상물의 이미지를 생성한다. 최근 CMOS (Complementary Metal-Oxide Semiconductor) 기술이 발전하면서, CMOS를 이용한 CMOS 이미지 센서가 널리 사용되고 있다. CMOS 이미지 센서에서는 픽셀의 리셋 잡음을 제거하기 위하여, 상관 이중 샘플링(CDS: Correlated Double Sampling) 기술은 사용한다. 이미지의 품질 향상을 위하여, CDS 기술을 이용한 아날로그-디지털 변환 회로의 높은 성능이 요구된다.

본 개시의 기술적 사상이 해결하려는 과제는, 노이즈를 줄이고 입력 범위를 증가시킴으로써, 이미지 신호의 품질을 향상할 수 있는 증폭기, 이를 포함하는 아날로그-디지털 변환 회로 및 이미지 센서를 제공하는 것이다.

개시된 일 실시 예는 아날로그 신호를 디지털 신호로 변환하는 ADC(Analog-Digital Converter)를 포함하는 이미지 센싱 장치에 관한 것으로, 상기 ADC는, 상기 이미지 센싱 장치의 픽셀들로부터 아날로그 신호를 입력 받고 제1 출력 신호를 생성하는 제1 회로; 상기 제1 회로로부터 상기 제1 출력 신호가 입력되는 선택 트랜지스터를 포함하는 제2 회로;를 포함하되 상기 제2 회로는, 상기 선택 트랜지스터의 입출력 사이에 병렬로 연결된 커패시터;및 플로팅 노드(Floating Node)를 통하여 연결되는 출력회로를 포함한다.

개시된 일 실시 예에 따른 아날로그 신호를 디지털 컨버터(Analog-Digital Converter)는 이미지 센싱장치의 복수의 픽셀들로부터 아날로그 신호를 입력 받고, 제1변환출력 신호를 생성하는 제1 회로; 상기 제1 회로로부터 전류가 입력되는 선택 트랜지스터를 포함하는 제2 회로;를 포함하되, 상기 제2 회로는, 상기 선택 트랜지스터의 입출력 사이에 병렬로 연결된 커패시터;및 플로팅 노드(Floating Node)를 통하여 연결되는 출력회로를 포함한다.

개시된 일 실시 예에 따른 복수의 픽셀들에 입력된 아날로그 신호를 디지털 신호로 변환하는 ADC(Analog-Digital Converter)를 포함하는 이미지 센싱장치의 신호 처리 방법은 제1 회로에 상기 이미지 센싱 장치의 픽셀들로부터 제1 신호가 입력 되고 램프 신호 생성기로부터 제2 신호가 입력되는 단계; 상기 제1 회로에서 제1 출력 신호가 출력되는 단계; 상기 제1 회로의 입력단에서 상기 제1 신호와 상기 제2 신호를 비교하고, 상기 비교 결과에 기초하여 디시젼(Decision) 동작이 수행되는 단계; 상기 디시젼 동작의 수행 결과 출력 회로에서 제2 출력 신호가 출력되는단계;를 포함하되, 상기 디시젼 동작이 수행되는 동안 상기 제1 출력 신호의 대역폭이 제한되는 단계를 포함한다.

상술한 구성을 포함함으로써, 개시된 실시예는 본 개시의 기술적 사상이 해결하려는 과제는, 노이즈를 줄이고 입력 범위를 증가시킴으로써, 이미지 신호의 품질을 향상할 수 있는 증폭기, 이를 포함하는 아날로그-디지털 변환 회로 및 이미지 센서를 제공할 수 있다.

도 1은 본 개시의 예시적 실시 예에 따른 이미지 센서의 블록도이다.
도 2는 본 개시의 예시적 실시 예에 따른 아날로그-디지털 컨버터(ADC: Analog Digital Converter)의 구성을 도시한 것이다.
도 3은 본 개시의 예시적 실시 예에 따른 ADC의 회로도이다.
도 4는 본 개시의 예시적 실시 예에 따른 ADC에 포함된 제1 회로를 도시한 것이다.
도 5는 본 개시의 예시적 실시 예에 따른 ADC에 포함된 제2 회로를 도시한 것이다.
도 6은 본 개시의 예시적 실시 예에 따른 ADC에 밀러 커패시터가 없는 경우 제1 회로 및 제2 회로에 흐르는 신호들을 도시한 타이밍도이다.
도 7은 본 개시의 예시적 실시 예에 따른 ADC에 밀러 커패시터가 있는 경우 제1 회로 및 제2 회로에 흐르는 신호들을 도시한 타이밍도이다.
도 8은 본 개시의 예시적 실시 예에 따른 ADC에 밀러 커패시터가 없는 경우 제1 출력 신호의 파형을 도시한 것이다.
도 9는 본 개시의 예시적 실시 예에 따른 ADC에 밀러 커패시터가 있는 경우 제1 출력 신호의 파형을 도시한 것이다.
도 10은 본 개시의 예시적 실시 예에 따른 ADC에 밀러 커패시터가 없는 경우 제1 회로에 발생하는 노이즈의 파형을 도시한 것이다.
도 11은 본 개시의 예시적 실시 예에 따른 ADC에 밀러 커패시터가 있는 경우 제1 회로에 발생하는 노이즈의 파형을 도시한 것이다.
도 12는 본 개시의 예시적 실시 예에 따른 ADC에서 결정 동작이 수행되는 동안 플로팅 노드(FN:Floating Node)에 인가되는 전압 신호의 파형을 도시한 것이다.
도 13은 본 개시의 예시적 실시 예에 따른 제2 회로의 선택 트랜지스터에 흐르는 전류의 파형을 도시한 것이다.
도 14는 본 개시의 예시적 실시 예에 따른 ADC에서 신호가 처리되는 과정을 도시한 순서도이다.
도 15는 본 개시의 예시적 실시 예에 따른 ADC에서 밀러 효과가 발생하는 과정을 도시한 순서도이다.

본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 실시예들에 대해 구체적으로 설명하기로 한다.

개시된 실시예들에서 사용되는 용어는 개시된 실시예들에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 개시된 실시예들에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 명세서의 전반에 걸친 내용을 토대로 정의되어야 한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의해 한정되지는 않는다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 개시된 실시예들의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 항목들의 조합 또는 복수의 관련된 항목들 중의 어느 하나의 항목을 포함한다.

아래에서는 첨부한 도면을 참고하여 개시된 실시예들이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 실시예들은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 실시예들을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

도 1은 본 개시의 예시적 실시 예에 따른 이미지 센서의 블록도이다.

이미지 센서(100)는 이미지 또는 광 센싱 기능을 갖는 전자 기기에 탑재될수 있다. 예를 들어, 이미지 센서(100)는 카메라, 스마트폰, 웨어러블 기기, 사물 인터넷(Internet of Things(IoT)), 태블릿 PC(Personal Computer), PDA(Personal Digital Assistant), PMP(portable Multimedia Player), 네비게이션(navigation) 장치 등과 같은 전자 기기에 탑재될 수 있다. 또한 이미지 센서(100)는 차량, 가구, 제조 설비, 도어, 각종 계측 기기 등에 부품으로서 구비되는 전자 기기에 탑재될 수 있다.

이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(Row Driver, 120), 아날로그-디지털 컨버터(Analog Digital Converter; 이하 ADC, 130), 램프 신호 발생기(Ramp Generator, 140), 타이밍 컨트롤러(Timing Controller, 150) 및 프로세서(160)을 포함할 수 있다.

픽셀 어레이(110)는 각각이 복수의 행(row) 라인들 및 복수의 컬럼(column) 라인(COL)들과 접속되며 매트릭스 형태로 배치된 복수의 픽셀(PX)들을 포함한다. 복수의 픽셀(PX)들 각각은 광 감지 소자를 포함한다. 예컨대, 광 감지 소자는 포토(photo) 다이오드, 포토 트랜지스터, 포트 게이트 또는 핀드 포토 다이오드(pinned photodiode) 등을 포함할 수 있다. 복수의 픽셀(PX)들 각각은 적어도 하나의 광 감지 소자를 포함할 수 있으며, 실시예에 있어서, 복수의 픽셀(PX)들 각각은 복수의 광 감지 소자를 포함할 수 있다. 복수의 광 감지 소자는 서로 적층될 수 있다.

복수의 픽셀(PX)들은 광 감지 소자를 이용하여 빛을 감지하고, 이를 전기적 신호인 픽셀 신호로 변환할 수 있다. 복수의 픽셀(PX)들 각각은 특정 스펙트럼 영역의 빛을 감지할 수 있다. 예컨대, 복수의 픽셀(PX)들은 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하는 레드 픽셀, 그린(green) (green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 및 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀을 포함할 수 있다. 복수의 픽셀(PX)들 각각의 상부에는 특정 스펙트럼 영역의 빛을 투과시키기 위한 컬러 필터가 배치될 수 있다.

로우 드라이버(120)는 픽셀 어레이(110)를 행(row) 단위로 구동한다. 로우 드라이버(120)는 타이밍 컨트롤러(150)에서 생성된 행 제어신호(예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 행 제어신호에 응답하여 픽셀 어레이(110)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다. 예컨대, 로우 드라이버(120)는 행 선택 신호를 생성할 수 있다. 그리고, 픽셀 어레이(110)는 로우 드라이버(120)로부터 제공된 행 선택 신호에 의해 선택되는 행(row)으로부터 픽셀 신호를 출력한다. 픽셀 신호는 리셋 신호와 영상 신호를 포함할 수 있다.

ADC(130)는 픽셀 어레이(110)로부터 입력되는 아날로그 픽셀 신호를 디지털 신호로 변환한다. ADC(130)는 제1 비교 블록(131) 및 제2 비교 블록(132)을 포함할 수 있다.

제1 비교 블록(131)은 제1 회로(131-1)들을 포함하고, 제1 회로(131-1) 각각은 픽셀 어레이(110)를 구성하는 컬럼 라인(COL)들 중에서 어느 하나의 컬럼 라인에 접속된 단위 픽셀로부터 출력되는 픽셀 신호를 램프 신호(RAMP)와 비교한다. 제2 비교 블록(132)는 제2 회로(132-1)을 포함하고, 제2 회로(132-1)는 출력 신호를 생성한다. 제1 비교 블록(131)은 각각의 칼럼에 대응하여 구비되는 복수의 제1 회로(131-1)들을 포함하며, 제1 회로(131-1)들은 픽셀 어레이(110) 및 제2 회로(131-2)와 연결된다.

제1 회로(131-1)는 픽셀 신호와 램프 신호 발생기(140)로부터 발생된 램프 신호(RAMP)를 입력 받아 서로 비교하고, 비교 결과 신호를 출력단으로 출력할 수 있다.

제1 회로(131-1)는 상관 이중 샘플링 기법이 적용되는 비교 결과 신호를 생성할 수 있으며, 상관 이중 샘플링 회로로 지칭될 수 있다. 복수의 픽셀(PX)들로부터 출력되는 픽셀 신호들은 각 픽셀마다 가지는 픽셀 고유의 특성(예컨대, FPN(Fixed Pattern Noise) 등)에 의한 편차 및/또는 픽셀(PX)로부터 픽셀 신호를 출력하기 위한 로직의 특성 차이에 기인한 편차를 가질 수 있다. 이러한 픽셀 신호들간의 편차를 보상하기 위하여, 픽셀 신호들 각각에 대하여 리셋 성분(또는 리셋 신호) 및 이미지 성분(또는 이미지 신호)을 구하고 그 차이를 유효한 신호 성분으로 추출하는 것을 상관 이중 샘플링이라고 한다. 제1 회로(131-1)는 상관 이중 샘플링 기법이 적용되는 비교 결과 신호를 출력할 수 있다.

개시된 실시예에 따른 ADC(130)는 제1 회로(131-1) 및 제2 회로(132-1)를 구비할 수 있다. 제2 회로(132-1)는 제1 회로(131-1)의 출력을 증폭하여 출력한다. 개시된 일 실시예에 있어서, 제1 회로(131-1)는 오토 제로 단계에서 비교 동작 단계보다 적은 양의 바이어스 전류를 기초로 동작할 수 있다. 이에 따라서, 노이즈가 감소되면서 입력 레인지가 증가될 수 있다. 실시예에 있어서, 제1 회로(131-1)는 출력단자와 공통 노드를 연결하는 제한 회로를 구비할 수 있으며, 제한 회로는 공통 노드의 전압 레벨이 최저값 이하로 낮아지는 것을 방지하고, 출력 노드에 발생하는 전압 변동을 보상할 수 있다. 실시예에 있어서, 제2 회로(132-1)는, 바이어스 전류를 생성하는 전류 소스들을 동작 단계별로 적응적으로 제어하며, 디시젼(Decision) 전후에 최소한의 바이어스 전류를 생성할 수 있다. 이에 따라서, 제2 회로(132-1)의 동작에 따른 전원 변동을 방지할 수 있다.

개시된 실시예에 따른 제2 비교 블록(132)은 제2 회로(132-1)들을 포함할 수 있다. 각각의 제2 회로(132-1)들은 카운터로 동작할 수 있다. 예를 들면, 제2 회로(132-1)들 각각은 제1 회로(131-1)들의 출력 신호를 수신하고, 제1 회로(131-1)의 출력에 기초하여 카운트할 수 있다. 카운터 제어 신호(CTRL)는 카운터 클럭 신호, 제2 회로(132-1)들의 리셋(reset) 동작을 제어하는 카운터 리셋 신호, 및 복수의 제2 회로(132-1)들 각각의 내부 비트를 반전시키는 반전 신호 등을 포함할 수 있다. 제2 비교 블록(132)은 카운터 클럭 신호에 따라 비교 결과 신호를 카운팅하여 디지털 신호로 출력한다.

제2 비교 블록(132)은 업/다운 카운터(Up/Down Counter) 및 비트-와이즈 카운터(Bit-wise Inversion Counter)등을 포함할 수 있다. 이때, 비트-와이즈 카운터는 업/다운 카운터와 비슷한 동작을 수행할 수 있다. 예컨대, 비트-와이즈 카운터는 업 카운트만 수행하는 기능 및 특정 신호가 들어오면 카운터 내부의 모든 비트를 반전하여 1의 보수(1's complement)로 만드는 기능을 수행할 수 있다. 비트-와이즈 카운터는 리셋 카운트(reset count)를 수행한 후 이를 반전하여 1의 보수, 즉, 음수 값으로 변환할 수 있다.

램프 신호 발생기(140)는 램프 신호를 생성할 수 있다. 램프 신호 발생기(140)는 타이밍 컨트롤러(150)로부터 제공되는 램프 제어 신호에 기초해 동작할 수 있다. 램프 제어 신호는 램프 인에이블 신호, 모드 신호 등을 포함할 수 있다. 램프 신호 발생기(140)는 램프 인에이블 신호가 활성화되면, 모드 신호에 기초하여 설정되는 기울기를 가지는 램프 신호를 생성할 수 있다.

타이밍 컨트롤러(150)는 로우 드라이버(120), ADC(130), 및 램프 신호 발생기(140) 각각에 제어 신호 또는 클럭 신호를 출력하여 로우 드라이버(120), ADC(130), 및 램프 신호 발생기(140)의 동작 또는 타이밍을 제어할 수 있다.

프로세서(160)는 ADC 회로(130)로부터 입력되는 복수의 픽셀 값들에 대한 데이터들을 처리할 수 있다. 프로세서(160)는 이미지 데이터에 대하여, 화질 보상, 비닝, 다운 사이징 등을 수행할 수 있다. 이에 따라, 이미지 처리된 출력 이미지 데이터(OIDT)가 소정의 단위로 생성 및 출력될 수 있다.

예를 들면, 프로세서(160)는 이미지 데이터를 색상 별로 처리할 수 있다. 예컨대. 이미지 데이터가 레드, 그린 및 블루 픽셀 값들을 포함할 경우, 프로세서(160)는 레드, 그린 및 블루 픽셀들 각각 병렬적 또는 직렬로 처리할 수 있다. 또한, 프로세서(160)는 이미지 데이터에 대한 색상별 처리를 병렬적으로 수행할 수 있으며, 복수의 프로세싱 회로를 포함할 수도 있다.

프로세서(160)는 입력 이미지 데이터가 처리된 출력 이미지 데이터(OIDT)를 생성할 수 있다.

도 2는 본 개시의 예시적 실시 예에 따른 아날로그-디지털 컨버터(ADC: Analog Digital Converter)(130)의 구성을 도시한 것이다.

도 2를 참조하면, 본 개시의 예시적 실시 예에 따른 ADC(130)는 단일 슬로프(single-slope) 특성을 갖는 구조를 가진다. 본 개시의 예시적 실시 예에 따른 ADC(130)는 제1 회로(131-1) 및 제2 회로(132-1)를 포함한다. 제1 회로(131-1)의 출력단은 제2 회로(132-1)의 입력단과 연결된다.

제1 회로(131-1)는 제1 입력 신호(1N1P) 및 제2 입력 신호(IN1N)를 입력 받는다. 제1 회로(131-1)는 제1 입력 신호(1N1P) 및 제2 입력 신호(IN1N)를 비교하고, 디시젼(Decision)동작을 수행한다. 여기서, 디시젼 동작은 최종 출력 신호(OUT2)를 발생시키기 위하여 제1 회로(131-1)에서 램프 신호(Ramp) 및 픽셀 신호(PIX)에 대응하는 제1 출력 신호(OUT1)를 생성하는 동작으로 정의될 수 있다. 여기서, 램프 신호(Ramp)와 픽셀 신호(Pix)의 파형이 크로스 되는 순간 디시젼 동작이 수행될 수 있다. 따라서, 디시젼 동작이 수행되면 본 개시에 따른 ADC(130)는 최종 출력 신호(OUT2)를 생성할 수 있고, 최종 출력 신호(OUT2)는 제2 출력 신호로 명칭 될 수 있다.디시젼 동작에 대한 상세한 설명은 도 6 및 도 7에서 상세히 설명한다.

제1 회로(131-1)은 제1 출력 신호(OUT1)을 생성하고, 디시젼 동작에 의해서 제1 출력 신호(OUT1)의 대역폭이 조절될 수 있다. 디시젼 동작에 의하여 제1 출력 신호(OUT1)의 출력 신호의 대역폭이 조절되는 과정은 도 6 내지 도 9 에서 상세히 설명한다.

제2 회로(132-1)는 제1 출력 신호(OUT1)를 입력 받고, 제2 출력 신호(OUT2)를 출력한다. 제2 출력 신호(OUT2)는 디지털 신호(DS)이며, 제1 회로(131-1)가 디시젼 동작을 수행하는 순간에 출력된다.

이하 도 3 및 도 4에서는 제1 회로(131-1) 및 제2 회로(132-1)의 구성에 대하여 상세히 설명한다.

도 3은 본 개시의 예시적 실시 예에 따른 ADC(130)의 회로도이다. 도 4는 본 개시의 예시적 실시 예에 따른 ADC(130)에 포함된 제1 회로(131-1)를 도시한 것이고, 도 5는 본 개시의 예시적 실시 예에 따른 ADC(130)에 포함된 제2 회로(132-1)를 도시한 것이다.

도 3 및 도 4를 참조하면, 제1 회로(131-1)는 입력단(11) 및 출력단(12)을 포함하고, 복수의 트랜지스터(M1, M2, M3, M4, M5, M6)들을 포함할 수 있다.

입력단(11)은 차동 입력, 예컨대, 제1 입력(IN1P) 및 제2 입력(IN1N)을 수신하고, 제1 입력(IN1P) 및 제2 입력(IN1N)의 레벨 차이에 따른 차동 전류를 생성한다. 예컨대, 램프 신호(RAMP)가 제1 입력(IN1P)으로 제공되고, 픽셀 신호(PIX)가 제2 입력(IN1N)으로 수신될 수 있다. 입력단(11)은 복수의 트랜지스터(M3, M4)들을 포함할 수 있다. 제1 입력(IN1P) 및 제2 입력(IN1N)이 동일하면, 트랜지스터 M3 및 트랜지스터 M4에 동일한 전류가 흐르고, 제1 입력(IN1P) 및 제2 입력(IN1N)이 상이하면, 트랜지스터 M3 및 트랜지스터 M4에 서로 다른 전류가 흐를 수 있다. 트랜지스터 M3 및 트랜지스터 M4는 NMOS 트랜지스터일 수 있다. 트랜지스터 M3 및 트랜지스터 M4에 흐르는 전류량의 합은 바이어스 전류와 같을 수 있다.

출력단(12)은 트랜지스터 M1 및 트랜지스터 M2를 포함할 수 있으며, 트랜지스터 M1 및 트랜지스터 M2의 전류 미러링에 따라 출력 노드들(ON1N, ON1P)의 전압 레벨이 결정될 수 있다. 트랜지스터 M1 및 트랜지스터 M2는 PMOS 트랜지스터, 즉 P-type MOSFET일 수 있다. 입력단(11)의 트랜지스터 M1 및 트랜지스터 M2 각각에 흐르는 전류량에 기초하여 출력 노드들(ON1N, ON1P)의 전압 레벨이 결정될 수 있다. 예를들면, 제1 입력(IN1P)의 레벨이 제2 입력(IN1N)의 레벨보다 높으면, 트랜지스터 M1에 상대적으로 많은 양의 전류가 흐르고, 제1 출력 노드(ON1P)의 레벨이 낮아지고, 제2 출력 노드(ON1N)의 레벨이 높아질 수 있다. 출력단(12)은 제1 입력(IN1P)과 제2 입력(IN1N)의 레벨 차이에 기초하여 생성되는 전류를 출력할 수 있다.

상술한 입력단(11) 및 출력단(12)에서의 전류의 흐름에 따라 제1 회로(131-1)는 디시젼 동작을 수행할 수 있고, 제1 출력 신호(OUT1)를 출력할 수 있다. 구체적으로, 입력단(11)에서 제1 입력(IN1P) 및 제2 입력(IN1N)이 교차하는 시점에 제1 회로(131-1)는 디시젼 동작을 수행할 수 있다.

도 3 및 도 5를 참조하면, 제1 회로(131-1)의 출력단은 제2 회로(132-1)의 입력단과 연결된다. 제2 회로(132-1)는 제1 회로(131-1)의 출력을 입력 신호로 수신할 수 있다.

개시된 실시예에 따른 제2 회로(132-1)는 밀러 커패시터(13), 선택 트랜지스터(M7; 14), 제어 트랜지스터(M8; 15), 리셋 트랜지스터(M9; 16) 및 출력회로(17)를 포함한다.

개시된 실시예에 따르면, 제2 회로(132-1)의 선택 트랜지스터(14)와 밀러 커패시터(13)는 병렬로 연결된다. 예를 들면, 밀러 커패시터(13)는 선택 트랜지스터(14)의 입력과 출력 사이에 병렬로 연결될 수 있다. 또한, 밀러 커패시터(13)는 제1 회로(131-1)의 출력단과 연결되고, 제1 회로(131-1)로부터 전하를 축적한다. 제1 회로(131-1)이 결정 신호를 발생시키는 시점에 밀러 커패시터(131-1)는 축적된 전하를 방출하고 밀러 효고(Miller Effect)를 발생시킬 수 있다. 제1 회로(131-1)가 디시젼 신호를 발생시키는 시점에 제2 회로(132-1)에서 밀러 효과가 발생함으로써, 개시된 실시예는 제1 회로(131-1)의 출력 신호의 대역폭을 제한할 수 있다. 여기서 제1 회로(131-1)이 디시젼 신호를 발생시키는 순간을 제1 시점으로 하고, 제1 회로(131-1)가 디시젼 동작을 종료하는 시점을 제2 시점으로 정할 수 있다. 또한, 제1 회로(131-1)의 출력 신호를 제1 출력 신호로 정할 수 있다. 제1 출력 신호의 대역폭이 제한됨으로써, 개시된 실시 예는 제1 회로(131-1)에서 발생되는 노이즈를 감소시킬 수 있다.

선택 트랜지스터(14)는 제1 시점에 전류가 흐르도록 동작하고, 밀러 커패시터(13)에 축적된 전하가 방출되도록 할 수 있다. 또한, 제1 시점에 선택 트랜지스터(14)에 제1 출력 신호가 입력될 수 있다. 제1 회로(131-1)에서 디시젼 동작이 종료되는 제2 시점에 선택 트랜지스터에 흐르는 전류가 차단될 수 있다.

제어 트랜지스터(15)는 출력 회로(17)에 인가되는 전압을 조절할 수 있다. 여기서 출력 회로(17)는 낸드 게이트(Nand Gate) 특성을 가질 수 있다. 출력 회로(17)가 낸드 게이트 특성을 갖는 경우, 출력 회로(17)에 인가되는 전압은 1.0 V 내지 2.8V일 수 있으나 이에 한정되는 것은 아니다.

리셋 트랜지스터(16)는 타이밍 컨트롤러(150)로부터 리셋 신호(CTRL)를 수신하고 플로팅 노트(FN)에 인가되는 전압을 리셋 시킨다. 여기서, 리셋 신호(CTRL)는 소정의 간격을 두고 일정한 속도로 입력될 수 있다. 또한, 리셋 트랜지스터(16)와 출력 회로(17)는 플로팅 노드(FN)으로 연결 될 수 있다. 여기서, 플로팅 노드(FN)가 플로팅 된 상태에서 밀러 커패시터(13)에 전하가 축적될 수 있다. 제1 회로(131-1)에서 디시젼 동작이 수행 되면, 플로팅 노드(FN)는 플로팅 상태가 종료되고, 제2 회로(132-1)에서 제2 출력 신호(OUT2)가 출력될 수 있다.

출력 회로(17)는 제1 회로(131-1)의 디시젼 동작에 대응하는 제2 출력 신호(OUT2)를 생성한다. 상술한 바와 같이 출력 회로(17)는 낸드 게이트 특성을 가질 수 있다. 즉, 개시된 실시예에 따르면, 제1 회로(131-1)에서 디시젼 동작이 수행되면, 제2 회로(132-1)의 선택 트랜지스터(14)에 전류가 인가되고, 밀러 커패시터(13)에 축적된 전하가 방출 됨으로써, 플로팅 노드(FN)에 전류가 인가될 수 있다. 플로팅 노드(FN)에 전류가 인가되면, 출력 회로(17)는 제2 출력 신호(OUT2)를 출력할 수 있다.

도 6은 본 개시의 예시적 실시 예에 따른 ADC(130)에 밀러 커패시터(14)가 없는 경우 제1 회로(131-1) 및 제2 회로(132-1)에 흐르는 신호들을 도시한 타이밍도이다. 도 7은 본 개시의 예시적 실시 예에 따른 ADC(130)에 밀러 커패시터(14)가 있는 경우 제1 회로(131-1) 및 제2 회로(132-1)에 흐르는 신호들을 도시한 타이밍도이다.

도 6 및 도 7을 참조하면, 도 6 및 도 7의 x축은 시간(t)를 의미하고 세로축은 각 신호들(RAMP, PIX, OUT1, OUT2)의 파형을 의미한다. 디시젼 동작은 제1 시점(t1)에서 시작되고, 제2 시점(t2)에서 종료된다. 제1 시점(t1)과 제2 시점(t2)의 간격은 디시젼 동작이 수행되는 구간으로 정의될 수 있다. 제1 시점(t1)과 제2 시점(t2)의 간격은 도 6과 도 7에서 다를 수 있다.

도 6을 참조하면, 제2 회로(132-1)에 밀러 커패시터(13)가 없는 경우 디시젼 동작이 수행되는 구간(DP)은 t1 내지 t2 사이의 구간으로 정의될 수 있다. 즉, 램프 신호(Ramp)와 픽셀 신호(Pix)의 파형이 크로스 되는 순간 디시젼 동작이 수행된다. 여기서, t1 내지 t2 사이 구간은 제2 회로(132-1)의 커패시터(13)에 밀러 효과가 발생되는 구간이다. 디시젼 순간에 램프 신호(Ramp) 는 감소되면서 제1 출력 신호(OUT1)는 급격히 감소하게 되고, 제1 회로(131-1) 및 제2 회로(132-1)에 노이즈를 발생시킨다.

도 7을 참조하면, 램프 신호(Ramp) 및 픽셀 신호(PIX)는 도 6의 경우와 동일한 파형으로 입력된다. 여기서, 제2 회로(132-1)에 밀러 커패시터(13)가 있는 경우 디시젼 동작이 수행되는 구간(DP)에서 제1 출력 신호(OUT1)는 밀러 커패시터(13)가 없는 경우보다 완만한 감소 파형을 갖는다.또한, 디시젼 순간에 픽셀 신호(Pix)는 일정하게 유지되면서 되면서 제1 출력 신호(OUT1)는 완만한 1차 감소 구간을 갖게 된다. 디시젼 동작이 수행되면서 제1 출력 신호(OUT1)의 완만한 감소가 이루어짐으로써 제1 회로(131-1) 및 제2 회로(132-1)에 노이즈가 감소되는 효과가 존재한다. 또한, 개시된 ADC(130)에 밀러 커패시터(13)가 존재하는 경우의 t1과 t2의 간격은, ADC(130)에 밀러 커패시터(13)가 존재하지 않는 경우의 t1과 t2의 간격보다 짧을 수 있다.

다시 도 6 및 도 7을 비교하면, 1차 감소 구간의 최저 지점(OUT1-1)은 ADC(130)에 밀러 커패시터(13)가 없는 경우가 ADC(130)에 밀러 커패시터(13)가 존재하는 경우보다 더 낮을 수 있다. 즉, ADC(130)에 밀러 커패시터(13)가 없는 경우의 제1 출력(OUT1)의 파형은 ADC(130)에 밀러 커패시터(13)가 존재하는 경우의 제1 출력(OUT1)의 파형에 비하여 급격히 감소하는 형태를 갖고, 그 결과 ADC(130)에 밀러 커패시터(13)가 없는 경우 발생된 노이즈가 ADC(130)에 밀러 커패시터(13)가 존재하는 경우에 발생된 노이즈보다 많을 수 있다.

이하, 도 8 및 도 9에서는 제1 출력 신호(OUT1)의 파형을 상세히 설명한다.

도 8은 본 개시의 예시적 실시 예에 따른 ADC(130)에 밀러 커패시터(13)가 없는 경우 제1 출력 신호(OUT1)의 파형을 도시한 것이다. 도 9는 본 개시의 예시적 실시 예에 따른 ADC(130)에 밀러 커패시터(13)가 있는 경우 제1 출력 신호(OUT1)의 파형을 도시한 것이다.

도 8을 참조하면, ADC(130)에 밀러 커패시터(13)가 없는 경우 제1 시점(t1)과 제2 시점(t2) 사이의 구간을 포함하는 제2 구간에서 제1 출력 신호(OUT1)는 급격한 신호 레벨의 감소가 이루어 진다. 제1 출력 신호(OUT1) 레벨의 급격한 감소가 발생되면, 제1 회로(131-1)에서 노이즈가 발생하게 되고, 제2 회로(132-1)는 노이즈가 포함된 디시젼 신호를 입력받게 될 수 있다.

도 9를 참조하면, ADC(130)에 밀러 커패시터(13)가 있는 경우 제2 구간에서 제1 출력 신호(OUT1)는 밀러 커패시터(13)가 없는 경우보다 완만한 신호 레벨의 감소가 이루어 진다. 제1 출력 신호(OUT1) 레벨의 완만한 감소가 발생되면, 제1 회로(131-1)에서 노이즈가 감소하게 되고, 제2 회로(132-1)는 노이즈가 제거된 디시젼 신호를 입력받게 될 수 있다. 제2 회로(132-1)에 노이즈가 제거된 디시젼 신호가 입력되면, 밀러 커패시터(13)가 없는 경우보다 빠른 디시젼 동작이 수행 될 수 있다.

도 10은 본 개시의 예시적 실시 예에 따른 ADC(130)에 밀러 커패시터(13)가 없는 경우 제1 회로(131-1)에 발생하는 노이즈의 파형을 도시한 것이다. 도 11은 본 개시의 예시적 실시 예에 따른 ADC(130)에 밀러 커패시터(13)가 있는 경우 제1 회로(131-1)에 발생하는 노이즈의 파형을 도시한 것이다.

도 10을 참고하면, ADC(130)에 밀러 커패시터(13)가 없는 경우, 일정 시간 이후에 제1 출력 신호(OUT1)에 포함된 노이즈가 급격하게 증가한다. 구체적으로, 개시된 실시예에 ADC(130)에 밀러 커패시터(13)가 없는 경우 제1 회로(131-1)에 입력되는 제1 입력(IN1P)과 제2 입력(IN1N)이 일정하게 유지되지 않을 수 있고, 그 결과 제1 출력 신호(OUT1)에 노이즈가 증가할 수 있다.

도 11을 참고하면, ADC(130)에 밀러 커패시터(13)가 있는 경우, 일정 시간 이후에도 제1 출력 신호(OUT1)에 포함된 노이즈가 증가하지 않는다. 구체적으로, 개시된 실시예에 ADC(130)에 밀러 커패시터(13)가 있는 경우 제1 회로(131-1)에 입력되는 제1 입력(IN1P)과 제2 입력(IN1N)이 일정하게 유지되고, 그 결과 제1 출력 신호(OUT1)에 노이즈가 발생하지 않을 수.

도 12는 본 개시의 예시적 실시 예에 따른 ADC(130)에서 디시젼 동작이 수행되는 동안 플로팅 노드(FN:Floating Node)에 인가되는 전압 신호의 파형을 도시한 것이다.

도 12를 참조하면, 개시된 실시 예에 따른 ADC(130)는 제2 구간에서 플로팅 노드(FN)이 플로팅된 상태로 디시젼 동작이 수행될 수 있다. 디시젼 동작이 수행되면 선택 트랜지스터(14)에 전류가 흐르게 되고, 밀러 커패시터(13)로부터 전하가 방출되게 되므로, 플로팅 상태가 종료될 수 있 다.

도 13은 본 개시의 예시적 실시 예에 따른 제2 회로(132-1)의 선택 트랜지스터(M7; 14)에 흐르는 전류의 파형을 도시한 것이다.

도 13을 참조하면, 디시젼 동작이 수행되는 제2 구간에서 선택 트랜지스터(14)에 전류가 흐르게 된다. 구체적으로, 디시젼 동작이 수행되는 동안, 밀러 커패시터(13)에 축적된 전하가 방출되면서 전류가 발생하게 되고, 제1 회로(131-1)에서 입력된 제1 출력 신호(OUT1)에 의해서 선택 트랜지스터(14)의 입력 단자와 출력 단자 사이의 커패시턴스는 증폭된다. 그 결과, 제1 출력 신호(OUT1)의 커패시턴스는 증가하게 되고, 제1 회로(131-1) 및 제2 회로(132-1)에 발생하는 노이즈는 감소하게 된다.

도 14는 본 개시의 예시적 실시 예에 따른 ADC(130)에서 신호가 처리되는 과정을 도시한 순서도이다.

도 14를 참조하면, 제1 회로(131-1)는 아날로그 신호를 전류신호로 변환할 수 있다(S110). 예를 들면, 제1 회로(131-1)는 픽셀(PX)들로부터 픽셀 신호를 입력 받고, 램프 신호 생성기(150)으로부터 램프 신호를 입력 받고, 제1 출력 신호(OUT1)생성을 위한 전류 신호를 생성할 수 있다.

제1 회로(131-1)에 인가된 전류 신호가 입력단(11)에서 교차(Cross)되는 시점에 제1 회로(131-1)에서 결정 동작(디시젼 동작)이 수행될 수 있다(S120).

디시젼 동작이 수행되면, 제2 회로(132-1)의 선택 트랜지스터(14)에 전류 신호가 입력된다(S130). 구체적으로, 디시젼 동작이 수행되는 동안, 밀러 커패시터(13)에 축적된 전하가 방출되면서 전류가 발생하게 되고, 제1 회로(131-1)에서 입력된 제1 출력 신호(OUT1)의 전류가 입력된다.

디시젼 동작이 수행되면, 출력 회로(17)는 출력 신호(OUT2)를 생성하고 출력할 수 있다. 여기서, 출력 신호(OUT2)는 디지털 신호(DS)일 수 있다.

도 15는 본 개시의 예시적 실시 예에 따른 ADC에서 밀러 효과가 발생하는 과정을 도시한 순서도이다. 여기서 제1 시점은 디시젼 동작이 시작되는 시점으로 정의될 수 있다. 제2 시점은 디시젼 동작이 종료되는 시점으로 정의될 수 있다.

도 15를 참조하면, 제1 시점에서 선택 트랜지스터(14)에 전류 신호가 입력될 수 있다(S210). 전류 신호는 제1 출력 신호(OUT1)에 의하여 제2 회로(132-1)에 입력된 전류를 의미한다.

선택 트랜지스터(14)에 전류 신호가 입력되면, 제1 시점에 밀러 효과가 발생될 수 있다(S220). 구체적으로, 디시젼 동작이 수행되는 동안, 밀러 커패시터(13)에 축적된 전하가 방출되면서 전류가 발생하게 되고, 제1 회로(131-1)에서 입력된 제1 출력 신호(OUT1)에 의해서 선택 트랜지스터(14)의 입력 단자와 출력 단자 사이의 커패시턴스는 증폭된다. 그 결과, 제1 출력 신호(OUT1)의 커패시턴스는 증가하게 되고, 제1 회로(131-1) 및 제2 회로(132-1)에 발생하는 노이즈는 감소하게 된다.

디시젼 동작이 완료되는 제2 시점에 선택 트랜지스터(14)에 전류가 차단된다(S230). 선택 트랜지스터(14)에 전류가 차단되면, 밀러 커패시터(13)에 다시 전하가 축적되고, 이후 디시젼 동작에서 제1 회로(131-1) 및 제2 회로(132-1)에 발생되는 노이즈를 감소시킬 수 있다.

도 16는 멀티 카메라 모듈을 포함하는 전자 장치의 블록도이다. 도 17는 도 1의 이미지 센서(100)가 적용될 수 있는 카메라 모듈의 상세 블록도이다.

도 16는 멀티 카메라 모듈을 포함하는 전자 장치의 블록도이다. 도 18는 도 10의 카메라 모듈의 상세 블록도이다.

도 16를 참조하면, 전자 장치(1000)는 카메라 모듈 그룹(1100), 애플리케이션 프로세서(1200), PMIC(1300) 및 외부 메모리(1400)를 포함할 수 있다.

카메라 모듈 그룹(1100)은 복수의 카메라 모듈(1100a, 1100b, 1100c)을 포함할 수 있다. 비록 도면에는 3개의 카메라 모듈(1100a, 1100b, 1100c)이 배치된 실시예가 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 카메라 모듈 그룹(1100)은 2개의 카메라 모듈만을 포함하거나, n개(n은 4 이상의 자연수)의 카메라 모듈을 포함하도록 변형되어 실시될 수 있다.

이하, 도 18를 참조하여, 카메라 모듈(1100b)의 상세 구성에 대해 보다 구체적으로 설명할 것이나, 이하의 설명은 실시예에 따라 다른 카메라 모듈들(1100a, 1100b)에 대해서도 동일하게 적용될 수 있다.

도 18를 참조하면, 카메라 모듈(1100b)은 프리즘(1105), 광학 경로 폴딩 요소(Optical Path Folding Element, 이하, ½OPFE½)(1110), 액츄에이터(1130), 이미지 센싱 장치(1140) 및 저장부(1150)를 포함할 수 있다.

프리즘(1105)은 광 반사 물질의 반사면(1107)을 포함하여 외부로부터 입사되는 광(L)의 경로를 변형시킬 수 있다.

몇몇 실시예에서, 프리즘(1105)은 제1 방향(X)으로 입사되는 광(L)의 경로를 제1 방향(X)에 수직인 제2 방향(Y)으로 변경시킬 수 있다. 또한, 프리즘(1105)은 광 반사 물질의 반사면(1107)을 중심축(1106)을 중심으로 A방향으로 회전시키거나, 중심축(1106)을 B방향으로 회전시켜 제1 방향(X)으로 입사되는 광(L)의 경로를 수직인 제2 방향(Y)으로 변경시킬 수 있다. 이때, OPFE(1110)도 제1 방향(X)및 제2 방향(Y)과 수직인 제3 방향(Z)로 이동할 수 있다.

몇몇 실시예에서, 도시된 것과 같이, 프리즘(1105)의 A방향 최대 회전 각도는 플러스(+) A방향으로는 15도(degree)이하이고, 마이너스(-) A방향으로는 15도보다 클 수 있으나, 실시예들이 이에 제한되는 것은 아니다.

몇몇 실시예에서, 프리즘(1105)은 플러스(+) 또는 마이너스(-) B방향으로 20도 내외, 또는 10도에서 20도, 또는 15도에서 20도 사이로 움직일 수 있고, 여기서, 움직이는 각도는 플러스(+) 또는 마이너스(-) B방향으로 동일한 각도로 움직이거나, 1도 내외의 범위로 거의 유사한 각도까지 움직일 수 있다.

몇몇 실시예에서, 프리즘(1105)은 광 반사 물질의 반사면(1106)을 중심축(1106)의 연장 방향과 평행한 제3 방향(예를 들어, Z방향)으로 이동할 수 있다.

몇몇 실시예에서, 카메라 모듈(1100b)은 2개 이상의 프리즘으로 구성될 수 있으며, 이를 통해 제1 방향(X)으로 입사되는 광(L)의 경로를 제1 방향(X)에 수직인 제2 방향(Y)으로, 다시 제1 방향(X) 혹은 제3 방향(Z) 그리고 다시 제2 방향(Y)등으로 다양하게 변화시킬 수 있다.

OPFE(1110)는 예를 들어 m(여기서, m은 자연수)개의 그룹으로 이루어진 광학 렌즈를 포함할 수 있다. m개의 렌즈는 제2 방향(Y)으로 이동하여 카메라 모듈(1100b)의 광학 줌 배율(optical zoom ratio)을 변경할 수 있다. 예를 들어, 카메라 모듈(1100b)의 기본 광학 줌 배율을 Z라고할 때, OPFE(1110)에 포함된 m개의 광학 렌즈를 이동시킬 경우, 카메라 모듈(1100b)의 광학 줌 배율은 3Z 또는 5Z 또는 5Z 이상의 광학 줌 배율로 변경될 수 있다.

액츄에이터(1130)는 OPFE(1110) 또는 광학 렌즈(이하, 광학 렌즈로 지칭)를 특정 위치로 이동시킬 수 있다. 예를 들어 액츄에이터(1130)는 정확한 센싱을 위해 이미지 센서(1142)가 광학 렌즈의 초점 거리(focal length)에 위치하도록 광학 렌즈의 위치를 조정할 수 있다.

이미지 센싱 장치(1140)는 이미지 센서(1142), 제어 로직(1144) 및 메모리(1146)을 포함할 수 있다. 이미지 센서(1142)는 광학 렌즈를 통해 제공되는 광(L)을 이용하여 센싱 대상의 이미지를 센싱할 수 있다. 제어 로직(1144)은 카메라 모듈(1100b)의 전반적인 동작의 제어 및 센싱된 이미지를 처리(Processing)를 할 수 있다. 예를 들어, 제어 로직(1144)은 제어 신호 라인(CSLb)을 통해 제공된 제어 신호에 따라 카메라 모듈(1100b)의 동작을 제어할 수 있으며, 센싱된 이미지에서 특정 이미지에 해당되는 이미지 데이터(예를 들면, 이미지 내의 사람의 얼굴, 팔, 다리 등)를 추출할 수 있다.

몇몇 실시예에서, 제어 로직(1144)은 센싱된 이미지의 압축(Encoding), 노이즈 제거 (noise reduction)등의 이미지 처리를 수행할 수 있다.

메모리(1146)는 캘리브레이션 데이터(1147)와 같은 카메라 모듈(1100b)의 동작에 필요한 정보를 저장할 수 있다. 캘리브레이션 데이터(1147)는 카메라 모듈(1100b)이 외부로부터 제공된 광(L)을 이용하여 이미지 데이터를 생성하는데 필요한 정보로, 예를 들어, 회전도(degree of rotation)에 관한 정보, 초점 거리(focal length)에 관한 정보, 광학 축(optical axis)에 관한 정보 등을 포함할 수 있다. 카메라 모듈(1100b)이 광학 렌즈의 위치에 따라 초점 거리가 변하는 멀티 스테이트(multi state) 카메라 형태로 구현될 경우, 캘리브레이션 데이터(1147)는 광학 렌즈의 각 위치별(또는 스테이트별) 초점 거리 값과 오토 포커싱(auto focusing)과 관련된 정보를 포함할 수 있다.

저장부(1150)는 이미지 센서(1142)를 통해 센싱된 이미지 데이터를 저장할 수 있다. 저장부(1150)는 이미지 센싱 장치(1140)의 외부에 배치될 수 있으며, 이미지 센싱 장치(1140)를 구성하는 센서 칩과 스택된(stacked) 형태로 구현될 수 있다. 몇몇 실시예에서, 이미지 센서(1142)는 첫번째 칩으로 구성되고, 제어 로직(1144)과 저장부(1150)와 메모리(1146)는 두번째 칩으로 구성되어 두 개의 칩이 스택된 형태로 구현될 수 있다.

몇몇 실시예에서, 저장부(1150)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있으나 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 이미지 센서(1142)는 픽셀 어레이로 구성이 되어있고, 제어 로직(1144)은 아날로그 디지털 컨버터(Analog to digital converter) 및 센싱된 이미지 처리를 위한 이미지 신호 처리부를 포함할 수 있다.

도 16와 도 18를 함께 참조하면, 몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 액츄에이터(1130)를 포함할 수 있다. 이에 따라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 그 내부에 포함된 액츄에이터(1130)의 동작에 따른 서로 동일하거나 서로 다른 캘리브레이션 데이터(1147)를 포함할 수 있다.

몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100b)은 앞서 설명한 프리즘(1105)과 OPFE(1110)를 포함하는 폴디드 렌즈(folded lens) 형태의 카메라 모듈이고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100c)은 프리즘(1105)과 OPFE(1110)가 포함되지 않은 버티칼(vertical) 형태의 카메라 모듈일 수 있으나, 이에 제한되는 것은 아니다.

몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 하나의 카메라 모듈(예를 들어, 1100c)은 예를 들어, IR(Infrared Ray)을 이용하여 깊이(depth) 정보를 추출하는 버티컬 형태의 깊이 카메라(depth camera)일 수 있다. 이 경우, 애플리케이션 프로세서(1200)는 이러한 깊이 카메라로부터 제공받은 이미지 데이터와 다른 카메라 모듈(예를 들어, 1100a 또는 1100b)로부터 제공받은 이미지 데이터를 병합(merge)하여 3차원 깊이 이미지(3D depth image)를 생성할 수 있다.

몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)은 서로 다른 관측 시야(Field of View, 시야각)를 가질 수 있다. 이 경우, 예를 들어, 복수의 카메라 모듈(1100a, 1100b, 1100c) 중 적어도 두 개의 카메라 모듈(예를 들어, 1100a, 1100b)의 광학 렌즈가 서로 다를 수 있으나, 이에 제한되는 것은 아니다.

또한, 몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 시야각은 서로 다를 수 있다. 예를 들어, 카메라 모듈(1100a)은 울트라 와이드(ultrawide) 카메라이고, 카메라 모듈(1100b)은 와이드(wide) 카메라이고, 카메라 모듈(1100c)은 텔레(tele) 카메라일 수 있으나, 이에 제한되는 것은 아니다. 이 경우, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 포함된 광학 렌즈 역시 서로 다를 수 있으나, 이에 제한되는 것은 아니다.

몇몇 실시예에서, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각은 서로 물리적으로 분리되어 배치될 수 있다. 즉, 하나의 이미지 센서(1142)의 센싱 영역을 복수의 카메라 모듈(1100a, 1100b, 1100c)이 분할하여 사용하는 것이 아니라, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각의 내부에 독립적인 이미지 센서(1142)가 배치될 수 있다.

다시 도 16를 참조하면, 애플리케이션 프로세서(1200)는 이미지 처리 장치(1210), 메모리 컨트롤러(1220), 내부 메모리(1230)를 포함할 수 있다. 애플리케이션 프로세서(1200)는 복수의 카메라 모듈(1100a, 1100b, 1100c)과 예를 들어 별도의 반도체 칩으로 서로 분리되어 구현될 수 있다.

이미지 처리 장치(1210)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c), 이미지 생성기(1214) 및 카메라 모듈 컨트롤러(1216)를 포함할 수 있다.

이미지 처리 장치(1210)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 개수에 대응하는 개수의 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c)를 포함할 수 있다.

카메라 모듈(1100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(1212a)에 제공되고, 카메라 모듈(1100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(1212b)에 제공되고, 카메라 모듈(1100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(1212c)에 제공될 수 있다. 이러한 이미지 데이터 전송은 예를 들어, MIPI(Mobile Industry Processor Interface)에 기반한 카메라 직렬 인터페이스(CSI; Camera Serial Interface)를 이용하여 수행될 수 있으나, 이에 제한되는 것은 아니다.

한편, 몇몇 실시예에서, 하나의 서브 이미지 프로세서가 복수의 카메라 모듈에 대응되도록 배치될 수도 있다. 예를 들어, 서브 이미지 프로세서(1212a)와 서브 이미지 프로세서(1212c)가 도시된 것처럼 서로 분리되어 구현되는 것이 아니라 하나의 서브 이미지 프로세서로 통합되어 구현되고, 카메라 모듈(1100a)과 카메라 모듈(1100c)로부터 제공된 이미지 데이터는 선택 소자(예를 들어, 멀티플렉서) 등을 통해 선택된 후, 통합된 서브 이미지 프로세서에 제공될 수 있다. 이 때, 서브 이미지 프로세서(1212b)는 통합되지 않고, 카메라 모듈(1100b)로부터 이미지 데이터를 제공받을 수 있다.

또한, 몇몇 실시예에서, 카메라 모듈(1100a)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLa)을 통해 서브 이미지 프로세서(1212a)에 제공되고, 카메라 모듈(1100b)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLb)을 통해 서브 이미지 프로세서(1212b)에 제공되고, 카메라 모듈(1100c)로부터 생성된 이미지 데이터는 이미지 신호 라인(ISLc)을 통해 서브 이미지 프로세서(1212c)에 제공될 수 있다. 그리고, 서브 이미지 프로세서(1212b)에서 처리된 이미지 데이터는 이미지 생성기(1214)에 바로 제공되나, 서브 이미지 프로세서(1212a)에서 처리된 이미지 데이터와 서브 이미지 프로세서 (1212c)에서 처리된 이미지 데이터는 선택소자(예를 들어, 멀티플렉서) 등을 통해 어느 하나가 선택된 후, 이미지 생성기(1214)에 제공될 수 있다.

각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)는 카메라 모듈(1100a, 1100b, 1100c)로부터 제공된 이미지 데이터에 대해, 불량 픽셀 보정(bad pixel correction), 3A 조정(Auto-focus correction, Auto-white balance, Auto-exposure), 노이즈 제거(noise reduction), 샤프닝(sharpening), 감마 조정(gamma control), 리모자익(remosaic) 등의 이미지 처리를 수행할 수 있다.

몇몇 실시예에서, 리모자익(remosaic) 신호 처리는 각각의 카메라 모듈(1100a, 1100b, 1100c)에서 수행된 후, 서브 이미지 프로세서(1212a, 1212b, 1212c)에 제공될 수도 있다.

각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)에서 처리된 이미지 데이터는 이미지 생성기(1214)에 제공될 수 있다. 이미지 생성기(1214)는 이미지 생성 정보(Generating Information) 또는 모드 신호(Mode Signal)에 따라 각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)로부터 제공받은 이미지 데이터를 이용하여 출력 이미지를 생성할 수 있다.

구체적으로, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 이미지 프로세서(1212a, 1212b, 1212c)로부터 생성된 이미지 데이터 중 적어도 일부를 병합(merge)하여 출력 이미지를 생성할 수 있다. 또한, 이미지 생성기(1214)는 이미지 생성 정보 또는 모드 신호에 따라, 이미지 프로세서(1212a, 1212b, 1212c)로부터 생성된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다.

몇몇 실시예에서, 이미지 생성 정보는 줌 신호(zoom signal or zoom factor)를 포함할 수 있다. 또한, 몇몇 실시예에서, 모드 신호는 예를 들어, 유저(user)로부터 선택된 모드에 기초한 신호일 수 있다.

이미지 생성 정보가 줌 신호(줌 팩터)이고, 각각의 카메라 모듈(1100a, 1100b, 1100c)이 서로 다른 관측 시야(시야각)를 갖는 경우, 이미지 생성기(1214)는 줌 신호의 종류에 따라 서로 다른 동작을 수행할 수 있다. 예를 들어, 줌 신호가 제1 신호일 경우, 서브 이미지 프로세서(1212a)로부터 출력된 이미지 데이터와 서브 이미지 프로세서(1212c)로부터 출력된 이미지 데이터 중, 서브 이미지 프로세서(1212a)로부터 출력된 이미지 데이터와, 서브 이미지 프로세서(1212b)로부터 출력된 이미지 데이터를 이용하여, 출력 이미지를 생성할 수 있다. 만약, 줌 신호가 제1 신호와 다른 제2 신호일 경우, 이미지 생성기(1214)는 서브 이미지 프로세서(1212a)로부터 출력된 이미지 데이터와 서브 이미지 프로세서(1212c)로부터 출력된 이미지 데이터 중, 서브 이미지 프로세서(1212c)로부터 출력된 이미지 데이터와, 서브 이미지 프로세서(1212b)로부터 출력된 이미지 데이터를 이용하여, 출력 이미지를 생성할 수 있다. 만약, 줌 신호가 제1 및 제2 신호와 다른 제3 신호일 경우, 이미지 생성기(1214)는 이러한 이미지 데이터 병합을 수행하지 않고, 각각의 서브 이미지 프로세서(1212a, 1212b, 1212c)로부터 출력된 이미지 데이터 중 어느 하나를 선택하여 출력 이미지를 생성할 수 있다. 하지만 실시예들이 이에 제한되는 것은 아니며, 필요에 따라 이미지 데이터를 처리하는 방법은 얼마든지 변형되어 실시될 수 있다.

도 17를 참조하면, 몇몇 실시예에서, 이미지 처리 장치(1210)는 서브 이미지 프로세서들(1212a, 1212b, 1212c)의 출력을 선택하여 이미지 생성기(1214)에 전달하는 선택부(1213)를 더 포함할 수 있다.

이 경우, 선택부(1213)는 줌 신호 또는 줌 팩터에 따라 서로 다른 동작을 수행할 수 있다. 예를 들어, 선택부(1213)는 줌 신호가 제4 신호(예를 들어, 줌 배율이 제1 배율)일 경우, 서브 이미지 프로세서들(1212a, 1212b, 1212c)의 출력 중 어느 하나를 선택하여 이미지 생성기(1214)에 전달할 수 있다.

또한, 선택부(1213)는 줌 신호가 제4 신호와 다른 제5 신호(예를 들어, 줌 배율이 제2 배율)일 경우, 서브 이미지 프로세서들(1212a, 1212b, 1212c)의 출력 중 p개(p는 2이상의 자연수)의 출력을 순차적으로 이미지 생성기(1214)에 전달할 수 있다. 예를 들어, 선택부(1213)는 서브 이미지 프로세서(1212b)와 서브 이미지 프로세서(1212c)의 출력을 순차적으로 이미지 생성기(1214)에 전달할 수 있다. 또한, 선택부(1213)는 서브 이미지 프로세서(1212a)와 서브 이미지 프로세서(1212b)의 출력을 순차적으로 이미지 생성기(1214)에 전달할 수 있다. 이미지 생성기(1214)는 순차적으로 제공받은 p개의 출력을 병합하여 하나의 출력 이미지를 생성할 수 있다.

여기서, 디모자익(demosaic), 비디오/프리뷰(video/preview) 해상도 사이즈로 다운 스케일링(down scaling), 감마 보정, HDR(High Dynamic Range) 처리 등의 이미지 처리는 서브 이미지 프로세서들(1212a, 1212b, 1212c)에서 미리 수행된 후, 처리된 이미지 데이터가 이미지 생성기(1214)에 전달된다. 따라서, 처리된 이미지 데이터가 선택부(1213)를 통해 하나의 신호 라인으로 이미지 생성기(1214)에 제공되어도 이미지 생성기(1214)의 이미지 병합 동작이 고속으로 수행될 수 있다.

몇몇 실시예에서, 이미지 생성기(1214)는 복수의 서브 이미지 프로세서(1212a, 1212b, 1212c) 중 적어도 하나로부터 노출 시간이 상이한 복수의 이미지 데이터를 수신하고, 복수의 이미지 데이터에 대하여 HDR(high dynamic range) 처리를 수행함으로써, 다이나믹 레인지가 증가된 병합된 이미지 데이터를 생성할 수 있다.

카메라 모듈 컨트롤러(1216)는 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제어 신호를 제공할 수 있다. 카메라 모듈 컨트롤러(1216)로부터 생성된 제어 신호는 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.

복수의 카메라 모듈(1100a, 1100b, 1100c) 중 어느 하나는 줌 신호를 포함하는 이미지 생성 정보 또는 모드 신호에 따라 마스터(master) 카메라(예를 들어, 1100b)로 지정되고, 나머지 카메라 모듈들(예를 들어, 1100a, 1100c)은 슬레이브(slave) 카메라로 지정될 수 있다. 이러한 정보는 제어 신호에 포함되어, 서로 분리된 제어 신호 라인(CSLa, CSLb, CSLc)를 통해 대응되는 카메라 모듈(1100a, 1100b, 1100c)에 제공될 수 있다.

줌 팩터 또는 동작 모드 신호에 따라 마스터 및 슬레이브로서 동작하는 카메라 모듈이 변경될 수 있다. 예를 들어, 카메라 모듈(1100a)의 시야각이 카메라 모듈(1100b)의 시야각보다 넓고, 줌 팩터가 낮은 줌 배율을 나타낼 경우, 카메라 모듈(1100a)이 마스터로서 동작하고, 카메라 모듈(1100b)이 슬레이브로서 동작할 수 있다. 반대로, 줌 팩터가 높은 줌 배율을 나타낼 경우, 카메라 모듈(1100b)이 마스터로서 동작하고, 카메라 모듈(1100a)이 슬레이브로서 동작할 수 있다.

몇몇 실시예에서, 카메라 모듈 컨트롤러(1216)로부터 각각의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 싱크 인에이블 신호(sync enable) 신호를 포함할 수 있다. 예를 들어, 카메라 모듈(1100b)이 마스터 카메라이고, 카메라 모듈들(1100a, 1100c)이 슬레이브 카메라인 경우, 카메라 모듈 컨트롤러(1216)는 카메라 모듈(1100b)에 싱크 인에이블 신호를 전송할 수 있다. 이러한 싱크 인에이블 신호를 제공받은 카메라 모듈(1100b)은 제공받은 싱크 인에이블 신호를 기초로 싱크 신호(sync signal)를 생성하고, 생성된 싱크 신호를 싱크 신호 라인(SSL)을 통해 카메라 모듈들(1100a, 1100c)에 제공할 수 있다. 카메라 모듈(1100b)과 카메라 모듈들(1100a, 1100c)은 이러한 싱크 신호에 동기화되어 이미지 데이터를 애플리케이션 프로세서(1200)에 전송할 수 있다.

몇몇 실시예에서, 카메라 모듈 컨트롤러(1216)로부터 복수의 카메라 모듈(1100a, 1100b, 1100c)에 제공되는 제어 신호는 모드 신호에 따른 모드 정보를 포함할 수 있다. 이러한 모드 정보에 기초하여 복수의 카메라 모듈(1100a, 1100b, 1100c)은 센싱 속도와 관련하여 제1 동작 모드 및 제2 동작 모드로 동작할 수 있다.

복수의 카메라 모듈(1100a, 1100b, 1100c)은 제1 동작 모드에서, 제1 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트의 이미지 신호를 생성)하여 이를 제1 속도보다 높은 제2 속도로 인코딩(예를 들어, 제1 프레임 레이트보다 높은 제2 프레임 레이트의 이미지 신호를 인코딩)하고, 인코딩된 이미지 신호를 애플리케이션 프로세서(1200)에 전송할 수 있다. 이때, 제2 속도는 제1 속도의 30배 이하일 수 있다.

애플리케이션 프로세서(1200)는 수신된 이미지 신호, 다시 말해서 인코딩된 이미지 신호를 내부에 구비되는 메모리(1230) 또는 애플리케이션 프로세서(1200) 외부의 스토리지(1400)에 저장하고, 이후, 메모리(1230) 또는 스토리지(1400)로부터 인코딩된 이미지 신호를 독출하여 디코딩하고, 디코딩된 이미지 신호에 기초하여 생성되는 이미지 데이터를 디스플레이할 수 있다. 예를 들어, 이미지 처리 장치(1210)의 복수의 서브 이미지 프로세서들(1212a, 1212b, 1212c) 중 대응하는 서브 이미지 프로세서가 디코딩을 수행할 수 있으며, 또한 디코딩된 이미지 신호에 대하여 이미지 처리를 수행할 수 있다.

복수의 카메라 모듈(1100a, 1100b, 1100c)은 제2 동작 모드에서, 제1 속도보다 낮은 제3 속도로 이미지 신호를 생성(예를 들어, 제1 프레임 레이트보다 낮은 제3 프레임 레이트의 이미지 신호를 생성)하고, 이미지 신호를 애플리케이션 프로세서(1200)에 전송할 수 있다. 애플리케이션 프로세서(1200)에 제공되는 이미지 신호는 인코딩되지 않은 신호일 수 있다. 애플리케이션 프로세서(1200)는 수신되는 이미지 신호에 대하여 이미지 처리를 수행하거나 또는 이미지 신호를 메모리(1230) 또는 스토리지(1400)에 저장할 수 있다.

PMIC(1300)는 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 전력, 예컨대 전원 전압을 공급할 수 있다. 예를 들어, PMIC(1300)는 애플리케이션 프로세서(1200)의 제어 하에, 파워 신호 라인(PSLa)을 통해 카메라 모듈(1100a)에 제1 전력을 공급하고, 파워 신호 라인(PSLb)을 통해 카메라 모듈(1100b)에 제2 전력을 공급하고, 파워 신호 라인(PSLc)을 통해 카메라 모듈(1100c)에 제3 전력을 공급할 수 있다.

PMIC(1300)는 애플리케이션 프로세서(1200)로부터의 전력 제어 신호(PCON)에 응답하여, 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 대응하는 전력을 생성하고, 또한 전력의 레벨을 조정할 수 있다. 전력 제어 신호(PCON)는 복수의 카메라 모듈(1100a, 1100b, 1100c)의 동작 모드 별 전력 조정 신호를 포함할 수 있다. 예를 들어, 동작 모드는 저전력 모드(low power mode)를 포함할 수 있으며, 이때, 전력 제어 신호(PCON)는 저전력 모드로 동작하는 카메라 모듈 및 설정되는 전력 레벨에 대한 정보를 포함할 수 있다. 복수의 카메라 모듈(1100a, 1100b, 1100c) 각각에 제공되는 전력들의 레벨은 서로 동일하거나 또는 서로 상이할 수 있다. 또한, 전력의 레벨은 동적으로 변경될 수 있다.

이상의 설명은 본 명세서의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 개시된 실시예들이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 발명의 본질적인 특성에서 벗어나지 않는 범위에서, 개시된 실시예들에 대한 다양한 수정 및 변형이 가능할 것이다. 따라서, 개시된 실시예들은 본 명세서에 기술된 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 개시된 실시예들에 의하여 발명의 기술 사상의 범위가 한정되는 것은 아니다. 개시된 실시예들에 따른 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 개시된 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 이미지 센서
110: 픽셀 어레이
120: 로우 드라이버
130: 아날로그-디지털 컨버터(ADC)
131: 제1 비교 블록 131-1: 제1 회로
132: 제2 비교 블록 132-1: 제2 회로
140: 램프 신호 발생기
150: 타이밍 컨트롤러
160: 프로세서
1N1P: 제1 입력 신호 IN1N: 제2 입력 신호

Claims (10)

1. 아날로그 신호를 디지털 신호로 변환하는 ADC(Analog-Digital Converter)를 포함하는 이미지 센싱 장치에 있어서,
   상기 ADC는,
   상기 이미지 센싱 장치의 픽셀들로부터 아날로그 신호를 입력 받고 제1 출력 신호를 생성하는 제1 회로;
   상기 제1 회로로부터 상기 제1 출력 신호가 입력되는 선택 트랜지스터를 포함하는 제2 회로;를 포함하되
   상기 제2 회로는,
   상기 선택 트랜지스터의 입출력 사이에 병렬로 연결된 커패시터;및
   플로팅 노드(Floating Node)를 통하여 연결되는 출력회로를 포함하는 이미지 센싱장치.
2. 제1 항에 있어서,
   상기 제2 회로는,
   상기 제1 회로가 디시젼(Decision) 신호를 발생시키는 제1 시점에 상기 선택 트랜지스터에 밀러 효과(Miller effect)가 발생하고, 상기 선택 트랜지스터에 전류가 흐르도록 구성되는 이미지 센싱장치.
3. 제1 항에 있어서,
   상기 제2 회로는,
   상기 제1 회로가 디시젼 동작을 완료하는 제2 시점에 상기 플로팅 노드에 미리 정해진 전압이 인가되고, 상기 제2 시점에 상기 선택 트랜지스터를 차단하는 이미지 센싱장치.
4. 제1 항에 있어서,
   상기 커패시터는,
   상기 플로팅 노드가 플로팅 되어있는 동안 전하가 축적되도록 구성된 이미지 센싱장치.
5. 이미지 센싱장치의 복수의 픽셀들로부터 아날로그 신호를 입력 받고, 제1변환출력 신호를 생성하는 제1 회로;
   상기 제1 회로로부터 전류가 입력되는 선택 트랜지스터를 포함하는 제2 회로;를 포함하되
   상기 제2 회로는,
   상기 선택 트랜지스터의 입출력 사이에 병렬로 연결된 커패시터;및
   플로팅 노드(Floating Node)를 통하여 연결되는 출력회로를 포함하는 아날로그 디지털 컨버터(Analog-Digital Converter).
6. 제5 항에 있어서,
   상기 제2 회로는,
   상기 제1 회로가 디시젼 신호를 발생시키는 제1 시점에 상기 선택 트랜지스터에 밀러 효과(Miller effect)가 발생하고, 상기 선택 트랜지스터에 전류가 흐르도록 구성되는 아날로그 디지털 컨버터.
7. 제5 항에 있어서,
   상기 제2 회로는,
   상기 제1 회로가 디시젼 동작을을 완료하는 제2 시점에 상기 플로팅 노드에 미리 정해진 전압이 인가되도록 상기 제2 시점에 상기 선택 트랜지스터를 차단하는 아날로그 디지털 컨버터.
8. 제5 항에 있어서,
   상기 커패시터는,
   상기 플로팅 노드가 플로팅 되어있는 동안 전하가 축적되도록 구성된 아날로그 디지털 컨버터.
9. 복수의 픽셀들에 입력된 아날로그 신호를 디지털 신호로 변환하는 ADC(Analog-Digital Converter)를 포함하는 이미지 센싱장치의 신호 처리 방법에 있어서,
   제1 회로에 상기 이미지 센싱장치의 픽셀들로부터 제1 신호가 입력 되고 램프 신호 생성기로부터 제2 신호가 입력되는 단계;
   상기 제1 회로에서 제1 출력 신호가 출력되는 단계;
   상기 제1 회로의 입력단에서 상기 제1 신호와 상기 제2 신호를 비교하고, 상기 비교 결과에 기초하여 디시젼(Decision) 동작이 수행되는 단계;
   상기 디시젼 동작의 수행 결과 출력 회로에서 제2 출력 신호가 출력되는단계;를 포함하되,
   상기 디시젼 동작이 수행되는 동안 상기 제1 출력 신호의 대역폭이 제한되는 단계를 포함하는 이미지 센싱장치의 신호 처리 방법.
10. 제9 항에 있어서,
    상기 제2 출력 신호가 출력되는 단계는,
    상기 제1 회로가 결정 신호를 발생시키는 제1 시점에 선택 트랜지스터에 밀러 효과(Miller effect)를 발생시키도록 상기 선택 트랜지스터에 전류 신호가 입력되는 단계;
    상기 제1 회로가 결정을 완료하는 제2 시점에 상기 출력 회로에 마련된 플로팅 노드에 미리 정해진 전압이 인가되는 단계;
    상기 제2 시점에 상기 선택 트랜지스터에 전류 신호가 차단되는 단계를 포함하는 이미지 센싱장치의 신호 처리 방법.

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