JP7464531B2 - A/d変換器及び電子機器 - Google Patents
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Description
[固体撮像素子の構成例]
図1は、実施形態における固体撮像素子の一構成例を示すブロック図である。
固体撮像素子1は、画素アレイ部2、行走査回路3、信号処理部4、タイミング制御部5、列走査回路6及び画像処理部7を備えている。
タイミング制御部5は、行走査回路3、信号処理部4および列走査回路6のそれぞれが動作するタイミングを制御する。
この画像処理においては、例えば、デモザイク処理やホワイトバランス処理などが実行される。
そして、画像処理後の画像データは、外部の画像メモリ等の記録装置に送信される。
図2は、本技術を適用したA/D変換器の一実施形態の構成例を説明する図である。
A/D変換器10は、図2に示すように、ローカル参照電圧生成部11、DA変換部12、プリアンプ部13、コンパレータ部14、逐次変換ロジック部15及びローテーションロジック部16を備えている。
ここで、A/D変換器10の概要動作について説明する。
コンパレータ部14は、差動信号OUTP、OUTNの電圧を比較し、比較結果データDCMPとして逐次変換ロジック部15に出力する。
そして、全てのビットの値が確定すると、記憶したデータをA/D変換結果データとして出力端子TDOUTから出力することとなる。
ここで、A/D変換器における従来技術の問題点について説明する。
図3は、7ビットA/D変換器を例とした、画素信号の電圧と閾値電圧信号の電圧との関係説明図である。
図3において、A/D変換時の第xビットは(x)と表示するものとする。例えば、MSB変換時の入力信号は(7)に対応し、LSBは(1)に対応している。
図4は、第1実施形態のプリアンプ部13の詳細構成図である。
プリアンプ部13は、電源ラインAVDにソース端子Sが接続され、ゲート端子Gがドレイン端子Dに接続されダイオード接続とされたPチャネルMOSトランジスタTR11と、電源ラインAVDにソース端子Sが接続され、ゲート端子GがPチャネルMOSトランジスタTR11のゲート端子Gに接続され、PチャネルMOSトランジスタTR11と共働してカレントミラー回路として機能するPチャネルMOSトランジスタTR12と、一端がPチャネルMOSトランジスタTR11のドレイン端子Dに接続され、他端がグランドラインAVSに接続された定電流源CCと、を備えている。
また、PチャネルMOSトランジスタTR13、PチャネルMOSトランジスタTR14、PチャネルMOSトランジスタTR15、PチャネルMOSトランジスタTR16、第一の負荷抵抗R1及び第二の負荷抵抗R2は、差動アンプDAを構成している。
したがって、後段に接続するコンパレータ部14の変換時間を同じにすることが出来、コンパレータの変換スピード差によるストリーキング劣化を低減する事が可能となる。
通常のA/D変換処理前に閾値電圧Sthを過大入力判定電圧Vthに設定し、その過大入力判定電圧Vthと画素信号SVSLの電圧との比較を閾値判定回路21を用いて行う。この結果、画素信号SVSLの電圧の方が低い(閾値電圧としての過大入力判定電圧Vthが高い)場合は、画素信号SVSLは、A/D変換のレンジ外(過大入力信号)であると判定され、NチャネルMOSトランジスタTR17をオン状態(閉状態)とする。
その後、通常のA/D変換処理が実行される。
ここで、コンパレータ部14の回路構成例について説明する。
図5は、コンパレータ部14の回路構成例の説明図である。
コンパレータ部14は、図5に示すように、大別すると、増幅部(増幅段)14A、ラッチ部14Bを備えている。
増幅部14Aは、ソース端子Sがディジタル電源DVDに接続され、ゲート端子Gがクロック信号ラインCLKに接続されたPチャネルMOSトランジスタTR21と、ドレイン端子DがPチャネルMOSトランジスタTR21のドレイン端子に接続され、ゲート端子Gが正側入力端子INPに接続されたNチャネルMOSトランジスタTR22と、ソース端子Sがディジタル電源DVDに接続され、ゲート端子がクロック信号ラインCLKに接続されたPチャネルMOSトランジスタTR23と、ドレイン端子DがPチャネルMOSトランジスタTR23のドレイン端子Dに接続され、ゲート端子Gが負側入力端子INNに接続されたNチャネルMOSトランジスタTR24とドレイン端子DがNチャネルMOSトランジスタTR22のソース端子S及びNチャネルMOSトランジスタTR24のソース端子Sに共通接続され、ゲート端子Gがクロック信号ラインCLKに接続され、ソース端子SがディジタルグランドDVSに接続されたNチャネルMOSトランジスタTR25と、を備えている。
また、増幅部14AはインバータTR31、TR32およびTR33、TR34を備えており、これらが共働することにより、信号の増幅を行っている。
図6は、過大入力判定回路(閾値判定用回路)の処理フローチャートである。
まず、閾値電圧Sthを過大入力と判定する過大入力判定電圧Vthに設定する(ステップS11)。
ここで、電圧の設定の方法は、D/A変換部12の機能を拡張してもよいし、別途設定回路を設けるようにしてもよい。
この結果、差動アンプDAは、通常の動作状態を維持することとなる。
この結果、接続点CP1及び接続点CP2が短絡され、出力電圧OUTP,OUTNは、ほぼ等しくなる。
以上の説明のように、本第1実施形態によれば、差動アンプDAに過大入力が印加された場合でも、下位ビット変換時の応答時間を差動アンプDAに過大入力が印加されていない場合と同様とすることができ、ストリーキングの劣化を抑制することが可能となる。
以上の説明においては、一度閾値電圧Sthを過大入力判定電圧Vthに設定し閾値判定回路21の判定結果を直接NチャネルMOSトランジスタTR17のゲート端子Gに出力する構成を採っていた。
しかしながら、一度過大入力判定電圧Vthに設定するのではなく、通常動作としてA/D変換を行っていき、上位から数Bit続けてコンパレータ部14の判定結果が“H”の場合に、過大入力と判定し、NMOSトランジスタTR17をオン状態にするといった構成にすることも可能である。この場合は過大入力判定電圧Vthへの設定および過大入力判定を行う必要が無いので、実際のA/D変換以外に余計なA/D変換時間が不要となり、処理の高速化が図れる。
図7は、第1実施形態の第2変形例のプリアンプ部の詳細構成図である。
図7において、図4と同様の部分には、同一の符号を付すものとする。
第1実施形態の第2変形例のプリアンプ部13Aが第1実施形態のプリアンプ部13と異なる点は、画素信号SVSLの電圧を所定の過大入力状態に相当する基準比較電圧Vthと比較して判別結果信号SEVAを出力する比較判定回路25と、PチャネルMOSトランジスタTR14のドレイン端子D及び抵抗R1の接続点CP11にドレイン端子Dが接続され、PチャネルMOSトランジスタTR16のドレイン端子D及び抵抗R2の接続点CP12にソース端子Sが接続され、ゲート端子Gに比較判定回路25が出力した判別結果信号SEVAが入力されて接続点CP11及び接続点CP12を短絡するためのスイッチとして機能するNチャネルMOSトランジスタTR17Aと、を備えた点である。
図8は、第1実施形態の第3変形例のプリアンプ部の詳細構成図である。
図8において、図4と同様の部分には、同一の符号を付すものとする。
第1実施形態の第3変形例のプリアンプ部13Bが第1実施形態のプリアンプ部13と異なる点は、画素信号SVSLの電圧を所定の過大入力状態に相当する基準比較電圧Vthと比較して判別結果信号SEVBを出力する比較判定回路25、を備え、比較判定回路25の判定結果をNチャネルMOSトランジスタTR17Bのゲート端子Gに入力するようにした点である。
以上の説明においては、プリアンプ部13Bの入力段のMOSトランジスタの構成をPチャネルMOSトランジスタ構成としていたが、NチャネルMOSトランジスタ構成を採るようにすることも可能である。
[第2実施形態のコンパレータ部の詳細構成]
図9は、第2実施形態のプリアンプ部の詳細構成図である。
図9において、図4の第1実施形態と同様の部分には、同一の符号を付すものとする。
ただし、負荷容量を合わせるために、TR51と同様のNチャネルMOSトランジスタをCP12側ゲート、ドレインを接続、CP11側にソースを接続することも可能である。
図10は、第2実施形態の第1変形例のプリアンプ部の詳細構成図である。
図10において、図4の第1実施形態と同様の部分には、同一の符号を付すものとする。
第2実施形態のプリアンプ部13Dが第1実施形態のプリアンプ部13と異なる点は、NチャネルMOSトランジスタTR17及び閾値判定回路14に代えてダイオードとして機能するNチャネルMOSトランジスタTR52を備えた点である。
ただし、負荷容量を合わせるために、TR52と同様のNチャネルMOSトランジスタをCP2側ゲート、ドレインを接続、CP1側にソースを接続することも可能である。
以上の説明においては、プリアンプ部13Cの入力段のMOSトランジスタの構成をPチャネルMOSトランジスタ構成としていたが、NチャネルMOSトランジスタ構成を採るようにすることも可能である。
[第3実施形態のコンパレータ部の詳細構成]
図11は、第3実施形態のプリアンプ部の詳細構成図である。
図11において、図4の第1実施形態と同様の部分には、同一の符号を付すものとする。
図12は、第3実施形態の第1変形例のプリアンプ部の詳細構成図である。
図12において、図11の第3実施形態と同様の部分には、同一の符号を付すものとする。
第3実施形態の第1変形例のプリアンプ部13Fが第3実施形態のプリアンプ部13Eと異なる点は、画素信号SVSLの電圧を所定の過大入力状態に相当する基準比較電圧Vthと比較して判別結果信号SEVFをPチャネルMOSトランジスタTR53のゲート端子Gに出力する閾値判定回路30を備えた点である。
図13は、初期電圧設定回路の一例の説明図である。
初期電圧設定回路は、抵抗R3の電圧降下により電流源として機能しているPチャネルMOSトランジスタTR12のドレイン端子-ソース端子間電圧Vdsを保証するととともに、プリアンプ部13のPチャネルMOSトランジスタTR13のゲート端子Gに印加する初期値電圧VSETを規定し、設定している。
以上の各実施形態においては、一画素を処理するA/D変換器について説明したが、本第4実施形態は、複数画素について順次A/D変換処理を行うA/D変換器を複数備えた信号処理部の実施形態である。
図14は、第4実施形態の信号処理部の概要構成ブロック図である。
図14に示す信号処理部4Aは、一つのA/D変換器においてそれぞれ8個の画素について時分割で処理を行う場合の例であり、図示の簡略化のため、2n個(n:自然数)設けたA/D変換器のうち、n個のA/D変換器10-1~10-nを図示している。実際においては、上に延びている画素からの出力信号ラインの上方に残りのn個のA/D変換器が配置されている。
ここで、第4実施形態の信号処理部4Aの基本動作について説明する。
信号処理部4Aを構成しているA/D変換器10-1~10-n及び図示しないn個のA/D変換器は、同期してそれぞれ独立して処理を行っているため、A/D変換器10-1を例として基本動作を説明する。
図15は、本技術を適用した間接光飛行時間型距離センサの一例のブロック図である。
間接光飛行時間(Indirect-Time of Flight)型距離センサ100は、センサチップ101およびセンサチップ101に積層された回路チップ102を備えている。
回路チップ102には、垂直駆動回路113、カラム信号処理部114、タイミング調整回路115および出力回路116が配置されている。
カラム信号処理部114は、入力された画素信号に対して、A/D変換処理を実施し、A/D変換処理した画素データを出力回路116に出力する。
出力回路116は、カラム信号処理部114からの画素データに対して、CDS(Correlated Double Sampling)処理などを実行し、後段の信号処理回路に画素データを出力する。
図16は、本技術の形態における画素の一構成例を示す回路図である。
画素アレイ部112には、二次元状のグリッドパターンで複数の画素111が配置されており、それぞれの画素111は赤外光を受光し、画素信号に光電変換可能な構成となっている。
TAPA126およびTAPB127は、転送された電荷を蓄積して、蓄積した電荷の量に応じた電圧を生成するものである。
(1)
画素信号の過大入力が入力されたかどうか判断する閾値電圧の比較を行う比較器回路と、
前記比較の結果が制御端子に入力され、クランプ回路を構成する第1のトランジスタと、
を備えたA/D変換器。
(2)
クランプ時に接続される第1の所定位置と第2の所定位置に流れる電流を等しくし、あるいは、前記第1の所定位置と前記第2の所定位置の電圧を等しくする、
(1)記載のA/D変換器。
(3)
入力電流ライン及び参照電流ラインを構成する一対の差動対トランジスタと、
前記差動対トランジスタに流すバイアス電流を制御する一対のバイアストランジスタと、を有し、
前記第1のトランジスタは、前記一対のバイアストランジスタに対し、上流側あるいは下流側のいずれかに設けられている、
(1)又は(2)記載のA/D変換器。
(4)
前記クランプ回路は、前記画素信号として所定の過大入力閾値以上の信号が入力されたか否かを判定する閾値判定回路を備え、
前記閾値判定回路の出力に基づいて、前記第1のトランジスタは、クランプ時に接続される第1の所定位置と第2の所定位置とを短絡状態とする、
(1)~(3)のいずれか1つに記載のA/D変換器。
(5)
入力電流ライン及び参照電流ラインを構成する一対の差動対トランジスタと、
前記差動対トランジスタに流すバイアス電流を制御する一対のバイアストランジスタと、
クランプ時に接続すべき第1の所定位置と第2の所定位置に対し、前記第1の所定位置にアノードが接続され、前記第2の所定位置にカソードが接続されたダイオードを備える、
A/D変換器。
(6)
光電変換を行う複数の画素がアレイ状に配置された画素アレイ部と、
前記画素アレイ部からアナログ画素信号を読み出して信号処理を行う信号処理部と、を備え、
前記信号処理部は、前記アナログ画素信号のアナログ/ディジタル変換を行うA/D変換器を含み、
前記A/D変換器は、画素信号と過大入力が入力されたかどうか判断する閾値電圧の比較を行う比較器回路と、
前記比較の結果が制御端子として入力され、クランプ回路を構成する第1のトランジスタと、
を備えた電子機器。
(7)
光電変換を行う複数の画素がアレイ状に配置された画素アレイ部と、
前記画素アレイ部からアナログ画素信号を読み出して信号処理を行う信号処理部と、を備え、
前記信号処理部は、前記アナログ画素信号のアナログ/ディジタル変換を行うA/D変換器を含み、
前記A/D変換器は、入力電流ライン及び参照電流ラインを構成する一対の差動対トランジスタと、
前記差動対トランジスタに流すバイアス電流を制御する一対のバイアストランジスタと、
クランプ時に接続すべき第1の所定位置と第2の所定位置に対し、前記第1の所定位置にアノードが接続され、前記第2の所定位置にカソードが接続されたダイオードと、
を備えた電子機器。
4 信号処理部
10 A/D変換器
11 ローカル参照電圧生成部
12 DA変換部
13、13A~13F プリアンプ部
14 コンパレータ部
14A 増幅部
14B ラッチ部
15 逐次変換ロジック部
16 ローテーションロジック部 21 閾値判定回路 CP1、CP11 接続点(第1の所定位置)
CP2、CP12 接続点(第2の所定位置)
TR17、TR17A、TR17B NチャネルMOSトランジスタ(クランプ回路)
TR51、TR52 NチャネルMOSトランジスタ(クランプ回路)
TR53 PチャネルMOSトランジスタ(スイッチング素子)
DA 差動アンプ
SEV 判別結果信号
Claims (4)
- 画素信号の過大入力が入力されたかどうか判断する閾値電圧の比較を行う比較器回路と、
前記比較の結果が制御端子に入力され、クランプ回路を構成する第1のトランジスタと、
入力電流ライン及び参照電流ラインを構成する一対の差動対トランジスタと、
前記差動対トランジスタに流すバイアス電流を制御する一対のバイアストランジスタと、
を備え、
前記第1のトランジスタは、前記一対のバイアストランジスタに対し、上流側あるいは下流側のいずれかに設けられ、
クランプ時に接続される第1の所定位置と第2の所定位置に流れる電流を等しくし、あるいは、前記第1の所定位置と前記第2の所定位置の電圧を等しくする、
A/D変換器。 - 前記クランプ回路は、前記画素信号として所定の過大入力閾値以上の信号が入力されたか否かを判定する閾値判定回路を備え、
前記閾値判定回路の出力に基づいて、前記第1のトランジスタは、クランプ時に接続される第1の所定位置と第2の所定位置とを短絡状態とする、
請求項1記載のA/D変換器。 - 入力電流ライン及び参照電流ラインを構成する一対の差動対トランジスタと、
前記差動対トランジスタに流すバイアス電流を制御する一対のバイアストランジスタと、
クランプ時に接続すべき第1の所定位置と第2の所定位置に対し、前記第1の所定位置にアノードが接続され、前記第2の所定位置にカソードが接続されたダイオードを備える、
A/D変換器。 - 光電変換を行う複数の画素がアレイ状に配置された画素アレイ部と、
前記画素アレイ部からアナログ画素信号を読み出して信号処理を行う信号処理部と、を備え、
前記信号処理部は、前記アナログ画素信号のアナログ/ディジタル変換を行うA/D変換器を含み、
前記A/D変換器は、画素信号と過大入力が入力されたかどうか判断する閾値電圧の比較を行う比較器回路と、
前記比較の結果が制御端子として入力され、クランプ回路を構成する第1のトランジスタと、
入力電流ライン及び参照電流ラインを構成する一対の差動対トランジスタと、
前記差動対トランジスタに流すバイアス電流を制御する一対のバイアストランジスタと、
を備え、
前記第1のトランジスタは、前記一対のバイアストランジスタに対し、上流側あるいは下流側のいずれかに設けられ、
クランプ時に接続される第1の所定位置と第2の所定位置に流れる電流を等しくし、あるいは、前記第1の所定位置と前記第2の所定位置の電圧を等しくする、
電子機器。
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