JP2010220111A - クランプ回路およびそれを備えた固体撮像装置 - Google Patents

Abstract

【課題】本発明は、ソースホロア用出力クランプ回路において、付加的な消費電流を必要とせず、低消費電流で、高感度のクランプ特性を実現できるようにする。
【解決手段】たとえば、電圧Ｖｉｎをゲート入力とするＮチャネルＭＯＳトランジスタＭＮ１と、電流Ｉｄを流す定電流源Ｉ１とを有し、ＭＯＳトランジスタＭＮ１と定電流源Ｉ１との接続点を出力端子Ｖｏｕｔとするソースホロア回路に対し、クランプ回路５０を接続する。クランプ回路５０は、バイアス電圧Ｖｂｉａｓｉをゲート入力とし、ソースが出力端子Ｖｏｕｔに接続された電圧検出用ＮチャネルＭＯＳトランジスタＭＮ２、電源とＭＯＳトランジスタＭＮ２のドレインとの間に接続された、電流ａ×Ｉｄ（ａ＜１）を流す定電流源Ｉ２、および、ゲートが定電流源Ｉ２とＭＯＳトランジスタＭＮ２との接続点に接続され、電源と出力端子Ｖｏｕｔとの間に接続されたＰチャネルＭＯＳトランジスタＭＰ１により構成される。
【選択図】図３

Description

本発明は、クランプ回路およびそれを備えた固体撮像装置に関するもので、たとえば、固体撮像装置の画素アンプなどに用いられるソースホロア回路の出力振幅を制限するためのクランプ回路に関するものである。

従来から、固体撮像装置であるＣＭＯＳイメージセンサにおける画素信号（電荷）の検出には、一般にソースホロア回路が用いられる。通常、ソースホロア回路を用いた画素信号の検出動作においては、太陽光などの極端に強い光が入射するとフォトダイオード（ＰＤ）の出力が飽和するため、リセット信号読み出し動作時には電荷が検出部（Ｎ１ノード／ＦＤ）に漏れて、ソースホロア回路の出力（リセット信号）がグランド電位に固定される場合がある。画素信号の検出動作時の場合も同様で、ソースホロア回路の出力（画素信号）がグランド電位に固定されるため、リセット信号と画素信号との差分はゼロとなる。この状態は、後段のＡ／Ｄ変換部において、光のない状態（黒レベル）であると誤認識される。

この問題を回避するために、リセット信号読み出し時の、ソースホロア回路の出力振幅を制限するためのクランプ回路を付加する方法がある。ソースホロア回路の出力振幅を制限するためのクランプ回路は様々な構成が考えられるが、その代表的な例として、オペアンプを使用したものが知られている。オペアンプでソースホロア出力と基準バイアス電圧との比較を行い、ソースホロア出力を制御するものである。しかしながら、オペアンプを使用するクランプ回路は、常時、定常電流を必要とするため、低消費電流の要求に対しては不向きであるという欠点があった。

また、上記の問題を回避するもう一つの方法として、リセット信号読み出し動作時のソースホロア回路の出力をコンパレータにより監視して、Ａ／Ｄ変換部を含む、後段の回路を制御する方法が提案されている（たとえば、特許文献１参照）。

しかしながら、上記の従来技術（文献１）においては、コンパレータおよび制御回路など、付加する回路が多く、特に、微細画素における並列読み出し方式のセンサにおいては、一列ごとにこれらの回路を付加する必要があるため、全体の面積が増大するという欠点があった。

米国特許第６，８０３，９５８号明細書

本発明は、上記の課題を解決するために、低消費電流で、高感度のクランプ特性を実現できるとともに、素子数が少なく、小面積化が可能なクランプ回路およびそれを備えた固体撮像装置を提供しようとするものである。

本願発明の一態様によれば、入力電圧がゲートに与えられるとともに、ドレインが電源に接続され、ソースが出力端子に接続された第１のＮｃｈトランジスタと、前記出力端子とグランドとの間に接続された第１の定電流源と、を有するソースホロア回路の出力を制限するクランプ回路であって、バイアス電圧がゲートに与えられるとともに、ソースが前記ソースホロア回路の出力端子に接続された第２のＮｃｈトランジスタと、前記第２のＮｃｈトランジスタのドレインと電源との間に接続された第２の定電流源と、前記第２のＮｃｈトランジスタのドレインがゲートに接続されるとともに、ソースが電源に接続され、ドレインが前記ソースホロア回路の出力端子に接続された第１のＰｃｈトランジスタとを具備し、前記入力電圧が低下した際に、前記出力端子に現れる電圧が一定の電圧以下にならないように制限することを特徴とするクランプ回路が提供される。

また、本願発明の一態様によれば、マトリクス状に配置され、少なくともリセットトランジスタおよび増幅トランジスタを有する複数の画素セルと、行方向にアレイ状に配置された各バイアス用トランジスタと各列方向に配置された所定個の画素セル内の各増幅トランジスタとの接続により構成される複数のソースホロア回路と、行方向にアレイ状に配置され、前記複数のソースホロア回路の出力にそれぞれに接続された、請求項１に記載の複数のクランプ回路とを具備し、リセット信号の読み出し動作時または画素信号の検出動作時に、前記複数のクランプ回路を、前記複数のソースホロアの出力がそれぞれ一定の電圧以下にならないようにクランプ動作させることを特徴とする固体撮像装置が提供される。

本発明は、低消費電流で、高感度のクランプ特性を実現できるとともに、素子数が少なく、小面積化が可能なクランプ回路およびそれを備えた固体撮像装置を提供できる。

本発明の実施例１に係る固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 実施例１に係るＣＭＯＳイメージセンサの、センサコア部の構成例を示す回路図である。 実施例１に係るＣＭＯＳイメージセンサの、ソースホロア回路用出力クランプ回路の構成例を示す回路図である。 本発明の実施例２に係るＣＭＯＳイメージセンサの、ソースホロア回路用出力クランプ回路の構成例を示す回路図である。 本発明の実施例３に係るＣＭＯＳイメージセンサの、ソースホロア回路用出力クランプ回路の構成例を示す回路図である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施例は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

図１は、本発明の実施例１に係る固体撮像装置の構成例を示すものである。なお、ここでは、並列読み出し方式のＣＭＯＳイメージセンサを例に説明する。

図１に示すように、ＣＭＯＳイメージセンサ１は、クロック制御回路（以下、ＶＣＯＰＬＬ）１０、シリアルコマンド入出力部１２、シリアルインターフェース（以下、シリアルＩ／Ｆ）１３、映像信号処理回路（以下、ＩＳＰ）１４、データ出力インターフェース（以下、ＤＯＵＴ Ｉ／Ｆ）１５、基準タイミング発生回路（以下、ＴＧ）１６、センサ駆動タイミング発生回路（以下、ＳＴ）１７、センサコア部１９、および、レンズ２０を備える。また、センサコア部１９は、画素部３０と、この画素部３０の近傍に設けられたＡＤ変換回路部（以下、ＡＤＣ部）３１と、を備える。

以下に、各部の詳細について説明する。ＶＣＯＰＬＬ１０は、マスタークロックＭＣＫにもとづいて、ＣＭＯＳイメージセンサ１の内部クロック（クロック信号ＣＬＫ）を生成する。そして、その生成したクロック信号ＣＬＫを、それぞれ、ＴＧ１６、ＩＳＰ１４、および、ＳＴ１７に出力する。マスタークロックＭＣＫは、ＣＭＯＳイメージセンサ１の外部に設けられた、たとえば時計（外部時計）を基準として得られるクロック信号である。なお、内部クロックＣＬＫの周波数はＶＣＯＰＬＬ１０によって制御される。

シリアルＩ／Ｆ１３は、ＩＳＰ１４を含む、ＣＭＯＳイメージセンサ全体のシステムを動作させるための制御データＤＡＴＡを外部から受け取る。制御データＤＡＴＡは、たとえばコマンドまたはセンサ全体を動作させるための動作タイミング信号などである。そして、シリアルＩ／Ｆ１３は、外部から受け取った制御データＤＡＴＡをシリアルコマンド入出力部１２へ与える。

シリアルコマンド入出力部１２は、シリアルＩ／Ｆ１３から受け取った制御データＤＡＴＡを、それぞれ、ＶＣＯＰＬＬ１０、ＩＳＰ１４、ＤＯＵＴ Ｉ／Ｆ１５、ＴＧ１６、および、ＳＴ１７に出力する。

ＴＧ１６は、クロック信号ＣＬＫとシリアルコマンド入出力部１２から供給された制御データＤＡＴＡとにもとづいて、ＳＴ１７およびＩＳＰ１４に指示を与え、センサコア部１９およびＩＳＰ１４の動作をそれぞれ制御する。つまり、ＴＧ１６は、映像信号処理を行うＩＳＰ１４と、センサコア部１９の動作タイミングを制御するＳＴ１７と、に対し、それぞれ、動作タイミングを指示する。たとえば、ＴＧ１６は、ＳＴ１７に対して、センサコア部１９で受光した電荷（画素信号）を蓄積させた後に、その電荷を読み出すタイミング、読み出した電荷を映像信号としてＡ／Ｄ変換するタイミング、および、その映像信号をＩＳＰ１４に転送させるタイミングなどの指示を与える。また、同時に、ＴＧ１６は、ＩＳＰ１４に対して、センサコア部１９から映像信号が転送されるタイミング、および、映像信号をＤＯＵＴ Ｉ／Ｆ１５へ出力するタイミングなどの指示を供給する。

ＳＴ１７は、ＴＧ１６から与えられた上記動作タイミングの指示に応じて、センサコア部１９に、検出部リセットパルス（以下、信号ＲＥＳＥＴｍ）および信号読み出しパルス（以下、信号ＲＥＡＤｍ）を供給する。なお、信号ＲＥＳＥＴｍおよび信号ＲＥＡＤｍは、たとえば、‘Ｌ（Ｌｏｗ）’レベルまたは‘Ｈ（Ｈｉｇｈ）’レベルのいずれかを取りうるデジタル信号である。また、ＳＴ１７は、センサコア部１９に必要な動作タイミングの指示を供給する。

センサコア部１９は、マトリクス状に配置された複数の画素（以下、ピクセル４０）を備える画素部３０を有する。つまり、画素部３０では、ＳＴ１７から供給された信号ＲＥＳＥＴｍおよび信号ＲＥＡＤｍにもとづいて、マトリクス状に配置された複数のピクセル４０に対し、リセット動作と、ピクセル４０に対する電荷の検出動作とが行われる。なお、リセット動作によって画素部３０からはリセットレベル（リセット電圧）のリセット信号が、後述するクランプ回路を介して、ＡＤＣ部３１へ供給される。

ＡＤＣ部３１は、ＳＴ１７から供給される動作タイミングの指示に応じて、画素部３０から供給されたアナログのリセット信号および画素信号を、それぞれＡ／Ｄ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ）変換した後、それらデジタル信号の差分を出力する。このとき、ＡＤＣ部３１は、アナログのリセット信号および画素信号を、たとえば１０２４値のデジタル値に変換する。その結果、ＡＤＣ部３１は、たとえば１０ビットのデジタルの映像信号を得る。その後、得られたデジタルの映像信号がＡＤＣ部３１よりＩＳＰ１４に読み出される。

ＩＳＰ１４は、センサコア部１９から与えられたデジタルの映像信号に対し、ＴＧ１６から供給された動作タイミングの指示にもとづいて、ホワイトバランス処理、広ダイナミックレンジ処理、ノイズ低減処理、および、不良画素補正処理などの映像信号処理を行う。そして、ＩＳＰ１４は、上記映像信号処理が実行されたデジタルの映像信号を、ＤＯＵＴ Ｉ／Ｆ１５に出力する。

ＤＯＵＴ１５は、ＩＳＰ１４にて映像信号処理が実行されたデジタルの映像信号をＣＭＯＳイメージセンサ１の外部へと出力する。

レンズ２０は、外部からの光を集光し、その集光した光を、分解フィルター（図示していない）を通した後、画素部３０へと供給する。なお、フィルターはＲＧＢごとに光を分解する。

次に、上記センサコア部１９の詳細について説明する。図２は、センサコア部１９の回路構成例を示すものである。

図２に示すように、画素部３０には、複数の垂直信号線ＶＬＩＮｎにそれぞれ接続され、かつ、垂直（ｍ）方向に所定個（この例の場合、ｍ＋１個）ずつ設けられたピクセル４０が配置されている。すなわち、画素部３０は、マトリクス状に配置された複数のピクセル４０を備える。そして、各垂直信号線ＶＬＩＮｎには、それぞれに対応して、バイアス用のＭＯＳトランジスタＴＬとＡＤＣ部３１の各Ａ／Ｄ変換部とが接続されている。

なお、以下では、垂直信号線ＶＬＩＮｎに直交する水平（ｎ）方向の第１ライン目に配置されたピクセル４０のうち、垂直信号線ＶＬＩＮ１に接続されたピクセル４０を例に説明する。

ピクセル４０は、ＭＯＳトランジスタＴｂ，Ｔｃ，Ｔｄ、および、フォトダイオードＰＤを備える。ＭＯＳトランジスタＴｃのゲートにはＳＴ１７から与えられた信号ＲＥＳＥＴ１が与えられ、ドレイン端には電圧ＶＤＤ（たとえば、２．８Ｖ）が供給され、ソース端は接続ノードＮ１に接続されている。すなわち、ＭＯＳトランジスタＴｃは、フォトダイオードＰＤから読み出された画素信号の基準電圧となるリセット電圧を生成するリセットトランジスタとして機能する。

ＭＯＳトランジスタＴｄのゲートにはＳＴ１７から供給された信号ＲＥＡＤ１が与えられ、ドレイン端は接続ノードＮ１に接続され、ソース端はフォトダイオードＰＤのカソードが接続されている。すなわち、ＭＯＳトランジスタＴｄは、信号電荷読み出し用トランジスタとして機能する。なお、フォトダイオードＰＤのアノードは接地されている。

ＭＯＳトランジスタＴｂのゲートには接続ノードＮ１が接続され、ドレイン端には電圧ＶＤＤが供給され、ソース端には垂直信号線ＶＬＩＮ１が接続されている。すなわち、ＭＯＳトランジスタＴｂは、画素信号を増幅する増幅用トランジスタとして機能する。

要するに、接続ノードＮ１において、ＭＯＳトランジスタＴｂのゲートと、ＭＯＳトランジスタＴｃのソース端と、ＭＯＳトランジスタＴｄのドレイン端と、が共通に接続されている。そして、接続ノードＮ１が電位（電荷）の検出を行うノード（検出部ＦＤ）となっている。

ここで、信号ＲＥＳＥＴ１および信号ＲＥＡＤ１をそれぞれ伝達する信号線は、垂直信号線ＶＬＩＮｎに直交する水平方向の第１ライン上に配置されたピクセル４０で共通に接続されている。すなわち、信号線は、垂直信号線ＶＬＩＮｎに直交する水平方向の第１ラインであって、垂直信号線ＶＬＩＮｎ（ＶＬＩＮ１〜ＶＬＩＮ（ｎ＋１））のそれぞれに接続されたピクセル４０に対し、それぞれ共通に接続されている。なお、垂直信号線ＶＬＩＮｎに直交する水平方向の第２〜第（ｍ＋１）の各ラインについても同様である。

また、同一列に配置された上記ピクセル４０は、ＭＯＳトランジスタＴｂのソース端を介して、垂直信号線ＶＬＩＮ１〜垂直信号線ＶＬＩＮ（ｎ＋１）のいずれかに共通に接続される。垂直信号線ＶＬＩＮ１〜垂直信号線ＶＬＩＮ（ｎ＋１）を区別しない場合には、単に、垂直信号線ＶＬＩＮｎと呼ぶ。ただし、ｎは１以上の自然数である。

また、同一行（ライン）にあるピクセル４０には、信号ＲＥＳＥＴ１〜信号ＲＥＳＥＴ（ｍ＋１）および信号ＲＥＡＤ１〜信号ＲＥＡＤ（ｍ＋１）のいずれかの信号が共通に与えられる。信号ＲＥＳＥＴ１〜信号ＲＥＳＥＴ（ｍ＋１）および信号ＲＥＡＤ１〜信号ＲＥＡＤ（ｍ＋１）に関しても、それらを区別しない場合には、単に、信号ＲＥＳＥＴｍおよび信号ＲＥＡＤｍと呼ぶ。ただし、ｍは１以上の自然数である。

ＭＯＳトランジスタＴＬのドレインには垂直信号線ＶＬＩＮｎの一端が接続され、ゲートには電圧発生回路（バイアス発生回路）４１で発生された電圧ＶＬＬが与えられ、ソース端は接地されている。なお、電圧発生回路４１が出力する電圧ＶＬＬは、垂直信号線ＶＬＩＮ１〜垂直信号線ＶＬＩＮ（ｎ＋１）に対応する全てのＭＯＳトランジスタＴＬのゲートに与えられる。そして、ＭＯＳトランジスタＴＬとＭＯＳトランジスタＴｂとで、ソースホロワ回路（画素アンプ）が形成される。

次に、上記した構成のＣＭＯＳイメージセンサ１の基本動作について説明する。すなわち、本ＣＭＯＳイメージセンサ１は、マトリクス状に配置された複数のピクセル４０に対し、“行”と並列にリセット信号読み出し動作および画素信号の検出動作が行われ、リセット信号と画素信号との差分を“列”ごとにそれぞれ配置されたＡ／Ｄ変換部によって一斉にデジタル値に変換することで、被写体像に対応したデジタルの映像信号を得る。

ピクセル４０においては、まず、信号ＲＥＳＥＴｍおよび信号ＲＥＡＤｍを同時にオンすることで、フォトダイオードＰＤをリセットする。そして、信号ＲＥＳＥＴｍおよび信号ＲＥＡＤｍをオフし、所定の電荷蓄積期間を経過した後、再び、信号ＲＥＳＥＴｍのオン／オフ動作を行って、接続ノードＮ１を電圧ＶＤＤにリセットする。接続ノードＮ１は、ＭＯＳトランジスタＴｂと垂直信号線ＶＬＩＮｎにつながるＭＯＳトランジスタＴＬとより構成されるソースホロア回路の入力であり、このとき、ソースホロア回路はアナログのリセット信号を出力する。その後、信号ＲＥＡＤｍのオン／オフ動作を行って、フォトダイオードＰＤで光電変換され、そこに蓄積された電荷を接続ノードＮ１に読み出す。このとき、ソースホロア回路はアナログの画素信号を出力する。リセット信号と画素信号との差分はフォトダイオードＰＤに入射する光の量に比例するため、この差分を後段のＡ／Ｄ変換部で算出する。こうして、ＡＤＣ部３１において、列ごとにデジタル信号の差分が求められ、最終的にデジタルの映像信号が得られる。

図３は、ソースホロア回路用出力クランプ回路の構成例を示すものである。このクランプ回路５０は、リセット信号読み出し動作時に、ソースホロア回路の出力（リセット信号）がグランド電位に固定されるのを防ぐためのものであって、オペアンプを用いない構成とされている。

たとえば、電圧（入力電圧）Ｖｉｎをゲート入力とするＮチャネルＭＯＳトランジスタ（第１の第１導電型トランジスタ）ＭＮ１と、電流Ｉｄを流す定電流源（第１の定電流源）Ｉ１とを有し、ＭＯＳトランジスタＭＮ１と定電流源Ｉ１との接続点を出力端子Ｖｏｕｔとするソースホロア回路の場合、クランプ回路５０は、バイアス電圧Ｖｂｉａｓｉをゲート入力とする電圧検出用ＮチャネルＭＯＳトランジスタ（第２の第１導電型トランジスタ）ＭＮ２、電流ａ×Ｉｄ（ａ＜１）を流す定電流源（第２の定電流源）Ｉ２、および、ＰチャネルＭＯＳトランジスタ（第１の第２導電型トランジスタ）ＭＰ１により構成される。クランプ回路５０はＡ／Ｄ変換部ごと、つまり、画素部３０の行方向にアレイ状に配置されている。

各クランプ回路５０において、ＭＯＳトランジスタＭＮ１は、ドレインが電源に接続され、ソースが出力端子Ｖｏｕｔに接続されている。定電流源Ｉ１は、出力端子Ｖｏｕｔとグランドとの間に接続されている。定電流源Ｉ２は、電源とＭＯＳトランジスタＭＮ２のドレインおよびＭＯＳトランジスタＭＰ１のゲートとの間に接続されている。ＭＯＳトランジスタＭＮ２のソースは、出力端子Ｖｏｕｔに接続されている。ＭＯＳトランジスタＭＰ１は、ソースが電源に接続され、ドレインが出力端子Ｖｏｕｔに接続されている。

ここで、Ｖｉｎ≫Ｖｂｉａｓｉのとき、出力端子Ｖｏｕｔに現れる電圧（出力電圧）は下記数１の式（１）にしたがって変化する。

ただし、Ｖｔｈ１はＮチャネルＭＯＳトランジスタＭＮ１のしきい値電圧、Ｉｄは定電流源Ｉ１の電流、μはＮチャネルＭＯＳトランジスタＭＮ１の移動度、ＣｏｘはＮチャネルＭＯＳトランジスタＭＮ１のゲート容量、Ｗ１はＮチャネルＭＯＳトランジスタＭＮ１のゲート幅、Ｌ１はＮチャネルＭＯＳトランジスタＭＮ１のゲート長である。

電圧Ｖｉｎが低くなり、バイアス電圧Ｖｂｉａｓｉに近くなると、電圧検出用のＭＯＳトランジスタＭＮ２に電流が流れ始め、ＭＯＳトランジスタＭＰ１のゲート入力である電圧Ｖｐがグランド電位側に引っ張られる。このとき、定電流源Ｉ２はＰチャネルＭＯＳトランジスタなどを有して構成されるため、電流ａ×Ｉｄを絞るほど、インピーダンスが高くなり、電圧Ｖｐはグランド側に引かれ易くなる。電圧Ｖｐをゲート入力とするＭＯＳトランジスタＭＰ１は電圧Ｖｐが下がると電流を流し、出力端子Ｖｏｕｔを一定電圧（クランプ電圧）以上に保とうとする。これにより、クランプ動作が実現される。

一方、Ｖｉｎ≪Ｖｂｉａｓｉのとき、出力端子Ｖｏｕｔに現れる電圧は下記数２の式（２）にしたがってクランプされる。

ただし、Ｖｔｈ２はＮチャネルＭＯＳトランジスタＭＮ２のしきい値電圧、ａ・Ｉｄは定電流源Ｉ２の電流（ａは定電流源Ｉ１，Ｉ２の電流比）、μはＮチャネルＭＯＳトランジスタＭＮ２の移動度、ＣｏｘはＮチャネルＭＯＳトランジスタＭＮ２のゲート容量、Ｗ２はＮチャネルＭＯＳトランジスタＭＮ２のゲート幅、Ｌ２はＮチャネルＭＯＳトランジスタＭＮ２のゲート長である。

したがって、画素部３０のバイアス用ＭＯＳトランジスタＴＬ（定電流源Ｉ１に相当）と増幅用トランジスタＴｂ（ＮチャネルＭＯＳトランジスタＭＮ１に相当）とで形成されるソースホロワ回路に対して、このクランプ回路５０を接続することにより、ソースホロワ回路の出力振幅を容易に制限できるようになる。すなわち、クランプ回路５０によって、リセット信号読み出し動作時にフォトダイオードＰＤからの電荷が接続ノードＮ１に漏れたとしても、ソースホロア回路の出力がグランド電位に固定されるのを回避できる。これにより、たとえ太陽光などの極端に強い光がフォトダイオードＰＤに入射して、フォトダイオードＰＤの出力が飽和した場合にも、黒レベルであるとのＡＤＣ部３１での誤った認識を防止することが可能となるものである。

しかも、このクランプ回路５０の場合、ＭＯＳトランジスタＭＮ１，ＭＮ２からなる差動対の電流分配特性を利用するようにしたことにより、付加的な消費電流を必要とせずに、高感度のクランプ特性を実現できる。たとえば、クランプ動作をしている、クランプ動作していないに関わらず、電流は常にソースホロア回路の電流Ｉｄに保たれるため、低消費電流用途に適している。つまり、オペアンプを用いて構成されるクランプ回路またはコンパレータなどの付加回路を必要とする方法に比べ、低消費電流とすることができるとともに、付加回路（素子数）が少なくて済み、小面積化を実現できるものである。

また、本実施例のクランプ回路５０は、バイアス電圧Ｖｂｉａｓｉ、定電流源Ｉ１，Ｉ２の電流比ａ、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２のＷ／Ｌ比を変えることで、クランプ電圧および検出感度を自由にコントロールできる。

上述したように、オペアンプまたはコンパレータなどの付加回路を必要とせずにクランプ回路を構成し、リセット信号の読み出し動作時および／または画素信号の検出動作時に、ソースホロア回路の出力電圧が一定電圧以下にならないようにしている。すなわち、トランジスタの差動対の電流分配特性を利用して、ソースホロア回路の入力電圧が低下しても、ソースホロア回路の出力電圧が一定電圧以下にならないようにクランプ動作させるようにしている。これにより、付加的な消費電流を必要とせずに、高感度のクランプ特性を実現できるようになる。したがって、クランプ回路の低消費電流化および小面積化が可能となるとともに、このクランプ回路を、並列読み出し方式のＣＭＯＳイメージセンサの、画素アンプなどに用いられるソースホロア回路の出力振幅の制限に適用することで、たとえばフォトダイオードの飽和に起因する画素信号レベル誤認識を回避することができる。

図４は、本発明の実施例２に係るクランプ回路の構成例を示すものである。ここでは、並列読み出し方式のＣＭＯＳイメージセンサの、ソースホロア回路用出力クランプ回路とした場合を例に説明する。なお、実施例１と同一の部分には同一の符号を付して詳しい説明は割愛する。

本実施例の場合、ソースホロア回路の入力がｉ（ｉは１以上の自然数）段のＮチャネルＭＯＳトランジスタＭＮ１＿１，ＭＮ１＿２，…，ＭＮ１＿ｉからなり、クランプ回路５１の入力がｊ（ｊは１以上の自然数）段の電圧検出用ＮチャネルＭＯＳトランジスタＭＮ２＿１，ＭＮ２＿２，…，ＭＮ２＿ｊからなる点で、実施例１のクランプ回路５０と異なる。ＮチャネルＭＯＳトランジスタＭＮ１＿１，ＭＮ１＿２，…，ＭＮ１＿ｉおよび電圧検出用ＮチャネルＭＯＳトランジスタＭＮ２＿１，ＭＮ２＿２，…，ＭＮ２＿ｊは、それぞれ、並列に接続されている。

ソースホロア回路の動作時、出力端子Ｖｏｕｔに現れる電圧は、各ＭＯＳトランジスタＭＮ１＿１，ＭＮ１＿２，…，ＭＮ１＿ｉのゲート入力となる電圧Ｖｉｎ＿１，Ｖｉｎ＿２，…，Ｖｉｎ＿ｉの平均値に比例する。つまり、たとえソースホロア回路の入力電圧Ｖｉｎが低下したとしても、ソースホロア回路の出力電圧（Ｖｏｕｔ）が一定電圧以下にならないように維持できる。よって、このクランプ回路５１をＣＭＯＳイメージセンサ１の画素アンプなどに用いられるソースホロア回路の出力振幅の制限に適用することで、リセット信号の読み出し動作時および／または画素信号の検出動作時に、ソースホロア回路の出力電圧が一定電圧以下になるのを回避できる。

本実施例のクランプ回路５１は、たとえばクランプ動作時に、各ＭＯＳトランジスタＭＮ２＿１，ＭＮ２＿２，…，ＭＮ２＿ｊのゲート入力となるバイアス電圧Ｖｂｉａｓｉ＿１，Ｖｂｉａｓｉ＿２，…，Ｖｂｉａｓｉ＿ｊをそれぞれ異なる値に設定して平均値動作させたり、複数のバイアス電圧を同一値とし、その他をグランド電位にしてオフ動作させたりすることによって、クランプ電圧および検出感度を自由にコントロールできる。

また、本実施例の場合においては、ＭＯＳトランジスタＭＮ１＿１，ＭＮ１＿２，…，ＭＮ１＿ｉおよびＭＯＳトランジスタＭＮ２＿１，ＭＮ２＿２，…，ＭＮ２＿ｊとそれぞれ直列にスイッチ（図示していない）を接続し、各スイッチをオン／オフ制御することによっても、クランプ電圧および検出感度をコントロールできる。

なお、本実施例の場合においても、クランプ動作をしている、クランプ動作をしていないに関わらず、電流は常にソースホロア回路の電流Ｉｄに保たれるため、付加的な電流を必要としないなど、低消費電流用途に適している。また、付加回路が少なく済み、小面積化を実現できる。特に、このクランプ回路５１を、並列読み出し方式のＣＭＯＳイメージセンサ１の、画素アンプなどに用いられるソースホロア回路の出力振幅の制限に適用した場合には、たとえばフォトダイオードＰＤの飽和に起因する画素信号レベル誤認識を回避することができる。

図５は、本発明の実施例３に係るクランプ回路の構成例を示すものである。ここでは、並列読み出し方式のＣＭＯＳイメージセンサの、ソースホロア回路用出力クランプ回路とした場合を例に説明する。なお、実施例２と同一の部分には同一の符号を付して詳しい説明は割愛する。

図５に示すように、本実施例のクランプ回路５２は、定電流源Ｉ２を、ダイオード接続されたＰチャネルＭＯＳトランジスタ（第２の第２導電型トランジスタ）ＭＰ２に置き換えている点で、実施例２のクランプ回路５１と異なる。

ここで、クランプ回路５２は、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２のディメンジョン比（または、並列接続数比）をｐ＞ｑとすることで、高感度なクランプ回路を実現できる。ただし、ｐはＭＯＳトランジスタＭＰ１のディメンジョン比であり、ｑはＭＯＳトランジスタＭＰ２のディメンジョン比である。

このような構成とした場合にも、クランプ動作をしている、クランプ動作していないに関わらず、電流は常にソースホロア回路の電流Ｉｄに保たれるため、付加的な電流を必要とせず、低消費電流用途に適したものとすることができる。また、付加回路が少なく済み、小面積化を実現できる。特に、このクランプ回路５２を、並列読み出し方式のＣＭＯＳイメージセンサ１の、画素アンプなどに用いられるソースホロア回路の出力振幅の制限に適用した場合には、たとえばフォトダイオードＰＤの飽和に起因する画素信号レベル誤認識を回避することができる。すなわち、リセット信号の読み出し動作時および／または画素信号の検出動作時に、たとえソースホロア回路の入力電圧が低下したとしても、ソースホロア回路の出力電圧が一定電圧以下になるのを回避できる。

なお、上述した各実施例においては、いずれもＮチャネル構成のソースホロア回路を例に説明したが、これに限らず、Ｐチャネル構成のソースホロア回路でも同様に実施することができる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

１…ＣＭＯＳイメージセンサ、３０…画素部、３１…ＡＤＣ部、４０…ピクセル、５０，５１，５２…クランプ回路、ＰＤ…フォトダイオード、Ｔｂ…増幅用のＭＯＳトランジスタ、ＴＬ…ＭＯＳトランジスタ、ＭＮ１，ＭＮ２，ＭＮ１＿ｉ，ＭＮ２＿ｊ…ＮチャネルＭＯＳトランジスタ，ＭＰ１，ＭＰ２…ＰチャネルＭＯＳトランジスタ、Ｉ１，Ｉ２…定電流源。

Claims (5)

1. 入力電圧がゲートに与えられるとともに、ドレインが電源に接続され、ソースが出力端子に接続された第１のＮｃｈトランジスタと、
   前記出力端子とグランドとの間に接続された第１の定電流源と、
   を有するソースホロア回路の出力を制限するクランプ回路であって、
   バイアス電圧がゲートに与えられるとともに、ソースが前記ソースホロア回路の出力端子に接続された第２のＮｃｈトランジスタと、
   前記第２のＮｃｈトランジスタのドレインと電源との間に接続された第２の定電流源と、
   前記第２のＮｃｈトランジスタのドレインがゲートに接続されるとともに、ソースが電源に接続され、ドレインが前記ソースホロア回路の出力端子に接続された第１のＰｃｈトランジスタと
   を具備し、
   前記入力電圧が低下した際に、前記出力端子に現れる電圧が一定の電圧以下にならないように制限することを特徴とするクランプ回路。
2. 前記第１のＮｃｈトランジスタは、前記入力電圧をそれぞれゲート入力とする、並列に接続された複数の第１導電型トランジスタからなり、
   前記第２のＮｃｈトランジスタは、前記バイアス電圧をそれぞれゲート入力とする、並列に接続された複数の第１導電型トランジスタからなる
   ことを特徴とする請求項１に記載のクランプ回路。
3. 前記第１のＮｃｈトランジスタは、前記入力電圧をそれぞれゲート入力とする、並列に接続された複数の第１導電型トランジスタからなり、
   前記第２のＮｃｈトランジスタは、前記バイアス電圧をそれぞれゲート入力とする、並列に接続された複数の第１導電型トランジスタからなり、
   前記第２の定電流源を、ゲートおよびドレインが前記第２のＮｃｈトランジスタのドレインと前記第１のＰｃｈトランジスタのゲートに接続され、ソースが電源に接続された、第２の第２導電型トランジスタに置き換えた
   ことを特徴とする請求項１に記載のクランプ回路。
4. 前記第１の第１導電型トランジスタを、固体撮像装置の各画素セル内の増幅用トランジスタで置き換えるとともに、
   前記第１の定電流源を、前記固体撮像装置の垂直信号線のためのバイアス用トランジスタで置き換えた
   ことを特徴とする請求項１に記載のクランプ回路。
5. マトリクス状に配置され、少なくともリセットトランジスタおよび増幅トランジスタを有する複数の画素セルと、
   行方向にアレイ状に配置された各バイアス用トランジスタと各列方向に配置された所定個の画素セル内の各増幅トランジスタとの接続により構成される複数のソースホロア回路と、
   行方向にアレイ状に配置され、前記複数のソースホロア回路の出力にそれぞれに接続された、請求項１に記載の複数のクランプ回路と
   を具備し、
   リセット信号の読み出し動作時または画素信号の検出動作時に、前記複数のクランプ回路を、前記複数のソースホロアの出力がそれぞれ一定の電圧以下にならないようにクランプ動作させることを特徴とする固体撮像装置。

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