JP2009060424A - 光電変換回路及びこれを用いた固体撮像装置 - Google Patents

Abstract

【課題】本発明は、光電変換素子に対して任意のバイアス電圧を安定的に印加することが可能な光電変換回路、及び、これを用いた固体撮像装置を提供することを目的とする。
【解決手段】本発明に係る光電変換回路Ｐｍｎは、一端にバイアス電圧ＶＤＤＰＤが印加され、他端から受光量に応じた光電流Ｉｄを出力する光電変換素子ＰＤと；光電変換素子ＰＤの他端電圧Ｖａを所定の電位にクランプする形で、入力端が光電変換素子ＰＤの他端に接続され、光電流Ｉｄに応じたミラー電流Ｉｍを生成するカレントミラー回路（Ｎ１〜Ｎ４）と；一端が前記カレントミラー回路の出力端に接続され、該一端からミラー電流Ｉｍの積分値に応じた端子電圧Ｖｂが引き出されるキャパシタＮ５と；キャパシタＮ５の端子電圧Ｖｂに応じた増幅信号Ｉｏを生成するアンプ（Ｎ７）と；を有して成り、前記アンプの増幅信号Ｉｏを用いて最終的な受光信号Ｖｏの出力を行う構成とされている。
【選択図】図２

Description

本発明は、光電変換回路及びこれを用いた固体撮像装置に関するものである。

図８は、ＣＭＯＳ［Complementary Metal Oxide Semiconductor］型光電変換回路（い
わゆるＣＭＯＳセンサ）の一従来例を示す回路図である。

図示のＣＭＯＳセンサにおいて、フォトダイオード７１のアノードは、接地端に接続されている。フォトダイオード７１のカソードは、スイッチ７４の一端に接続されている。スイッチ７４の他端は、キャパシタ７２の一端と、Ｎチャネル型電界効果トランジスタ７３のゲートと、スイッチ７５の一端に各々接続されている。キャパシタ７２の他端は、接地端に接続されている。スイッチ７５の他端は、電源電圧ＶＤＤの印加端に接続されている。トランジスタ７３のドレインは、電源電圧ＶＤＤの印加端に接続されている。トランジスタ７３のソースは、スイッチ７６の一端に接続されている。スイッチ７６の他端は、受光信号出力ライン７７に接続されている。

なお、図９は、上記ＣＭＯＳセンサのデバイス構造を示す縦断面図である。

上記構成から成るＣＭＯＳセンサでは、その初期化時に、スイッチ７４がオフ状態とされ、スイッチ７５、７６がいずれもオン状態とされる。このようなスイッチ制御により、キャパシタ７２は、スイッチ７５を介して流れる充電電流ｉｙによって充電され、その端子電圧Ｖｃが所定の初期電圧レベル（すなわち、キャパシタ７２の満充電レベル）まで上昇される。その結果、トランジスタ７３は、その初期状態（フルオン状態）にリセットされ、受光信号出力ライン７７に流れる出力電流ｉｚは、これが取り得る最大値となる。

ＣＭＯＳセンサの初期化後、フォトダイオード７１の露光時には、スイッチ７４がオン状態とされ、スイッチ７５、７６がいずれもオフ状態とされる。このようなスイッチ制御により、キャパシタ７２は、フォトダイオード７１の受光量に応じた光電流ｉｘで放電され、その端子電圧Ｖｃが初期電圧レベルから引き下げられる。その結果、トランジスタ７３は、フォトダイオード７１の受光量に依存して、初期状態よりも閉じた状態（オン抵抗が高くなり、導通度が低下した状態）となる。

フォトダイオード７１の露光後、受光信号の読出時には、スイッチ７４、７５がいずれもオフ状態とされ、スイッチ７６がオン状態とされる。このようなスイッチ制御により、受光信号出力ライン７７からは、トランジスタ７３の導通度（すなわち、フォトダイオード５１の受光量）に応じた出力電流ｉｚが引き出される形となる。従って、出力電流ｉｚの低減量に基づいて、フォトダイオード７１の受光量を検出することが可能となる。

なお、上記に関連する従来技術の一例としては、本願出願人による特許文献１、２を挙げることができる。
特開２００２−１７１１４２号公報 特開２００４−１５９１５５号公報

確かに、上記従来のＣＭＯＳセンサは、ＣＣＤ［Charge Coupled Devices］センサと比べて、非常に低コストで製造することができる上、素子が小さく、また、単一の低電圧で
稼動することから、近年では、カメラ機能を搭載した携帯電話端末や、いわゆるウェブカメラなど、様々なアプリケーションに搭載されている。

ところで、ＣＭＯＳセンサにおける受光感度の向上や受光信号のＳ／Ｎ改善を実現するための技術として、光電変換素子のアバランシェ増倍効果を利用することが挙げられる。このアバランシェ増倍効果は、光電変換素子に対して、降伏電圧付近の高い逆バイアス電圧（数十〜数百［Ｖ］）を印加することにより、空乏層を広げて電界強度を高め、いわゆる「電子なだれ現象」を誘引して大きな光電流を得る、というものである。

なお、アバランシェ増倍効果における光電流の増幅率は、逆バイアス電圧に対して指数関数的に変化する。そのため、アバランシェ増倍効果を利用するためには、光電変換素子に対して、高い逆バイアス電圧を安定的に印加する必要がある。

しかしながら、上記従来のＣＭＯＳセンサでは、フォトダイオード７１のカソード電位がキャパシタ７２に蓄積した電荷量に依存して変動するため、フォトダイオード７１に対するバイアス電圧が変動してしまい、任意のバイアス電圧を安定的に印加することができず、上記のアバランシェ増倍効果を利用することができなかった。

また、アバランシェ増倍効果を利用しない場合でも、フォトダイオードに対して、任意のバイアス電圧を安定的に印加することが望ましいのは言うまでもない。

なお、特許文献１の従来技術は、あくまでオフセット電源による対数変換を目的とした回路であり、電流をミラーする回路ではないという点で、本願発明とはその本質的構成を異にするものである。

本発明は、上記の問題点に鑑み、光電変換素子に対して任意のバイアス電圧を安定的に印加することが可能な光電変換回路、及び、これを用いた固体撮像装置を提供することを目的とする。

上記の目的を達成するために、本発明に係る光電変換回路は、一端にバイアス電圧が印加され、他端から受光量に応じた光電流を出力する光電変換素子と；前記光電変換素子の他端電圧を所定の電位にクランプした上で、前記光電流を検出する光電流検出部と；を有して成る構成（第１の構成）とされている。

なお、上記第１の構成から成る光電変換回路にて、前記光電流検出部は、前記光電変換素子の他端電圧を所定の電位にクランプする形で、入力端が前記光電変換素子の他端に接続され、前記光電流に応じたミラー電流を生成するカレントミラー回路である構成（第２の構成）にするとよい。

また、上記第２の構成から成る光電変換回路において、前記カレントミラー回路は、カスコード型のカレントミラー回路である構成（第３の構成）にするとよい。

また、上記第２または第３の構成から成る光電変換回路において、前記カレントミラー回路は、複数のミラー段を有して成り、各ミラー段で形成される電流を合わせて前記ミラー電流を生成する構成（第４の構成）にするとよい。

また、上記第２〜第４いずれかの構成から成る光電変換回路は、前記ミラー電流を電圧に変換する電流／電圧変換部を有して成る構成（第５の構成）にするとよい。

また、上記第５の構成から成る光電変換回路において、前記電流／電圧変換部は、一端が前記カレントミラー回路の出力端に接続され、該一端から前記ミラー電流の積分値に応じた端子電圧が引き出されるキャパシタを有して成る構成（第６の構成）にするとよい。

また、上記第６の構成から成る光電変換回路において、前記キャパシタは、ゲートが前記カレントミラー回路の出力端に接続されたＭＯＳキャパシタである構成（第７の構成）にするとよい。

また、上記第６または第７の構成から成る光電変換回路は、前記キャパシタの端子電圧に応じた増幅信号を生成するアンプを有して成り、前記アンプの増幅信号を用いて最終的な受光信号の出力を行う構成（第８の構成）にするとよい。

また、上記第８の構成から成る光電変換回路は、前記キャパシタの一端と基準電圧の印加端との間に接続され、リセット信号に応じてオン／オフされる第１スイッチと；前記アンプの出力端と出力ラインとの間に接続され、リード信号に応じてオン／オフされる第２スイッチと；を有して成る構成（第９の構成）にするとよい。

また、上記第８または第９の構成から成る光電変換回路において、前記アンプは、ゲートに前記キャパシタの端子電圧が入力され、ソースから出力電流が引き出される電界効果トランジスタを用いたソースフォロワ回路である構成（第１０の構成）にするとよい。

また、本発明に係る固体撮像装置は、受光部として、上記第１〜第１０いずれかの構成から成る光電変換回路を有して成る構成（第１１の構成）とされている。

本発明に係る光電変換回路、及び、これを用いた固体撮像装置であれば、光電変換素子に対して任意のバイアス電圧を安定的に印加することができるので、アバランシェ増倍効果を利用して、受光感度の向上や受光信号のＳ／Ｎ改善を実現することが可能となる。

以下では、カメラ機能付きの携帯電話端末やウェブカメラなどに搭載される固体撮像装置の受光部（画素センサ）として、本発明に係る光電変換回路を用いた場合を例に挙げて説明を行う。

図１は、本発明に係る固体撮像装置の概略構成を示すブロック図である。

本図に示すように、本発明に係る固体撮像装置は、センサアレイ１と、ローデコーダ２と、カラムデコーダ３と、を有して成る。

センサアレイ１は、水平方向と垂直方向に各々行選択ラインＸ１〜Ｘｍと列選択ラインラインＹ１〜Ｙｎを張り巡らし、両信号線の交わる箇所毎に、ｍ×ｎ個（ｍ、ｎはいずれも２以上の整数）の画素センサＰ１１〜Ｐｍｎを有する二次元マトリクス構造とされている。なお、図１には明示されていないが、センサアレイ１には、上記した行選択ラインＸ１〜Ｘｍや列選択ラインＹ１〜Ｙｎのほかにも、電源電圧ラインや接地電圧ライン、各種のクロックライン、並びに、バイアス電圧ラインなどが接続されている。なお、本発明を適用した画素センサＰ１１〜Ｐｍｎの構成及び動作については、後ほど詳細に説明する。

ローデコーダ２は、行選択ラインＸ１〜Ｘｍを介して、各画素センサＰ１１〜Ｐｍｎ内に設けられた行選択スイッチ（後出の図２では、トランジスタＮ８がこれに相当）の開閉制御を行うことにより、センサアレイ１の垂直走査を行う手段である。

カラムデコーダ３は、列選択ラインＹ１〜Ｙｎ毎に設けられた列選択スイッチＱ１〜Ｑｎの開閉制御を行うことにより、センサアレイ１の水平走査を行う手段である。なお、列選択スイッチＱ１〜Ｑｎは、いずれも、Ｎチャネル型電界効果トランジスタで形成されており、各々のドレインは列選択ラインＹ１〜Ｙｎに接続され、ソースは最終的な受光信号出力ラインＳに接続され、ゲートはカラムデコーダ３に接続されている。

次に、本発明を適用した画素センサＰｍｎの構成及び動作について詳細な説明を行う。

図２は、画素センサＰｍｎの第１実施形態（カソードコモン）を示す回路図である。

本図に示すように、本実施形態の画素センサＰｍｎは、フォトディテクタＰＤと、Ｎチャネル型電界効果トランジスタＮ１〜Ｎ８と、を有して成る。

フォトディテクタＰＤは、カソードにバイアス電圧ＶＤＤＰＤ（数十〜数百［Ｖ］の正電圧）が印加され、アノードから受光量に応じた光電流Ｉｄを出力する光電変換素子であり、本実施形態の画素センサＰｍｎでは、フォトディテクタＰＤとして、図３のデバイス構造を有するＣＩＧＳ［Copper Indium Gallium DiSelenide］系太陽電池（フォトダイオード）が用いられている。なお、フォトディテクタＰＤは、ＣＭＯＳ回路の上部に積層される形で形成され、ビア（ＶＩＡ３）を介して接続されている。従って、シリコン系のフォトダイオードを用いた構成と異なり、フォトディテクタＰＤの占有面積を考慮することなく、ＣＭＯＳ回路の設計を行うことが可能となる。

トランジスタＮ１のドレインは、フォトディテクタＰＤのアノードに接続されている。トランジスタＮ１、Ｎ２のゲートは、互いに接続されており、その接続ノードは、トランジスタＮ１のドレインに接続されている。トランジスタＮ１のソースは、トランジスタＮ３のドレインに接続されている。トランジスタＮ２のソースは、トランジスタＮ４のドレインに接続されている。トランジスタＮ３、Ｎ４のゲートは、互いに接続されており、その接続ノードは、トランジスタＮ３のドレインに接続されている。トランジスタＮ３、Ｎ４のソースは、いずれも接地端に接続されている。トランジスタＮ１〜Ｎ４のバックゲートは、いずれも接地端に接続されている。

すなわち、本実施形態の画素センサＰｍｎでは、トランジスタＮ１〜Ｎ４を用いることにより、フォトディテクタＰＤのアノード電圧Ｖａを所定電位（２×Ｖｔｈ）にクランプする形で、入力端がフォトディテクタＰＤのアノードに接続され、光電流Ｉｄに応じたミラー電流Ｉｍを生成するカスコード型のカレントミラー回路が形成されている。なお、上記のパラメータＶｔｈは、トランジスタＮ１〜Ｎ４のオンスレッショルド電圧である。

トランジスタＮ５のゲートは、トランジスタＮ２のドレインに接続されている。トランジスタＮ５のソース及びドレインは、いずれも接地端に接続されている。トランジスタＮ５のバックゲートは、接地端に接続されている。

すなわち、本実施形態の画素センサＰｍｎでは、トランジスタＮ５を用いて、一端が前記カレントミラー回路の出力端（ミラー電流Ｉｍの引き込み端）に接続され、該一端からミラー電流Ｉｍの積分値に応じた端子電圧Ｖｂが引き出されるＭＯＳキャパシタが形成されている。なお、以下では、トランジスタＮ５を適宜、ＭＯＳキャパシタＮ５と呼ぶ。

トランジスタＮ６のドレインは、電源電圧ＶＤＤの印加端に接続されている。トランジスタＮ６のソースは、ＭＯＳキャパシタＮ５の一端（ゲート）に接続されている。トランジスタＮ６のゲートは、リセット信号ＲＳＴの印加端に接続されている。トランジスタＮ
６のバックゲートは、接地端に接続されている。

すなわち、本実施形態の画素センサＰｍｎでは、トランジスタＮ６を用いて、ＭＯＳキャパシタＮ５の一端（ゲート）と電源電圧ＶＤＤの印加端との間に接続され、リセット信号ＲＳＴに応じてオン／オフされる第１スイッチが形成されている。

トランジスタＮ７のドレインは、電源電圧ＶＤＤの印加端に接続されている。トランジスタＮ７のゲートは、ＭＯＳキャパシタＮ５の一端（ゲート）に接続されている。トランジスタＮ７のバックゲートは、接地端に接続されている。

すなわち、本実施形態の画素センサＰｍｎでは、ゲートにＭＯＳキャパシタＮ５の端子電圧Ｖｂが入力されるトランジスタＮ７を用いることにより、ＭＯＳキャパシタＮ５の端子電圧Ｖｂに応じた増幅信号（出力電流Ｉｏ）を生成するアンプ（ソースフォロワ回路）が形成されている。

トランジスタＮ８のドレインは、トランジスタＮ７のソースに接続されている。トランジスタＮ８のソースは、列選択ライン（出力ライン）Ｙｎに接続されている。トランジスタＮ８のゲートはリード信号ＲＤの印加端に接続されている。トランジスタＮ８のバックゲートは、接地端に接続されている。

すなわち、本実施形態の画素センサＰｍｎでは、トランジスタＮ８を用いて、トランジスタＮ７のソース（アンプの出力端）と出力ラインＹｎとの間に接続され、リード信号ＲＤに応じてオン／オフされる第２スイッチが形成されている。

次に、上記構成から成る画素センサＰｍｎの動作について、図４を参照しながら詳細に説明する。

図４は、画素センサＰｍｎの動作を説明するためのタイミングチャートであり、上から順番に、リセット信号ＲＳＴ、リード信号ＲＤ、フォトディテクタＰＤのアノード電圧Ｖａ、ＭＯＳキャパシタＮ５の端子電圧Ｖｂ、及び、出力電圧Ｖｏ（出力電流Ｉｏを電流／電圧変換することで得られる電圧信号）の各挙動が示されている。

上記構成から成る画素センサＰｍｎでは、その初期化時に、リセット信号ＲＳＴがハイレベルに立ち上げられ、トランジスタＮ６（第１スイッチ）がオン状態とされる。一方、リード信号ＲＤは、ローレベルに維持され、トランジスタＮ８（第２スイッチ）はオフ状態とされる。従って、ＭＯＳキャパシタＮ５の一端（ゲート）は、トランジスタＮ６を介して、電源電圧ＶＤＤの印加端に接続される形となり、端子電圧Ｖｂは、所定の初期電圧レベル（ほぼ電源電圧ＧＮＤ）まで引き上げられた状態となる。その結果、トランジスタＮ７は、その初期状態（フルオン状態）にリセットされる。

画素センサＰｍｎの初期化後、フォトディテクタＰＤの露光時には、リセット信号ＲＳＴが再びローレベルに立ち下げられ、トランジスタＮ６がオフ状態とされる。また、リード信号ＲＤは、引き続きローレベルに維持され、トランジスタＮ８もオフ状態とされる。従って、ＭＯＳキャパシタＮ５は、カレントミラー回路に引き込まれるミラー電流Ｉｍによって放電され、その端子電圧Ｖｂが初期電圧レベルから引き下げられる。その結果、トランジスタＮ７は、フォトディテクタＰＤの受光量に依存して、初期状態よりも閉じた状態（オン抵抗が高くなり、導通度が低下した状態）となる。

フォトディテクタＰＤの露光後、受光信号の読出時には、リード信号ＲＤがハイレベルに立ち上げられ、トランジスタＮ８（第２スイッチ）がオン状態とされる。一方、リセッ
ト信号ＲＳＴは、引き続きローレベルに維持され、トランジスタＮ７（第１スイッチ）はオフ状態とされる。従って、トランジスタＮ７のソースは、トランジスタＮ８を介して、列選択ライン（出力ライン）Ｙｎに接続される形となる。その結果、列選択ライン（出力ライン）Ｙｎからは、トランジスタＮ７の導通度（すなわち、フォトディテクタＰＤの受光量）に応じた出力電流Ｉｏが引き出され、これに応じた出力電圧Ｖｏが得られるので、これを検出することにより、フォトディテクタＰＤの受光量を得ることが可能となる。具体的には、フォトディテクタＰＤの受光量が多いほど、出力電流Ｉｏ（延いては出力電圧Ｖｏ）が低下する形となる。

上記したように、本実施形態の画素センサＰｍｎは、カソードにバイアス電圧ＶＤＤＰＤが印加され、アノードから受光量に応じた光電流Ｉｄを出力するフォトディテクタＰＤと；フォトディテクタＰＤのアノード電圧Ｖａを所定の電位（２×Ｖｔｈ）にクランプする形で、入力端がフォトディテクタＰＤのアノードに接続され、光電流Ｉｄに応じたミラー電流Ｉｍを生成するカレントミラー回路（Ｎ１〜Ｎ４）と；一端が前記カレントミラー回路の出力端（ミラー電流Ｉｍの引き込み端）に接続され、該一端からミラー電流Ｉｍの積分値に応じた端子電圧Ｖｂが引き出されるＭＯＳキャパシタＮ５と；ＭＯＳキャパシタＮ５の端子電圧Ｖｂに応じた増幅信号（出力電流Ｉｏ）を生成するアンプ（Ｎ７）と；を有して成り、前記アンプの増幅信号を用いて最終的な受光信号（出力電圧Ｖｏ）の出力を行う構成とされている。

このような構成とすることにより、フォトディテクタＰＤのアノード電圧Ｖａを常に一定電位（定格内の電位）にクランプすることができるので、バイアス依存を抑え込むための専用プロセスを要することなく、フォトディテクタＰＤに対して、受光量に依存しない逆バイアス電圧を安定して印加することが可能となる。

従って、本実施形態の画素センサＰｍｎであれば、フォトディテクタＰＤのカソードに印加するバイアス電圧ＶＤＤＰＤを適宜調整することにより、フォトディテクタＰＤを最適なバイアス値で動作させることができるので、例えば、アバランシェ増倍効果による光電流増幅（シリコン系フォトダイオードに比べて２０〜１００倍の光電流増幅）が可能となり、延いては、受光感度の向上や受光信号のＳ／Ｎ改善を実現することが可能となる。

また、本実施形態の画素センサＰｍｎであれば、アバランシェ増倍効果を得るための高電圧（バイアス電圧ＶＤＤＰＤ）がフォトディテクタＰＤのカソードにのみ印加され、ＣＭＯＳ回路への高電圧印加を回避することができるので、ＣＭＯＳの耐圧不足が問題となることはなく、素子の大型化を招かずに済む。

また、本実施形態の画素センサＰｍｎは、ＭＯＳキャパシタＮ５を用いて、ミラー電流Ｉｍを積分してから出力電流Ｉｏを生成する構成とされているので、光源の変動成分やノイズ成分を除去することが可能である。

また、本実施形態の画素センサＰｍｎは、ミラー電流Ｉｍを積分する手段として、ＭＯＳキャパシタＮ５を用いているので、フローティングディフュージョンを用いたキャパシタに比べて、素子サイズの縮小化と大容量化を共に実現することが可能となる。

なお、ＭＯＳキャパシタＮ５は、ゲートに印加される端子電圧Ｖｂがオンスレッショルド電圧に満たないと、チャネルがされずに容量値が小さくなる。このように、ＭＯＳキャパシタＮ５の使用に際しては、端子電圧Ｖｂに応じて容量値が変動するという扱いにくさを克服する必要があるが、本実施形態の画素センサＰｍｎであれば、上記の端子電圧ＶｂがＭＯＳキャパシタＮ５のオンスレッショルド電圧よりも必ず高く維持されるので、安定した容量値を得ることが可能である。

また、本実施形態の画素センサＰｍｎは、光電流Ｉｄからミラー電流Ｉｍを生成する手段として、カスコード型のカレントミラー回路を用いているので、光電流Ｉｄとミラー電流Ｉｍとの電流マッチングを高め、検出精度を向上することが可能となる。

なお、本実施形態の画素センサＰｍｎは、ＭＯＳキャパシタＮ５の端子電圧Ｖｂに応じた増幅信号（出力電流Ｉｏ）を生成する手段として、ゲートにＭＯＳキャパシタＮ５の端子電圧Ｖｂが入力され、ソースから出力電流Ｉｏが引き出される電界効果トランジスタＮ７を用いたソースフォロワ回路を用いているので、極めて簡易かつ小規模に、電流出力アンプを実現することが可能となる。

次に、画素センサＰｍｎの第２実施形態について、図５を参照しながら説明する。

図５は、画素センサＰｍｎの第２実施形態を示す回路図である。

なお、本実施形態の画素センサＰｍｎは、先述の第１実施形態とほぼ同様の構成から成る。そこで、第１実施形態と同様の構成部分については、図２と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分についてのみ、重点的に説明を行うことにする。

図５に示すように、本実施形態の画素センサＰｍｎにおいて、光電流Ｉｄからミラー電流Ｉｍを生成するカレントミラー回路は、先述した第１ミラー段（トランジスタＮ２、Ｎ４）のほかに、図中の破線で囲まれた第２ミラー段（トランジスタＮ９、Ｎ１０）を有して成り、各ミラー段で形成される電流Ｉｍ１、Ｉｍ２を合わせて、ＭＯＳキャパシタＮ５を放電するためのミラー電流Ｉｍを生成する構成とされている。

このように、カレントミラー回路のミラー段数を増やせば、光電流Ｉｄを増幅することができるので、受光感度の向上や受光信号のＳ／Ｎ改善を実現することが可能となる。

次に、画素センサＰｍｎの第３実施形態について、図６を参照しながら説明する。

図６は、画素センサＰｍｎの第３実施形態（アノードコモン）を示す回路図である。

本図に示すように、本実施形態の画素センサＰｍｎは、フォトディテクタＰＤと、Ｐチャネル型電界効果トランジスタＰ１〜Ｐ８と、を有して成り、アノードにバイアス電圧ＶＤＤＰＤ（数十〜数百［Ｖ］の負電圧）が印加され、カソードから受光量に応じた光電流Ｉｄを出力するフォトディテクタＰＤと；フォトディテクタＰＤのカソード電圧Ｖｃを所定の電位（ＶＤＤ−２×Ｖｔｈ）にクランプする形で、入力端がフォトディテクタＰＤのカソードに接続され、光電流Ｉｄに応じたミラー電流Ｉｍを生成するカレントミラー回路（Ｐ１〜Ｐ４）と；一端が前記カレントミラー回路の出力端（ミラー電流Ｉｍの引き出し端）に接続され、該一端からミラー電流Ｉｍの積分値に応じた端子電圧Ｖｄが引き出されるＭＯＳキャパシタＰ５と；ＭＯＳキャパシタＰ５の端子電圧Ｖｄに応じた増幅信号（出力電流Ｉｏ）を生成するアンプ（Ｐ７）と；を有して成り、前記アンプの増幅信号を用いて最終的な受光信号（出力電圧Ｖｏ）の出力を行う構成とされている。

このように、本発明の適用対象は、フォトディテクタＰＤのカソードを共通の電源端に接続した構成（いわゆるカソードコモン）に限定されるものではなく、フォトディテクタＰＤのアノードを共通端に接続した構成（いわゆるアノードコモン）にも好適に適用することが可能である。従って、フォトディテクタＰＤとして、アノードコモンとなるシリコン系フォトダイオードなどを用いた上で、先述の第１実施形態と同様の効果を奏すること
が可能となる。

なお、上記の実施形態では、２次元マトリクス構造のＣＭＯＳイメージセンサに本発明を適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の固体撮像装置（フォトディテクタ、ラインセンサ、或いは、エリアセンサなど）にも広く適用することが可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

例えば、上記の実施形態では、フォトディテクタＰＤとしてＣＩＧＳ系太陽電池やシリコン系フォトダイオードを用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、フォトトランジスタや有機光電変換膜などの光電変換素子を用いる構成としても構わない。

また、上記の実施形態では、キャパシタの端子電圧に応じた増幅信号（出力電流Ｉｏ）を生成する手段として、単一の電界効果トランジスタから成るソースフォロワ回路を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、オペアンプなどを用いる構成としても構わない。このような構成とすることにより、検出精度や検出感度をより一層高めることが可能となる。また、データライン（列選択ラインＹ１〜Ｙｎ）に適切な信号を送れるのであれば、必ずしもアンプを用いる必要はなく、リード用のスイッチのみを用いることも可能である。

また、上記の実施形態では、カソードコモン形式の場合にはＮチャネル型電界効果トランジスタのみを用いた構成を例示し、また、アノードコモン形式の場合にはＰチャネル型電界効果トランジスタのみを用いた構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、リセット信号ＲＳＴに応じてオン／オフされる第１スイッチ（トランジスタＮ６、Ｐ６）については、その余のトランジスタと極性を逆にしても構わない。このような構成とすることにより、デバイス規模は若干大きくなるものの、端子電圧Ｖｂのダイナミックレンジを広げることが可能となる。

また、上記の実施形態では、ミラー電流Ｉｍを積分する手段として、ＭＯＳキャパシタを用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、フローティングキャパシタやフローティングディフュージョンを用いたキャパシタなど、他形式のキャパシタを用いることも可能である。

また、上記の実施形態では、光電流Ｉｄからミラー電流Ｉｍを生成する手段として、カスコード型のカレントミラー回路を用いた構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、光電変換素子の他端電圧を所定の電位にクランプした上で、光電流Ｉｄとミラー電流Ｉｍとの電流マッチングを適切に取ることができる限り、いかなる構成を採用しても構わない。

また、上記の実施形態では、フォトディテクタＰＤのアノード電圧（或いはカソード電圧）を所定の電位にクランプした上で、光電流Ｉｄを検出する光電流検出部として、入力端がフォトディテクタＰＤのアノード（或いはカソード）に接続され、光電流Ｉｄに応じたミラー電流Ｉｍを生成するカレントミラー回路を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、例えば、図７に示す通り、フォトディテクタＰＤのアノード（或いはカソード）に接続された積分回路を用いても構わない。

また、光電流Ｉｄ（またはミラー電流Ｉｍ）を積分する必要がないのであれば、電流／
電圧変換部を構成するキャパシタに代えて、抵抗を用いても構わない。

本発明は、例えば、カメラ機能付きの携帯電話端末やウェブカメラなどに搭載される固体撮像装置の受光感度向上や受光信号のＳ／Ｎ改善を図る上で有用な技術である。

は、本発明に係る固体撮像装置の概略構成を示すブロック図である。 は、画素センサＰｍｎの第１実施形態を示す回路図である。 は、フォトディテクタＰＤのデバイス構造を示す縦断面図である。 は、画素センサＰｍｎの動作を説明するためのタイミングチャートである。 は、画素センサＰｍｎの第２実施形態を示す回路図である。 は、画素センサＰｍｎの第３実施形態を示す回路図である。 は、画素センサＰｍｎの第４実施形態を示す回路図である。 は、ＣＭＯＳ型光電変換回路の一従来例を示す回路図である。 は、ＣＭＯＳ型光電変換回路の従来デバイス構造を示す縦断面図である。

符号の説明

１ センサアレイ
２ ローデコーダ
３ カラムデコーダ
Ｐ１１〜Ｐｍｎ 画素センサ（光電変換回路）
Ｘ１〜Ｘｍ 行選択ライン
Ｙ１〜Ｙｎ 列選択ライン
Ｓ 受光信号出力ライン
Ｑ１〜Ｑｎ 列選択スイッチ（Ｎチャネル型電界効果トランジスタ）
ＰＤ フォトディテクタ（光電変換素子）
Ｎ１〜Ｎ１０ Ｎチャネル型電界効果トランジスタ
Ｐ１〜Ｐ８ Ｐチャネル型電界効果トランジスタ
Ｉｄ 光電流
Ｉｍ ミラー電流
Ｉｏ 出力電流
Ｖｏ 出力電圧
ＶＤＤ 電源電圧
ＶＤＤＰＤ バイアス電圧
ＲＳＴ リセット信号
ＲＤ リード信号

Claims (11)

1. 一端にバイアス電圧が印加され、他端から受光量に応じた光電流を出力する光電変換素子と；前記光電変換素子の他端電圧を所定の電位にクランプした上で、前記光電流を検出する光電流検出部と；を有して成ることを特徴とする光電変換回路。
2. 前記光電流検出部は、前記光電変換素子の他端電圧を所定の電位にクランプする形で、入力端が前記光電変換素子の他端に接続され、前記光電流に応じたミラー電流を生成するカレントミラー回路であることを特徴とする請求項１に記載の光電変換回路。
3. 前記カレントミラー回路は、カスコード型のカレントミラー回路であることを特徴とする請求項２に記載の光電変換回路。
4. 前記カレントミラー回路は、複数のミラー段を有して成り、各ミラー段で形成される電流を合わせて前記ミラー電流を生成することを特徴とする請求項２または請求項３に記載の光電変換回路。
5. 前記ミラー電流を電圧に変換する電流／電圧変換部を有して成ることを特徴とする請求項２〜請求項４に記載の光電変換回路。
6. 前記電流／電圧変換部は、一端が前記カレントミラー回路の出力端に接続され、該一端から前記ミラー電流の積分値に応じた端子電圧が引き出されるキャパシタを有して成ることを特徴とする請求項５に記載の光電変換回路。
7. 前記キャパシタは、ゲートが前記カレントミラー回路の出力端に接続されたＭＯＳキャパシタであることを特徴とする請求項６に記載の光電変換回路。
8. 前記キャパシタの端子電圧に応じた増幅信号を生成するアンプを有して成り、前記アンプの増幅信号を用いて最終的な受光信号の出力を行うことを特徴とする請求項６または請求項７に記載の光電変換回路。
9. 前記キャパシタの一端と基準電圧の印加端との間に接続され、リセット信号に応じてオン／オフされる第１スイッチと；前記アンプの出力端と出力ラインとの間に接続され、リード信号に応じてオン／オフされる第２スイッチと；を有して成ることを特徴とする請求項８に記載の光電変換回路。
10. 前記アンプは、ゲートに前記キャパシタの端子電圧が入力され、ソースから出力電流が引き出される電界効果トランジスタを用いたソースフォロワ回路であることを特徴とする請求項８または請求項９に記載の光電変換回路。
11. 受光部として、請求項１〜請求項１０のいずれかに記載の光電変換回路を有して成ることを特徴とする固体撮像装置。

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