JP3691050B2 - 半導体撮像素子 - Google Patents

Description

この発明は、半導体撮像素子に関し、より特定的には、視野内に輝度差が大きい領域が混在しても、ワイドダイナミックレンジでの撮像が可能で、かつ全領域で十分なコントラストを検知することが可能な半導体撮像素子に関する。

ＣＣＤ（Charge-coupled device）やＣＭＯＳ（complementary mental-oxide semiconductor）イメージャーなどの固体撮像素子、所謂、半導体イメージセンサ（以下、“半導体撮像素子”とも称する）は、ビデオカメラやデジタルカメラを始めとして、今や携帯電話などにも内蔵されるようになり、廉価で消費電力の少ない撮像素子として広く普及している。

しかしながら、半導体撮像素子の感知能力は、ヒトの視覚感知と比べて、大きく劣っている。ヒトの視覚では、一視野内に、４〜５桁程度の輝度分布があっても、明るい所と暗い所のコントラストを十分に検知することが可能である。この優れたコントラスト感知能力は、網膜内にある受光細胞が、その光感応特性を個々の細胞毎に調整できる機能によって実現されている。

これに対して、従来の半導体撮像素子では、すべての画素が同じ受光特性であることから、視野内の明るい所と暗い所で十分なコントラストを同時に得ることが困難であった。

図２９および図３０は、従来の半導体撮像素子による撮像例を示す図である。これらの撮像例は、晴れた昼間に蛍光灯を点灯した室内から窓外を含む光景を撮影したものである。このような光景は、日常生活において、よく目にする、ありふれた状景である。このような普段の光景において、ヒトの目では、室内も窓外の光景も難無く十分なコントラストで見えることは、経験上、明白である。

しかし、従来の半導体撮像素子では、すべての画素が同じ受光特性であり、かつダイナミックレンジそのものが非常に小さいため、同一視野内のある特定領域を撮像しようとすると、その他の領域について撮像可能領域から外れてしまうといった現象が起こってしまう。

たとえば、図２９に示した撮像例では、暗い領域の屋内の撮像に適したように各画素の受光感度特性を調節したため、屋外が明るくなり過ぎて、いわゆる白飛びを起こした状態となり、明るい部分のコントラストを検知することができなくなる。

反対に、図３０に示した撮像例では、明るい屋外の撮像に適したように各画素の受光感度特性を調節したため、今度は屋内が暗くなり過ぎて、いわゆる黒潰れを起こした状態となり、暗い部分のコントラストを検知することが困難となる。

このように、従来のイメージセンサでは、視野内に明るい領域と暗い領域とが同時に混在する場合には、全領域で十分なコントラストを検知する能力が、ヒトの視覚検知と比べて大きく劣っていることが分かる。

また、ダイナミックレンジが狭いことに起因する白飛びや黒潰れ等の検出限界に対処する技術としては、ログアンプ等を用いたワイドダイナミックレンジカメラの手法も提唱されている（たとえば非特許文献１）。

図３１には、上述のログアンプを用いたワイドダイナミックレンジカメラでの撮像例が示される。ログアンプを用いた構成では、各画素でのダイナミックレンジは広いものの、全画素の受光感度特性を共通にしたまま画像を圧縮する方式となるため、コントラストが緩く画面全体がぼやけてしまうといった問題点が生じている。

このため、広い受光感度範囲と高いコントラスト検知機能とを実現するために、周辺画素への入射光量に応じて、各画素回路での受光感度範囲をシフト可能な機構を備えた半導体撮像素子の構成が開示されている（たとえば特許文献１）。
特開２０００−３４０７７９号公報（図１および図２） 高田謙二他、ＣＣＤ／ＣＭＯＳイメージセンサ技術：第３節「ミノルタ／ロームにおける対数変換型ＣＭＯＳイメージセンサ技術とアプリケーション」、株式会社トリケップス、２０００年７月１０日、ｐ．１０７−１１７

しかしながら、上記特許文献１に開示された構成では、各画素回路において、自身の受光量を検知するための第１の受光検知素子と、近傍画素での平均受光光量を検出するために他の画素回路との間で抵抗素子を介して互いに接続される第２の受光検知素子との２個の受光検知素子を配置する必要がある。このため、近年の高解像度化の要求に対応するために不可欠である画素サイズ縮小に困難を伴うおそれがある。

また、単一の画素回路内に２個の受光検知素子を配置する必要があるため、本来同一であるべき両者の受光量がそれぞれの配置場所に依存して異なってくる。すなわち、２個の受光検知素子を横方向配置した場合には、入射光そのものが同一とならないし、両者を縦方向に配置した場合では、入射光は同じであっても波長依存が生じてしまうため、２個の受光検知素子での同一の受光量を検知することが困難である。このため、受光量と出力電圧との関係が不正確となり、検出精度が低下するおそれがある。

また、当該第１および第２の受光検知素子が各画素回路内で直列に接続されているため、周辺の画素回路と電気的に接続されたノードに流入したノイズが上記第１の受光検知素子の光電流に重畳される可能性があり、これにより、ノイズを拾い易くなり検出精度が低下するおそれがある。

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、一視野内の輝度分布が大きい場合であっても明るい部分と暗い部分とを十分なコントラストで検知可能であり、高精度かつ小型な半導体撮像素子を提供することである。

この発明に従う半導体撮像素子は、複数の画素回路と、画素間接続部とを含む。各画素回路は、受光量に応じた光電流を第１のノードに生じさせる受光検知素子と、第１のノードを流れる光電流に応じた第１の電流および第２の電流を発生させるとともに、第１の電流および第２の電流を第２のノードおよび出力ノードへそれぞれ流すように、第１および第２のノードならびに出力ノードと接続された第１の電流発生回路と、第２のノードの通過電流である第３の電流に応じた第４の電流を発生させるとともに、第２の電流と第４の電流との差電流が出力ノードを流れるように、第２のノードおよび出力ノードと接続された第２の電流発生回路とを含む。画素間接続部は、各画素回路の第２のノードを、隣接する画素回路の少なくとも１つの中の第２のノードと電気的に接続する。

上記半導体撮像素子は、各画素回路において単一の受光検知素子を配した構成とした上で、第２のノードに周辺画素での平均受光量に応じた平均電流を生じさせるとともに、第１および第２の電流発生回路によって、光電流を直接演算することなく、自身の光電流と平均電流との相対差に応じた出力を得ることができる。

したがって、複数個の受光検知素子を配することなく、各画素回路における受光感度範囲を、人間の網膜のように周辺の明るさに応じて修正しシフトすることができる。このため、感度曲線のシフトにより実効的なダイナミックレンジが拡大されて、広い受光感度範囲および高いコントラストの検知が実現されるとともに、画素回路の小型化を図ることができるので、多画素化による高解像度化への対応が容易である。また、各画素回路に複数の受光検知素子が必要な構成のように、それぞれの配置個所の差によって検出精度の低下が懸念されることがないので、検出精度を高めることができる。さらに、光電流が流れるノード（第１のノード）が他の電流が流れるノード（第２のノード，出力ノード）と接続されていないので、ノイズの影響が少なく出力精度が高い。

好ましくは、この発明に従う半導体撮像素子において、画素間接続部は、異なる画素回路中の第２のノード間に接続された抵抗成分を含む。

上記半導体撮像素子では、画素間接続部を抵抗成分で構成することにより、抵抗成分の抵抗値に応じて、撮像感度や受光量の平均化の範囲を調整できる。

また好ましくは、この発明に従う半導体撮像素子において、第１および第２の電流が光電流よりも大きくなるように第１の電流発生回路は設計される。

上記半導体撮像素子では、第１の電流発生回路によって光電流を増幅して得られた電流と上記平均電流との差電流を求めるので、演算される電流を大きな値とすることができ、耐ノイズ性をさらに高めることができる。

あるいは好ましくは、この発明に従う半導体撮像素子において、各画素回路は、出力ノードの通過電流の積分値を得るための積分回路と、積分値をリセットするためのリセット回路とをさらに含む。

上記半導体撮像素子では、積分回路およびリセット回路をさらに備えることにより、蛍光灯など絶えず明るさが変化している物体を撮像した際にも画面がちらつく等の問題点が生じない。さらに、瞬時値のみを出力する構成と比較して、実質的に感度が向上し、より低照度での撮像が可能となる。

好ましくは、この発明に従う半導体撮像素子において、第１の電流発生回路は、第１の電圧を供給する第１の電源ノードと第１のノードとの間に電気的に接続された第１のトランジスタと、第１の電源ノードと第２のノードとの間に電気的に接続された第２のトランジスタと、第１の電源ノードと出力ノードとの間に電気的に接続された第３のトランジスタとを有し、第２の電流発生回路は、第１の電圧とは異なる第２の電圧を供給する第２の電源ノードと第２のノードとの間に電気的に接続された第４のトランジスタと、出力ノードと第２の電源ノードとの間に電気的に接続された第５のトランジスタとを有し、第１から第３のトランジスタの各制御電極は、第１のノードと電気的に接続され、第４および第５のトランジスタの各制御電極は、第２のノードと電気的に接続される。

上記半導体撮像素子では、第１および第２の電流発生回路として、トランジスタで構成されたカレントミラー回路を採用するので、回路構成を簡素化できる。

さらに好ましくは、各画素回路は、出力ノードと電気的に接続されたキャパシタと、所定のリセット電圧を供給するノードと出力ノードとの間に電気的に接続されて、リセット時にターンオンする第６のトランジスタとをさらに含む。

上記半導体撮像素子では、積分回路およびリセット回路についても、単一のキャパシタおよびトランジスタによって、簡易に構成できる。

好ましくは、この発明に従う半導体撮像素子において、受光検知素子は、第１の所定電圧を供給する第１の電源ノードと第１のノードとの間に、逆バイアスされるように電気的に接続されたフォトダイオードで構成される。さらに、第１の電流発生回路は、第１の所定電圧とは異なる第２の所定電圧を供給する第２の電源ノードと第１のノードとの間に、光電流に応じた電圧を第１のノードに発生するように電気的に接続された第１のトランジスタと、第１の電源ノードおよび第２のノードの間に電気的に接続され、かつ、その制御電極が第１のノードと電気的に接続される第２のトランジスタと、第１の電源ノードおよび出力ノードの間に電気的に接続され、かつ、その制御電極が第１のノードと電気的に接続される第３のトランジスタとを含み、第２の電流発生回路は、第２の電源ノードおよび第２のノードの間に電気的に接続され、かつ、その制御電極が第２のノードと電気的に接続される第４のトランジスタと、第２の電源ノードおよび出力ノードの間に電気的に接続され、かつ、その制御電極が第２のノードと電気的に接続される第５のトランジスタとを含む。

上記半導体撮像素子では、各画素回路における自身の受光量および周辺画素での平均受光量との差に応じた出力を得る光電変換を、第１〜第５のトランジスタで構成される簡易な構成の電流発生回路によって実現することができる。

さらに好ましくは、この発明に従う半導体撮像素子において、第１の所定電圧は、第２の所定電圧よりも高く、第１のトランジスタは、ゲートおよびドレインが互いに接続され、かつソースが第１のノードと電気的に接続されたｐチャネル型の電界効果トランジスタで構成され、フォトダイオードのカソードが第１の電源ノードと電気的に接続されるとともに、そのアノードは第１のノードと電気的に接続される。

上記半導体撮像素子では、第１のトランジスタをログトランジスタとして動作させることにより、Ｖｄｓ（ゲート・ドレイン間電圧）の変化に対するＩｄｓ（ゲート・ドレイン間電流）の変化を対数関数状に設定できる。これにより、広範囲の照度に対して飽和を抑制するとともに、低照度範囲における感度を上昇させた電流電圧変換を行なうことができる。したがって、広い撮像レンジの確保および低照度領域での撮像感度の向上をさらに実現できる。さらに、受光時に受光検知素子であるフォトダイオードの固定バイアス電極（すなわちカソード）に発生する少数キャリアが、ライフタイムが相対的に短いホールであるので、ブルーミング耐性に優れている。

また、さらに好ましくは、この発明に従う半導体撮像素子において、第１の所定電圧は、第２の所定電圧よりも低く、第１のトランジスタは、ゲートおよびドレインが互いに接続され、かつソースが第１のノードと電気的に接続されたｎチャネル型の電界効果トランジスタで構成され、フォトダイオードのカソードが第１のノードと電気的に接続されるとともに、そのアノードは第１の電源ノードと電気的に接続される。

上記半導体撮像素子では、第１のトランジスタをログトランジスタとして動作させることにより、広範囲の照度に対して飽和を抑制するとともに、低照度範囲における感度を上昇させた電流電圧変換を行なうことができる。

特にこのような構成において、電界効果トランジスタは、第２の電源ノードおよび第１のノードの間に複数個直列に接続される。

このような構成の半導体撮像素子では、光電流を第１のノード電圧の電圧を介して出力に変換する光電変換のレート（出力変化量／光電流変化量）を、電界効果トランジスタの配置個数の増加に応じて増大することができる。この結果、電界効果トランジスタの増加分だけレイアウト面積が大きくなるものの、実質的に撮像感度が向上するためより低照度での撮像が可能となる。

さらに好ましくは、この発明に従う半導体撮像素子は、所定のリセット電圧を供給する電圧ノードと第１のノード間に設けられた、所定周期で動作して第１のノードを電圧ノードと電気的に接続するためのリセット回路をさらに備える。リセット電圧は、リセット電圧および第２の所定電圧との電圧差が、第１のトランジスタの弱反転領域に対応するゲート・ソース間電圧の範囲内となる電圧に定められる。

上記半導体撮像素子では、受光検知素子（フォトダイオード）に対して直接的にリセット動作を行なうことにより、残像を抑制しながらレスポンスの早い画素回路を構成することが可能となる。特に、リセット動作直後に第１のトランジスタが弱反転領域で動作する範囲にリセット電圧を設定することにより、第１のトランジスタの電流−電圧特性上、電流変化（すなわち光電流変化）に対する電圧変化（すなわち第１のノードの電圧変化）を大きくすることができる。これにより、光電変換の速応性をさらに高めて、画素回路のレスポンスをさらに向上できる。

また、さらに好ましくは、この発明に従う半導体撮像素子は、所定のリセット電圧を供給するリセット電圧ノードと第１のノード間に設けられ、所定周期で動作するリセット回路をさらに備える。リセット回路は、各動作時に、その時点における第１のノードの電圧およびリセット電圧の電圧差に応じて、第１のノードの電圧をリセット電圧へ設定するリセット動作の実行または非実行を決定する。

上記半導体撮像素子では、各リセットタイミングにおいて、リセット電圧および第１のノードの電圧差、すなわち、前回のリセット動作からの各画素回路への入射光の照度の積分値が所定値を超えているかどうかに応じて、リセット動作を実行するか否かを制御することができる。したがって、低照度の画素回路のリセット周期を長くして、等価的にフレームレートを下げることが可能となる。この結果、低照度領域においても十分な光量を確保して、半導体撮像素子の撮像限界照度を下ることが可能となる。

特にこのような構成においては、第１の所定電圧は、第２の所定電圧よりも高く、フォトダイオードのカソードが第１の電源ノードと電気的に接続されるとともに、そのアノードは第１のノードと電気的に接続され、リセット回路は、リセット電圧ノードおよび第１のノードの間に接続されて、制御ゲートの電位上昇に応じてその利得係数がアナログ的に増大するｎチャネル利得可変トランジスタを含み、ｎチャネル利得可変トランジスタの通常ゲートは、所定周期に従って一定期間論理ハイレベルへ活性化されるリセット信号を受け、かつ、その制御ゲートは、第１のノードと電気的に接続される。

上記半導体撮像素子では、単一の半導体素子（利得可変トランジスタ）によって上記リセット回路を構成できるので、画素回路の小型化を図ることができる。さらに、受光時に受光検知素子であるフォトダイオードの固定バイアス電極（すなわちカソード）に発生する少数キャリアが、ライフタイムが相対的に短いホールであるので、ブルーミング耐性に優れている。

あるいは、特にこのような構成においては、第１の所定電圧は、第２の所定電圧よりも低く、フォトダイオードのカソードが第１のノードと電気的に接続されるとともに、そのアノードは第１の電源ノードと電気的に接続され、リセット回路は、リセット電圧ノードおよび第１のノードの間に接続されて、制御ゲートの電位低下に応じてその利得係数がアナログ的に増大するｐチャネル利得可変トランジスタを含み、ｐチャネル利得可変トランジスタの通常ゲートは、所定周期に従って一定期間論理ローレベルへ活性化されるリセット信号を受け、かつ、その制御ゲートは、第１のノードと電気的に接続される。

上記半導体撮像素子では、単一の半導体素子（利得可変トランジスタ）によって上記リセット回路を構成できるので、画素回路の小型化を図ることができる。

さらに、リセット電圧は、リセット電圧および第２の所定電圧との電圧差が、第１のトランジスタの弱反転領域に対応するゲート・ソース間電圧の範囲内となる電圧に定められる。

上記半導体撮像素子では、リセット動作直後に第１のトランジスタが弱反転領域で動作する範囲にリセット電圧を設定することにより、第１のトランジスタの電流−電圧特性上、電流変化（すなわち光電流変化）に対する電圧変化（すなわち第１のノードの電圧変化）を大きくすることができる。これにより、光電変換の速応性をさらに高めて、画素回路のレスポンスをさらに向上できる。

この発明による半導体撮像素子は、各画素回路において単一の受光検知素子を配した構成とした上で、各画素回路における受光感度範囲を、人間の網膜のように周辺の明るさに応じて修正しシフトすることができる。このため、感度曲線のシフトにより実効的なダイナミックレンジが拡大されて、広い受光感度範囲および高いコントラストの検知が実現されるとともに、画素回路の小型化を図ることができるので、多画素化による高解像度化への対応が容易である。また、各画素回路に複数の受光検知素子が必要な構成のように、それぞれの配置個所の差によって検出精度の低下が懸念されることがないので、検出精度を高めることができる。

以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下の説明において同一または相当部分については同一の参照符号を付すものとする。

［実施の形態１］
図１は、本発明の実施の形態１に従う半導体撮像素子を構成する複数の画素回路の各々の構成を示す回路図である。

図１を参照して、実施の形態１に従う画素回路１０は、受光検知素子（代表的にはフォトダイオード）２０と、「電流発生回路」として設けられるカレントミラー回路３０ａ，３０ｂとを備える。

カレントミラー回路３０ａは、ｐチャネルＭＯＳトランジスタ３１〜３３を有する。なお、以下本発明の実施の形態において、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタは、トランジスタ（特に、電界効果トランジスタ）の代表例として示されるものとする。

ｐチャネルＭＯＳトランジスタ３１は、電源電圧Ｖｄｄを供給する電源ノード１３とノードＮａとの間に電気的に接続される。ｐチャネルＭＯＳトランジスタ３２は、電源ノード１３およびノードＮｂの間に電気的に接続される。ｐチャネルＭＯＳトランジスタ３３は、電源ノード１３および出力ノードＮｏの間に電気的に接続される。さらに、ｐチャネルＭＯＳトランジスタ３１〜３３の各ゲート（制御電極）がノードＮａと接続されることにより、カレントミラー回路が構成される。

受光検知素子であるフォトダイオード２０のカソードはノードＮａに接続され、アノードは接地ノード１４と接続される。これにより、ノードＮａには、フォトダイオード２０への入射光２１の光量（受光量）に応じた光電流Ｉ０が、電源ノード１３から接地ノード１４へ向かう方向に流れる。

さらに、カレントミラー回路３０ａによって、光電流Ｉ０に比例した電流Ｉ１がノードＮｂへ発生されるとともに、光電流Ｉ０に比例した電流Ｉ２が出力ノードＮｏに発生される。電流比Ｉ０：Ｉ１は、ｐチャネルＭＯＳトランジスタ３１および３２の電流駆動能力に応じて決定され、電流比Ｉ０：Ｉ２は、ｐチャネルＭＯＳトランジスタ３１および３３の電流駆動能力比によって決定される。

ＭＯＳトランジスタの電流駆動能力は、ゲート幅／ゲート長で示されるトランジスタサイズに比例するので、具体的には、ｐチャネルＭＯＳトランジスタ３１〜３３におけるゲート長およびゲート幅の寸法設計により、カレントミラー回路３０ａにおいて、電流比Ｉ０：Ｉ１およびＩ０：Ｉ２を所望の値とすることができる。好ましくは、カレントミラー回路３０ａによって光電流Ｉ０が増幅されるように、Ｉ１／Ｉ０＞１およびＩ２／Ｉ０＞１に設計される。

なお、光電流Ｉ０に応じた同様の電流Ｉ１，Ｉ２をノードＮｂおよび出力ノードＮｏに発生可能であれば、カレントミラー回路３０ａに代えて、任意の構成の電流発生回路を適用することが可能であるが、カレントミラー回路の適用により、当該電流発生回路を簡易に構成できる。

カレントミラー回路３０ｂは、ノードＮｂおよび接地ノード１４の間に電気的に接続されたｎチャネルＭＯＳトランジスタ３４と、出力ノードＮｏと接地ノード１４の間に電気的に接続されたｎチャネルＭＯＳトランジスタ３５とを有する。ｎチャネルＭＯＳトランジスタ３４および３５の各ゲート（制御電極）がノードＮｂと接続されることにより、カレントミラー回路が構成される。

カレントミラー回路３０ｂによって、ノードＮｂを通過する電流Ｉ３に比例した電流Ｉ４が発生される。発生した電流Ｉ４は、出力ノードＮｏから引抜かれるように流される。すなわち、カレントミラー回路３０ｂは、カレントミラー回路３０ａによる電流Ｉ２と、電流Ｉ３に比例した電流Ｉ４との差電流が出力ノードＮｏを流れるように配置される。なお、カレントミラー回路３０ｂにおける電流比Ｉ３：Ｉ４は、ｎチャネルＭＯＳトランジスタ３４および３５の電流駆動能力比（トランジスタサイズ比）に応じて設計される。

なお、上記と同様の差電流を出力ノードＮｏに発生可能であれば、カレントミラー回路３０ｂに代えて、任意の構成の電流発生回路を適用することが可能であるが、カレントミラー回路の適用により、当該電流発生回路を簡易に構成できる。

さらに、各画素回路１０において、ノードＮｂは、「画素間接続部」として設けられた抵抗成分４０を介して、少なくとも１つの隣接する画素回路１０中のノードＮｂと電気的に接続される。これにより、各画素回路における光電流Ｉ０に応じた電流Ｉ１は、複数の抵抗成分４０によって分流されて、隣接する画素回路１０中のノードＮｂにも流され、かつ、各画素回路１０のノードＮｂには、自身および隣接する画素回路から分流された電流Ｉ１の和電流Ｉ３が流れる。この結果、電流Ｉ３は、自身を含む周辺領域における平均受光量に応じた電流となる。

抵抗成分４０は、たとえば、基板上に形成された抵抗素子によって構成することができる。あるいは、図２に示すように、異なる画素回路１０ａ，１０ｂ中のノードＮｂ間に接続され、かつ、ゲート電圧Ｖｃを調整可能な電界効果トランジスタ４１によって抵抗成分４０を構成してもよい。

画素回路１０間に接続された抵抗成分４０の抵抗値に応じて、撮像感度や受光量の平均化の範囲を調整できるので、抵抗成分４０を図２に示すように構成すれば、設計時の抵抗値の設定における負荷が軽減され、実装時においても撮像対象に応じた調整を容易に行なうことができる。

再び図１を参照して、出力ノードＮｏの出力電流Ｉｏは、画素回路１０自身での光電流Ｉ０に応じた電流Ｉ２と、周辺画素回路における平均受光量に応じた電流Ｉ４との差電流となり、Ｉｏ＝Ｉ２−Ｉ４で示されることになる。出力端子１５と接続された出力ノードＮｏは、ｐチャネルＭＯＳトランジスタ３３およびｎチャネルＭＯＳトランジスタ３５を介して、電源ノード１３および接地ノード１４間に接続される。

したがって、出力端子１５に出力される出力電圧Ｖｏｕｔは、出力電流Ｉｏに応じた値となる。すなわち、出力電圧Ｖｏｕｔは、画素回路１０自身での受光量に応じた光電流Ｉ０と周辺画素での平均受光量に応じた電流Ｉ３との相対的な差に応じて決定される。

図１に示された画素回路１０の構成と、本発明の構成との対応関係を説明すれば、カレントミラー回路３０ａは本発明における「第１の電流発生回路」に対応し、カレントミラー回路３０ｂは本発明における「第２の電流発生回路」に対応する。また、ｐチャネルＭＯＳトランジスタ３１〜３３は、この発明（特に請求項５）における「第１のトランジスタ」〜「第３のトランジスタ」に対応し、ｎチャネルＭＯＳトランジスタ３４および３５は、この発明（特に請求項５）における「第４のトランジスタ」および「第５のトランジスタ」にそれぞれ対応する。

図３は、実施の形態１に従う画素回路における受光量と、出力電圧Ｖｏｕｔとの関係を示す概念図である。

図３の横軸は、画素回路１０の受光量（照度）を示し、縦軸は、各画素回路１０の出力端子１５における出力電圧Ｖｏｕｔを示す。

出力電圧Ｖｏｕｔは受光量に応じて変化するが、受光量と出力電圧との間の特性は、特性線５１〜５７に示されるように、周辺画素での平均受光量に応じて変化する。

すなわち、周辺画素での平均受光量が小さい場合には、図１において出力ノードＮｏから引抜かれる電流Ｉ４が相対的に小さくなるので、受光量の小さい領域で出力電流Ｉｏが大きく変化することになる。この結果、周辺画素での平均受光量に対応した比較的受光量の小さい領域で、良好な感度を確保できるようになる。

これに対して、周辺画素での平均受光量が大きい場合には、図１での電流Ｉ４が相対的に大きくなるので、受光量の大きい領域において出力電流Ｉｏが大きく変化するようになる。この結果、周辺画素での平均受光量に対応した比較的受光量の大きい領域で、良好な感度を確保できるようになる。

この結果、実施の形態１に従う画素回路１０では、各画素回路における受光感度範囲を、人間の網膜のように周辺の明るさに応じて修正しシフトすることができるため、実効的なダイナミックレンジを拡大させて、広い受光感度範囲と高いコントラストの検知とが実現できる。

さらに、再び図１を参照して、実施の形態１に従う画素回路１０の構成では、単一のフォトダイオード（受光検知素子）によって、各画素回路での受光感度範囲を周辺画素での平均受光量に応じて変化させることができる。したがって、特許文献１に開示された画素回路の構成と比較して、受光検知素子の配置個数を削減できる。

特に、受光検知素子の寸法は、プロセス限界値に依存して縮小可能なトランジスタの寸法とは異なり、入射光を検知可能なように確保することが必要であるので、その縮小化には限界がある。このため、受光検知素子の配置個数の少ない本発明に従う画素回路は、特許文献１に開示された画素回路と比較して、トランジスタの個数は増加するもののサイズの縮小化については有利である。この結果、多画素化による高解像度化への対応が容易である。

また、既に説明したように、特許文献１に開示された構成では、単一の画素回路内に２個の受光検知素子を配置する必要があるため、本来同一であるべき両者の受光量がそれぞれの配置場所に依存して異なってくる。これに対して、本発明に従う半導体撮像素子では、各画素回路１０で単一の受光検知素子によって受光量が検知されるので、出力電圧と受光量との関係がより正確となり、出力精度が高い。

さらに、特許文献１に開示された構成とは異なり、他の画素回路等と接続されてノイズが重畳されやすいノードＮｂ（図１）が、受光検知素子２０と直接されていないので、ノイズの発生が少なく出力精度が高い。

特に、カレントミラー回路３０ａによって光電流Ｉ０を増幅するように電流Ｉ１，Ｉ２を発生することにより、出力電流Ｉｏを求めるために加減算される電流Ｉ１〜Ｉ４を大きな値とすることができるので、耐ノイズ性をさらに高めることができる。

図４は、実施の形態１に従う画素回路を行列状に配置して構成された実施の形態１に従う半導体撮像素子の全体構成を示す図である。

図４を参照して、実施の形態１に従う半導体撮像素子１００は、行列状に配列された複数の画素回路１０♯と、垂直シフトレジスタ１１０と、複数の行選択線１１５と、水平シフトレジスタ１２０と、複数の列選択線１２５とを有する。

行選択線１１５は、画素回路１０♯の行（以下、“画素行”と称する）ごとに、Ｘ方向に沿って配置され、対応する画素行が選択状態／非選択状態のいずれであるかを示す行選択信号ＲＳを伝達する。列選択線１２５は、画素回路１０♯の列（以下、“画素列”と称する）ごとにＹ方向に沿って配置され、対応する画素列が選択状態／非選択状態のいずれであるかを示す列選択信号ＣＳを伝達する。

垂直シフトレジスタ１１０は、複数の画素行を所定周期で順に選択するとともに、選択された画素行に対応する行選択信号ＲＳを活性状態に、非選択の画素行に対応する行選択信号ＲＳを非活性状態に設定する。同様に、水平シフトレジスタ１２０は、複数の画素列を所定周期で順に選択するとともに、選択された画素列に対応する列選択信号ＣＳを活性状態に、非選択の画素列に対応する列選択信号ＣＳを非活性状態に設定する。以下では、各信号の活性状態が論理ハイレベル（以下、単に“Ｈレベル”と表記）であり、非活性状態が論理ローレベル（以下、単に“Ｌレベル”と表記）であるものとする。

画素回路１０♯の構成は、図１に示した画素回路１０と基本的に同様であるが、行選択端子１６および列選択端子１７をさらに有する。行選択端子１６には、対応の画素行の行選択信号ＲＳが入力され、列選択端子１７には対応の画素列の列選択信号ＣＳが入力される。出力端子１５からは、画素回路１０と同様に出力電圧Ｖｏｕｔが出力される。

図５は、図４に示された画素回路１０♯の構成を説明する回路図である。

図５を参照して、画素回路１０♯は、図１に示した実施の形態１に従う基本的な画素回路１０の構成に加えて、出力選択回路６０をさらに備える。

出力選択回路６０は、ｎチャネルＭＯＳトランジスタ６１〜６３を有する。

ｎチャネルＭＯＳトランジスタ６１および６２は、接地ノード１４および出力端子１５の間に直列に接続される。ｎチャネルＭＯＳトランジスタ６１のゲート（制御電極）は出力ノードＮｏと接続され、ｎチャネルＭＯＳトランジスタ６２のゲート（制御電極）は、ｎチャネルＭＯＳトランジスタ６３を介して列選択端子１７と接続される。ｎチャネルＭＯＳトランジスタ６３は、ｎチャネルＭＯＳトランジスタ６２のゲートと列選択端子１７との間に接続され、そのゲートは行選択端子１６と接続される。

ｎチャネルＭＯＳトランジスタ６１は、ソースフォロワアンプを構成し、ドレインに相当するノードＮｃに出力ノードＮｏの電圧に応じた出力電圧Ｖｏｕｔを生じさせる。出力電圧Ｖｏｕｔは、画素回路１０と同様に、画素回路１０♯自身での光電流Ｉ０と周辺画素での平均受光量に応じた電流Ｉ３との相対値に応じて決定される。

ｎチャネルＭＯＳトランジスタ６２は、対応の行選択信号ＲＳおよび列選択信号ＣＳの双方が活性状態（Ｈレベル）であるときにターンオンして、ノードＮｃと出力端子１５とを接続する。この結果、画素回路１０♯は、対応の画素行および画素列の両方が選択された選択時において、出力端子１５から出力電圧Ｖｏｕｔを出力する。

このようにして、実施の形態１に従う画素回路を連続配置した半導体撮像素子を構成することができる。この半導体撮像素子は、各画素回路における受光感度範囲を、人間の網膜のように周辺の明るさに応じて修正しシフトすることができるため、広い受光感度範囲と高いコントラストの検知とが実現できる。さらに、各画素回路を小型化できるため多画素化による高解像度化に有利であり、かつ、ノイズの影響の小さい高精度の出力電圧を得ることができる。

［実施の形態２］
図６は、本発明の実施の形態２に従う画素回路１１の構成を示す回路図である。

図６を参照して、実施の形態２に従う画素回路１１は、図４に示した画素回路１０♯の構成に加えて、「積分回路」として設けられるキャパシタ７０および「リセット回路」として設けられるｎチャネルＭＯＳトランジスタ７２とを有する。

キャパシタ７０の一端は出力ノードＮｏと接続され、その他端はたとえば接地ノード１４と接続される。ｎチャネルＭＯＳトランジスタ７２は、リセット電圧Ｖｒを供給するリセット電圧ノード７３と出力ノードＮｏとの間に電気的に接続される。ｎチャネルＭＯＳトランジスタ７２のゲートは、リセットパルスＲＳＴが与えられるリセット端子７４と接続される。これにより、リセット端子７４に与えられるリセットパルスＲＳＴが活性状態（Ｈレベル）とされるごとに、出力ノードＮｏはリセット電圧ノードと接続されて、リセット電圧Ｖｒに設定される。

リセットパルスＲＳＴは、周期的にパルス状に活性状態に設定される。リセットパルスＲＳＴの非活性状態（Ｌレベル）期間には、出力ノードＮｏがリセット電圧ノード７３から切離されるので、出力ノードＮｏは受光量に応じた出力電流Ｉｏにより充放電され、出力電圧Ｖｏｕｔは、出力電流Ｉｏの時間積分値に応じて変化する。

実施の形態１に従う画素回路１０，１０♯では、出力電流Ｉｏは瞬間での受光量に対応する値であり、瞬間値の撮像しか行なえなかったため、蛍光灯など絶えず明るさが変化している物体を撮像すると画面がちらつく等の問題が生じる可能性あるが、実施の形態２に従う画素回路１１では、出力電流Ｉｏの時間積分値が出力されるので、このような問題点が解決される。

図７は、実施の形態２に従う画素回路の動作を説明する概念図である。

図７を参照して、リセットパルスＲＳＴは、所定間隔に従って、一定期間（時刻ｔ０〜ｔ０♯間および時刻ｔ２〜ｔ２♯間）において、活性状態（Ｈレベル）に活性化される。

リセットパルスＲＳＴの活性状態期間において、出力ノードＮｏはリセット電圧Ｖｒへ充電される。リセットパルスＲＳＴの非活性状態（Ｌレベル）期間においては、自身の画素回路の受光量および周辺画素回路の受光量との差電流に応じて、出力ノードＮｏが充放電されるので、これに従って電圧Ｖｏも時間的に変化する。

さらに、自身の画素の選択タイミング（時刻ｔ１〜ｔ１♯）において、行選択信号ＲＳおよび列選択信号ＣＳの両方がＨレベルに活性化される。このタイミングにおける電圧Ｖｏは、トランジスタ６１によって構成されるソースフォロワアンプによって増幅されて、出力電圧Ｖｏｕｔとして出力端子１５から出力される。

このような構成とすることにより、積分回路およびソースフォロワアンプの付加により実施の形態１に従う画素回路よりも実質的に感度が向上し、より低照度での撮像が可能となる。

なお、図４に示した半導体撮像素子１００において、画素回路１０♯に代えて画素回路１１（図６）を配置することにより、実施の形態２に従う画素回路を連続配置した半導体撮像素子を構成することが可能である。

図８および図９には、本発明に従う半導体撮像素子による撮像例のシミュレーション結果が示される。

図８は、図２９および図３０に示した従来の半導体撮像素子による撮像例と同一の被写体を撮像したものである。同様に、図９は、図３１に示した従来のログアンプを用いた半導体撮像素子による撮像例と同一の被写体を撮像したものである。図８および図９に示されるように、本発明によれば、各画素回路における受光感度範囲を、人間の網膜のように周辺の明るさに応じて修正しシフトすることができるため、同一視野内の明るい部分および暗い部分を十分なコントラストで検知できる半導体撮像素子を実現することができる。

［実施の形態３］
実施の形態３では、光電流Ｉ０に応じた電流Ｉ１およびＩ２を発生する電流発生回路（図１におけるカレントミラー回路３０ａ）の他の構成例について説明する。

図１０は、この発明の実施の形態３に従う画素回路１５０の構成を示す回路図である。

図１０を参照して、実施の形態３に従う画素回路１５０は、図１に示した画素回路１０（実施の形態１）と比較して、カレントミラー回路（電流発生回路）３０ａに代えて、電流発生回路３０ｃを備える点と、受光検知素子であるフォトダイオード２０がノードＮａおよび電源ノード１３の間に接続される点と、「リセット回路」として作用するリセットトランジスタ９０をさらに備える点とで異なる。

フォトダイオード２０は、そのカソードが電源ノード１３と電気的に接続され、そのアノードがノードＮａと電気的に接続されて逆バイアスされる。

電流発生回路３０ｃは、ｐチャネルＭＯＳトランジスタ３２，３３と、光電流Ｉ０に応じた電圧ＶａをノードＮａに発生する電流電圧変換器として作用するｐチャネルＭＯＳトランジスタ８０とを含む。

ｐチャネルＭＯＳトランジスタ８０は、そのソースがノードＮａと接続され、そのドレインが接地ノード１４と接続される。ｐチャネルＭＯＳトランジスタ８０は、そのゲートがドレインと同様に接地ノード１４と接続されて、ゲート電圧が接地電圧Ｖｓｓに固定されるので、電流駆動力を大きくすることができる。

ｎチャネルＭＯＳトランジスタ３４，３５は、図１に示した画素回路１０と同様に、カレントミラー回路３０ｂを構成する。

リセットトランジスタ９０は、ｎチャネルＭＯＳトランジスタで構成されて、リセット電圧ノード１８とノードＮａとの間に接続される。リセットトランジスタ９０のゲートには、リセットパルスＲＳＴを与えるリセット端子７４と接続される。リセットパルスＲＳＴは、図７に示したのと同様に、所定周期で一定期間活性状態（ここではＨレベル）に設定される。リセット電圧ノード１８より供給されるリセット電圧ＶＲＬは、接地ノード１４の電圧Ｖｓｓに近い正電圧に設定される。すなわち、Ｖｓｓ≦ＶＲＬ＜Ｖｄｄであり、かつＶＲＬ≒Ｖｓｓである。

画素回路１５０のその他の部分の構成は、図１に示した画素回路１０と同様であるので、詳細な説明は繰り返さない。

ここで、図１０に示した画素回路１５０の構成と、本発明の構成との対応関係を説明すれば、電流発生回路３０ｃが本発明における「第１の電流発生回路」に対応し、カレントミラー回路３０ｂが本発明における「第２の電流発生回路」と対応する。また、図１０の構成では、電源ノード１３が「第１の電源ノード」に対応し、接地ノード１４が「第２の電源ノード」と対応する。すなわち、ｐチャネルＭＯＳトランジスタ８０が本発明（特に請求項７）における「第１のトランジスタ」に対応し、ｐチャネルＭＯＳトランジスタ３２および３３が本発明（特に請求項７）の「第２のトランジスタ」および「第３のトランジスタ」にそれぞれ対応し、ｎチャネルＭＯＳトランジスタ３４および３５が本発明（特に請求項７）の「第４のトランジスタ」および「第５のトランジスタ」にそれぞれ対応する。

次に電流発生回路３０ｃの動作を説明する。ｐチャネルＭＯＳトランジスタ８０には、直列に接続されたフォトダイオード２０による光電流Ｉ０がＩｄｓ（ソース・ドレイン間電電流）として流れる。このため、ｐチャネルＭＯＳトランジスタ８０は、そのＶｄｓ（ソース・ドレイン間電圧）−Ｉｄｓ特性に従って、光電流Ｉ０に応じた電圧ＶａをノードＮａに生成する。以下に説明するようにＭＯＳトランジスタのＶｄｓ−Ｉｄｓ特性は、対数的な応答を示すので、以下ではこのトランジスタを“ログトランジスタ”とも称する。

図１１は、ログトランジスタ８０のＶｄｓ−Ｉｄｓ特性のシミュレーション結果を示す図である。なお、シミュレーション条件は、Ｖｄｄ＝３．３（Ｖ），Ｖｓｓ＝０（Ｖ），Ｖｔ＝０．５（Ｖ），β＝２．５とした。ここで、Ｖｔおよびβは、ログトランジスタ８０のしきい値電圧（絶対値）および利得係数である。

図１１を参照して、ログトランジスタの動作特性は、ソース・ドレイン間電圧Ｖｄｓに応じて変化する。ソース・ドレイン間電圧Ｖｄｓが低い領域から高い領域に変化するにつれて、ログトランジスタは、弱反転領域（Ｖｄｓ＜０．５Ｖ）、強反転領域（Ｖｄｓ：０．５〜１．０Ｖ）および対数領域（Ｖｄｓ＞１．０Ｖ）での動作を行なう。弱反転領域は、概ね、Ｖｄｓがしきい値電圧より低い領域に相当する。

特に、Ｖｄｓが弱反転領域および強反転領域では、ソース・ドレイン間電流Ｉｄｓは、Ｖｄｓに応じて急激に増加するが、Ｖｄｓが高くなって強反転領域に入ると、ＭＯＳトランジスタのｎ層およびｐ層の抵抗値が無視できなくなるためＩｄｓ増加の傾きが小さくなる。この現象は、ダイオードのニー（knee）特性と呼ばれている。このように、Ｖｄｓが高くなるとＩｄｓの傾きが小さくなるので、１０桁以上の広い光強度分布に対して、ノードＮａの電圧Ｖａの飽和を抑制することができる。

リセットトランジスタ９０は、リセットパルスＲＳＴの活性化期間に導通して、ノードＮａをリセット電圧ＶＲＬへ駆動する。ノードＮａの電圧Ｖａは、このリセット動作によって接地電圧Ｖｓｓ近傍に設定された状態から、ログトランジスタ８０による電流−電圧変換によって光電流Ｉ０に応じたレベルまで上昇する。すなわち、電圧Ｖａは、光電流Ｉ０に相当するＩｄｓがログトランジスタ８０を流れるときのＶｄｓで示される。

特に、リセット電圧ＶＲＬを、リセット動作時にログトランジスタ８０が弱反転領域で動作するような範囲、すなわち図１１に示した特性に従えば、ＶＲＬ−Ｖｓｓ≦０．５（Ｖ）以下となるように設定することにより、低照度領域での撮像についても感度のよい応答を得ることができる。

再び図１０を参照して、ｐチャネルＭＯＳトランジスタ３２および３３のゲートは各々ノードＮａと接続されている。このため、ｐチャネルＭＯＳトランジスタ３２によって、光電流Ｉ０に応じた電流Ｉ１がノードＮｂに流される。同様に、ｐチャネルＭＯＳトランジスタ３３によって、光電流Ｉ０に応じた電流Ｉ２が出力ノードＮｏに流される。

画素回路１５０においても、ノードＮｂは、「画素間接続部」として設けられた抵抗成分４０を介して、少なくとも１つの隣接する画素回路１５０中のノードＮｂと電気的に接続される。これにより、ノードＮｂには、抵抗成分４０を介して接続された画素回路間での電流Ｉ１の分流および合成によって、互いに接続された周辺画素回路における平均受光量に応じた電流Ｉ３が通過するようになる。

ノードＮｂの通過電流Ｉ３は、カレントミラー回路３０ｂによって、ｎチャネルＭＯＳトランジスタ３５の通過電流Ｉ４に転写される。

この結果、出力ノードＮｏでの出力電流Ｉｏは、図１に示した画素回路１０と同様に、自身の画素回路１５０における光電流Ｉ０に応じた電流Ｉ２と、自身を含む周辺画素回路での平均受光量に応じた電流Ｉ４との差電流となる。このため、出力端子１５に生じる出力電圧Ｖｏｕｔは、出力電流Ｉｏに応じた値、すなわち画素回路１５０自身での受光量と自身を含む周辺画素での平均受光量との差に応じた値となる。

したがって、実施の形態３に従う画素回路１５０についても、実施の形態１に従う画素回路１０と同様の効果を享受することができる。すなわち、画素回路１５０における受光量と出力電圧Ｖｏｕｔとの関係は図３と同様になり、各画素回路に単一のフォトダイオード（受光検出素子）を配置する構成によって、広い受光感度範囲と高いコントラストの検知とが実現できる。

さらに、電流発生回路３０ｃでは、ログトランジスタ８０を用いることにより、広い撮像レンジを確保しながら、低照度領域での撮像についても感度のよい光電変換を行なうことができる。なお、ログトランジスタ８０の電流駆動力は、カレントミラー回路３０ａ（図１）を構成するｐチャネルＭＯＳトランジスタ３１と比較して大きいため、光電流Ｉ０に応じた電圧ＶａがノードＮａに得られるまでの時間を短縮できる。すなわち、光電流から出力電圧への光電変換動作の速応性についても相対的に改善できる。

さらに、リセット電圧ＶＲＬをリセット動作直後にログトランジスタ８０が弱反転領域で動作するように定めることにより、この光電変換動作はさらに高速化される。なぜなら、フォトダイオード２０への光照射によって生じた光電流Ｉ０を電圧に変換する際、フォトダイオード２０のアノードに接続されたノードＮａを共有するログトランジスタ８０では、図１１の電流−電圧特性（Ｉｄｓ−Ｖｄｓ）にも示されるように、弱反転領域で動作することによって電流の変化に対する電圧の変化を、他の領域での動作時よりも大きく確保できるからである。このように、リセットトランジスタ９０の配置により、ノードＮａへの直接的なリセット動作によって、残像を抑制しながらレスポンスの早い画素回路を構成することが可能となる。

なお、画素回路１５０においても、ｐチャネルＭＯＳトランジスタ３２，３３およびｎチャネルＭＯＳトランジスタ３４，３５の電流駆動能力（トランジスタサイズ）を適切に設計することによって、光電流Ｉ０を増幅するように電流Ｉ１〜Ｉ４を発生させて、耐ノイズ性を高めることができる。

図１２は、実施の形態３に従う画素回路の他の構成例を示す図である。

図１２を参照して、実施の形態３の他の構成例に従う画素回路１５５は、図１０に示した画素回路１５０の構成と比較して、ノードＮａおよび接地ノード１４の間に、複数のログトランジスタ８０および８２が直列に接続される点で異なる。

ログトランジスタ８２は、ｐチャネルＭＯＳトランジスタで構成され、図１０にも示したログトランジスタ８０とノードＮａとの間に接続される。すなわち、ログトランジスタ８２のソースはノードＮａと接続され、ゲートおよびドレインは、ログトランジスタ８０（ｐＭＯＳ）のソースと接続される。このように、ログトランジスタ８０のソースは、ログトランジスタ８２を介してノードＮａと電気的に接続され、ログトランジスタ８２のドレインは、ログトランジスタ８０を介して接地ノード１４と電気的に接続される。ログトランジスタ８２は、図１１に示したログトランジスタ８０と同様のＶｄｓ−Ｉｄｓ特性を有する。

このような構成とすることにより、画素回路１５５では、光電流Ｉ０を電圧Ｖａに変換する光電変換のレート（ΔＶａ／ΔＩ０）を、画素回路１５０と比較して約２倍にすることができる。したがって、画素回路１５５は，ログトランジスタ８２の追加分だけレイアウト面積が大きくなるものの、画素回路１５０よりも実質的に感度が向上し、より低照度での撮像が可能となる。

なお、図１２に示した画素回路１５５では、ノードＮａおよび接地ノード１４の間に２個のログトランジスタを直列接続する構成を説明したが、３個以上の任意の複数個のログトランジスタを直列接続する構成とすることも可能である。

［実施の形態３の変形例］
実施の形態３に従う画素回路１５０および１５５では、カソードを電源ノード１３と接続することによってフォトダイオード２０を逆バイアスしていた。これに対して、実施の形態３の変形例では、アノードを接地ノード１４と接続することによってフォトダイオード２０を逆バイアスする構成例について説明する。

図１３は、実施の形態３の変形例に従う画素回路の構成を示す回路図である。

図１３を参照して、実施の形態３の変形例に従う画素回路１５０♯は、図１０に示した画素回路１５０と比較して、ログトランジスタ８０およびリセットトランジスタ９０に代えて、ログトランジスタ８０♯およびリセットトランジスタ９０♯を備える点で異なる。さらに、フォトダイオード２０は、ノードＮａおよび接地ノード１４の間に配置され、そのカソードがノードＮａと、そのアノードが接地ノード１４と電気的にそれぞれ接続される。

ログトランジスタ８０♯は、ｎチャネルＭＯＳトランジスタで構成され、そのドレインおよびゲートは電源ノード１３と接続され、そのソースはノードＮａと接続される。すなわち、ログトランジスタ８０♯のゲート電圧は電源電圧Ｖｄｄに固定されている。

リセットトランジスタ９０♯はｐチャネルＭＯＳトランジスタで構成され、リセット電圧ノード１８♯とノードＮａとの間に電気的に接続される。リセットトランジスタ９０♯のゲートは、リセットパルス／ＲＳＴを与えるリセット端子７４♯と接続される。リセットパルス／ＲＳＴは、リセットパルスＲＳＴと逆極性の信号であり、所定周期ごとに一定期間Ｌレベルへ活性化される信号である。

リセット電圧ノード１８♯から供給されるリセット電圧ＶＲＨは、電源電圧Ｖｄｄ以下で、かつ電源電圧Ｖｄｄ近傍に設定される。すなわち、Ｖｓｓ＜ＶＲＨ≦Ｖｄｄであり、かつＶＲＨ≒Ｖｄｄである。実施の形態３で説明したのと同様に、リセット電圧ＶＲＨは、リセット動作直後にログトランジスタ８０♯が弱反転領域で動作するように定めることが好ましい。

画素回路１５０♯では、ｎチャネルＭＯＳトランジスタ３４および３５の各ゲートがノードＮａと接続される。したがって、ｎチャネルＭＯＳトランジスタ３４，３５およびログトランジスタ８０♯を含んで構成される電流発生回路３０ｃ♯によって、光電流Ｉ０に応じた電流Ｉ１およびＩ２がノードＮｂおよび出力ノードＮｏにそれぞれ発生される。

画素回路１５０♯においても、ノードＮｂは、抵抗成分４０を介して、少なくとも１つの隣接する画素回路中のノードＮｂと電気的に接続されるので、抵抗成分４０を介して接続された画素回路間での電流Ｉ１の分流および合成によって、ノードＮｂには、互いに接続された周辺画素回路での平均受光量に応じた電流Ｉ３が通過するようになる。

画素回路１５０♯では、ｐチャネルＭＯＳトランジスタ３２および３３の各ゲートがノードＮｂと接続される。したがって、ｐチャネルＭＯＳトランジスタ３２および３３によって構成されるカレントミラー回路３０ｂ♯によって、ノードＮｂの通過電流Ｉ３に応じた電流Ｉ４が出力ノードＮｏに発生される。

ここで、図１３に示した画素回路１５０♯の構成と、本発明の構成との対応関係を説明すれば、電流発生回路３０ｃ♯が本発明における「第１の電流発生回路」に対応し、カレントミラー回路３０ｂ♯が本発明における「第２の電流発生回路」と対応する。また、図１０の構成では、接地ノード１４が「第１の電源ノード」に対応し、電源ノード１３が「第２の電源ノード」と対応する。すなわち、ｐチャネルＭＯＳトランジスタ８０♯が本発明（特に請求項７）における「第１のトランジスタ」に対応し、ｎチャネルＭＯＳトランジスタ３４および３５が本発明（特に請求項７）の「第２のトランジスタ」および「第３のトランジスタ」にそれぞれ対応し、ｐチャネルＭＯＳトランジスタ３２および３３が本発明（特に請求項７）の「第４のトランジスタ」および「第５のトランジスタ」にそれぞれ対応する。

この結果、出力端子１５に生じる出力電圧Ｖｏｕｔは、図１０に示した画素回路１５０と同様に、自身の画素回路１５０における光電流Ｉ０に応じた電流Ｉ２と、自身を含む周辺画素回路での平均受光量に応じた電流Ｉ４との差電流となる出力電流Ｉｏに応じた値、すなわち画素回路１５０自身での受光量と自身を含む周辺画素での平均受光量との差に応じた値となる。

したがって、実施の形態３の変形例に従う画素回路１５０♯についても、実施の形態３に従う画素回路１５０と同様の効果を享受することができる。すなわち、各画素回路に単一のフォトダイオード（受光検出素子）を配置する構成によって、広い受光感度範囲と高いコントラストの検知とを実現するとともに、ログトランジスタ８０♯およびリセットトランジスタ９０♯の配置により、広い撮像レンジを確保しながら低照度領域での撮像の感度を向上するとともに、残像を抑制しながらレスポンスの早い画素回路を構成することが可能となる。なお、画素回路１５０♯においても、ｐチャネルＭＯＳトランジスタ３２，３３およびｎチャネルＭＯＳトランジスタ３４，３５の電流駆動能力（トランジスタサイズ）を適切に設計することによって、光電流Ｉ０を増幅するように電流Ｉ１〜Ｉ４を発生させて、耐ノイズ性を高めることができる。

ここで、図１０および図１３にそれぞれ示した画素回路１５０および１５０♯について、そのブルーミング耐性を比較する。

周知のように、ブルーミングとは、非常に強い光がフォトダイオードへ入射した場合に、固定バイアス側電極で発生した少数キャリアが多数キャリアと再結合して消滅する前に隣接画素へ流れ込んでしまうことにより，偽信号が発生する現象である。このため、固定バイアス側電極の少数キャリアのライフタイムが小さい方がブルーミング耐性に優れた構成となる。

画素回路１５０（図１０）では、カソード（ｎ極）が電源電圧Ｖｄｄに固定的にバイアスされるので、固定バイアス側電極での少数キャリアはホールである。これに対して、画素回路１５０♯（図１３）では、アノード（ｐ極）が接地電圧Ｖｓｓに固定的にバイアスされるので、固定バイアス側電極での少数キャリアはエレクトロンである。キャリア移動度に注目するとエレクトロンよりもホールの方が移動度が小さいため、実効的なライフタイムについてもホールの方が短くなる。このため、ライフタイムが相対的に短いホールを固定バイアス側電極での少数キャリアとする画素回路１５０の方が、よりブルーミング耐性に優れることになる。すなわち、実施の形態３およびその変形例にそれぞれ従う画素回路１５０および１５０♯は、光電流−出力電圧の光電変換については同様の機能および効果を有するものの、ブルーミング耐性については、実施の形態３に従う画素回路１５０の方が優れている。

図１４は、実施の形態３の変形例に従う画素回路の他の構成例を示す図である。

図１４を参照して、実施の形態３の変形例の他の構成例に従う画素回路１５５♯は、図１３に示した画素回路１５５の構成と比較して、ノードＮａおよび電源ノード１３の間に、複数のログトランジスタ８０♯および８２♯が直列に接続される点で異なる。

ログトランジスタ８２♯は、ｎチャネルＭＯＳトランジスタで構成され、図１３にも示したログトランジスタ８０♯とノードＮａとの間に接続される。ログトランジスタ８２♯のソースはノードＮａと接続され、ゲートおよびドレインは、ログトランジスタ８０♯（ｎＭＯＳ）のソースと接続される。すなわち、ログトランジスタ８０♯のソースは、ログトランジスタ８２♯を介してノードＮａと電気的に接続され、ログトランジスタ８２♯のドレインは、ログトランジスタ８０♯を介して電源ノード１３と電気的に接続される。ログトランジスタ８２♯は、ログトランジスタ８０♯と同様のＶｄｓ−Ｉｄｓ特性を有する。

このような構成とすることにより、画素回路１５５♯では、光電流Ｉ０を電圧Ｖａに変換する光電変換のレート（ΔＶａ／ΔＩ０）を、画素回路１５５と比較して約２倍にすることができる。したがって、画素回路１５５♯は，ログトランジスタ８２♯の追加分だけレイアウト面積が大きくなるものの、画素回路１５５よりも実質的に感度が向上し、より低照度での撮像が可能となる。

なお、図１４に示した画素回路１５５♯では、ノードＮａおよび電源ノード１３の間に２個のログトランジスタを直列接続する構成を説明したが、３個以上の任意複数個のログトランジスタを直列接続する構成とすることも可能である。

［実施の形態４］
実施の形態４においては、実施の形態３およびその変形例に従う画素回路に示されたリセットトランジスタとして、利得係数βを変調可能な電界効果トランジスタ（以下、利得可変トランジスタと称する）を適用した構成について説明する。

図１５は、実施の形態４に従う画素回路の構成を示す回路図である。

図１５を参照して、実施の形態４に従う画素回路１６０は、実施の形態３に従う画素回路１５０（図１０）と比較して、リセットトランジスタ９０に代えて、リセットトランジスタ９５を備える点で異なる。

リセットトランジスタ９５は、ｐチャネル型の利得可変トランジスタで構成される。以下に説明するように、利得可変トランジスタは、通常の電界効果トランジスタと同様のゲート（以下、“通常ゲート”とも称する）、ソースおよびドレインに加えて、制御ゲートＣＧをさらに有しており、その利得係数βが制御ゲートＣＧの電圧（以下、単に“制御ゲート電圧”と称する）に応じて変化する点を特徴としている。

（利得可変トランジスタに関する説明）
まず、利得可変トランジスタの原理および動作について詳細に説明する。

図１６（ａ）は利得可変トランジスタ（ｎチャネル型）の第１の構成例を示す図であり、図１６（ｂ）は、図１６（ａ）のＸＶＩＢ−ＸＶＩＢ線断面図である。

図１６（ａ），（ｂ）に示された、ｎチャネル型の利得可変トランジスタ２００では、ｐ型シリコン基板ＰＢの表面に絶縁膜を介して帯状の通常ゲートＧＲが形成され、さらに通常ゲートＧＲを覆うように絶縁層を介して制御ゲートＣＧが形成されている。制御ゲートＣＧは、通常ゲートＧＲに対して角度θを成すように斜めに配置される。

その長辺中央部が通常ゲートＧＲと直交する長方形の領域にｎ型不純物が注入され、ゲートＧＲ，ＣＧの一方側にソースＳＲが形成され、ゲートＧＲ，ＣＧの他方側にドレインＤＲが形成される。通常ゲートＧＲ，制御ゲートＣＧ、ソースＳＲおよびドレインＤＲの各々は、コンタクトホールＣＨを介して他のノードに接続される。利得可変トランジスタ２００は、通常ゲートＧＲのゲート長Ｌｒおよびゲート幅Ｗｒと、通常ゲートＧＲと制御ゲートＣＧの角度θとをパラメータとして有する。

図１７（ａ），（ｂ）は、利得可変トランジスタのβ変調の原理を示す図である。制御ゲートＣＧ下のチャネルのコンダクタンスが通常ゲートＧＲと同等かそれ以下になるように制御ゲート電圧を設定した場合は、図１７（ａ）の斜線を施した部分が実効的なゲート領域となる。すなわち、実効的なゲート長Ｌは通常ゲートＧＲのゲート長Ｌｒよりも長くなり、実効的なゲート幅Ｗは通常ゲートＧＲのゲート幅Ｗｒよりも狭くなるので、利得係数β∝Ｗ／Ｌは低下する。

一方、制御ゲートＣＧ下のチャネルのコンダクタンスが通常ゲートＧＲよりも十分に大きくなるように制御ゲート電圧を設定した場合は、図１７（ｂ）の斜線を施した部分が実効的なゲート領域となる。すなわち、実効的なゲート長Ｌおよびゲート幅Ｗは通常ゲートＧＲのゲート長Ｌｒおよびゲート幅Ｗｒと同等になり、利得係数βは上昇する。

このように、制御ゲート電圧に応じて制御ゲートＣＧ下チャネルの抵抗値（コンダクタンス）を制御することにより、通常ゲートＧＲ下チャネルにかかるチャネル方向の電界の向きを変調して実効的なゲート長およびゲート幅が変えられる。これにより、利得可変トランジスタ２００の利得係数βは、制御ゲート電圧に応じて連続的に変化する。なお、利得係数βの変調範囲は、上記素子形状パラメータＷｒ，Ｌｒ，θによって設定することができる。

なお、図１６（ａ），（ｂ）では、通常ゲートＧＲを覆うように制御ゲートＣＧを斜めに設けたが、制御ゲートＣＧのうちの通常ゲートＧＲの上方の部分を除去しても良いし、斜めに設けた通常ゲートＧＲを覆うようにして帯状の制御ゲートＣＧを設けても良いし、くの字型の通常ゲートＧＲを覆うようにして帯状の制御ゲートＣＧを設けても良い（国際公開ＷＯ０２／０５９９７９号公報参照）。

あるいは、以下に説明するように、制御ゲートＣＧについて、通常ゲートＧＲと交差する斜線形状ではなく、矩形状で設けることもできる。（特願２００３−１７４７０３号参照）。

図１８から図２０は、利得可変トランジスタの第２の構成例を説明する図である。

図１８を参照して、矩形状の通常ゲートＧＲのゲート長に沿った方向およびゲート幅に沿った方向を、それぞれＸ方向およびＹ方向と定義する。すなわち、通常ゲートＧＲは、Ｘ方向およびＹ方向に沿った直交する直線群のみで囲まれた平面形状（矩形形状）を有する。図１９に示されるように、通常ゲートＧＲの平面形状は、ゲート長Ｌおよびゲート幅Ｗを形状パラメータとして表現される。

利得可変トランジスタ２１０では、制御ゲートＣＧもＸ方向およびＹ方向に沿った直線群のみで囲まれた平面形状（矩形形状）を有する。通常ゲートＧＲ、ドレインＤＲ、ソースＳＲおよび制御ゲートＣＧには電極引出しのためのコンタクトホールＣＨが設けられている。

ドレインＤＲおよびソースＳＲ間の領域において、通常ゲートＧＲによってチャネル領域２０１が形成され、制御ゲートＣＧによってチャネル領域２０２が形成される。チャネル領域２０１およびチャネル領域２０２が幾何学的な連続性を有するように、通常ゲートＧＲおよび制御ゲートＣＧは配置される。

制御ゲートＣＧのゲート長は非一様であるが、制御ゲートＣＧは、ゲート幅方向（Ｙ方向）に沿った少なくとも一部でゲート長が不連続となる形状を有している。また、制御ゲートＣＧは、ドレインＤＲおよびソースＳＲ間の領域で、平面的に見て通常ゲートＧＲと少なくとも部分的に重複するように設けられる。

一例として、制御ゲートＣＧは、２種類のチャネル長を有するようなＩ型の平面形状を有する。Ｉ型形状の制御ゲートＣＧは、ドレインＤＲおよびソースＳＲ間の領域で、平面的に見て矩形状の通常ゲートＧＲを覆うように設けられる。図２０に示されるように、制御ゲートＣＧのＩ型形状は、局所的なゲート幅Ｗ１，Ｗ２，Ｗ３および局所的なゲート長Ｌ１，Ｌ２，Ｌ３（利得可変トランジスタ２１０ではＬ３＝Ｌ１）の形状パラメータで表現される。

次に、利得可変トランジスタ２１０における利得係数βの変調について説明する。

図２１を参照して、利得可変トランジスタ２１０では、通常ゲートＧＲとドレインＤＲおよびソースＳＲとの間に、制御ゲートＣＧ下のチャネル領域２０２が実質上凹型を形成する。通常ゲートＧＲによるチャネル領域２０１と制御ゲートＣＧによるチャネル領域２０２とを併せた全体チャネル領域２２０は、実質的にＩ型を形成するようになる。

通常ゲートＧＲおよび制御ゲートＣＧの両方が存在するので、全体チャネル領域２２０に生じる電界は、制御ゲートＣＧ下のチャネルコンダクタンスに応じて変わる。すなわち、この電界は、厳密には、制御ゲート電圧および通常ゲートＧＲへの印加電圧（以下、“通常ゲート電圧”と称する）の比に応じて、実質的には制御ゲート電圧に応じて変わる。

制御ゲートＣＧ下のチャネルコンダクタンスが十分高い場合に、全体チャネル領域２２０に生じる電界ベクトルは、図２１に点線２７０で示されるように、Ｘ方向に沿って一様となる。この結果、全体チャネル領域２２０の等価的なチャネル幅およびチャネル長は、通常ゲートＧＲのゲート長Ｌおよびゲート幅Ｗと同等となる。

これに対して、制御ゲートＣＧ下のチャネルコンダクタンスが十分低い場合には、全体チャネル領域２２０に生じる電界ベクトルは、図６に実線２７１で示されるように、制御ゲートＣＧのゲート長の非一様性に従って分割された領域２６１、２６２および２６３の間で非一様となる。具体的には、ゲート長が相対的に短い領域２６２では、点線２７１と同様にＸ方向に沿った電界ベクトルが生じる一方で、ゲート長が相対的に長い領域２６１，２６３では、電界の部分的・局所的な変化によって電界の回りこみが生じる。

このため、領域２６１，２６３では、相対的にゲート長が長くなるため、ゲート長が相対的に短い領域２６２での電界は、領域２６１，２６３よりも大きい。すなわち、全体チャネル領域２２０には、相対的な強電界領域２６２および弱電界領域２６１，２６３からなる非一様な電界が形成される。利得可変トランジスタ２１０では、このような部分的・局所的な電界の変化を生じさせて、チャネル抵抗を部分的に変化させて、チャネル領域内に電界強度差を発生させることができる。

この結果、弱電界領域２６１，２６３のコンダクタンスｇ１，ｇ３は、強電界領域２６２のコンダクタンスｇ２よりも相対的に小さくなる。チャネル領域２０２のコンダクタンスは、並列接続された、領域２６１、２６２および２６３それぞれのコンダクタンスｇ１、ｇ２およびｇ３の和で示されるので、この場合には、全体チャネル領域２２０のコンダクタンスは、全体に一様な電界が形成される場合、すなわち制御ゲート下のチャネルコンダクタンスが十分高い場合よりも小さくなる。

したがって、制御ゲートＣＧ下のチャネルコンダクタンスが十分低い場合に、全体チャネル領域２２０のコンダクタンス、すなわち利得可変トランジスタ２１０の利得係数は最小値βｍｉｎとなる。この場合における、全体チャネル領域２２０の実効的なゲート長Ｌｇｃおよびゲート幅Ｗｇｃの比（Ｗｇｃ／Ｌｇｃ）は、通常ゲートＧＲでのゲート長およびゲート幅の比（Ｗ／Ｌ）よりも小さくなる。すなわち、チャネル領域内に生じた電界強度差に起因して、全体チャネル領域２２０の実効的なゲート長およびゲート幅は変調されることになる。

一方、制御ゲートＣＧ下のチャネルコンダクタンスが十分高い場合には、全体チャネル領域２２０が一様な強電界領域となり、全体チャネル領域２２０のコンダクタンス、すなわち利得可変トランジスタ２１０の利得係数は最大値βｍａｘとなる。このように、全体チャネル領域２２０には、通常ゲート電圧および制御ゲート電圧の比に応じて、点線１７０で示した最小利得係数βｍｉｎに対応する電界（回り込み最大）、実線１７１で示した最大利得係数βｍａｘに対応する電界（Ｘ方向一様）あるいは両者の中間的な状態の電界が生じる。特に、この中間的な状態の電界は、通常ゲート電圧および制御ゲート電圧の比に応じて、アナログ的に変化していく。

なお、ｎチャネル型の利得可変トランジスタ２１０では、制御ゲート電圧Ｖｇｃが低いほどチャネル領域２０２のコンダクタンスは低くなる。一方、ｐチャネル型の利得可変トランジスタ２１０では、制御ゲート電圧Ｖｇｃが高いほどチャネル領域２０２のコンダクタンスは低くなる。

このように、利得可変トランジスタ２１０についても、制御ゲート電圧に応じて利得係数を連続的に変調できる。なお、利得係数βの変調範囲は、上記形状パラメータＷ１〜Ｗ３、Ｌ１〜Ｌ３等によって設定することができる。

あるいは、図１８に示した利得可変トランジスタ２１０に派生して、制御ゲートＣＧを図２２〜図２４に示すような形状とすることも可能である。

図２２に示された利得可変トランジスタ２５０では、制御ゲートＣＧは、Ｙ方向に沿った中央部分で間欠部を有するような非連続的形状で、かつ、通常ゲートＧＲと平面的に見て重複する領域の一部に形成されている。制御ゲートＣＧは、この間欠部分でそのゲート長が他の部分と異なるので、図１８に示した利得可変トランジスタ２１０と同様のメカニズムによって、利得可変トランジスタ２５０の利得係数βを制御ゲート電圧に応じて変調できる。

図２３に示された利得可変トランジスタ２６０では、制御ゲートＣＧは、Ｔ型の平面形状を有するように形成され、かつ、Ｔ型形状の制御ゲートＣＧがドレインＤＲおよびソースＳＲ間の領域で、平面的に見て通常ゲートＧＲを覆うように設計される。また、図２４に示された利得可変トランジスタ２８０では、制御ゲートＣＧは、通常ゲートＧＲと平面的に見て重複する領域の中央部分にのみＸ方向に沿って橋状に形成され、その他の部分で非形成とされるような平面形状を有している。このように、制御ゲートＣＧを矩形形状としても、通常ゲートＧＲと平面的に見て少なくとも部分的に重複し、かつゲート幅方向に沿ってゲート長が部分的に異なるような形状に設計することにより、制御ゲート電圧に応じて利得係数βを変調可能な利得可変トランジスタを構成できる。

以上の説明から理解されるように、ｎチャネル型の利得可変トランジスタでは、利得係数βは、制御ゲート電圧の上昇に応じて増大し、制御ゲート電圧の低下に応じて小さくなる。一方、ｐチャネル型の利得可変トランジスタでは、利得係数βは、制御ゲート電圧の低下に応じて増大し、制御ゲート電圧の上昇に応じて小さくなる。

（実施の形態４に従う画素回路の動作）
再び図１５を参照して、実施の形態４に従う画素回路１６０では、上述の利得可変トランジスタ（ｎチャネル型）がリセットトランジスタ９５として用いられ、かつ、その制御ゲートＣＧはノードＮａと接続される。これにより、リセットトランジスタ９５の利得係数β、すなわち電流駆動力は、ノードＮａの電圧Ｖａに応じて変化する。具体的には、リセットトランジスタ９５の電流駆動力は、電圧Ｖａが低いほど（接地電圧Ｖｓｓ側）小さくなり、電圧Ｖａが高いほど（電源電圧Ｖｄｄ側）大きくなる。

これにより、リセットパルスＲＳＴの活性化タイミングにおいて、ノードＮａは、ログトランジスタ８０によって光電流Ｉ０に応じた電圧Ｖａが生成された状態で、リセットトランジスタ９５によってリセット電圧ＶＲＬ（ＶＲＬ≒Ｖｓｓ）へ駆動される。したがって、ノードＮａの電圧Ｖａがリセット電圧ＶＲＬへリセットされるかどうかは、ログトランジスタ８０およびリセットトランジスタ９５のいずれの電流駆動力が相対的に大きいかによって決まる。このため、リセットパルスＲＳＴに応答してリセット動作が実行されるか否かは、ノードＮａの電圧に応じて決定されるようになる。

図２５は、画素回路１６０の動作を示す波形図である。

図２５では、高照度の場合すなわち画素回路１６０の入射光強度が高い場合におけるノードＮａの電圧Ｖａの時間変化（一点鎖線）と、低照度の場合すなわち画素回路１６０の入射光強度が低い場合における電圧Ｖａの時間変化（実線）とが示されている。リセットパルスＲＳＴは、一定の周期（図２５では時刻ｔ０，ｔ１，ｔ２）で一定期間活性状態（Ｈレベル）に設定される。初期状態では電圧Ｖａは、リセット電圧ＶＲＬにリセットされているものとする。

電圧Ｖａが境界電圧Ｖａ０よりも高い場合は、リセットトランジスタ９５の電流駆動力がログトランジスタ８０の電流駆動力よりも大きくなる。この場合には、リセットパルスＲＳＴの活性化に応答してリセットトランジスタ９５が導通すると、電圧Ｖａはリセット電圧ＶＲＬにリセットされる。

一方、電圧Ｖａが境界電圧Ｖａ０よりも低い場合は、リセットトランジスタ９５の電流駆動力がログトランジスタ８０の電流駆動力よりも小さい。この場合には、リセットパルスＲＳＴの活性化に応答してリセットトランジスタ９５が導通しても、電圧Ｖａはリセット電圧ＶＲＬにリセットされない。

境界電圧Ｖａ０は、ログトランジスタ８０のトランジスタサイズおよび利得可変トランジスタの形状パラメータの設計によって、リセット電圧ＶＲＬおよび電源電圧Ｖｄｄの間の所定の電圧に設定することができる。

高照度の場合（一点鎖線波形）は、フォトダイオード２０に比較的大きな光電流Ｉ０が流れるため電圧Ｖａは速やかに上昇するが、ログトランジスタ８０の対数動作領域に入ると、電圧Ｖｐの上昇速度（傾き）は小さくなる。画素回路１６０からの出力電圧の読出しは、次のリセットタイミングの直前、すなわち時刻ｔ１の直前に行なわれる。

電圧Ｖａに応じた電流Ｉ１，Ｉ２の生成を介した出力電圧Ｖｏｕｔの生成、すなわち電圧Ｖａから出力電圧Ｖｏｕｔへの変換動作については、実施の形態３に従う画素回路１５０と同様であるので、詳細な説明は繰り返さない。

出力電圧の読出し後、時刻ｔ１では、電圧Ｖａが境界電圧Ｖａ０よりも高くなり、リセットトランジスタ９５の利得係数βが高くなっているので、リセットパルスＲＳＴの活性化に応答してリセットトランジスタ９５が高い電流駆動力で導通し、電圧Ｖａはリセット電圧ＶＲＬにリセットされる。入射光の照度レベルが同様である場合には、時刻ｔ１〜ｔ２でも時刻ｔ０〜ｔ１と同様の動作が行なわれる。

これに対して、低照度の場合（実線波形）は、フォトダイオード２０に比較的小さな光電流Ｉ０が流れ、電圧Ｖａは緩やかに上昇する。ログトランジスタ８０の対数動作領域に入らないため、電圧Ｖａは、ほぼ一定の傾きで上昇する。

時刻ｔ１の直前に行なわれる出力電圧の読出し後、時刻ｔ１では、電圧Ｖａが境界電圧Ｖａ０よりも低く、リセットトランジスタ９５の利得係数βが低いので、リセットパルスＲＳＴの活性化に応答してリセットトランジスタ９５が導通しても、電圧Ｖａはリセット電圧ＶＲＬにリセットされず、電圧Ｖａは、さらに一定の傾きで緩やかに上昇する。

出力電圧の読出しは、次のリセットタイミングに相当する時刻ｔ２の直前に再度行なわれる。時刻ｔ２では、電圧Ｖａが境界電圧Ｖａ０よりも高くなり、リセットトランジスタ９５の利得係数βが高くなっているので、リセットパルスＲＳＴの活性化に応答してリセットトランジスタ９５が高い電流駆動力で導通し、電圧Ｖａはリセット電圧ＶＲＬにリセットされる。

以上のように、リセットパルスＲＳＴが活性化される各リセットタイミングにおいて、ノードＮａの電圧Ｖａに応じて、すなわち画素回路１６０自身への入射光の照度に応じて、リセット動作の実行が制御されることになる。したがって、実施の形態４に従う画素回路１６０では、実施の形態３に従う画素回路１５０が奏する効果に加えて、低照度時にリセット周期を長くして、等価的にフレームレートを下げることが可能となる。

一般的な半導体撮像素子では、全ての画素回路のフレームレートが同じ値に設定されるので、あるフレームレート（たとえば３０フレーム／秒）では被写体の低照度領域および高照度領域の両方で良好な画像が得られても、フレームレートを上げた場合は撮像限界照度が低下し、低照度領域の画像が黒くつぶれてしまう。つまり、広ダイナミックレンジの半導体撮像素子を用いて撮像可能照度帯域幅を確保できても、撮像限界照度を確保することはできない。これは、高速度カメラなどの特定のアプリケーションだけで生じる問題でなく、近年の画素数増大の傾向に伴い、全ての半導体撮像素子のアプリケーションにおいて生じる問題である。

このため、実施の形態４に従う画素回路１６０では、入射光強度が低い場合はフレームレートを等価的に下げることにより、低照度領域においても十分な光量を確保して撮像限界照度を下げられるという新たな効果を得ることができる。

［実施の形態４の変形例］
図２６は、実施の形態４の第１の変形例に従う画素回路の構成を示す回路図である。

図２６を参照して、実施の形態４の第１の変形例に従う画素回路１６５は、図１２に示した画素回路１５５において、通常のｎチャネルＭＯＳトランジスタで構成されるリセットトランジスタ９０を、ｎチャネル型の利得可変トランジスタで構成されたリセットトランジスタ９５に置換した構成である。

このように、ログトランジスタを複数個直列接続した構成においても、画素回路１６０と同様に、リセットトランジスタをｎチャネル型利得可変トランジスタで構成することによって、各画素回路におけるフレームレートを入射光強度に応じて変化させることができる。この結果、図２６に示す画素回路１６５では、画素回路１５５が奏する効果に加えて、低照度領域でも十分な光量を得ることができるので、撮像限界照度を下げることが可能となる。

図２７は、実施の形態４の変形例２に従う画素回路の構成を示す回路図である。

図２７を参照して、実施の形態４の変形例２に従う画素回路１６０♯は、図１３に示した画素回路１５０♯において、通常のｐチャネルＭＯＳトランジスタで構成されたリセットトランジスタ９０♯を、ｐチャネル型の利得可変トランジスタで構成されるリセットトランジスタ９５♯に置換した構成である。

画素回路１５０♯，１６０♯におけるフォトダイオード２０の接続形態では、ノードＮａの電圧Ｖａが電源電圧Ｖｄｄ近傍のリセット電圧ＶＲＨでリセットされるので、リセット動作後の電圧Ｖａは、入射光の照度が高いほど低くなり（接地電圧Ｖｓｓ側）、入射光の照度が低いほど高くなる（電源電圧Ｖｄｄ側）。このため、リセットトランジスタ９５♯を構成するｐチャネル型利得可変トランジスタの制御ゲートＣＧをノードＮａと接続することにより、リセットトランジスタ９５♯の電流駆動力は、電圧Ｖａが高い（すなわち低照度）ほど小さくなり、電圧Ｖａが低い（すなわち高照度）ほど大きくなる。

したがって、画素回路１６０♯の構成においても、画素回路１６０と同様に、入射光の照度に応じてリセット動作の実行が制御されることにより、低照度の画素回路ではリセット周期を長くして、等価的にフレームレートを下げることが可能となる。これにより、図２７に示した画素回路１６０♯では、画素回路１６０が奏する効果に加えて、低照度領域においても十分な光量を得ることができ撮像限界照度を下げることが可能となる。

図２８は、実施の形態４の変形例３に従う画素回路の構成を示す回路図である。

図２８を参照して、実施の形態４の変形例３に従う画素回路１６５♯は、図１４に示した画素回路１５５♯において、通常のｐチャネルＭＯＳトランジスタで構成されたリセットトランジスタ９０♯を、ｐチャネル型の利得可変トランジスタで構成されるリセットトランジスタ９５♯に置換した構成である。

このように、ログトランジスタを複数個直列接続した構成においても、画素回路１６０♯と同様に、リセットトランジスタをｐチャネル型利得可変トランジスタで構成することによって、各画素回路におけるフレームレートを入射光強度に応じて変化させることができる。この結果、図２８に示す画素回路１６５♯では、画素回路１５５♯が奏する効果に加えて、低照度領域でも十分な光量を得ることができるので、撮像限界照度を下げることが可能となる。

なお、実施の形態３以降で説明した画素回路１５０，１５５，１５０♯，１５５♯，１６０，１６５，１６０♯，１６５♯についても、出力端子１５の後段に図５に示した出力選択回路６０を付加して、行選択および列選択に応じて出力電圧Ｖｏｕｔを読出可能な構成とすることができる。たとえば、これらの画素回路および出力選択回路６０の組合せによって構成される各画素を行列状に配置して、図４に示したのと同様に半導体撮像素子を構成することができる。

なお、画素回路からの出力電圧Ｖｏｕｔの読出構成および画素のアレイ配列による半導体撮像素子の構成手法については、上述のような構成に限定されず、任意の構成を適用することが可能である。

また、電源ノード１３および接地ノード１４によって供給される電源電圧Ｖｄｄおよび接地電圧Ｖｓｓについては、任意の電圧を適用できる。特に、フォトダイオードを逆バイアス可能な範囲であれば、接地ノード１４を接地電圧Ｖｓｓ以外の所定電圧を供給する電源ノードで置換する構成としてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

以上のように、この発明による半導体撮像素子は、高い視覚検知能力を有した撮像素子としてさまざまな状況下で使用可能であり、屋外を含む監視用カメラや車載用カメラなどに利用できる。また、画素回路のサイズを縮小できるので、多画素化に適するとともに、携帯機器への搭載にも適している。

本発明の実施の形態１に従う半導体撮像素子を構成する複数の画素回路の各々の構成を示す回路図である。 図１に示した抵抗成分の一構成例を示す図である。 実施の形態１に従う画素回路における受光量と出力電圧との関係を示す概念図である。 実施の形態１に従って半導体撮像素子の全体構成を示す図である。 図４に示された画素回路の構成を説明する回路図である。 本発明の実施の形態２に従う画素回路の構成を示す回路図である。 実施の形態２に従う画素回路の動作を説明する概念図である。 本発明に従う半導体撮像素子による第１の撮像例を示す図である。 本発明に従う半導体撮像素子による第２の撮像例を示す図である。 本発明の実施の形態３に従う画素回路の構成を示す回路図である。 ログトランジスタのＶｄｓ−Ｉｄｓ特性のシミュレーション結果を示す図である。 実施の形態３に従う画素回路の他の構成例を示す図である。 本発明の実施の形態３の変形例に従う画素回路の構成を示す回路図である。 実施の形態３の変形例に従う画素回路の他の構成例を示す図である。 実施の形態４に従う画素回路の構成を示す回路図である。 利得可変トランジスタの第１の構成例を説明する図である。 図１６に示した利得可変トランジスタのβ変調の原理を示す図である。 利得可変トランジスタの第２の構成例を説明する図である。 図１８中の通常ゲートの形状パラメータを説明する図である。 図１８中の通常ゲートの形状パラメータを説明する図である。 図１８に示した利得可変トランジスタのβ変調の原理を示す図である。 利得可変トランジスタの第３の構成例を説明する図である。 利得可変トランジスタの第４の構成例を説明する図である。 利得可変トランジスタの第５の構成例を説明する図である。 実施の形態４に従う画素回路の動作を示す波形図である。 実施の形態４の第１の変形例に従う画素回路の構成を示す回路図である。 実施の形態４の第２の変形例に従う画素回路の構成を示す回路図である。 実施の形態４の第３の変形例に従う画素回路の構成を示す回路図である。 従来の半導体撮像素子による第１の撮像例を示す図である。 従来の半導体撮像素子による第２の撮像例を示す図である。 従来のログアンプを用いた半導体撮像素子による撮像例を示す図である。

符号の説明

１０，１０ａ，１０ｂ，１０♯，１１，１２，１５０，１５５，１５０♯，１５５♯，１６０，１６５，１６０♯，１６５♯ 画素回路、１３ 電源ノード、１４ 接地ノード、１５ 出力端子、１６ 行選択端子、１７ 列選択端子、１８，１８♯，７３ リセット電圧ノード、２０ フォトダイオード（受光検知素子）、２１ 入射光、３０ａ，３０ｂ，３０ｂ♯ カレントミラー回路（電流発生回路）、３０ｃ，３０ｃ♯ 電流発生回路、３１〜３５，６１〜６３ ＭＯＳトランジスタ、４０ 抵抗成分、４１ 電界効果トランジスタ、６０ 出力選択回路、７０ キャパシタ（積分回路）、７２，９０，９０♯ ＭＯＳトランジスタ（リセット回路）、７４，７４♯ リセット端子、８０，８２，８０♯，８２♯ ＭＯＳトランジスタ（ログトランジスタ）、９５，９５♯ 利得可変トランジスタ（リセット回路）、１００ 半導体撮像素子、１１０ 垂直シフトレジスタ、１１５ 行選択線、１２０ 水平シフトレジスタ、１２５ 列選択線、ＣＧ 制御ゲート（利得可変トランジスタ）、ＣＳ 列選択信号、ＧＲ 通常ゲート（利得可変トランジスタ）、Ｉ０ 光電流、Ｉ１，Ｉ２，Ｉ３，Ｉ４ 電流（電流発生回路による）、Ｉｏ 出力電流、Ｎａ ノード（第１のノード）、Ｎｂ ノード（第２のノード）、Ｎｏ 出力ノード、ＲＳ 行選択信号、ＲＳＴ，／ＲＳＴ リセットパルス、Ｖａ０ 境界電圧（リセット動作）、Ｖｄｄ 電源電圧、Ｖｏｕｔ 出力電圧、Ｖｒ，ＶＲＨ，ＶＲＬ リセット電圧、Ｖｓｓ 接地電圧。

Claims (15)

1. 複数の画素回路を備え、
   各前記画素回路は、
   受光量に応じた光電流を第１のノードに生じさせる受光検知素子と、
   前記第１のノードを流れる前記光電流に応じた第１の電流および第２の電流を発生させるとともに、前記第１の電流および前記第２の電流を第２のノードおよび出力ノードへそれぞれ流すように、前記第１および第２のノードならびに前記出力ノードと接続された第１の電流発生回路と、
   前記第２のノードの通過電流である第３の電流に応じた第４の電流を発生させるととも00に、前記第２の電流と前記第４の電流との差電流が前記出力ノードを流れるように、前記第２のノードおよび前記出力ノードと接続された第２の電流発生回路とを含み、
   各前記画素回路の前記第２のノードを、隣接する前記画素回路の少なくとも１つの中の前記第２のノードと電気的に接続するための画素間接続部をさらに備える、半導体撮像素子。
2. 前記画素間接続部は、異なる前記画素回路中の前記第２のノード間に接続された抵抗成分を含む、請求項１記載の半導体撮像素子。
3. 前記第１および第２の電流が前記光電流よりも大きくなるように前記第１の電流発生回路は設計される、請求項１記載の半導体撮像素子。
4. 各前記画素回路は、
   前記出力ノードの通過電流の積分値を得るための積分回路と、
   前記積分値をリセットするためのリセット回路とをさらに含む、請求項１記載の半導体撮像素子。
5. 前記第１の電流発生回路は、
   第１の所定電圧を供給する第１の電源ノードと前記第１のノードとの間に電気的に接続された第１のトランジスタと、
   前記第１の電源ノードと前記第２のノードとの間に電気的に接続された第２のトランジスタと、
   前記第１の電源ノードと前記出力ノードとの間に電気的に接続された第３のトランジスタとを有し、
   前記第２の電流発生回路は、
   前記第１の所定電圧とは異なる第２の所定電圧を供給する第２の電源ノードと前記第２のノードとの間に電気的に接続された第４のトランジスタと、
   前記出力ノードと前記第２の電源ノードとの間に電気的に接続された第５のトランジスタとを有し、
   前記第１から第３のトランジスタの各制御電極は、前記第１のノードと電気的に接続され、
   前記第４および第５のトランジスタの各制御電極は、前記第２のノードと電気的に接続される、請求項１記載の半導体撮像素子。
6. 各前記画素回路は、
   前記出力ノードと電気的に接続されたキャパシタと、
   所定のリセット電圧を供給するノードと前記出力ノードとの間に電気的に接続されて、リセット時にターンオンする第６のトランジスタとをさらに含む、請求項５記載の半導体撮像素子。
7. 前記受光検知素子は、第１の所定電圧を供給する第１の電源ノードと前記第１のノードとの間に、逆バイアスされるように電気的に接続されたフォトダイオードで構成され、
   前記第１の電流発生回路は、
   前記第１の所定電圧とは異なる第２の所定電圧を供給する第２の電源ノードと前記第１のノードとの間に、前記光電流に応じた電圧を前記第１のノードに発生するように電気的に接続された第１のトランジスタと、
   前記第１の電源ノードおよび前記第２のノードの間に電気的に接続され、かつ、その制御電極が前記第１のノードと電気的に接続される第２のトランジスタと、
   前記第１の電源ノードおよび前記出力ノードの間に電気的に接続され、かつ、その制御電極が前記第１のノードと電気的に接続される第３のトランジスタとを含み、
   前記第２の電流発生回路は、
   前記第２の電源ノードおよび前記第２のノードの間に電気的に接続され、かつ、その制御電極が前記第２のノードと電気的に接続される第４のトランジスタと、
   前記第２の電源ノードおよび前記出力ノードの間に電気的に接続され、かつ、その制御電極が前記第２のノードと電気的に接続される第５のトランジスタとを含む、請求項１記載の半導体撮像素子。
8. 前記第１の所定電圧は、前記第２の所定電圧よりも高く、
   前記第１のトランジスタは、ゲートおよびドレインが互いに接続され、かつソースが前記第１のノードと電気的に接続されたｐチャネル型の電界効果トランジスタで構成され、
   前記フォトダイオードのカソードが前記第１の電源ノードと電気的に接続されるとともに、そのアノードは前記第１のノードと電気的に接続される、請求項７記載の半導体撮像素子。
9. 前記第１の所定電圧は、前記第２の所定電圧よりも低く、
   前記第１のトランジスタは、ゲートおよびドレインが互いに接続され、かつソースが前記第１のノードと電気的に接続されたｎチャネル型の電界効果トランジスタで構成され、
   前記フォトダイオードのカソードが前記第１のノードと電気的に接続されるとともに、そのアノードは前記第１の電源ノードと電気的に接続される、請求項７記載の半導体撮像素子。
10. 前記電界効果トランジスタは、前記第２の電源ノードおよび前記第１のノードの間に複数個直列に接続される、請求項８または９に記載の半導体撮像素子。
11. 所定のリセット電圧を供給する電圧ノードと前記第１のノード間に設けられた、所定周期で動作して前記第１のノードを前記電圧ノードと電気的に接続するためのリセット回路をさらに備え、
    前記リセット電圧は、前記リセット電圧および前記第２の所定電圧との電圧差が、前記第１のトランジスタの弱反転領域に対応するゲート・ソース間電圧の範囲内となる電圧に定められる、請求項７記載の半導体撮像素子。
12. 所定のリセット電圧を供給するリセット電圧ノードと前記第１のノード間に設けられ、所定周期で動作するリセット回路をさらに備え、
    前記リセット回路は、各動作時に、その時点における前記第１のノードの電圧および前記リセット電圧の電圧差に応じて、前記第１のノードの電圧を前記リセット電圧へ設定するリセット動作の実行または非実行を決定する、請求項７記載の半導体撮像素子。
13. 前記第１の所定電圧は、前記第２の所定電圧よりも高く、
    前記フォトダイオードのカソードが前記第１の電源ノードと電気的に接続されるとともに、そのアノードは前記第１のノードと電気的に接続され、
    前記リセット回路は、前記リセット電圧ノードおよび前記第１のノードの間に接続されて、制御ゲートの電位上昇に応じてその利得係数がアナログ的に増大するｎチャネル利得可変トランジスタを含み、
    前記ｎチャネル利得可変トランジスタの通常ゲートは、前記所定周期に従って一定期間論理ハイレベルへ活性化されるリセット信号を受け、かつ、その前記制御ゲートは、前記第１のノードと電気的に接続される、請求項１２記載の半導体撮像素子。
14. 前記第１の所定電圧は、前記第２の所定電圧よりも低く、
    前記フォトダイオードのカソードが前記第１のノードと電気的に接続されるとともに、そのアノードは前記第１の電源ノードと電気的に接続され、
    前記リセット回路は、前記リセット電圧ノードおよび前記第１のノードの間に接続されて、制御ゲートの電位低下に応じてその利得係数がアナログ的に増大するｐチャネル利得可変トランジスタを含み、
    前記ｐチャネル利得可変トランジスタの通常ゲートは、前記所定周期に従って一定期間論理ローレベルへ活性化されるリセット信号を受け、かつ、その前記制御ゲートは、前記第１のノードと電気的に接続される、請求項１２記載の半導体撮像素子。
15. 前記リセット電圧は、前記リセット電圧および前記第２の所定電圧との電圧差が、前記第１のトランジスタの弱反転領域に対応するゲート・ソース間電圧の範囲内となる電圧に定められる、請求項１２から１４のいずれか１項に記載の半導体撮像素子。