JP3723563B2

JP3723563B2 - 半導体撮像素子

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Publication number: JP3723563B2
Application number: JP2004112909A
Authority: JP
Inventors: 寿一廣津
Original assignee: 廣津総吉
Priority date: 2004-04-07
Filing date: 2004-04-07
Publication date: 2005-12-07
Anticipated expiration: 2024-04-07
Also published as: DE602005021017D1; US20050224699A1; CN1681133A; EP1585312A3; PL1585312T3; EP1585312B1; JP2005303424A; ATE467311T1; US7247828B2; TW200535955A; CN100444412C; TWI296124B; EP1585312A2

Description

この発明は半導体撮像素子に関し、特に、行列状に配置された複数の画素回路を備えた半導体撮像素子に関する。

ＣＣＤやＣＭＯＳイメージセンサなどの半導体撮像素子（固体撮像素子、半導体イメージセンサとも呼ばれる）は、ビデオカメラやデジタルカメラをはじめとして、いまや携帯電話などにも搭載されるようになり、私たちの日常生活に広く普及している。近年の半導体撮像素子の性能向上は目覚しく、広ダイナミックレンジ手法により撮像可能照度帯域が６桁以上にわたるものも開発されている。

図１４は、そのような半導体撮像素子の画素回路の構成を示す回路図である。図１４において、この画素回路は、フォトダイオード３０、ログトランジスタ３１、リセットトランジスタ３２および読出トランジスタ３３を備える。トランジスタ３１〜３３の各々は、ＮチャネルＭＯＳトランジスタで構成される。フォトダイオード３０のアノードは接地電位ＧＮＤのラインに接続され、そのカソードはノードＮ３０に接続される。ログトランジスタ３１のゲートおよびドレインは電源電位ＶＤＤのラインに接続され、そのソースはノードＮ３０に接続される。リセットトランジスタ３２のドレインはリセット電位ＶＲＨを受け、そのゲートはリセット信号ＲＳＴを受け、そのソースはノードＮ３０に接続される。読出トランジスタ３３のゲートはノードＮ３０に接続される。

リセット信号ＲＳＴがパルス的に活性化レベルの「Ｈ」レベルにされると、リセットトランジスタ３３が導通し、ノード３０がリセット電位ＶＲＨにリセットされる。フォトダイオード３０に光が入射されると、入射光強度に応じた値の電流ＩＰがノードＮ３０からフォトダイオード３０を介して接地電位ＧＮＤのラインに流出する。一方、電源電位ＶＤＤのラインからログトランジスタ３１を介してノードＮ３０に、ログトランジスタ３１のＶＤＳ−ＩＤＳ特性に応じた値の電流が流れる。ログトランジスタ３１の電流ＩＤＳは電圧ＶＤＳが高い領域で対数的な応答を示すので、入射光強度が強い場合でも読出トランジスタ３３の電流は飽和し難い。したがって、この画素回路によれば広い範囲の入射光強度を検出することができる。

半導体撮像素子では、このような画素回路が行列状に多数配置されている。各画素回路の入射光強度を読出トランジスタ３３を用いて検出することにより、被写体の画像を撮像することができる（たとえば特許文献１参照）。
米国特許第６３２３４７９号

しかし、このような半導体撮像素子では、全ての画素回路のフレームレートは同じ値に設定されるので、あるフレームレート（たとえば３０フレーム／秒）では被写体の低照度領域および高照度領域の両方で良好な画像が得られても、フレームレートを上げた場合は撮像限界照度が高くなり、低照度領域の画像が黒くつぶれてしまう。つまり、広ダイナミックレンジの半導体撮像素子を用いて撮像可能照度帯域幅を確保できても、撮像限界照度を確保することはできない。これは、高速度カメラなどの特定のアプリケーションだけで生じる問題でなく、近年の画素数増大の傾向に伴い、全ての半導体撮像素子のアプリケーションにおいて生じる問題である。

それゆえに、この発明の主たる目的は、撮像限界照度が低い半導体撮像素子を提供することである。

この発明に係る半導体撮像素子は、行列状に配置され、各々が入射光強度に応じた電位を出力する複数の画素回路を備えた半導体撮像素子において、各画素回路は、そのカソードが電源電位のラインに接続され、そのアノードが出力ノードに接続され、入射光強度に応じた値の電流を流すフォトダイオードと、そのドレインが出力ノードに接続され、そのゲートおよびソースが基準電位のラインに接続された第１のＰ型トランジスタと、出力ノードの電位が電源電位と基準電位の間の予め定められたしきい値電位よりも高い場合は、所定周期で入力されるリセット信号に応答して出力ノードをしきい値電位と基準電位の間の予め定められたリセット電位にリセットし、出力ノードの電位がしきい値電位よりも低い場合は、リセット信号が入力されても出力ノードをリセット電位にリセットしないリセット回路を含み、各画素回路の出力ノードがリセット電位にリセットされる時間間隔は、その画素回路の入射光強度に応じて独立して変化し、その画素回路の入射光強度が弱いほど長くなることを特徴としている。
また、この発明に係る他の半導体撮像素子は、行列状に配置され、各々が入射光強度に応じた電位を出力する複数の画素回路を備えた半導体撮像素子において、各画素回路は、そのカソードが出力ノードに接続され、そのアノードが基準電位のラインに接続され、入射光強度に応じた値の電流を流すフォトダイオードと、そのゲートおよびソースが電源電位のラインに接続され、そのドレインが出力ノードに接続された第１のＮ型トランジスタと、出力ノードの電位が電源電位と基準電位の間の予め定められたしきい値電位よりも低い場合は、所定周期で入力されるリセット信号に応答して出力ノードを電源電位としきい値電位との間の予め定められたリセット電位にリセットし、出力ノードの電位がしきい値電位よりも高い場合は、リセット信号が入力されても出力ノードをリセット電位にリセットしないリセット回路を含み、各画素回路の出力ノードがリセット電位にリセットされる時間間隔は、その画素回路の入射光強度に応じて独立して変化し、その画素回路の入射光強度が弱いほど長くなることを特徴としている。

また、この発明に係るさらに他の半導体撮像素子は、行列状に配置され、各々が入射光強度に応じた電位を出力する複数の画素回路を備えた半導体撮像素子において、各画素回路は、そのカソードが電源電位のラインに接続され、そのアノードが出力ノードに接続され、入射光強度に応じた値の電流を流すフォトダイオードと、そのドレインが出力ノードに接続され、そのゲートおよびソースが基準電位のラインに接続された第１のＰ型トランジスタと、制御電位が電源電位と基準電位の間の予め定められたしきい値電位よりも高い場合は、所定周期で入力されるリセット信号に応答して出力ノードをしきい値電位と基準電位の間の予め定められたリセット電位にリセットし、制御電位がしきい値電位よりも低い場合は、リセット信号が入力されても出力ノードをリセット電位にリセットしないリセット回路を含み、各画素回路の出力ノードがリセット電位にリセットされる時間間隔は、その画素回路の制御電位を調整することにより制御可能になっていることを特徴としている。
また、この発明に係るさらに他の半導体撮像素子は、行列状に配置され、各々が入射光強度に応じた電位を出力する複数の画素回路を備えた半導体撮像素子において、各画素回路は、そのカソードが出力ノードに接続され、そのアノードが基準電位のラインに接続され、入射光強度に応じた値の電流を流すフォトダイオードと、そのゲートおよびソースが電源電位のラインに接続され、そのドレインが出力ノードに接続された第１のＮ型トランジスタと、制御電位が電源電位と基準電位の間の予め定められたしきい値電位よりも低い場合は、所定周期で入力されるリセット信号に応答して出力ノードを電源電位としきい値電位との間の予め定められたリセット電位にリセットし、制御電位がしきい値電位よりも高い場合は、リセット信号が入力されても出力ノードをリセット電位にリセットしないリセット回路を含み、各画素回路の出力ノードがリセット電位にリセットされる時間間隔は、その画素回路の制御電位を調整することにより制御可能になっていることを特徴としている。

この発明に係る半導体撮像素子では、各画素回路の出力ノードがリセット電位にリセットされる時間間隔は、その画素回路の入射光強度に応じて独立して変化し、その画素回路の入射光強度が弱いほど長くなる。したがって、画素回路の入射光強度が低い場合はその画素回路の出力ノードがリセット電位にリセットされる時間間隔が長くなるので、低照度の場合でも十分な光量を確保することができ、撮像限界照度を下げることができる。

また、この発明に係る他の半導体撮像素子では、各画素回路の出力ノードがリセット電位にリセットされる時間間隔は、その画素回路の制御電位を調整することにより制御可能になっている。したがって、画素回路の入射光強度が低い場合は、制御電位を調整して各画素回路の出力ノードがリセット電位にリセットされる時間間隔を長くすることにより、低照度の場合でも十分な光量を確保することができ、撮像限界照度を下げることができる。

[実施の形態１]
図１は、この発明の実施の形態１による半導体撮像素子の構成を示すブロック図である。図１において、この半導体撮像素子は、複数行複数列に配置された複数の画素回路１を含む画素アレイ２と、読出回路３と、リセット信号発生回路４とを備える。画素アレイ２には、外部から電源電位ＶＤＤ、接地電位ＧＮＤおよびリセット電位ＶＲＬが与えられる。リセット電位ＶＲＬは、半導体撮像素子の内部で生成してもよい。

画素回路１は、光電変換を行って入射光強度に応じた電位ＶＰを出力する。読出回路３は、各画素回路１の出力電位ＶＰを読出す。リセット信号発生回路４は、リセット信号ＲＳＴを生成して各画素回路１に与える。リセット信号ＲＳＴは、外部から導入してもよい。

図２は、画素回路１の構成を示す回路図である。図２において、画素回路１は、フォトダイオード１０、ログトランジスタ１１、リセットトランジスタ１２および読出トランジスタ１３を備える。フォトダイオード１０のカソードは電源電位ＶＤＤのラインに接続され、そのアノードはノードＮ１０に接続される。フォトダイオード１０は、入射光強度に比例した値の電流を流す。

ログトランジスタ１１は、ＰチャネルＭＯＳトランジスタで構成され、そのソースはノードＮ１０に接続され、そのゲートおよびドレインは接地電位ＧＮＤのラインに接続される。図３は、ログトランジスタ１１のＶＤＳ−ＩＤＳ特性を示す図である。ＶＤＳを０Ｖから徐々に上昇させて行くと、ログトランジスタ１１はまず弱反転領域動作を行い、次いでログトランジスタ１１は強反転領域動作を行い、ＶＤＳが１．０Ｖを超えるとログトランジスタ１１は対数領域動作を行なう。

ＶＤＳが０〜１．０の範囲ではＩＤＳはＶＤＳに応じて指数関数的に増加するが、ＶＤＳが１．０Ｖを超えるとログトランジスタ１１のＮ層およびＰ層の抵抗値が無視できなくなり、ＩＤＳの傾きが小さくなる。この現象は、ダイオードのニー特性と呼ばれている。このように、ＶＤＳが高くなるとＩＤＳの傾きが小さくなるので、１０桁以上の光強度分布に対して読出トランジスタ１３の飽和を抑制することができる。

リセットトランジスタ１２は、制御ゲートの電位に応じて利得係数βが変化するＮチャネルＭＯＳトランジスタ（Ｎ型利得可変トランジスタ）で構成されている。リセットトランジスタ１２のソースはリセット電位ＶＲＬを受け、その通常ゲートはリセット信号ＲＳＴを受け、その制御ゲートおよびドレインはノードＮ１０に接続される。リセット電位ＶＲＬは、接地電位ＧＮＤに近い正電位である。リセット信号ＲＳＴは、所定の周期でパルス的に「Ｈ」レベルになる信号である。

リセットトランジスタ１２の利得係数βは、ノードＮ１０の電位ＶＰが低下すると小さくなり、ノードＮ１０の電位ＶＰが上昇すると大きくなる。したがって、ノードＮ１０の電位ＶＰが低い場合はリセット信号が「Ｈ」レベルにされてもノードＮ１０の電位ＶＰはリセット電位ＶＲＬにリセットされず、ノードＮ１０の電位ＶＰが高い場合はリセット信号が「Ｈ」レベルにされるとノードＮ１０の電位ＶＰはリセット電位ＶＲＬにリセットされる。

ここで、リセットトランジスタ１２を構成するＮ型利得可変トランジスタについて説明する。図４（ａ）はＮ型利得可変トランジスタのレイアウトを示す図、図４（ｂ）は図４（ａ）のＩＶＢ−ＩＶＢ線断面図である。図４（ａ）（ｂ）において、このＮ型利得可変トランジスタでは、Ｐ型シリコン基板ＰＢの表面に絶縁膜を介して帯状の通常ゲートＧＲが形成され、さらに通常ゲートＧＲを覆うように絶縁層を介して制御ゲートＣＧが形成されている。制御ゲートＣＧは通常ゲートＧＲに対して斜めに配置される。その長辺中央部が通常ゲートＧＲと直交する長方形の領域にＮ型不純物が注入され、ゲートＧＲ，ＣＧの一方側にソースＳＲが形成され、ゲートＧＲ，ＣＧの他方側にドレインＤＲが形成される。通常ゲートＧＲ，制御ゲートＣＧ、ソースＳＲおよびドレインＤＲの各々は、コンタクトホールＣＨを介して他のノードに接続される。Ｎ型利得可変トランジスタは、通常ゲートＧＲのゲート長Ｌｒおよびゲート幅Ｗｒと、通常ゲートＧＲと制御ゲートＣＧの角度θとをパラメータとして有する。

図５（ａ）（ｂ）は、Ｎ型利得可変トランジスタのβ変調の原理を示す図である。制御ゲートＣＧの下のチャネルのコンダクタンスが通常ゲートＧＲと同等かそれ以下になるように制御ゲートＣＧの電位を設定した場合は、図５（ａ）の斜線を施した部分が実効的なゲート領域となる。すなわち、実効的なゲート長Ｌは通常ゲートＧＲのゲート長Ｌｒよりも長くなり、実効的なゲート幅Ｗは通常ゲートＧＲのゲート幅Ｗｒよりも狭くなるので、利得係数β＝Ｗ／Ｌは低下する。

一方、制御ゲートＣＧの下のチャネルのコンダクタンスが通常ゲートＧＲよりも十分に大きくなるように制御ゲートＣＧの電位を設定した場合は、図５（ｂ）の斜線を施した部分が実効的なゲート領域となる。すなわち、実効的なゲート長Ｌおよびゲート幅Ｗは通常ゲートＧＲのゲート長Ｌｒおよびゲート幅Ｗｒと同等になり、利得係数βは上昇する。したがって、Ｎ型利得可変トランジスタの利得係数βは、制御ゲートＣＧの電位に応じて変化する。利得係数βの変調特性は、上記パラメータＷｒ，Ｌｒ，θによって設定することができる。

なお、図４（ａ）（ｂ）では、通常ゲートＧＲを覆うように制御ゲートＣＧを斜めに設けたが、制御ゲートＣＧのうちの通常ゲートＧＲの上方の部分を除去しても良いし、斜めに設けた通常ゲートＧＲを覆うようにして帯状の制御ゲートＣＧを設けても良いし、くの字型の通常ゲートＧＲを覆うようにして帯状の制御ゲートＣＧを設けても良い（ＷＯ０２／０５９９７９Ａ１号公報参照）。また、通常ゲートＧＲを覆うようにして幅広のＩ字型の制御ゲートＣＧを設けても良い（特願２００３−１７４７０３号参照）。

図６は、ログトランジスタ１１およびリセットトランジスタ１２のＶＤＳ−ＩＤＳ特性を示す図である。図６において、曲線Ａはログトランジスタ１１のＶＤＳ−ＩＤＳ特性を示し、曲線ＢはノードＮ１０の電位ＶＰが十分に高く、かつリセット信号ＲＳＴが活性化レベルの「Ｈ」レベルに固定されている場合のリセットトランジスタ１２のＶＤＳ−ＩＤＳ特性を示し、曲線ＣはノードＮ１０の電位ＶＰが十分に低く、かつリセット信号ＲＳＴが活性化レベルの「Ｈ」レベルに固定されている場合のリセットトランジスタ１２のＶＤＳ−ＩＤＳ特性を示している。ノードＮ１０の電位ＶＰがリセット電位ＶＲＬよりも高い範囲では、曲線Ｂは曲線Ａよりも上に有り、曲線Ｃは曲線Ａよりも下にある。

このことは、ノードＮ１０の電位ＶＰが十分に高い場合はリセット信号ＲＳＴが活性化レベルの「Ｈ」レベルにされたときにノードＮ１０の電位ＶＰがリセット電位ＶＲＬにリセットされ、ノードＮ１０の電位ＶＰが十分に低い場合はリセット信号ＲＳＴが活性化レベルの「Ｈ」レベルにされたときでもノードＮ１０の電位ＶＰがリセット電位ＶＲＬにリセットされないことを示している。

読出トランジスタ１３は、ＮチャネルＭＯＳトランジスタで構成され、そのゲートはノードＮ１０に接続される。読出トランジスタ２３は、ＰチャネルＭＯＳトランジスタで構成しても良い。読出トランジスタ１３は、図示しない配線およびスイッチを介して読出回路３に結合される。図７は、選択された画素回路１の読出トランジスタ１３が読出回路３と結合された状態を示す回路図である。図７において、読出回路３は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続された定電流源１４およびＮチャネルＭＯＳトランジスタ１５を含む。

選択された画素回路１の読出トランジスタ１３のドレインは接地電位ＧＮＤのラインに接続され、そのソースは定電流源１４とＮチャネルＭＯＳトランジスタ１５の間のノードＮ１４に接続される。ＮチャネルＭＯＳトランジスタ１５のゲートは一定のバイアス電位ＶＢを受ける。ＮチャネルＭＯＳトランジスタ１５は、抵抗素子を構成する。ノードＮ１０の電位ＶＰに応じて読出トランジスタ１３の抵抗値が変化し、ノードＮ１４の電位ＶＯが変化する。この電位ＶＯを検出することによって画素回路１の入射光強度を検出することができる。なお、図７ではＶＰを増幅して読出す方法を示したが、ソースフォロワ方式でＶＰを読み出しても良いし、他のどのような方法で読出してもよい。

図８は、図１〜図７で説明した画素回路１の動作を示すタイムチャートである。図８では、高照度の場合すなわち画素回路１の入射光強度が高い場合におけるノードＮ１０の電位ＶＰの時間変化（一点鎖線）と、低照度の場合すなわち画素回路１の入射光強度が低い場合におけるノードＮ１０の電位ＶＰの時間変化（実線）とが示されている。リセット信号ＲＳＴは、一定の周期（図８では時刻ｔ０，ｔ１，ｔ２）でパルス的に活性化レベルの「Ｈ」レベルになる。初期状態ではノードＮ１０の電位ＶＰはリセット電位ＶＲＬにリセットされているものとする。

また、ＶＰが所定のしきい値電位ＶＰ０よりも高い場合は、リセットトランジスタ１２の電流駆動能力がログトランジスタ１１の電流駆動能力よりも大きくなり、リセットトランジスタ１２が導通するとＶＰがリセット電位ＶＲＬにリセットされる。ＶＰがしきい値電位ＶＰ０よりも低い場合は、リセットトランジスタ１２の電流駆動能力がログトランジスタ１１の電流駆動能力よりも小さくなり、リセットトランジスタ１２が導通してもＶＰはリセット電位ＶＲＬにリセットされない。ここで、しきい値電位ＶＰ０は、リセット電位ＶＲＬと電源電位ＶＤＤの間の所定の電位に設定されている。

高照度の場合は、フォトダイオード１０に比較的大きな値の電流ＩＰが流れ、ノードＮ１０の電位ＶＰが急速に上昇する。ＶＰがログトランジスタ１１の対数動作領域に入ると、ＶＰの傾きが小さくなる。ＶＰの読出は、時刻ｔ１の直前に行なわれる。時刻ｔ１では、ＶＰはしきい値電位ＶＰ０よりも高くなり、リセットトランジスタ１２の利得係数βが高くなっているので、リセット信号ＲＳＴがパルス的に「Ｈ」レベルになると、リセットトランジスタ１２が高い電流駆動能力で導通し、ＶＰはリセット電位ＶＲＬにリセットされる。時刻ｔ１〜ｔ２では、照度が変わらない場合は、時刻ｔ０〜ｔ１と同じ動作が行なわれる。

低照度の場合は、フォトダイオード１０に比較的小さな値の電流ＩＰが流れ、ノードＮ１０の電位ＶＰは徐々に上昇する。ＶＰはログトランジスタ１１の対数動作領域に入らないので、ＶＰの傾きは一定である。ＶＰの読出は、時刻ｔ１の直前に行なわれる。時刻ｔ１では、ＶＰはしきい値電位ＶＰ０よりも低く、リセットトランジスタ１２の利得係数βが低いので、時刻ｔ１においてリセット信号ＲＳＴがパルス的に「Ｈ」レベルになってリセットトランジスタ１２が導通しても、ＶＰはリセット電位ＶＲＬにリセットされず、ノードＮ１０の電位ＶＰはさらに上昇する。ＶＰの読出は、時刻ｔ２の直前に再度行なわれる。時刻ｔ２では、ＶＰはしきい値電位ＶＰ０よりも高くなり、リセットトランジスタ１２の利得係数βが高くなっているので、リセット信号ＲＳＴがパルス的に「Ｈ」レベルになると、リセットトランジスタ１２が高い電流駆動能力で導通し、ＶＰはリセット電位ＶＲＬにリセットされる。これは、画素回路１のリセット周期を長くし、フレームレートを下げたことを意味する。

この実施の形態１では、画素回路１の入射光強度が低い場合はその画素回路１のフレームレートを下げるので、低照度領域においても十分な光量を得ることができ、撮像限界照度を下げることができる。

図９は、この実施の形態１の変更例を示す図である。図９において、この画素回路は、図２の画素回路１にログトランジスタ１６を追加したものである。ログトランジスタ１６は、ＰチャネルＭＯＳトランジスタで構成され、そのソースはログトランジスタ１１のゲートおよびドレインに接続され、そのゲートおよびドレインは接地電位ＧＮＤのラインに接続される。ログトランジスタ１６は、ログトランジスタ１１と同じＶＤＳ−ＩＤＳ特性を有する。したがって、光入射によって生じるノードＮ１０の電位ＶＰの上昇速度を画素回路１の２倍にすることができる。よって、ログトランジスタ１６の分だけレイアウト面積が大きくなるが、画素回路１よりも実質的に感度が高くなり、より低照度での撮像が可能になる。なお、この変更例ではノードＮ１０と接地電位ＧＮＤのラインとの間に２つのログトランジスタ１１，１６を直列接続したが、３つ以上のログトランジスタを直列接続しても良い。

[実施の形態２]
図１０は、この発明の実施の形態２による半導体撮像素子の画素回路の構成を示す回路図である。図１０において、この画素回路は、フォトダイオード２０、ログトランジスタ２１、リセットトランジスタ２２および読出トランジスタ２３を備える。フォトダイオード２０のカソードはノードＮ２０に接続され、そのアノードは接地電位ＧＮＤのラインに接続される。フォトダイオード２０は、入射光強度に比例した値の電流を流す。

ログトランジスタ２１は、ＮチャネルＭＯＳトランジスタで構成され、そのソースはノードＮ２０に接続され、そのゲートおよびドレインは電源電位ＶＤＤのラインに接続される。ログトランジスタ２１のＶＤＳ−ＩＤＳ特性は、図３で示したログトランジスタ１１のＶＤＳ−ＩＤＳ特性と同じであり、弱反転領域と強反転領域と対数領域とを有する。

リセットトランジスタ２２は、制御ゲートの電位に応じて利得係数βが変化するＰチャネルＭＯＳトランジスタ（Ｐ型利得可変トランジスタ）で構成されている。リセットトランジスタ２２のソースはリセット電位ＶＲＨを受け、その通常ゲートはリセット信号／ＲＳＴを受け、その制御ゲートおよびドレインはノードＮ２０に接続される。リセット電位ＶＲＨは、電源電位ＶＤＤよりも低く、かつ電源電位ＶＤＤに近い正電位である。リセット信号／ＲＳＴは、所定の周期でパルス的に「Ｌ」レベルになる信号である。

リセットトランジスタ２２の利得係数βは、ノードＮ２０の電位ＶＰが低下すると大きくなり、ノードＮ２０の電位ＶＰが上昇すると小さくなる。したがって、ノードＮ２０の電位ＶＰがしきい値電位ＶＰ０よりも高い場合はリセット信号が「Ｌ」レベルにされてもノードＮ２０の電位ＶＰはリセット電位ＶＲＨにリセットされず、ノードＮ２０の電位ＶＰがしきい値電位ＶＰ０よりも低い場合はリセット信号が「Ｌ」レベルにされるとノードＮ２０の電位ＶＰはリセット電位ＶＲＨにリセットされる。ここで、しきい値電位ＶＰ０は、接地電位ＧＮＤとリセット電位ＶＲＨの間の所定の電位に設定されている。

読出トランジスタ２３は、ＮチャネルＭＯＳトランジスタで構成され、そのゲートはノードＮ２０に接続される。なお、読出トランジスタ２３は、ＰチャネルＭＯＳトランジスタで構成しても良い。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。

この実施の形態２では、実施の形態１と同じ効果が得られる。また、実施の形態１では、フォトダイオードをＮ型ウェル中に形成する必要があるため、Ｐ型基板−Ｎ型ウェル間に拡がる空乏層に起因して、Ｐ型基板−Ｎ型ウェル間の空乏層とＮ型ウェル−Ｐ^＋型不純物領域間の空乏層との間にパンチスルーが生じる。しかし、この実施の形態２では、フォトダイオードをＮ型ウェル中に形成するので、上記パンチスルーが生じることはない。この結果、製造プロセスにおけるフォトダイオード形成条件を緩和することができるので制御性が向上し、安定した製品供給が可能になる。

図１１は、この実施の形態２の変更例を示す図である。図１１において、この画素回路は、図１０の画素回路にログトランジスタ２４を追加したものである。ログトランジスタ２４は、ＮチャネルＭＯＳトランジスタで構成され、そのソースはログトランジスタ２１のゲートおよびドレインに接続され、そのゲートおよびドレインは電源電位ＶＤＤのラインに接続される。ログトランジスタ２４は、ログトランジスタ２１と同じＶＤＳ−ＩＤＳ特性を有する。したがって、光入射によって生じるノードＮ２０の電位ＶＰの下降速度を図１０の画素回路の２倍にすることができる。よって、ログトランジスタ２４の分だけレイアウト面積が大きくなるが、図１０の画素回路よりも実質的に感度が高くなり、より低照度での撮像が可能になる。なお、この変更例では電源電位ＶＤＤのラインとノードＮ２０との間に２つのログトランジスタ２４，２１を直列接続したが、３つ以上のログトランジスタを直列接続しても良い。

[実施の形態３]
図１２は、この発明の実施の形態３による半導体撮像素子の画素回路の構成を示す回路図である。図１２において、この画素回路は、図２の画素回路１のリセットトランジスタ１２の制御ゲートに制御電位ＶＣＬを与えたものである。制御電位ＶＣＬを調整することにより、画素回路のフレームレートを任意に調整することができる。

制御電位ＶＣＬとしては、たとえば全画素回路のノードＮ１０の電位ＶＰの平均値を使用する。照度が非常に低く、ＶＰの平均値が非常に低い場合、規定のリセットサイクルでは十分なＶＰを得ることができないが、この半導体撮像素子ではＶＰが読出可能なレベルに上昇するまでリセットをキャンセルするので、低照度領域においても十分な光量を得ることができ、撮像限界照度を下げることができる。

なお、この実施の形態３では、ノードＮ１０と接地電位ＧＮＤのラインとの間に１つのログトランジスタ１１を接続したが、複数のログトランジスタを直列接続しても良い。

図１３は、この実施の形態３の変更例を示す回路図である。図１３において、この画素回路は、図１０の画素回路のリセットトランジスタ２２の制御ゲートに制御電位ＶＣＨを与えたものである。制御電位ＶＣＨを調整することにより、画素回路のフレームレートを任意に調整することができる。この変更例でも、実施の形態３と同じ効果が得られる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１による半導体撮像素子の構成を示すブロック図である。図１に示した画素回路の構成を示す回路図である。図２に示したログトランジスタのＶＤＳ−ＩＤＳ特性を示す図である。図２に示したリセットトランジスタを構成するＮ型利得可変トランジスタの構成を示す図である。図４に示したＮ型利得可変トランジスタの動作を示す図である。図４に示したＮ型利得可変トランジスタの動作を示す他の図である。図１に示した読出回路の要部を示す図である。図１〜図７に示した画素回路の動作を示す図である。実施の形態１の変更例を示す図である。この発明の実施の形態２による半導体撮像素子の画素回路の構成を示す回路図である。実施の形態２の変更例を示す図である。この発明の実施の形態３による半導体撮像素子の画素回路の構成を示す回路図である。実施の形態３の変更例を示す図である。従来の半導体撮像素子の画素回路の構成を示す回路図である。

符号の説明

１画素回路、２画素アレイ、３読出回路、４リセット信号発生回路、１０，２０，３０フォトダイオード、１１，１６，２１，２４，３１ログトランジスタ、１２，２２，３２リセットトランジスタ、１３，２３，３３読出トランジスタ、１４定電流源、１５ＮチャネルＭＯＳトランジスタ、ＧＲ通常ゲート、ＣＧ制御ゲート、ＳＲソース、ＤＲドレイン、ＣＨコンタクトホール、ＰＢＰ型シリコン基板。

Claims

行列状に配置され、各々が入射光強度に応じた電位を出力する複数の画素回路を備えた半導体撮像素子において、
各画素回路は、
そのカソードが電源電位のラインに接続され、そのアノードが出力ノードに接続され、入射光強度に応じた値の電流を流すフォトダイオード、
そのドレインが前記出力ノードに接続され、そのゲートおよびソースが基準電位のラインに接続された第１のＰ型トランジスタ、および
前記出力ノードの電位が前記電源電位と前記基準電位の間の予め定められたしきい値電位よりも高い場合は、所定周期で入力されるリセット信号に応答して前記出力ノードを前記しきい値電位と前記基準電位の間の予め定められたリセット電位にリセットし、前記出力ノードの電位が前記しきい値電位よりも低い場合は、前記リセット信号が入力されても前記出力ノードを前記リセット電位にリセットしないリセット回路を含み、
各画素回路の前記出力ノードが前記リセット電位にリセットされる時間間隔は、その画素回路の入射光強度に応じて独立して変化し、その画素回路の入射光強度が弱いほど長くなることを特徴とする、半導体撮像素子。
前記リセット回路は、その通常ゲートが前記リセット信号を受け、そのソースが前記リセット電位を受け、その制御ノードおよびドレインが前記出力ノードに接続され、前記制御ノードの電位上昇に応じてその利得係数が増大するＮ型利得係数可変トランジスタを含む、請求項１に記載の半導体撮像素子。
各画素回路は、さらに、前記出力ノードと前記基準電位のラインとの間に前記第１のＰ型トランジスタと直列接続され、そのゲートとドレインが接続された少なくとも１つの第２のＰ型トランジスタを含む、請求項１または請求項２に記載の半導体撮像素子。
行列状に配置され、各々が入射光強度に応じた電位を出力する複数の画素回路を備えた半導体撮像素子において、
各画素回路は、
そのカソードが出力ノードに接続され、そのアノードが基準電位のラインに接続され、入射光強度に応じた値の電流を流すフォトダイオード、
そのゲートおよびソースが電源電位のラインに接続され、そのドレインが前記出力ノードに接続された第１のＮ型トランジスタ、および
前記出力ノードの電位が前記電源電位と前記基準電位の間の予め定められたしきい値電位よりも低い場合は、所定周期で入力されるリセット信号に応答して前記出力ノードを前記電源電位と前記しきい値電位との間の予め定められたリセット電位にリセットし、前記出力ノードの電位が前記しきい値電位よりも高い場合は、前記リセット信号が入力されても前記出力ノードを前記リセット電位にリセットしないリセット回路を含み、
各画素回路の前記出力ノードが前記リセット電位にリセットされる時間間隔は、その画素回路の入射光強度に応じて独立して変化し、その画素回路の入射光強度が弱いほど長くなることを特徴とする、半導体撮像素子。
前記リセット回路は、その通常ゲートが前記リセット信号を受け、そのソースが前記リセット電位を受け、その制御ノードおよびドレインが前記出力ノードに接続され、前記制御ノードの電位低下に応じてその利得係数が増大するＰ型利得係数可変トランジスタを含む、請求項４に記載の半導体撮像素子。
各画素回路は、さらに、前記電源電位のラインと前記出力ノードとの間に前記第１のＮ型トランジスタと直列接続され、そのゲートとドレインが接続された少なくとも１つの第２のＮ型トランジスタを含む、請求項４または請求項５に記載の半導体撮像素子。
行列状に配置され、各々が入射光強度に応じた電位を出力する複数の画素回路を備えた半導体撮像素子において、
各画素回路は、
そのカソードが電源電位のラインに接続され、そのアノードが出力ノードに接続され、入射光強度に応じた値の電流を流すフォトダイオード、
そのドレインが前記出力ノードに接続され、そのゲートおよびソースが基準電位のラインに接続された第１のＰ型トランジスタ、および
制御電位が前記電源電位と前記基準電位の間の予め定められたしきい値電位よりも高い場合は、所定周期で入力されるリセット信号に応答して前記出力ノードを前記しきい値電位と前記基準電位の間の予め定められたリセット電位にリセットし、前記制御電位が前記しきい値電位よりも低い場合は、前記リセット信号が入力されても前記出力ノードを前記リセット電位にリセットしないリセット回路を含み、
各画素回路の前記出力ノードが前記リセット電位にリセットされる時間間隔は、その画素回路の前記制御電位を調整することにより制御可能になっていることを特徴とする、半導体撮像素子。
前記リセット回路は、その通常ゲートが前記リセット信号を受け、その制御ゲートが前記制御電位を受け、そのソースが前記リセット電位を受け、そのドレインが前記出力ノードに接続され、前記制御ノードの電位上昇に応じてその利得係数が増大するＮ型利得係数可変トランジスタを含む、請求項７に記載の半導体撮像素子。
各画素回路は、さらに、前記出力ノードと前記基準電位のラインとの間に前記第１のＰ型トランジスタと直列接続され、そのゲートとドレインが接続された少なくとも１つの第２のＰ型トランジスタを含む、請求項７または請求項８に記載の半導体撮像素子。
行列状に配置され、各々が入射光強度に応じた電位を出力する複数の画素回路を備えた半導体撮像素子において、
各画素回路は、
そのカソードが出力ノードに接続され、そのアノードが基準電位のラインに接続され、入射光強度に応じた値の電流を流すフォトダイオード、
そのゲートおよびソースが電源電位のラインに接続され、そのドレインが前記出力ノードに接続された第１のＮ型トランジスタ、および
制御電位が前記電源電位と前記基準電位の間の予め定められたしきい値電位よりも低い場合は、所定周期で入力されるリセット信号に応答して前記出力ノードを前記電源電位と前記しきい値電位との間の予め定められたリセット電位にリセットし、前記制御電位が前記しきい値電位よりも高い場合は、前記リセット信号が入力されても前記出力ノードを前記リセット電位にリセットしないリセット回路を含み、
各画素回路の前記出力ノードが前記リセット電位にリセットされる時間間隔は、その画素回路の前記制御電位を調整することにより制御可能になっていることを特徴とする、半導体撮像素子。
前記リセット回路は、その通常ゲートが前記リセット信号を受け、その制御ノードが前記制御電位を受け、そのソースが前記リセット電位を受け、そのドレインが前記出力ノードに接続され、前記制御ノードの電位低下に応じてその利得係数が増大するＰ型利得係数可変トランジスタを含む、請求項１０に記載の半導体撮像素子。
各画素回路は、さらに、前記電源電位のラインと前記出力ノードとの間に前記第１のＮ型トランジスタと直列接続され、そのゲートとドレインが接続された少なくとも１つの第２のＮ型トランジスタを含む、請求項１０または請求項１１に記載の半導体撮像素子。