JP3723563B2 - 半導体撮像素子 - Google Patents
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Description
また、この発明に係る他の半導体撮像素子は、行列状に配置され、各々が入射光強度に応じた電位を出力する複数の画素回路を備えた半導体撮像素子において、各画素回路は、そのカソードが出力ノードに接続され、そのアノードが基準電位のラインに接続され、入射光強度に応じた値の電流を流すフォトダイオードと、そのゲートおよびソースが電源電位のラインに接続され、そのドレインが出力ノードに接続された第1のN型トランジスタと、出力ノードの電位が電源電位と基準電位の間の予め定められたしきい値電位よりも低い場合は、所定周期で入力されるリセット信号に応答して出力ノードを電源電位としきい値電位との間の予め定められたリセット電位にリセットし、出力ノードの電位がしきい値電位よりも高い場合は、リセット信号が入力されても出力ノードをリセット電位にリセットしないリセット回路を含み、各画素回路の出力ノードがリセット電位にリセットされる時間間隔は、その画素回路の入射光強度に応じて独立して変化し、その画素回路の入射光強度が弱いほど長くなることを特徴としている。
また、この発明に係るさらに他の半導体撮像素子は、行列状に配置され、各々が入射光強度に応じた電位を出力する複数の画素回路を備えた半導体撮像素子において、各画素回路は、そのカソードが出力ノードに接続され、そのアノードが基準電位のラインに接続され、入射光強度に応じた値の電流を流すフォトダイオードと、そのゲートおよびソースが電源電位のラインに接続され、そのドレインが出力ノードに接続された第1のN型トランジスタと、制御電位が電源電位と基準電位の間の予め定められたしきい値電位よりも低い場合は、所定周期で入力されるリセット信号に応答して出力ノードを電源電位としきい値電位との間の予め定められたリセット電位にリセットし、制御電位がしきい値電位よりも高い場合は、リセット信号が入力されても出力ノードをリセット電位にリセットしないリセット回路を含み、各画素回路の出力ノードがリセット電位にリセットされる時間間隔は、その画素回路の制御電位を調整することにより制御可能になっていることを特徴としている。
図1は、この発明の実施の形態1による半導体撮像素子の構成を示すブロック図である。図1において、この半導体撮像素子は、複数行複数列に配置された複数の画素回路1を含む画素アレイ2と、読出回路3と、リセット信号発生回路4とを備える。画素アレイ2には、外部から電源電位VDD、接地電位GNDおよびリセット電位VRLが与えられる。リセット電位VRLは、半導体撮像素子の内部で生成してもよい。
図10は、この発明の実施の形態2による半導体撮像素子の画素回路の構成を示す回路図である。図10において、この画素回路は、フォトダイオード20、ログトランジスタ21、リセットトランジスタ22および読出トランジスタ23を備える。フォトダイオード20のカソードはノードN20に接続され、そのアノードは接地電位GNDのラインに接続される。フォトダイオード20は、入射光強度に比例した値の電流を流す。
図12は、この発明の実施の形態3による半導体撮像素子の画素回路の構成を示す回路図である。図12において、この画素回路は、図2の画素回路1のリセットトランジスタ12の制御ゲートに制御電位VCLを与えたものである。制御電位VCLを調整することにより、画素回路のフレームレートを任意に調整することができる。
Claims (12)
- 行列状に配置され、各々が入射光強度に応じた電位を出力する複数の画素回路を備えた半導体撮像素子において、
各画素回路は、
そのカソードが電源電位のラインに接続され、そのアノードが出力ノードに接続され、入射光強度に応じた値の電流を流すフォトダイオード、
そのドレインが前記出力ノードに接続され、そのゲートおよびソースが基準電位のラインに接続された第1のP型トランジスタ、および
前記出力ノードの電位が前記電源電位と前記基準電位の間の予め定められたしきい値電位よりも高い場合は、所定周期で入力されるリセット信号に応答して前記出力ノードを前記しきい値電位と前記基準電位の間の予め定められたリセット電位にリセットし、前記出力ノードの電位が前記しきい値電位よりも低い場合は、前記リセット信号が入力されても前記出力ノードを前記リセット電位にリセットしないリセット回路を含み、
各画素回路の前記出力ノードが前記リセット電位にリセットされる時間間隔は、その画素回路の入射光強度に応じて独立して変化し、その画素回路の入射光強度が弱いほど長くなることを特徴とする、半導体撮像素子。 - 前記リセット回路は、その通常ゲートが前記リセット信号を受け、そのソースが前記リセット電位を受け、その制御ノードおよびドレインが前記出力ノードに接続され、前記制御ノードの電位上昇に応じてその利得係数が増大するN型利得係数可変トランジスタを含む、請求項1に記載の半導体撮像素子。
- 各画素回路は、さらに、前記出力ノードと前記基準電位のラインとの間に前記第1のP型トランジスタと直列接続され、そのゲートとドレインが接続された少なくとも1つの第2のP型トランジスタを含む、請求項1または請求項2に記載の半導体撮像素子。
- 行列状に配置され、各々が入射光強度に応じた電位を出力する複数の画素回路を備えた半導体撮像素子において、
各画素回路は、
そのカソードが出力ノードに接続され、そのアノードが基準電位のラインに接続され、入射光強度に応じた値の電流を流すフォトダイオード、
そのゲートおよびソースが電源電位のラインに接続され、そのドレインが前記出力ノードに接続された第1のN型トランジスタ、および
前記出力ノードの電位が前記電源電位と前記基準電位の間の予め定められたしきい値電位よりも低い場合は、所定周期で入力されるリセット信号に応答して前記出力ノードを前記電源電位と前記しきい値電位との間の予め定められたリセット電位にリセットし、前記出力ノードの電位が前記しきい値電位よりも高い場合は、前記リセット信号が入力されても前記出力ノードを前記リセット電位にリセットしないリセット回路を含み、
各画素回路の前記出力ノードが前記リセット電位にリセットされる時間間隔は、その画素回路の入射光強度に応じて独立して変化し、その画素回路の入射光強度が弱いほど長くなることを特徴とする、半導体撮像素子。 - 前記リセット回路は、その通常ゲートが前記リセット信号を受け、そのソースが前記リセット電位を受け、その制御ノードおよびドレインが前記出力ノードに接続され、前記制御ノードの電位低下に応じてその利得係数が増大するP型利得係数可変トランジスタを含む、請求項4に記載の半導体撮像素子。
- 各画素回路は、さらに、前記電源電位のラインと前記出力ノードとの間に前記第1のN型トランジスタと直列接続され、そのゲートとドレインが接続された少なくとも1つの第2のN型トランジスタを含む、請求項4または請求項5に記載の半導体撮像素子。
- 行列状に配置され、各々が入射光強度に応じた電位を出力する複数の画素回路を備えた半導体撮像素子において、
各画素回路は、
そのカソードが電源電位のラインに接続され、そのアノードが出力ノードに接続され、入射光強度に応じた値の電流を流すフォトダイオード、
そのドレインが前記出力ノードに接続され、そのゲートおよびソースが基準電位のラインに接続された第1のP型トランジスタ、および
制御電位が前記電源電位と前記基準電位の間の予め定められたしきい値電位よりも高い場合は、所定周期で入力されるリセット信号に応答して前記出力ノードを前記しきい値電位と前記基準電位の間の予め定められたリセット電位にリセットし、前記制御電位が前記しきい値電位よりも低い場合は、前記リセット信号が入力されても前記出力ノードを前記リセット電位にリセットしないリセット回路を含み、
各画素回路の前記出力ノードが前記リセット電位にリセットされる時間間隔は、その画素回路の前記制御電位を調整することにより制御可能になっていることを特徴とする、半導体撮像素子。 - 前記リセット回路は、その通常ゲートが前記リセット信号を受け、その制御ゲートが前記制御電位を受け、そのソースが前記リセット電位を受け、そのドレインが前記出力ノードに接続され、前記制御ノードの電位上昇に応じてその利得係数が増大するN型利得係数可変トランジスタを含む、請求項7に記載の半導体撮像素子。
- 各画素回路は、さらに、前記出力ノードと前記基準電位のラインとの間に前記第1のP型トランジスタと直列接続され、そのゲートとドレインが接続された少なくとも1つの第2のP型トランジスタを含む、請求項7または請求項8に記載の半導体撮像素子。
- 行列状に配置され、各々が入射光強度に応じた電位を出力する複数の画素回路を備えた半導体撮像素子において、
各画素回路は、
そのカソードが出力ノードに接続され、そのアノードが基準電位のラインに接続され、入射光強度に応じた値の電流を流すフォトダイオード、
そのゲートおよびソースが電源電位のラインに接続され、そのドレインが前記出力ノードに接続された第1のN型トランジスタ、および
制御電位が前記電源電位と前記基準電位の間の予め定められたしきい値電位よりも低い場合は、所定周期で入力されるリセット信号に応答して前記出力ノードを前記電源電位と前記しきい値電位との間の予め定められたリセット電位にリセットし、前記制御電位が前記しきい値電位よりも高い場合は、前記リセット信号が入力されても前記出力ノードを前記リセット電位にリセットしないリセット回路を含み、
各画素回路の前記出力ノードが前記リセット電位にリセットされる時間間隔は、その画素回路の前記制御電位を調整することにより制御可能になっていることを特徴とする、半導体撮像素子。 - 前記リセット回路は、その通常ゲートが前記リセット信号を受け、その制御ノードが前記制御電位を受け、そのソースが前記リセット電位を受け、そのドレインが前記出力ノードに接続され、前記制御ノードの電位低下に応じてその利得係数が増大するP型利得係数可変トランジスタを含む、請求項10に記載の半導体撮像素子。
- 各画素回路は、さらに、前記電源電位のラインと前記出力ノードとの間に前記第1のN型トランジスタと直列接続され、そのゲートとドレインが接続された少なくとも1つの第2のN型トランジスタを含む、請求項10または請求項11に記載の半導体撮像素子。
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