JP4603248B2 - 半導体素子およびそれを備えた論理回路 - Google Patents

半導体素子およびそれを備えた論理回路 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体素子に関し、より特定的には、利得係数βをアナログ的に変調可能な電界効果トランジスタおよびそれを備えた論理回路に関する。
【0002】
【従来の技術】
半導体素子は、発明以来約30年に渡り、その構造は一部の特殊半導体素子を省き3電極構造になっている。従来の半導体素子は設計時に設定した幾何学的なサイズでその特性(利得係数β)が決まってしまうため、後で変更することができない。すなわち、半導体素子の個性的特性である利得係数βは固定化されている。そのため素子の寸法バラツキに起因する特性変動による歩留まりの低下を招いていた。
【0003】
この点を改善するために、下記特許文献1には、利得係数βを素子毎に調整可能な半導体素子が開示されている。特許文献1に開示された半導体素子では、通常のMOS(Metal Oxide Semiconductor)ゲートに加えて制御ゲートが追加配置される。当該制御ゲートへの印加電圧に応じてチャネル方向の電界の向きが変調されて、実効的なゲート長およびゲート幅を変化させることができるので、半導体素子(電界効果トランジスタ)における利得係数βの変調が可能となる。
【0004】
【特許文献1】
国際公開第02/059979号パンフレット(第6−11頁,第1−11図)
【0005】
【発明が解決しようとする課題】
しかしながら、上記特許文献1に開示された半導体素子では、チャネルでの電界の向きを変調するために、制御ゲートが通常のMOSゲートに対して、ある一定の角度θをなすように設けられる。このため、通常のMOSゲートおよび制御ゲートの一方は、互いに直交する直線群のみで囲まれた形状ではなく、これらの直線群と交差する斜線によって規定される形状を有することになる。
【0006】
特に、上記角度θは、当該半導体素子のβ変調パラメータとして大きな影響を及ぼすので、高寸法精度でゲートの斜線構造を作製することが要求される。このようなゲ−ト製造の困難性は、製造コストの増大を招くとともに、製造品質の不安定要因となる。具体的には、半導体素子特性の製造ばらつきの原因となる。
【0007】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、利得係数βを調整可能であり、かつ、安定的に製造可能な構造を有する半導体素子を提供することである。
【0008】
【課題を解決するための手段】
この発明に従う半導体素子は、ソースおよびドレインと、ソースおよびドレインの間に一様な電界のチャネル領域を形成するための第1のゲートと、ソースおよびドレインの間に、強電界領域および弱電界領域からなる非一様な電界のチャネル領域を形成するための第2のゲートとを備え、第1および第2のゲートは、ソースおよびドレイン間の領域で、平面的に見て少なくとも部分的に重複するように形成され、第2のゲートによるチャネル領域のコンダクタンスが第2のゲートへの印加電圧に応じて変化するのに伴って、ソースおよびドレイン間の全体チャネル領域のコンダクタンスが変化するように構成される。
【0009】
好ましくは、強電界領域および弱電界領域の発生により、第1および第2のゲートによって形成される全体のチャネル領域には、部分的に電界の方向に変化が生じ、この電界の方向の変化によって、全体のチャネル領域での実効的なゲート長およびゲート幅は変調される。
【0010】
また好ましくは、第1のゲートは、矩形状の形状を有し、第2のゲートは、第1のゲートの形状に沿った直線群で囲まれた形状を有する。
【0011】
この発明の他の構成に従う半導体素子は、ソースおよびドレインと、ソースおよびドレインの間にチャネル領域を形成するための矩形状の第1のゲートと、ソースおよびドレインの間にチャネル領域を形成するための、第1のゲートの形状に沿った直線群で囲まれ、かつ、ゲート幅方向に沿ってゲート長が部分的に異なるような形状を有する第2のゲートとを備え、第2のゲートは、ソースおよびドレイン間の領域で平面的に見て第1のゲートと少なくとも部分的に重複するように形成される。
【0012】
好ましくは、ソースおよびドレイン間の領域で第2のゲートは、平面的に見て第1のゲートを覆うように設けられる。
【0013】
また好ましくは、第2のゲートは、第1のゲートと平面的に見て重複する領域の一部において第2のゲートが非形成とされる領域が存在するような形状で設けられる。
【0014】
さらに好ましくは、第2のゲートは、第1のゲートと平面的に見て重複する領域のうち、ゲート幅方向に沿った中央部において非形成とされ、他の領域において形成されるような形状を有する。
【0015】
あるいは、さらに好ましくは、第2のゲートは、第1のゲートと平面的に見て重複する領域のうち、ゲート幅方向に沿った中央部において形成され、他の領域において非形成とされるような形状を有する。
【0016】
また好ましくは、第1および第2のゲートによってそれぞれ形成されたチャネルをあわせた全体のチャネル領域のコンダクタンスは、第1および第2のゲートへの印加電圧に応じて制御される。
【0017】
あるいは好ましくは、第1および第2のゲートへの印加電圧の比に応じて、前記第1および第2のゲートによって形成される全体のチャネル領域における電界ベクトルは調整される。
【0018】
また好ましくは、第1および第2のゲートは、第1および第2のゲート間を電気的に切離すための絶縁層を挟んで積層される。
【0019】
あるいは好ましくは、ソースおよびドレイン間の領域に第1および第2のゲートによってそれぞれ形成されるチャネル領域が幾何学的に連続性を有するように、第1および第2のゲートの形状は設計される。
【0020】
また好ましくは、ソースおよびドレインの間の領域のうちの、第1のゲートと平面的に見て重複する第1の部分の不純物濃度と、第1の部分を除く領域のうちの第2のゲートと平面的に見て重複する第2の部分との不純物濃度とは異なる。
【0021】
あるいは好ましくは、ソースおよびドレインの間の領域のうちの、第1のゲートと平面的に見て重複する第1の部分の不純物濃度と、第1の部分を除く領域のうちの第2のゲートと平面的に見て重複する第2の部分との不純物濃度とは実質的に同じである。
【0022】
この発明に従う論理回路は、第1の電圧および第2の電圧をそれぞれ供給するノード間に直列に接続された、第1導電型の第1の電界効果トランジスタおよび第1導電型と反対導電型の第2の電界効果トランジスタを備え、第1および第2の電界効果トランジスタは、ソースおよびドレインと、ソースおよびドレインの間にチャネル領域を形成するための矩形状の第1のゲートと、ソースおよびドレインの間にチャネル領域を形成するために、ソースおよびドレイン間の領域で平面的に見て第1のゲートと少なくとも部分的に重複するように形成される第2のゲートとを含み、第2のゲートは、第1のゲートの形状に沿った直線群で囲まれ、かつ、ゲート幅方向に沿った少なくとも1個所でゲート長が不連続となるような形状を有し、論理回路は、第1および第2の電界効果トランジスタの各第1のゲートと接続された信号入力ノードと、第1および第2の電界効果トランジスタの接続ノードと接続された信号出力ノードと、第1および第2の電界効果トランジスタの第2のゲートへの印加電圧を制御するための制御入力ノードとをさらに備える。
【0023】
好ましくは、制御入力ノードは、第1および第2の電界効果トランジスタの各第2のゲートへ共通の電圧を与えるように構成される
【0024】
また好ましくは、制御入力ノードは、第1および第2の電界効果トランジスタのそれぞれの第2のゲートへ別個の電圧を与えるように構成される
【0025】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照して詳細に説明する。
【0026】
[実施の形態1]
図1から図3は、本発明の実施の形態1による半導体素子の平面レイアウトを示す図である。
【0027】
図1を参照して、実施の形態1による半導体素子10は、通常のMOSゲート(以下、単に「MOSゲート」と称する)101と、ドレイン103と、ソース104と、新たに設けられた制御ゲート105とを有する。MOSゲート101、ドレイン103、ソース104および制御ゲート105には電極引出しのためのコンタクト106が設けられている。ドレイン103およびソース104間の領域において、MOSゲート101によってチャネル領域111が形成され、制御ゲート105によってチャネル領域112が形成される。チャネル領域111およびチャネル領域112が幾何学的な連続性を有するように、MOSゲート101および制御ゲート105は配置される。
【0028】
以下では、矩形状のMOSゲート101のゲート長に沿った方向およびゲート幅に沿った方向を、それぞれX方向およびY方向と定義する。すなわち、MOSゲート101は、X方向およびY方向に沿った直交する直線群のみで囲まれた平面形状を有する。図2に示されるように、MOSゲート101の平面形状は、ゲート長Lおよびゲート幅Wを形状パラメータとして表現される。
【0029】
本発明による半導体素子では、制御ゲート105も、X方向およびY方向に沿った直線群のみで囲まれた平面形状を有する。さらに、制御ゲート105のゲート長は非一様であるが、制御ゲート105は、ゲート幅方向(Y方向)に沿った少なくとも一部でゲート長が不連続となる形状を有している。また、制御ゲート105は、ドレイン103およびソース104間の領域で、平面的に見てMOSゲート101と少なくとも部分的に重複するように設けられる。
【0030】
一例として、実施の形態1による半導体素子10では、2種類のチャネル長を有するようなI型の平面形状を有する。I型形状の制御ゲート105は、ドレイン103およびソース104間の領域で、平面的に見て矩形状のMOSゲート101を覆うように設けられる。図3に示されるように、制御ゲート105のI型形状は、局所的なゲート幅W1,W2,W3および局所的なゲート長L1,L2,L3(実施の形態1ではL3=L1)の形状パラメータで表現される。
【0031】
図4は、図1に示された半導体素子10の断面を表わす斜視図である。
図4を参照して、半導体基板20(たとえば、n型半導体素子であればp型基板)上への不純物注入(n型半導体素子であればn型不純物)によりドレイン103およびソース104を形成する領域が形成される。さらに、ドレイン103およびソース104間の領域の直上に、絶縁膜121を介して、MOSゲート101を構成する導電性のゲート層が形成される。通常、ゲート層は、ポリシリコン等によって形成される。さらに、MOSゲート101の上層に絶縁膜123が設けられ、絶縁膜123の上層に、制御ゲート105を構成するゲート層が形成される。制御ゲート105は、MOSゲート101と別のゲート層を用いて、MOSゲート101の上に重ねるように形成することが可能である。
【0032】
このように、MOSゲート101および制御ゲート105の間は絶縁膜123によって電気的に分離されているので、MOSゲート101への印加電圧と制御ゲート105への印加電圧とは、互いに独立に制御することが可能である。
【0033】
制御ゲート105は、通常のMOSトランジスタの製造プロセスで形成されたMOSゲート101の上に、さらに絶縁膜123および導電膜をして形成することによって作製できる。すなわち、本発明による半導体素子の製造は、新たに追加された制御ゲート105および、当該制御ゲート105をMOSゲート101と電気的に切離すための絶縁膜123を形成する工程が追加される以外、従来のMOSトランジスタを形成するプロセス工程と同一にできる。当該追加工程は、制御ゲート105および絶縁膜123のマスクパターンを所望形状に合せて変更する必要がある以外は、MOSゲート101および絶縁膜121の製作工程と同様とできる。すなわち、本発明による半導体素子を集積回路に組込むために、製造工程を大幅に変更する必要は生じない。
【0034】
また、制御ゲート105下の領域126は、MOSゲート101下の領域125と同一の特性で作製してもよいし、不純物濃度(n型半導体素子であればp型不純物の濃度)が領域125および126の間で異なるように作製してもよい。
【0035】
なお、図4には、MOSゲート101の上層に制御ゲート105が形成される構造例を示したが、原理的には、両者の上下関係を入れ換えて、MOSゲート101の下層に制御ゲート105を形成する構造とすることも可能である。
【0036】
図5は、図1に示された半導体素子に形成されるチャネル領域を説明する平面図である。
【0037】
図5を参照して、実施の形態1による半導体素子10においては、MOSゲート101とドレイン103およびソース104との間に、制御ゲート105下の制御チャネル領域112が実質上凹型を形成する。MOSゲート101によるチャネル領域111と制御ゲート105によるチャネル領域112とを併せた全体チャネル領域120は、実質的にI型を形成するようになる。
【0038】
次に、半導体素子10における利得係数βの変調について説明する。
図6は、図1に示した半導体素子のチャネル領域に生じる電界と制御ゲート電圧との関係を説明する概念図である。
【0039】
本発明による半導体素子ではMOSゲート101および制御ゲート105の両方が存在するので、全体チャネル領域120に生じる電界は、制御ゲート105下のチャネルコンダクタンスに応じて変わる。すなわち、この電界は、厳密には、制御ゲート105への印加電圧(以下、制御ゲート電圧Vgcと称する)およびMOSゲート101への印加電圧(以下、MOSゲート電圧と称する)の比に応じて、実質的には、制御ゲート電圧に応じて変わる。
【0040】
制御ゲート105下のチャネルコンダクタンスが十分高い場合に、全体チャネル領域120に生じる電界ベクトルは、図6に点線170で示されるように、X方向に沿って一様となる。この結果、全体チャネル領域120の等価的なチャネル幅およびチャネル長は、MOSゲート101のゲート長Lおよびゲート幅Wと同等となる。
【0041】
これに対して、制御ゲート105下のチャネルコンダクタンスが十分低い場合には、全体チャネル領域120に生じる電界ベクトルは、図7に実線171で示されるように、制御ゲート105のゲート長の非一様性に従って分割された領域161、162および163の間で非一様となる。具体的には、ゲート長が相対的に短い領域162では、点線17と同様にX方向に沿った電界ベクトルが生じる一方で、ゲート長が相対的に長い領域161,163では、電界の部分的・局所的な変化によって電界の回りこみが生じる。
【0042】
図7は、制御ゲート下のチャネルコンダクタンスが十分低い場合に生じる電界を詳細に説明する図である。
【0043】
図7には、制御ゲート下のチャネルコンダクタンスが十分低い場合において、ソース・ドレイン間に所定電圧を印加したときに生じる、等電位線151,152,153,154ならびに電界ベクトル(図7中の矢印)のシミュレーション結果が示される。
【0044】
領域161および163において、ソース・ドレイン間電圧によって生じる電界は、X方向に沿った一様電界とならず、制御ゲート形状105に応じた回り込みを生じる。これは、ゲート長が短い領域162においてドレイン103およびソース104間に平行平板コンデンサが形成されると考えた場合での、電極端部における電界の向きに相当する。
【0045】
コンデンサ端部に相当する領域161,163では、相対的にゲート長が長くなるため、ゲート長が相対的に短い領域162での電界は、領域161,163よりも大きい。すなわち、全体チャネル領域120には、相対的な強電界領域162および弱電界領域161,163からなる非一様な電界が形成される。言い換えれば、本発明による半導体素子では、このような端部効果によって部分的・局所的な電界の変化を生じさせて、全体チャネル領域120での電界が非一様となるように、制御ゲート105の形状が設計される。このように、制御ゲート105のゲート長が部分的に異なるように(非一様に)設計することで、チャネル抵抗を部分的に変化させて、チャネル領域内に電界強度差を発生させることができる。
【0046】
この結果、弱電界領域161,163のコンダクタンスg1,g3は、強電界領域162のコンダクタンスg2よりも相対的に小さくなる。チャネル領域112のコンダクタンスは、並列接続された、領域161、162および163それぞれのコンダクタンスg1、g2およびg3の和で示されるので、この場合には、全体チャネル領域120のコンダクタンスは、全体に一様な電界が形成される場合、すなわち制御ゲート下のチャネルコンダクタンスが十分高い場合よりも小さくなる。
【0047】
この場合に、全体チャネル領域120のコンダクタンス、すなわち半導体素子の利得係数は最小値βminとなる。この場合における、全体チャネル領域120の実効的なゲート長Lgcおよびゲート幅Wgcの比(Wgc/Lgc)は、MOSゲート101でのゲート長およびゲート幅の比(W/L)よりも小さくなる。すなわち、チャネル領域内に生じた電界強度差に起因して、全体チャネル領域120の実効的なゲート長およびゲート幅は変調されることになる。本発明によるn型半導体素子(MOSトランジスタ)では、制御ゲート電圧Vgcが低いほどチャネル領域112のコンダクタンスは低くなる。一方、本発明によるp型半導体素子(MOSトランジスタ)では、制御ゲート電圧Vgcが高いほどチャネル領域112のコンダクタンスは低くなる。
【0048】
一方、図6で説明したように、チャネルコンダクタンスが十分高い場合には、全体チャネル領域120が一様な強電界領域となり、全体チャネル領域120のコンダクタンス、すなわち半導体素子の利得係数は最大βmaxとなる。このように、全体チャネル領域120には、MOSゲート電圧および制御ゲート電圧の比に応じて、図6に点線170で示した最小利得係数βminに対応する電界(回り込み最大)、図6に実線171で示した最大利得係数βmaxに対応する電界(X方向一様)あるいは両者の中間的な状態の電界が生じる。特に、この中間的な状態の電界は、MOSゲート電圧および制御ゲート電圧の比に応じて、アナログ的に変化していく。
【0049】
以上から、実施の形態1による半導体素子の利得係数βは、制御ゲート電圧Vgcに応じて、下式(1)〜(3)に示す範囲で変調可能である。
【0050】
βmin≦β≦βmax …(1)
βmin=(Wgc/Lgc)・μ・Cox …(2)
βmax=(W/L)・μ・Cox …(3)
ただし、μ:移動度,Cox:単位面積当たりのゲート絶縁膜容量を示す。
【0051】
このように、最小利得係数βminは、実効的なゲート長Lgcおよびゲート幅Wgcを用いて示される。図7で説明したように、実効的なゲート長およびゲート幅の変化は、ゲート長を非一様とした制御ゲート105の形状によってもたらされるので、最小利得係数βminは、図3に示した形状パラメータW1、W2,W3およびL1,L2,L3によって決められる。一方、最大利得係数βmaxは、MOSゲート101のゲート長およびゲート幅、すなわち、図2に示した形状パラメータLおよびWによって決められる。
【0052】
利得係数βが当該範囲内のどのレベルとなるかは、MOSゲート101および制御ゲート105のそれぞれへの印加電圧の比に依存する。したがって、半導体素子10の導通時でのMOSゲート電圧が固定される条件下では利得係数βは、実質的には制御ゲート電圧Vgcに応じて変調される。
【0053】
以上説明したように、本発明の実施の形態1による半導体素子では、チャネル領域に非一様な電界を形成可能な形状を有する制御ゲート105への印加電圧に応じて全体チャネル領域120での電界分布をアナログ的に変化させて、利得係数βを変調することが可能である。さらに、制御ゲート105の形状がX方向およびY方向に沿った直交する直線群のみで構成され、斜線形状を有することがないので、制御ゲート105を精度よく製造することができる。この結果、半導体素子の製造時の特性ばらつきを抑制することが可能となる。
【0054】
なお、MOSゲート101下の絶縁膜121(図4)の膜厚と、制御ゲート105下の絶縁膜123(図4)の膜厚とを異なるように設計することも可能である。この場合には、最小利得係数βminおよび最大利得係数βmaxが上記(2),(3)式とは異なってくるが、制御ゲート電圧Vgcに応じた利得係数βの変調は可能である。
【0055】
このように、本発明による半導体素子の利得係数βは、MOSゲート101および制御ゲート105の形状で基本的に決まる範囲内で変調可能であるが、その変調可能範囲、すなわち最小利得係数βminおよび最大利得係数βmaxは、上述したゲート絶縁膜の膜厚の設計によって、さらに調整することが可能である。あるいは、図4に示した領域125(MOSゲート101下)および領域126(制御ゲート105下)での不純物濃度によっても、変調可能範囲を調整することが可能である。
【0056】
図8は、実施の形態1による半導体素子の試作結果を示す図である。図8には、MOSゲート101の寸法(図2に示したゲート長Lおよびゲート幅W)ならびに、制御ゲート105の寸法のうちのゲート幅の総和(図3に示したW1+W2+W3)および端部領域のゲート長(図に示したL1,L3)を固定した上で、制御ゲート105の中央部分の形状パラメータL2,W2(図)を変化させて試作した、種類の本発明による半導体素子におけるβ変調比実績が示される。
【0057】
図8の横軸は形状パラメータL2を示し、縦軸はβ変調比、すなわち式(1)におけるβmax/βminの実績値を示している。図8に示されるように、実施の形態1による半導体素子では、実質的には制御ゲート105への印加電圧に応じて、利得係数βを数倍〜300倍前後変調可能である。また、確保される変調比は、制御ゲート105の形状によって設計することができる。
【0058】
図8に示される範囲では、形状パラメータL2が小さいほど、また、形状パラメータW2が大きいほどβ変調比は大きくなっている。すなわち、図7で説明した強電界領域および弱電界領域の電界差が顕著になるような制御ゲート105の形状とするほど、β変調比が確保されることが試作結果からも確認された。
【0059】
[実施の形態2]
図9は、実施の形態2による半導体素子の平面レイアウト図である。
【0060】
図9を参照して、実施の形態2による半導体素子11は、実施の形態1による半導体素子10と同様に、MOSゲート101、ドレイン103、ソース104、制御ゲート105およびコンタクト106を有する。実施の形態2による半導体素子11は、半導体素子10と比較して、制御ゲート105の形状のみが異なる。したがって、半導体素子11のプロセス工程および製造条件は、実施の形態1による半導体素子10と同様とすることができる。
【0061】
制御ゲート105は、通常ゲート101と平面的に見て重複する領域の中央部分で途切れており、その他の部分で形成されるような平面形状を有している。すなわち、制御ゲート105は、当該中央部分(間欠部)で他の部分とゲート長が異なっている。また、半導体素子12においても、制御ゲート105は、制御ゲート105は、MOSゲート101と同様に、X方向およびY方向に沿った直線群のみで囲まれた平面形状を有しており、かつ、通常ゲート101と平面的に見て重複する領域の一部に形成されている。
【0062】
半導体素子11においても、MOSゲート101によって形成されるチャネル領域111および制御ゲート105によって形成されるチャネル領域112は幾何学的に連続しており、両者を併せた全体チャネル領域120はI型形状となる。半導体素子11では、制御ゲート105下のチャネルコンダクタンスが低い場合に、制御ゲート105の間欠部に対応して強電界領域が発生し、制御ゲート105が設けられた部分に対応して弱電界領域が発生する。したがって、実施の形態2による半導体素子11においても、実施の形態1による半導体素子10と同様のメカニズムで利得係数βの変調が可能である。
【0063】
特に、実施の形態2による半導体素子では、制御ゲート105の間欠部に対応する強電界領域において、チャネル領域に生じる電界が制御ゲートのチャネルコンダクタンスと完全に独立する。したがって、図7で説明した端部の領域161,163における端部効果を大きくして、弱電界領域に発生する部分的な電界変化(電界の回り込み)をさらに顕著にできる。この結果、制御ゲートのチャネルコンダクタンスが十分低い場合における、端部の領域161,163でのコンダクタンスg1,g3は、実施の形態1と比較して、さらに低くなる。このため、実効的なゲート長およびゲート幅の比(Wgc/Lgc)も小さくなり、式(2)に示した最小利得係数βminが低下するので、実施の形態1による半導体素子よりもβ変調比が大きく確保される。
【0064】
特に、実施の形態2による半導体素子では、全体チャネル領域120におけるゲート長が最も短い部分でのゲート長を、ゲート加工工程における最小プロセス値と一致させることができる。したがって、この面からも、実施の形態2による半導体素子は、β変調比が大きく確保できる。
【0065】
[実施の形態3]
図10は、本発明の実施の形態3による半導体素子の平面レイアウト図である。
【0066】
図10を参照して、実施の形態3による半導体素子12は、実施の形態1による半導体素子10と同様に、MOSゲート101、ドレイン103、ソース104、制御ゲート105およびコンタクト106を有する。実施の形態3による半導体素子12についても、半導体素子10との相違点は、制御ゲート105の形状のみである。したがって、半導体素子12のプロセス工程および製造条件は、実施の形態1による半導体素子10と同様とすることができる。
【0067】
実施の形態3による半導体素子12においては、制御ゲート105は、T型の平面形状を有するように形成される。T型形状の制御ゲート105は、ドレイン103およびソース104間の領域で、平面的に見て矩形状のMOSゲート101を覆うように設けられる。このように、半導体素子12においても、制御ゲート105は、MOSゲート101と同様に、X方向およびY方向に沿った直線群のみで囲まれた平面形状を有し、かつ、ゲート長が部分的に異なっている。
【0068】
MOSゲート101によるチャネル領域111および制御ゲート105によるチャネル領域112は幾何学的に連続しており、両者を併せた全体チャネル領域120は実質的にT型形状を形成することになる。制御ゲート105下のチャネルコンダクタンスが低い場合に、ゲート長が短い部分に対応して強電界領域が発生し、ゲート長が長い部分に対応して弱電界領域が発生する。したがって、実施の形態3による半導体素子12においても、実施の形態1による半導体素子10と同様のメカニズムで利得係数βの変調が可能である。
【0069】
半導体素子12においても、最小利得係数βminは、制御ゲート105での相対的なゲート長差によって生じる強電界領域および弱電界領域間の電界差に応じて決まる。したがって、T型形状では、これまで示したI型形状よりも、β変調比は小さくなる可能性があるが、実施の形態3による半導体素子は、ゲート幅が比較的狭い寸法の素子に対して有効であり、比較的狭い領域内でソース領域およびドレイン領域の幅を加工することが可能となる。また、ソース領域およびドレイン領域に配置されるコンタクトのスペースを確保することも容易となる。
【0070】
[実施の形態4]
図11は、本発明の実施の形態4による半導体素子の平面レイアウト図である。
【0071】
図11を参照して、実施の形態4による半導体素子13は、実施の形態1による半導体素子10と同様に、MOSゲート101、ドレイン103、ソース104、制御ゲート105およびコンタクト106を有する。実施の形態4による半導体素子13についても、半導体素子10との相違点は、制御ゲート105の形状のみである。したがって、半導体素子13のプロセス工程および製造条件は、実施の形態1による半導体素子10と同様とすることができる。
【0072】
制御ゲート105は、通常ゲート101と平面的に見て重複する領域の中央部分にのみX方向に沿って橋状に形成され、その他の部分で非形成とされるような平面形状を有している。すなわち、制御ゲート105は、当該中央部分(橋状部分)と他の部分とでゲート長が異なっている。また、半導体素子13においても、制御ゲート105は、MOSゲート101と同様に、X方向およびY方向に沿った直線群のみで囲まれた平面形状を有しており、かつ、通常ゲート101と平面的に見て重複する領域の一部に形成されている。
【0073】
この結果、通常ゲート101によるチャネル領域111と、制御ゲート105によるチャネル領域112とは幾何学的に連続しており、両者を併せた全体チャネル領域120は、矩形形状から制御ゲート105の非存在部分に対応するフローティングドレイン113およびフローティングソース114を除いた形状を形成することになる。半導体素子13では、制御ゲート105下のチャネルコンダクタンスが低い場合に、MOSゲート101下での制御ゲート105の非形成部分に対応して強電界領域が発生し、制御ゲート105が設けられた橋状部分に対応して弱電界領域が発生する。したがって、実施の形態4による半導体素子13においても、実施の形態1による半導体素子10と同様のメカニズムで利得係数βの変調が可能である。
【0074】
実施の形態4のような制御ゲート105の形状とすることにより、弱電界領域での電界の回り込みをさらに顕著に発生させることができ、実効的なゲート長が長くなるので、式(2)に示した最小利得係数βminをさらに低下させて、利得係数βの変調範囲をさらに確保できる。
【0075】
特に、制御ゲート105の形状において、橋状部分の幅が小さくなるほど、弱電界領域での電界の回り込みを顕著に発生させることができ、実効的なゲート長を長くすることができる。当該橋状部分の幅は、半導体素子製造プロセスでの最小線幅まで最小化することができる。したがって、半導体素子製造における最先端超微細化加工技術の精度を、そのままβ変調比の確保に結び付けることができる。
【0076】
[実施の形態5]
実施の形態5では、本発明による半導体素子を備えた論理回路の代表例として示されるCMOSインバータ回路(否定回路)について説明する。
【0077】
図12は、本発明による半導体素子のシンボル図である。
図12(a)には、本発明によるnチャネルMOSトランジスタ(以下、「n−MOSトランジスタ」と称する)201が示され、図12(b)には、本発明によるpチャネルMOSトランジスタ(以下、「p−MOSトランジスタ」と称する)202が示されている。n−MOSトランジスタ201およびp−MOSトランジスタ202には、これまで説明した実施の形態1〜4による半導体素子が適用され、通常のソースS、ドレインDおよびゲートGに加えて、新たに制御ゲートGCが設けられている。
【0078】
図13は、本発明による半導体素子を適用した論理回路の代表例として示されるCMOSインバータ回路を示すシンボル図である。
【0079】
図13を参照して、CMOSインバータ回路210は、信号入力ノード211の論理レベルを反転して信号出力ノード213へ出力する。インバータ210には、制御入力ノード212への印加電圧がさらに入力されている。
【0080】
図14は、図13に示されたCMOSインバータ回路の第1の構成例を示す回路図である。
【0081】
図14を参照して、CMOSインバータ回路210は、論理ハイレベルに対応する電源電圧VCCの供給ノードおよび論理ローレベルに対応する電圧VSSの供給ノード間に直列に接続されたn−MOSトランジスタ201およびp−MOSトランジスタ202を有する。p−MOSトランジスタ202のソースは電源電圧VCCの供給ノードと接続され、ドレインは信号出力ノード213と接続されている。同様に、n−MOSトランジスタ201のソースは電圧VSSの供給ノードと接続され、ドレインは信号出力ノード213と接続されている。
【0082】
n−MOSトランジスタ201およびp−MOSトランジスタ202の各ゲートGは、信号入力ノード211と共通に接続され、さらに、制御ゲートGCは共通の制御入力ノード212と接続される。実施の形態1〜4で説明したように、制御入力ノード212の電圧に応じて、n−MOSトランジスタ201およびp−MOSトランジスタ202の利得係数βが変調される。
【0083】
このように、n−MOSトランジスタ201およびp−MOSトランジスタ202の制御ゲートGCを共通の制御入力ノード212と接続することにより、制御入力ノード212の電圧によって、nーMOSトランジスタ201およびp−MOSトランジスタ202の電流駆動能力の比、すなわちp/nレシオを変調してCMOSインバータ回路210のしきい値を微調整することが可能となる。
【0084】
図15は、図13に示されたCMOSインバータ回路210の第2の構成例を示す回路図である。
【0085】
図15に示された構成例では、CMOSインバータ回路210を構成するn−MOSトランジスタ201およびp−MOSトランジスタ202の制御ゲートGCにそれぞれ印加される電圧が独立に設定される。具体的にはn−MOSトランジスタ201の制御ゲートGCには制御入力ノード212aが接続され、p−MOSトランジスタ202の制御ゲートGCには制御入力ノード212bが接続される。このような構成として、n−MOSトランジスタ201およびp−MOSトランジスタ202の利得係数βを独立に制御してインバータ210の特性を調整することも可能である。
【0086】
このように、本発明による半導体素子であるn−MOSトランジスタ201およびp−MOSトランジスタ202を適宜組合せて、CMOSインバータ回路を始めとする論理回路に適用することが可能である。この際に、MOSトランジスタに製造時に生じた特性ばらつきが制御ゲートへの印加電圧である制御入力補償可能であるため、製造ばらつきの影響を排除して、安定的な特性の論理回路を容易に形成することが可能となる。
【0087】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0088】
【発明の効果】
以上のように、本発明による半導体素子は、制御ゲート電圧に応じて利得係数βをアナログ的に精度よく変調できる。また、従来のプロセス技術で容易に製造することができるので、MOS回路で構成された従来の各種LSIに組込むことができる。したがって、オンチップで素子パラメータを自動調整して特性ばらつきを補正可能な機構を、各種の半導体集積回路装置で実現することが可能である。
【0089】
特に、制御ゲートの形状が直交する直線群のみで規定されるので、半導体素子の超微細化加工時での斜線加工に伴う製造時の特性ばらつきを緩和でき、製造効率の向上を図れる。すなわち、制御ゲート形状から斜線の構造部分をなくすことで半導体素子の製造品質の安定が図られ、製造コストの増大を防止できる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1による半導体素子の平面レイアウト図である。
【図2】 図1中の通常ゲートの形状パラメータを示す図である。
【図3】 図1中の制御ゲートの形状パラメータを示す図である。
【図4】 図1に示された半導体素子の断面を表わす斜視図である。
【図5】 図1に示された半導体素子に形成されるチャネル領域を説明する平面図である。
【図6】 図1に示した半導体素子のチャネル領域に生じる電界と制御ゲート電圧との関係を説明する概念図である。
【図7】 制御ゲート下のチャネルコンダクタンスが低い場合に半導体素子のチャネル領域に生じる電界を詳細に説明する図である。
【図8】 実施の形態1による半導体素子の試作結果を示す図である。
【図9】 本発明の実施の形態2による半導体素子の平面レイアウト図である。
【図10】 本発明の実施の形態3による半導体素子の平面レイアウト図である。
【図11】 本発明の実施の形態4による半導体素子の平面レイアウト図である。
【図12】 本発明による半導体素子のシンボル図である。
【図13】 本発明による半導体素子を適用した論理回路の代表例として示されるCMOSインバータ回路を示すシンボル図である。
【図14】 図13に示されたCMOSインバータ回路の第1の構成例を示す回路図である。
【図15】 図13に示されたCMOSインバータ回路の第2の構成例を示す回路図である。
【符号の説明】
10,11,12,13 半導体素子、20 半導体基板、101,G MOSゲート、103,D ドレイン、113 フローティングドレイン、104,S ソース、114 フローティングソース、105,GC 制御ゲート、106 コンタクト、111 チャネル領域(MOSゲート)、112 チャネル領域(制御ゲート)、120 全体チャネル領域、121,123 絶縁膜、161,163 弱電界領域、162 強電界領域、201 n−MOSトランジスタ、202 p−MOSトランジスタ、210 CMOSインバータ回路、211 信号入力、212,212a,212b 制御入力、213 信号出力、VCC,VSS 電圧、Vgc 制御ゲート電圧、W1,W2,W3,L1,L2,L3 形状パラメータ、β 利得係数、βmax 最大利得係数、βmin 最小利得係数。

Claims (14)

  1. ソースおよびドレインと、
    前記ソースおよびドレインの間にチャネル領域を形成するための矩形状の第1のゲートと、
    前記ソースおよびドレインの間にチャネル領域を形成するための、前記第1のゲートの形状に沿った直線群で囲まれ、かつ、ゲート幅方向に沿ってゲート長が部分的に異なるような形状を有する第2のゲートとを備え、
    前記第2のゲートは、前記ソースおよびドレイン間の領域で平面的に見て前記第1のゲートと少なくとも部分的に重複するように形成される、半導体素子。
  2. 前記ソースおよびドレイン間の領域で前記第2のゲートは、平面的に見て前記第1のゲートを覆うように設けられる、請求項に記載の半導体素子。
  3. 前記第2のゲートは、前記ソースおよび前記ドレインの間の領域の一部において前記第2のゲートが非形成とされている、請求項に記載の半導体素子。
  4. 前記第2のゲートは、前記ソースおよび前記ドレインの間の領域のうち、ゲート幅方向に沿った中央部において非形成とされ、他の領域において形成されている、請求項記載の半導体素子。
  5. 前記第2のゲートは、前記ソースおよび前記ドレインの間の領域のうち、ゲート幅方向に沿った中央部において形成され、他の領域において非形成とされている、請求項記載の半導体素子。
  6. 前記第1および第2のゲートによってそれぞれ形成されたチャネルをあわせた全体のチャネル領域のコンダクタンスは、前記第1および第2のゲートへの印加電圧に応じて制御される、請求項1に記載の半導体素子。
  7. 前記第1および第2のゲートへの印加電圧の比に応じて、前記第1および第2のゲートによって形成される全体のチャネル領域における電界ベクトルは調整される、請求項1に記載の半導体素子。
  8. 前記第1および第2のゲートは、前記第1および第2のゲート間を電気的に切離すための絶縁層を挟んで積層される、請求項1に記載の半導体素子。
  9. 前記ソースおよびドレイン間の領域に前記第1および第2のゲートによってそれぞれ形成されるチャネル領域が幾何学的に連続性を有するように、前記第1および第2のゲートの形状は設計される、請求項1に記載の半導体素子。
  10. 前記ソースおよびドレインの間の領域のうちの、前記第1のゲートと平面的に見て重複する第1の部分の不純物濃度と、前記第1の部分を除く領域のうちの前記第2のゲートと平面的に見て重複する第2の部分との不純物濃度とは異なる、請求項1に記載の半導体素子。
  11. 前記ソースおよびドレインの間の領域のうちの、前記第1のゲートと平面的に見て重複する第1の部分の不純物濃度と、前記第1の部分を除く領域のうちの前記第2のゲートと平面的に見て重複する第2の部分との不純物濃度とは実質的に同じである、請求項1に記載の半導体素子。
  12. 第1の電圧および第2の電圧をそれぞれ供給するノード間に直列に接続された、第1導電型の第1の電界効果トランジスタおよび前記第1導電型と反対導電型の第2の電界効果トランジスタを備え、
    前記第1および第2の電界効果トランジスタは、
    ソースおよびドレインと、
    前記ソースおよびドレインの間にチャネル領域を形成するための矩形状の第1のゲートと、
    前記ソースおよびドレインの間にチャネル領域を形成するために、前記ソースおよびドレイン間の領域で平面的に見て前記第1のゲートと少なくとも部分的に重複するように形成される第2のゲートとを含み、
    前記第2のゲートは、前記第1のゲートの形状に沿った直線群で囲まれ、かつ、ゲート幅方向に沿った少なくとも1個所でゲート長が不連続となるような形状を有し、
    前記第1および第2の電界効果トランジスタの各前記第1のゲートと接続された信号入力ノードと、
    前記第1および第2の電界効果トランジスタの接続ノードと接続された信号出力ノードと、
    前記第1および第2の電界効果トランジスタの前記第2のゲートへの印加電圧を制御するための制御入力ノードとをさらに備える、論理回路。
  13. 前記制御入力ノードは、前記第1および第2の電界効果トランジスタの各前記第2のゲートへ共通の電圧を与えるように構成される、請求項12記載の論理回路。
  14. 前記制御入力ノードは、前記第1および第2の電界効果トランジスタのそれぞれの前記第2のゲートへ別個の電圧を与えるように構成される、請求項12記載の論理回路。
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