JPH06112479A - 多入力電界効果型トランジスタ - Google Patents
多入力電界効果型トランジスタInfo
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- JPH06112479A JPH06112479A JP25497392A JP25497392A JPH06112479A JP H06112479 A JPH06112479 A JP H06112479A JP 25497392 A JP25497392 A JP 25497392A JP 25497392 A JP25497392 A JP 25497392A JP H06112479 A JPH06112479 A JP H06112479A
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- JP
- Japan
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- field effect
- input field
- control gates
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Abstract
(57)【要約】
【目的】 複数のコントロールゲートが容量結合するフ
ローティングゲートを備えた多入力電界効果型トランジ
スタに関し、製造工程を簡略化したり、ポリシリコン膜
の数を減らしたりすることの可能な多入力電界効果型ト
ランジスタを提供する。 【構成】 複数のコントロールゲートが容量結合するフ
ローティングゲートを備えた電界効果型トランジスタに
おいて、フローティングゲートが第１導電型のポリシリ
コン膜２２であり、そしてコントロールゲートのそれぞ
れが該ポリシリコン膜内に形成された反対導電型（第２
導電型）のストライプ状ドープ領域２３Ａ〜２３Ｄであ
るように構成する。
ローティングゲートを備えた多入力電界効果型トランジ
スタに関し、製造工程を簡略化したり、ポリシリコン膜
の数を減らしたりすることの可能な多入力電界効果型ト
ランジスタを提供する。 【構成】 複数のコントロールゲートが容量結合するフ
ローティングゲートを備えた電界効果型トランジスタに
おいて、フローティングゲートが第１導電型のポリシリ
コン膜２２であり、そしてコントロールゲートのそれぞ
れが該ポリシリコン膜内に形成された反対導電型（第２
導電型）のストライプ状ドープ領域２３Ａ〜２３Ｄであ
るように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、より詳し
くは、複数のコントロールゲートが容量結合するフロー
ティングゲートを備えた多入力電界効果型トランジスタ
に関する。
くは、複数のコントロールゲートが容量結合するフロー
ティングゲートを備えた多入力電界効果型トランジスタ
に関する。
【０００２】
【従来の技術】通常の電界効果型トランジスタのゲート
電極をフローティングゲートとし、このフローティング
ゲートに対して容量結合する複数のコントロール（入
力）ゲートを設けて、これらフローティングゲートの入
力信号（電圧）に応じたフローティングゲートの電位に
よって電界効果型トランジスタの出力を制御することの
できる多入力電界効果型トランジスタが提案されている
（例えば、柴田、大見：「新概念のＭＯＳトランジス
タ、単体でニューロン機能など実現」、日経マイクロデ
バイス、No. ７９、１９９２年１月号、１０１〜１０９
頁参照）。
電極をフローティングゲートとし、このフローティング
ゲートに対して容量結合する複数のコントロール（入
力）ゲートを設けて、これらフローティングゲートの入
力信号（電圧）に応じたフローティングゲートの電位に
よって電界効果型トランジスタの出力を制御することの
できる多入力電界効果型トランジスタが提案されている
（例えば、柴田、大見：「新概念のＭＯＳトランジス
タ、単体でニューロン機能など実現」、日経マイクロデ
バイス、No. ７９、１９９２年１月号、１０１〜１０９
頁参照）。
【０００３】従来の多入力電界効果型トランジスタは、
図１および図２に示すような構造のトランジスタ１であ
り、複数のコントロールゲート２Ａ〜２Ｄと容量結合し
たフローティングゲート３を備えている。この多入力電
界効果型トランジスタ１は、フローティングゲート３の
両側で半導体基板４に設けられたソース領域７およびド
レイン領域８、およびゲート３の下のゲート酸化（Si
O2）膜９を有している。そして、半導体基板４の表面に
は厚いフィールド酸化（SiO2）膜１１が設けられてお
り、ソース・ドレイン領域７、８を規定している。この
フィールド酸化膜１１の上にフローティングゲート３の
拡張部分（容量結合部分）が形成され、その上に層間絶
縁膜（図示せず）を介してコントロールゲート２Ａ、２
Ｂ、２Ｃおよび２Ｄが形成されている。ソース領域７お
よびドレイン領域８のそれぞれには、ソース電極１４お
よびドレイン１５（図２）がコンタクトしている。通
常、フローティングゲート３およびコントロールゲート
２Ａ〜２Ｄはそれぞれポリシリコン膜で作られ、多層配
線ポリシリコン構造が採用されている。
図１および図２に示すような構造のトランジスタ１であ
り、複数のコントロールゲート２Ａ〜２Ｄと容量結合し
たフローティングゲート３を備えている。この多入力電
界効果型トランジスタ１は、フローティングゲート３の
両側で半導体基板４に設けられたソース領域７およびド
レイン領域８、およびゲート３の下のゲート酸化（Si
O2）膜９を有している。そして、半導体基板４の表面に
は厚いフィールド酸化（SiO2）膜１１が設けられてお
り、ソース・ドレイン領域７、８を規定している。この
フィールド酸化膜１１の上にフローティングゲート３の
拡張部分（容量結合部分）が形成され、その上に層間絶
縁膜（図示せず）を介してコントロールゲート２Ａ、２
Ｂ、２Ｃおよび２Ｄが形成されている。ソース領域７お
よびドレイン領域８のそれぞれには、ソース電極１４お
よびドレイン１５（図２）がコンタクトしている。通
常、フローティングゲート３およびコントロールゲート
２Ａ〜２Ｄはそれぞれポリシリコン膜で作られ、多層配
線ポリシリコン構造が採用されている。
【０００４】このような構造の多入力電界効果型トラン
ジスタによれば、従来のアナログＬＳＩに比較して一桁
少ない素子数で論理回路を構築することができ、この場
合に入力となるコントロールゲートの電位を調整するこ
とで同一の素子パターンで、異なる機能を実現すること
ができる。
ジスタによれば、従来のアナログＬＳＩに比較して一桁
少ない素子数で論理回路を構築することができ、この場
合に入力となるコントロールゲートの電位を調整するこ
とで同一の素子パターンで、異なる機能を実現すること
ができる。
【０００５】
【発明が解決しようとする課題】多層ポリシリコン構造
では、ポリシリコン膜の堆積、パターニングなどの工程
が必要になり、ニューラルネットワークをノイマン型の
ＬＳＩの中に作り込もうとした場合には、従来のＣＭＯ
Ｓ構造などと混在させることになる。したがって、構造
的には従来よりも高集積にニューラルネットを実現でき
る多入力電界効果型トランジスタであっても、工程が複
雑になり、低歩留りになったり、ＴＡＴ（Turn Around
Time) が長くなったりしている。一方、半導体装置の高
集積化に伴い個々のトランジスタを微細化することが要
求されている。さらに、従来のＭＯＳトランジスタの製
造工程にできるだけ合わせて、工程を複雑化することな
く多入力電界効果型トランジスタを製造することも求め
られている。
では、ポリシリコン膜の堆積、パターニングなどの工程
が必要になり、ニューラルネットワークをノイマン型の
ＬＳＩの中に作り込もうとした場合には、従来のＣＭＯ
Ｓ構造などと混在させることになる。したがって、構造
的には従来よりも高集積にニューラルネットを実現でき
る多入力電界効果型トランジスタであっても、工程が複
雑になり、低歩留りになったり、ＴＡＴ（Turn Around
Time) が長くなったりしている。一方、半導体装置の高
集積化に伴い個々のトランジスタを微細化することが要
求されている。さらに、従来のＭＯＳトランジスタの製
造工程にできるだけ合わせて、工程を複雑化することな
く多入力電界効果型トランジスタを製造することも求め
られている。
【０００６】本発明の目的は、製造工程を簡略化した
り、ポリシリコン膜の数を減らしたりすることの可能な
多入力電界効果型トランジスタを提供することである。
り、ポリシリコン膜の数を減らしたりすることの可能な
多入力電界効果型トランジスタを提供することである。
【０００７】
【課題を解決するための手段】上述の目的が、複数のコ
ントロールゲートが容量結合するフローティングゲート
を備えた電界効果型トランジスタにおいて、フローティ
ングゲートが第１導電型のシリコン膜であり、そしてコ
ントロールゲートのそれぞれが該シリコン膜内に形成さ
れた反対導電型（第２導電型）のストライプ状ドープ領
域であることを特徴とする多入力電界効果型トランジス
タによって達成される。
ントロールゲートが容量結合するフローティングゲート
を備えた電界効果型トランジスタにおいて、フローティ
ングゲートが第１導電型のシリコン膜であり、そしてコ
ントロールゲートのそれぞれが該シリコン膜内に形成さ
れた反対導電型（第２導電型）のストライプ状ドープ領
域であることを特徴とする多入力電界効果型トランジス
タによって達成される。
【０００８】また、フローティングゲートが第２導電型
の多結晶シリコン膜であり、コントロールゲートのそれ
ぞれが、第２導電型の半導体基板内に形成された第１導
電型のストライプ状ドープ領域であり、そしてフローテ
ィングゲートが複数の前記ドープ領域とコンタクトして
いることを特徴とする多入力電界効果型トランジスタに
よっても目的が達成される。
の多結晶シリコン膜であり、コントロールゲートのそれ
ぞれが、第２導電型の半導体基板内に形成された第１導
電型のストライプ状ドープ領域であり、そしてフローテ
ィングゲートが複数の前記ドープ領域とコンタクトして
いることを特徴とする多入力電界効果型トランジスタに
よっても目的が達成される。
【０００９】さらに、フローティングゲートがシリコン
膜部分と、第２導電型の半導体基板内に形成された第１
導電型のドープ領域の容量結合部分とからなり、コント
ロールゲートの半数が絶縁膜を介した導電性ストライプ
状電極であり、残りの半数が該ストライプ状電極に対し
てセルフアライン方式で形成された第２導電型のストラ
イプ状ドープ領域であることを特徴とする多入力電界効
果型トランジスタによっても目的が達成される。
膜部分と、第２導電型の半導体基板内に形成された第１
導電型のドープ領域の容量結合部分とからなり、コント
ロールゲートの半数が絶縁膜を介した導電性ストライプ
状電極であり、残りの半数が該ストライプ状電極に対し
てセルフアライン方式で形成された第２導電型のストラ
イプ状ドープ領域であることを特徴とする多入力電界効
果型トランジスタによっても目的が達成される。
【００１０】
【作用】上述の３種の多入力電界効果型トランジスタで
は、従来２層のポリシリコン膜で構成されていたフロー
ティングゲートおよびコントロールゲートを一つのシリ
コン膜でも形成できるようにしている。また、従来の容
量結合は絶縁膜をポリシリコン膜で挟むコンデンサ構造
であるが、本発明ではＰＮ接合構造を利用している。特
に、三番目の多入力電界効果型トランジスタでは、ＰＮ
接合構造に加えてコンデンサ構造をも用いており、さら
に、コントロールゲートの密度（ゲート本数／幅）を高
めている。
は、従来２層のポリシリコン膜で構成されていたフロー
ティングゲートおよびコントロールゲートを一つのシリ
コン膜でも形成できるようにしている。また、従来の容
量結合は絶縁膜をポリシリコン膜で挟むコンデンサ構造
であるが、本発明ではＰＮ接合構造を利用している。特
に、三番目の多入力電界効果型トランジスタでは、ＰＮ
接合構造に加えてコンデンサ構造をも用いており、さら
に、コントロールゲートの密度（ゲート本数／幅）を高
めている。
【００１１】
【実施例】以下、添付図面を参照して、本発明の実施態
様例によって本発明を詳細に説明する。 第１実施態様例 図３は、本発明の第１実施態様例に係る多入力電界効果
型トランジスタの概略断面積であり、図４は、このトラ
ンジスタのフローティングゲートおよびコントロールゲ
ートの概略斜視図である。
様例によって本発明を詳細に説明する。 第１実施態様例 図３は、本発明の第１実施態様例に係る多入力電界効果
型トランジスタの概略断面積であり、図４は、このトラ
ンジスタのフローティングゲートおよびコントロールゲ
ートの概略斜視図である。
【００１２】図３および図４に示すように、多入力電界
効果型トランジスタ２１は従来の多入力電界効果型トラ
ンジスタ１（図１および図２）と類似しており、フロー
ティングゲートおよびコントロールゲートの構成が異な
っている。従って、図３の参照番号で図１の参照番号と
同じものは同じ部分を示す。この場合には、Ｐ型ポリシ
リコンのフローティングゲート２２内に複数のストライ
プ状Ｎ型ドープ領域２３Ａ〜２３Ｄのコントロールゲー
トが設けられて、ＰＮ接合を作り、接合容量結合してい
る。導電型を逆にすることも可能であるが、コントロー
ルゲートには正の電圧が印加されるのが一般的であるの
で、逆バイアスとなるようにドープ領域のコントロール
ゲートはＮ型であるのが望ましい。
効果型トランジスタ２１は従来の多入力電界効果型トラ
ンジスタ１（図１および図２）と類似しており、フロー
ティングゲートおよびコントロールゲートの構成が異な
っている。従って、図３の参照番号で図１の参照番号と
同じものは同じ部分を示す。この場合には、Ｐ型ポリシ
リコンのフローティングゲート２２内に複数のストライ
プ状Ｎ型ドープ領域２３Ａ〜２３Ｄのコントロールゲー
トが設けられて、ＰＮ接合を作り、接合容量結合してい
る。導電型を逆にすることも可能であるが、コントロー
ルゲートには正の電圧が印加されるのが一般的であるの
で、逆バイアスとなるようにドープ領域のコントロール
ゲートはＮ型であるのが望ましい。
【００１３】このような多入力電界効果型トランジスタ
２１は次のようにして製造される。シリコンウエハー
（半導体基板）４を通常の選択酸化法によってフィール
ド酸化膜１１を形成する。ＭＯＳトランジスタのゲート
酸化膜９を形成してからポリシリコン膜（厚さ５００n
m）をＣＶＤ法で全面に形成し、これにＰ型不純物をイ
オン注入法で１×１０18〜１×１０20cm-3ドーピングす
る。それからリソグラフィー法でパターニングして、フ
ローティングゲート２２を形成する。レジスト膜を全面
に塗布し、露光・現像して、コントロールゲート２３Ａ
〜２３Ｄに対応する開口およびソース・ドレイン領域に
対応する開口を有するレジスト膜（図示せず）を形成す
る。このレジスト膜、フローティングゲート２２および
フィールド酸化膜１１をマスクとしてイオン注入法によ
ってソース領域７およびドレイン領域８を基板４に形成
し、同時にＮ型領域のコントロールゲート２３Ａ〜２３
Ｄをフローティングゲート２２に形成する。次に、適切
な層間絶縁膜（図示せず）を全面に形成し、選択的にエ
ッチング除去して、ソース領域７、ドレイン領域８およ
びコントロールゲート２３Ａ〜２３Ｄの一部を表出する
ように所定のコンタクトホールを空ける。アルミニウム
配線層であるソース電極１４およびドレイン電極１５を
形成し、同時に、コントロールゲート２３Ａ〜２３Ｄに
コンタクトした配線（図示せず）を形成して、本発明に
係る多入力電界効果型トランジスタが得られる。
２１は次のようにして製造される。シリコンウエハー
（半導体基板）４を通常の選択酸化法によってフィール
ド酸化膜１１を形成する。ＭＯＳトランジスタのゲート
酸化膜９を形成してからポリシリコン膜（厚さ５００n
m）をＣＶＤ法で全面に形成し、これにＰ型不純物をイ
オン注入法で１×１０18〜１×１０20cm-3ドーピングす
る。それからリソグラフィー法でパターニングして、フ
ローティングゲート２２を形成する。レジスト膜を全面
に塗布し、露光・現像して、コントロールゲート２３Ａ
〜２３Ｄに対応する開口およびソース・ドレイン領域に
対応する開口を有するレジスト膜（図示せず）を形成す
る。このレジスト膜、フローティングゲート２２および
フィールド酸化膜１１をマスクとしてイオン注入法によ
ってソース領域７およびドレイン領域８を基板４に形成
し、同時にＮ型領域のコントロールゲート２３Ａ〜２３
Ｄをフローティングゲート２２に形成する。次に、適切
な層間絶縁膜（図示せず）を全面に形成し、選択的にエ
ッチング除去して、ソース領域７、ドレイン領域８およ
びコントロールゲート２３Ａ〜２３Ｄの一部を表出する
ように所定のコンタクトホールを空ける。アルミニウム
配線層であるソース電極１４およびドレイン電極１５を
形成し、同時に、コントロールゲート２３Ａ〜２３Ｄに
コンタクトした配線（図示せず）を形成して、本発明に
係る多入力電界効果型トランジスタが得られる。
【００１４】この多入力電界効果型トランジスタ２１に
おいて、コントロールゲート２Ａ〜２Ｄに特定の入力
（電圧）を印加すると、ＰＮ接合容量が発生し、フロー
ティングゲート２２の電位をＭＯＳトランジスタの閾値
電圧よりも大きくすれば、ソース領域７とドレイン領域
８との間にチャネルが発生する。このチャネルで流れる
電流値は入力の総和となる。
おいて、コントロールゲート２Ａ〜２Ｄに特定の入力
（電圧）を印加すると、ＰＮ接合容量が発生し、フロー
ティングゲート２２の電位をＭＯＳトランジスタの閾値
電圧よりも大きくすれば、ソース領域７とドレイン領域
８との間にチャネルが発生する。このチャネルで流れる
電流値は入力の総和となる。
【００１５】第２実施態様例 図５は、本発明の第２実施態様例に係る多入力電界効果
型トランジスタの概略断面積であり、図６は、このトラ
ンジスタのフローティングゲートおよびコントロールゲ
ートの概略斜視図である。図３および図４に示すよう
に、多入力電界効果型トランジスタ３１は第１実施態様
例の多入力電界効果型トランジスタ２１（図３および図
４）と基本的に同じでありフローティングゲートおよび
コントロールゲートの構成が異なっている。従って、図
５の参照番号で図３の参照番号と同じものは同じ部分を
示す。
型トランジスタの概略断面積であり、図６は、このトラ
ンジスタのフローティングゲートおよびコントロールゲ
ートの概略斜視図である。図３および図４に示すよう
に、多入力電界効果型トランジスタ３１は第１実施態様
例の多入力電界効果型トランジスタ２１（図３および図
４）と基本的に同じでありフローティングゲートおよび
コントロールゲートの構成が異なっている。従って、図
５の参照番号で図３の参照番号と同じものは同じ部分を
示す。
【００１６】この場合には、Ｐ型ポリシリコンのフロー
ティングゲート２２の内部に複数のストライプ状Ｎ型ド
ープ領域２３Ａ〜２３Ｄのコントロールゲートが埋め込
まれいるように設けられて、ＰＮ接合を作り、接合容量
結合している。なお、図６では、ポリシリコンのフロー
ティングゲート２２にコントロールゲートへのコンタク
トホール２４Ａ〜２４Ｄが設けられている。Ｎ型ドープ
領域２３Ａ〜２３Ｄのコントロールゲートを形成するた
めには、イオン注入条件を適切に設定する必要がある。
導電型を逆にすることも可能であるが、コントロールゲ
ートには正の電圧が印加されるのが一般的であるので、
逆バイアスとなるようにドープ領域のコントロールゲー
トはＮ型であるのが望ましい。
ティングゲート２２の内部に複数のストライプ状Ｎ型ド
ープ領域２３Ａ〜２３Ｄのコントロールゲートが埋め込
まれいるように設けられて、ＰＮ接合を作り、接合容量
結合している。なお、図６では、ポリシリコンのフロー
ティングゲート２２にコントロールゲートへのコンタク
トホール２４Ａ〜２４Ｄが設けられている。Ｎ型ドープ
領域２３Ａ〜２３Ｄのコントロールゲートを形成するた
めには、イオン注入条件を適切に設定する必要がある。
導電型を逆にすることも可能であるが、コントロールゲ
ートには正の電圧が印加されるのが一般的であるので、
逆バイアスとなるようにドープ領域のコントロールゲー
トはＮ型であるのが望ましい。
【００１７】第３実施態様例 図７は、本発明の第３実施態様例に係る多入力電界効果
型トランジスタの概略断面積である。図７に示すよう
に、多入力電界効果型トランジスタ３１は従来の多入力
電界効果型トランジスタ１（図１および図２）と類似し
ており、フローティングゲートおよびコントロールゲー
トの構成が異なっている。従って、図７の参照番号で図
１の参照番号と同じものは同じ部分を示す。
型トランジスタの概略断面積である。図７に示すよう
に、多入力電界効果型トランジスタ３１は従来の多入力
電界効果型トランジスタ１（図１および図２）と類似し
ており、フローティングゲートおよびコントロールゲー
トの構成が異なっている。従って、図７の参照番号で図
１の参照番号と同じものは同じ部分を示す。
【００１８】この場合には、フローティングゲート３２
がＰ型ポリシリコン膜であり、複数のコントロールゲー
ト３３が半導体基板４内のストライプ状Ｎ型ドープ領域
である（図７では、一つのドープ領域３３のみを示して
いるが、これと平行に同じものが図面上で前後に複数設
けられている）。従って、Ｐ型のポリシリコンフローテ
ィングゲート３２とコントロールゲートのＮ型ドープ領
域３３とでＰＮ接合を作り、接合容量結合している。導
電型を逆にすることも可能であるが、半導体基板に対し
てコントロールゲートのドープ領域３３が逆バイアス状
態となるように該ドープ領域３３はＮ型であるのが望ま
しい。このときに、Ｎ型領域のコントロールゲート３３
には入力として正の電圧が印加されるて、フローティン
グゲート３２の電位が制御できる。
がＰ型ポリシリコン膜であり、複数のコントロールゲー
ト３３が半導体基板４内のストライプ状Ｎ型ドープ領域
である（図７では、一つのドープ領域３３のみを示して
いるが、これと平行に同じものが図面上で前後に複数設
けられている）。従って、Ｐ型のポリシリコンフローテ
ィングゲート３２とコントロールゲートのＮ型ドープ領
域３３とでＰＮ接合を作り、接合容量結合している。導
電型を逆にすることも可能であるが、半導体基板に対し
てコントロールゲートのドープ領域３３が逆バイアス状
態となるように該ドープ領域３３はＮ型であるのが望ま
しい。このときに、Ｎ型領域のコントロールゲート３３
には入力として正の電圧が印加されるて、フローティン
グゲート３２の電位が制御できる。
【００１９】複数のコントロールゲートのＮ型ドープ領
域３３のそれぞれにコンタクトした配線３４が適切に絶
縁されて設けられている。 第４実施態様例 図８は、本発明の第４実施態様例に係る多入力電界効果
型トランジスタの概略断面積である。
域３３のそれぞれにコンタクトした配線３４が適切に絶
縁されて設けられている。 第４実施態様例 図８は、本発明の第４実施態様例に係る多入力電界効果
型トランジスタの概略断面積である。
【００２０】図８に示すように、多入力電界効果型トラ
ンジスタ４１は従来の多入力電界効果型トランジスタ１
（図１および図２）と類似しており、フローティングゲ
ートおよびコントロールゲートの構成が異なっている。
従って、図８の参照番号で図１の参照番号と同じものは
同じ部分を示す。この場合には、フローティングゲート
４２がＮ型ポリシリコン膜部分４２Ａと半導体基板４内
のＮ型ドープ領域４２Ｂとからなり、コントロールゲー
トはその半数がＮ型ドープ領域４２Ｂ内に複数のストラ
イプ状Ｐ型ドープ領域４３Ａ〜４３Ｄであり、残りの半
数がポリシリコンのストライプ状電極４３Ｅ〜４３Ｇで
ある。コントロールゲートはフローティングゲートに対
して、Ｐ型ドープ領域４３Ａ〜４３ＤがＮ型ドープ領域
４２ＢとでＰＮ接合を作り、接合容量結合し、そして、
ストライプ状電極４３Ｅ〜４３Ｇが絶縁膜（図示せず）
を介してコンデンサを構成して容量接合している。導電
型を逆にすることも可能であるが、半導体基板に対して
フローティングゲートのドープ領域４２Ｂが逆バイアス
状態となるように該ドープ領域４２ＢはＮ型であるのが
望ましい。このときに、ポリシリコンのコントロールゲ
ート４３Ｅ〜４３Ｇには正の電圧が印加され、Ｐ型ドー
プ領域４３Ａ〜４３Ｄには負の電圧が印加される。
ンジスタ４１は従来の多入力電界効果型トランジスタ１
（図１および図２）と類似しており、フローティングゲ
ートおよびコントロールゲートの構成が異なっている。
従って、図８の参照番号で図１の参照番号と同じものは
同じ部分を示す。この場合には、フローティングゲート
４２がＮ型ポリシリコン膜部分４２Ａと半導体基板４内
のＮ型ドープ領域４２Ｂとからなり、コントロールゲー
トはその半数がＮ型ドープ領域４２Ｂ内に複数のストラ
イプ状Ｐ型ドープ領域４３Ａ〜４３Ｄであり、残りの半
数がポリシリコンのストライプ状電極４３Ｅ〜４３Ｇで
ある。コントロールゲートはフローティングゲートに対
して、Ｐ型ドープ領域４３Ａ〜４３ＤがＮ型ドープ領域
４２ＢとでＰＮ接合を作り、接合容量結合し、そして、
ストライプ状電極４３Ｅ〜４３Ｇが絶縁膜（図示せず）
を介してコンデンサを構成して容量接合している。導電
型を逆にすることも可能であるが、半導体基板に対して
フローティングゲートのドープ領域４２Ｂが逆バイアス
状態となるように該ドープ領域４２ＢはＮ型であるのが
望ましい。このときに、ポリシリコンのコントロールゲ
ート４３Ｅ〜４３Ｇには正の電圧が印加され、Ｐ型ドー
プ領域４３Ａ〜４３Ｄには負の電圧が印加される。
【００２１】このような多入力電界効果型トランジスタ
４１は次のようにして製造される。シリコンウエハー
（半導体基板）４を通常の選択酸化法によってフィール
ド酸化膜１１を形成する。その際に、図８では、チャネ
ルストッパーのＰ型領域４５を、フィールド酸化膜１１
の下に形成する。イオン注入法（または、熱拡散法）に
よってＮ型不純物を半導体基板４にドープして、フロー
ティングゲートのＮ型ドープ領域（容量結合部分）４２
Ｂを形成する。次に、ＭＯＳトランジスタのゲート酸化
膜９を熱酸化法で形成し、同時にドープ領域４２Ｂの上
にも酸化膜（絶縁膜、図示せず）を形成する。ドープ領
域４２Ｂ上の酸化膜の一部をエッチング除去してから、
ポリシリコン膜をＣＶＤ法で全面に形成し、これにＰ型
不純物をイオン注入法でドーピングする。それからリソ
グラフィー法でパターニングして、フローティングゲー
ト４２のポリシリコン膜部分４２Ａおよびポリシリコン
のコントロールゲート４３Ｅ〜４３Ｇを形成する。所定
パターンのレジスト膜（図示せず）を形成してから、こ
のレジスト膜、ポリシリコン膜部分４２Ａおよびフィー
ルド酸化膜１１をマスクとしてＰ型不純物をイオン注入
法によってドープして、ソース領域７およびドレイン領
域８を基板４に形成し、同時にＰ型領域のコントロール
ゲート４３Ａ〜４３Ｄをドープ領域４２Ｂに形成する。
次に、適切な層間絶縁膜（図示せず）を全面に形成し、
選択的にエッチング除去して所定のコンタクトホールを
空け、アルミニウム配線層であるソース電極およびドレ
イン電極を形成し、同時に、コントロールゲート４３Ａ
〜４３Ｇにコンタクトした配線（図示せず）を形成し
て、本発明に係る多入力電界効果型トランジスタが得ら
れる。
４１は次のようにして製造される。シリコンウエハー
（半導体基板）４を通常の選択酸化法によってフィール
ド酸化膜１１を形成する。その際に、図８では、チャネ
ルストッパーのＰ型領域４５を、フィールド酸化膜１１
の下に形成する。イオン注入法（または、熱拡散法）に
よってＮ型不純物を半導体基板４にドープして、フロー
ティングゲートのＮ型ドープ領域（容量結合部分）４２
Ｂを形成する。次に、ＭＯＳトランジスタのゲート酸化
膜９を熱酸化法で形成し、同時にドープ領域４２Ｂの上
にも酸化膜（絶縁膜、図示せず）を形成する。ドープ領
域４２Ｂ上の酸化膜の一部をエッチング除去してから、
ポリシリコン膜をＣＶＤ法で全面に形成し、これにＰ型
不純物をイオン注入法でドーピングする。それからリソ
グラフィー法でパターニングして、フローティングゲー
ト４２のポリシリコン膜部分４２Ａおよびポリシリコン
のコントロールゲート４３Ｅ〜４３Ｇを形成する。所定
パターンのレジスト膜（図示せず）を形成してから、こ
のレジスト膜、ポリシリコン膜部分４２Ａおよびフィー
ルド酸化膜１１をマスクとしてＰ型不純物をイオン注入
法によってドープして、ソース領域７およびドレイン領
域８を基板４に形成し、同時にＰ型領域のコントロール
ゲート４３Ａ〜４３Ｄをドープ領域４２Ｂに形成する。
次に、適切な層間絶縁膜（図示せず）を全面に形成し、
選択的にエッチング除去して所定のコンタクトホールを
空け、アルミニウム配線層であるソース電極およびドレ
イン電極を形成し、同時に、コントロールゲート４３Ａ
〜４３Ｇにコンタクトした配線（図示せず）を形成し
て、本発明に係る多入力電界効果型トランジスタが得ら
れる。
【００２２】この多入力電界効果型トランジスタ４１に
おいても、ポリシリコン膜は一つで済み、コントロール
ゲートがポリシリコンゲートに加えて、これらポリシリ
コンゲートに対してセルフアライン方式で形成されたド
ープ領域ゲートで構成されて、ゲート数の高密度化が図
れる。上述した実施例ではポリシリコンを用いている
が、アモルファスシリコンでも良く、さらに、ポリサイ
ド構造を採用しても良い。
おいても、ポリシリコン膜は一つで済み、コントロール
ゲートがポリシリコンゲートに加えて、これらポリシリ
コンゲートに対してセルフアライン方式で形成されたド
ープ領域ゲートで構成されて、ゲート数の高密度化が図
れる。上述した実施例ではポリシリコンを用いている
が、アモルファスシリコンでも良く、さらに、ポリサイ
ド構造を採用しても良い。
【００２３】
【発明の効果】以上説明したように、本発明に係る多入
力電界効果型トランジスタでは一つのポリシリコン膜を
利用してフローティングゲートとコントロールゲートを
構成でき、製造工程をＬＳＩなどの高集積半導体装置で
の他のＭＯＳトランジスタと揃えた工程に近づけること
ができ、製造工程を容易化してＴＡＴの早い半導体装置
製造に寄与する。また、コントロールゲートの本数の高
密度形成を可能にして、多入力電界効果型トランジスタ
の微細化に寄与する。
力電界効果型トランジスタでは一つのポリシリコン膜を
利用してフローティングゲートとコントロールゲートを
構成でき、製造工程をＬＳＩなどの高集積半導体装置で
の他のＭＯＳトランジスタと揃えた工程に近づけること
ができ、製造工程を容易化してＴＡＴの早い半導体装置
製造に寄与する。また、コントロールゲートの本数の高
密度形成を可能にして、多入力電界効果型トランジスタ
の微細化に寄与する。
【図１】従来の多入力電界効果型トランジスタの概略断
面図である。
面図である。
【図２】図１のトランジスタの概略平面図である。
【図３】本発明の第１実施態様に係る多入力電界効果型
トランジスタの概略断面図である。
トランジスタの概略断面図である。
【図４】図３のトランジスタのフローティングゲートお
よびコントロールゲートの概略斜視図である。
よびコントロールゲートの概略斜視図である。
【図５】本発明の第２実施態様に係る多入力電界効果型
トランジスタの概略断面図である。
トランジスタの概略断面図である。
【図６】図５のトランジスタのフローティングゲートお
よびコントロールゲートの概略斜視図である。
よびコントロールゲートの概略斜視図である。
【図７】本発明の第３実施態様に係る多入力電界効果型
トランジスタの概略断面図である。
トランジスタの概略断面図である。
【図８】本発明の第４実施態様に係る多入力電界効果型
トランジスタの概略断面図である。
トランジスタの概略断面図である。
１、２１、３１、４１…多入力電界効果型トランジスタ ４…半導体基板 １１…フィールド酸化膜 ２２…フローティングゲート ２３Ａ〜２３Ｄ…コントロールゲート（ドープ領域） ３２…ポリシリコンのフローティングゲート ３３…ドープ領域のコントロールゲート ４２…フローティングゲート ４２Ａ…ポリシリコン膜部分 ４２Ｂ…ドープ領域 ４３Ａ〜４３Ｄ…コントロールゲートのドープ領域 ４３Ｅ〜４３Ｇ…コントロールゲートのポリシリコン電
極
極
Claims (3)
- 【請求項１】 複数のコントロールゲートが容量結合す
るフローティングゲートを備えた電界効果型トランジス
タにおいて、前記フローティングゲート（２２）が第１
導電型のシリコン膜であり、そして前記コントロールゲ
ート（２３Ａ〜２３Ｄ）のそれぞれが該シリコン膜内に
形成された反対導電型（第２導電型）のストライプ状ド
ープ領域であることを特徴とする多入力電界効果型トラ
ンジスタ。 - 【請求項２】 複数のコントロールゲートが容量結合す
るフローティングゲートを備えた電界効果型トランジス
タにおいて、前記フローティングゲート（３２）が第２
導電型の多結晶シリコン膜であり、前記コントロールゲ
ート（３３）のそれぞれが、第２導電型の半導体基板内
に形成された第１導電型のストライプ状ドープ領域であ
り、そして前記フローティングゲートが複数の前記ドー
プ領域とコンタクトしていることを特徴とする多入力電
界効果型トランジスタ。 - 【請求項３】 複数のコントロールゲートが容量結合す
るフローティングゲートを備えた電界効果型トランジス
タにおいて、前記フローティングゲート（４２）がシリ
コン膜部分（４２Ａ）と、第２導電型の半導体基板内に
形成された第１導電型のドープ領域の容量結合部分（４
２Ｂ）とからなり、前記コントロールゲートの半数が絶
縁膜を介した導電性ストライプ状電極（４３Ｅ〜４３
Ｇ）であり、残りの半数が該ストライプ状電極に対して
セルフアライン方式で形成された第２導電型のストライ
プ状ドープ領域（４３Ａ〜４３Ｄ）であることを特徴と
する多入力電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25497392A JPH06112479A (ja) | 1992-09-24 | 1992-09-24 | 多入力電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25497392A JPH06112479A (ja) | 1992-09-24 | 1992-09-24 | 多入力電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112479A true JPH06112479A (ja) | 1994-04-22 |
Family
ID=17272445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25497392A Withdrawn JPH06112479A (ja) | 1992-09-24 | 1992-09-24 | 多入力電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112479A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583360A (en) * | 1993-03-29 | 1996-12-10 | Motorola Inc. | Vertically formed neuron transister having a floating gate and a control gate |
| US5753950A (en) * | 1995-05-19 | 1998-05-19 | Motorola, Inc. | Non-volatile memory having a cell applying to multi-bit data by double layered floating gate architecture and programming/erasing/reading method for the same |
| US6597036B1 (en) * | 2000-04-15 | 2003-07-22 | Samsung Electronics Co., Ltd. | Multi-value single electron memory using double-quantum dot and driving method thereof |
-
1992
- 1992-09-24 JP JP25497392A patent/JPH06112479A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583360A (en) * | 1993-03-29 | 1996-12-10 | Motorola Inc. | Vertically formed neuron transister having a floating gate and a control gate |
| US5753950A (en) * | 1995-05-19 | 1998-05-19 | Motorola, Inc. | Non-volatile memory having a cell applying to multi-bit data by double layered floating gate architecture and programming/erasing/reading method for the same |
| US6597036B1 (en) * | 2000-04-15 | 2003-07-22 | Samsung Electronics Co., Ltd. | Multi-value single electron memory using double-quantum dot and driving method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |