KR960000713B1 - 반도체장치 - Google Patents

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KR960000713B1
KR960000713B1 KR1019910021007A KR910021007A KR960000713B1 KR 960000713 B1 KR960000713 B1 KR 960000713B1 KR 1019910021007 A KR1019910021007 A KR 1019910021007A KR 910021007 A KR910021007 A KR 910021007A KR 960000713 B1 KR960000713 B1 KR 960000713B1
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아키히로 니타야마
고지 사쿠이
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체장치
제1도는 본 발명의 제1실시예에 따른 CMOS인버터회로의 평면도.
제2도(a) 내지 제2도(c)는 각각 제1도의 2a-2a선과 2b-2b선 및 2c-2c선에 따른 단면도.
제3도는 CMOS인버터 등가회로도.
제4도(a) 내지 제10도(c)는 본 발명의 제1실시예에 따른 CMOS인버터회로의 제조공정단면도.
제11도는 본 발명의 제2실시예에 따른 CMOS인버터회의 평면도.
제12도(a) 내지 제12도(c)는 각각 제11도의 12a-12a선과 12b-12b선 및 12c-12c선에 따른 단면도.
제13(a) 내지 제20도(c)는 본 발명의 제2실시예에 따른 CMOS인버터회로의 제조공정단면도.
제21도는 본 발명의 제1 및 제2실시예에 따른 CMOS인버터회로의 점유면적을 종래구조와 비교하여 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : p+형 층
3 : n층 형 4 : p+형 층
5 : n+형 층 6 : p형 층
7 : n+형 층 8 : 게이트절연막
9 : 게이트전극 10 : 제1의 주상실리콘영역
11 : 제2의 주상실리콘영역 12 : 층간절연막
13A,13B,13C,13D : 콘택트홀 14~17 : 단자전극
22,24 : 레지스트패턴 Qp : p채널 MOS트랜지스터
Qn : n채널 MOS트랜지스터
[산업상의 이용분야]
본 발명은 반도체장치에 관한 것으로, 특히 디지탈집적회로의 기본회로인 인버터회로의 개선에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체집적회로 특히 MOS트랜지스터를 사용한 집적회로는 한층 더 높은 집적도로 발전되고 있다. 한층더 높은 집적도로 집적회로를 형성함에 따라 그 집적회로에 사용된 MOS트랜지스터는 서브미크론영역까지 미세화가 진행되고 있다. 디지탈회로의 기본회로는 인버터회로이지만, 인버터회로를 구성하는 MOS트랜지스터의 미세화가 진행되게 되면 다음과 같은 문제가 발생하게 된다.
1) MOS트랜지스터의 게이트사이즈가 축소되게 되면, 소위 단챈널효과(短 channel 效果)에 의해 소오스와 드레인사이에 펀치쓰루(punch-through)가 발생하게 되고, 그 결과 누설전류(leak currnet)를 억제하는 것이 곤란하게 되어 인버터회로의 스탠바이전류(standby current)를 증가시키게 된다.
2) MOS트랜지스터의 내부전계의 세기가 높아지게 되면, 핫캐리어효과(hot carrier 效果)에 의해 트랜지스터의 임계치전압과 상호콘덕턴스가 변동하게 되고, 그 결과 트랜지스터의 열화와 회로특성(동작속도, 동작마아진 등)의 열화가 일어나게 된다.
3) 미세화에 의해 게이트길이가 짧아지게 되더라도 필요한 전류량을 확보하기 위해 게이트폭은 소정치 이상이 되어야 한다. 그에 따라, 인버터회로의 점유면적을 충분히 축소하는 것이 곤란하게 된다. 예컨대, 다이나믹 RAM(DRAM)에 있어서, 메모리셀의 미세화기술이 현저히 발전되어 있지만, 필요한 전류량이 주변회로에서 확보되어야 하므로 주변회로의 많은 부분에서 게이트폭을 작게할 수 없고, 이것이 DRAM칩 전체의 소형화를 저해하게 된다.
상술한 바와같이 종래의 MOS집적기술에서는 인버터회로의 누설전류의 억제가 곤란하게 되어 핫캐리어효과에 의해 신뢰성이 저하되고, 또 필요한 전류확보의 요청때문에 회로의 점유면적을 상당히 작게할 수 없다고 하는 문제가 있었다.
본 발명에 관련된 기술이 일본국 공개특허공보 제2-71556과 제2-188966에 개시되어 있다.
[발명의 목적]
본 발명은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로, 작은 점유면적과 우수한 특성을 갖춘 반도체장치와 특히 디지탈집적회로의 기본회로인 인버터회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명의 반도체장치는, 반도체기판과, 측면을 갖추고 제1영역과 제2영역 및 제3영역의 순서로 상기 반도체기판상에 형성된 적어도 1개의 제1챈널형의 제1의 주상반도체층, 측면을 갖추고 제1영역과 제2영역 및 제3영역의 순서로 상기 제1의 주상반도체층상에 선택적으로 적층되어 형성된 적어도 1개의 제2챈널형의 제2의 주상반도체층,상기 제1의 주상반도체층과 상기 제2의 주상반도체층의 측면에 형성된 게이트절연막, 상기 게이트절연막상에 형성되어 제1의 주상반도체층의 외측으로 돌출된 게이트전극, 상기 제1의 주상반도체층의 제1영역과 제3영역내에 각각 형성된 제1소오스층과 제1드레인층, 상기 제2의 주상반도체층의 제1영역과 제3영역내에 각각 형성된 제2소오스층과 제2드레인층, 상기 제1의 주상반도체층의 외측으로 돌출된 상기 게이트전극에 접속된 입력단자, 상기 제1드레인층과 저저항접촉으로 형성된 상기 제2드레인층에 접속된 출력단자, 상기 제1의 주상반도체층의 상기 제1소오층에 접속된 제1전원단자 및, 상기 제2소오스층에 접속된 제2전원단자를 구비하고, 상기 제1소오스층과 제1드레인층 및 게이트전극은 제1의 MOS트랜지스터를 구성하고, 상기 제1소오스층과 제2드레인층 및 게이트전극은 제2의 MOS트랜지스터를 구성하는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 의하면, MOS트랜지스터의 서브쓰레숄드(sub-threshold)특성이 급준하고, 서브쓰레숄드스윙(sub-threshold swin g)이 극히 작아지게 된다. 이것은 상세히 후술될 바와같이, 상기 서브쓰레숄드특성이 게이트의 챈널에 대한 제어성이 높기 때문에 달성될 수 있다. 이러한 이유때문에, 제1 및 제2의 MOS트랜지스터에 의해 구성되는 인버터회로의 스탠바이전류를 효과적으로 제어할 수 있게 된다. 또, 주상반도체층의 측벽이 챈널영역으로 되고, 이 챈널영역은 통상의 평면구조의 MOS트랜지스터와는 달리 필드영역과 접촉하는 부분을 갖기 않게 된다. 따라서, 필드단부에서 발생된 강한 전계가 챈널영역에 거의 영향을 주지 않게 되어 핫캐리어효과가 억제되게 된다.
또한, 점유면적을 증가시키지 않고서 주상반도체층의 높이 즉, 홈(groove)이 깊이를 증가시킴으로써 챈널길이를 증가시킬 수 있게 되므로, 핫캐리어효과를 효과적으로 억제시킬 수 있게 된다. 그리고, 핫캐리어 효과를 억제시킬 수 있으므로, 높은 신뢰성의 인버터회로를 얻을 수 있게 된다. 또, 주상반도체층을 둘러싸도록 챈널영역을 형성하므로 큰 게이트폭을 작은 점유면적내에서 실현할 수 있고, 특히 어느 정도이상의 전류량의 필요로 하는 부분에서의 점유면적축소에 큰 효과를 얻을 수 있게 된다.
또, 제1 및 제2의 MOS트랜지스터를 기판상에 적층현상으로 형성하기 때문에, 점유면적축소의 효과가 상당히 커지게 된다.
더욱이, 챈널반전시에 홈의 저부에 있는 드레인층으로부터 돌출되어 형성된 공핍층 또는 불순물확산층을 사용하여 주상반도체영역이 그 밑의 반도체영역으로부터 전기적으로 분리되도록 한 구조로 함으로써, 기판 바이어서의존성이 극히 작은 특성을 달성할 수 있어서 회로의 신뢰성을 크게 향상시킬 수 있게 된다.
본 발명에 의하면, 각각 챈널로서 사용되는 주상반도체층의 측벽을 갖춘 수직형 MOS트랜지스터를 수직방향으로 적층시킴으로써 점유면적이 상당히 축소된 MOS트랜지스터회로를 얻을 수 있게 된다. 또, 챈널영역이 필드와 접촉되지 않으므로, 핫캐리어효과에 대한 저항성이 높아지게 되어 우수한 회로특성을 얻을 수 있게 된다. 또한, 서브쓰레숄드 특성을 향상시킴으로써 스탠바이상태에서의 전류소비를 극히 작게 할 수 있다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예들에서 설명이 인버터회로에 한정되어 있지만, 본 발명은 인버터회로에 한정되지 않고 예컨대 플립플롭회로에 적용할 수 있다.
제1도는 본 발명의 제1실시예에 따른 CMOS인버터회로부를 도시한 평면도이고, 제2도(a) 내지 제2도(c)는 각각 제1도의 2a-2a선과 2b-2b선 및2c-2c선에 따른 단면도이며, 제3도는 제1조의 인버터회로의 등가회로도이다.
기판(1)상이나 위에는 홈에 의해 나머지영역과 분리되어 도상(島狀)으로 돌출되어 형성된 주상(株狀)실리콘(10)과, 이 제1의 주상실리콘층(10)상의 일부에 적층된 상태에서 돌출되어 형성된 제2의 주상실리콘층(11)이 형성되어 있다. 제1의 주상실리콘층(10)은 아래로부터 p+형 층(2)과 n형 층(3), p+형 층(4) 및 n+형 층(5)의 순서로 적층되어 이루어져 있다. 제2의 주상실리콘층(11)은 아래로부터 n+형 층(5)과 p형 층(6) 및 n+형 층(7)의 순서로 적층되어 이루어져 있다. p챈널 MOS트랜지스터(Qp)는 상술한 적층구조의 제1의 주상실리콘층(10)을 사용하여 구성되고, n채널 MOS트랜지스터(Qn)는 상술한 적층구조의 제2의 주상실리콘층(11)을 사용하여 구성되게 된다. 즉, p채널 MOS트랜지스터(Qp)는 제1의 주상실리콘층(10)의 저부(低部)에 있는 p+형 층(2)을 소오스층으로 하고, 제1의 주상실리콘층(10)의 상부(上部)에 있는 p+형 층(4)을 드레인층으로 하며, 제1의 주상실리콘층(10)을 둘러싸도록 제1의 주상실리콘층(10)의 측면에 게이트절연막(8)을 매개하여 형성된 게이트전극(9)을 게이트전극으로 하여 구성되게 된다. n채널 MOS트랜지스터(Qn)는 제2의 주상실리콘층(11)의 저부에 있는 n+형 층(5)을 드레인층으로 하고, 제2의 주상실리콘층(11)을 상부에 있는 n+형 층(7)을 소오스층으로 하며, 제2의 주상실리콘층(11)을 둘러싸도록 제2의 주상실리콘층(11)의 측면에 게이트절연막(8)을 매개하여 형성된 게이트전극(9)을 게이트전극으로 하여 구성되어 있다. 상기 게이트전극(9)은 양 트랜지스터에 대해 연속적으로 형성되는 공통의 다결정실리콘층으로 이루어져 있다. p챈널 MOS트랜지스터(Qp)의 드레인층인 p+형 층(4)과 n챈널 MOS트랜지스터(Qn)의 드레인층인 n+형 층(5)이 서로 집적 접촉되어 p+-n+접합을 형성하므로, p챈널 MOS트랜지스터(Qp)와 n챈널 MOS트랜지스터(Qn)는 적층되어 서로 저저항접촉(low-resistance contact)으로 접속되어 있다.
게이트전극(9)의 일부는 제1의 주상실리콘층(10)의 측부(側部)로 돌출되어 콘택트홀(contact hole: 13a)을 통해서 입력단자(Vin)전극(14)에 접속되어 있다. 콘택트홀(13b)을 통해서 n+형 층(5)과 접촉하는 출력단자(Vout)는 제1의 주상실리콘층 (10)의 상부에 형성되어 있다. p챈널 MOS트랜지스터의 소오스층인 p+형 층(2)은 제1의 주상 실리콘(10)의 단부(端部)의 외측(外側), 즉 홈의 저부가지 돌출되어 형성되어 콘택트홀(13d)을 통해서 제1의 전원단자(Vcc)전극(16)에 접속되어 있다. 제2의 전원단자(Vss)전극(17)은 n챈널 MOS트랜지스터(Qn)의 소오스층이고 제2의 주상실리콘층(11)의 상부에 있는 n+형 층(7)에 콘택트홀(13c)을 통해서 접속되어 있다.
본 실시예에서는 게이트가 주상실리콘층의 측면을 둘러싸도록 형성되는 구조를 사용하고 있기 때문에 게이트챈널에 대한 제어성이 높아지게 된다. 그 결과, 서브쓰레숄드특성이 급준하게 되어 인버터회로의 스탠바이전류를 효과적으로 억제되게 된다. 또, 챈널영역은 통상의 평면구조의 MOS트랜지스터와는 달리 필드영역에 접촉되는 부분이 없다. 따라서, 필드에서 생성된 강한 전계가 챈널영역에 영향을 주기 못하게 되어 핫캐리어효과는 억제될 수 있게 된다. 또한, 주상반도체층의 높이를 증가시킴으로써, 즉 점유면적을 증가시키지 않고서 홈의 깊이를 증가시킴으로써, 챈널길이를 증가시킬 수 있기 때문에 핫캐리어효과를 효과적으로 억제할 수 된다.
더욱이, 채널이 형성된 표면영역을 갖춘 p형 층(6)과 n형 층(3)모두가 전기적으로 부유상태로 설정되므로, 기판바이어스의존성이 극히 작은 특성이 얻어져 노이즈에 큰 저항성을 갖게 된다.
제4도(a) 내지 제10도(c)는 본 실시예의 CMOS인버터회로의 제조공정도이고, 제4도(a) 내지 제4도(c)는 제2도(a) 내지 제2도(c)에 대응하는 단면도이며, 동일한 부분에는 동일한 참조부호를 붙였다. 제조공정은 다음과 같다.
1) 제4도(a) 내지 제4도(c)에 도시한 바와같이, p+형 층(2)과 n형 층(3), p+형 층(4), n+형 층(5), p형 층(6) 및 n+형 층(7)을 포함하는 적층된 불순물층의 다층구조가 p형 실리콘기판(1)상에 형성되게 된다. 이와 같은 다층구조는 이온주입과 에피택셜성장을 반복함으로써 형성될 수 있다. 또, 2매의 기판을 준비하여 각각의 기판상에 바람직한 불순물을 형성한 다음에 이들을 직접접착기술(direct bonding technique)을 이용하여 접착함으로써, 다층구조를 얻을 수 있게 된다. 다음으로, 실리콘산화막(또는 실리콘질화막 또는 이들의 적층막 ; 21)은 웨이퍼의 전체표면상에 형성하고, 그 위에 리소그래피기술을 이용하여 레지스트패턴(22)을 형성한다.
2) 제5도(a) 내지 제5도(c)에 도시된 바와같이, 상기 레지스트패턴(22)을 마스크로 사용하여 실리콘산화막(21)을 에칭하고, 이 실리콘산화막(21)의 나머지부분을 마스크로 사용하여 웨이퍼를 에칭함으로써, p+형 층(4)에 거의 도달하는 제1의 홈(23)을 형성한다. 그에 따라, 주상실리콘영역이 나머지영역과 분리되게 된다.
3) 제6도(a) 내지 제6도(c)에 도시된 바와같이, 다시 리소그래피기술을 이용하여 주상실리콘층영역의 일부를 덮도록 레지스트패턴(24)을 형성한 다음 이 레지스트패턴(24)을 마스크로 사용하여 상기 실리콘산화층(21)을 에칭한다.
4) 제7도(a) 내지 제7도(c)에 도시된 바와같이, 상기 실리콘산화막(21)의 나머지부분을 마스크로 사용하여 웨이퍼를 에칭함으로써, n+형 층(5)에 도달하도록 제2의 홈(25)을 형성한다. 본 공정에서 주상실리콘영역은 p+형 층(2)으로부터 n+형 층(5)까지의 높이의 제1의 주상실리콘층(10)과 제1의 주상실리콘층(10)의 일부에 겹치는 n+형 층(5)으로부터 n+형 층(7)까지의 높이의 제2의 주상실리콘층(11)을 갖춘 계단 형상으로 가공되게 된다. 제2의 홈(25)의 형성과 동시에 제1의 홈(23)의 일부를 에칭하여 제1의 홈(23)이 p+형 층(2)에 도달하는 깊이를 갖게 된다.
5) 제8도(a) 내지 제8도(c)에 도시된 바와같이, 마스크로서 사용된 실리콘산화막(21)을 제거한 다음에 열산화에 의해 게이트절연막(8)을 형성하고, 그후 예컨대 다결정실리콘층과 같은 게이트전극물질로 된 층(90)을 퇴적하여 형성한다. 이어서, 패터닝부(patterning 部)용 레지스트패턴(26)을 리소그래피기술에 의해 게이트전극용 단자리드아웃부(terminal lead-out portion)에 형성한다.
6) 제9도(a) 내지 제9도(c)에 도시된 바와같이, 다결정성실리콘층(90)을 반응성 이온에칭 등과 같은 이방성 에칭기술에 의해 에칭하여 주상실리콘층(10,11)의 측면과 자기정합(self-alignment)적으로 되는 게이트전극(9)을 형성한다.
7) 제10(a) 내지 제10도(c)에 도시된 바와같이, CVD실리콘산화막 등과 같은 층간절연막(12)을 퇴적하여 형성한 다음에 이 층간절연막(12)내에 콘택트홀(13a~ 13d)을 형성하고, 이어서 예컨대 Al로 이루어진 단자전극(14~ 17)을 형성하여 CMOS인버터를 완성한다.
제11도는 본 발명의 제2실시예에 따른 CMOS인버터의 평면도이고, 제12도(a) 내지 제12도(c)는 각각 제11도의 12a-12a선과 12b-12b선 및 12c- 12c선에 따른 단면도이다. 본 실시예에서 제1실시예와 동일한 부분에서 동일한 참조부호를 붙이고, 그 설명은 생략한다. 또, 제1실시예서는 n챈널 MOS트랜지스터가 형성되는 제2의 주상실리콘층(11)이 p챈널 MOS트랜지스터가 형성되는 제1의 주상실리콘층(10)의 일부에 겹쳐서 계단형의 구조로 되어 있는데 반해, 본 실시예에서는 제1의 주상실리콘층(10)을 복수개의 작은 주상실리콘층(10a~10d)의 조합으로 형성하고 제2의 주상실리층(11)을 상기 상기 주상실리콘층 (10a~10d)상에 각각 형성되는 복수개의 작은 주상실리콘층(11a~11d)의 조합으로 형성된다. 즉, 제11도의 12a-12a선에 따른 단면도인 제12도의 구조는 제1실시예의 제2도(a)의 구조와 동일하고, 제2의 주상실리콘층(11)은 제1의 주상실리콘층(10)과 겹쳐서 형성되게 된다. 각각 제11도의 12b-12b선과 12c-12c선에 따른 단면인 제12도(b)와 제12도(c)에 명확하게 도시된 바와같이, 제1의 주상실리콘층(10)과 제2의 주상실리콘층(11)은 세분화되어 있다. 세분화된 주상실리콘층(10,11)간의 간격은 게이트전극이 인접하는 세분화된 부분간에 형성되도록 하기에 필요하면서도 충분히 큰 값으로 설정되고, 제12도(b)와 제12도(c)에 명확하게 도시된 바와같이 게이트전극(9)은 각각 세분화된 주상실리콘층을 둘러싸도록 형성되게 된다. 제1실시예와 마찬가지로 본 실시예에서도, p챈널 MOS트랜지스터(Qp)를 하부의 제1주상실리콘층(10)내에 형성하고, n챈널 MOS트랜지스터(Qn)를 상부의 제2의 주상실리콘(11)내에 형성한다. 더욱이, 제1실시예와 마찬가지로 본 실시예에서는 게이트전극(9)을 p챈널 MOS트랜지스터(Qp)와 n챈널 MOS트랜지스터(Qn)용으로 연속적으로 형성하게 된다.
제13도(a) 내지 제20도(c)는 본 발명에 따른 제2실시예의 CMOS인버터회로의 제조공정도이고, 제13도(a) 내지 제13(c)는 제2도(a) 내지 제2도(c)에 대응하는 단면도이며, 동일한 부분에서 동일한 참조부호를 붙였다. 제조공정은 다음과 같다.
1) 제13도(a) 내지 제13도(c)에 도시된 바와같이, 제1실시예와 동일한 불순물층의 다층구조를 갖춘 웨이퍼를 형성하고, 이 웨이퍼상에 실리콘산화막(또는 실리콘질화막 또는 이들 적층막 ; 21)을 형성한 다음에 실리콘산화막(21)상에 리소그래피기술에 의해 레지스트패턴(22)을 형성한다.
2) 상기 레지스트패턴(22)을 마스크로 사용하여 실리콘산화막(21)을 에칭하여 제14도(a) 내지 제14도(c)에 도시된 바와같이 실리콘산화막(21)을 패턴닝한다. 그후, 실리콘산화막(또는 실리콘질화막 ; 31)을 다시 퇴적하여 형성한 다음에 반응성 이온에칭 등과 같은 이방성 에칭에 의해 에칭한다.
3) 제15도(a) 내지 제15도(c)에 도시된 바와같이, 실리콘산화막(31)을 이전에 패터닝된 실리콘산화막(21)의 측벽(side wall)에만 잔존시킨다. 그후, 실리콘산화막 (21,31)을 마스크로 하여 웨이퍼를 이방성 에칭에 의해 에칭한다.
4) 제16도(a) 내지 제16도(c)에 도시된 바와같이, 주상영역을 분리하는 제1의 홈(23) p+형 층(4)에 도달하도록 형성한다. 본 공정에서는 주상실리콘층을 작은 부분으로 세분화하는 홈(23′)도 형성한다.
5) 제17도(a) 내지 제17도(c)에 도시된 바와같이, 주상실리콘층영역의 일부를 덮는 레지스트패턴(24)을 리소그래피기술을 이용하여 형성한 다음에 이 레지스트패턴 (24)을 마스크로 사용하여 상기 실리콘산화막(21,31)을 에칭하여 제거한다.
6) 잔존하는 실리콘산화막(21, 31)을 마스크로 사용하여 웨이퍼를 이방성 에칭에 의해 에칭하여 제18도(a) 내지 제18도(c)에 도시된 바와같이 깊이가 n+형 층(5)에 도달하는 제2의 홈(25)을 주상실리콘층영역은 일부에 형성한다. 제4공정에서 형성된 홈(23,23′)을 깊이가 p+형 층(2)에 도달하도록 에칭하여 제1의 주상실리콘층(10)과 제2의 주상실리콘층(11)으로 이루어지는, 제2의 주상실리콘층(11)이 제1의 주상실리콘층(10)상에 계단형상으로 잔존하는 구조를 제공하게 된다. 제1 및 제2의 주상실리콘층(10,11)의 각각을 홈(23')에 의해 작은 부분으로 세분화한다.
7) 제19도(a) 내지 제19도(c)에 도시된 바와같이, 홈을 에칭에 의해 형성하는데 사용한 마스크물질을 제거한 다음에 게이트절연막(8)을 형성한다. 그후, 게이트전극물질 예컨대 다결정실리콘층을 퇴적시키고, 이방성 에칭을 행하여 제1 및 제2의 주상실리콘층(10,11)의 측면에 게이트전극(9)을 형성한다. 이때, 리소그래피기술에 의해 게이트전극리드아웃부(gate electrode lead-out section)나 입력단자전극의 접촉부상에 레지스트막을 잔존시킨 상태에서 다결정실리콘에칭을 행함으로써, 게이트전극리드아웃부상에 다결정실리콘을 잔존시킨다.
8) 제20도(a) 내지 제20도(c)에 도시된 바와같이, CVD실리콘산화막 등과 같은 층간절연막(12)을 최적시키고, 콘택트홀을 형성한 다음에 예컨대 Al로 이루어진 단자전극(14~17)을 형성한다.
상술한 공정에 의해 CMOS인버터가 완성되게 된다. 본 실시예에서도 스탠바이전류가 작고 핫캐리어효과 및 기판노이즈에 높은 저항성이 있는 CMOS인버터회로를 제1실시예와 동일한 이유로 실현할 수 있게 된다.
제1 및 제2실시예에 따른 CMOS인버터회로의 점유면적의 축소는 제21도를 참조하여 설명될 수 있다.
제21도의 중간부분에 도시된 바와같이, 제1실시예에 따른 CMOS인버터회로를 0.5㎛디자인룰(design rule)에 따라 통상의 평면구조의 MOS트랜지스터를 사용하여 형성한 CMOS인버터회로와 비교하여 약 36%의 극히 적은 점유면적으로 형성할 수 있다. 이것은 p챈널 및 n챈널 MOS트랜지스터가 평면상에 배열된 평면트랜지스터에 의해 구성된 인버터의 경우에 웰분리(well isolation)가 필요하지만, 본 발명의 제1실시예에서는 n챈널 MOS트랜지스터가 p챈널 MOS트랜지스터상에 형성되어 웰분리에 필요한 영역이 사용되기 않기 때문이다.
제2실시예에 따른 CMOS인버터회로를 0.5㎛디자인룰에 따라 제1실시예의 CMOS인버터회로의 점유면적과 비교하여 약 46%, 또 평면 트랜지스터구조를 사용하는 종래의 CMOS인버터회로의 점유면적과 비교하여 약 17%의 점유면적을 형성할 수 있다. 그러므로, 제2실시예에 의해 점유면적의 비약적인 축소를 달성할 수 있게 된다. 이것은 큰 게이트폭이 제한된 영역내에서 이루어지도록 제2실시에에서는 주상실리콘층을 작은 부분으로 세분화하기 때문이다.
또한, 점유면적이 줄어들기 때문에 접합용량(junction capacitance)도 줄어들게 되고, 그 결과 인버터회로의 동작속도를 향상시킬 수 있게 된다.
본 발명은 상술한 실시예에 한정되지 않고, 예컨대 다음과 같은 구조를 사용할 수 있다.
1) 상술한 실시예에서는 n챈널 MOS트랜지스터를 p챈널 MOS트랜지스터상에 형성했지만, p챈널 MOS트랜지스터를 n챈널 MOS트랜지스터상에 형성할 수도 있다.
2) 동일한 챈널의 MOS트랜지스터를 거의 동일한 구조로 서로 적층시킬 수 있다.
3) 상술한 실시예에서는 소오스 및 드레인확산층을 고농도 불순물층으로 형성했지만, 저농도불순물층을 갖춘 LDD구조를 사용할 수도 있다.
4) 또, 챈널구조는 표면챈널형에 한정되지 않고, 매립챈널(buried channel)형으로 이루어질 수도 있다.
5) 기판으로 n형 기판을 사용할 수도 있는데, n형 기판을 사용할 경우에는 p챈널 MOS트랜지스터의 소오스층으로 되는 p+형 층(2)을 주상실리콘층의 전체표면상에 형성할 필요가 없고, 주상실리콘의 측면, 즉 홈의 저부에만 형성하여도 된다.
6) 상술한 실시예에서는 예컨대 제1의 주상반도체층상에 단 1개의 제2의 주상반도체층을 형성했지만, 제1의 주상반도체층상에 복수개의 제2의 주상반도체층을 형성할 수도 있다.
7) 상술한 실시예에서는 인버터회로를 예로 들어 설명했지만, 본 발명은 인버터회로뿐만 아니라 플립플롭등과 같은 다른 회로에 적용할 수 있다.
본 발명은 상술한 실시에에 한정되지 않고, 본 발명의 요지를 이탈하지 않는 범위내에서 여러 가지로 수정할 수 있다.

Claims (10)

  1. 반도체기판(1)과, 측면을 갖추고 제1영역과 제2영역 및 제3영역의 순서로 상기 반도체기판(1)상에 형성된 적어도 1개의 제1챈널형의 제1의 주상반도체층(10), 측면을 갖추고 제1영역과 제2영역 및 제3영역의 순서로 상기 제1의 주상반도체층(10)상에 선택적으로 적층되어 형성된 적어도 1개의 제2챈널형의 제2의 주상반도체층(11), 상기 제1의 주상반도체층(10)과 상기 제2의 주상반도체층(11)의 측면에 형성된 게이트절연막(8), 상기 게이트절연막(8)상에 형성되어 제1의 주상반도체층(10)의 외측으로 돌출된 게이트전극(9)와, 상기 제1의 주상반도체층(10)의 제1영역과 제3영역내에 각각 형성된 제1소오스층(2)과 제1드레인층(4), 상기 제2의 주상반도체층(11)의 제1영역과 제3영역내에 각각 형성된 제2소오스층(7)과 제2드레인층(5), 상기 제1의 주상반도체층(10)의 외측으로 돌출된 상기 게이트전극(9)에 접속된 입력단자(14), 상기 제1드레인층과 저저항접촉으로 형성된 상기 제2드레인층(5)에 접속된 출력단자(15), 상기 제1의 주상반도체층(10)의 상기 제1소오층(2)에 접속된 제1전원단자(16) 및, 상기 제2소오스층(7)에 접속된 제2전원단자를 구비하고, 상기 제1소오스층(2)과 제1드레인층(4) 및 게이트전극(9)은 제1의 MOS트랜지스터를 구성하고, 상기 제2소오스층(7)과 제2드레인층(5) 및 게이트전극(9)은 제2의 MOS트랜지스터를 구성하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1의 주상반도체층(10)은 적어도 2개의 주상반도체층으로 구성되고, 상기 제2의 주상반도체층(11)의 적어도 1개는 상기 제1의 주상반도체층 (10)상에 선택적으로 형성되는 것을 특징으로 하는 반도체장치.
  3. 반도체기판(1)과, 측면을 갖추고 제1영역과 제2영역 및 제3영역의 순서로 상기 반도체기판(1)상에 형성된 적어도 1개의 제1챈널형의 제1의 주상반도체층(10), 측면을 갖추고 제1영역과 제2영역 및 제3영역의 순서로 상기 제1의 주상반도체층(10)상에 선택적으로 적층되어 형성된 적어도 1개의 제2챈널형의 제2의 주상반도체층(11), 상기 제1의 주상반도체층(10)과 상기 제2의 주상반도체층(11)의 측면에 형성된 게이트절연막(8), 상기 게이트절연막(8)상에 형성되어 제1의 주상반도체층(10)의 외측으로 돌출된 게이트전극(9)와, 상기 제1의 주상반도체층(10)의 제1영역과 제3영역내에 각각 형성된 제1소오스층(2)과 제1드레인층(4) 및, 상기 제2의 주상반도체층(11)의 제1영역과 제3영역내에 각각 형성된 제2소오스층(7)과 제2드레인층(5)를 구비하고, 상기 제1소오스층(2)과 제1드레인층(4) 및 게이트전극(9)은 제1의 MOS트랜지스터를 구성하고, 상기 제2소오스층(7)과 제2드레인층(5) 및 게이트전극(9)은 제2의 MOS트랜지스터를 구성하는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 제1의 주상반도체층(10)은 적어도 2개의 주상반도체층으로 구성되고, 상기 제2의 주상반도체층(11)의 적어도 1개는 상기 제1의 주상반도체층 (10)상에 선택적으로 형성되는 것을 특징으로 하는 반도체장치.
  5. 제3항에 있어서, 상기 제1 및 제2의 MOS트랜지스터는 각각 CMOS트랜지스터를 구성하는 제1 및 제2챈널형의 MOS트랜지스터로 이루어진 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 상기 제1의 주상반도체층(10)의 외측으로 돌출된 상기 게이트전극(9)에 접속된 입력단자(14)와, 상기 제1드레인층(4)과 저저항접촉으로 형성된 상기 제2드레인층(5)에 접속된 출력단자(15), 상기 제1의 주상반도체층(10)의 상기 제1소오스층(2)에 접속된 제1전원단자(16) 및, 상기 제2소오스층(7)에 접속된 제2전원단자(17)를 더 구비하는 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 제1의 주상반도체층(10)은 적어도 2개의 주상반도체층으로 구성되고, 상기 제2의 주상반도체층(11)의 적어도 1개는 상기 제1의 주상반도체층 (10)상에 선택적으로 형성되는 것을 특징으로 하는 반도체장치.
  8. 반도체기판(1)과, 측면을 갖추고 제1영역과 제2영역 및 제3영역의 순서로 상기 반도체기판(1)상에 형성된 적어도 1개의 제1챈널형의 제1의 주상반도체층(10), 측면을 갖추고 제1영역과 제2영역 및 제3영역의 순서로 상기 제1의 주상반도체층(10)과 동일한 챈널형의 적어도 1개의 제2의 주상반도체층(11), 상기 제1의 주상반도체층(10)과 상기 제2의 주상반도체층(11)의 측면에 형성된 게이트절연막(8), 상기 게이트절연막(8)상에 형성되어 제1의 주상반도체층(10)의 외측으로 돌출된 게이트전극(9)와, 상기 제1의 주상반도체층(10)의 제1영역과 제3영역내에 각각 형성된 제1소오스층(2)과 제1드레인층(4), 상기 제2의 주상반도체층(11)의 제1영역과 제3영역내에 각각 형성된 제2소오스층(7)과 제2드레인층(5)를 구비하고, 상기 제1소오스층(2)과 제1드레인층 (4) 및 게이트전극(9)은 제1의 MOS트랜지스터를 구성하고, 상기 제2소오스층(7)과 제2드레인층(5) 및 게이트전극(9)은 제2의 MOS트랜지스터를 구성하는 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서, 상기 제1의 주상반도체층(10)은 적어도 2개의 주상반도체층으로 구성되고, 상기 제2의 주상반도체층(11)의 적어도 1개는 상기 제1의 주상반도체층 (10)상에 선택적으로 형성되는 것을 특징으로 하는 반도체장치.
  10. 제8항에 있어서, 상기 제1의 주상반도체층(10)의 외측으로 돌출된 상기 게이트전극(9)에 접속된 입력단자(14)와, 상기 제1드레인층(4)과 저저항접촉으로 형성된 상기 제1드레인층(5)에 접속된 출력단자(15), 상기 제1의 주상반도체층(10)의 상기 제1소오스층(2)에 접속된 제1전원단자(16) 및, 상기 제2소오스층(7)에 접속된 제2전원단자(17)을 더 구비한 것을 특징으로 하는 반도체장치.
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