DE4139039C2 - MOS-Halbleitervorrichtung - Google Patents

MOS-Halbleitervorrichtung

Info

Publication number
DE4139039C2
DE4139039C2 DE4139039A DE4139039A DE4139039C2 DE 4139039 C2 DE4139039 C2 DE 4139039C2 DE 4139039 A DE4139039 A DE 4139039A DE 4139039 A DE4139039 A DE 4139039A DE 4139039 C2 DE4139039 C2 DE 4139039C2
Authority
DE
Germany
Prior art keywords
layer
mos transistor
island
semiconductor
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE4139039A
Other languages
English (en)
Other versions
DE4139039A1 (de
Inventor
Akihiro Nitayama
Koji Sakui
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of DE4139039A1 publication Critical patent/DE4139039A1/de
Application granted granted Critical
Publication of DE4139039C2 publication Critical patent/DE4139039C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

Die Erfindung betrifft eine CMOS- bzw. eine MOS-Halbleitervorrichtung.
Die US 4 740 826 beschreibt CMOS-Halbleitervorrichtungen, bei welchen auf einem Halbleitersubstrat übereinander ein vertikaler N-Kanal MOS-Transistor und ein vertikaler P-Kanal MOS-Transistor mit gleichen Abmessungen angeordnet sind, die jeweils aus drei dotierten Schichten bestehen, so daß die sechs dotierten Schichten der beiden übereinander liegenden Transistoren in Form einer Säule mit konstantem Querschnitt angeordnet sind. Neben einer derartigen Säule ist, über einen Gate-Isolierfim getrennt, eine gemeinsame Gate-Elektrode für die beiden Transistoren vorgesehen. Die beiden Transistoren bilden einen vertikalen Inverter. Von der vertikalen Gate-Elektrode aus erstreckt sich eine aus dem gleichen Material bestehende Verbindungsschicht seitlich zum nächsten vertikalen Inverter, um eine Verbindung zu den beiden Drainschichten der beiden MOS-Transistoren des nächsten vertikalen Inverters zur Verfügung zu stellen. Die Gate-Elektroden dienen als Eingangs/Ausgangsanschlüsse.
Aus der EP 0 098 111 A2 ist eine Halbleitervorrichtung bekannt, bei welcher vertikale Feldeffekttransistoren mit isoliertem Gate, sogenannte IGFETs, übereinander angeordnet sind, ebenfalls in Form einer Säule mit konstantem Querschnitt. Hierbei umgibt die Gate-Elektrode die jeweils zugehörige, inselförmige Halbleiterschicht des FETs.
Der Erfindung liegt die Aufgabe zugrunde, eine Halbleitervorrichtung mit zwei übereinander angeordneten MOS-Transistoren zur Verfügung zu stellen, bei der die Verbindungsbereiche beider Transistoren einfach kontaktierbar sind.
Die Aufgabe wird durch eine CMOS-Halbleitervorrichtung mit den im Patentanspruch 1 angegebenen Merkmalen bzw. eine MOS-Halbleitervorrichtung mit den im Patentanspruch 3 angegebenen Merkmalen gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert. Es zeigt
Fig. 1 eine Aufsicht auf eine CMOS-Inverterschaltung entsprechend eines ersten Ausführungsbeispiels der Erfindung;
Fig. 2A bis 2C Querschnitte entlang der Schnittlinien 2A-2A bzw. 2B-2B und 2C-2C aus Fig. 1;
Fig. 3 ein Ersatzschaltbild des CMOS-Inverters;
Fig. 4A bis 10C Querschnitte, die den Herstellungsprozeß der CMOS-Inverterschaltung des ersten Ausführungsbeispiels zeigen;
Fig. 11 eine Aufsicht auf eine CMOS-Inverterschaltung eines zweiten Ausführungsbeispiels;
Fig. 12A bis 12C Querschnitte entlang den Schnittlinien 12A-12A bzw. 12B-12B und 12C-12C aus Fig. 11 und
Fig. 13A bis 20C Querschnitte, die den Herstellungsprozeß der CMOS-Inverterschaltung des zweiten Ausführungsbeispiels zeigen.
Bei dem folgenden Ausführungsbeispiel bezieht sich die Erklärung auf eine Inverterschaltung, aber die Erfindung ist nicht auf eine Inverterschaltung begrenzt und kann zum Beispiel auch auf eine FlipFlop-Schaltung angewendet werden.
Fig. 1 zeigt eine Aufsicht eines CMOS-Inverterschaltungsabschnitts entsprechend dem ersten Ausführungsbeispiel. Die Fig. 2A bis 2C zeigen Querschnitte entlang den Schnittlinien 2A-2A bzw. 2B-2B und 2C-2C aus Fig. 1. Fig. 5 zeigt ein Ersatzschaltbild der Inverterschaltung aus Fig. 1.
Eine erste inselförmige Siliziumschicht 10 als 1. Halbleiterschicht, die von dem übrigen Abschnitt durch eine Furche isoliert ist, und eine zweite inselförmige Siliziumschicht 11 als 2. Halbleitschicht, die so geformt ist, daß sie vorsteht und auf einem Teil der ersten inselförmigen Siliziumschicht 10 vorgesehen ist, werden auf einem Halbleiter-Substrat 1 gebildet. Die erste inselförmige Siliziumschicht 10 wird durch einen Schichtaufbau aus dotierten Schichten, nämlich einer p⁺-Typ Schicht 2, einer n-Typ Schicht 3, einer p⁺-Typ Schicht 4 und einer n⁺-Typ Schicht 5 gebildet, in dieser Reihenfolge von unten aus. Die zweite inselförmige Siliziumschicht 11 wird durch einen Schicht-Aufbau aus dotierten Schichten, nämlich einer n⁺-Typ Schicht 5, einer p-Typ Schicht 6 und einer n⁺-Typ Schicht 7 aufgebaut, in dieser Reihenfolge von unten aus. Ein p-Kanal MOS-Transistor Qp wird unter Verwendung der ersten inselförmigen Siliziumschicht 10 mit der oben beschriebenen Schicht-Struktur gebildet, und ein n-Kanal MOS-Transistor Qn wird unter Verwendung der zweiten inselförmigen Siliziumschicht 11 mit der oben beschriebenen Schicht-Struktur gebildet. Das bedeutet, daß der p-Kanal MOS-Transistor Qp die p⁺-Typ Schicht 2 im unteren Abschnitt der ersten inselförmigen Siliziumschicht 10 als eine Sourceschicht verwendet, die p⁺-Typ Schicht 4 im oberen Abschnitt der ersten inselförmigen Siliziumschicht 10 als eine Drainschicht, und eine Gate-Elektrode 9 besitzt, die auf der Seitenoberfläche der ersten inselförmigen Siliziumschicht 10 gebildet ist, um die erste inselförmige Siliziumschicht mit einem dazwischen angeordneten Gate-Isolationsfilm 8 zu umgeben. Der n-Kanal MOS-Transistor Qn verwendet die n⁺-Typ Schicht 5 im unteren Abschnitt der zweiten inselförmigen Siliziumschicht 11 als eine Drainschicht, die n⁺-Typ Schicht 7 im oberen Abschnitt der zweiten inselförmigen Siliziumschicht 11 als eine Sourceschicht, und besitzt eine Gate-Elektrode 9, die auf der Seitenoberfläche der zweiten inselförmigen Siliziumschicht 11 gebildet ist, um diese mit einem dazwischen angeordneten Gate-Isolationsfilm 8 zu umgeben. Die Gateelektrode 9 ist aus einer gewöhnlichen Polysiliziumschicht gebildet, die durchgehend für beide Transistoren gebildet ist. Die p⁺-Typ Schicht 4, die die Drainschicht des p-Kanal MOS-Transistors Qp darstellt und die n⁺-Typ Schicht 5, die die Drainschicht des n-Kanal MOS-Transistors Qn darstellt, werden in direktem Kontakt miteinander gebildet, um einen p⁺n⁺-Übergang zu bilden, und der p-Kanal MOS-Transistor Qp und der n-Kanal MOS-Transistor Qn sind übereinander angeordnet und gehen miteinander einen Kontakt mit niedrigem Widerstand ein.
Ein Teil der Gate-Elektrode 9 ist aus dem seitlichen Abschnitt der ersten inselförmigen Siliziumschicht 10 herausgeführt und an die Elektrode eines Eingangsanschlusses (Vin) 14 durch ein Kontaktierungsloch 13A angeschlossen. Ein Ausgangsanschluß 15 (Vout), der durch ein Kontaktierungsloch 13B in Kontakt mit der n⁺-Typ Schicht 5 gebildet wird, ist über der ersten inselförmigen Siliziumschicht 10 vorgesehen. Die p⁺-Typ Schicht 2, die die Sourceschicht des p-Kanal MOS-Transistors darstellt, ist so geformt, daß sie sich bis an den äußeren Endabschnitt der ersten inselförmigen Siliziumschicht 10 nach außen erstreckt, das heißt, bis an den unteren Abschnitt der Furche, und außerdem ist sie an einen ersten Beetriebsspannungsanschluß (Vcc) (Elektrode 16) 16 durch ein Kontaktierungsloch 13D angeschlossen. Ein zweiter Betriebsspannungsanschluß 17 (Vss) (Elektrode 17) ist an die n⁺-Typ Schicht 7 angeschlossen, die die Sourceschicht des n-Kanal MOS-Transistors Qn darstellt, und außerdem ist sie an den oberen Abschnitt der zweiten inselförmigen Schicht 11 durch ein Kontaktierungsloch 13C angeschlossen.
Nachdem in diesem Ausführungsbeispiel ein Aufbau verwendet wird, bei dem das Gate so gebildet ist, daß es die innere Oberfläche der inselförmigen Siliziumschicht umgibt, ist die Steuerfähigkeit des Gatekanals groß. Demzufolge wird die Kennlinie unterhalb des Schwellwerts steil und der Ruhestrom der Inverterschaltung kann wirksam unterdrückt werden. Der Kanalbereich weist keinen Abschnitt auf, der in Kontakt mit dem Feldbereich steht, im Gegensatz zu einem MOS-Transistor mit einem gewöhnlichen ebenen Aufbau. Deshalb beeinflußt das starke elektrische Feld, das an dem Feldendabschnitt gebildet wird, den Kanalbereich nicht, und der hot carrier Effekt kann unterdrückt werden. Nachdem die Kanallänge durch Vergrößerung der Höhe der inselförmigen Halbleiterschicht, das heißt durch Vergrößerung der Tiefe der Furchen ohne Vergrößerung der Belegungsfläche vergrößert werden kann, kann der hot carrier Effekt zusätzlich unterdrückt werden.
Nachdem die p-Typ Schicht 6 und die n-Typ Schicht 3 Oberflächenbereiche aufweisen, in denen ein Kanal gebildet wird, sind beide in einen elektrischen Schwebungszustand versetzt, und somit können Eigenschaften erhalten werden, die eine extrem geringe Abhängigkeit von der Substratvorspannung aufweisen und die gegenüber Rauschen sehr widerstandsfähig sind.
Die Fig. 4A bis 10C zeigen den Herstellungsprozeß der CMOS-Inverterschaltung dieses Ausführungsbeispiels. Die Fig. 4A bis 4C zeigen Querschnittsansichten entsprechend den Fig. 2A bis 2C, und dieselben Abschnitte sind durch dieselben Bezugszeichen bezeichnet. Dies gilt auch für die Fig. 5A bis 10C. Im folgenden wird der Herstellungsprozeß erklärt.
  • 1. Wie in den Fig. 4A bis 4C gezeigt, wird ein Vielfachschichtaufbau auf dem p-Typ Siliziumsubstrat 1 als Halbleitersubstrat in Form von dotierten Schichten gebildet, der die p⁺-Typ Schicht 2, die n⁺-Typ Schicht 3, die p⁺-Typ Schicht 4, die n⁺-Typ Schicht 5, die p⁺-Typ Schicht 6 und die n⁺-Typ Schicht 7 enthält. Der Vielfachschichtaufbau kann durch wiederholte Ausführung von Ionenimplantation oder Epitaxie-Aufwachsen erreicht werden. Es ist auch möglich, den Vielfachschichtaufbau durch Herstellung von zwei Substraten, Bildung der gewünschten dotierten Schichten auf den jeweiligen Substraten, und durch Zusammenbondieren der Substrate durch eine direkte Bondierungstechnik zu erhalten. Als nächstes wird ein Siliziumoxidfilm (oder Siliziumnitridfilm oder ein auf den obigen Filmen gebildeter laminierter Film) 21 auf der gesamten Oberfläche des Wafers gebildet, und ein Abdecklackmuster 22 wird durch Verwendung der Photolithographietechnik auf dem Film gebildet.
  • 2. Wie in den Fig. 5A bis 5C gezeigt, wird der Siliziumoxidfilm 21 mit dem als Maske dienenden Abdecklackmuster 22 geätzt, und der Wafer wird mit dem restlichen Abschnitt des Siliziumoxidfilms 21 geätzt, der als Maske verwendet wird, um eine erste Furche 23 zu bilden, die im wesentlichen bis an die p⁺-Typ Schicht 4 reicht. Der inselförmige Siliziumschichtbereich ist von dem übrigen Abschnitt durch den obigen Schritt isoliert.
  • 3. Wie in den Fig. 6A bis 6C gezeigt, wird ein Abdecklackmuster 24 gebildet, um wiederum einen Teil des inselförmigen Siliziumschichtbereichs durch Verwendung der Lithographietechnik abzudecken, und danach wird der Siliziumoxidfilm 21 mit dem als Maske benutzten Abdecklackmuster 24 geätzt.
  • 4. Wie in den Fig. 7A bis 7C gezeigt, wird der Wafer mit dem übrigen Abschnitt des als Maske benutzten Siliziumoxidfilms 21 geätzt, um eine zweite Furche 25 zu bilden, die an die n⁺-Typ Schicht 5 reicht. In diesem Schritt wird der inselförmige Siliziumschichtbereich abgestuft ausgebildet, so daß er die erste inselförmige Siliziumschicht 10 von der Höhe der p⁺-Typ Schicht 2 bis zur n⁺-Typ Schicht 5 und die zweite inselförmige Schicht 11 von der Höhe von der n⁺-Typ Schicht 5 bis zur n⁺-Typ Schicht 7 besitzt, die auf einem Teil der ersten inselförmigen Siliziumschicht 10 gebildet sind. Ein Abschnitt der ersten Furche 23 wird gleichzeitig zur Bildung der zweiten Furche 25 geätzt, und die erste Furche 23 besitzt eine Tiefe, die bis an die p⁺-Typ Schicht 2 reicht.
  • 5. Wie in den Fig. 8A bis 8C gezeigt, wird der Gate-Isolationsfilm 8 durch thermische Oxidation gebildet, nachdem der als Maske dienende Siliziumoxidfilm 21 entfernt wurde, und danach wird eine Schicht mit einem Gate-Elektrodenmaterial, wie zum Beispiel eine Polysiliziumschicht 90, durch Ablagerung gebildet. Nach diesem Schritt wird ein Abdecklackmuster 26 für einen Anschluß-Herausführungsabschnitt für die Gate-Elektrode durch Photolithographie gebildet.
  • 6. So wie in den Fig. 9A bis 9C gezeigt, wird die Polysiliziumschicht 90 durch eine anisotrope Ätztechnik, wie zum Beispiel durch reaktive Ionenätzung geätzt, um die Gate-Elektrode 9 fluchtend mit den Seitenüberflächen der inselförmigen Siliziumschichten 10 und 11 auszubilden.
  • 7. Wie in den Fig. 10A bis 10C gezeigt, wird ein Zwischenniveau-Isolationsfilm 12, wie zum Beispiel ein CVD Siliziumoxidfilm durch Ablagerung gebildet; Kontaktierungslöcher 13A bis 13D werden in der Zwischenniveau-Isolationsschicht 12 gebildet und dann werden die Elektroden für die Anschlüsse 14 bis 17 zum Beispiel aus Al gebildet, um den CMOS-Inverter zu vervollständigen.
Fig. 11 ist eine Aufsicht eines CMOS-Inverters entsprechend eines zweiten Ausführungsbeispiels der Erfindung, und die Fig. 12A bis 12C zeigen Querschnitte entlang den Schnittlinien 12A-12A, 12B-12B und 12C-12C aus Fig. 11. In diesem Ausführungsbeispiel werden dieselben Abschnitte wie diejenigen indem vorhergehenden Ausführungsbeispiel durch dieselben Bezugszeichen bezeichnet. Deshalb werden sie hier nicht nochmal erklärt. In dem vorhergehenden Ausführungsbeispiel wird die zweite inselförmige Siliziumschicht 11, in der der n-Kanal MOS-Transistor gebildet wird, auf einem Teil der ersten inselförmigen Siliziumschicht 10 gebildet, in der der p-Kanal MOS-Transistor gebildet wird, um einen abgestuften Aufbau zu schaffen. Im Gegensatz zum ersten Ausführungsbeispiel wird in diesem Ausführungsbeispiel die erste inselförmige Siliziumschicht 10 als ein Satz von mehreren kleinen inselförmigen Siliziumschichten 10A bis 10D gebildet, und die zweite inselförmige Siliziumschicht 11 wird als ein Satz mehrerer kleiner inselförmiger Siliziumschichten 11A bis 11D gebildet, die jeweils auf den kleinen inselförmigen Siliziumschichten 10A bis 10D gebildet werden. Das bedeutet, daß der Aufbau von Fig. 12A, die einen Querschnitt entlang der Schnittlinie 12A-12A aus Fig. 11 zeigt, derselbe ist wie derjenige von Fig. 2A des vorangegangenen Ausführungsbeispiels, und die zweite inselförmige Siliziumschicht 11 wird auf einem Teil der ersten inselförmigen Siliziumschicht 11 gebildet. Wie deutlich in den Fig. 12B bis 12C gezeigt, die Querschnitte entlang den Schnittlinien 12B-12B bzw. 12C-12C aus Fig. 11 zeigen, werden die erste inselförmige Siliziumschicht 10 und die zweite inselförmige Siliziumschicht 11 in kleine Abschnitte unterteilt. Die Abstände zwischen den unterteilten inselförmigen Siliziumschichten 10 und 11 sind auf einen Wert eingestellt, der ausreichend groß ist und die Bildung der Gate-Elektrode zwischen benachbarten unterteilten Abschnitten erlaubt, und, wie deutlich in den Fig. 12B bis 12C gezeigt, werden die Gate-Elektroden 9 so gebildet, daß sie die jeweiligen unterteilten inselförmigen Siliziumschichten umgeben. Wie in dem vorangegangenen Ausführungsbeispiel wird ein p-Kanal MOS-Transistor Qp auf der ersten inselförmigen Siliziumschicht 10 gebildet, die unten liegt, und ein n-Kanal MOS-Transistor Qn wird in der zweiten inselförmigen Siliziumschicht 11 gebildet, die sich in diesem Ausführungsbeispiel oben befindet. Außerdem wird in diesem Ausführungsbeispiel, wie in dem vorangegangenen Ausführungsbeispiel, die Gate-Elektrode 9 durchgehend für den p-Kanal MOS-Transistor Qp und den n-Kanal MOS-Transistor Qn gebildet.
Die Fig. 13A bis 20C zeigen den Herstellungsprozeß der CMOS-Inverterschaltung des zweiten Ausführungsbeispiels. Die Fig. 13A bis 13C sind Querschnitte entsprechend den Fig. 2A bis 2C, und dieselben Abschnitte werden durch dieselben Bezugszeichen bezeichnet. Das gilt auch für die Fig. 14A bis 20C. Im folgenden wird der Herstellungsprozeß erläutert.
  • 1. Wie in den Fig. 13A bis 13C gezeigt, wird ein Wafer gebildet, der einen Vielfachschichtaufbau aus dotierten Schichten aufweist, und der derselbe ist wie in dem vorherigen Ausführungsbeispiel. Ein Siliziumoxidfilm (oder Siliziumnitridfilm oder ein auf den obigen Filmen gebildeter laminierter Film) 21 wird auf dem Wafer gebildet, und ein Abdecklackmuster 22 wird auf dem Siliziumnitridfilm 21 durch Verwendung der Photolithographietechnik gebildet.
  • 2. Der Siliziumoxidfilm 21 wird mit dem als Maske verwendeten Abdeckmuster geätzt, und wie in den Fig. 14A bis 14C gezeigt, wird ein Muster auf dem Siliziumoxidfilm 21 erzeugt. Nach diesem Schritt wird wiederum ein Siliziumoxidfilm (oder Siliziumnitridfilm) 31 durch Ablagerung gebildet und durch ein anisotropes Ätzen, wie zum Beispiel reaktives Ionenätzen, geätzt.
  • 3. Wie in den Fig. 15A bis 15C gezeigt, bleibt derjenige Abschnitt des Siliziumoxidfilms 31, der auf den Seitenwänden des vorher ausgebildeten Siliziumoxidfilms 21 liegt, übrig. Danach wird der Wafer durch anisotropes Ätzen geätzt, wobei die Siliziumoxidfilme 21 und 31 als Maske dienen.
  • 4. Wie in den Fig. 16A bis 16C gezeigt, werden erste Furchen 23 zur Isolation der inselförmigen Bereiche voneinander so geformt, daß sie die p⁺-Typ Schicht 4 erreichen. Außerdem werden in diesem Schritt Furchen 23′ zur Unterteilung der inselförmigen Siliziumschichten in kleine Abschnitte gebildet.
  • 5. Wie in den Fig. 17A bis 17C gezeigt, wird ein Abdecklackmuster 24, das einen Teil des inselförmigen Siliziumschichtbereichs abdeckt, durch die Verwendung der Photolithographietechnik gebildet, und danach werden die Siliziumoxidfilme 21 und 31 durch Ätzen unter Verwendung des Abdecklackmusters 24 als Maske entfernt.
  • 6. Der Wafer wird durch anisotropes Ätzen mit den restlichen, als Maske verwendeten Siliziumoxidfilmen 21 und 31 geätzt, und wie in den Fig. 18A bis 18C gezeigt, wird eine zweite Furche 25, die eine Tiefe aufweist, die bis an die n⁺-Typ Schicht 5 reicht, in einem Teil des inselförmigen Siliziumschichtbereichs gebildet. Die Furchen 23 und 23′, die im Schritt 4 gebildet wurden, werden auf eine Tiefe geätzt, um die p⁺-Typ Schicht 2 so zu erreichen, daß ein Aufbau geschaffen wird, der aus der ersten inselförmigen Siliziumschicht 10 und der zweiten inselförmigen Siliziumschicht 11 gebildet wird, die auf der ersten inselförmigen Siliziumschicht 10 in einer stufenartigen Form verbleibt. Die erste und zweite inselförmige Siliziumschicht 10 und 11 sind jeweils durch die Furchen 23′ in kleine Abschnitte unterteilt.
  • 7. Wie in den Fig. 19A bis 19C gezeigt, wird, nachdem das durch Ätzen zur Bildung der Furche benutzte Maskenmaterial entfernt wurde, der Gate-Isolationsfilm 8 gebildet. Nach diesem Schritt wird das Gate-Elektrodenmaterial, zum Beispiel eine Polysiliziumschicht, abgelagert, und durch anisotropes Ätzen wird bewirkt, daß die Gate-Elektroden 9 auf den Seitenoberflächen der ersten und zweiten inselförmigen Siliziumschichten 10 und 11 gebildet werden. Zu diesem Zeitpunkt wird durch Photolithographietechnik das Polysiliziumätzen mit dem auf dem Gate-Elektroden-Herausführungsabschnitt zurückgebliebenen Abdecklackfilm ausgeführt oder mit dem Kontaktabschnitt der Eingangsanschlußelektrode, um das Polysilizium auf dem Gate-Elektroden-Herausführungsabschnitt zurückzulassen.
  • 8. Wie in den Fig. 20A bis 20C gezeigt, wird ein Zwischenniveau-Isolationsfilm 12, wie zum Beispiel ein CVD Siliziumoxidfilm, abgelagert, und nach der Bildung von Kontaktierungslöchern werden die zum Beispiel für Al nötigen Anschlüsse 14 bis 17 gebildet.
Die Herstellung des CMOS-Inverters wird durch den obigen Schritt abgeschlossen. Mit dem CMOS-Inverter dieses Ausführungsbeispiels kann eine Inverterschaltung, in der der Ruhestrom klein ist und die äußerst widerstandsfähig gegenüber dem hot carrier Effekt und Substratrauschen ist aufgrund derselben Überlegungen wie im ersten Ausführungsbeispiel verwirklicht werden.
Die Erfindung ist nicht auf die obigen Ausführungsbeispiele begrenzt. Zum Beispiel kann der folgende Aufbau benutzt werden.
  • 1. In den obigen Ausführungsbeispielen wird der n-Kanal MOS-Transistor auf dem p-Kanal MOS-Transistor gebildet, aber es ist auch möglich, den p-Kanal MOS-Transistor auf dem n-Kanal MOS-Transistor zu bilden.
  • 2. Außerdem können MOS-Transistoren vom selben Kanaltyp übereinander überlagert werden mit im wesentlichen gleichem Aufbau.
  • 3. In den obigen Ausführungsbeispielen werden die source- und drain-diffundierten Schichten als dotierte Schichten mit einer hohen Dotiermaterial-Konzentration gebildet, jedoch kann auch ein LDD Aufbau mit dotierten Schichten mit einer niedrigen Konzentrtion verwendet werden.
  • 4. Außerdem ist der Kanalaufbau nicht auf den Oberflächenkanaltyp begrenzt und der Kanal kann als vergrabener Kanal ausgebildet werden.
  • 5. Ein n-Typ Substrat kann als Halbleiter-Substrat benutzt werden. Wenn ein n-Typ Substrat benutzt wird, wird die p⁺-Typ Schicht 2, die als Sourceschicht des p-Kanal MOS-Transistors dient, nicht notwendigerweise auf der gesamten Oberfläche der inselförmigen Siliziumschicht über der inselförmigen Siliziumschicht gebildet, und kann auch nur auf der Seitenoberfläche der inselförmigen Siliziumschicht gebildet werden, das heißt, auf dem unteren Abschnitt der Furche.
  • 6. In den obigen Ausführungsbeispielen wird zum Beispiel nur eine inselförmige Halbleiterschicht auf der ersten inselförmigen Halbleiterschicht gebildet, aber es ist auch möglich, eine Vielzahl von zweiten inselförmigen Halbleiterschichten auf der ersten inselförmigen Halbleiterschicht zu bilden.
  • 7. In diesem Ausführungsbeispiel wird als ein Beispiel eine Inverterschaltung beschrieben, jedoch kann die Erfindung nicht nur auf eine Inverterschaltung, sondern auch auf andere Schaltungen wie zum Beispiel auf eine Flip-Flop-Schaltung angewendet werden.

Claims (4)

1. CMOS-Halbleitervorrichtung mit:
einem Halbleitersubstrat (1);
mindestens einer aus drei dotierten Schichten (2, 3, 4) bestehenden ersten inselförmigen Halbleiterschicht (10), die eine Seitenoberfläche aufweist;
wobei die untere, auf dem Halbleitersubstrat (1) vorgesehene dotierte Schicht (2) eine Sourceschicht eines ersten MOS-Transistors bildet, die mittlere darauf vorgesehene dotierte Schicht (3) als Kanal des ersten MOS-Transistors dient, und die obere darauf vorgesehene dotierte Schicht (4) eine Drainschicht des ersten MOS-Transistors bildet;
mindestens einer aus drei dotierten Schichten (5, 6, 7) bestehenden zweiten inselförmigen Halbleiterschicht (11), die auf einem Teil der ersten Halbleiterschicht (10) angeordnet ist, und die eine Seitenoberfläche aufweist;
wobei die untere (5) dieser dotierten Schichten auf der ersten Halbleiterschicht (10) vorgesehen ist und eine Drainschicht eines zweiten, zum ersten MOS-Transistor komplementären MOS-Transistors bildet, die mittlere darauf vorgesehene dotierte Schicht (6) als Kanal des zweiten MOS-Transistors dient, und die obere darauf vorgesehene dotierte Schicht (7) eine Sourceschicht des zweiten MOS-Transistors bildet;
einem Gate-Isolationsfilm (8), der auf der Seitenoberfläche der ersten Halbleiterschicht (10) und der zweiten Halbleiterschicht (11) vorgesehen ist;
einer Gate-Elektrode (9), welche die erste und zweite Halbleiterschicht (10, 11) umgibt und auf dem Gate-Isolationsfilm (8) vorgeseheen ist;
einem Eingangsanschluß (14), der an die Gate-Elektrode (9) angeschlossen ist;
einem Ausgangsanschluß (15), der auf der Drainschicht (5) des zweiten MOS-Transistors gebildet ist;
einem ersten Betriebsspannungsanschluß (16), der an die Spurceschicht (2) des ersten MOS-Transistors angeschlossen ist; und
einem zweiten Betriebsspannungsanschluß (17), der an die Sourceschicht (7) des zweiten MOS-Transistors angeschlossen ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Halbleiterschicht (10) durch mindestens zwei inselförmige Halbleiterschichten (10A-10D) gebildet ist.
3. MOS-Halbleitervorrichtung mit:
einem Halbleitersubstrat (1);
mindestens einer aus drei dotierten Schichten (2, 3, 4) bestehenden ersten inselförmigen Halbleiterschicht (10), die eine Seitenoberfläche aufweist;
wobei die untere, auf dem Halbleitersubstrat (1) vorgesehene dotierte Schicht (2) eine Sourceschicht eines ersten MOS-Transistors bildet, die mittlere darauf vorgesehene dotierte Schicht (3) als Kanal des ersten MOS-Transistors dient, und die obere darauf vorgesehene dotierte Schicht (4) eine Drainschicht des ersten MOS-Transistors bildet;
mindestens einer aus drei dotierten Schichten (5, 6, 7) bestehenden zweiten inselförmigen Halbleiterschicht (11), die auf einem Teil der ersten Halbleiterschicht (10) angeordnet ist, und die eine Seitenoberfläche aufweist;
wobei die untere (5) dieser dotierten Schichten auf der ersten Halbleiterschicht (10) vorgesehen ist und eine Drainschicht eines zweiten MOS-Transistors desselben Leitfähigkeits-Typs wie der erste MOS-Transistor bildet, die mittlere darauf vorgesehene dotierte Schicht (6) als Kanal des zweiten MOS-Transistors dient, und die obere darauf vorgesehene dotierte Schicht (7) eine Sourceschicht des zweiten MOS-Transistors bildet;
einem Gate-Isolationsfilm (8), der auf der Seitenoberfläche der ersten Halbleiterschicht (10) und der zweiten Halbleiterschicht (11) vorgesehen ist;
einer Gate-Elektrode (9), die auf dem Gate-Isolationsfilm (8) vorgesehen ist;
einem Eingangsanschluß (14), der an die Gate-Elektrode (9) angeschlossen ist;
einem Ausgangsanschluß (15), der auf der Drainschicht (5) des zweiten MOS-Transistors gebildet ist;
einem ersten Betriebsspannungsanschluß (16), der an die Sourceschicht (2) des ersten MOS-Transistors angeschlossen ist; und
einem zweiten Betriebsspannungsanschluß (17), der an die Sourceschicht (7) des zweiten MOS-Transistors angeschlossen ist.
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die erste Halbleiterschicht (10) durch mindestens zwei inselförmige Halbleiterschichten (10A-10D) gebildet ist.
DE4139039A 1990-11-30 1991-11-27 MOS-Halbleitervorrichtung Expired - Lifetime DE4139039C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2340400A JP2991489B2 (ja) 1990-11-30 1990-11-30 半導体装置

Publications (2)

Publication Number Publication Date
DE4139039A1 DE4139039A1 (de) 1992-06-04
DE4139039C2 true DE4139039C2 (de) 1995-11-16

Family

ID=18336593

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4139039A Expired - Lifetime DE4139039C2 (de) 1990-11-30 1991-11-27 MOS-Halbleitervorrichtung

Country Status (4)

Country Link
US (1) US5311050A (de)
JP (1) JP2991489B2 (de)
KR (1) KR960000713B1 (de)
DE (1) DE4139039C2 (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4341667C1 (de) * 1993-12-07 1994-12-01 Siemens Ag Integrierte Schaltungsanordnung mit mindestens einem CMOS-NAND-Gatter und Verfahren zu deren Herstellung
KR100193102B1 (ko) * 1994-08-25 1999-06-15 무명씨 반도체 장치 및 그 제조방법
US8018058B2 (en) * 2004-06-21 2011-09-13 Besang Inc. Semiconductor memory device
US7052941B2 (en) * 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
TW423116B (en) * 1997-08-22 2001-02-21 Siemens Ag Circuit-arrangement with at least four transistors and its production method
JP3376302B2 (ja) 1998-12-04 2003-02-10 株式会社東芝 半導体装置及びその製造方法
US8193612B2 (en) * 2004-02-12 2012-06-05 International Rectifier Corporation Complimentary nitride transistors vertical and common drain
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7781827B2 (en) * 2007-01-24 2010-08-24 Mears Technologies, Inc. Semiconductor device with a vertical MOSFET including a superlattice and related methods
US20120168819A1 (en) * 2011-01-03 2012-07-05 Fabio Alessio Marino Semiconductor pillar power MOS
US9401436B2 (en) 2011-05-05 2016-07-26 Qualcomm Incorporated Multiple control transcap variable capacitor
WO2014141485A1 (ja) * 2013-03-15 2014-09-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法
US10103154B2 (en) 2013-05-16 2018-10-16 Unisantis Electronics Singapore Pte. Ltd. Method for producing an SGT-including semiconductor device
JP5612237B1 (ja) * 2013-05-16 2014-10-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置の製造方法
WO2015097798A1 (ja) * 2013-12-25 2015-07-02 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
WO2015147866A1 (en) * 2014-03-28 2015-10-01 Intel Corporation Selectively regrown top contact for vertical semiconductor devices
JP6273406B2 (ja) * 2014-12-18 2018-01-31 猛英 白土 半導体装置及びその製造方法
JP6416062B2 (ja) * 2015-09-10 2018-10-31 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0098111A2 (de) * 1982-06-24 1984-01-11 Harris Semiconductor Patents, Inc. Vertikaler Feldeffekttransistor mit isoliertem Gate und Verfahren zu desser Herstellung
US4740826A (en) * 1985-09-25 1988-04-26 Texas Instruments Incorporated Vertical inverter
JPH0271556A (ja) * 1988-09-06 1990-03-12 Toshiba Corp 半導体装置
JPH02188966A (ja) * 1989-01-17 1990-07-25 Toshiba Corp Ｍｏｓ型半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3518509A (en) * 1966-06-17 1970-06-30 Int Standard Electric Corp Complementary field-effect transistors on common substrate by multiple epitaxy techniques
US4810906A (en) * 1985-09-25 1989-03-07 Texas Instruments Inc. Vertical inverter circuit
US5140388A (en) * 1991-03-22 1992-08-18 Hewlett-Packard Company Vertical metal-oxide semiconductor devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0098111A2 (de) * 1982-06-24 1984-01-11 Harris Semiconductor Patents, Inc. Vertikaler Feldeffekttransistor mit isoliertem Gate und Verfahren zu desser Herstellung
US4740826A (en) * 1985-09-25 1988-04-26 Texas Instruments Incorporated Vertical inverter
JPH0271556A (ja) * 1988-09-06 1990-03-12 Toshiba Corp 半導体装置
JPH02188966A (ja) * 1989-01-17 1990-07-25 Toshiba Corp Ｍｏｓ型半導体装置

Also Published As

Publication number Publication date
US5311050A (en) 1994-05-10
KR920010902A (ko) 1992-06-27
JP2991489B2 (ja) 1999-12-20
JPH04207069A (ja) 1992-07-29
DE4139039A1 (de) 1992-06-04
KR960000713B1 (ko) 1996-01-11

Similar Documents

Publication Publication Date Title
DE4139039C2 (de) MOS-Halbleitervorrichtung
DE3110477C2 (de)
DE69728259T2 (de) Siliciumkarbid-cmos und herstellungsverfahren
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE10143256B4 (de) Integrierter SOI-Halbleiterschaltkreis und Herstellungsverfahren hierfür
DE4123436C2 (de) Halbleitervorrichtung mit einem BiCMOS-Element und zugehöriges Herstellungsverfahren
DE19727232C2 (de) Analoges integriertes Halbleiterbauelement und Verfahren zu dessen Herstellung
DE69738012T2 (de) Halbleitervorrichtung und deren Herstellungsverfahren
DE3937502A1 (de) Halbleitervorrichtung mit einem feldabschirmelement und verfahren zu deren herstellung
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
EP0123093A1 (de) Schottky-Diode, integrierte Schaltung mit Schottky-Diode und Verfahren zur Herstellung derselben
DE10331541A1 (de) Halbleiterbaugruppe und Herstellungsverfahren dafür
DE2531927A1 (de) Polykristallines silizium-widerstandselement fuer integrierte schaltungen
DE3603953A1 (de) Halbleiterintegrierte schaltungsvorrichtung
DE2921010A1 (de) Verfahren zur herstellung von sowie strukturen fuer vlsi-schaltungen mit hoher dichte
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE4447149B4 (de) Vollständig eingeebneter Feldeffekttransistor und Verfahren an dessen Herstellung
DE3142448C2 (de) MOS-Transistor und Verfahren zu seiner Herstellung
DE19710233A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE4130890A1 (de) Verfahren zur herstellung eines kondensators unter verwendung des feldeffekttransistor-prozesses und mit hilfe des verfahrens hergestellte struktur
DE19517975A1 (de) Polysilizium-Feldringstruktur für Leistungs-IC's
DE3932445C2 (de) Komplementäre Halbleitereinrichtung mit einem verbesserten Isolationsbereich
DE3127996C2 (de)
DE19516423C2 (de) Verfahren zur Herstellung einer CMOS-Halbleitervorrichtung
DE19500392A1 (de) Integrierte Schaltungsstruktur und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
R071 Expiry of right
R071 Expiry of right