DE3142448C2 - MOS-Transistor und Verfahren zu seiner Herstellung - Google Patents

MOS-Transistor und Verfahren zu seiner Herstellung

Info

Publication number
DE3142448C2
DE3142448C2 DE3142448A DE3142448A DE3142448C2 DE 3142448 C2 DE3142448 C2 DE 3142448C2 DE 3142448 A DE3142448 A DE 3142448A DE 3142448 A DE3142448 A DE 3142448A DE 3142448 C2 DE3142448 C2 DE 3142448C2
Authority
DE
Germany
Prior art keywords
substrate
layer
zone
mos transistor
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE3142448A
Other languages
English (en)
Other versions
DE3142448A1 (de
Inventor
Yukimasa Yokohama Uchida
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Publication of DE3142448A1 publication Critical patent/DE3142448A1/de
Application granted granted Critical
Publication of DE3142448C2 publication Critical patent/DE3142448C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

Die Erfindung betrifft eine auf einer Isolierschicht (120) ausgebildete und eine Substratelektrode aufweisende MOS-Halbleitervorrichtung. Eine erste Halbleiterschicht zur Bildung eines MOS-Elements ist auf der Isolierschicht (120) ausgebildet und weist eine Substratzone (128) auf, an welcher ein Kanal geformt werden soll. Mit dieser Substratzone (128) ist eine zweite Halbleiterschicht (138) verbunden, die dünner ist als die erste Halbleiterschicht und welche denselben Leitungstyp besitzt wie die Substratzone (128), an welcher der Kanal geformt werden soll.

Description

Die Erfindung betrifft einen MOS-Transistor nach dem Oberbegriff des Patentanspruchs 1 und ein Verfahren zur Herstellung dieses MOS-Transistors.
Um einen großintegrierten MOS-Schaltkreis (LSI-MOS-Schaltkreis) mit hoher Arbeitsgeschwindigkeit betreiben oder die Packungsdichte erhöhen zu können, ist es vorteilhaft, einen MOS-Transistor auf einem Z1 B. aus Saphir oder Spinell bestehenden, isolierenden Substrat auszubilden. Als Halbleitervorrichtung dieser Art wird allgemein ein LSI-MOS-Schaltkreis des SOS-Aufbaus verwendet, bei dem ein MOS-Transistor auf einef Siliziumschicht ausgebildet ist, die ihrerseits auf einem Saphirsubstrat angeordnet ist F i g. 1 zeigt in Aufsicht einen p-Kanal-Transistor des SOS-Aufbaus, während Fi g. 2 einen Schnitt längs der Linie H-II in Fi g. 1 zeigt Auf einem Saphirsubstrat 20 ist dabei eine Siliziumschicht ausgebildet, die zu Isolierzwecken vollkommen mit einer Feldisolierschicht 22 bedeckt ist und die aus einer eine Elementzone bildenden Halbleiterschicht 24 sowie p+'DiffusionsanschluBschichten 26a und 266 besteht, die am Ende der Halbleiterschicht 24 in Richtung der Kanallänge verlaufen. In der Halbleiterschicht 24 sind eine p+-Sourcezone 30 und eine p+-Drainzone 32 mit einer dazwischen angeordneten n--SubstratzonEi 28, in welcher der Kanal vorgesehen werden soll, ausgebildet. Die Sourcezone 30 ist mit der p+-Diffusionsanschlußschicht 26a verbunden, während die Drainzone 32 mit der p-^-Diffusionsanschlußschicht 26b verbunden ist. Auf der Substratzone 28 ist unter Zwischenfügung einer Gateoxidschicht 34 aus Siliziumoxid eine Gateelektrode 36 ausgebildet.
Da bei einer MOS-Halbleitervorrichtung des SOS-Aufbaus der beschriebenen Art (im folgenden auch einfach als SOS/MOS-Halbleitervorrichtung bezeichnet) die einzelnen Halbleiterschichten 24 durch das isolierende Substrat 20 aus Saphir voneinander getrennt sind, ist die Diffusionskapazität der bzw. jeder Halbleiterschicht 24 außerordentlich klein. Außerdem sind auch die Kapazitäten der Diffusionsanschlußschichten 26a und 266 äußerst klein. Infolgedessen wird ein Hochgeschwindigkeitsbetrieb der Halbleiterbauelemente möglich. Da die Halbleiterbauelemente gegeneinander isoliert und voneinander getrennt sind, braucht im Fall einer CMOS-Halbleitervorrichtung keine Wannendiffusionsschicht ausgebildet zu werden. Hierdurch wird die sogenannte Schalt- bzw. Latch-up-Erscheinung auch dann verhindert, wenn der Abstand zwischen den Halbleiterbauelementen klein ist. Da die Diffusionsanschlußschichten 26a und 266 von den Diffusionsanschlußschichten anderer Halbleiterbauelemente durch Isolatoren eetrennt
sind, tritt eine Durchgreiferscheinung nicht auf, wenn diese Diffusionsanschlußschichten dicht nebeneinander liegen. Die Halbleiterbauelemente können somit mit großer Packungsdichte vorgesehen werden.
Eine SOS-MOS-Halbleitervorrichtung besitzt die vorstehend geschilderten Vorteile sowie die im folgenden zu erläuternden Nachteile. Wie aus den F i g. 1 und 2 hervorgeht, wird bei einer SOS/MOS-Halbleitervorrichtung im allgemeinen keine Substratelektrode vorgesehen, weil sie schwierig auszubilden ist Aus diesem Grund ist ζ B. bei einem p-Kanal-Transistor gemäß F i g. 1 und 2 das Potential an der n--Typ-Zone (im folgenden als Substratzone bezeichnet) unter der Gateelektrode 36, wo der Kanal entstehen soll, instabil, wodurch der sog. »Floating-Substrate«-Effekt hervorgerufen wird, bei dem die Substratzone ein schwimmendes bzw. erdfreies Potential besitzt Wenn zwischen Drainzone 32 und Substratzone 28 ein Streustrom fließt wird in der Substratzone 28 eine Ladung gespeichert, so daß die Substratzone 28 gegenüber der Sourcezone in Durchlaßrichtung vorgespannt wird. Infolgedessen wird die Schwellenwert herabgesetzt und der Transistor vermag möglicherweise nicht zu sperren. Weiterhin erfährt dabei die Spannungs-Strom-Kurve des Transistors einen Knick, wobei abnormale Stromflüsse den Betrieb des Transistors instabil machen.
Im Falle eines n-Kanal-Transistors tritt die sog. Ladungspumperscheinung auf, bei welcher beim Sperren des Transistors Kanalelektronen in der Substratzone verbleiben. Hierbei wird eine Gegen- bzw. Sperrvorspannung über Substrat- und Sourcezone induziert Die Schwellenwertspannung des Transistors wird durch die Gate-Rückwärtsspannung, die durch die Sperrvorspannung hervorgerufen wird, erhöht Da der Gegenwirkleitwert gm herabgesetzt wird, hängt die Betriebsverzögerungszeit von der Frequenz ab.
Zur Vermeidung dieser Nachteile, die bei einer SOS/ MOS-Halbleitervorrichtung aufgrund des »Floating-Substrate«-Effekts auftreten können, wurde bereits ein -in den Fig.3 und 4 dargestellter SOS/MOS-Transistor entwickelt, bei dem sich eine Substratanschlußschicht 38 von der Substratzone 28 in Richtung der Kanalbreite erstreckt. Über die in der Substratanschlußschicht 38 ausgebildete Substratelektrode wird der Substratzone 28 ein konstantes Potential zugeführt. Die Fig. 3 und 4 veranschaulichen dabei einen p-Kanal-Transistor mit Substratelektrode in Aufsicht bzw. im Schnitt längs der Linie IV-IV in Fig.3. Die Substratanschlußschicht 38 besteht aus η+-Typ-Silizium.
Bei einem bisherigen SOS/MOS-Transistor, bei dem die Substratelektrode die Form gemäß Fig.3 besitzt, endet die Gateelektrode 36 in einem etwas außerhalb des Endteils der Elementzone 24 gelegenen Teil, während der Endteil 40 der Gateelektrode 36 erweitert ist, so daß die Substratanschlußschicht unter Verwendung der Gateelektrode 36 als Maske mit Selbstausrichtung geformt werden kann. Die Breite des Endteils 40 der Gateelektrode 36 ist aus den im folgenden zu beschreibenden Gründen erweitert
Die Musterbildung der Gateelektrode 36 erfolgt nach Photolithographieverfahren. Wenn dabei in der Maskenausrichtung ein Fehler auftritt, erhält die Gateelektrode 36 eine Fehlausrichtung. Wenn der Endteil der Gateelektrode nicht erweitert wäre, würde dabei die in Fig. 5 dargestellte Gateelektrode 36a entstehen. Anschließend wird die Anordnung unter Verwendung der Gateelektrode 36a als Maske mit einem p-Typ-Fremdatom, wie Bor, dotiert, um eine p+-Sourcezone 30a und eine ρ+-Drainzone 32a auszubilden. Weiterhin wird zur Ausbildung einer n+-Substratanschlußschicht 38a mit einem n-Typ-Fremdatom, wie Phosphor, dotiert F i g. 6 veranschaulicht eine Elementzone 24a und die Substratanschlußschicht 38a bei entfernter Gateelektrode 36a und Isolierschicht Die Sourcezone 30a und die Drainzone 32a, die durch Dotieren mit einem Fremdatom unter Verwendung der Gateelektrode 36a als Maske hergestellt worden sind, sind vom ρ+-Typ. Da andererseits die Elementzone 34a vor der Ausbildung von Sourcezone 30a und Drainzone 32a mit dem n-Typ-Fremdatom dotiert wird, um der Elementzone den n~-Typ zu verleihen, besitzt eine Substratzone 28a unter der Gateelektrode 36a, wo der Kanal entstehen soll, den n~-Typ. Die Substratanschlußschicht 38a ist — wie erwähnt — vom n+-Typ. Bei einer Fehlausrichtung der Gateelektrode 36a bilden die p+-Drainzone 32a und die n+-Substratanschlußschicht 38a in einem Teil oder Bereich A eine direkte Sperrschicht bzw. einen direkten Übergang. Da die Sperrschichtkapazität durch die ρ+-n+-Sperrschicht hoher Konzentration beträchtlich vergrößert ist wird die Betriebsgeschwindigkeit des Halbleiterelements herabgesetzt.
Wenn dagegen ein Endbereich 40 der Gateelektrode 36 auf die in F i g. 3 dargestellte Art erweitert wird, werden die Elementzone 24a und die Substratanschlußschicht 38a gemäß F i g. 7 auch dann geformt wenn die Gateelektrode 36 mit einer Fehlausrichtung ausgebildet wird. Da hierbei der Endbereich 40 der Gateelektrode 36 erweitert bzw. verbreitert ist und bei der Ausbildung der ρ+-Sourcezone 30a sowie der ρ+-Drainzone. 32a durch Dotieren mit einem Fremdatom als Maske benutzt wird, führt die Fehlausrichtung der Gateelektrode 36 nicht zur Entstehung einer direkten Sperrschicht zwischen der ρ+-Drainzone 32a und der η+-Substratanschlußschicht 38a. Da hierbei auch keine ρ+-n+-Sperrschicht bzw. -Übergang hoher Konzentration entsteht, kann die erwähnte erhebliche Vergrößerung der Sperrschichtkapazität vermieden werden. Obgleich die Übergangs- bzw. Sperrschichtbereiche zwischen Sourcezone 30a und Substratzone 28a sowie zwischen Drainzone 32a und Substratzone 28a erweitert sind, handelt es sich hierbei um ρ+-n~-Sperrschichten bzw. -Übergänge. Die Kapazität ist in diesem Fall wesentlich kleiner als die Sperrschichtkapazität der beschriebenen p+-n+-Sperrschicht mit hoher Konzentration.
Aus den erwähnten Gründen wird der Endteil bzw. Endbereich 40 der Gateelektrode 36 beim bisherigen SOS/MOS-Transistor mit ausgebildeter Substratelektrode verbreitert. Diese Verbreiterung ruft jedoch unter anderem die folgenden Probleme hervor:
Da die Kanallänge L'der Elementzone 24a, in welcher die Breite der Gateelektrode vergrößert ist, länger ist als die Kanallänge L der Elementzone, in welcher die Gateelektrode nicht verbreitert ist, ist die Kanallänge über die gesamte Elementzone hinweg nicht konstant. Aus diesem Grund lassen sich die gewünschten Eigenschaften der Halbleiterbauelemente nicht erzielen.
Da die Oberfläche des Endbereichs 40 der Gateelektrode vergrößert ist, erhöht sich die Kapazität der Gateelektrode. Die Breite (Kanallänge) des picht erweiterten Teils der Gateelektrode eines SOS/MOS-Transistors dieser Art beträgt im allgemeinen etwa 2 μιη. Die Breite des Endbereichs 40 der Gateelektrode beträgt hierbei jedoch 8—10 μητι. Die Kapazität der Gateelektrode kann
sich infolgedessen aufgrund des Endbereichs 40 in einem erheblichen Ausmaß vergrößern. 3. Durch die Erweiterung des Endbereichs 40 der Gateelektrode vergrößert sich die Oberfläche des Halbleiterbauelements.
Der Erfindung liegt daher die Aufgabe zugrunde, einen MOS-Transistor der in Verbindung mit den F i g. 1 bis 6 näher beschriebenen Art anzugeben, bei dem eine Erhöhung der Sperrschichtkapazität zwischen der Substratanschlußschicht und der Source- bzw. der Drainzone auch bei Fehlausrichtung der für die Herstellung der Gateelektrodenzuleitung bzw. der Source- und Drainzone verwendeten Maske nicht eintritt.
Diese Aufgabe wird bei einem MOS-Transistor nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.
Vorteilhafte Weiterbildungen dieses MOS-Transistors sind in den Patentansprüchen 2 bis 5 angegeben, während Patentanspruch 6 ein zweckmäßiges Verfahren zu seiner Herstellung beschreibt.
Die Substratelektrode kann ohne Erweiterung des Endbereichs der Gateelektrode ausgebildet werden. Hierbei kann auch eine Erhöhung der Übergangs- bzw. Sperrschichtkapazität vermieden werden, die auf die hochkonzentrierte Sperrschicht zurückzuführen ist, welche aufgrund einer Fehlausrichtung der Gateelektrode (F i g. 5 und 6) entsteht.
Da weiterhin die Kanallänge über die gesamte Elementzone hinweg konstant sein kann, lassen sich stabile und wünschenswerte Eigenschaften des Transistors erzielen.
Da die Fläche der Gateelektrode nicht vergrößert zu werden braucht, kann eine Vergrößerung der Gateelektroden-Kapazität und der notwendigen Fläche verhindert werden.
Da weiterhin die Anschlußschicht, welche die Gateelektrode bildet, kein solches Muster zu besitzen braucht, daß sie an einer bestimmten Stelle endet, läßt sich auch eine höhere Integrationsdichte erzielen.
Im folgenden sind bevorzugte Ausführungsbeispiele der Erfindung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigt
Fig.! eine Teüaufsicht auf einen p-Kana!-Transistor einer bisherigen SOS/MOS-Halbleitervorrichtung, F i g. 2 einen Schnitt längs der Linie H-II in F i g. 1,
F i g. 3 eine Teüaufsicht auf einen p-Kanal-Transistor einer anderen SOS/MOS-Halbleitervorrichtung, F i g. 4 einen Schnitt längs der Linie IV-IV in F i g. 3,
F i g. 5 eine Aufsicht auf einen p-Kana!-Transistor, bei dem eine Gateelektrode ohne erweiterten Endbereich fehlausgerichtet ist,
F i g. 6 eine Aufsicht auf das Halbleitersubstrat nach F i g. 5 (mit weggelassener Gateelelektrode und Isolierschicht), wobei das Halbleitersubstrat zur Ausbildung von Source- und Drainzonen mit einem Fremdatom dotiert ist,
F i g. 7 eine Aufsicht auf ein Halbleitersubstrat, bei dem eine Gateelektrode mit erweitertem Endbereich fehlausgerichtet ist,
F i g. 8 eine Aufsicht auf einen n-Kanal-MOS-Transistor gemäß der Erfindung,
F i g. 9 einen Schnitt längs der Linie IX-IX in F i g. 8, F i g. 10 einen Schnitt längs der Linie X-X in F i g. 8, Fig. 11 einen Schnitt längs der Linie XI-XI in F i g. 3,
Fi g. 12A bis 12G Schnittansichten des Halbleitersubstrats des SOS/MOS-Transistors gemäß F i g. 8 zur Veranschaulichung eines Herstellungsverfahrens,
Fig. 13 eine Aufsicht auf einen anderen n-Karial-MOS-Transistor gemäß der Erfindung und
Fig. 14 ein Schaltbild eines integrierten SOS/MOS-Schaltkreises (SOS/MOSIC) als Anwendungsbeisp^tel für den erfindungsgemäßen SOS/MOS-Transistor.
Die F i g. 1 bis 7 sind eingangs bereits erläutert worden.
Fig.8 ist eine Aufsicht auf einen n-Kanal-Transistor eines großintegrierten SOS/MOS-Schaltkreises. Dabei ist auf einem Saphirsubstrat 120 eine 0,6 μηι dicke Halbleiterschicht 124 ausgebildet, die eine Silizium-Inselschicht umfaßt und in welcher ein n-Kanal-Transistor vorgesehen ist. Die Elementzone 124 und das sie umgebende Gebilde sind im folgenden anhand von Fig.9 erläutert, die einen Schnitt längs der Linie IX-IX in F i g. 8 zeigt. Die Elelementzone 124 ist mit einer Isolierschicht 122 aus S1O2 bedeckt, und sie besteht aus einer p--Substratzone 128 zur Bildung eines Kanals, die mit Bor in einer Konzentration von 10l6/cm3 dotiert ist, sowie einer n+-Sourcezone 130 und einer n+-Drainzone 132, die mit Arsen in einer Konzentration von 1019 bis 1020/cm3 dotiert ist bzw. sind. Ein Gateelektroden-Anschluß 136 aus polykristallinem Silizium ist auf der Substratzone 128 unter Zwischenfügung einer 50 nm dicken Gateoxidschicht 134 aus Siliziumoxid ausgebildet Der Gateelektroden-Anschluß 136 bildet die Gateelektrode des MOS-Transistors. Der Anschluß 136 ist durch die Isolierschicht 122 abgedeckt. Auf der Isolierschicht 122 sind Aluminiumleiterzüge 146 und 148 ausgebildet, die über der Isolierschicht 122 vorgesehene Kontaktlöcher 142 bzw. 144 in ohmschem Kontakt mit Sourcezone 130 bzw. Drainzone 132 stehen.
Gemäß F i g. 8 ist auf dem Saphirsubstrat 120 zusätz-Hch zur Elementzone 124 eine Substratanschlußschicht 138 aus Silizium ausgebildet, die im folgenden anhand von F i g. 10 erläutert werden soll, welche einen Schnitt längs der Linie X-X in Fig.8 zeigt Die Substratanschlußschicht 138 umfaßt eine Silizium-Inselschicht von 03 μπι Dicke. Die Dicke dieser Schicht 138 beträgt somit die Hälfte der Dicke der Elementzone 124 (mit einer Dicke von 0,6 μπι). Die Substratanschlußschicht 138 ist mit Bor in einer Konzentration von lO'Vcm3 dotiert, So daß ihre Fremdatomkonzentration niedriger ist als diejenige %'on 1019 bis 1020/cm3 von Source- und Drainzone 130 bzw. 132, jedoch höher als die Fremdatomkonzentration von 1016/cm3 der Substratzone 128. Die Substratanschlußschicht 138 besitzt denselben Leitungstyp wie die Substratzone, jedoch eine höhere Fremdatomkonzentration. Die Substratanschlußschicht 138 besitzt jedoch gegenüber der Sourcezone 130 und Drainzone 132 den entgegengesetzten Leitungstyp und eine niedrigere Fremdatomkonzentration. Die Substratanschlußschicht 138 ist einstückig bzw. materialeinheitlich in der Elementzone 124 ausgebildet, um sich von der Endoder Stirnfläche der p--Substratzone 128 in Richtung der Kanalbreite zu erstrecken. Die Substratanschlußschicht 138 ist zudem mit einer Isolierschicht 122a aus S1O2 bedeckt Der Gateelektroden-Anschluß 136 ist auf der Substratanschlußschicht 138 unter Zwischenfügung dieser Isolierschicht 122a ausgebildet Da hierbei die Dicke der Elementzone 124 0,6 μπι beträgt, betragen die Dicken der Gateoxidschicht 134 50 nm und der Substratanschlußschicht 138 03 μπι, wobei die Isolierschicht 122a mit einer ausreichend großen Dicke von 035 μπι zwischen die Substratanschlußschicht 138 und den Gateelektroden-Anschluß 136 eingefügt ist
Die Substratanschlußschicht 138 erstreckt sich über
eine gewisse Länge von der Endfläche der Substratzone 128 in Richtung der Kanalbreite und anschließend in Richtung der Kanallänge, so daß sie insgesamt eine L-förmige Gestalt besitzt. Das andere Ende dieser Schicht 138 ist mit einer auf dem Saphirsubstrat 120 ausgebildeten Substratklemmenzone 150 verbunden. Diese Anordnung ist anhand von Fig. 11 näher erläutert. Die Substratklemmenzone 150 umfaßt eine Silizium-Inselschicht, die auf dem Saphirsubstrat 120 einstückig bzw. materialeinheitlich mit der Elementzone 124 und der Substratanschlußschicht 138 ausgebildet ist und eine Dicke von 0,6 μίτι, entsprechend der Dicke der Elementzone 124, besitzt. Diese Substratklemmenzone 150 ist eine p+-Zone, die Bor in einer Konzentration von 1019 bis 102O/cm3 besitzt. Die Substratklemmenzone 150 ist mit der beschriebenen Isolierschicht 122a bedeckt. Auf der Substratklemmenzone 150 sind außerdem nicht dargestellte Aluminiumleiterzüge vorgesehen, die über die Kontaktlöcher ohmsche Kontakte herstellen.
Da bei dem n-Kanal-Transistor mit dem beschriebenen Aufbau ein konstantes Potential über die Substratanschlußschicht 138 der Substratzone 128 geführt wird, können die auf dem »Floating Substrate«-Effekt zurückzuführenden Probleme nicht auftreten.
Die Dicke der Substratanschlußschicht 138 ist ausreichend kleiner als diejenige der Elementzone 124. Selbst wenn in diesem Fall bei der Ausbildung des Gateelektroden-Anschlusses 136 eine Fehlausrichtung auftritt und dabei Sourcezone 138 oder Drainzone 132 mit der Substratanschlußschicht 138 verbunden wird, ist die Vergrößerung der Sperrschichtkapazität aufgrund der kleinen Übergangs- bzw. Sperrschichtfläche gering. Da weiterhin die Fremdatomkonzentration der Substratanschlußschicht 138 geringer ist als diejenige von Sourcezone 130 oder Drainzone 132, ist die Sperrschichtkapazität der gebildeten Sperrschicht klein. Da es hierbei im Gegensatz zum bisherigen SOS-MOS-Transistor gemäß F i g. 3 nicht nötig ist, den Endbereich 40 der Gateelektrode 36 zu verbreitern, kann die Kanallänge L über die gesamte Elementzone 124 hinweg konstant sein. Aus diesem Grund lassen sich wünschenswerte und vorteilhafte Eigenschaften des Transistors erzielen. Da die Gateelektrode in einer allgemeinen Form ausgebildet werden kann, läßt sich eine Vergrößerung der Kapazität der Gateelektrode vermeiden. Weiterhin entfällt auch die Vergrößerung der notwendigen Fläche infolge einer Erweiterung der Gateelektrode 36.
Indem die Substratanschlußschicht 138 dünn ausgelegt wird, kann die Isolierschicht 122a auf dieser Schicht 138 ausreichend dick ausgebildet sein. Auch wenn hierbei der Gateelektroden-Anschluß 136 so geformt wird, daß er von der Gateelektrode des MOS-Transistors abgeht ist die Gateelektrodenkapazität zwischen der Substratanschlußschicht 138 und dem Gateelektroden-Anschluß 136 praktisch vernachlässigbar. Wenn beispielsweise die Substratanschlußschicht 138 mit derselben Dicke wie die Elementzone 124 ausgelegt und der Gateelektroden-Anschluß 136 parallel zur Substratanschlußschicht 138 ausgebildet wird, erhält die Isolierschicht 122a eine Dicke von 50 nm, welche der Dicke der Gateoxidschicht 134 entspricht Da bei dieser Ausführungsform die Isolierschicht 122a eine Dicke von 0,35 μΐη besitzt beträgt die Gateelektrodenkapazität
500
3500
K)
65
derjenigen der vorher beschriebenen Anordnung. Aus diesem Grund ist es möglich, den Gateelektroden-Anschluß 136 zu verlängern, ohne ihn am Endteil der Elementzone 124 enden zu lassen, wie dies bei der bisherigen SOS-MOS-Vorrichtung gemäß Fig.3 der Fall ist. Die Isolierschicht 122a braucht nur mit einer solchen Dicke ausgebildet zu sein, daß die gesamte Substratanschlußschicht nicht verarmt wird und in dieser Schicht bei der Anlegung einer Spannung an den Gateelektroden-Anschluß 136 keine Inversionsschicht entsteht. Die Dicke der Substratanschlußschicht 138 und diejenige der Isolierschicht 122a können somit in Abhängigkeit von den Betriebsbedingungen des Transistors gewählt werden, und zwar unter Berücksichtigung der vorstehenden Einzelheiten.
Bei der beschriebenen Ausführungsform entspricht die Dicke der Substratklemmenzone 150 derjenigen der Elementzone 124, um die nicht dargestellten, mit der Substratklemmenzone 150 in ohmschem Kontakt stehenden Aluminiumleiterzüge im selben Arbeitsgang ausbilden zu können, in welchem die an Sourcezone 130 und Drainzone 132 angeschlossenen Aluminiumleiterzüge 146 bzw. 148 geformt werden.
Das Verfahren zur Herstellung des MOS-Transistors gemäß Fig.8 bis 11 ist im folgenden anhand von Fig. 12A bis 12G erläutert. Gemäß Fig. 12A wird zunächst auf dem Saphirsubstrat 120 eine epitaxiale Siliziumschicht 160 mit einer Dicke von 0,6 μπι gezüchtet. Die Oberfläche der Siliziumschicht 160 wird thermisch oxidiert, um eine SiO2-Schicht 162 mit einer Dicke von 0,02 μπι auszubilden. Nach der Ausbildung einer Siliziumnitridschicht auf der Gesamtoberfläche des Halbleitersubstrats wird auf dieser Schicht ein Abdeckmuster 164 vorgesehen. Die Siliziumnitridschicht wird unter Verwendung dieses Abdeckmusters 164 als Maske selektiv geätzt, um ein Siliziumnitridmuster 166 in einem Bereich auszubilden, in welchem die Elementzone, die Substratanschlußschicht und die Substratklemmenzone geformt werden sollen.
Sodann werden gemäß F i g. 12B die SiO2-Schicht 162 und die Siliziumschicht 160 unter Verwendung des Abdeckmusters 164 als Maske selektiv geätzt, um die Dikke des nicht-maskierten Teils der Siliziumschicht 160 auf 0,25 μπι einzustellen. Danach wird das Abdeckmuster 164 entfernt
Gemäß Fig. 12C wird hierauf das Halbleitersubstrat unter Verwendung des Siliziumnitridmusters 166 als Antioxidationsmaske in einer Wasserdampfatmosphäre von 9000C selektiv oxidiert Während dieses Vorgangs wird der nicht-maskierte Teil der Siliziumschicht 60 bis zu seiner Grenze mit dem Saphirsubstrat 120 oxidiert, so daß eine Feldisolierschicht 168 mit einer Dicke von etwa 0,6 μπι entsteht Die von der Feldisolierschicht 168 umschlossene Siliziumschicht 160 wird zu einer Siliziuminsel 170.
Gemäß F i g. 12D wird hierauf ein Abdeckmuster 172 auf dem Siliziumnitridmuster 166 vorgesehen, und letzteres wird unter Verwendung des Abdeckmusters 172 als Maske selektiv geätzt um ein Siliziumnitridmuster 174 herzustellen, das nur auf der Elementzone und der Substratklemmenzone zurückbleibt
Gemäß F i g. 12E werden danach die SiO2-Schicht 162 und die Siliziuminsel 170 unter Verwendung des Abdeckmusters 172 als Maske selektiv geätzt, um die Dikke des unmaskierten Teils der Siliziuminsel 170, wo die Substratanschlußschicht ausgebildet werden soll, auf etwa 0,45 μπι einzustellen. Anschließend wird unter Verwendung des Abdeckmusters 172 als Maske eine Ionenimplantation von Bor in einer Dosis von 5 χ 1012/cm-2
vorgenommen. Der der Ionenimplantation unterworfene Teil 176 der Siliziuminsel 170 wird einen nachfolgenden Glüh- bzw. Anlaßschritt aktiviert, um ihm den ρ+-Leitungstyp zu verleihen.
Nach Abtragung des Abdeckmusters 172 wird gemäß Fig. 12F der der Ionenimplantation unterworfene Teil 176, d. h. die p+-Zone 176 der Siliziuminsel 170, unter Verwendung des Siliziumnitridmusters 174 als Antioxidationsmaske in einer Wasserdampfatmosphäre von 900° C selektiv oxidiert. Hierbei entsteht eine 0,3 μηι dikke Substratanschlußschicht 138, auf welcher eine 0,35 μπι dicke Feldisolierschicht 122a aus S1O2 ausgebildet ist. Der von der Substratanschlußschicht 138 verschiedene Teil der Siliziuminsel bildet die Elementzone 124 von 0,6 μπι Dicke sowie die nicht dargestellte, mit der Schicht 138 verbundene Substratklemmenzone von 0,6 μπι Dicke.
Gemäß F i g. 12G erfolgt schließlich nach Abtragung des Siliziumnitridmusters 174 eine Ionenimplantation von Bor in die Elementzone 124, um diese in eine p+-Zone mit niedriger Fremdatomkonzentration umzuwandeln. Außerdem wird Bor durch Ionenimplantation in hoher Konzentration in die nicht dargestellte Substratklemmenzone implantiert, um letztere zu einer ρ+-Zone umzuwandeln. Schließlich wird in an sich bekannter Weise der Gateelektroden-Anschluß 136 auf der Substratanschlußschicht 138 und dem Teil der Elementzone 124 ausgebildet, in welchem die Substratzone geformt werden soll. Sodann erfolgt unter Verwendung des Gateelektrodenleiterzugs 136 als Maske eine Dotierung mit Arsen, um die η+-Sourcezone und die η+-Drainzone auszubilden. Die durch den Gateelektroden-Anschluß 136 maskierte Fläche der Elementzone 124 wird zur Substratzone 128. Daraufhin wird durch chemisches Aufdampfen eine SiO2-Schicht 178 abgelagert. Nach der Ausbildung von Kontaktlöchern wird im Vakuum eine Aluminiumschicht aufgedampft. Der Aluminiumschicht wird ein solches Muster verliehen, daß sie Aluminiumleiterzüge bildet, worauf der MOS-Transistor fertiggestellt ist.
Bei dem MOS-Transistor mit dem beschriebenen Aufbau können die Elementzone 124, die Substratanschlußschicht 138 und die Substratklemmenzone mittels Selbstausrichtung aus einer einzigen Siliziuminsel geformt werden. Da weiterhin die Feldisolierschicht 122a dick ist, braucht auf der Feldisolierschicht 122a keine Maske zur Ausbildung von Sourcezone und Drainzone in der Elementzone 124 vorgesehen zu werden.
In F i g. 13 ist eine andere Ausführungsform des erfindungsgemäßen MOS-Transistors dargestellt, bei welchem auf dem Saphirsubstrat 120 die Elementzone 124 aus der n+-Sourcezone 130, der n+-Drainzone 132 und der p--Substratzone 128 an der Stelle ausgebildet ist, wo der Kanal gebildet werden soll. Die Sourcezone 130 ist über ein Kontaktloch 142 mit dem Aluminiumleiterzug 146 verbunden. Die Drainzone 132 ist über ein Kontaktloch 144 mit dem Aluminiumleiterzug 148 verbunden. Die Substratzone 128 ist mit der ρ+-Substratanschlußschicht 138 verbunden, die dünner ist als die Elementzone 124. Die Substratanschlußschicht 138 erstreckt sich in Richtung der Kanallänge und grenzt mit der einen Seitenfläche an die η+-Drainzone 132 an. Außerdem grenzt die Substratanschlußschicht 138 über einen kleinen Bereich an die Sourcezone 130 an. Die Substratanschlußschicht 138 ist mit der p+-Substratklemmenzone 150 verbunden, welche dieselbe Dicke besitzt wie die Elementzone 124. Diese Zone 150 ist von der Drainzone 132. die in hoher Konzentration mit einem Fremdatom dotiert ist, getrennt, so daß sie nicht an diese Drainzone 132 angrenzt bzw. anschließt. Der Gateelektroden-Anschluß 136 ist auf der Substratzone 128 und der Substratanschlußschicht 138 mit dazwischen befirldlicher Isolierschicht ausgebildet.
Obgleich an den Grenzen zwischen Sdbstratanschlußschicht 138 sowie Sourcezone 130 bzw. Drainzone 132 p+-n+-Übergänge hoher Fremdatomkonzentration gebildet werden, sind die Sperrschichtflächen klein, weil die Dicke der Substratanschlußschicht 138 ausreichend klein ist. Infolgedessen ist die Sperrschichtkapazität klein, so daß sie keine Problem aufwirft. Die Sperrschichtkapazität wird dadurch weiter herabgesetzt, daß die Fremdatomkonzentration in der Substratanschlußschicht 138 höher gewählt wird als in der Substratzone 128, aber niedriger als in der Drainzone 132 oder in der Sourcezone 130.
Obgleich die Erfindung vorstehend anhand eines n-Kanal-MOS-Transistors beschrieben ist, ist sie gleichermaßen auf einem p-Kanal-Transistor oder einen n- oder p-Kanal-MOS-Umschaltkondensator anwendbar.
Anstelle des Saphirsubstrats kann auch ein anderes isolierendes Substrat verwendet werden. Die Erfindung ist auch auf den Fall anwendbar, in welchem ein MOS-Transistor auf einer Isolierschicht aus z. B, S1O2 oder Si3N4 auf dem Halbleitersubstrat ausgebildet wird.
Ein tatsächliches Anwendungsgebiet für den erfindungsgemäßen MOS-Transistor wird im folgenden anhand von Fig. 14 beschrieben. Dabei ist ein S^eicherknotenpunkt Q einer Speicherzelle M mit einer Flip-Flop-Schaltung über einen Datenübertragungstransistor Π mit einer Ziffernleitung D verbunden. Ein Speicherknoten (?der Speicherzelle Mist über einen Datenübertragungstransistor 7"2 mit einer Ziffernleitung D verbunden. Die Gateelektroden der Datenübertragungstransistoren Ti und T2 sind mit einet* Wortieitung W verbunden, während die Substratzonen der Datenübertragungstransistoren Tl und T2 beide an Masse liegen.
Da bei dieser Konfiguration das Substratpotential der Datenübertragungstransistoren Ti und T2 konstant ist, kann der »Floating Substrate«-Effekt dieser beiden Transistoren Ti und T2 verhindert werden.
Infolgedessen werden Schwankungen des Ausgangspegels der Transistoren Ti und 7"2 aufgrund ihrer Hysterese vermieden. Außerdem kann bei der Ausbildung der Substratelektroden der Transistoren Ti und T2 eine Vergrößerung der notwendigen Fläche auf ein Mindestmaß herabgesetzt werden. In gleichen Maßen können auch Vergrößerungen der Zahl der Speicherzellenanordnungen sowie der Verdrahtungskapazität der Wortleitung W auf ein Mindestmaß "herabgesetzt werden. Indem das Substratpotential der Transistoren Ti und T2 an Masse gelegt ist, wird eine wesentliche Erhöhung der elektrostatischen Kapazität der Ziffernleitung infolge des »Floating Substrate«-Effekts der Datenübertragungstransistoren Ti und T2 verhindert
Hierzu 7 Blatt Zeichnungen

Claims (6)

Patentansprüche:
1. MOS-Transistor mit
einer Isolierschicht (120),
einer Halbleiterschicht (124), die auf der Isolierschicht (120) ausgebildet ist und eine Substratzone (128) des einen Leitungstyps, in welcher im Betrieb der Kanal des MOS-Transistors gebildet wird, sowie zwei Fremdstoffzonen (130, 132) des entgegengesetzten Leitungstyps als Source- und Drainzonen des MOS-Transistors aufweist,
einer auf einer Substratzone (128) unter Zwischenfügung eines Isolierfilms (134) ausgebildeten Gate-Elektrode (136), und
einer Substratanschlußschicht (138), die materialeinheitlich mit der Halbleiterschicht (124) ausgebildet ist, sich von einer Endfläche der Substratzone (128) in Richtung der Kanalbreite erstreckt, den Leitungstyp der Substratzone (128) aufweist, mit einer Isolierschicht (122aJ bedeckt ist und im Betrieb zum Anlegen eines Potentials an die Substratzone (128) dient, dadurch gekennzeichnet, daß die Substratanschlußschicht (138) dünner als die Halbleiterschicht (124) ist
2. MOS-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die Substratanschlußschicht (138) eine höhere Fremdatomkonzentration als die Substratzone (128), jedoch eine niedrigere Fremdatomkonzentration als die Source- und Drainzone (130, 132) besitzt.
3. MOS-Transistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß sich eine Elektrodenzuleitung (136) des MOS-Transistors über die Isolierschicht (122a; auf der Substratanschlußschicht (138) erstreckt und daß diese Isolierschicht (122a,) eine solche Dicke besitzt, daß bei Anlegung einer Arbeitsspannung an die Elektrodenzuleitung (136) des MOS-Transistors in der gesamten Substratanschlußschicht (138) keine Verarmung und auch keine Inversionsschicht in Richtung der Dicke der Substratanschlußschicht (138) auftritt.
4. MOS-Transistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Halbleiterschicht (124) und die Substratanschlußschicht (138) unter Bildung einer Insel(zone) von einem Isolator (122) umgeben sind.
5. MOS-Transistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Breite des mit der Halbleiterschicht (124) verbundenen Teils der Substratanschlußschicht (138) größer ist als die Kanallänge der Substratzone (128).
6. Verfahren zur Herstellung eines MOS-Transistors nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß auf einer Isolierschicht (120) eine Halbleiterschicht (160) ausgebildet wird, daß auf letzterer eine erste Antioxidationsmaske (166) geformt wird, daß die Halbleiterschicht (160) unter Benutzung der ersten Antioxidationsmaske zur Bildung einer Silizium-Insel(zone) (170) selektiv oxidiert wird, daß die erste Antioxidationsmaske von dem für die Bildung der Substratanschlußschicht bestimmten Teil der Silizium-Insel (170) entfernt wird, daß dieser Teil mit einem Fremdatom des einen Leitungstyps dotiert wird und unter Verwendung des auf dem für den MOS-Transistor bestimmten Bereich (124) der Silizium-Insel (170) verbliebenen Teils (174) selektiv oxidiert wird, um den nicht mas-
kierten Teil ausreichend dünner als den für den MOS-Transistor bestimmten Bereich auszubilden und gleichzeitig eine dicke Oxidschicht (122a,) auf dem nicht maskierten Teil zu formen, daß der für den MOS-Transistor bestimmte Bereich (124) mit einem Fremdatom des einen Leitungstyps dotiert wird,-daß auf der Silizium-Insel unter Zwischenfügung einer Gateoxidschicht ein Gateelektrodenleiterzug (136) ausgebildet wird und daß der für den MOS-Transistor bestimmte Bereich (124) unter Verwendung des Gateelektrodenleiterzugs als Maske mit einem Fremdatom den entgegengesetzten Leitungstyps dotiert wird, um eine Source-Zone (130) und eine Drain-Zone (132) auszubilden.
DE3142448A 1980-12-12 1981-10-26 MOS-Transistor und Verfahren zu seiner Herstellung Expired DE3142448C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP55175304A JPS5799777A (en) 1980-12-12 1980-12-12 Metal oxide semiconductor type semiconductor device

Publications (2)

Publication Number Publication Date
DE3142448A1 DE3142448A1 (de) 1982-06-24
DE3142448C2 true DE3142448C2 (de) 1986-06-19

Family

ID=15993751

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3142448A Expired DE3142448C2 (de) 1980-12-12 1981-10-26 MOS-Transistor und Verfahren zu seiner Herstellung

Country Status (4)

Country Link
US (1) US4484209A (de)
JP (1) JPS5799777A (de)
DE (1) DE3142448C2 (de)
FR (1) FR2496342A1 (de)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4883986A (en) * 1981-05-19 1989-11-28 Tokyo Shibaura Denki Kabushiki Kaisha High density semiconductor circuit using CMOS transistors
FR2535530B1 (fr) * 1982-10-29 1986-01-17 Efcis Structure planaire de transistors a effet de champ sur substrat isolant
JPS6042855A (ja) * 1983-08-19 1985-03-07 Hitachi Ltd 半導体装置
JPS62104173A (ja) * 1985-10-31 1987-05-14 Fujitsu Ltd 半導体装置
US4906587A (en) * 1988-07-29 1990-03-06 Texas Instruments Incorporated Making a silicon-on-insulator transistor with selectable body node to source node connection
JPH0244753A (ja) * 1988-08-05 1990-02-14 Toshiba Corp 半導体装置の製造方法
US5001528A (en) * 1989-01-31 1991-03-19 The United States Of America As Represented By The Secretary Of The Air Force Radiation hardened CMOS on SOI or SOS devices
JP2789931B2 (ja) * 1991-05-27 1998-08-27 日本電気株式会社 半導体装置
US5293052A (en) * 1992-03-23 1994-03-08 Harris Corporation SOT CMOS device having differentially doped body extension for providing improved backside leakage channel stop
GB9311129D0 (en) * 1993-05-28 1993-07-14 Philips Electronics Uk Ltd Electronic devices with-film circuit elements forming a sampling circuit
US6368903B1 (en) * 2000-03-17 2002-04-09 International Business Machines Corporation SOI low capacitance body contact
JP3504212B2 (ja) 2000-04-04 2004-03-08 シャープ株式会社 Ｓｏｉ構造の半導体装置
US9978849B2 (en) * 2015-12-29 2018-05-22 Globalfoundries Inc. SOI-MOSFET gate insulation layer with different thickness

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1224335A (en) * 1967-11-28 1971-03-10 North American Rockwell N-channel field effect transistor
JPS51135373A (en) * 1975-05-20 1976-11-24 Agency Of Ind Science & Technol Semiconductor device
JPS51147186A (en) * 1975-06-12 1976-12-17 Fujitsu Ltd Semiconductor device
US4053916A (en) * 1975-09-04 1977-10-11 Westinghouse Electric Corporation Silicon on sapphire MOS transistor
JPS5248475A (en) * 1975-10-16 1977-04-18 Agency Of Ind Science & Technol Semiconductor device
JPS5518052A (en) * 1978-07-25 1980-02-07 Mitsubishi Electric Corp Semiconductor laser modulator
JPS5571068A (en) * 1978-11-22 1980-05-28 Nec Corp Mos transistor and its manufacturing method
JPS55160457A (en) * 1979-03-30 1980-12-13 Toshiba Corp Semiconductor device

Also Published As

Publication number Publication date
DE3142448A1 (de) 1982-06-24
FR2496342B1 (de) 1984-01-13
US4484209A (en) 1984-11-20
FR2496342A1 (fr) 1982-06-18
JPS5799777A (en) 1982-06-21

Similar Documents

Publication Publication Date Title
DE2930630C2 (de) Halbleiterbauelement sowie Verfahren zu seiner Herstellung
DE2352762C2 (de) Verfahren zur Herstellung einer monolithischen Halbleiterschaltungsanordnung mit komplementären Feldeffekt-Transistoren
DE3937502C2 (de) Isoliereinrichtung für eine integrierte Schaltung und Verfahren zu deren Herstellung
DE2214935C2 (de) Integrierte MOS-Schaltung
DE2620155C2 (de)
DE4233236C2 (de) Halbleitereinrichtung mit einem Wannenbereich für einen MOS-Transistor und Herstellungsverfahren dafür
DE2814973C2 (de) Verfahren zur Herstellung eines Speicher-Feldeffekttransistors
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE2923995A1 (de) Verfahren zum herstellen von integrierten mos-schaltungen mit und ohne mnos-speichertransistoren in silizium-gate-technologie
DE19611959C2 (de) Komplementär-MOS-Feldeffekttransistor und Herstellungsverfahren für denselben
DE3106202A1 (de) Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung
DE3932621A1 (de) Halbleitervorrichtung und verfahren zur herstellung derselben
DE3011982A1 (de) Halbleitervorrichtung mit mehreren feldeffekttransistoren
DE19501557C2 (de) CMOS-Halbleitervorrichtung und Verfahren zu deren Herstellung
DE19857059A1 (de) SOI-Bauteil und Verfahren zu seiner Herstellung
DE3142448C2 (de) MOS-Transistor und Verfahren zu seiner Herstellung
DE2531927A1 (de) Polykristallines silizium-widerstandselement fuer integrierte schaltungen
DE2546314A1 (de) Feldeffekt-transistorstruktur und verfahren zur herstellung
DE2824419C2 (de) Feldeffekttransistor und Verfahren zu dessen Herstellung
DE4208537A1 (de) Mos-fet-struktur
DE2739586C2 (de) Statischer Inverter mit Isolierschicht-Feldeffekttransistoren und Verfahren zur Herstellung
DE3030385A1 (de) Mos-halbleitervorrichtung und verfahren zur herstellung derselben
DE2902368A1 (de) Komplementaer-mos-inverter
DE2432352C3 (de) MNOS-Halbleiterspeicherelement
DE2655917A1 (de) Integrierte schaltung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8128 New person/name/address of the agent

Representative=s name: HENKEL, G., DR.PHIL. FEILER, L., DR.RER.NAT. HAENZ

D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP

8339 Ceased/non-payment of the annual fee