JPS6042855A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6042855A JPS6042855A JP58150149A JP15014983A JPS6042855A JP S6042855 A JPS6042855 A JP S6042855A JP 58150149 A JP58150149 A JP 58150149A JP 15014983 A JP15014983 A JP 15014983A JP S6042855 A JPS6042855 A JP S6042855A
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分針〕
この発明は半導体基板の上に主絶縁膜を介して半導体薄
膜が形成された半導体装置に関するものでおる。
膜が形成された半導体装置に関するものでおる。
半導体基板の上に主絶縁膜を介して単結晶おる1八は単
結晶に近い半導体薄膜を形成したいわゆるf3 Q ■
(5ilicon On In5ulator )構造
の半導体装置は、半導体基板のみを用いて作られる半導
体装置に比べてつき′のような利点を肩する。すなわち
、半導体薄膜では電気的分離が容易であり、p形、n形
の領域を自由に配置することができるので、電気的特性
の優れたコンプリメンタリ方式の半導体装置を作ること
ができ、また寄生容量が少なく、動作速度が改善され、
さらに基板表面に形成された素子と立体的に複合するこ
とができ、高密度化することが可能である。このような
利点は導体層を設けることでさらに拡張され、その導体
層を半導体基板の表面に設けたFET (電界効果トラ
ンジスタ)または半導体薄膜の下面に設けfcFETの
ゲートとして用いることができ、さらにデバイヌ間の配
線としても用いることができる。
結晶に近い半導体薄膜を形成したいわゆるf3 Q ■
(5ilicon On In5ulator )構造
の半導体装置は、半導体基板のみを用いて作られる半導
体装置に比べてつき′のような利点を肩する。すなわち
、半導体薄膜では電気的分離が容易であり、p形、n形
の領域を自由に配置することができるので、電気的特性
の優れたコンプリメンタリ方式の半導体装置を作ること
ができ、また寄生容量が少なく、動作速度が改善され、
さらに基板表面に形成された素子と立体的に複合するこ
とができ、高密度化することが可能である。このような
利点は導体層を設けることでさらに拡張され、その導体
層を半導体基板の表面に設けたFET (電界効果トラ
ンジスタ)または半導体薄膜の下面に設けfcFETの
ゲートとして用いることができ、さらにデバイヌ間の配
線としても用いることができる。
第1図は従来のSOI栴造の半導体装置を示す断面図で
ある。図において1は(1001万位の単結晶Si基板
で、基板1の表面には所望のパターンにて導電形および
比抵抗値の制御された領域(図示せず)が形成されてい
る。2は基板1上に設けられた主絶縁膜、3は絶縁膜2
に設けられた開口、4は絶縁62上に形成された導体層
で:導体層4は所望の配線パターンを有する。5は導体
層4を被覆した被覆絶縁膜、6は絶縁膜2上に形成され
た単結晶Si薄膜である。この8i薄膜6を形成するに
は、多結晶8i1iを堆積したのち、その多結晶Si層
をレーザビーム走査等によプ単結晶化するが、このとき
多結晶aiT#Iは融点以上かおるいはそれに近い温度
になるので、このような温度条件に耐えてなお高融点金
属もしくは多結晶Siからなる導体層4とSi薄膜6と
の電気的絶縁を確保するだめには、この高温で導体層と
反応しない絶縁M5で導体層4を被覆する必要がある。
ある。図において1は(1001万位の単結晶Si基板
で、基板1の表面には所望のパターンにて導電形および
比抵抗値の制御された領域(図示せず)が形成されてい
る。2は基板1上に設けられた主絶縁膜、3は絶縁膜2
に設けられた開口、4は絶縁62上に形成された導体層
で:導体層4は所望の配線パターンを有する。5は導体
層4を被覆した被覆絶縁膜、6は絶縁膜2上に形成され
た単結晶Si薄膜である。この8i薄膜6を形成するに
は、多結晶8i1iを堆積したのち、その多結晶Si層
をレーザビーム走査等によプ単結晶化するが、このとき
多結晶aiT#Iは融点以上かおるいはそれに近い温度
になるので、このような温度条件に耐えてなお高融点金
属もしくは多結晶Siからなる導体層4とSi薄膜6と
の電気的絶縁を確保するだめには、この高温で導体層と
反応しない絶縁M5で導体層4を被覆する必要がある。
しかし、このような半導体装置においては、良好な特性
を得られないことが多い。この大きな理由は、S4薄膜
6の開口3部、導体M4部の段差部に欠陥7.8が発生
するので、リーク電流の増大、移動度の減少をもたらす
ためである。ちなみに、St*膜6の平坦部にチャネル
領域を形成したnチャネルMO8−FETでは600m
/Vs以上の移動度が得られるのに対して、段差部では
400cI/!/Vs前後のものしか得られない。そし
て、Si薄膜6の103部を高良度領域に含まれるよう
にすれば、欠陥7は問題ないのに対し、Si薄膜6の導
体層4部は活性領域に利用されることが多いので、欠陥
8はかかる構成の集積回路を作る上で致命的でおる。
を得られないことが多い。この大きな理由は、S4薄膜
6の開口3部、導体M4部の段差部に欠陥7.8が発生
するので、リーク電流の増大、移動度の減少をもたらす
ためである。ちなみに、St*膜6の平坦部にチャネル
領域を形成したnチャネルMO8−FETでは600m
/Vs以上の移動度が得られるのに対して、段差部では
400cI/!/Vs前後のものしか得られない。そし
て、Si薄膜6の103部を高良度領域に含まれるよう
にすれば、欠陥7は問題ないのに対し、Si薄膜6の導
体層4部は活性領域に利用されることが多いので、欠陥
8はかかる構成の集積回路を作る上で致命的でおる。
この発明は上述の問題点を解決するためになされたもの
で、半導体薄膜の導体層部に生ずる段差が小さい半導体
装置を提供することを1的とする。
で、半導体薄膜の導体層部に生ずる段差が小さい半導体
装置を提供することを1的とする。
この目的を達成するため、この発明においては半導体基
板、主絶縁膜1半導体薄膜の少なくとも1つに、少なく
とも一層の導体層とその導体層を被覆する被覆絶縁膜と
からなる導体層部を嵌入して設け、上記導体層部の最上
縁とその導体層部が嵌入された上記半導体基板−上記主
絶縁膜、上記半導体薄膜の上縁とをほぼ同じ高さにする
。
板、主絶縁膜1半導体薄膜の少なくとも1つに、少なく
とも一層の導体層とその導体層を被覆する被覆絶縁膜と
からなる導体層部を嵌入して設け、上記導体層部の最上
縁とその導体層部が嵌入された上記半導体基板−上記主
絶縁膜、上記半導体薄膜の上縁とをほぼ同じ高さにする
。
帛2図はこの発明に係る半導体装置を示す断面図である
。図において9は基板1上に設けられた5jChからな
る絶縁膜で、絶縁膜9上に主絶縁膜2が設けられている
。10は絶縁膜2に嵌入して設けられた導体層、11は
導体層10に被覆された被覆絶縁膜で、絶縁膜2.11
の高さはほぼ等しい。
。図において9は基板1上に設けられた5jChからな
る絶縁膜で、絶縁膜9上に主絶縁膜2が設けられている
。10は絶縁膜2に嵌入して設けられた導体層、11は
導体層10に被覆された被覆絶縁膜で、絶縁膜2.11
の高さはほぼ等しい。
この半導体装置を製造するには、まず(100)p形単
結晶3i基板1の表面を熱酸化することにより、厚さ約
1000人の絶縁膜9を被着する。つぎに、多結晶Si
を減圧CVD法によ、6aoooλ被着したのち、!i
p+ミル+イオンX 10” cm−”打込み、熱処理
する。つ、いで、ネガ形のホトレジストを翅布してエツ
チングすることにより、幅3μmの導体層10を形成す
る。つぎに、導体層10上のホトレジストを残したまま
、プラズマCVD法により3500Aのst、osを堆
積し、リフトオフ法により導体層10上の5tosおよ
びホトレジストを除去して、絶縁膜2を設ける。ついで
、乾燥酸素雰囲気中で熱処理することにより、導体層1
0に500人の5jChからなる絶縁膜11を被覆する
と同時に、導体1層10と絶縁膜2との境界部に形成さ
れているV字状の空隙を消滅させ。
結晶3i基板1の表面を熱酸化することにより、厚さ約
1000人の絶縁膜9を被着する。つぎに、多結晶Si
を減圧CVD法によ、6aoooλ被着したのち、!i
p+ミル+イオンX 10” cm−”打込み、熱処理
する。つ、いで、ネガ形のホトレジストを翅布してエツ
チングすることにより、幅3μmの導体層10を形成す
る。つぎに、導体層10上のホトレジストを残したまま
、プラズマCVD法により3500Aのst、osを堆
積し、リフトオフ法により導体層10上の5tosおよ
びホトレジストを除去して、絶縁膜2を設ける。ついで
、乾燥酸素雰囲気中で熱処理することにより、導体層1
0に500人の5jChからなる絶縁膜11を被覆する
と同時に、導体1層10と絶縁膜2との境界部に形成さ
れているV字状の空隙を消滅させ。
あわせて絶縁1&2を緻密化する。このとき、絶縁膜1
1の上縁と絶縁膜2の上縁との段差はほとんどなく、絶
縁膜2と導体層10との視界に形成された絶縁膜11の
隆起部分の高さは20OA以内である。つぎに、絶縁膜
2.9のフィールド部分に通常のホ)I/ジスト工程に
よ#)30μm口の開口3を設けたのち、減圧CVD法
によシ廖さ400人の多結、晶3i層を被着する。つい
で、AtのCWレーザ7Wでスポット径が約50μmの
ビームを20 cm7 secの速度で走査しながら照
射することにより、開口3部の基板1を種として多結晶
81層を単結晶化し、単結晶Si薄膜6を形成する。
1の上縁と絶縁膜2の上縁との段差はほとんどなく、絶
縁膜2と導体層10との視界に形成された絶縁膜11の
隆起部分の高さは20OA以内である。つぎに、絶縁膜
2.9のフィールド部分に通常のホ)I/ジスト工程に
よ#)30μm口の開口3を設けたのち、減圧CVD法
によシ廖さ400人の多結、晶3i層を被着する。つい
で、AtのCWレーザ7Wでスポット径が約50μmの
ビームを20 cm7 secの速度で走査しながら照
射することにより、開口3部の基板1を種として多結晶
81層を単結晶化し、単結晶Si薄膜6を形成する。
このような半導体装置の5ilIl膜6の開口3部を接
合領域に含むダイオードを形成したところ、1■の逆バ
づアスで10−〜10−’A/cfAの逆方向電流を示
したのに対し、導体層10上のSi薄11*6にタイオ
ードを形成したときには、平均で約1桁の改嵜がみとめ
られた。
合領域に含むダイオードを形成したところ、1■の逆バ
づアスで10−〜10−’A/cfAの逆方向電流を示
したのに対し、導体層10上のSi薄11*6にタイオ
ードを形成したときには、平均で約1桁の改嵜がみとめ
られた。
また、第1図に示すような従来の半導体装置において、
導体層4を複数隣接して形成したときには、Si勤脱膜
6導体層4の数の2倍の段差部が生ずるから、導体層4
を複数隣接して形成することは困難でめるか、この発明
を適用すれ明第3図に示すように、複数の導体層10を
隣接して形成することができる。
導体層4を複数隣接して形成したときには、Si勤脱膜
6導体層4の数の2倍の段差部が生ずるから、導体層4
を複数隣接して形成することは困難でめるか、この発明
を適用すれ明第3図に示すように、複数の導体層10を
隣接して形成することができる。
第4図はこの発明に係る他の半導体装置を示す断面図で
める。図において12は基板1に嵌入して設けられた導
体層、13は導体層12を被覆する被覆絶縁膜でめ9、
この場合には絶縁膜2の厚さを導体j−12の厚さより
小さくすることができる。
める。図において12は基板1に嵌入して設けられた導
体層、13は導体層12を被覆する被覆絶縁膜でめ9、
この場合には絶縁膜2の厚さを導体j−12の厚さより
小さくすることができる。
この半導体装置を製造するには、・まず基板1に通常の
ドライエツチング法で溝14を穿つ。つぎに、プラズマ
CVD法によシ絶縁膜を形成したのち、減圧CVD法に
より多結晶Si層を形成する。
ドライエツチング法で溝14を穿つ。つぎに、プラズマ
CVD法によシ絶縁膜を形成したのち、減圧CVD法に
より多結晶Si層を形成する。
ついで、スパッタエツチング法によシ、溝14部を残し
て多結晶Si層および絶縁族を除去して、導体層12.
絶縁膜13を形成する。この場合、導体層12の上絶と
基板1の上縁との段差はほとんど生じない。つぎに、絶
縁膜2を形成したのち、開口3を設ける。ついで、多結
晶5irf!Iを被着し、通常のレーザアニール法によ
り多結晶Si層を単結晶化して、Si薄膜6を形成する
。
て多結晶Si層および絶縁族を除去して、導体層12.
絶縁膜13を形成する。この場合、導体層12の上絶と
基板1の上縁との段差はほとんど生じない。つぎに、絶
縁膜2を形成したのち、開口3を設ける。ついで、多結
晶5irf!Iを被着し、通常のレーザアニール法によ
り多結晶Si層を単結晶化して、Si薄膜6を形成する
。
第5図はこの発明に係る他の半導体装置を゛示す断面図
である。図において9aはSi薄膜6上に設けられた絶
縁膜、2aは絶縁膜9a上に設けられた主絶縁膜、3a
は絶縁膜2a、9aに設けられた開口、10aは絶縁膜
2aに嵌入して設けられた導体層、llaは導体層10
aを被覆した被覆絶縁膜、6aは絶縁膜2a上に形成さ
れた単結晶Si薄膜である。なお、絶縁膜2.2aの厚
さは基板1.Si薄膜6.6a間の電気的干渉を防止し
うる程度とする。
である。図において9aはSi薄膜6上に設けられた絶
縁膜、2aは絶縁膜9a上に設けられた主絶縁膜、3a
は絶縁膜2a、9aに設けられた開口、10aは絶縁膜
2aに嵌入して設けられた導体層、llaは導体層10
aを被覆した被覆絶縁膜、6aは絶縁膜2a上に形成さ
れた単結晶Si薄膜である。なお、絶縁膜2.2aの厚
さは基板1.Si薄膜6.6a間の電気的干渉を防止し
うる程度とする。
第6図はこの発明に係る他の半導体装置を示す断面図で
ある。図において15.16は81薄膜6に嵌入して設
けられた導体層で、導体層15゜16の長さ方向は紙面
に直角の方向であり、導体層15.16の浮さはSi薄
膜6の厚さの半分以下である。1’7は導体層15.1
6の側部を被覆する被覆絶縁膜、18.19はSi薄膜
6に形成された高濃度不純物拡散領域で、拡散領域18
゜19はSi薄膜6内に形成された他の素子(図示せず
)と接続されている。20.21はSi!l!嬶6に嵌
入して設けられた・導体層で、導体層20゜21の長さ
方向は紙面と平行の方向であり、また導体層20.21
の厚さはBt薄膜6の厚さの半分以下でおり、さらに導
体層20.21によって導体層15.16と拡散領域1
8.19とが接続されている。22は導体層20.21
を被覆する被覆絶縁膜で、導体層15,16、導体層2
0゜21、絶縁膜22の厚さの和はSi薄膜6の厚さに
ほぼ等しい。また、導体層12は基板1の入面に形成さ
れた素子(図示せず)と接続されてお如。
ある。図において15.16は81薄膜6に嵌入して設
けられた導体層で、導体層15゜16の長さ方向は紙面
に直角の方向であり、導体層15.16の浮さはSi薄
膜6の厚さの半分以下である。1’7は導体層15.1
6の側部を被覆する被覆絶縁膜、18.19はSi薄膜
6に形成された高濃度不純物拡散領域で、拡散領域18
゜19はSi薄膜6内に形成された他の素子(図示せず
)と接続されている。20.21はSi!l!嬶6に嵌
入して設けられた・導体層で、導体層20゜21の長さ
方向は紙面と平行の方向であり、また導体層20.21
の厚さはBt薄膜6の厚さの半分以下でおり、さらに導
体層20.21によって導体層15.16と拡散領域1
8.19とが接続されている。22は導体層20.21
を被覆する被覆絶縁膜で、導体層15,16、導体層2
0゜21、絶縁膜22の厚さの和はSi薄膜6の厚さに
ほぼ等しい。また、導体層12は基板1の入面に形成さ
れた素子(図示せず)と接続されてお如。
導体層12と導体層10とが接続されている。
このようにすれは、Si薄[6に形成された素子間を接
続する配線の〆くを、S1薄膜6の厚さで形成すること
ができる。
続する配線の〆くを、S1薄膜6の厚さで形成すること
ができる。
また、この半導体装置の導体層15.16等を形成する
には、まず導体層15.16および絶縁膜17をSi薄
M6の厚さとほぼ同じ厚さに形成したのち、Si薄膜6
の拡散領域18.19を形成すべき部分および導体層1
5,16、絶縁膜17を同時に蝕刻する。つきに、拡散
領域18゜19を形成したのち、導体層20,21、絶
縁膜22を形成する。
には、まず導体層15.16および絶縁膜17をSi薄
M6の厚さとほぼ同じ厚さに形成したのち、Si薄膜6
の拡散領域18.19を形成すべき部分および導体層1
5,16、絶縁膜17を同時に蝕刻する。つきに、拡散
領域18゜19を形成したのち、導体層20,21、絶
縁膜22を形成する。
なお、上述実施例においては、半導体基板、半 ゛導体
薄膜がSLからなる場合について説明したが、GaA3
等の化合物半導体を用いた半導体装置にもこの発明を適
用できることは当然である。また、上述実施例において
は、導体/1ilOが高劇度に不純物がドープされた多
結晶Siからなる場合について説明したが、導体層の材
料としてMO,W等の高融点金属あるいはこれらの全極
を含む合金を用いてもよい。さらに、上述においてはレ
ーザビ、−ムを走査して単結晶化して単結晶Si薄膜6
を形成したが、電子線等のエネルギビームを走査し、ま
た線状のヒータを用いて単結晶化してもよい。
薄膜がSLからなる場合について説明したが、GaA3
等の化合物半導体を用いた半導体装置にもこの発明を適
用できることは当然である。また、上述実施例において
は、導体/1ilOが高劇度に不純物がドープされた多
結晶Siからなる場合について説明したが、導体層の材
料としてMO,W等の高融点金属あるいはこれらの全極
を含む合金を用いてもよい。さらに、上述においてはレ
ーザビ、−ムを走査して単結晶化して単結晶Si薄膜6
を形成したが、電子線等のエネルギビームを走査し、ま
た線状のヒータを用いて単結晶化してもよい。
また、上述においては多結晶Siを単結晶化したが、非
晶質Siを単結晶化してもよい。さらに、上述において
は基板1を種として8il@膜6vi−形成したが、種
結晶を用いずに単結晶化してSi薄膜を形成してもよい
。また、上述実施例においては、絶縁膜11.22の上
縁と絶縁膜2.Si薄膜6の上縁とを同じ高さにしたが
、導体層10゜20.210上縁と絶縁膜2.Si薄膜
6の上縁とを同じ高さにしてもよい。すなわち、絶縁膜
2、Si薄膜6の上縁と導体層部の上縁との段差を絶縁
膜11.22の厚さ以内としてもよく、上記段差を10
00 A以内とすることが効果的である。
晶質Siを単結晶化してもよい。さらに、上述において
は基板1を種として8il@膜6vi−形成したが、種
結晶を用いずに単結晶化してSi薄膜を形成してもよい
。また、上述実施例においては、絶縁膜11.22の上
縁と絶縁膜2.Si薄膜6の上縁とを同じ高さにしたが
、導体層10゜20.210上縁と絶縁膜2.Si薄膜
6の上縁とを同じ高さにしてもよい。すなわち、絶縁膜
2、Si薄膜6の上縁と導体層部の上縁との段差を絶縁
膜11.22の厚さ以内としてもよく、上記段差を10
00 A以内とすることが効果的である。
第7図は酸化膜段差のある構造に3500人の多結晶S
tを堆積し%ArのCWレーザで走査することにより、
多結晶Siを単結晶化したときの、レーザ走査速度、レ
ーザパワーと単結晶Si薄膜の結晶性との関係を示すグ
27で、第7図(a) 、−(b)はそれぞれ酸化膜段
差が950OA 、 3500 Aでらる場合を示し、
X、○、−印はそれぞれ単結晶Si薄膜が破壊したこと
、単結晶3i薄膜の結晶成長が良好なこと、多結晶Si
が結晶成長しないことを示す。これらのグラフかられか
るように、酸化膜段差が9500人である場合には、レ
ーザ走査速度が25 cat/ Secでも良い結晶が
得られることもあるが、その再現性はほとんどなく、良
好な結晶性を得るには、レーザ走査速度が50or+
/ SeC以上で、V−ザパワーが6W近辺の極く限ら
れた狭い条件で単結晶化する必要がらり、再現性も高い
とはいえないのに対して、酸化膜段差が3500Aであ
る場合には、レーザ走査速度が40 cm/ SeC以
上で、レーザパワーが6〜8Wという比較的広い条件で
良好な結晶の成長が可能で6J)、レーザ走査速度が2
5 cm/ Se’におりるV−ザパヮーの許+1ni
i+もIW程KhF)、再現性も^い。この結果は、酸
化膜の膜厚によシ、とくに基板方向への熱伝導が異な如
、単結晶化の条件に走が生するためであると考えられ、
酸化膜段差が小さくなるほどその影譬は小さくなる。
tを堆積し%ArのCWレーザで走査することにより、
多結晶Siを単結晶化したときの、レーザ走査速度、レ
ーザパワーと単結晶Si薄膜の結晶性との関係を示すグ
27で、第7図(a) 、−(b)はそれぞれ酸化膜段
差が950OA 、 3500 Aでらる場合を示し、
X、○、−印はそれぞれ単結晶Si薄膜が破壊したこと
、単結晶3i薄膜の結晶成長が良好なこと、多結晶Si
が結晶成長しないことを示す。これらのグラフかられか
るように、酸化膜段差が9500人である場合には、レ
ーザ走査速度が25 cat/ Secでも良い結晶が
得られることもあるが、その再現性はほとんどなく、良
好な結晶性を得るには、レーザ走査速度が50or+
/ SeC以上で、V−ザパワーが6W近辺の極く限ら
れた狭い条件で単結晶化する必要がらり、再現性も高い
とはいえないのに対して、酸化膜段差が3500Aであ
る場合には、レーザ走査速度が40 cm/ SeC以
上で、レーザパワーが6〜8Wという比較的広い条件で
良好な結晶の成長が可能で6J)、レーザ走査速度が2
5 cm/ Se’におりるV−ザパヮーの許+1ni
i+もIW程KhF)、再現性も^い。この結果は、酸
化膜の膜厚によシ、とくに基板方向への熱伝導が異な如
、単結晶化の条件に走が生するためであると考えられ、
酸化膜段差が小さくなるほどその影譬は小さくなる。
以上説明したように、この発明に係る半導体装置におい
ては、半導体薄膜の導体層部に生ずる段差が小さいから
、半導体薄膜の結晶性が良好となるので、半導体薄膜の
電気的特性が改善されるとともに、多層の配線を形成す
る場合K、段差部での断憩等の危険が減少するため、歩
留りが向上し。
ては、半導体薄膜の導体層部に生ずる段差が小さいから
、半導体薄膜の結晶性が良好となるので、半導体薄膜の
電気的特性が改善されるとともに、多層の配線を形成す
る場合K、段差部での断憩等の危険が減少するため、歩
留りが向上し。
かつ信頼性が改善される等の利点が得られる。このよう
に、この発明の効果は顕著でおる。
に、この発明の効果は顕著でおる。
第1図は従来の半導体装置を示す断面図、第2図ないし
第6riVはそれぞれこの発明に係る半導体装置を示す
断i¥1]図、第7図はレーザの走査条件と単結晶Si
薄膜の結晶性との関係を丞すグラフである。 1・・・単結晶Si基板、2.2a・・・主絶縁膜、6
゜6a・・・単結晶Si薄膜、10,108・・・導体
層、11、lla・・・被覆絶縁膜、12・・・導体層
、13・・・被覆絶縁膜、15.16・・・導体層、1
7・・・被覆絶縁膜、20.21・・・導体層、22・
・・被覆絶縁膜。 ■ 1 目 算、3 図 第 4. 口 /4 ’!55 図 第 乙 図
第6riVはそれぞれこの発明に係る半導体装置を示す
断i¥1]図、第7図はレーザの走査条件と単結晶Si
薄膜の結晶性との関係を丞すグラフである。 1・・・単結晶Si基板、2.2a・・・主絶縁膜、6
゜6a・・・単結晶Si薄膜、10,108・・・導体
層、11、lla・・・被覆絶縁膜、12・・・導体層
、13・・・被覆絶縁膜、15.16・・・導体層、1
7・・・被覆絶縁膜、20.21・・・導体層、22・
・・被覆絶縁膜。 ■ 1 目 算、3 図 第 4. 口 /4 ’!55 図 第 乙 図
Claims (1)
- 半導体基板の上に主線l#膜を介して半導体薄膜が形成
された半導体装置において、上記半導体基板・、上記主
絶縁膜、上記半導体薄膜の少なくとも1つに、少なくと
も一層の導体層とその導体1−を被板する被&絶縁膜と
からなる導体層部を嵌入して設け、上記導体層部の最上
縁とその導体層部が嵌入された上記半導体基板、上記主
絶縁膜、上記半専体A!膜の上縁とをほぼ同じ高さにし
たことを特徴とする半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58150149A JPS6042855A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置 |
EP84305165A EP0134692A3 (en) | 1983-08-19 | 1984-07-30 | Multilayer semiconductor devices with embedded conductor structure |
KR1019840004554A KR850002683A (ko) | 1983-08-19 | 1984-07-31 | 반도체 장치 |
CA000460557A CA1220561A (en) | 1983-08-19 | 1984-08-08 | Semiconductor device |
US06/642,258 US4695856A (en) | 1983-08-19 | 1984-08-20 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58150149A JPS6042855A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6042855A true JPS6042855A (ja) | 1985-03-07 |
Family
ID=15490564
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58150149A Pending JPS6042855A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4695856A (ja) |
EP (1) | EP0134692A3 (ja) |
JP (1) | JPS6042855A (ja) |
KR (1) | KR850002683A (ja) |
CA (1) | CA1220561A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62112078U (ja) * | 1985-12-27 | 1987-07-16 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0231271A1 (en) * | 1985-07-29 | 1987-08-12 | AT&T Corp. | Three-level interconnection scheme for integrated circuits |
JPS6319876A (ja) * | 1986-07-11 | 1988-01-27 | Fuji Xerox Co Ltd | 薄膜トランジスタ装置 |
KR100687147B1 (ko) * | 2002-07-12 | 2007-02-27 | 샤프 가부시키가이샤 | 능동 소자 기판, 능동 소자 기판의 제조 방법, 능동 기능 소자, 다색 표시 장치, 및 표시 모듈 |
JP4433404B2 (ja) * | 2005-01-06 | 2010-03-17 | セイコーエプソン株式会社 | 半導体装置、液晶装置、電子デバイス及び半導体装置の製造方法 |
US7436044B2 (en) * | 2006-01-04 | 2008-10-14 | International Business Machines Corporation | Electrical fuses comprising thin film transistors (TFTS), and methods for programming same |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL134388C (ja) * | 1964-05-15 | 1900-01-01 | ||
US3393088A (en) * | 1964-07-01 | 1968-07-16 | North American Rockwell | Epitaxial deposition of silicon on alpha-aluminum |
US3484662A (en) * | 1965-01-15 | 1969-12-16 | North American Rockwell | Thin film transistor on an insulating substrate |
JPS5267532A (en) * | 1975-12-03 | 1977-06-04 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory unit |
US4185294A (en) * | 1975-12-10 | 1980-01-22 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor device and a method for manufacturing the same |
JPS5293285A (en) * | 1976-02-02 | 1977-08-05 | Hitachi Ltd | Structure for semiconductor device |
JPS56160050A (en) * | 1980-05-14 | 1981-12-09 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
US4389481A (en) * | 1980-06-02 | 1983-06-21 | Xerox Corporation | Method of making planar thin film transistors, transistor arrays |
US4412242A (en) * | 1980-11-17 | 1983-10-25 | International Rectifier Corporation | Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions |
JPS5799777A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Metal oxide semiconductor type semiconductor device |
JPS5837949A (ja) * | 1981-08-31 | 1983-03-05 | Toshiba Corp | 集積回路装置 |
DE3278799D1 (en) * | 1981-08-31 | 1988-08-25 | Toshiba Kk | Method for manufacturing three-dimensional semiconductor device |
US4489478A (en) * | 1981-09-29 | 1984-12-25 | Fujitsu Limited | Process for producing a three-dimensional semiconductor device |
US4500905A (en) * | 1981-09-30 | 1985-02-19 | Tokyo Shibaura Denki Kabushiki Kaisha | Stacked semiconductor device with sloping sides |
JPS5893282A (ja) * | 1981-11-30 | 1983-06-02 | Seiko Epson Corp | 薄膜半導体素子 |
JPS58153371A (ja) * | 1982-03-08 | 1983-09-12 | Mitsubishi Electric Corp | Mosトランジスタ |
-
1983
- 1983-08-19 JP JP58150149A patent/JPS6042855A/ja active Pending
-
1984
- 1984-07-30 EP EP84305165A patent/EP0134692A3/en not_active Withdrawn
- 1984-07-31 KR KR1019840004554A patent/KR850002683A/ko not_active Application Discontinuation
- 1984-08-08 CA CA000460557A patent/CA1220561A/en not_active Expired
- 1984-08-20 US US06/642,258 patent/US4695856A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62112078U (ja) * | 1985-12-27 | 1987-07-16 |
Also Published As
Publication number | Publication date |
---|---|
EP0134692A2 (en) | 1985-03-20 |
CA1220561A (en) | 1987-04-14 |
US4695856A (en) | 1987-09-22 |
EP0134692A3 (en) | 1986-10-22 |
KR850002683A (ko) | 1985-05-15 |
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