JPS6042855A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6042855A JPS6042855A JP58150149A JP15014983A JPS6042855A JP S6042855 A JPS6042855 A JP S6042855A JP 58150149 A JP58150149 A JP 58150149A JP 15014983 A JP15014983 A JP 15014983A JP S6042855 A JPS6042855 A JP S6042855A
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分針〕
この発明は半導体基板の上に主絶縁膜を介して半導体薄
膜が形成された半導体装置に関するものでおる。
膜が形成された半導体装置に関するものでおる。
半導体基板の上に主絶縁膜を介して単結晶おる１八は単
結晶に近い半導体薄膜を形成したいわゆるｆ３ Ｑ ■
（５ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ ）構造
の半導体装置は、半導体基板のみを用いて作られる半導
体装置に比べてつき′のような利点を肩する。すなわち
、半導体薄膜では電気的分離が容易であり、ｐ形、ｎ形
の領域を自由に配置することができるので、電気的特性
の優れたコンプリメンタリ方式の半導体装置を作ること
ができ、また寄生容量が少なく、動作速度が改善され、
さらに基板表面に形成された素子と立体的に複合するこ
とができ、高密度化することが可能である。このような
利点は導体層を設けることでさらに拡張され、その導体
層を半導体基板の表面に設けたＦＥＴ （電界効果トラ
ンジスタ）または半導体薄膜の下面に設けｆｃＦＥＴの
ゲートとして用いることができ、さらにデバイヌ間の配
線としても用いることができる。
結晶に近い半導体薄膜を形成したいわゆるｆ３ Ｑ ■
（５ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ ）構造
の半導体装置は、半導体基板のみを用いて作られる半導
体装置に比べてつき′のような利点を肩する。すなわち
、半導体薄膜では電気的分離が容易であり、ｐ形、ｎ形
の領域を自由に配置することができるので、電気的特性
の優れたコンプリメンタリ方式の半導体装置を作ること
ができ、また寄生容量が少なく、動作速度が改善され、
さらに基板表面に形成された素子と立体的に複合するこ
とができ、高密度化することが可能である。このような
利点は導体層を設けることでさらに拡張され、その導体
層を半導体基板の表面に設けたＦＥＴ （電界効果トラ
ンジスタ）または半導体薄膜の下面に設けｆｃＦＥＴの
ゲートとして用いることができ、さらにデバイヌ間の配
線としても用いることができる。
第１図は従来のＳＯＩ栴造の半導体装置を示す断面図で
ある。図において１は（１００１万位の単結晶Ｓｉ基板
で、基板１の表面には所望のパターンにて導電形および
比抵抗値の制御された領域（図示せず）が形成されてい
る。２は基板１上に設けられた主絶縁膜、３は絶縁膜２
に設けられた開口、４は絶縁６２上に形成された導体層
で：導体層４は所望の配線パターンを有する。５は導体
層４を被覆した被覆絶縁膜、６は絶縁膜２上に形成され
た単結晶Ｓｉ薄膜である。この８ｉ薄膜６を形成するに
は、多結晶８ｉ１ｉを堆積したのち、その多結晶Ｓｉ層
をレーザビーム走査等によプ単結晶化するが、このとき
多結晶ａｉＴ＃Ｉは融点以上かおるいはそれに近い温度
になるので、このような温度条件に耐えてなお高融点金
属もしくは多結晶Ｓｉからなる導体層４とＳｉ薄膜６と
の電気的絶縁を確保するだめには、この高温で導体層と
反応しない絶縁Ｍ５で導体層４を被覆する必要がある。
ある。図において１は（１００１万位の単結晶Ｓｉ基板
で、基板１の表面には所望のパターンにて導電形および
比抵抗値の制御された領域（図示せず）が形成されてい
る。２は基板１上に設けられた主絶縁膜、３は絶縁膜２
に設けられた開口、４は絶縁６２上に形成された導体層
で：導体層４は所望の配線パターンを有する。５は導体
層４を被覆した被覆絶縁膜、６は絶縁膜２上に形成され
た単結晶Ｓｉ薄膜である。この８ｉ薄膜６を形成するに
は、多結晶８ｉ１ｉを堆積したのち、その多結晶Ｓｉ層
をレーザビーム走査等によプ単結晶化するが、このとき
多結晶ａｉＴ＃Ｉは融点以上かおるいはそれに近い温度
になるので、このような温度条件に耐えてなお高融点金
属もしくは多結晶Ｓｉからなる導体層４とＳｉ薄膜６と
の電気的絶縁を確保するだめには、この高温で導体層と
反応しない絶縁Ｍ５で導体層４を被覆する必要がある。
しかし、このような半導体装置においては、良好な特性
を得られないことが多い。この大きな理由は、Ｓ４薄膜
６の開口３部、導体Ｍ４部の段差部に欠陥７．８が発生
するので、リーク電流の増大、移動度の減少をもたらす
ためである。ちなみに、Ｓｔ＊膜６の平坦部にチャネル
領域を形成したｎチャネルＭＯ８−ＦＥＴでは６００ｍ
／Ｖｓ以上の移動度が得られるのに対して、段差部では
４００ｃＩ／！／Ｖｓ前後のものしか得られない。そし
て、Ｓｉ薄膜６の１０３部を高良度領域に含まれるよう
にすれば、欠陥７は問題ないのに対し、Ｓｉ薄膜６の導
体層４部は活性領域に利用されることが多いので、欠陥
８はかかる構成の集積回路を作る上で致命的でおる。
を得られないことが多い。この大きな理由は、Ｓ４薄膜
６の開口３部、導体Ｍ４部の段差部に欠陥７．８が発生
するので、リーク電流の増大、移動度の減少をもたらす
ためである。ちなみに、Ｓｔ＊膜６の平坦部にチャネル
領域を形成したｎチャネルＭＯ８−ＦＥＴでは６００ｍ
／Ｖｓ以上の移動度が得られるのに対して、段差部では
４００ｃＩ／！／Ｖｓ前後のものしか得られない。そし
て、Ｓｉ薄膜６の１０３部を高良度領域に含まれるよう
にすれば、欠陥７は問題ないのに対し、Ｓｉ薄膜６の導
体層４部は活性領域に利用されることが多いので、欠陥
８はかかる構成の集積回路を作る上で致命的でおる。
この発明は上述の問題点を解決するためになされたもの
で、半導体薄膜の導体層部に生ずる段差が小さい半導体
装置を提供することを１的とする。
で、半導体薄膜の導体層部に生ずる段差が小さい半導体
装置を提供することを１的とする。
この目的を達成するため、この発明においては半導体基
板、主絶縁膜１半導体薄膜の少なくとも１つに、少なく
とも一層の導体層とその導体層を被覆する被覆絶縁膜と
からなる導体層部を嵌入して設け、上記導体層部の最上
縁とその導体層部が嵌入された上記半導体基板−上記主
絶縁膜、上記半導体薄膜の上縁とをほぼ同じ高さにする
。
板、主絶縁膜１半導体薄膜の少なくとも１つに、少なく
とも一層の導体層とその導体層を被覆する被覆絶縁膜と
からなる導体層部を嵌入して設け、上記導体層部の最上
縁とその導体層部が嵌入された上記半導体基板−上記主
絶縁膜、上記半導体薄膜の上縁とをほぼ同じ高さにする
。
帛２図はこの発明に係る半導体装置を示す断面図である
。図において９は基板１上に設けられた５ｊＣｈからな
る絶縁膜で、絶縁膜９上に主絶縁膜２が設けられている
。１０は絶縁膜２に嵌入して設けられた導体層、１１は
導体層１０に被覆された被覆絶縁膜で、絶縁膜２．１１
の高さはほぼ等しい。
。図において９は基板１上に設けられた５ｊＣｈからな
る絶縁膜で、絶縁膜９上に主絶縁膜２が設けられている
。１０は絶縁膜２に嵌入して設けられた導体層、１１は
導体層１０に被覆された被覆絶縁膜で、絶縁膜２．１１
の高さはほぼ等しい。
この半導体装置を製造するには、まず（１００）ｐ形単
結晶３ｉ基板１の表面を熱酸化することにより、厚さ約
１０００人の絶縁膜９を被着する。つぎに、多結晶Ｓｉ
を減圧ＣＶＤ法によ、６ａｏｏｏλ被着したのち、！ｉ
ｐ＋ミル＋イオンＸ １０” ｃｍ−”打込み、熱処理
する。つ、いで、ネガ形のホトレジストを翅布してエツ
チングすることにより、幅３μｍの導体層１０を形成す
る。つぎに、導体層１０上のホトレジストを残したまま
、プラズマＣＶＤ法により３５００Ａのｓｔ、ｏｓを堆
積し、リフトオフ法により導体層１０上の５ｔｏｓおよ
びホトレジストを除去して、絶縁膜２を設ける。ついで
、乾燥酸素雰囲気中で熱処理することにより、導体層１
０に５００人の５ｊＣｈからなる絶縁膜１１を被覆する
と同時に、導体１層１０と絶縁膜２との境界部に形成さ
れているＶ字状の空隙を消滅させ。
結晶３ｉ基板１の表面を熱酸化することにより、厚さ約
１０００人の絶縁膜９を被着する。つぎに、多結晶Ｓｉ
を減圧ＣＶＤ法によ、６ａｏｏｏλ被着したのち、！ｉ
ｐ＋ミル＋イオンＸ １０” ｃｍ−”打込み、熱処理
する。つ、いで、ネガ形のホトレジストを翅布してエツ
チングすることにより、幅３μｍの導体層１０を形成す
る。つぎに、導体層１０上のホトレジストを残したまま
、プラズマＣＶＤ法により３５００Ａのｓｔ、ｏｓを堆
積し、リフトオフ法により導体層１０上の５ｔｏｓおよ
びホトレジストを除去して、絶縁膜２を設ける。ついで
、乾燥酸素雰囲気中で熱処理することにより、導体層１
０に５００人の５ｊＣｈからなる絶縁膜１１を被覆する
と同時に、導体１層１０と絶縁膜２との境界部に形成さ
れているＶ字状の空隙を消滅させ。
あわせて絶縁１＆２を緻密化する。このとき、絶縁膜１
１の上縁と絶縁膜２の上縁との段差はほとんどなく、絶
縁膜２と導体層１０との視界に形成された絶縁膜１１の
隆起部分の高さは２０ＯＡ以内である。つぎに、絶縁膜
２．９のフィールド部分に通常のホ）Ｉ／ジスト工程に
よ＃）３０μｍ口の開口３を設けたのち、減圧ＣＶＤ法
によシ廖さ４００人の多結、晶３ｉ層を被着する。つい
で、ＡｔのＣＷレーザ７Ｗでスポット径が約５０μｍの
ビームを２０ ｃｍ７ ｓｅｃの速度で走査しながら照
射することにより、開口３部の基板１を種として多結晶
８１層を単結晶化し、単結晶Ｓｉ薄膜６を形成する。
１の上縁と絶縁膜２の上縁との段差はほとんどなく、絶
縁膜２と導体層１０との視界に形成された絶縁膜１１の
隆起部分の高さは２０ＯＡ以内である。つぎに、絶縁膜
２．９のフィールド部分に通常のホ）Ｉ／ジスト工程に
よ＃）３０μｍ口の開口３を設けたのち、減圧ＣＶＤ法
によシ廖さ４００人の多結、晶３ｉ層を被着する。つい
で、ＡｔのＣＷレーザ７Ｗでスポット径が約５０μｍの
ビームを２０ ｃｍ７ ｓｅｃの速度で走査しながら照
射することにより、開口３部の基板１を種として多結晶
８１層を単結晶化し、単結晶Ｓｉ薄膜６を形成する。
このような半導体装置の５ｉｌＩｌ膜６の開口３部を接
合領域に含むダイオードを形成したところ、１■の逆バ
づアスで１０−〜１０−’Ａ／ｃｆＡの逆方向電流を示
したのに対し、導体層１０上のＳｉ薄１１＊６にタイオ
ードを形成したときには、平均で約１桁の改嵜がみとめ
られた。
合領域に含むダイオードを形成したところ、１■の逆バ
づアスで１０−〜１０−’Ａ／ｃｆＡの逆方向電流を示
したのに対し、導体層１０上のＳｉ薄１１＊６にタイオ
ードを形成したときには、平均で約１桁の改嵜がみとめ
られた。
また、第１図に示すような従来の半導体装置において、
導体層４を複数隣接して形成したときには、Ｓｉ勤脱膜
６導体層４の数の２倍の段差部が生ずるから、導体層４
を複数隣接して形成することは困難でめるか、この発明
を適用すれ明第３図に示すように、複数の導体層１０を
隣接して形成することができる。
導体層４を複数隣接して形成したときには、Ｓｉ勤脱膜
６導体層４の数の２倍の段差部が生ずるから、導体層４
を複数隣接して形成することは困難でめるか、この発明
を適用すれ明第３図に示すように、複数の導体層１０を
隣接して形成することができる。
第４図はこの発明に係る他の半導体装置を示す断面図で
める。図において１２は基板１に嵌入して設けられた導
体層、１３は導体層１２を被覆する被覆絶縁膜でめ９、
この場合には絶縁膜２の厚さを導体ｊ−１２の厚さより
小さくすることができる。
める。図において１２は基板１に嵌入して設けられた導
体層、１３は導体層１２を被覆する被覆絶縁膜でめ９、
この場合には絶縁膜２の厚さを導体ｊ−１２の厚さより
小さくすることができる。
この半導体装置を製造するには、・まず基板１に通常の
ドライエツチング法で溝１４を穿つ。つぎに、プラズマ
ＣＶＤ法によシ絶縁膜を形成したのち、減圧ＣＶＤ法に
より多結晶Ｓｉ層を形成する。
ドライエツチング法で溝１４を穿つ。つぎに、プラズマ
ＣＶＤ法によシ絶縁膜を形成したのち、減圧ＣＶＤ法に
より多結晶Ｓｉ層を形成する。
ついで、スパッタエツチング法によシ、溝１４部を残し
て多結晶Ｓｉ層および絶縁族を除去して、導体層１２．
絶縁膜１３を形成する。この場合、導体層１２の上絶と
基板１の上縁との段差はほとんど生じない。つぎに、絶
縁膜２を形成したのち、開口３を設ける。ついで、多結
晶５ｉｒｆ！Ｉを被着し、通常のレーザアニール法によ
り多結晶Ｓｉ層を単結晶化して、Ｓｉ薄膜６を形成する
。
て多結晶Ｓｉ層および絶縁族を除去して、導体層１２．
絶縁膜１３を形成する。この場合、導体層１２の上絶と
基板１の上縁との段差はほとんど生じない。つぎに、絶
縁膜２を形成したのち、開口３を設ける。ついで、多結
晶５ｉｒｆ！Ｉを被着し、通常のレーザアニール法によ
り多結晶Ｓｉ層を単結晶化して、Ｓｉ薄膜６を形成する
。
第５図はこの発明に係る他の半導体装置を゛示す断面図
である。図において９ａはＳｉ薄膜６上に設けられた絶
縁膜、２ａは絶縁膜９ａ上に設けられた主絶縁膜、３ａ
は絶縁膜２ａ、９ａに設けられた開口、１０ａは絶縁膜
２ａに嵌入して設けられた導体層、ｌｌａは導体層１０
ａを被覆した被覆絶縁膜、６ａは絶縁膜２ａ上に形成さ
れた単結晶Ｓｉ薄膜である。なお、絶縁膜２．２ａの厚
さは基板１．Ｓｉ薄膜６．６ａ間の電気的干渉を防止し
うる程度とする。
である。図において９ａはＳｉ薄膜６上に設けられた絶
縁膜、２ａは絶縁膜９ａ上に設けられた主絶縁膜、３ａ
は絶縁膜２ａ、９ａに設けられた開口、１０ａは絶縁膜
２ａに嵌入して設けられた導体層、ｌｌａは導体層１０
ａを被覆した被覆絶縁膜、６ａは絶縁膜２ａ上に形成さ
れた単結晶Ｓｉ薄膜である。なお、絶縁膜２．２ａの厚
さは基板１．Ｓｉ薄膜６．６ａ間の電気的干渉を防止し
うる程度とする。
第６図はこの発明に係る他の半導体装置を示す断面図で
ある。図において１５．１６は８１薄膜６に嵌入して設
けられた導体層で、導体層１５゜１６の長さ方向は紙面
に直角の方向であり、導体層１５．１６の浮さはＳｉ薄
膜６の厚さの半分以下である。１’７は導体層１５．１
６の側部を被覆する被覆絶縁膜、１８．１９はＳｉ薄膜
６に形成された高濃度不純物拡散領域で、拡散領域１８
゜１９はＳｉ薄膜６内に形成された他の素子（図示せず
）と接続されている。２０．２１はＳｉ！ｌ！嬶６に嵌
入して設けられた・導体層で、導体層２０゜２１の長さ
方向は紙面と平行の方向であり、また導体層２０．２１
の厚さはＢｔ薄膜６の厚さの半分以下でおり、さらに導
体層２０．２１によって導体層１５．１６と拡散領域１
８．１９とが接続されている。２２は導体層２０．２１
を被覆する被覆絶縁膜で、導体層１５，１６、導体層２
０゜２１、絶縁膜２２の厚さの和はＳｉ薄膜６の厚さに
ほぼ等しい。また、導体層１２は基板１の入面に形成さ
れた素子（図示せず）と接続されてお如。
ある。図において１５．１６は８１薄膜６に嵌入して設
けられた導体層で、導体層１５゜１６の長さ方向は紙面
に直角の方向であり、導体層１５．１６の浮さはＳｉ薄
膜６の厚さの半分以下である。１’７は導体層１５．１
６の側部を被覆する被覆絶縁膜、１８．１９はＳｉ薄膜
６に形成された高濃度不純物拡散領域で、拡散領域１８
゜１９はＳｉ薄膜６内に形成された他の素子（図示せず
）と接続されている。２０．２１はＳｉ！ｌ！嬶６に嵌
入して設けられた・導体層で、導体層２０゜２１の長さ
方向は紙面と平行の方向であり、また導体層２０．２１
の厚さはＢｔ薄膜６の厚さの半分以下でおり、さらに導
体層２０．２１によって導体層１５．１６と拡散領域１
８．１９とが接続されている。２２は導体層２０．２１
を被覆する被覆絶縁膜で、導体層１５，１６、導体層２
０゜２１、絶縁膜２２の厚さの和はＳｉ薄膜６の厚さに
ほぼ等しい。また、導体層１２は基板１の入面に形成さ
れた素子（図示せず）と接続されてお如。
導体層１２と導体層１０とが接続されている。
このようにすれは、Ｓｉ薄［６に形成された素子間を接
続する配線の〆くを、Ｓ１薄膜６の厚さで形成すること
ができる。
続する配線の〆くを、Ｓ１薄膜６の厚さで形成すること
ができる。
また、この半導体装置の導体層１５．１６等を形成する
には、まず導体層１５．１６および絶縁膜１７をＳｉ薄
Ｍ６の厚さとほぼ同じ厚さに形成したのち、Ｓｉ薄膜６
の拡散領域１８．１９を形成すべき部分および導体層１
５，１６、絶縁膜１７を同時に蝕刻する。つきに、拡散
領域１８゜１９を形成したのち、導体層２０，２１、絶
縁膜２２を形成する。
には、まず導体層１５．１６および絶縁膜１７をＳｉ薄
Ｍ６の厚さとほぼ同じ厚さに形成したのち、Ｓｉ薄膜６
の拡散領域１８．１９を形成すべき部分および導体層１
５，１６、絶縁膜１７を同時に蝕刻する。つきに、拡散
領域１８゜１９を形成したのち、導体層２０，２１、絶
縁膜２２を形成する。
なお、上述実施例においては、半導体基板、半 ゛導体
薄膜がＳＬからなる場合について説明したが、ＧａＡ３
等の化合物半導体を用いた半導体装置にもこの発明を適
用できることは当然である。また、上述実施例において
は、導体／１ｉｌＯが高劇度に不純物がドープされた多
結晶Ｓｉからなる場合について説明したが、導体層の材
料としてＭＯ，Ｗ等の高融点金属あるいはこれらの全極
を含む合金を用いてもよい。さらに、上述においてはレ
ーザビ、−ムを走査して単結晶化して単結晶Ｓｉ薄膜６
を形成したが、電子線等のエネルギビームを走査し、ま
た線状のヒータを用いて単結晶化してもよい。
薄膜がＳＬからなる場合について説明したが、ＧａＡ３
等の化合物半導体を用いた半導体装置にもこの発明を適
用できることは当然である。また、上述実施例において
は、導体／１ｉｌＯが高劇度に不純物がドープされた多
結晶Ｓｉからなる場合について説明したが、導体層の材
料としてＭＯ，Ｗ等の高融点金属あるいはこれらの全極
を含む合金を用いてもよい。さらに、上述においてはレ
ーザビ、−ムを走査して単結晶化して単結晶Ｓｉ薄膜６
を形成したが、電子線等のエネルギビームを走査し、ま
た線状のヒータを用いて単結晶化してもよい。
また、上述においては多結晶Ｓｉを単結晶化したが、非
晶質Ｓｉを単結晶化してもよい。さらに、上述において
は基板１を種として８ｉｌ＠膜６ｖｉ−形成したが、種
結晶を用いずに単結晶化してＳｉ薄膜を形成してもよい
。また、上述実施例においては、絶縁膜１１．２２の上
縁と絶縁膜２．Ｓｉ薄膜６の上縁とを同じ高さにしたが
、導体層１０゜２０．２１０上縁と絶縁膜２．Ｓｉ薄膜
６の上縁とを同じ高さにしてもよい。すなわち、絶縁膜
２、Ｓｉ薄膜６の上縁と導体層部の上縁との段差を絶縁
膜１１．２２の厚さ以内としてもよく、上記段差を１０
００ Ａ以内とすることが効果的である。
晶質Ｓｉを単結晶化してもよい。さらに、上述において
は基板１を種として８ｉｌ＠膜６ｖｉ−形成したが、種
結晶を用いずに単結晶化してＳｉ薄膜を形成してもよい
。また、上述実施例においては、絶縁膜１１．２２の上
縁と絶縁膜２．Ｓｉ薄膜６の上縁とを同じ高さにしたが
、導体層１０゜２０．２１０上縁と絶縁膜２．Ｓｉ薄膜
６の上縁とを同じ高さにしてもよい。すなわち、絶縁膜
２、Ｓｉ薄膜６の上縁と導体層部の上縁との段差を絶縁
膜１１．２２の厚さ以内としてもよく、上記段差を１０
００ Ａ以内とすることが効果的である。
第７図は酸化膜段差のある構造に３５００人の多結晶Ｓ
ｔを堆積し％ＡｒのＣＷレーザで走査することにより、
多結晶Ｓｉを単結晶化したときの、レーザ走査速度、レ
ーザパワーと単結晶Ｓｉ薄膜の結晶性との関係を示すグ
２７で、第７図（ａ） 、−（ｂ）はそれぞれ酸化膜段
差が９５０ＯＡ 、 ３５００ Ａでらる場合を示し、
Ｘ、○、−印はそれぞれ単結晶Ｓｉ薄膜が破壊したこと
、単結晶３ｉ薄膜の結晶成長が良好なこと、多結晶Ｓｉ
が結晶成長しないことを示す。これらのグラフかられか
るように、酸化膜段差が９５００人である場合には、レ
ーザ走査速度が２５ ｃａｔ／ Ｓｅｃでも良い結晶が
得られることもあるが、その再現性はほとんどなく、良
好な結晶性を得るには、レーザ走査速度が５０ｏｒ＋
／ ＳｅＣ以上で、Ｖ−ザパワーが６Ｗ近辺の極く限ら
れた狭い条件で単結晶化する必要がらり、再現性も高い
とはいえないのに対して、酸化膜段差が３５００Ａであ
る場合には、レーザ走査速度が４０ ｃｍ／ ＳｅＣ以
上で、レーザパワーが６〜８Ｗという比較的広い条件で
良好な結晶の成長が可能で６Ｊ）、レーザ走査速度が２
５ ｃｍ／ Ｓｅ’におりるＶ−ザパヮーの許＋１ｎｉ
ｉ＋もＩＷ程ＫｈＦ）、再現性も＾い。この結果は、酸
化膜の膜厚によシ、とくに基板方向への熱伝導が異な如
、単結晶化の条件に走が生するためであると考えられ、
酸化膜段差が小さくなるほどその影譬は小さくなる。
ｔを堆積し％ＡｒのＣＷレーザで走査することにより、
多結晶Ｓｉを単結晶化したときの、レーザ走査速度、レ
ーザパワーと単結晶Ｓｉ薄膜の結晶性との関係を示すグ
２７で、第７図（ａ） 、−（ｂ）はそれぞれ酸化膜段
差が９５０ＯＡ 、 ３５００ Ａでらる場合を示し、
Ｘ、○、−印はそれぞれ単結晶Ｓｉ薄膜が破壊したこと
、単結晶３ｉ薄膜の結晶成長が良好なこと、多結晶Ｓｉ
が結晶成長しないことを示す。これらのグラフかられか
るように、酸化膜段差が９５００人である場合には、レ
ーザ走査速度が２５ ｃａｔ／ Ｓｅｃでも良い結晶が
得られることもあるが、その再現性はほとんどなく、良
好な結晶性を得るには、レーザ走査速度が５０ｏｒ＋
／ ＳｅＣ以上で、Ｖ−ザパワーが６Ｗ近辺の極く限ら
れた狭い条件で単結晶化する必要がらり、再現性も高い
とはいえないのに対して、酸化膜段差が３５００Ａであ
る場合には、レーザ走査速度が４０ ｃｍ／ ＳｅＣ以
上で、レーザパワーが６〜８Ｗという比較的広い条件で
良好な結晶の成長が可能で６Ｊ）、レーザ走査速度が２
５ ｃｍ／ Ｓｅ’におりるＶ−ザパヮーの許＋１ｎｉ
ｉ＋もＩＷ程ＫｈＦ）、再現性も＾い。この結果は、酸
化膜の膜厚によシ、とくに基板方向への熱伝導が異な如
、単結晶化の条件に走が生するためであると考えられ、
酸化膜段差が小さくなるほどその影譬は小さくなる。
以上説明したように、この発明に係る半導体装置におい
ては、半導体薄膜の導体層部に生ずる段差が小さいから
、半導体薄膜の結晶性が良好となるので、半導体薄膜の
電気的特性が改善されるとともに、多層の配線を形成す
る場合Ｋ、段差部での断憩等の危険が減少するため、歩
留りが向上し。
ては、半導体薄膜の導体層部に生ずる段差が小さいから
、半導体薄膜の結晶性が良好となるので、半導体薄膜の
電気的特性が改善されるとともに、多層の配線を形成す
る場合Ｋ、段差部での断憩等の危険が減少するため、歩
留りが向上し。
かつ信頼性が改善される等の利点が得られる。このよう
に、この発明の効果は顕著でおる。
に、この発明の効果は顕著でおる。
第１図は従来の半導体装置を示す断面図、第２図ないし
第６ｒｉＶはそれぞれこの発明に係る半導体装置を示す
断ｉ￥１］図、第７図はレーザの走査条件と単結晶Ｓｉ
薄膜の結晶性との関係を丞すグラフである。 １・・・単結晶Ｓｉ基板、２．２ａ・・・主絶縁膜、６
゜６ａ・・・単結晶Ｓｉ薄膜、１０，１０８・・・導体
層、１１、ｌｌａ・・・被覆絶縁膜、１２・・・導体層
、１３・・・被覆絶縁膜、１５．１６・・・導体層、１
７・・・被覆絶縁膜、２０．２１・・・導体層、２２・
・・被覆絶縁膜。 ■ １ 目 算、３ 図 第 ４． 口 ／４ ’！５５ 図 第 乙 図
第６ｒｉＶはそれぞれこの発明に係る半導体装置を示す
断ｉ￥１］図、第７図はレーザの走査条件と単結晶Ｓｉ
薄膜の結晶性との関係を丞すグラフである。 １・・・単結晶Ｓｉ基板、２．２ａ・・・主絶縁膜、６
゜６ａ・・・単結晶Ｓｉ薄膜、１０，１０８・・・導体
層、１１、ｌｌａ・・・被覆絶縁膜、１２・・・導体層
、１３・・・被覆絶縁膜、１５．１６・・・導体層、１
７・・・被覆絶縁膜、２０．２１・・・導体層、２２・
・・被覆絶縁膜。 ■ １ 目 算、３ 図 第 ４． 口 ／４ ’！５５ 図 第 乙 図
Claims (1)
- 半導体基板の上に主線ｌ＃膜を介して半導体薄膜が形成
された半導体装置において、上記半導体基板・、上記主
絶縁膜、上記半導体薄膜の少なくとも１つに、少なくと
も一層の導体層とその導体１−を被板する被＆絶縁膜と
からなる導体層部を嵌入して設け、上記導体層部の最上
縁とその導体層部が嵌入された上記半導体基板、上記主
絶縁膜、上記半専体Ａ！膜の上縁とをほぼ同じ高さにし
たことを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150149A JPS6042855A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置 |
| EP84305165A EP0134692A3 (en) | 1983-08-19 | 1984-07-30 | Multilayer semiconductor devices with embedded conductor structure |
| KR1019840004554A KR850002683A (ko) | 1983-08-19 | 1984-07-31 | 반도체 장치 |
| CA000460557A CA1220561A (en) | 1983-08-19 | 1984-08-08 | Semiconductor device |
| US06/642,258 US4695856A (en) | 1983-08-19 | 1984-08-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150149A JPS6042855A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6042855A true JPS6042855A (ja) | 1985-03-07 |
Family
ID=15490564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58150149A Pending JPS6042855A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4695856A (ja) |
| EP (1) | EP0134692A3 (ja) |
| JP (1) | JPS6042855A (ja) |
| KR (1) | KR850002683A (ja) |
| CA (1) | CA1220561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112078U (ja) * | 1985-12-27 | 1987-07-16 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR880700464A (ko) * | 1985-07-29 | 1988-03-15 | 마이클 와이.엡스타인 | 집적 회로에 대한 세 레벨 상호 연결 기법 |
| JPS6319876A (ja) * | 1986-07-11 | 1988-01-27 | Fuji Xerox Co Ltd | 薄膜トランジスタ装置 |
| US7151578B2 (en) * | 2002-07-12 | 2006-12-19 | Sharp Kabushiki Kaisha | Two-layered conductive film having transmitting and expanding electrical signal functions |
| JP4433404B2 (ja) * | 2005-01-06 | 2010-03-17 | セイコーエプソン株式会社 | 半導体装置、液晶装置、電子デバイス及び半導体装置の製造方法 |
| US7436044B2 (en) * | 2006-01-04 | 2008-10-14 | International Business Machines Corporation | Electrical fuses comprising thin film transistors (TFTS), and methods for programming same |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL134388C (ja) * | 1964-05-15 | 1900-01-01 | ||
| US3393088A (en) * | 1964-07-01 | 1968-07-16 | North American Rockwell | Epitaxial deposition of silicon on alpha-aluminum |
| US3484662A (en) * | 1965-01-15 | 1969-12-16 | North American Rockwell | Thin film transistor on an insulating substrate |
| JPS5267532A (en) * | 1975-12-03 | 1977-06-04 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory unit |
| US4185294A (en) * | 1975-12-10 | 1980-01-22 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor device and a method for manufacturing the same |
| JPS5293285A (en) * | 1976-02-02 | 1977-08-05 | Hitachi Ltd | Structure for semiconductor device |
| JPS56160050A (en) * | 1980-05-14 | 1981-12-09 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| US4389481A (en) * | 1980-06-02 | 1983-06-21 | Xerox Corporation | Method of making planar thin film transistors, transistor arrays |
| US4412242A (en) * | 1980-11-17 | 1983-10-25 | International Rectifier Corporation | Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions |
| JPS5799777A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Metal oxide semiconductor type semiconductor device |
| JPS5837949A (ja) * | 1981-08-31 | 1983-03-05 | Toshiba Corp | 集積回路装置 |
| DE3278799D1 (en) * | 1981-08-31 | 1988-08-25 | Toshiba Kk | Method for manufacturing three-dimensional semiconductor device |
| US4489478A (en) * | 1981-09-29 | 1984-12-25 | Fujitsu Limited | Process for producing a three-dimensional semiconductor device |
| US4500905A (en) * | 1981-09-30 | 1985-02-19 | Tokyo Shibaura Denki Kabushiki Kaisha | Stacked semiconductor device with sloping sides |
| JPS5893282A (ja) * | 1981-11-30 | 1983-06-02 | Seiko Epson Corp | 薄膜半導体素子 |
| JPS58153371A (ja) * | 1982-03-08 | 1983-09-12 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ |
-
1983
- 1983-08-19 JP JP58150149A patent/JPS6042855A/ja active Pending
-
1984
- 1984-07-30 EP EP84305165A patent/EP0134692A3/en not_active Withdrawn
- 1984-07-31 KR KR1019840004554A patent/KR850002683A/ko not_active Application Discontinuation
- 1984-08-08 CA CA000460557A patent/CA1220561A/en not_active Expired
- 1984-08-20 US US06/642,258 patent/US4695856A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112078U (ja) * | 1985-12-27 | 1987-07-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4695856A (en) | 1987-09-22 |
| CA1220561A (en) | 1987-04-14 |
| EP0134692A2 (en) | 1985-03-20 |
| KR850002683A (ko) | 1985-05-15 |
| EP0134692A3 (en) | 1986-10-22 |
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