JPS6240716A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6240716A JPS6240716A JP17862585A JP17862585A JPS6240716A JP S6240716 A JPS6240716 A JP S6240716A JP 17862585 A JP17862585 A JP 17862585A JP 17862585 A JP17862585 A JP 17862585A JP S6240716 A JPS6240716 A JP S6240716A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関するもので、特に積
層構造を有する半導体装置の製造方法に関するものであ
る。
層構造を有する半導体装置の製造方法に関するものであ
る。
（従来の技術）
積層構造型の半導体装置における上層能動層と下層能動
層との接続は、従来、最上層の装置製造後に、装置表面
を保護する絶縁膜及び下層能動層上の層間絶縁膜にコン
タクトホールを形成し、その後に配線金属膜を堆積し、
さらに該金属膜を４＜ターンニングすることによる方法
が一般的でありた。
層との接続は、従来、最上層の装置製造後に、装置表面
を保護する絶縁膜及び下層能動層上の層間絶縁膜にコン
タクトホールを形成し、その後に配線金属膜を堆積し、
さらに該金属膜を４＜ターンニングすることによる方法
が一般的でありた。
（発明が解決しようとする問題点）
しかしながら、最上層の装置製造後に、能動層
［間の接続のための配線を行うという方法により製
１造される半導体装置の場合、第２図に示
すように各層のコンタクトホールを重なり合わない別々
の領域に形成する必要があり、その為、基板上の面積利
用効率が悪かった。さらに、積層構造型の半導体装置で
は絶縁膜２０１上に堆積した多結晶シリコン膜を電子ビ
ームあるいはレーザビームの照射、走査により、単結晶
化する必要がある。その際、ビーム照射により単結晶化
されるシリコンの表面結晶方位を再現性良く制御する為
には、従来表面保護絶縁膜の素子が形成されていない領
域に開孔部を設け、その部分を単結晶化の為のシード領
域としてビーム照射を行い、絶縁膜上の多結晶あるいは
非晶質シリコン膜を再結晶化する時、下地からエピタキ
シャル成長させていた。しかしながら、従来のシードを
用いたシリコン膜の単結晶化法では、下地単結晶シリコ
ンの一部分をシード領域とする為、デバイス設計上の自
由度が制限されること、さらにシード領域の面積が余分
に必要なこと、その形成のための工程も余分に必要であ
るという欠点があった。以上の問題点を解決する積層構
造型の半導体装置として、第３図に示すような、層間に
縦配線を有する構造の装置が提案されている。この構造
においては、上層能動層と下層能動層とをあらをしめ３
０１に示す縦配線により接続しておくことにより、第２
図に示した構造の装置よりも面積利用効率を向上させて
いる。しかしながら、第３図に示す構造の装置の製造方
法においては、絶縁膜上とともに縦配線上でもシリコン
の再結晶化が生じる為、再結晶化シリコンと縦配線金属
との合金化反応が生じてシリコン膜中に金属が拡散して
しまうという点や、再結晶化の為のシード領域及びその
形成工程が必要であるという点については、解決されな
いで残る。
［間の接続のための配線を行うという方法により製
１造される半導体装置の場合、第２図に示
すように各層のコンタクトホールを重なり合わない別々
の領域に形成する必要があり、その為、基板上の面積利
用効率が悪かった。さらに、積層構造型の半導体装置で
は絶縁膜２０１上に堆積した多結晶シリコン膜を電子ビ
ームあるいはレーザビームの照射、走査により、単結晶
化する必要がある。その際、ビーム照射により単結晶化
されるシリコンの表面結晶方位を再現性良く制御する為
には、従来表面保護絶縁膜の素子が形成されていない領
域に開孔部を設け、その部分を単結晶化の為のシード領
域としてビーム照射を行い、絶縁膜上の多結晶あるいは
非晶質シリコン膜を再結晶化する時、下地からエピタキ
シャル成長させていた。しかしながら、従来のシードを
用いたシリコン膜の単結晶化法では、下地単結晶シリコ
ンの一部分をシード領域とする為、デバイス設計上の自
由度が制限されること、さらにシード領域の面積が余分
に必要なこと、その形成のための工程も余分に必要であ
るという欠点があった。以上の問題点を解決する積層構
造型の半導体装置として、第３図に示すような、層間に
縦配線を有する構造の装置が提案されている。この構造
においては、上層能動層と下層能動層とをあらをしめ３
０１に示す縦配線により接続しておくことにより、第２
図に示した構造の装置よりも面積利用効率を向上させて
いる。しかしながら、第３図に示す構造の装置の製造方
法においては、絶縁膜上とともに縦配線上でもシリコン
の再結晶化が生じる為、再結晶化シリコンと縦配線金属
との合金化反応が生じてシリコン膜中に金属が拡散して
しまうという点や、再結晶化の為のシード領域及びその
形成工程が必要であるという点については、解決されな
いで残る。
本発明の目的は、以上述べたごとき、従来の積層構造型
の半導体装置の製造方法の問題点に関して、特に、能動
層間に縦配線を有する積層構造型の半導体装置の製造方
法の問題点を解決する新しい半導体装置の製造方法を提
供することにある。
の半導体装置の製造方法の問題点に関して、特に、能動
層間に縦配線を有する積層構造型の半導体装置の製造方
法の問題点を解決する新しい半導体装置の製造方法を提
供することにある。
（問題点を解決するための手段）
本発明によれば、半導体基板上に積層構造型の装置を製
造する方法に関して、下地半導体基板表面に素子を形成
する工程と、該素子の縦配線を接続すべき単結晶シリコ
ン上においては少なくともエピタキシャル成長する条件
でフッ化カルシウム絶縁膜を堆積する工程と、該フッ化
カルシウム絶縁膜上に多結晶あるいは非晶質シリコン膜
を堆積する工程と、前記のフッ化カルシウム絶縁膜の単
結晶領域をシード領域として、ビームアニール法により
フッ化カルシウム絶縁膜上に単結晶シリコン膜を形成す
る工程と、該単結晶シリコン膜と単結晶フッ化カルシウ
ム絶縁膜との少なくとも一部に下地単結晶シリコンに達
するコンタクトホールを形成する工程と、該コンタクト
ホール内に導電膜を堆積する工程と、フッ化カルシウム
絶縁膜上の単結晶シリコン膜に素子を形成する工程とを
含むことを特徴とする能動層間に縦配線を有する半導体
装置の製造方法が得られる。
造する方法に関して、下地半導体基板表面に素子を形成
する工程と、該素子の縦配線を接続すべき単結晶シリコ
ン上においては少なくともエピタキシャル成長する条件
でフッ化カルシウム絶縁膜を堆積する工程と、該フッ化
カルシウム絶縁膜上に多結晶あるいは非晶質シリコン膜
を堆積する工程と、前記のフッ化カルシウム絶縁膜の単
結晶領域をシード領域として、ビームアニール法により
フッ化カルシウム絶縁膜上に単結晶シリコン膜を形成す
る工程と、該単結晶シリコン膜と単結晶フッ化カルシウ
ム絶縁膜との少なくとも一部に下地単結晶シリコンに達
するコンタクトホールを形成する工程と、該コンタクト
ホール内に導電膜を堆積する工程と、フッ化カルシウム
絶縁膜上の単結晶シリコン膜に素子を形成する工程とを
含むことを特徴とする能動層間に縦配線を有する半導体
装置の製造方法が得られる。
（作用）
本発明においては、上述の製造方法を用いることにより
、従来の積層構造型の半導体装置の製造方法に関する問
題点を解決した。まず、絶縁膜上の多結晶あるいは非晶
質シリコン膜を、ビームアニール法により単結晶化する
場合、従来の製造方法においては、能動層間の縦配線が
シリコン膜の下に既に形成されている為、ビームアニー
ル時に縦配線金属とシリコンとが反応を起こしシリコン
・金属合金を形成するという問題があった。しかし、本
発明の製造方法においてはビームアニール時には、まだ
縦配線が形成されていない為、上述の問題は生じない。
、従来の積層構造型の半導体装置の製造方法に関する問
題点を解決した。まず、絶縁膜上の多結晶あるいは非晶
質シリコン膜を、ビームアニール法により単結晶化する
場合、従来の製造方法においては、能動層間の縦配線が
シリコン膜の下に既に形成されている為、ビームアニー
ル時に縦配線金属とシリコンとが反応を起こしシリコン
・金属合金を形成するという問題があった。しかし、本
発明の製造方法においてはビームアニール時には、まだ
縦配線が形成されていない為、上述の問題は生じない。
また、ビームアニール時の結晶成長を制御する為に、従
来方法においては、シリコン膜と下地シリコン基板とが
直接つながるシード領域を設けていたが、シード領域形
成の工程が必要であるということや１、シード領域の存
在によりデバイス設計の自由度が制約されまた、シード
の面積も余分に必要になるという問題があった。しかし
、本発明の製造方法においては、シリコン膜のシード領
域として、素子の形成された下地シリコン基板上に部分
的にエピタキシャル成長したフッ化カルシウム絶縁膜を
用いることにより、上記の問題点は解消されている。
来方法においては、シリコン膜と下地シリコン基板とが
直接つながるシード領域を設けていたが、シード領域形
成の工程が必要であるということや１、シード領域の存
在によりデバイス設計の自由度が制約されまた、シード
の面積も余分に必要になるという問題があった。しかし
、本発明の製造方法においては、シリコン膜のシード領
域として、素子の形成された下地シリコン基板上に部分
的にエピタキシャル成長したフッ化カルシウム絶縁膜を
用いることにより、上記の問題点は解消されている。
（実施例）
本発明の実施例について、図面を参照して詳細に説明す
る。第１図（ａ）〜（０は、一実施例を工程を追って順
次指示した模式的断面図である。第１図（ａ）は、シリ
コン基板１０１上に通常の製造工程により、Ｎ型ＭＯ８
）ランジスタを形成した後、基板上にフッ化カルシウム
絶縁膜１０５，１０６を少なくとも下地が単結晶シリコ
ンの領域では、エピタキシャル成長するように、基板温
度６００°Ｃの条件で電子ビーム蒸着法により堆積した
状態を示す。次に、部分的にエピタキシャル成長したフ
ッ化カルシウム絶縁膜１０５，１０６上にＣＶＤ法によ
り多結晶シリコン膜を均一に堆積した後、該多結晶シリ
コン膜を単結晶化する為、多結晶シリコン膜を下地フッ
化カルシウム絶縁膜のエピタキシャル成長領域をシード
領域として電子ビームアニールを行う。その場合の単結
晶化アニール条件としては、基板温度６００°Ｃ１電子
ビーム加速電圧１５ｋＶ、電子ビーム電流密度５゜５Ａ
／ｃｍ、走査速度７０ｃｍ／ｓｅｅである。第１図（ｂ
）はフッ化カルシウム絶縁膜１０５，１０６上の多結晶
シリコン膜が単結晶化された状態を示す。次に、第１図
（ｅ）は、ステンシル層１０９としてチタニウムを単結
晶シリコン膜１０８上に通常のスパッタ法により堆積し
、ステンシル層１０９と単結晶シリコン膜１０８とフッ
化カルシウム絶縁膜１０５，１０６上に上層能動層と下
層能動層の縦配線による接続のためのコンタクトホール
を１通常のドライエツチング法により形成した状態を示
す。さらにコンタクトホール側壁部を熱酸化し熱酸化膜
１１１を形成した後、その上にイオン化蒸着法により、
下層能動層と下層能動層の縦配線モリブデン膜１１０を
イオン化電極電圧１４Ｖ、基板電゛圧１゜８ｋＶ、平均
膜堆積速度１０Ａ／ｓｅｅの膜堆積条件により堆積した
後、堆積モリブデン膜１１０のスライドエツチングを行
って、ステンシル層１０９の側面部のみを露出させ、そ
の後、純水で１１３０に希釈したフッ酸を用いてステン
シル層１０９の、リフトオフを行い、コンタクトホール
部のモリブデン膜１１０のみを残す。第１図（ｄ）はこ
の状態を示した図である。さらに、第１図（ｅ）は通常
の装置製造方法により、フッ化カルシウム絶縁膜１０５
，１０６上の単結晶シリコン膜１０８上にＰ型ＭＯ８）
ランジスタを形成した状態を示した図である。最後に第
１図（ｆ）は、該上層単結晶シリコン膜１０８上に層間
絶縁膜１１５を堆積した後、前記モリブデン膜を埋め込
んだコンタクトホール上に重ねて新しくコンタクトホー
ルを形成した後、該層間絶縁膜１１５上にアルミニウム
配線膜１１６を堆積し、該アルミニウム配線膜１１６を
パターンニングし、コンタクトホール部に埋め込んだモ
リブデン膜１１０と、上層シリコン層のＰ型ＭＯ８）ラ
ンジスタと下層シリコン基板のＮ型ＭＯ８）ランジスタ
とを接続した状態を示した図である。以上の製造方法に
より、能動層間に縦配線を有した積層構造型の半導体装
置が形成できることは、明らかである。
る。第１図（ａ）〜（０は、一実施例を工程を追って順
次指示した模式的断面図である。第１図（ａ）は、シリ
コン基板１０１上に通常の製造工程により、Ｎ型ＭＯ８
）ランジスタを形成した後、基板上にフッ化カルシウム
絶縁膜１０５，１０６を少なくとも下地が単結晶シリコ
ンの領域では、エピタキシャル成長するように、基板温
度６００°Ｃの条件で電子ビーム蒸着法により堆積した
状態を示す。次に、部分的にエピタキシャル成長したフ
ッ化カルシウム絶縁膜１０５，１０６上にＣＶＤ法によ
り多結晶シリコン膜を均一に堆積した後、該多結晶シリ
コン膜を単結晶化する為、多結晶シリコン膜を下地フッ
化カルシウム絶縁膜のエピタキシャル成長領域をシード
領域として電子ビームアニールを行う。その場合の単結
晶化アニール条件としては、基板温度６００°Ｃ１電子
ビーム加速電圧１５ｋＶ、電子ビーム電流密度５゜５Ａ
／ｃｍ、走査速度７０ｃｍ／ｓｅｅである。第１図（ｂ
）はフッ化カルシウム絶縁膜１０５，１０６上の多結晶
シリコン膜が単結晶化された状態を示す。次に、第１図
（ｅ）は、ステンシル層１０９としてチタニウムを単結
晶シリコン膜１０８上に通常のスパッタ法により堆積し
、ステンシル層１０９と単結晶シリコン膜１０８とフッ
化カルシウム絶縁膜１０５，１０６上に上層能動層と下
層能動層の縦配線による接続のためのコンタクトホール
を１通常のドライエツチング法により形成した状態を示
す。さらにコンタクトホール側壁部を熱酸化し熱酸化膜
１１１を形成した後、その上にイオン化蒸着法により、
下層能動層と下層能動層の縦配線モリブデン膜１１０を
イオン化電極電圧１４Ｖ、基板電゛圧１゜８ｋＶ、平均
膜堆積速度１０Ａ／ｓｅｅの膜堆積条件により堆積した
後、堆積モリブデン膜１１０のスライドエツチングを行
って、ステンシル層１０９の側面部のみを露出させ、そ
の後、純水で１１３０に希釈したフッ酸を用いてステン
シル層１０９の、リフトオフを行い、コンタクトホール
部のモリブデン膜１１０のみを残す。第１図（ｄ）はこ
の状態を示した図である。さらに、第１図（ｅ）は通常
の装置製造方法により、フッ化カルシウム絶縁膜１０５
，１０６上の単結晶シリコン膜１０８上にＰ型ＭＯ８）
ランジスタを形成した状態を示した図である。最後に第
１図（ｆ）は、該上層単結晶シリコン膜１０８上に層間
絶縁膜１１５を堆積した後、前記モリブデン膜を埋め込
んだコンタクトホール上に重ねて新しくコンタクトホー
ルを形成した後、該層間絶縁膜１１５上にアルミニウム
配線膜１１６を堆積し、該アルミニウム配線膜１１６を
パターンニングし、コンタクトホール部に埋め込んだモ
リブデン膜１１０と、上層シリコン層のＰ型ＭＯ８）ラ
ンジスタと下層シリコン基板のＮ型ＭＯ８）ランジスタ
とを接続した状態を示した図である。以上の製造方法に
より、能動層間に縦配線を有した積層構造型の半導体装
置が形成できることは、明らかである。
（発明の効果）
以上説明したごとく、本発明により、積層構造型の半導
体装置において、各能動層間に縦配線を有し、しかも下
層能動層にシード領域が不要である積層構造型の半導体
装置を製造できる。その結果、従来の積層構造型の半導
体装置に比べて、基板面積利用効率が良く、かつ設計の
自由度の高い積層構造型の半導体装置が得られる。
体装置において、各能動層間に縦配線を有し、しかも下
層能動層にシード領域が不要である積層構造型の半導体
装置を製造できる。その結果、従来の積層構造型の半導
体装置に比べて、基板面積利用効率が良く、かつ設計の
自由度の高い積層構造型の半導体装置が得られる。
第１図（ａ）〜（０は、積層構造型の半導体装置を製造
する為の本発明による製造方法を説明するための略断面
図、第２図は、能動層間の縦配線のない従来の積層構造
型の半導体装置の略断面図、第３図は能動層間に縦配線
のある従来の積層構造型の半導体 ・装置の
略断面図である。 １０１・・・シリコン基板 １０２・・・素子間分離
絶縁膜１０３・・・ゲート酸化膜 １０４・・・ゲー
ト電極１０５・・・エピタキシャルフッ化カルシウム絶
縁膜１０６−・・多結晶フッ化カルシウム絶縁膜１０７
・・・Ｎ型不純物領域 １０８・・・単結晶シリコン膜
：１０９ベテンシル層 １１０・・
・縦配線モリブデン膜 ト１１１・・・熱
酸化膜 １１２・・・上層能動層のゲート酸化膜１１３
・・・上層能動層のゲート電極 １１４・−ｐ型不純物領域 １１５・・・絶縁膜１１６
・・・アルミニウム膜 ２０１・・・絶縁膜
１２３０１・・・縦配線金属膜 工業技術＝長 ？ オ １ 図 （ｂ） （Ｃ） （ｆ）
する為の本発明による製造方法を説明するための略断面
図、第２図は、能動層間の縦配線のない従来の積層構造
型の半導体装置の略断面図、第３図は能動層間に縦配線
のある従来の積層構造型の半導体 ・装置の
略断面図である。 １０１・・・シリコン基板 １０２・・・素子間分離
絶縁膜１０３・・・ゲート酸化膜 １０４・・・ゲー
ト電極１０５・・・エピタキシャルフッ化カルシウム絶
縁膜１０６−・・多結晶フッ化カルシウム絶縁膜１０７
・・・Ｎ型不純物領域 １０８・・・単結晶シリコン膜
：１０９ベテンシル層 １１０・・
・縦配線モリブデン膜 ト１１１・・・熱
酸化膜 １１２・・・上層能動層のゲート酸化膜１１３
・・・上層能動層のゲート電極 １１４・−ｐ型不純物領域 １１５・・・絶縁膜１１６
・・・アルミニウム膜 ２０１・・・絶縁膜
１２３０１・・・縦配線金属膜 工業技術＝長 ？ オ １ 図 （ｂ） （Ｃ） （ｆ）
Claims (1)
- 半導体基板上に積層構造型の装置を製造する方法に関し
て、下地半導体基板表面に素子を形成する工程と、該素
子の縦配線を接続すべき単結晶シリコン上においては少
なくともエピタキシャル成長する条件でフッ化カルシウ
ム絶縁膜を堆積する工程と、該フッ化カルシウム絶縁膜
上に多結晶あるいは非晶質シリコン膜を堆積する工程と
、前記のフッ化カルシウム絶縁膜の単結晶領域をシード
領域として、ビームアニール法により、フッ化カルシウ
ム絶縁膜上に単結晶シリコン膜を形成する工程と、該単
結晶シリコン膜と単結晶フッ化カルシウム絶縁膜との少
なくとも一部に下地単結晶シリコンに達するコンタクト
ホールを形成する工程と、該コンタクトホール内に導電
膜を堆積する工程と、フッ化カルシウム絶縁膜上の単結
晶シリコン膜に素子を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17862585A JPS6240716A (ja) | 1985-08-15 | 1985-08-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17862585A JPS6240716A (ja) | 1985-08-15 | 1985-08-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240716A true JPS6240716A (ja) | 1987-02-21 |
Family
ID=16051721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17862585A Pending JPS6240716A (ja) | 1985-08-15 | 1985-08-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240716A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02271657A (ja) * | 1989-04-13 | 1990-11-06 | Nec Corp | 能動層２層積層ｃｍｏｓインバータ |
| US5460995A (en) * | 1991-08-30 | 1995-10-24 | Nec Corporation | Fully CMOS-type SRAM device and method for fabricating the same |
| KR100305402B1 (ko) * | 1998-12-30 | 2001-11-02 | 박종섭 | 반도체소자의 제조방법 |
| KR100526573B1 (ko) * | 1998-06-30 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| KR100596486B1 (ko) * | 2005-05-23 | 2006-07-04 | 삼성전자주식회사 | 스택형 반도체 장치 및 그 제조 방법 |
| KR100684894B1 (ko) * | 2005-04-18 | 2007-02-20 | 삼성전자주식회사 | 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57160156A (en) * | 1981-03-27 | 1982-10-02 | Mitsubishi Electric Corp | Semiconductor device |
-
1985
- 1985-08-15 JP JP17862585A patent/JPS6240716A/ja active Pending
Patent Citations (1)
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| US7432185B2 (en) | 2005-04-18 | 2008-10-07 | Samsung Electronics Co., Ltd. | Method of forming semiconductor device having stacked transistors |
| US7579225B2 (en) | 2005-04-18 | 2009-08-25 | Samsung Electronics Co., Ltd. | Method of forming semiconductor device having stacked transistors |
| US7833847B2 (en) | 2005-04-18 | 2010-11-16 | Samsung Electronics Co., Ltd. | Method of forming semiconductor device having stacked transistors |
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