JPH02271657A - 能動層２層積層ｃｍｏｓインバータ - Google Patents
能動層２層積層ｃｍｏｓインバータInfo
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- JPH02271657A JPH02271657A JP1094539A JP9453989A JPH02271657A JP H02271657 A JPH02271657 A JP H02271657A JP 1094539 A JP1094539 A JP 1094539A JP 9453989 A JP9453989 A JP 9453989A JP H02271657 A JPH02271657 A JP H02271657A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は５ＯＩ（セミコンダクタ、オン、インシュレー
タ、Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ｏｎ Ｉｎ５ｕｌａ
ｔｏｒ）を用いた、能動層積層構造のＣＭＯＳインバー
タに関する。
タ、Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ｏｎ Ｉｎ５ｕｌａ
ｔｏｒ）を用いた、能動層積層構造のＣＭＯＳインバー
タに関する。
（従来の技術）
従来、能動層２層構造を有するＣＭＯＳインバータ回路
は、次のように形成していた。まずシリコン基板１上に
ｎＭＯ８ＦＥＴを配置しこの層を下層能動層とする。そ
の上に層間絶縁膜３を介してＳＯＩ層を作製しこの層を
上層能動層としここにｐＭＯ８ＦＥＴを配置する。次に
試料表面に絶縁膜７を形成・被覆した後に、各ＭＯ８Ｆ
ＥＴへのアルミ配線４，５を形成する。このアルミ配線
形成には、各ＭＯ８ＦＥＴの各電極から試料被覆絶縁膜
７上へ、いったん配線を引き出し、その後、それぞれの
結線場所へ配線を引きまわしていた。このため、能動層
２層ＣＭＯＳインバータ形成において必要なｎＭＯ８Ｆ
ＥＴ、 ｐＭＯ８ＦＥＴの各ドレイン２，６の接続は、
第２図に示す様に、ｎＭＯ８ＦＥＴのドレイン２を基板
面方向、この図でいえば横方向に引きのばし、ここから
アルミ配線でいったん被覆絶縁膜７上へ引き出した配線
と、ｐＭＯ８ＦＥＴのドレイン６から被覆絶縁膜７上へ
引き出した配線とを、被覆絶縁膜７上で結線していた。
は、次のように形成していた。まずシリコン基板１上に
ｎＭＯ８ＦＥＴを配置しこの層を下層能動層とする。そ
の上に層間絶縁膜３を介してＳＯＩ層を作製しこの層を
上層能動層としここにｐＭＯ８ＦＥＴを配置する。次に
試料表面に絶縁膜７を形成・被覆した後に、各ＭＯ８Ｆ
ＥＴへのアルミ配線４，５を形成する。このアルミ配線
形成には、各ＭＯ８ＦＥＴの各電極から試料被覆絶縁膜
７上へ、いったん配線を引き出し、その後、それぞれの
結線場所へ配線を引きまわしていた。このため、能動層
２層ＣＭＯＳインバータ形成において必要なｎＭＯ８Ｆ
ＥＴ、 ｐＭＯ８ＦＥＴの各ドレイン２，６の接続は、
第２図に示す様に、ｎＭＯ８ＦＥＴのドレイン２を基板
面方向、この図でいえば横方向に引きのばし、ここから
アルミ配線でいったん被覆絶縁膜７上へ引き出した配線
と、ｐＭＯ８ＦＥＴのドレイン６から被覆絶縁膜７上へ
引き出した配線とを、被覆絶縁膜７上で結線していた。
能動層２層ＣＭＯＳインバータ形成において必要な、ｎ
ＭＯ８ＦＥＴ、ｐＭＯ８ＦＥＴの各ゲー） ９．１０の
接続の場合も同様であった。
ＭＯ８ＦＥＴ、ｐＭＯ８ＦＥＴの各ゲー） ９．１０の
接続の場合も同様であった。
（発明が解決しようとする課題）
上述の様配線形式を用いた場合、ドレインをひき出さね
ばならずしかも下層能動層中から配線を引き出す部分は
コンタクトホールのアスペクト比の緩和を目的とした段
をつけて開孔するので、レイアウト上の占有面線は大き
なものとなる。このため、能動層２層ＣＭＯＳインバー
タの集積度の向上は難しくなっている。
ばならずしかも下層能動層中から配線を引き出す部分は
コンタクトホールのアスペクト比の緩和を目的とした段
をつけて開孔するので、レイアウト上の占有面線は大き
なものとなる。このため、能動層２層ＣＭＯＳインバー
タの集積度の向上は難しくなっている。
また、下層能動層中ｎＭＯ８ＦＥＴのドレイン２、ゲー
ト１０等は必要以上に引きのばされるので、余分な配線
抵抗、寄生容量等が、インバータ回路中に生じ、これが
、回路特性向上を防げる。
ト１０等は必要以上に引きのばされるので、余分な配線
抵抗、寄生容量等が、インバータ回路中に生じ、これが
、回路特性向上を防げる。
本発明の目的は、コンタクトホール部分の占有面積を減
少させることによる集積度の向上と、配線抵抗、寄生容
量等を削減することによる回路特性向上を実現する能動
層２層積層ＣＭＯＳインバータを提供することにある。
少させることによる集積度の向上と、配線抵抗、寄生容
量等を削減することによる回路特性向上を実現する能動
層２層積層ＣＭＯＳインバータを提供することにある。
（課題を解決するための手段）
本発明のインバータは下層能動層中に配置した第１導電
型のＭＯＳＦＥＴの電極と、その直上の上層能動層中に
配置した第２導電型ＭＯ８ＦＥＴの電極間を接続する能
動層２層積層ＣＭＯＳインバータにおいて、上下層間で
接続すべき２つの電極はそれらを貫通する柱状の金属に
より接続されている。
型のＭＯＳＦＥＴの電極と、その直上の上層能動層中に
配置した第２導電型ＭＯ８ＦＥＴの電極間を接続する能
動層２層積層ＣＭＯＳインバータにおいて、上下層間で
接続すべき２つの電極はそれらを貫通する柱状の金属に
より接続されている。
（実施例）
以下、本発明について実施例を用いて説明する。本実施
例においては半導体膜としてシリコン膜、絶縁膜として
シリコン酸化膜、半導体基板としてシリコン基板、配線
拐料としてアルミニウム、コンタクトホール中に埋め込
んだ柱状の金属としてタングステンを用いている。
例においては半導体膜としてシリコン膜、絶縁膜として
シリコン酸化膜、半導体基板としてシリコン基板、配線
拐料としてアルミニウム、コンタクトホール中に埋め込
んだ柱状の金属としてタングステンを用いている。
第１図は、本発明を用い作製した能動層２層積層ｃＭｏ
ｓインバータの断・面構式図である。まず、シリコン基
板１内にｎＭＯ８ＦＥＴを通常の方法で形成する。さら
に、シリコン酸化膜からなる層間絶縁膜３をＣＶＤ法な
どで形成しその上にポリシリコン膜を形成しレーザアニ
ール等の方法でＳＯｒ膜を形成しそこに通常の方法でｐ
ＭＯ８ＦＥＴを形成する。この時、ｎＭＯ８ＦＥＴとｐ
ＭＯ８ＦＥＴの各電極のうちドレイン２，６をまたゲー
ト９．１０を試料上面から見て重なる位置に配置する。
ｓインバータの断・面構式図である。まず、シリコン基
板１内にｎＭＯ８ＦＥＴを通常の方法で形成する。さら
に、シリコン酸化膜からなる層間絶縁膜３をＣＶＤ法な
どで形成しその上にポリシリコン膜を形成しレーザアニ
ール等の方法でＳＯｒ膜を形成しそこに通常の方法でｐ
ＭＯ８ＦＥＴを形成する。この時、ｎＭＯ８ＦＥＴとｐ
ＭＯ８ＦＥＴの各電極のうちドレイン２，６をまたゲー
ト９．１０を試料上面から見て重なる位置に配置する。
その後シリコン酸化膜７で試料表面を被覆する。以上の
工程において、層間絶縁膜３とシリコン酸化膜７の表面
は、平坦化剤の塗布および、平坦化剤とシリコン酸化膜
の等速度エッチバンクにより平坦化する。
工程において、層間絶縁膜３とシリコン酸化膜７の表面
は、平坦化剤の塗布および、平坦化剤とシリコン酸化膜
の等速度エッチバンクにより平坦化する。
次に下層能動層中のｎＭＯ８ＦＥＴの各電極へのコンタ
クトホールを開孔する。このコンタクトホールは、まず
シリコン酸化膜７をドライエツチングにより開孔する。
クトホールを開孔する。このコンタクトホールは、まず
シリコン酸化膜７をドライエツチングにより開孔する。
その結果、ｎＭＯ８ＦＥＴのゲート１０、ドレイン２の
各電極を形成するためのコンタクトホールにより、上層
能動中のｐＭＯ８ＦＥＴのゲート９、ドレイン６が露出
される。その後、シリコン膜のドライエツチングにより
、ｐＭＯ３ＦＥＴのゲート９、ドレイン６のコンタクト
ホールの位置のシリコンが除去される。最後にコンタク
トポール位置の層間絶縁膜３をシリコン酸化膜のエツチ
ングにより除去する。これにより、下層能動層中のｎＭ
Ｏ８ＦＥＴのゲート１０、ドレイン２、ソースを形成す
るシリコン膜がコンタクトホール位置で露出される。
各電極を形成するためのコンタクトホールにより、上層
能動中のｐＭＯ８ＦＥＴのゲート９、ドレイン６が露出
される。その後、シリコン膜のドライエツチングにより
、ｐＭＯ３ＦＥＴのゲート９、ドレイン６のコンタクト
ホールの位置のシリコンが除去される。最後にコンタク
トポール位置の層間絶縁膜３をシリコン酸化膜のエツチ
ングにより除去する。これにより、下層能動層中のｎＭ
Ｏ８ＦＥＴのゲート１０、ドレイン２、ソースを形成す
るシリコン膜がコンタクトホール位置で露出される。
この様に加工した試料の表面に、膜厚５００人のポリシ
リコン薄膜を堆積させ、その後、このポリシリコン薄膜
を異方性ドライエツチングにより除去する。この時、ド
ライエツチングの異方性と、コンタクトホールのアスペ
クト比が大きいことにより、コンタクトホールの側壁に
のみポリシリコン薄膜１２が残る。
リコン薄膜を堆積させ、その後、このポリシリコン薄膜
を異方性ドライエツチングにより除去する。この時、ド
ライエツチングの異方性と、コンタクトホールのアスペ
クト比が大きいことにより、コンタクトホールの側壁に
のみポリシリコン薄膜１２が残る。
次に、この試料表面に、Ｈ２をキャリアガスとした混合
比１：１のＷＦ６とＳｉＨ４の混合ガスを用い、温度３
００’Ｃの環境でタングステンのＣＶＤ成長を行う。こ
の条件においては、タングステンはシリコン膜上のみに
堆積され、シリコン酸化膜上には堆積されない。
比１：１のＷＦ６とＳｉＨ４の混合ガスを用い、温度３
００’Ｃの環境でタングステンのＣＶＤ成長を行う。こ
の条件においては、タングステンはシリコン膜上のみに
堆積され、シリコン酸化膜上には堆積されない。
この結果、コンタクトホール内に柱状のタングステンが
形成され、下層能動層中のｎＭＯ８ＦＥＴのドレイン２
、ゲート１０はそれぞれ上層能動層中のｐＭＯ８ＦＥＴ
のドレイン６、ゲート９にタングステンにより直結され
る。
形成され、下層能動層中のｎＭＯ８ＦＥＴのドレイン２
、ゲート１０はそれぞれ上層能動層中のｐＭＯ８ＦＥＴ
のドレイン６、ゲート９にタングステンにより直結され
る。
最後にアルミニウム５を堆積し、これをパターンニング
、加工することでＣＭＯＳインバータの配線を引き出す
。
、加工することでＣＭＯＳインバータの配線を引き出す
。
本実施例においては、半導体膜としてシリコン膜、絶縁
膜としてシリコン酸化膜、半導体基板としてシリコン基
板、配線材料としてアルミニウム、コンタクトホール中
に埋め込んだ柱状金属としてタングステンを用いたが、
他の種類の半導体膜、他の種類の絶縁膜、他の種類の半
導体基板、他の種類の配線材料、他の種類の金属を用い
ても良い。
膜としてシリコン酸化膜、半導体基板としてシリコン基
板、配線材料としてアルミニウム、コンタクトホール中
に埋め込んだ柱状金属としてタングステンを用いたが、
他の種類の半導体膜、他の種類の絶縁膜、他の種類の半
導体基板、他の種類の配線材料、他の種類の金属を用い
ても良い。
（発明の効呆）
以上のように本発明によれば能動層２層積層構造（７）
ＣＭＯＳインバータを形成するｎＭＯｓＦＥＴ、ｐＭＯ
８ＦＥＴのドレイン、ゲートをそれぞれ、１個のコンタ
クトポール中に埋め込んだ金属のみで結線できるので電
極結線部の占有面積が減少し、回路の集積度は向上する
。例えば従来例に比べ前述の実施例では占有面積１／４
になる。
ＣＭＯＳインバータを形成するｎＭＯｓＦＥＴ、ｐＭＯ
８ＦＥＴのドレイン、ゲートをそれぞれ、１個のコンタ
クトポール中に埋め込んだ金属のみで結線できるので電
極結線部の占有面積が減少し、回路の集積度は向上する
。例えば従来例に比べ前述の実施例では占有面積１／４
になる。
また、下層能動層中のＭＯＳＦＥＴのドレイン、ゲート
等は必要以上に引きのばされないので、余分な配線抵抗
、寄生容量等がインバータ中に発生せず、回路特性の向
上が期待される。
等は必要以上に引きのばされないので、余分な配線抵抗
、寄生容量等がインバータ中に発生せず、回路特性の向
上が期待される。
第１図は本発明の実施例における試料の断面図、第２図
は、従来例における試料の断面図である。 図中の番号は以下のものを示す。
は、従来例における試料の断面図である。 図中の番号は以下のものを示す。
Claims (1)
- 下層能動層中に配置した第１導電型のＭＯＳＦＥＴの電
極と、その直上の上層能動層中に配置した第２導電型Ｍ
ＯＳＦＥＴの電極間を接続する能動層２層積層ＣＭＯＳ
インバータにおいて、上下層間で接続すべき２つの電極
はそれらを貫通する柱状の金属により接続されているこ
とを特徴とする能動層２層積層インバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094539A JPH02271657A (ja) | 1989-04-13 | 1989-04-13 | 能動層２層積層ｃｍｏｓインバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094539A JPH02271657A (ja) | 1989-04-13 | 1989-04-13 | 能動層２層積層ｃｍｏｓインバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271657A true JPH02271657A (ja) | 1990-11-06 |
Family
ID=14113124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094539A Pending JPH02271657A (ja) | 1989-04-13 | 1989-04-13 | 能動層２層積層ｃｍｏｓインバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271657A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100418567B1 (ko) * | 2001-06-14 | 2004-02-11 | 주식회사 하이닉스반도체 | 각기 다른 반도체층 상에 ｎｍｏｓ 트랜지스터 및ｐｍｏｓ 트랜지스터를 구비하는 2-입력 노어 게이트 및그 제조 방법 |
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-
1989
- 1989-04-13 JP JP1094539A patent/JPH02271657A/ja active Pending
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