JPH02228071A - Ｐチャネル型電界郊果トランジスタを含む半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＰチャネル型電界効果トランジスタを有する半
導体装置に関する。

［従来の技術］ 近時、半導体装置の高速化及び高集積化を図るべく素子
寸法の微細化が増々促進されている。−方、素子寸法の
微細化に伴い、半導体装置の製造工期も長くなってきて
いる。

第４図は一般的に用いられている従来のＰチャネル型電
界効果トランジスタ（以下、ＰＭＯ８と略す）の平面図
であり、第５図は第４図の■−Ｖ線による断面図である
。

半導体基板１の表面に素子分離用の厚いフィールド絶縁
膜３が選択的に形成されており、このフィールド絶縁膜
３に囲まれた素子形成領域にＮウェル領域２が形成され
ている。

また、Ｎウェル領域２上には酸化シリコン膜よりなるゲ
ート絶縁膜４が形成されており、このゲ−ト絶縁ＩＸ４
を介してゲート電極５が所定のパターンで形成されてい
る。

更に、Ｐ型環電層よりなるソース中ドレイン領域６がＮ
ウェル領域２の表面に選択的に形成されており、半導体
基板１の全面には層間絶縁膜７が被着されている。そし
て、この層間絶縁ｌｉ７に選択的にソース・ドレイン開
孔窓８を設け、ソース曇ドレイン領域６の一部を露出さ
せた後、との開孔窓８に埋め込むようにして、多結晶シ
リコン膜１２及びアルミニウム等の低導電率の金属から
なるソースＯドレイン電極１０を選択的に設けである。

［発明が解決しようとする課題］ ところで、ＰＭＯ８）ランジスタの高速化及び高集積化
を図るためには素子寸法の微細化が必須である。素子寸
法を微細化する一つの手段として第４図に示すようにソ
ース書ドレイン領域６の上の層間絶縁膜７に選択的に形
成した開孔窓８とフィールド絶縁膜３の縁部との間の距
離Ｘを可及的に小さくする方法がある。

しかし、従来のＰＭＯ８では、前述の距離Ｘを縮小させ
るべく、第６図に示すようにソース・ドレイン領域６ａ
の幅を狭くすると共に、ソース及びドレイン開孔窓８ａ
をフィールド絶縁膜３の縁部に隣接して設けると、素子
寸法の微細化は実現できるものの、第６図の■−■線に
よる断面図を第７図に示す如く、ソース拳ドレイン開孔
窓８ａの周縁部でソース・ドレイン領域６ａとＮウェル
領域２とがソース・ドレイン電極１０により短絡しやす
く、このため、半導体装置の歩留りが低いという難点が
ある。

また、上述した歩留り低下を防止すべく、第８図の如く
、ソース・ドレインの開孔窓８ａを設けた後、ソース・
ドレイン領域６ａと同一導電型の不純物原子を選択的に
添加して補償領域１３を設け、ソース・ドレインの開孔
窓８ａにＮウェル領域２が露出しないようにしてソース
番ドレイン領域６ａとＮウェル領域２との短絡を防止す
る方法もある。

しかしながら、このような方法によれば、層間絶縁Ｍ７
に形成したソース・ドレイン開孔窓８ａに選択的に不純
物原子を導入する工程が増えるため、半導体装置の製造
工期が長くなり、半導体装置の製造コストが高くなって
しまうという欠点がある。

本発明はかかる問題点に鑑みてなされたものであって、
ソース・ドレイン領域とウェル領域との短絡が防止され
、製造歩留りが高いと共に、工程が簡素で製造工期も短
かくすることができ、素子の微細化による高集積化及び
高速化が可能のＰチャネル型電界効果トランジスタを含
む半導体装置を提供することを目的とする。

［課題を解決するための手段］ 本発明に係るＰチャネル型電界効果トランジスタを含む
半導体装置は、半導体基板上の素子間分離用フィールド
絶縁膜に囲まれた素子形成領域にＮ導電型ウェル領域、
ソース及びドレイン領域並びにゲート電極を形成し、更
に全面に層間絶縁膜を形成してＰチャネル型電界効果ト
ランジスタを構成した半導体装置において、前記層間絶
縁膜に選択的に形成され、前記ソース領域と前記ウェル
領域及び前記ドレイン領域と前記ウェル領域とに夫々ま
たがるパターンを有する開孔窓と、この開孔窓内に設け
られた高融点金属からなるシリサイド合金膜と、このシ
リサイド合金膜に接するバリア金属膜と、前記開孔窓を
埋め込む埋込金属膜とを存し、これらのシリサイド合金
膜、バリア金属膜及び埋込金属膜によりソース及びドレ
イン電極を構成したことを特徴とする。

［作用］ 本発明においては、全面に設けた層間絶縁膜に選択的に
開孔窓を設けて前記開孔窓内にソース及びドレイン領域
とウェル領域との双方を露出させ、この露出した半導体
基板表面に高融点金属からなるシリサイド合金膜を設け
て前記シリサイド合金膜に接するソース及びドレイン電
極を構成する。

このため、前記シリサイド合金膜に接するソース及びド
レイン領域は接続抵抗が極めて小さく、優れた特性を得
ることができる。

ところで、Ｎ導電型シリコン層と、金属膜又はシリサイ
ド合金膜とを接続すると、その界面にシ１ツトキーバリ
アダイオードが形成される。つまり、前記金属膜又はシ
リサイド合金膜が擬似的にＰ型シリコン膜と同等の特性
を示す。従って、前述したＮ導電型のウェル領域とシリ
サイド合金膜とが接すると、シリサイド合金膜が擬似的
にＰ型化してソース及びドレイン領域と接続される。こ
のため、前記開孔窓において、ソース及びドレイン領域
とウェル領域とが短絡することはない。

また、シリサイド合金膜は開口窓を含む全面に白金等の
高融点金属を被着した後、約５００℃の熱処理を施すこ
とにより、容易に開孔窓にのみ選択的にシリサイド合金
膜を形成でき、従来に比して大幅に製造工程を削減する
ことができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の実施例に係るＰＭＯ８を示す平面図で
あり、第２図は第１図の■−■線による断面図である。

第１図及び第２図において、第６図及び第７図と同一物
には同一符号を付して詳しい説明を省略する。

本実施例においては、フィールド絶縁膜３により仕切ら
れる素子形成領域は、高集積化のために比較的狭く、従
って、ソース・ドレイン領域６ａはその幅が狭くなるよ
うに形成されている。そして、半導体基板１の全面に形
成した層間絶縁膜７には、ソース・ドレイン開孔窓８ａ
が形成されており、このソースφドレイン開孔窓８ａは
、ソース・ドレイン領域６ａとウェル領域２にまたがっ
て設けられている。

更に、この開孔窓８ａ内の半導体基板１の表面上には白
金等からなるシリサイド合金膜９が形成されている。こ
のシリサイド合金ｖｔ：９は、ソース・ドレイン領域６
ａと接している部分においては、低抵抗でソース・ドレ
イン領域６ａと良好な接続をしており、ウェル領域２と
接した領域においては、シ縛ットキーバリアダイオード
となっている。

このシリサイド合金膜９上及び開孔窓８ａの側面上には
バリア金属膜１１が選択的に形成されており、このバリ
ア金属膜１１上には、アルミニウム層を選択的に形成す
ることにより、ソース・ドレイン電極１０が設けられて
いる。

本実施例においては、層間絶縁膜７に形成したソース・
ドレイン電極形成用の開孔窓８ａをソース・ドレイン領
域θａとウェル領域２とにまたがって設けている。この
ため、フィールド絶縁膜３と開孔窓８ａとの間の距離を
約１乃至４μｍだけ小さくして素子寸法を微細化でき、
高集積化及び高速化の点で優れている。

また、前記開孔窓内に形成したシリサイド合金膜９は、
全面に白金等の高融点金属膜を被着した後、約５００℃
に加熱する熱処理を施すことにより容易にシリコン表面
が露出した開孔窓内にのみ形成することができる。従っ
て、製造工程も面素で且つ製造工期も短くできる。

第３図は本発明の第２の実施例に係る半導体集積回路装
置を示す平面図である。なお、本実施例において、その
縦断面図は第１の実施例と同様である。また、第３図に
おいて第１図と同一物には同一符号を付して説明を省略
する。

本実施例においては、ソース及びドレイン電極形成用の
開孔窓８ｂはソース領域又はドレイン領域とフィールド
絶縁膜３とにまたがって設けられているのに加え、フィ
ールド絶縁膜３の３辺をも含む領域に形成されている。

この開孔窓８ｂに露出したソース領域又はドレイン領域
とウェル領域２の表面上に白金等の高融点金属からなる
シリサイド合金膜９を設けた後に、バリア金属、［１４
を選択的に設け、更に、アルミニウム膜をパターン形成
することにより、ソース・ドレイン電極１３が形成され
ている。

本実施例は上述したように、ソース・ドレインの開孔窓
８ｂをフィールド絶縁膜３の３辺にまたがるようにして
設けているので、大きなＣｎ孔窓８ｂを有している。

従って、開孔窓８ｂ内に露出したソース・ドレイン領域
６ａ（第２図参＠）及びウェル・領域２の各シリコン表
面に設けたシリサイド合金膜９、バリア金属ｙｌＸ１４
及びソース・ドレイン電極１３と、ソース・ドレイン領
域６ａとの接触抵抗を低く抑制することができる。この
ため、ソース・ドレイン間の寄生負荷抵抗を低減でき、
高速の半導体装置を得ることができる。

［発明の効果］ 以上説明したように本発明は、Ｎ導電型ウェル領域、フ
ィールド絶縁膜、ゲート電極及びソース・ドレイン領域
上の全面に設けた層間絶縁膜を有し、前記層間絶縁膜に
ソース領域とフィールド領域、ドレイン領域とウェル領
域にまたがる開孔窓を設け、前記開孔窓内に露出したソ
ース、ドレイン及びウェル領域の各シリコン表面にシリ
サイド合金膜を形成したから、フィールド絶縁膜端部と
ソース及びドレイン１ｌＪ７孔窓との間の距離を短かく
することができ、素子寸法を微細化できる。

また、前記ソース及びドレイン開孔窓にはシリサイド合
金膜を設けているので、ソース及びドレイン領域とアル
ミニウム等で構成した電極との接触抵抗も低減できる。

従って、本発明により高速化及び高集積化可能な半導体
装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る半導体装置を示す
平面図、第２図は第１図の■−■線による断面図、第３
図は本発明の第２の実施例に係る半導体装置を示す平面
図、第４図は従来の半導体装置を示す平面図、第５図は
第４図のｖ−ｖ線による断面図、第６図は従来の他の半
導体装置を示す平面図、第７図は第６図の■−■線に係
る断面図、第８図は従来の更に他の半導体装置を示す断
面図である。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上の素子間分離用フィールド絶縁膜に
   囲まれた素子形成領域にＮ導電型ウェル領域、ソース及
   びドレイン領域並びにゲート電極を形成し、更に全面に
   層間絶縁膜を形成してＰチャネル型電界効果トランジス
   タを構成した半導体装置において、前記層間絶縁膜に選
   択的に形成され、前記ソース領域と前記ウェル領域及び
   前記ドレイン領域と前記ウェル領域とに夫々またがるパ
   ターンを有する開孔窓と、この開孔窓内に設けられた高
   融点金属からなるシリサイド合金膜と、このシリサイド
   合金膜に接するバリア金属膜と、前記開孔窓を埋め込む
   埋込金属膜とを有し、これらのシリサイド合金膜、バリ
   ア金属膜及び埋込金属膜によりソース及びドレイン電極
   を構成したことを特徴とするＰチャネル型電界効果トラ
   ンジスタを含む半導体装置。