JPS60225446A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60225446A JPS60225446A JP8227284A JP8227284A JPS60225446A JP S60225446 A JPS60225446 A JP S60225446A JP 8227284 A JP8227284 A JP 8227284A JP 8227284 A JP8227284 A JP 8227284A JP S60225446 A JPS60225446 A JP S60225446A
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- Japan
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- wiring
- hole
- layer
- film
- insulation film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
遣方法に関するものである。
第１図（ａ）、＜ｂ＞は従来から使用されているＮＰＮ
接合欠有するＢＩＰ型半導体装置の一例を示す断面図と
ＩＪ１図（ａ）のＡ部を拡大して示した断面図で、１は
Ｐ型の基板、２はＮ十聾の埋込みフＶクタ（７０−テイ
ングコＶクタ）、３はフィールド・トラップ、４は５ｉ
Ｏ１等の酸化膜、５はコレクタ電極、６はＮ＋ｚのコＶ
クタ、７はＰ型のベース、８はＮ４型のエミッタ、９は
Ａｌによる第一層配線、１０は眉間絶縁膜、１１．はＡ
ｌによる第二層配線、１２はスルーホール、１３はベー
ス電極である。
接合欠有するＢＩＰ型半導体装置の一例を示す断面図と
ＩＪ１図（ａ）のＡ部を拡大して示した断面図で、１は
Ｐ型の基板、２はＮ十聾の埋込みフＶクタ（７０−テイ
ングコＶクタ）、３はフィールド・トラップ、４は５ｉ
Ｏ１等の酸化膜、５はコレクタ電極、６はＮ＋ｚのコＶ
クタ、７はＰ型のベース、８はＮ４型のエミッタ、９は
Ａｌによる第一層配線、１０は眉間絶縁膜、１１．はＡ
ｌによる第二層配線、１２はスルーホール、１３はベー
ス電極である。
通常、これらの半導体装置の最表面は、例えば窒化膜等
のパッシベーション膜で覆われているが。
のパッシベーション膜で覆われているが。
ここでは説明を容易にするため図示を省略する。
また、説明の都合上、第一、第二層配線９，１１０２層
の場合について述べる。
の場合について述べる。
従来の半導体装置では、トランジスタ等の集槓唸廖Ｊｌ
−レ礒ｔリイ／ＬＬ感亀ソイ普ｌイの佃Ｉ ｊｌｈ ａ
ｍζ虞層間線構造が余儀なくされる。このため層間絶縁
膜１０で分離した第一層間線９と第二層間［１１１とを
スルーホール１２の所で電気的に接続する。
−レ礒ｔリイ／ＬＬ感亀ソイ普ｌイの佃Ｉ ｊｌｈ ａ
ｍζ虞層間線構造が余儀なくされる。このため層間絶縁
膜１０で分離した第一層間線９と第二層間［１１１とを
スルーホール１２の所で電気的に接続する。
また、半導体装置の機能を向上させ高速でしかも大容量
の論理演算を行うためＫは二層、三層、四層構造への展
開が必要となってくる。ところが従来から行われている
スルーホール１２の形成方法には次のような欠点があっ
た。
の論理演算を行うためＫは二層、三層、四層構造への展
開が必要となってくる。ところが従来から行われている
スルーホール１２の形成方法には次のような欠点があっ
た。
■ 第二層配線１１の厚みが薄い場合ではスルーホール
１２の角部で屈曲【７急激に曲るため力）Ｚ７ジが悪く
断線を引き起すことがある。
１２の角部で屈曲【７急激に曲るため力）Ｚ７ジが悪く
断線を引き起すことがある。
■ カバンジの問題を解決するためスルーホール１２に
テーパな形成することは微細加工に逆行することになる
。
テーパな形成することは微細加工に逆行することになる
。
■ スルーホール１２部分の凹部によって表面。
の凸凹を引き起し、配線間の短絡および絶縁耐圧の低下
の原因となる。
の原因となる。
この発明は、上記の欠点を解消するためになされたもの
で、下側の配縁上の層間絶縁膜にスルーホールを形成し
て上側の配線と同じ材料を埋め込んで下側の配線と上側
の配線とを直接接続する配線方法を提供するものである
。以下、この発明について説明する。
で、下側の配縁上の層間絶縁膜にスルーホールを形成し
て上側の配線と同じ材料を埋め込んで下側の配線と上側
の配線とを直接接続する配線方法を提供するものである
。以下、この発明について説明する。
第２図（ａ）〜（ｆ）はこの発明の一実施１！ＡＪｗ示
す工程図である。まず、第２図（ａ）におい１、酸化膜
４の上に第一層間ａｉｔｓがデポジットされ、さらに、
ソノ上ｗ、 例ｉｔ？８０ ｏ Ｏ〜９００ ｏＸノ窒
化膜等の眉間絶縁膜１０で覆う。
す工程図である。まず、第２図（ａ）におい１、酸化膜
４の上に第一層間ａｉｔｓがデポジットされ、さらに、
ソノ上ｗ、 例ｉｔ？８０ ｏ Ｏ〜９００ ｏＸノ窒
化膜等の眉間絶縁膜１０で覆う。
次に、第２図（ｂ）Ｋ示すように層間、！！、縁膜１゜
の上Ｋｖシスト１４ケ塗布し、写真製版でスルーホール
用パターンな描画する。その後、第２図（ｅ）に示すよ
うにプラズマエツチングにより層間絶縁膜１０ｖ食刻し
、スルーホール１２を開孔する。
の上Ｋｖシスト１４ケ塗布し、写真製版でスルーホール
用パターンな描画する。その後、第２図（ｅ）に示すよ
うにプラズマエツチングにより層間絶縁膜１０ｖ食刻し
、スルーホール１２を開孔する。
次いで、第２図（ｄ）Ｋ示すようにウェハ全面に蒸着法
等により１例えばＡｔ等の配線材料１５ｖ７０００〜５
ｏｏｏＸにデポジットする。この時、スルーホール１２
に埋設した配線材料１５の膜厚は層間絶縁膜１０の厚さ
と同一になるように制御する必要がある。また、ここで
は配線材料１５聚例にとり説明り、たか、スルーホール
１２に埋設する金属は熱処理によって体積変動が少なく
、電気抵抗の小さい金属または合金であれは全て適用で
きることはもちろんである。その後、第２図（ｅ）Ｋ示
すようにウェハを有機溶剤に浸漬して、ンジグ゛スト１
４および層間絶縁膜１０上の配線材料１５を除去する。
等により１例えばＡｔ等の配線材料１５ｖ７０００〜５
ｏｏｏＸにデポジットする。この時、スルーホール１２
に埋設した配線材料１５の膜厚は層間絶縁膜１０の厚さ
と同一になるように制御する必要がある。また、ここで
は配線材料１５聚例にとり説明り、たか、スルーホール
１２に埋設する金属は熱処理によって体積変動が少なく
、電気抵抗の小さい金属または合金であれは全て適用で
きることはもちろんである。その後、第２図（ｅ）Ｋ示
すようにウェハを有機溶剤に浸漬して、ンジグ゛スト１
４および層間絶縁膜１０上の配線材料１５を除去する。
最後Ｋ、例えば蒸着法で層間絶縁膜１’０１Ｋｆ：層ｆ
ｊ 、）Ａｔ 、、ｋｆホシｙ ） Ｌ？、第二層配線
１１Ｙ形成し、第一層間！１９と第二層間ｌｌ１１１と
を電気的に接続して完成する。
ｊ 、）Ａｔ 、、ｋｆホシｙ ） Ｌ？、第二層配線
１１Ｙ形成し、第一層間！１９と第二層間ｌｌ１１１と
を電気的に接続して完成する。
なお、第一層間線９と第二層配線１１とを電気的に接続
するスルーホール１２を例に挙げて説明したが、第三層
配線以上の接続も同様にして行うことができ、また、Ｌ
ＳＩｖ形成するＢＩＰトランジスタのエミッタ、コレク
タ。ベースおよびＭＯＳ）ランジスタのゲート、ソース
、ドレイン電極の取り出しＫも適用できることはもちろ
んである、 〔発明の効果〕 以上説明したようにこの発明は、下側の配線と上側の配
線との間の層間絶縁膜にスルーホールを形成した後Ｋｖ
シスト膜を塗布し、スルーホールの深さと同一厚さの配
線材料をデポジットし、スルーホール以外に堆積したＶ
シスト膜と配線材料とを剥離しスルーホールに埋設され
た配線材料によらて下側の配線と上側の配線とを電気的
に接続したので、多層配ｌＩｊ構造で発生するスルーホ
ール部分表面の凸凹は完全に平担化され、特に、三層以
上の配線ヶ形成する上で極めて有用５である利点を有す
る。
するスルーホール１２を例に挙げて説明したが、第三層
配線以上の接続も同様にして行うことができ、また、Ｌ
ＳＩｖ形成するＢＩＰトランジスタのエミッタ、コレク
タ。ベースおよびＭＯＳ）ランジスタのゲート、ソース
、ドレイン電極の取り出しＫも適用できることはもちろ
んである、 〔発明の効果〕 以上説明したようにこの発明は、下側の配線と上側の配
線との間の層間絶縁膜にスルーホールを形成した後Ｋｖ
シスト膜を塗布し、スルーホールの深さと同一厚さの配
線材料をデポジットし、スルーホール以外に堆積したＶ
シスト膜と配線材料とを剥離しスルーホールに埋設され
た配線材料によらて下側の配線と上側の配線とを電気的
に接続したので、多層配ｌＩｊ構造で発生するスルーホ
ール部分表面の凸凹は完全に平担化され、特に、三層以
上の配線ヶ形成する上で極めて有用５である利点を有す
る。
第１図（ａ）、（ｂ）は従来の半導体装置の一例ケ示す
断面図と、第１図（ａ）のＡ部を拡大して示した断面図
、第２図（ａ）〜（ｆ）はこの発明の一実施例の各工程
を示す断面図である。 図中、１はＰ型の基板、２は埋込みコレクタ。 ３はフィールド・トラップ、４は酸化膜、５はコＶクタ
電極、６はコレクタ、１はベース、８は工ミッタ、９は
第一層配線、１０は眉間絶縁膜、１１は第二層配線、１
２はスルーホール、１３はベースｔ＆、１４はＶシスト
、１５は配線材料である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増雄 （外２名） 第１図 （ａ） （ｂ） 第２図 第２図 手続補正書（自発） 昭和 ６０年 １月２３８ 特許庁長官殿 １、事件の表示 特願昭５９−０８２２７２号２、発明
の名称 半導体装置の製造方法３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１） 明細書第２頁９行の「６はＮ◆型のコレクタ」
゛を、「６はＮ型のコレクタ」と補正する。 （２）図面第１図を別紙のように補正する。 以上
断面図と、第１図（ａ）のＡ部を拡大して示した断面図
、第２図（ａ）〜（ｆ）はこの発明の一実施例の各工程
を示す断面図である。 図中、１はＰ型の基板、２は埋込みコレクタ。 ３はフィールド・トラップ、４は酸化膜、５はコＶクタ
電極、６はコレクタ、１はベース、８は工ミッタ、９は
第一層配線、１０は眉間絶縁膜、１１は第二層配線、１
２はスルーホール、１３はベースｔ＆、１４はＶシスト
、１５は配線材料である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増雄 （外２名） 第１図 （ａ） （ｂ） 第２図 第２図 手続補正書（自発） 昭和 ６０年 １月２３８ 特許庁長官殿 １、事件の表示 特願昭５９−０８２２７２号２、発明
の名称 半導体装置の製造方法３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１） 明細書第２頁９行の「６はＮ◆型のコレクタ」
゛を、「６はＮ型のコレクタ」と補正する。 （２）図面第１図を別紙のように補正する。 以上
Claims (1)
- 半導体基板もしくは絶縁物基板上にそれぞれ層間絶縁膜
を介して配線を多層に設ける半導体装置の製造方法にお
いて、下側の配線の表面に層間絶縁膜を形成し、この層
間絶縁膜の所定の位置に任意の大きさのスルーホールを
形成し、次いでこのスルーホール以外の部分にＶシスト
膜を塗布し、前記スルーホールの深さと同一厚さの配線
材料をデポジット［７、前記スルーホール以外に堆積し
た前記Ｖシスト膜と前記配線材料とを剥離し、その後、
上側の配Ｉｗヲ形成し前記スルーホールに埋設された前
記配線材料によって前記下側の配線と上側の配線とを電
気的に接続する工程を含むことＹ特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227284A JPS60225446A (ja) | 1984-04-23 | 1984-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227284A JPS60225446A (ja) | 1984-04-23 | 1984-04-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60225446A true JPS60225446A (ja) | 1985-11-09 |
Family
ID=13769847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8227284A Pending JPS60225446A (ja) | 1984-04-23 | 1984-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225446A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57153447A (en) * | 1981-03-17 | 1982-09-22 | Nec Corp | Forming method for multilayer wiring |
-
1984
- 1984-04-23 JP JP8227284A patent/JPS60225446A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57153447A (en) * | 1981-03-17 | 1982-09-22 | Nec Corp | Forming method for multilayer wiring |
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