JPH043962A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH043962A JPH043962A JP10601690A JP10601690A JPH043962A JP H043962 A JPH043962 A JP H043962A JP 10601690 A JP10601690 A JP 10601690A JP 10601690 A JP10601690 A JP 10601690A JP H043962 A JPH043962 A JP H043962A
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
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- 229910021332 silicide Inorganic materials 0.000 claims abstract description 38
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特にポリシリコン層上にシリ
サイド層を重ねて形成してなるポリサイド配線領域に導
電層を接続する改良されたコンタクト部を有する半導体
装置およびその製造方法に関するものである。
サイド層を重ねて形成してなるポリサイド配線領域に導
電層を接続する改良されたコンタクト部を有する半導体
装置およびその製造方法に関するものである。
第３図（Ｅ）は従来の半導体装置の要部の断面図である
。同図において、１は例えばシリコン基板、２はゲート
酸化膜て、該ケート酸化膜２土−にはポリシリコン層３
とシリサイド層４との積層構造のポリサイド配線領域１
０か形成されている。６は酸化膜からなる絶縁性層間膜
、９は導電層て、該導電層９は上記絶縁性層間膜６上に
形成されその一部は上記ポリサイド配線領域１０のシリ
サイド４に接触している。
。同図において、１は例えばシリコン基板、２はゲート
酸化膜て、該ケート酸化膜２土−にはポリシリコン層３
とシリサイド層４との積層構造のポリサイド配線領域１
０か形成されている。６は酸化膜からなる絶縁性層間膜
、９は導電層て、該導電層９は上記絶縁性層間膜６上に
形成されその一部は上記ポリサイド配線領域１０のシリ
サイド４に接触している。
第３図（Ａ）乃至（Ｄ）は第３図（Ｅ）に示す上記半導
体装置の製造工程を説明する各工程における要部断面図
である。
体装置の製造工程を説明する各工程における要部断面図
である。
第３図（Ａ）に示すように、例えばシリコンの基板１の
主表面全面に約２００人の厚さの絶縁性のケート酸化膜
形成用の酸化膜２１を形成し、該醇化膜２１上全面に約
２０００人の厚さのポリシリコン層３１と約２０００人
の厚さの例えばタンクステンシリサイトからなるシリサ
イド層４１を順次形成する。さらにシリサイド層４１上
全面に約１ｇｍの厚さのレジストを塗布した後、バター
ニンクして所定形状のレジスト膜５を形成する。
主表面全面に約２００人の厚さの絶縁性のケート酸化膜
形成用の酸化膜２１を形成し、該醇化膜２１上全面に約
２０００人の厚さのポリシリコン層３１と約２０００人
の厚さの例えばタンクステンシリサイトからなるシリサ
イド層４１を順次形成する。さらにシリサイド層４１上
全面に約１ｇｍの厚さのレジストを塗布した後、バター
ニンクして所定形状のレジスト膜５を形成する。
次に第３図（Ｂ）に示すように、レジスト５をマスクと
して反応性イオンエッチンク（以下ではＲＩＥと称す）
により上記シリサイド層４１およびポリシリコン層３１
を順次エツチングした後、レジスト５を除去し、ゲート
酸化膜２上にポリシリコン層３とシリサイド層４との積
層構造からなるポリサイド配線領域１０を構成する。
して反応性イオンエッチンク（以下ではＲＩＥと称す）
により上記シリサイド層４１およびポリシリコン層３１
を順次エツチングした後、レジスト５を除去し、ゲート
酸化膜２上にポリシリコン層３とシリサイド層４との積
層構造からなるポリサイド配線領域１０を構成する。
次に第３図（Ｃ）に示すように、化学的蒸着法（以下で
はＣＶＤと称す）を用いて基板ｌおよび上記ポリサイド
配線領域１０を覆って約３０００人の厚さの酸化膜から
なる絶縁性の層間膜６を堆積し、該居間膜６上全面に約
ｌ＃Ｌ量の厚さのレジストを塗布した後、コンタクト部
形成用のバターニンクを行なって所定形状のレジスト膜
７を形成する。
はＣＶＤと称す）を用いて基板ｌおよび上記ポリサイド
配線領域１０を覆って約３０００人の厚さの酸化膜から
なる絶縁性の層間膜６を堆積し、該居間膜６上全面に約
ｌ＃Ｌ量の厚さのレジストを塗布した後、コンタクト部
形成用のバターニンクを行なって所定形状のレジスト膜
７を形成する。
次に第３図（Ｄ）に示すように、上記レジスト膜７をマ
スクとして例えばＲＩＥを用いて上記層間膜６をエツチ
ングして、シリサイド層４に達するコンタクトホール８
を形成する。
スクとして例えばＲＩＥを用いて上記層間膜６をエツチ
ングして、シリサイド層４に達するコンタクトホール８
を形成する。
次に、例えば弗酸を用いて上記シリサイド層４上の層間
膜６の残渣およびシリサイド層４上の自然酸化膜を完全
に除去した後、上記レジスト膜７を除去し、上記層間膜
６およびシリサイド層４上全面に約２０同人の厚さのポ
リシリコンからなる導電層９を堆積し、第３図（Ｅ）に
示すコンタクト部を具えた半導体装置を得る。
膜６の残渣およびシリサイド層４上の自然酸化膜を完全
に除去した後、上記レジスト膜７を除去し、上記層間膜
６およびシリサイド層４上全面に約２０同人の厚さのポ
リシリコンからなる導電層９を堆積し、第３図（Ｅ）に
示すコンタクト部を具えた半導体装置を得る。
上記のような構造の従来の半導体装置ては、コンタクト
部でポリサイド配線領域１０に接続される導電層９は上
記ポリサイド配線領域１０のシリサイド層４の主要面に
接続されているため、コンタクト部形成時の弗酸処理、
およびコンタクト部形成後に行なわれる約８００°Ｃ以
上の熱処理により、１−記シリサイト層４か下地のポリ
シリコン層３から剥離し、コンタクト不良を起すという
問題かあった。
部でポリサイド配線領域１０に接続される導電層９は上
記ポリサイド配線領域１０のシリサイド層４の主要面に
接続されているため、コンタクト部形成時の弗酸処理、
およびコンタクト部形成後に行なわれる約８００°Ｃ以
上の熱処理により、１−記シリサイト層４か下地のポリ
シリコン層３から剥離し、コンタクト不良を起すという
問題かあった。
この発明は上記のようなコンタクト部におけるコンタク
ト不良の問題を解消するためになされたものである。
ト不良の問題を解消するためになされたものである。
（課題を解決するための手段）
この発明による半導体装置は、コンタクト部において、
導電層９かポリサイド配線領域ＩＯのポリシリコン層３
に直接接触するか、あるいは上記ポリシリコン層と半導
体基板の双方に直接接触するように構成されている。
導電層９かポリサイド配線領域ＩＯのポリシリコン層３
に直接接触するか、あるいは上記ポリシリコン層と半導
体基板の双方に直接接触するように構成されている。
（作 用）
この発明の半導体装置ては、導電層９かポリサイド配線
領域１０の下地のポリシリコン層３、あるいはポリシリ
コン層と半導体基板の双方に直接接触しているから、コ
ンタクト部形成時の弗酸による処理や加熱処理によって
上記コンタクト部における接触不良か生ずることはない
。
領域１０の下地のポリシリコン層３、あるいはポリシリ
コン層と半導体基板の双方に直接接触しているから、コ
ンタクト部形成時の弗酸による処理や加熱処理によって
上記コンタクト部における接触不良か生ずることはない
。
第１図（Ｆ）はこの発明の半導体装置の第１の実施例の
要部の断面図である。同図において、ｌは例えばシリコ
ン基板、２はゲート酸化膜て、該ゲート酸化膜２上には
ポリシリコン層３とシリサイド層４との積層構造のポリ
サイド配線領域１０か形成されている。６は酸化膜から
なる絶縁性層間膜、９は導電層で、該導電層９は上記絶
縁性層間膜６上に形成され、その一部は上記ポリサイド
配線領域ｌＯのシリサイド層４を貫通して下地のポリシ
リコン層３に直接接触している。
要部の断面図である。同図において、ｌは例えばシリコ
ン基板、２はゲート酸化膜て、該ゲート酸化膜２上には
ポリシリコン層３とシリサイド層４との積層構造のポリ
サイド配線領域１０か形成されている。６は酸化膜から
なる絶縁性層間膜、９は導電層で、該導電層９は上記絶
縁性層間膜６上に形成され、その一部は上記ポリサイド
配線領域ｌＯのシリサイド層４を貫通して下地のポリシ
リコン層３に直接接触している。
第１図（Ａ）乃至（Ｅ）は第１図（Ｆ）に示すこの発明
の半導体装置の製造工程を説明する各工程における要部
断面図である。
の半導体装置の製造工程を説明する各工程における要部
断面図である。
第１図（Ａ）に示すように、例えばシリコンの基板ｌの
主表面全面に約２００人の厚さの絶縁性のゲート酸化膜
形成用の酸化膜２１を形成し、該酸化膜２１上全面に約
２０００人の厚さのポリシリコン層３１と約２０００人
の厚さの例えばタングステンシリサイドからなるシリサ
イド層４１を順次形成する。次に、シリサイド層４１上
全面に約１ｕＬｍの厚さのレジストを塗布した後、バタ
ーニングして所定形状のレジスト膜５を形成する。
主表面全面に約２００人の厚さの絶縁性のゲート酸化膜
形成用の酸化膜２１を形成し、該酸化膜２１上全面に約
２０００人の厚さのポリシリコン層３１と約２０００人
の厚さの例えばタングステンシリサイドからなるシリサ
イド層４１を順次形成する。次に、シリサイド層４１上
全面に約１ｕＬｍの厚さのレジストを塗布した後、バタ
ーニングして所定形状のレジスト膜５を形成する。
次に第１図（Ｂ）に示すように、レジスト５をマスクと
してＲＩＥにより上記シリサイド層４１およびポリシリ
コン層３１を順次エツチングした後、レジスト５を除去
し、ゲート酸化膜２上にポリシリコン層３とシリサイド
層４との積層構造を形成する。この積層構造は前述のポ
リサイド配線領域１０を構成するものである。
してＲＩＥにより上記シリサイド層４１およびポリシリ
コン層３１を順次エツチングした後、レジスト５を除去
し、ゲート酸化膜２上にポリシリコン層３とシリサイド
層４との積層構造を形成する。この積層構造は前述のポ
リサイド配線領域１０を構成するものである。
次に第１図（Ｃ）に示すように、例えばＣＶＤ（化学的
蒸着法）を用いて基板ｌおよび上記ポリサイド配線領域
ｌＯを覆って約３０００人の厚さの酸化膜からなる絶縁
性の層間膜６を堆積し、該居間膜６下金面に約１延■の
厚さのレジストを塗布した後、コンタクト部形成用のバ
ターニングを行なって所定形状のレジスト膜７を形成す
る。
蒸着法）を用いて基板ｌおよび上記ポリサイド配線領域
ｌＯを覆って約３０００人の厚さの酸化膜からなる絶縁
性の層間膜６を堆積し、該居間膜６下金面に約１延■の
厚さのレジストを塗布した後、コンタクト部形成用のバ
ターニングを行なって所定形状のレジスト膜７を形成す
る。
次に第１図（Ｄ）に示すように、上記レジスト膜７をマ
スクとして例えばＲＩＥを用いて上記層間膜６をエツチ
ングして、シリサイド層４に達するコンタクトホール８
１を形成する。
スクとして例えばＲＩＥを用いて上記層間膜６をエツチ
ングして、シリサイド層４に達するコンタクトホール８
１を形成する。
次に第１図（Ｅ）に示すように、上記レジスト膜７をマ
スクとして例えばＲＩＥを用いてさらにシリサイド層４
をエツチングして、下地のポリシリコン層３に達するコ
ンタクトホール８２を形成する。
スクとして例えばＲＩＥを用いてさらにシリサイド層４
をエツチングして、下地のポリシリコン層３に達するコ
ンタクトホール８２を形成する。
最後に、例えば弗酸な用いて上記シリサイド層４上の自
然酸化膜を完全に除去した後、上記レジスト膜７を除去
し、上記層間膜６およびポリシリコン層３下金面に約２
０００人の厚さの例えばポリシリコンからなる導電層９
を堆積し、第１図（Ｆ）に示すコンタクト部を具えた半
導体装置を得る。
然酸化膜を完全に除去した後、上記レジスト膜７を除去
し、上記層間膜６およびポリシリコン層３下金面に約２
０００人の厚さの例えばポリシリコンからなる導電層９
を堆積し、第１図（Ｆ）に示すコンタクト部を具えた半
導体装置を得る。
同第１図（Ｆ）から明らかなように、この発明の半導体
装置ては、導電層９はコンタクト部において、ポリサイ
ド配線領域ｌ口の下地のポリシリコン層３に直接接触し
ている。
装置ては、導電層９はコンタクト部において、ポリサイ
ド配線領域ｌ口の下地のポリシリコン層３に直接接触し
ている。
第２図はこの発明の第２の実施例の要部断面図である。
第２図の半導体装置ては、層間膜６およびシリサイド層
４を貫通して一部かポリサイド配線領域１０の下地のポ
リシリコン層３に達し、残りの部分か半導体基板ｌに達
するコンタクトホールか形成され、居間膜６上および上
記コンタクトホール内に上記ポリシリコン層３と上記半
導体基板ｌの双方に直接接触する導電層９か形成されて
いる。
４を貫通して一部かポリサイド配線領域１０の下地のポ
リシリコン層３に達し、残りの部分か半導体基板ｌに達
するコンタクトホールか形成され、居間膜６上および上
記コンタクトホール内に上記ポリシリコン層３と上記半
導体基板ｌの双方に直接接触する導電層９か形成されて
いる。
以上説明したように、この発明によれば、コンタクト部
においてポリサイド配線領域１０に接続される導電層９
はポリシリコン層３に直接接触するように（第１図の実
施例）、またはポリシリコン層３と半導体基板ｌの双方
に直接接触するように（第２図の実施例）形成されるか
ら、従来の半導体装置のように、弗酸による処理や加熱
処理によりコンタクト部においてシリサイド層４とポリ
シリコン層４とか剥離してコンタクト不良を起すような
心配は全くなく、故障のない信頼性の極めて高い半導体
装置を得ることかてきる。
においてポリサイド配線領域１０に接続される導電層９
はポリシリコン層３に直接接触するように（第１図の実
施例）、またはポリシリコン層３と半導体基板ｌの双方
に直接接触するように（第２図の実施例）形成されるか
ら、従来の半導体装置のように、弗酸による処理や加熱
処理によりコンタクト部においてシリサイド層４とポリ
シリコン層４とか剥離してコンタクト不良を起すような
心配は全くなく、故障のない信頼性の極めて高い半導体
装置を得ることかてきる。
第１図（Ａ）乃至（Ｆ）は、同図（Ｆ）に示す構造をも
ったこの発明による半導体装置の第１の実施例の製造方
法を説明する各製造工程における要部断面図、第２図は
この発明による半導体装置の第２の実施例の構造を示す
要部断面図、第３図（Ａ）乃至（Ｅ）は、同図（Ｅ）に
示す構造をもった従来の半導体装置の製造方法を説明す
る各製造工程における要部断面図である。 １・・・基板、２・・・絶縁性酸化膜、３・・・ポリシ
リコン層、４・・・シリサイド層、６・・・絶縁膜（層
間膜）、９・・・導電層、１０・・・ポリサイド配線領
域、８２・・・コンタクトホール。 ０寸いωトの９ ＆ 日−あ 認 〇 − ） 八 −〜０嘘いωトの■９ ＆５；
ったこの発明による半導体装置の第１の実施例の製造方
法を説明する各製造工程における要部断面図、第２図は
この発明による半導体装置の第２の実施例の構造を示す
要部断面図、第３図（Ａ）乃至（Ｅ）は、同図（Ｅ）に
示す構造をもった従来の半導体装置の製造方法を説明す
る各製造工程における要部断面図である。 １・・・基板、２・・・絶縁性酸化膜、３・・・ポリシ
リコン層、４・・・シリサイド層、６・・・絶縁膜（層
間膜）、９・・・導電層、１０・・・ポリサイド配線領
域、８２・・・コンタクトホール。 ０寸いωトの９ ＆ 日−あ 認 〇 − ） 八 −〜０嘘いωトの■９ ＆５；
Claims (4)
- （１）半導体基板上の所定位置に絶縁性酸化膜を介して
形成されたポリシリコン層とシリサイド層との積層構造
からなるポリサイド配線領域と、該ポリサイド配線領域
および上記半導体基板の表面を覆って形成された絶縁膜
と、該絶縁膜および上記シリサイド層を貫通して上記ポ
リシリコン層に達するように形成されたコンタクトホー
ルと、上記コンタクトホール内で上記ポリシリコン層に
直接接触するように少なくとも上記コンタクトホール内
に形成された導電層とからなる半導体装置。 - （２）半導体基板上の所定位置に絶縁性酸化膜を介して
形成されたポリシリコン層とシリサイド層との積層構造
からなるポリサイド配線領域と、該ポリサイド配線領域
および上記半導体基板の表面を覆って形成された絶縁膜
と、該絶縁膜および上記シリサイド層を貫通し、一部が
上記ポリシリコン層に達し、残りの部分が上記半導体基
板に達するように形成されたコンタクトホールと、上記
コンタクトホール内で上記ポリシリコン層および半導体
基板の双方に直接接触するように少なくとも上記コンタ
クイトホール内に形成された導電層とからなる半導体装
置。 - （３）半導体基板上の所定位置に絶縁性酸化膜を介して
ポリシリコン層とシリサイド層との積層構造からなるポ
リサイド配線領域を形成する工程と、上記ポリサイド配
線領域および露出した半導体基板の表面を覆って絶縁膜
を形成する工程と、上記絶縁膜およびシリサイド層を貫
通して上記ポリシリコン層に達するコンタクトホールを
形成する工程と、上記コンタクトホール内において上記
ポリシリコン層に直接接触する導電層を少なくとも上記
コンタクトホール内に形成する工程とからなる請求項（
１）記載の半導体装置の製造方法。 - （４）半導体基板上の所定位置に絶縁性酸化膜を介して
ポリシリコン層とシリサイド層との積層構造からなるポ
リサイド配線領域を形成する工程と、上記ポリサイド配
線領域および露出した半導体基板の表面を覆って絶縁膜
を形成する工程と、上記絶縁膜およびシリサイド層を貫
通して一部が上記ポリシリコン層に達し、残りの部分が
上記半導体基板に達するコンタクトホールを形成する工
程と、上記コンタクトホール内において上記ポリシリコ
ン層と上記半導体基板の双方に直接接触する導電層を少
なくとも上記コンタクトホール内に形成する工程とから
なる請求項（２）記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106016A JP2555755B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106016A JP2555755B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043962A true JPH043962A (ja) | 1992-01-08 |
| JP2555755B2 JP2555755B2 (ja) | 1996-11-20 |
Family
ID=14422863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2106016A Expired - Fee Related JP2555755B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555755B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1445613A2 (en) | 2001-05-21 | 2004-08-11 | Fuji Photo Film Co., Ltd. | Biochemical analysis unit and method for its production |
| JP2005285991A (ja) * | 2004-03-29 | 2005-10-13 | Nec Electronics Corp | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015950A (ja) * | 1983-07-07 | 1985-01-26 | Seiko Epson Corp | 半導体集積回路装置 |
| JPS62104138A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体装置 |
| JPS63149536U (ja) * | 1987-03-20 | 1988-10-03 |
-
1990
- 1990-04-20 JP JP2106016A patent/JP2555755B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015950A (ja) * | 1983-07-07 | 1985-01-26 | Seiko Epson Corp | 半導体集積回路装置 |
| JPS62104138A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体装置 |
| JPS63149536U (ja) * | 1987-03-20 | 1988-10-03 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1445613A2 (en) | 2001-05-21 | 2004-08-11 | Fuji Photo Film Co., Ltd. | Biochemical analysis unit and method for its production |
| US7220389B2 (en) | 2001-05-21 | 2007-05-22 | Fujifilm Corporation | Biochemical analysis unit and method of producing thereof |
| JP2005285991A (ja) * | 2004-03-29 | 2005-10-13 | Nec Electronics Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2555755B2 (ja) | 1996-11-20 |
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