JPS62222654A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62222654A JPS62222654A JP5939686A JP5939686A JPS62222654A JP S62222654 A JPS62222654 A JP S62222654A JP 5939686 A JP5939686 A JP 5939686A JP 5939686 A JP5939686 A JP 5939686A JP S62222654 A JPS62222654 A JP S62222654A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
多結晶シリコン（ポリシリコン）／シリサイドの二層構
造と他の配線材料との接続をとる場合に、シリサイドの
みを除去しポリシリコンと配線材料との接触（コンタク
ト）をとる。
造と他の配線材料との接続をとる場合に、シリサイドの
みを除去しポリシリコンと配線材料との接触（コンタク
ト）をとる。
本発明は半導体装置の製造方法に関するもので、さらに
詳しく言えば、ポリシリコン／シリサイドの二層構造（
ポリサイドともいう）と配線とのコンタクトをとる場合
に、ポリサイドのシリサイドのみを除去し、ポリシリコ
ンと配−とのコンタクトを作る方法に関するものである
。
詳しく言えば、ポリシリコン／シリサイドの二層構造（
ポリサイドともいう）と配線とのコンタクトをとる場合
に、ポリサイドのシリサイドのみを除去し、ポリシリコ
ンと配−とのコンタクトを作る方法に関するものである
。
第２図に断面図で示されるポリシリコン／シリサイドの
二層構造の電極が開発され、同図はゲート電極の一例で
あるが、図中、２１はシリコン基板、２２はゲート酸化
膜（ＳｉＯ２膜）、２３はポリシリコン膜、２４は例え
ばチタンシリサイド（ＴｉＳｔｚ ） ＩＩ！Ｘ’で、
ポリシリコンｌｌ！ｉ！２３とＴｉＳｉ２膜２４でゲー
ト電極が形成される。
二層構造の電極が開発され、同図はゲート電極の一例で
あるが、図中、２１はシリコン基板、２２はゲート酸化
膜（ＳｉＯ２膜）、２３はポリシリコン膜、２４は例え
ばチタンシリサイド（ＴｉＳｔｚ ） ＩＩ！Ｘ’で、
ポリシリコンｌｌ！ｉ！２３とＴｉＳｉ２膜２４でゲー
ト電極が形成される。
ポリシリコン膜２３は例えば化学気相成長（ＣＶＤ ）
法で１５００〜３０００人の膜厚に成長し、その上にＴ
ｉＳｉ２をスパッタ、蒸着、 ＣＶＤ法のいずれかで成
膜する。
法で１５００〜３０００人の膜厚に成長し、その上にＴ
ｉＳｉ２をスパッタ、蒸着、 ＣＶＤ法のいずれかで成
膜する。
ポリシリコン／シリサイドの二層構造は、下地例えば基
板との界面はポリシリコンを用いてコンタクトをとり、
その上に低抵抗のシリサイドを積層するので、全体とし
て抵抗が低下する利点がある。
板との界面はポリシリコンを用いてコンタクトをとり、
その上に低抵抗のシリサイドを積層するので、全体とし
て抵抗が低下する利点がある。
ポリシリコン／シリサイドの二層構造と配線とのコンタ
クトをとった例は第３図の断面図に示され、同図におい
て、３１は下地（半導体基板１層間絶縁膜など）、３２
はポリシリコン膜、３３はシリサイド膜、３４は絶縁膜
（例えば５ｉ０２膜）３５はアルミニラＡ （Ａｌ）配
線である。典型的な例としては、ポリシリコン膜とシリ
サイド膜はそれぞれ２０００人の膜厚に、 ５ｉＯｚ
膜とＡｌ配線とはそれぞれ１．０μｍの膜厚に形成され
る。
クトをとった例は第３図の断面図に示され、同図におい
て、３１は下地（半導体基板１層間絶縁膜など）、３２
はポリシリコン膜、３３はシリサイド膜、３４は絶縁膜
（例えば５ｉ０２膜）３５はアルミニラＡ （Ａｌ）配
線である。典型的な例としては、ポリシリコン膜とシリ
サイド膜はそれぞれ２０００人の膜厚に、 ５ｉＯｚ
膜とＡｌ配線とはそれぞれ１．０μｍの膜厚に形成され
る。
上記した方法においては、Ａｌ配線を形成する前にシリ
サイド膜に作られる自然酸化膜を除去しなければならな
い。かかる自然酸化膜は、シリサイド膜が大気にさらさ
れる時間の長短によって膜厚が異なるが一般に３０〜１
００人程度の自然酸化膜が形成される。この程度の膜厚
のものでも自然酸化膜が存在するとコンタクト抵抗が増
大するので、この自然膜をフッ酸（ＨＦ）糸の液を用い
て処理（除去）し、しかる後にＡＩなどの配線材料を堆
積する。ところがシリサイドがＩＰ系の液によって侵さ
れるものであれば、自然酸化膜だけでなくシリサイド膜
が損傷される問題がある。
サイド膜に作られる自然酸化膜を除去しなければならな
い。かかる自然酸化膜は、シリサイド膜が大気にさらさ
れる時間の長短によって膜厚が異なるが一般に３０〜１
００人程度の自然酸化膜が形成される。この程度の膜厚
のものでも自然酸化膜が存在するとコンタクト抵抗が増
大するので、この自然膜をフッ酸（ＨＦ）糸の液を用い
て処理（除去）し、しかる後にＡＩなどの配線材料を堆
積する。ところがシリサイドがＩＰ系の液によって侵さ
れるものであれば、自然酸化膜だけでなくシリサイド膜
が損傷される問題がある。
本発明はこのような点に鑑みて創作されたもので、ポリ
シリコン／シリサイドの二層構造の電極または配線と他
の配線とのコンタクトをとる方法を提供することを目的
とする。
シリコン／シリサイドの二層構造の電極または配線と他
の配線とのコンタクトをとる方法を提供することを目的
とする。
ｃ問題点を解決するための手段〕
第１図（ａｌないしくｆ）は本発明方法を実施する工程
における半導体装置要部の断面図で、図中、１１は下地
上に形成されたポリシリコン膜、１２はシリサイド例え
ばＴｉＳｉ２膜、１３は耐１１Ｆ性のあるレジスト膜、
１４は燐・シリケート・ガラスの絶縁膜、１５はＡ２配
線である。
における半導体装置要部の断面図で、図中、１１は下地
上に形成されたポリシリコン膜、１２はシリサイド例え
ばＴｉＳｉ２膜、１３は耐１１Ｆ性のあるレジスト膜、
１４は燐・シリケート・ガラスの絶縁膜、１５はＡ２配
線である。
本発明においては、パターニングしたレジスト＋１ｆｆ
１２をマスクにしてＴｉＳｉ２膜１２をエツチングして
コンタクト膜１６を窓開けし、レジスト膜１２を除去し
て後、全面にＰＳＧ膜１４を堆積し、このＰＳＧ膜１４
にコンタクトホール１７を窓開けし、しかる後にへｌ配
線１５を形成する。
１２をマスクにしてＴｉＳｉ２膜１２をエツチングして
コンタクト膜１６を窓開けし、レジスト膜１２を除去し
て後、全面にＰＳＧ膜１４を堆積し、このＰＳＧ膜１４
にコンタクトホール１７を窓開けし、しかる後にへｌ配
線１５を形成する。
上記した方法によると、ポリシリコン／シリサイドの二
層構造とのコンタクトが、コンタクトをとる部分のシリ
サイドのみを除去してとることができる。
層構造とのコンタクトが、コンタクトをとる部分のシリ
サイドのみを除去してとることができる。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図（ａｌ参照：
図示しない下地（それは半導体基板またはその上に形成
された眉間絶縁膜である）の上に、ポリシリコン膜１１
を０．２μｍの膜厚に例えばＣＶＤ法で成長し、その上
にスパッタによってＴｉＳｉ２１ｆｆ１２を０．２μｍ
の膜厚に堆積する。
された眉間絶縁膜である）の上に、ポリシリコン膜１１
を０．２μｍの膜厚に例えばＣＶＤ法で成長し、その上
にスパッタによってＴｉＳｉ２１ｆｆ１２を０．２μｍ
の膜厚に堆積する。
次いで全面に耐１（Ｆ性のレジスト１３を塗布し、電極
窓形成のためのパターニングをする。レジストに代えて
窒化シリコン（ＳｉＪＮ、４）を用いてもよム１゜第１
図（ｂ）参照； ＩＮＦ系の液を用い、レジスト膜１３をマスクにしてＴ
ｉＳｉ２膜１２をエツチングする。この工・ノチングは
等方性エツチングであるので、図示の如く上下方向だけ
でなく、横方向にもエツチングが進行する。
窓形成のためのパターニングをする。レジストに代えて
窒化シリコン（ＳｉＪＮ、４）を用いてもよム１゜第１
図（ｂ）参照； ＩＮＦ系の液を用い、レジスト膜１３をマスクにしてＴ
ｉＳｉ２膜１２をエツチングする。この工・ノチングは
等方性エツチングであるので、図示の如く上下方向だけ
でなく、横方向にもエツチングが進行する。
第１図（Ｃ）参照ニ
レジスト膜１３を除去し、ＴｉＳｉ２膜を露出する。
第１図（ｄ）参照：
全面にＰＳＧ膜１４を１．０μｍの膜厚に成長する。
全面にレジストを塗布し、それを点線で示す如（パター
ニングする。
ニングする。
第１図（８１参照ニ
レジストをマスクにエツチングによってＰＳＧ膜１４を
エツチングし、コンタクトホール１７を形成する。絶縁
膜はＰＳＧに限定されるものではなく、５ｉ０２を用い
てもよい。
エツチングし、コンタクトホール１７を形成する。絶縁
膜はＰＳＧに限定されるものではなく、５ｉ０２を用い
てもよい。
第１図（ｆ）参照；
全面にＡｌを付着し、それをパターニングして所望のｉ
配線１５を形成する。
配線１５を形成する。
以上述べてきたように本発明によれば、ポリシリコン／
シリサイドの二層構造の配線と他の配線とのコンタクト
がコンタクト部以外のシリサイドに損傷を与えることな
（形成することが可能になる。
シリサイドの二層構造の配線と他の配線とのコンタクト
がコンタクト部以外のシリサイドに損傷を与えることな
（形成することが可能になる。
第１図（ａｌないしくｆｌは本発明実施例断面図、第２
図はポリシリコン／シリサイドの電極の断面図、 第３図は従来例断面図である。 第１図において、 １１はポリシリコン膜、 １２はＴｉ５ｆ膜、 １３はレジスト膜、 １４はＩ’ＳＧ膜、 １５は へβ配線、 １６は窓、 １７はコンタクトホールである。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 ルｔ、萌炙ａｌ／ＩＩ鵬１山 第１図 第１図 第２図 第３図
図はポリシリコン／シリサイドの電極の断面図、 第３図は従来例断面図である。 第１図において、 １１はポリシリコン膜、 １２はＴｉ５ｆ膜、 １３はレジスト膜、 １４はＩ’ＳＧ膜、 １５は へβ配線、 １６は窓、 １７はコンタクトホールである。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 ルｔ、萌炙ａｌ／ＩＩ鵬１山 第１図 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 多結晶シリコン膜（１１）とシリサイド膜（１２）の二
層構造配線と他の配線（１５）とを接続するに際し、 シリサイド膜にのみ窓（１６）を窓開けして下層の多結
晶シリコン膜（１１）を露出し、全面に堆積した絶縁膜
（１４）にポリシリコン膜（１１）に達するコンタクト
ホール（１７）を窓開けし、 前記窓（１７）を埋める配線（１５）を形成することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5939686A JPS62222654A (ja) | 1986-03-19 | 1986-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5939686A JPS62222654A (ja) | 1986-03-19 | 1986-03-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62222654A true JPS62222654A (ja) | 1987-09-30 |
Family
ID=13112080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5939686A Pending JPS62222654A (ja) | 1986-03-19 | 1986-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62222654A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63127552A (ja) * | 1986-11-17 | 1988-05-31 | Nec Corp | 半導体装置 |
| JPH02296335A (ja) * | 1989-05-10 | 1990-12-06 | Matsushita Electron Corp | 半導体装置 |
-
1986
- 1986-03-19 JP JP5939686A patent/JPS62222654A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63127552A (ja) * | 1986-11-17 | 1988-05-31 | Nec Corp | 半導体装置 |
| JPH02296335A (ja) * | 1989-05-10 | 1990-12-06 | Matsushita Electron Corp | 半導体装置 |
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