JPS61216344A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61216344A JPS61216344A JP5730785A JP5730785A JPS61216344A JP S61216344 A JPS61216344 A JP S61216344A JP 5730785 A JP5730785 A JP 5730785A JP 5730785 A JP5730785 A JP 5730785A JP S61216344 A JPS61216344 A JP S61216344A
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- JP
- Japan
- Prior art keywords
- insulating film
- voltage
- vapor phase
- phase growth
- semiconductor device
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に層間絶縁
膜を、半導体基板に電圧を印加し、気相成長をおこなう
方法により形成する場合の層間コンタクトホールの形成
方法に関する。
膜を、半導体基板に電圧を印加し、気相成長をおこなう
方法により形成する場合の層間コンタクトホールの形成
方法に関する。
近年、半導体集積回路は、高集積化が進み、金属配線も
多層化構造になりつつある。一方、それに伴ない、居間
絶縁膜もステップカバリッジの良い方法がもとめられて
おり、従来のＣＶＤ法からプラズマＣＶＤ法、スパッタ
法等に移りつつある。
多層化構造になりつつある。一方、それに伴ない、居間
絶縁膜もステップカバリッジの良い方法がもとめられて
おり、従来のＣＶＤ法からプラズマＣＶＤ法、スパッタ
法等に移りつつある。
第２図（ａ）〜（ｄ）は、従来の方法により、層間コン
タクトホールを形成する場合の工程断面図である。
タクトホールを形成する場合の工程断面図である。
先ず、シリコン基板１上に醸化膜２を形成し。
その後Ｍ等の金属配線３を、例えばスパッタ法により被
着する。そしてフォトリングラフィ技術により不要な金
属部を除去する。さらに半導体基板１に電圧を印加し、
気相成長をおこなう方法により１例えばプラズマ窒化膜
４を形成する。この時、下層配線３のエツジ部付近には
、プラズマ窒化膜成長中に電位分布が乱されることによ
りストレス５が形成される。（第１図（ａ））シかる後
に、フォトレジストをウェハ表面に塗布し、Ｎ光をおこ
ない層間のコンタクトホールのフォトレジストパターン
６を形成する。（第１図（ｂ））この後プラズマエツチ
ング法等により、コンタクトホールの開口をおこなう、
この時にコンタクトホールが、下層配線３のエツジ部付
近にかかると、この部分はストレス５が蓄積されている
為、異常にエツチングレートが高く、従ってコンタクト
ホールの形状が逆テーパー状となる。（第１図（Ｃ））
次にフォトレジストを除去し、上層配線７をスパッタ法
等により被着するが、コンタクトホールの形状が逆テー
パー状となっているため、この部分で断線が生じる。（
第１図（ｄ）） 〔問題点を解決しようとする問題点〕 本発明の目的は、コンタクトホールの部分での上層の断
線が発生しない半導体装置の製造方法を提供することで
ある。
着する。そしてフォトリングラフィ技術により不要な金
属部を除去する。さらに半導体基板１に電圧を印加し、
気相成長をおこなう方法により１例えばプラズマ窒化膜
４を形成する。この時、下層配線３のエツジ部付近には
、プラズマ窒化膜成長中に電位分布が乱されることによ
りストレス５が形成される。（第１図（ａ））シかる後
に、フォトレジストをウェハ表面に塗布し、Ｎ光をおこ
ない層間のコンタクトホールのフォトレジストパターン
６を形成する。（第１図（ｂ））この後プラズマエツチ
ング法等により、コンタクトホールの開口をおこなう、
この時にコンタクトホールが、下層配線３のエツジ部付
近にかかると、この部分はストレス５が蓄積されている
為、異常にエツチングレートが高く、従ってコンタクト
ホールの形状が逆テーパー状となる。（第１図（Ｃ））
次にフォトレジストを除去し、上層配線７をスパッタ法
等により被着するが、コンタクトホールの形状が逆テー
パー状となっているため、この部分で断線が生じる。（
第１図（ｄ）） 〔問題点を解決しようとする問題点〕 本発明の目的は、コンタクトホールの部分での上層の断
線が発生しない半導体装置の製造方法を提供することで
ある。
本発明ｉ±、半導体基板上に形成する居間絶縁膜として
、下層に電圧に印加しない気相成長法により第１の層膜
絶縁膜を形成し、引き続いて上層に、半導体基板のおか
れた電極に電圧を印加する気相成長法により第２の層間
絶縁膜を形成することを特徴とする。
、下層に電圧に印加しない気相成長法により第１の層膜
絶縁膜を形成し、引き続いて上層に、半導体基板のおか
れた電極に電圧を印加する気相成長法により第２の層間
絶縁膜を形成することを特徴とする。
このように、第２の居間絶縁膜の成長前に、電圧を印加
しない気相成長法により下層に第１の層間絶縁膜を成長
させるので、電位分布が乱されることもなく、シたがっ
て、ストレスも形成されず、コンタクトホールが逆テー
パー状とならないので、上層金属の断線は発生しない。
しない気相成長法により下層に第１の層間絶縁膜を成長
させるので、電位分布が乱されることもなく、シたがっ
て、ストレスも形成されず、コンタクトホールが逆テー
パー状とならないので、上層金属の断線は発生しない。
本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明による半導体装置の製造
方法の一実施例の製造工程を示す断面図である。
方法の一実施例の製造工程を示す断面図である。
先ず、シリコン基板ｌｌ上に酸化１１１２を形成する。
その後Ｍ等の金属−配線１３を、例えばスパッタ法によ
り被着する。そしてフォトリングラフィ技術により、不
要な金属部を除去する０次にＣＶＤ法ニヨリ、例えばＣ
ＶＤ −ＳｉＯ２１８ （第１（７）居間絶縁膜）を成
長させる。引き続きシリコン基板１１におかれた電極に
電圧を印加する気相成長法により、例えばプラズマ窒化
ｌ１１１４（第２の層間絶縁膜）を形成する。（第１図
（ａ））この時、従来技術では、Ｍ配線３上に直接プラ
ズマ窒化ｓ４を形成するため、プラズマ窒化ＷＭ４の成
長中にＭエツジに電位分布の乱れが生じ、ストレス５が
形成され、後のエツチング工程で悪影響を与えるが１本
実施例の場合、プラズマ窒化＠ １４（７）成長前ニＧ
ＶＤ −ＳｉＯ２１８を成長させであるため、電位の乱
れを生じることもなく従って、ストレスも形成されない
。
り被着する。そしてフォトリングラフィ技術により、不
要な金属部を除去する０次にＣＶＤ法ニヨリ、例えばＣ
ＶＤ −ＳｉＯ２１８ （第１（７）居間絶縁膜）を成
長させる。引き続きシリコン基板１１におかれた電極に
電圧を印加する気相成長法により、例えばプラズマ窒化
ｌ１１１４（第２の層間絶縁膜）を形成する。（第１図
（ａ））この時、従来技術では、Ｍ配線３上に直接プラ
ズマ窒化ｓ４を形成するため、プラズマ窒化ＷＭ４の成
長中にＭエツジに電位分布の乱れが生じ、ストレス５が
形成され、後のエツチング工程で悪影響を与えるが１本
実施例の場合、プラズマ窒化＠ １４（７）成長前ニＧ
ＶＤ −ＳｉＯ２１８を成長させであるため、電位の乱
れを生じることもなく従って、ストレスも形成されない
。
しかる後フォトレジスト１Ｂをウェハ表面に塗布し、露
光をおこない層間のコンタクトホールのフォトレジスト
パターンを形成する。（第２図（ｂ））この後プラズマ
エツチング法等により不要部分のプラズマ窒化１１！Ｊ
１４、ＣＶＤ −ＳｉＯ２１８をとり除く、（第２図（
Ｃ）） 最後にフォトレジス）１１３を除去し、上層配線１７を
スパッタ法等により被着する。（第２図（ｄ））なお、
第１の居間絶縁膜としてＰＳＧ （リンガラス）等でも
よく、第２の居間絶縁膜としてスパッタＳｉＯ２等でも
よいことは勿論である。
光をおこない層間のコンタクトホールのフォトレジスト
パターンを形成する。（第２図（ｂ））この後プラズマ
エツチング法等により不要部分のプラズマ窒化１１！Ｊ
１４、ＣＶＤ −ＳｉＯ２１８をとり除く、（第２図（
Ｃ）） 最後にフォトレジス）１１３を除去し、上層配線１７を
スパッタ法等により被着する。（第２図（ｄ））なお、
第１の居間絶縁膜としてＰＳＧ （リンガラス）等でも
よく、第２の居間絶縁膜としてスパッタＳｉＯ２等でも
よいことは勿論である。
以上説明したように本発明は、下層に電圧を印加しない
気相成長法により第１の層間絶縁膜を形成し、引き続い
て上層に、半導体基板のおかれた電極に電圧を印加する
気相成長法により第２の居間絶縁膜を形成することによ
り、逆テーパー状にエツチングされることはないので上
層金属の断線が発生せず、高歩留り、高信頼性の半導体
装置を提供することが可能となる。
気相成長法により第１の層間絶縁膜を形成し、引き続い
て上層に、半導体基板のおかれた電極に電圧を印加する
気相成長法により第２の居間絶縁膜を形成することによ
り、逆テーパー状にエツチングされることはないので上
層金属の断線が発生せず、高歩留り、高信頼性の半導体
装置を提供することが可能となる。
第１図（ａ）〜（ｄ）は本発明による半導体装置の製造
方法の一実施例の製造工程を示す断面図、第２図（ａ）
〜（ｄ）は従来の半導体装置の製造方法の製造工程を示
す断面図である。 １１・・・シリコン基板、１２・・・酸化膜。 １３・・・下層アルミ配線、 １４・・・プラズマ窒化
膜、１Ｂ・・・フォトレジスト、 １７・・・上層アル
ミ配線、１Ｂ＝・ＣＶＤ −５ｉｏ、。
方法の一実施例の製造工程を示す断面図、第２図（ａ）
〜（ｄ）は従来の半導体装置の製造方法の製造工程を示
す断面図である。 １１・・・シリコン基板、１２・・・酸化膜。 １３・・・下層アルミ配線、 １４・・・プラズマ窒化
膜、１Ｂ・・・フォトレジスト、 １７・・・上層アル
ミ配線、１Ｂ＝・ＣＶＤ −５ｉｏ、。
Claims (3)
- （１）層間コンタクトホールを形成する、半導体装置の
製造方法において、電圧を印加しない気相成長法により
下層に第１の絶縁膜を形成する工程と、半導体基板のお
かれた電極に電圧を印加する気相成長法により上層に第
２の層間絶縁膜を形成する工程を含むことを特徴とする
半導体装置の製造方法。 - （２）第１の層間絶縁膜としてＣＶＤ−ＳｉＯ＿２また
ＰＳＧを用いる特許請求の範囲第１項記載の半導体装置
の製造方法。 - （３）第２の層間絶縁膜としてスパッタＳｉＯ＿２また
はプラズマ窒化膜を用いる特許請求の範囲第１項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5730785A JPS61216344A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5730785A JPS61216344A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216344A true JPS61216344A (ja) | 1986-09-26 |
Family
ID=13051902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5730785A Pending JPS61216344A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63257246A (ja) * | 1987-04-15 | 1988-10-25 | Hitachi Ltd | プラズマｃｖｄ平坦化成膜方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5817637A (ja) * | 1981-07-24 | 1983-02-01 | Hitachi Ltd | 半導体装置 |
| JPS58197824A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-03-20 JP JP5730785A patent/JPS61216344A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5817637A (ja) * | 1981-07-24 | 1983-02-01 | Hitachi Ltd | 半導体装置 |
| JPS58197824A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63257246A (ja) * | 1987-04-15 | 1988-10-25 | Hitachi Ltd | プラズマｃｖｄ平坦化成膜方法 |
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