JPS61256743A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61256743A JPS61256743A JP9911185A JP9911185A JPS61256743A JP S61256743 A JPS61256743 A JP S61256743A JP 9911185 A JP9911185 A JP 9911185A JP 9911185 A JP9911185 A JP 9911185A JP S61256743 A JPS61256743 A JP S61256743A
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- JP
- Japan
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- wiring
- glass film
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- laser beam
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に多層配線
技術を改良した半導体装置の製造方法に関する。
技術を改良した半導体装置の製造方法に関する。
近年、半導体装置の高密度化、Ｋ集積化に伴って、多層
配線構造が多用されている。多層配線を実現するには、
信頼性の高い半導体装置を得る観点から、配線層の段切
れ等を防止することが重要である。
配線構造が多用されている。多層配線を実現するには、
信頼性の高い半導体装置を得る観点から、配線層の段切
れ等を防止することが重要である。
従来の多層配線構造を有する半導体装置では、配線層間
の絶縁膜は、燐を含む酸化膜、あるいはプラズマ窒化膜
、もしくは、該膜上に燐を含むスピンオングラス膜を被
着し、低温の熱処理を施すことによって、第２層目の配
線層の段切れを防止していた。
の絶縁膜は、燐を含む酸化膜、あるいはプラズマ窒化膜
、もしくは、該膜上に燐を含むスピンオングラス膜を被
着し、低温の熱処理を施すことによって、第２層目の配
線層の段切れを防止していた。
上述した従来の構造では、Ａ！等の配線があるため、ス
ピンオングラス膜のアニールが充分に出来ない。したが
って、スルーホールＰＲ時にレジストの密着不良、露光
の目ズレが生じた場合、スルーホールにテーパーをつけ
るための湿式エツチング時に１層目の配線層の段部ヘエ
ッチング液が回り込み、エツチングレートの速いスピン
オングラス膜がエツチングされてしまい、２層目の配線
層の段切れを生じ易いという欠点がある。
ピンオングラス膜のアニールが充分に出来ない。したが
って、スルーホールＰＲ時にレジストの密着不良、露光
の目ズレが生じた場合、スルーホールにテーパーをつけ
るための湿式エツチング時に１層目の配線層の段部ヘエ
ッチング液が回り込み、エツチングレートの速いスピン
オングラス膜がエツチングされてしまい、２層目の配線
層の段切れを生じ易いという欠点がある。
これを、第２図を用いて説明する。
まず、第２図（ａ）に示すように、第１層目のＡｅ配線
層２１上に燐を含む酸化膜２２を成長させ、その後、ス
ピンオングラス膜２３をスピンコーターにて全面被着し
、３００〜４００℃のアニールを施す。この段階で、ス
ピンオングラス膜２３はなだらかな形状を有し、第２層
目のＡ！配線層２４を被着した場合、良好な形状が得ら
れる。
層２１上に燐を含む酸化膜２２を成長させ、その後、ス
ピンオングラス膜２３をスピンコーターにて全面被着し
、３００〜４００℃のアニールを施す。この段階で、ス
ピンオングラス膜２３はなだらかな形状を有し、第２層
目のＡ！配線層２４を被着した場合、良好な形状が得ら
れる。
しかしながら、この方法にあっては、Ａ！配線があるた
め、スピンオングラス膜２３に９００〜１０００℃の高
温アニールが施せない。したがって、スルーホール開化
時にレジストの密着不良、露光の目ズレが生じた場合、
スルーホール２６にテーパーをつけるための湿式エツチ
ング時に、第２図（ｂ）に示すように、１層目のＡｊ７
配線の段部ヘエッチング液が回り込み、エツチングレー
トの速い段部のスピンオングラス膜がエツチングされて
しまう。この様なくびれ２７を生じると、第２層目のＡ
！配線を被着した場合、段切れを生じ易くなり製品の信
頼性を著しく損なう。
め、スピンオングラス膜２３に９００〜１０００℃の高
温アニールが施せない。したがって、スルーホール開化
時にレジストの密着不良、露光の目ズレが生じた場合、
スルーホール２６にテーパーをつけるための湿式エツチ
ング時に、第２図（ｂ）に示すように、１層目のＡｊ７
配線の段部ヘエッチング液が回り込み、エツチングレー
トの速い段部のスピンオングラス膜がエツチングされて
しまう。この様なくびれ２７を生じると、第２層目のＡ
！配線を被着した場合、段切れを生じ易くなり製品の信
頼性を著しく損なう。
本発明は、従来の上記欠点を除去し、スルーホール開化
時にスピンオングラス膜がエツチング液に侵蝕されて第
２層目の配線層に段切れを生じさせることもなく、さら
にアニール不足によるスピンオングラス膜中の水分残り
でＡＩ！配線層が腐蝕するこのもない半導体装置の製造
方法を提供することを目的とする。
時にスピンオングラス膜がエツチング液に侵蝕されて第
２層目の配線層に段切れを生じさせることもなく、さら
にアニール不足によるスピンオングラス膜中の水分残り
でＡＩ！配線層が腐蝕するこのもない半導体装置の製造
方法を提供することを目的とする。
本発明の半導体装置の製造方法は、多層配線を有する半
導体素子の金属配線層間の絶縁膜を形成する半導体装置
の製造方法において、下層金属配線を形成した表面上に
ＣＶＤ法により燐を含む酸化膜を成長させる工程と、該
酸化膜上に燐を含むスピンオングラス膜をスピンコート
法により被着する工程と、低温アニールを施す工程と、
段部のスピンオングラス膜をレーザービームによりアニ
ールする工程とを含んで構成される。
導体素子の金属配線層間の絶縁膜を形成する半導体装置
の製造方法において、下層金属配線を形成した表面上に
ＣＶＤ法により燐を含む酸化膜を成長させる工程と、該
酸化膜上に燐を含むスピンオングラス膜をスピンコート
法により被着する工程と、低温アニールを施す工程と、
段部のスピンオングラス膜をレーザービームによりアニ
ールする工程とを含んで構成される。
次に１本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は、本発明の一実施例を説明する
ために工程順に示した主要工程の断面図である。
ために工程順に示した主要工程の断面図である。
まず、第１図（ａ）に示すように、半導体素子１０上へ
第・１層目のＡ！配線層１１を形成する。その後、層間
絶縁膜をＣＶＤ法により、燐Ｆ含む酸化膜１２を成長さ
せ、次に、スピンコーターにて、スピンオングラス膜１
３を全面に被着し、３００〜４００℃の低温にて全面ア
ニールを施した後、レーザービーム１４により、第１層
目のＡ！配線層１１の段部１７のみをアニールして焼き
固める。
第・１層目のＡ！配線層１１を形成する。その後、層間
絶縁膜をＣＶＤ法により、燐Ｆ含む酸化膜１２を成長さ
せ、次に、スピンコーターにて、スピンオングラス膜１
３を全面に被着し、３００〜４００℃の低温にて全面ア
ニールを施した後、レーザービーム１４により、第１層
目のＡ！配線層１１の段部１７のみをアニールして焼き
固める。
次に、第１図（ｂ）に示すように、フォトレジスト膜１
５を塗布し、フォトレジスト膜にスルーホール用の開孔
部を形成したのち、エツチング液でエツチングし、スル
ーホール１６を開孔する。この時、第１層目のＡ！配線
層１１の段部１７のスピンオングラス膜１３は、レーザ
ービーム１４により選択的にアニールされるため、ＡＩ
！配線への影響はない、これにより、スルーホールＰＲ
にて、レジストの密着不良、露光の目ズレが生じた場合
でも、段部１７のスピンオングラス膜１３は充分にアニ
ールされているため、エツチング液の回り込みによりや
られることはない。そして、第２層目のＡ！配線層を被
着した場合、段切れのない、なだらかな形状が得られる
。
５を塗布し、フォトレジスト膜にスルーホール用の開孔
部を形成したのち、エツチング液でエツチングし、スル
ーホール１６を開孔する。この時、第１層目のＡ！配線
層１１の段部１７のスピンオングラス膜１３は、レーザ
ービーム１４により選択的にアニールされるため、ＡＩ
！配線への影響はない、これにより、スルーホールＰＲ
にて、レジストの密着不良、露光の目ズレが生じた場合
でも、段部１７のスピンオングラス膜１３は充分にアニ
ールされているため、エツチング液の回り込みによりや
られることはない。そして、第２層目のＡ！配線層を被
着した場合、段切れのない、なだらかな形状が得られる
。
以上説明したとおり、本発明によれば、層間の絶縁膜に
スルーホールを開孔するに際し、スピンオングラス膜が
エツチング液に侵蝕されて第２層目の配線層に段切れを
生じさせることもなく、さらにアニール不足によるスピ
ンオングラス膜中の水分残りでＡ 、Ｑ配線層が腐蝕す
ることもない半導体装置が得られる。
スルーホールを開孔するに際し、スピンオングラス膜が
エツチング液に侵蝕されて第２層目の配線層に段切れを
生じさせることもなく、さらにアニール不足によるスピ
ンオングラス膜中の水分残りでＡ 、Ｑ配線層が腐蝕す
ることもない半導体装置が得られる。
第１図（ａ）、（ｂ）は本発明の一実施例を説明するた
めに工程順に示した断面図、第２図（ａ）、（ｂ）は従
来の多層配線を有する半導体装置の製造方法を説明する
ために工程順に示した断面図である。 １０．２０ −半導体素子、１１，２１ “第一金属
配線層、１２．２２ 燐を含む酸化膜、１３゜２３
燐を含むスピンオングラス膜、１４ ゛レーザービーム
、１５．２５ ・フォトレジスト膜、１６．２６−ス
ルーホール、１７一段部のスピンオングラス膜、２４−
第二金属配線層、２７−スピンオングラス膜のくびれ。 茅 ｌ 囚
めに工程順に示した断面図、第２図（ａ）、（ｂ）は従
来の多層配線を有する半導体装置の製造方法を説明する
ために工程順に示した断面図である。 １０．２０ −半導体素子、１１，２１ “第一金属
配線層、１２．２２ 燐を含む酸化膜、１３゜２３
燐を含むスピンオングラス膜、１４ ゛レーザービーム
、１５．２５ ・フォトレジスト膜、１６．２６−ス
ルーホール、１７一段部のスピンオングラス膜、２４−
第二金属配線層、２７−スピンオングラス膜のくびれ。 茅 ｌ 囚
Claims (1)
- 多層配線を有する半導体素子の金属配線層間の絶縁膜を
形成する半導体装置の製造方法において、下層金属配線
を形成した表面上にＣＶＤ法により燐を含む酸化膜を成
長させる工程と、該酸化膜上に燐を含むスピンオングラ
ス膜をスピンコート法により被着する工程と、低温アニ
ールを施す工程と、段部のスピンオングラス膜をレーザ
ービームによりアニールする工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9911185A JPS61256743A (ja) | 1985-05-10 | 1985-05-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9911185A JPS61256743A (ja) | 1985-05-10 | 1985-05-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61256743A true JPS61256743A (ja) | 1986-11-14 |
Family
ID=14238707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9911185A Pending JPS61256743A (ja) | 1985-05-10 | 1985-05-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61256743A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225376A (en) * | 1990-05-02 | 1993-07-06 | Nec Electronics, Inc. | Polysilicon taper process using spin-on glass |
| US6481886B1 (en) * | 2000-02-24 | 2002-11-19 | Applied Materials Inc. | Apparatus for measuring pedestal and substrate temperature in a semiconductor wafer processing system |
-
1985
- 1985-05-10 JP JP9911185A patent/JPS61256743A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225376A (en) * | 1990-05-02 | 1993-07-06 | Nec Electronics, Inc. | Polysilicon taper process using spin-on glass |
| US6481886B1 (en) * | 2000-02-24 | 2002-11-19 | Applied Materials Inc. | Apparatus for measuring pedestal and substrate temperature in a semiconductor wafer processing system |
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