JPS607736A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS607736A JPS607736A JP11540783A JP11540783A JPS607736A JP S607736 A JPS607736 A JP S607736A JP 11540783 A JP11540783 A JP 11540783A JP 11540783 A JP11540783 A JP 11540783A JP S607736 A JPS607736 A JP S607736A
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- Japan
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- wiring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、配線パターンを改良した半導体装置の製造方
法に関する。
法に関する。
周知の如＜ 、＊＆回路の大容量化、微細化は止むとこ
ろを知らず、現在サブミクロン・パターンの形成も現実
的な話となっている。
ろを知らず、現在サブミクロン・パターンの形成も現実
的な話となっている。
ところで、パターンを微細に形成するに際し、従来技術
では１μｍ以上はフォトリングラフイー技術により容易
に形成できるが、サブミクロン領域に入ると′戊子ビー
ム（ｇＢ）硝光技術、Ｘ線露光技術等の光より波長の短
い媒体を用いて形成せざるを得なくなっている。しかし
、ＥＢｓｘｉ４露光技術は、レジストのそれらのビーム
に対する感度が著しく低いことにより、露光時間が著し
く長くなり、量産技術としてスルー・プツトの低下を招
く。また、コンタクトポール形成以降の工程での使用は
、い・ゎゆるＥＢ前照射ｘｃＪ照射に起因するラディエ
ーション・ダメージが発生し、信頼性が低下する。
では１μｍ以上はフォトリングラフイー技術により容易
に形成できるが、サブミクロン領域に入ると′戊子ビー
ム（ｇＢ）硝光技術、Ｘ線露光技術等の光より波長の短
い媒体を用いて形成せざるを得なくなっている。しかし
、ＥＢｓｘｉ４露光技術は、レジストのそれらのビーム
に対する感度が著しく低いことにより、露光時間が著し
く長くなり、量産技術としてスルー・プツトの低下を招
く。また、コンタクトポール形成以降の工程での使用は
、い・ゎゆるＥＢ前照射ｘｃＪ照射に起因するラディエ
ーション・ダメージが発生し、信頼性が低下する。
従来、半導体装置は、例えば第１図（ａ） 、 （ｂ）
に示すように製造されている。
に示すように製造されている。
まず、半導体基板１上に酸化Ｂｍ２、Ａｅ層３を順次形
成した後、Ａ／層層上上リソグラフィ−技術によりレジ
ストパターン４を警戒する（第１図（ａ） ｌｙ示）。
成した後、Ａ／層層上上リソグラフィ−技術によりレジ
ストパターン４を警戒する（第１図（ａ） ｌｙ示）。
つづいて、このレジストパターン４を用いて前記Ａｅ層
３を異方性エツチングし、Ａ／配線５を形成する。次い
で、レジストパターン４を剥離して半導体装置を製造す
る（第１図（ｂ）図示）。
３を異方性エツチングし、Ａ／配線５を形成する。次い
で、レジストパターン４を剥離して半導体装置を製造す
る（第１図（ｂ）図示）。
従来の製造方法において、ＡＩ！配線５の幅をｄ、、Ａ
／配線５，５の間隔をｄ２、配線ピッチをＰとすれば、
ｄｌｌｄ２は最小加工寸法ｌまで微細化できる。しかし
々から、配線ピッチＰとｌとの関係は、”：２”であり
、光露光技術の限界が１μｍであると仮定した場合、Ｐ
〉２μｎｔであり、配線ピッチは２μｎＬを切ることが
できない。
／配線５，５の間隔をｄ２、配線ピッチをＰとすれば、
ｄｌｌｄ２は最小加工寸法ｌまで微細化できる。しかし
々から、配線ピッチＰとｌとの関係は、”：２”であり
、光露光技術の限界が１μｍであると仮定した場合、Ｐ
〉２μｎｔであり、配線ピッチは２μｎＬを切ることが
できない。
本発明は上記事情に鑑みてなされたもので、光露光技術
の限界領域においてｇＢ及びｘ 線露光技術でしか実現
できないパターンを形成し得るとともに、スルー・グツ
ドの低下の阻止、ラデイエーション・ダメージの発生を
阻止し得る半導体装置の製造方法をゼ？供することを目
的とするものである。
の限界領域においてｇＢ及びｘ 線露光技術でしか実現
できないパターンを形成し得るとともに、スルー・グツ
ドの低下の阻止、ラデイエーション・ダメージの発生を
阻止し得る半導体装置の製造方法をゼ？供することを目
的とするものである。
本発明は、表面に素子を有する半導体基板上に第１の絶
縁膜を介して第１の配線材料層を形成した後、この配線
材料層上に絶縁膜パターンを形成し、更に全面に第２の
絶縁膜を形成した後、この絶縁膜を異方性エツチング除
去して少なくとも前記絶縁膜パターンの側壁に該第２の
絶縁膜を残存させ、しかる後前記絶縁パターンを選択的
に除去し、残存する第２の絶縁膜をマスクとして前記配
線材料層を異方性エツチングすることによって、光崩光
技術の限界領域においてＫＢ及びＸ線宛光技術でしか実
現できない微細パターンを形成し、かつスルー・プツト
の低下、ラデイエーション・ダメージの発生を阻止する
ことを図ったことを骨子とする。
縁膜を介して第１の配線材料層を形成した後、この配線
材料層上に絶縁膜パターンを形成し、更に全面に第２の
絶縁膜を形成した後、この絶縁膜を異方性エツチング除
去して少なくとも前記絶縁膜パターンの側壁に該第２の
絶縁膜を残存させ、しかる後前記絶縁パターンを選択的
に除去し、残存する第２の絶縁膜をマスクとして前記配
線材料層を異方性エツチングすることによって、光崩光
技術の限界領域においてＫＢ及びＸ線宛光技術でしか実
現できない微細パターンを形成し、かつスルー・プツト
の低下、ラデイエーション・ダメージの発生を阻止する
ことを図ったことを骨子とする。
以下、本発明の実施例ｆ：第２図（ａ）〜（ｆ）を参照
して説明する。
して説明する。
〔自ます、表面に素子（図示せず〕を有したＩＥｔｉ
基板１１上に第１の絶縁膜としての熱酸化膜１２を形成
した。つづいて、この熱酸化膜１２に＾１工記素子と配
線との接触を保つための図示しないコンタクトホールを
形成した後、全面に８１を２％含有したＡ ｌ／Ｓ ｉ
を蒸着し、金用材料層としての厚さ５０００χのＡＩ！
／ｓｉ Ｉ偕１３全形成した。次いで、このＡＩ！／Ｓ
ｉ層１３ノー上にプラス”’１ ＣＶ Ｄ （Ｃｈｅｍ
ｉｃａｌ ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）
法により厚さ１ ａｍのＳｉ３Ｎ、膜１４を形成した（
第２図（ａ）図示）。この際、Ｓｉ３Ｎ、膜１４は、４
００℃程度の低温でＳｉＨ４ｒ ＮＨ３を主成分とする
ガスにより形成できるため、Ａ／′／Ｓ１ 層１３を溶
融することはない。しかる後、Ｓｉ、Ｎ、膜１４上に、
リソグラフィー技術例えばステップ・アンド・リピート
形の光露光技術によりレジストパターン（図示せず）を
形成し九更に、このレジストパターンをマスクとして、
ＣＦ、系のガス雰囲気で前記Ｓｉ、Ｎ、膜１４を例えば
反応性イオンエツチング（Ｒ工ｇ）法により異方性エツ
チング除去し、絶縁ＩｌｌパターンとしてのＳｉ３Ｎ、
膜パターン１５を形成した。この際、Ｓｉ、Ｎ、膜パタ
ーン１５の嶋を光Ｉ侑光技術の限界１μｍで加工した。
基板１１上に第１の絶縁膜としての熱酸化膜１２を形成
した。つづいて、この熱酸化膜１２に＾１工記素子と配
線との接触を保つための図示しないコンタクトホールを
形成した後、全面に８１を２％含有したＡ ｌ／Ｓ ｉ
を蒸着し、金用材料層としての厚さ５０００χのＡＩ！
／ｓｉ Ｉ偕１３全形成した。次いで、このＡＩ！／Ｓ
ｉ層１３ノー上にプラス”’１ ＣＶ Ｄ （Ｃｈｅｍ
ｉｃａｌ ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）
法により厚さ１ ａｍのＳｉ３Ｎ、膜１４を形成した（
第２図（ａ）図示）。この際、Ｓｉ３Ｎ、膜１４は、４
００℃程度の低温でＳｉＨ４ｒ ＮＨ３を主成分とする
ガスにより形成できるため、Ａ／′／Ｓ１ 層１３を溶
融することはない。しかる後、Ｓｉ、Ｎ、膜１４上に、
リソグラフィー技術例えばステップ・アンド・リピート
形の光露光技術によりレジストパターン（図示せず）を
形成し九更に、このレジストパターンをマスクとして、
ＣＦ、系のガス雰囲気で前記Ｓｉ、Ｎ、膜１４を例えば
反応性イオンエツチング（Ｒ工ｇ）法により異方性エツ
チング除去し、絶縁ＩｌｌパターンとしてのＳｉ３Ｎ、
膜パターン１５を形成した。この際、Ｓｉ、Ｎ、膜パタ
ーン１５の嶋を光Ｉ侑光技術の限界１μｍで加工した。
また、パターン間隔Ｘは１．５μｍとする。この陵、前
ｉ己しジストパターンを剥離した（第２図（ｂ）図示）
。
ｉ己しジストパターンを剥離した（第２図（ｂ）図示）
。
〔１１〕次に、全面に第２の絶縁膜としての５ｉｎ２膜
１６をプラズマＣＶＤ法により形成した（第２図（Ｃ）
図示）。なお、プラズマＣＶＤ法は、段差に対するステ
ップカバレージが良好であるため、Ｓｉ、Ｎ、膜パター
ン１５の微細な間隙にも良好に堆積することができる。
１６をプラズマＣＶＤ法により形成した（第２図（Ｃ）
図示）。なお、プラズマＣＶＤ法は、段差に対するステ
ップカバレージが良好であるため、Ｓｉ、Ｎ、膜パター
ン１５の微細な間隙にも良好に堆積することができる。
また、５ｉＯ２１罠１６の厚みは、該Ｓｉｎ、＋１侶１
６を上記間隙に十分に堆積するために前記Ｓ １３ Ｎ
４ 膜パターン１５のパターン間隔Ｘ （＝ １．５μ
ｒｔｒ ）の半分以下に選ぶ必要があり、例えば０．６
μｍとしだ。つづいて、前記５１０２膜１６をＲＩＥ法
により異方性エツチング除去し、前記Ｓｉ３Ｎ、ＩＩ＠
パターン１５の側壁にのみ５１０２膜１６′を残存させ
た（第２図（ｄ）図示）。次いで、Ｓ ＩＢ Ｎ４瞼パ
ターン１５のみプラズマエツチングにより選択的に除去
した。しかる後、残存５１０２膜１６′をマスクとして
露出するＡ ／ ／ ８ ｉ層１３を、ｃｃｅ、系のガ
ス雰囲気でＲＩＥ法により異方性エツチングし、Ａ ｌ
／ Ｓ ｉ配線１７を形成した（ ｇ ２１ＥＩ （
ｅ）図示）。更に、残存５ｉｎ２膜１６′を（ＮＨ，Ｆ
十酢酸）の混合液で除去し、半導体装置を製造した（第
２図（ｆ）図示）。この際、残存Ｓｉｎ、膜１６′は、
下地である熱酸化膜１２と比べ上記混合液に対するエツ
チンググレードが著しく大きいだめ、熱酸化膜１２はほ
とんど除去されなかった。
６を上記間隙に十分に堆積するために前記Ｓ １３ Ｎ
４ 膜パターン１５のパターン間隔Ｘ （＝ １．５μ
ｒｔｒ ）の半分以下に選ぶ必要があり、例えば０．６
μｍとしだ。つづいて、前記５１０２膜１６をＲＩＥ法
により異方性エツチング除去し、前記Ｓｉ３Ｎ、ＩＩ＠
パターン１５の側壁にのみ５１０２膜１６′を残存させ
た（第２図（ｄ）図示）。次いで、Ｓ ＩＢ Ｎ４瞼パ
ターン１５のみプラズマエツチングにより選択的に除去
した。しかる後、残存５１０２膜１６′をマスクとして
露出するＡ ／ ／ ８ ｉ層１３を、ｃｃｅ、系のガ
ス雰囲気でＲＩＥ法により異方性エツチングし、Ａ ｌ
／ Ｓ ｉ配線１７を形成した（ ｇ ２１ＥＩ （
ｅ）図示）。更に、残存５ｉｎ２膜１６′を（ＮＨ，Ｆ
十酢酸）の混合液で除去し、半導体装置を製造した（第
２図（ｆ）図示）。この際、残存Ｓｉｎ、膜１６′は、
下地である熱酸化膜１２と比べ上記混合液に対するエツ
チンググレードが著しく大きいだめ、熱酸化膜１２はほ
とんど除去されなかった。
しかして、本発明によれば、光露光技術によ゛すＳ１基
板ｌｌ上に熱酸化膜１２、Ａ ｌ ／ Ｓ ｉ 層１３
を介してＳｉ３Ｎ４膜パターン１５を形成した後、全面
に８１０２膜１６を形成し、該Ｓ ｉ Ｏ，膜１６をＲ
ＩＥ法によりＳｉ、Ｎ、Ｍパターン１５の（１４１Ｉ壁
にのみ残存させ、更にＳ ｉ３Ｎ、膜パターン１５のみ
を逃択的にエツチング除去し、しかる後残存５ｉｎ２膜
１６をマ、ｘりとしてｐ、−ｔｌｓｘ層１３全１３Ｆｉ
法により異方性エツチング除去し、Ａ／／Ｓｉ配線１７
を形成するため、光露光技術の加工限界を越える微１１
１！］配鰻パターンを光露光技術で実現でき、サブミク
ロンパターンの形成が可能となった。したがって、従来
と比べ配線ピッチを短縮できる。即ち、第２図（ｆ）に
おいて、Ａ ｌ ／ Ｓ ｉ配線１７の幅をｄｌ、１ピ
ツチでのＡｇ／ｓｉ配線１７，１７の配線間１（１゛勇
をｄ２．１ピツチ、２ピツチ間のＡ ｌ ／ Ｓ ｉ配
線１７．１７の配線間隔をｄ３、ＡＩ！／Ｓｌ配鉢１７
の配本１７ピッチをｌとすると、配線幅ｄ、は第２図（
ｄ）の残存５ｉｎ２膜１６′のマスク幅即ち５１０２膜
１６の厚みに唸ぼ等しいため、０．６μｍとなる。
板ｌｌ上に熱酸化膜１２、Ａ ｌ ／ Ｓ ｉ 層１３
を介してＳｉ３Ｎ４膜パターン１５を形成した後、全面
に８１０２膜１６を形成し、該Ｓ ｉ Ｏ，膜１６をＲ
ＩＥ法によりＳｉ、Ｎ、Ｍパターン１５の（１４１Ｉ壁
にのみ残存させ、更にＳ ｉ３Ｎ、膜パターン１５のみ
を逃択的にエツチング除去し、しかる後残存５ｉｎ２膜
１６をマ、ｘりとしてｐ、−ｔｌｓｘ層１３全１３Ｆｉ
法により異方性エツチング除去し、Ａ／／Ｓｉ配線１７
を形成するため、光露光技術の加工限界を越える微１１
１！］配鰻パターンを光露光技術で実現でき、サブミク
ロンパターンの形成が可能となった。したがって、従来
と比べ配線ピッチを短縮できる。即ち、第２図（ｆ）に
おいて、Ａ ｌ ／ Ｓ ｉ配線１７の幅をｄｌ、１ピ
ツチでのＡｇ／ｓｉ配線１７，１７の配線間１（１゛勇
をｄ２．１ピツチ、２ピツチ間のＡ ｌ ／ Ｓ ｉ配
線１７．１７の配線間隔をｄ３、ＡＩ！／Ｓｌ配鉢１７
の配本１７ピッチをｌとすると、配線幅ｄ、は第２図（
ｄ）の残存５ｉｎ２膜１６′のマスク幅即ち５１０２膜
１６の厚みに唸ぼ等しいため、０．６μｍとなる。
また、配線間Ｗ＋ ｄ ２は、第２１問（ｄ） （Ｄ
Ｓ ｉ３Ｎ、膜パターン１５０幅即ち１μｍとなる６
更に、配線間隔ｄ３は、第２図（ｂ） ｃ７） ｓ ｉ
３Ｎ４膜パターン１５の間隔Ｘ （＝ １．５μｍ）よ
り配線幅ｄ１の２倍を引いた値、１．５−２ ｘ ０．
６ ＝ ０．３μｍとなる。
Ｓ ｉ３Ｎ、膜パターン１５０幅即ち１μｍとなる６
更に、配線間隔ｄ３は、第２図（ｂ） ｃ７） ｓ ｉ
３Ｎ４膜パターン１５の間隔Ｘ （＝ １．５μｍ）よ
り配線幅ｄ１の２倍を引いた値、１．５−２ ｘ ０．
６ ＝ ０．３μｍとなる。
し′たがって、Ａｐ／ｓ１配線１７．１７の２本分のピ
ッチは、 ／＝２ｄ１＋ｄ２＋ｄ３＝２ｘＯ，６＋１＋０．３＝２
．５μｍとなり、１本分のピッチは２／＝１．２５μｍ
となる。
ッチは、 ／＝２ｄ１＋ｄ２＋ｄ３＝２ｘＯ，６＋１＋０．３＝２
．５μｍとなり、１本分のピッチは２／＝１．２５μｍ
となる。
つまり、光露光技術の限界を１μｍとした場合、従来２
μｍの配線ピッチとなるが、本発明の場合１．２５μｍ
ピッチの微細配録がを実現できる。その結果、素子の集
積度を向上できる。
μｍの配線ピッチとなるが、本発明の場合１．２５μｍ
ピッチの微細配録がを実現できる。その結果、素子の集
積度を向上できる。
また、ｇＢ、Ｘ線露光技術を用いることがないため、ラ
デイエーション・ダメージのおそれもなく、信頼性を向
上できる。
デイエーション・ダメージのおそれもなく、信頼性を向
上できる。
なお、上記実施例では、一層目配線の微細化の場合につ
いて述べたが、これは一層目記報の微細化が特に要求さ
れているとともに、電源配線、ポンディングパッドなど
広い配線は二層目に設置しやすいことに起因する。この
ように、広い配線を必要とする場合には、例えば第２図
（ｄ）から同図（ｅ）に移るＢ ｉ、 ’Ｎ４１＋Ｊ除
去の工程において、広い配線部のみレジメ） ’ｆ：
Ｓ ｉｓ Ｎ４膜上に残したあと、ＳｉＮ、ｌ膜を除去
することにより可能となる。
いて述べたが、これは一層目記報の微細化が特に要求さ
れているとともに、電源配線、ポンディングパッドなど
広い配線は二層目に設置しやすいことに起因する。この
ように、広い配線を必要とする場合には、例えば第２図
（ｄ）から同図（ｅ）に移るＢ ｉ、 ’Ｎ４１＋Ｊ除
去の工程において、広い配線部のみレジメ） ’ｆ：
Ｓ ｉｓ Ｎ４膜上に残したあと、ＳｉＮ、ｌ膜を除去
することにより可能となる。
上記実施例では、配線ピッチを短縮する場合について述
べたが、Ｓｉ基板表面の素子とコンタクトホールを介し
て寮枕する配絢ヲ形成する、場合は、第３図（ａ、）
、 （ｂ）に示すように行なう。まず、Ｓｉ基板１１の
表面に常法により素子としての拡散層２１を形成した後
、この基板２１上に前記拡散層２１に対応する部分＋ｒ
ｃコンタクトホール２２を有する熱酸化膜１２を形成し
た。
べたが、Ｓｉ基板表面の素子とコンタクトホールを介し
て寮枕する配絢ヲ形成する、場合は、第３図（ａ、）
、 （ｂ）に示すように行なう。まず、Ｓｉ基板１１の
表面に常法により素子としての拡散層２１を形成した後
、この基板２１上に前記拡散層２１に対応する部分＋ｒ
ｃコンタクトホール２２を有する熱酸化膜１２を形成し
た。
つづいて、全面にｋｌ／Ｓｉ ｊｄ ２３を形成し、コ
ンタクトホール２２を介して前記拡散層２１に接続させ
た。次いで、前記ｋｌ／Ｆ３ ｉ Ｉ曹２３上にＭｉｌ
記拡散拡散層２１応する部分ｄ、−に１５１］孔部２４
を有するＳｉ、Ｎ、膜パターン２５を形成した。つづい
て、全面に５ｉｎ２膜２６ケ形成した後、ＲＩＥ法によ
り該Ｓｉｎ、膜２６を異方性エツチング除去し、前記開
孔部２４・・・にＳｉＯ２１１ｉ ２６を残存させた（
第３図（ａ）図示）。なお、５１０２ＩＪ莫ｚ ６の厚
みは、拡散層２１に対応する開孔部２４の径の％倍より
大きくした。さもなければ、ＲＩＥ法によりＳｉ○２１
Ｆ％２ｅをエツチングする際、コンタクトをとるべきＡ
ｌ／ｓｉ ＩＶ ２３が部公的に露出するおそれがある
。以下、実施例１と同様にしてＳｉ、Ｎ、膜パターン２
５を除去した後、残存するＳｉ○２膜２６全２６クとし
てＡ／／Ｓｉ層２３を選択的にエツチング除去してＡ／
／Ｓｉ配＃２７を形成し、半導体装置ケ製造した（第３
図（ｂ）図示）。
ンタクトホール２２を介して前記拡散層２１に接続させ
た。次いで、前記ｋｌ／Ｆ３ ｉ Ｉ曹２３上にＭｉｌ
記拡散拡散層２１応する部分ｄ、−に１５１］孔部２４
を有するＳｉ、Ｎ、膜パターン２５を形成した。つづい
て、全面に５ｉｎ２膜２６ケ形成した後、ＲＩＥ法によ
り該Ｓｉｎ、膜２６を異方性エツチング除去し、前記開
孔部２４・・・にＳｉＯ２１１ｉ ２６を残存させた（
第３図（ａ）図示）。なお、５１０２ＩＪ莫ｚ ６の厚
みは、拡散層２１に対応する開孔部２４の径の％倍より
大きくした。さもなければ、ＲＩＥ法によりＳｉ○２１
Ｆ％２ｅをエツチングする際、コンタクトをとるべきＡ
ｌ／ｓｉ ＩＶ ２３が部公的に露出するおそれがある
。以下、実施例１と同様にしてＳｉ、Ｎ、膜パターン２
５を除去した後、残存するＳｉ○２膜２６全２６クとし
てＡ／／Ｓｉ層２３を選択的にエツチング除去してＡ／
／Ｓｉ配＃２７を形成し、半導体装置ケ製造した（第３
図（ｂ）図示）。
上記実施例では、第１の１ｘハ縁膜としてＳｉ３Ｎ。
膜を用いたが、これに限らない。例えば、スピンコード
可能なポリイミド膜等を使用することにより、凹凸の滋
しい基板上への配線形成を可能にすることができ、特別
な付加工程を省くことができる。
可能なポリイミド膜等を使用することにより、凹凸の滋
しい基板上への配線形成を可能にすることができ、特別
な付加工程を省くことができる。
以上詳述した如く本発明によれば、微細な配線を形成し
得るとともに、スルー・プツトの低下、ラデイエーショ
ン・ダメージの発生を阻止し得る高信頼性の半導体装置
の鯛造方法を提供できるものである。
得るとともに、スルー・プツトの低下、ラデイエーショ
ン・ダメージの発生を阻止し得る高信頼性の半導体装置
の鯛造方法を提供できるものである。
第１図（ａ） 、 （ｂ）は従来の半導体装置の製造方
法を工程１１）０に示す断面図、第２１図（ａ）〜（ｆ
）は本発明の一実施例の半導体装置の製造方法を工ｉｌ
＋陰に示す断面図、第３１図（１） 、 （ｂ）は本発
明の他の′＃：施例の半導体装置の製造方法を工程１１
直に示す断面図である。 １１・・・８１基板（半導体基＊、 ） 、１２・・・
熱酸化膜（第１の絶縁膜）、１３，２３・・・Ａ ｌ
／ Ｓ ｉ層（配線材料層）、１４・・・Ｓｉ３Ｎ、膜
、１５゜２５・・・Ｓｉ、Ｎ、膜パターン（絶縁膜パタ
ーン）、１６ ＋ ２ ＋！？ ”・ＳｘＯ，膜（第２
の絶縁膜） 、１６’。 ２８！・・・幾存５１０２膜、１７．２７・・・ＡＪ／
Ｓｉ配線、２１・・・拡散層（素子）、２２・・・コン
タクトホール。 出願人代理人 弁理士 鈴 江 武 彦竺１図 ・ｒ： ２ ｉ、、：
法を工程１１）０に示す断面図、第２１図（ａ）〜（ｆ
）は本発明の一実施例の半導体装置の製造方法を工ｉｌ
＋陰に示す断面図、第３１図（１） 、 （ｂ）は本発
明の他の′＃：施例の半導体装置の製造方法を工程１１
直に示す断面図である。 １１・・・８１基板（半導体基＊、 ） 、１２・・・
熱酸化膜（第１の絶縁膜）、１３，２３・・・Ａ ｌ
／ Ｓ ｉ層（配線材料層）、１４・・・Ｓｉ３Ｎ、膜
、１５゜２５・・・Ｓｉ、Ｎ、膜パターン（絶縁膜パタ
ーン）、１６ ＋ ２ ＋！？ ”・ＳｘＯ，膜（第２
の絶縁膜） 、１６’。 ２８！・・・幾存５１０２膜、１７．２７・・・ＡＪ／
Ｓｉ配線、２１・・・拡散層（素子）、２２・・・コン
タクトホール。 出願人代理人 弁理士 鈴 江 武 彦竺１図 ・ｒ： ２ ｉ、、：
Claims (1)
- 表面に素子を有する半導体基板上に第１の絶縁膜を介し
て配線材料層を形成する工程と、この配線材料層上に絶
縁膜パターンを形成する工程と、全面に第２の絶縁膜を
形成する工程と、この絶縁膜を異方性エツチング除去し
て少なくとも前記絶縁膜パターンの側壁に該第２の絶縁
膜を残存させる工程と、前記絶縁膜パターンを逗択的に
除去する工程と、残存する第２の絶縁膜をマスクとして
前記配線材料層を異方性エツチング除去する工程とを具
備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11540783A JPS607736A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11540783A JPS607736A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607736A true JPS607736A (ja) | 1985-01-16 |
Family
ID=14661803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11540783A Pending JPS607736A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607736A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150826A (ja) * | 1985-12-25 | 1987-07-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH06216084A (ja) * | 1992-12-17 | 1994-08-05 | Samsung Electron Co Ltd | 半導体装置のパターン分離方法および微細パターン形成方法 |
| JP2010503206A (ja) * | 2006-08-30 | 2010-01-28 | マイクロン テクノロジー， インク． | ピッチを２倍以上にマルチプリケーションするための単一スペーサープロセスと、関連する中間ｉｃ構造 |
| JP2010087300A (ja) * | 2008-09-30 | 2010-04-15 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-06-27 JP JP11540783A patent/JPS607736A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150826A (ja) * | 1985-12-25 | 1987-07-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0476496B2 (ja) * | 1985-12-25 | 1992-12-03 | Tokyo Shibaura Electric Co | |
| JPH06216084A (ja) * | 1992-12-17 | 1994-08-05 | Samsung Electron Co Ltd | 半導体装置のパターン分離方法および微細パターン形成方法 |
| JP2010503206A (ja) * | 2006-08-30 | 2010-01-28 | マイクロン テクノロジー， インク． | ピッチを２倍以上にマルチプリケーションするための単一スペーサープロセスと、関連する中間ｉｃ構造 |
| JP2010087300A (ja) * | 2008-09-30 | 2010-04-15 | Toshiba Corp | 半導体装置の製造方法 |
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