JPS62118543A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62118543A JPS62118543A JP25886185A JP25886185A JPS62118543A JP S62118543 A JPS62118543 A JP S62118543A JP 25886185 A JP25886185 A JP 25886185A JP 25886185 A JP25886185 A JP 25886185A JP S62118543 A JPS62118543 A JP S62118543A
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- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関する。
半導体集積回路装置の高集積化が進むにつれて配線の多
層化および縮小化が必須の要件となっている。
層化および縮小化が必須の要件となっている。
従来、多層配線を実現しようとする場合、層間絶縁膜に
形成される第１の配線層と第２の配線層を接続する為の
第１の開孔部と第２の配線層と第３の配線層を接続する
為の第２の開孔部とを同一場所上に形成しようとすると
、第２の開孔部のパターンニングの際に第１の開孔部分
でレジストが厚くなシ、パターンニングが難しくなる。
形成される第１の配線層と第２の配線層を接続する為の
第１の開孔部と第２の配線層と第３の配線層を接続する
為の第２の開孔部とを同一場所上に形成しようとすると
、第２の開孔部のパターンニングの際に第１の開孔部分
でレジストが厚くなシ、パターンニングが難しくなる。
さらに結線部が深くなりすぎて第３の配線層が切断され
、不良を起しやすいなどの問題がある。
、不良を起しやすいなどの問題がある。
従って一般には第５図に示す様に、第１のリンシリケー
トガラス膜（以下ＰＳＧ膜という）４に設けられた第１
の開孔部５から第２の配線層６を引出し、別の場所の第
２０ＰＥＧ膜７に第２の開孔部８を設けて、第３の配線
層９と接続する方法が用いられている。尚、第５図にお
いて、１はシリコン基板、２はフィールド酸化膜である
。
トガラス膜（以下ＰＳＧ膜という）４に設けられた第１
の開孔部５から第２の配線層６を引出し、別の場所の第
２０ＰＥＧ膜７に第２の開孔部８を設けて、第３の配線
層９と接続する方法が用いられている。尚、第５図にお
いて、１はシリコン基板、２はフィールド酸化膜である
。
また、近年、気相成長法（以下ＣＶＤ法という）による
金属膜形成の開発が進められており、一部実施されてい
る。このＣ■１）法を用いて開孔部を埋込んだ状態で配
線層の形成を行えば、第６図に示す様に、第１の開孔部
５の位置に関係なく、第２の開孔部８を設けることがで
きる。
金属膜形成の開発が進められており、一部実施されてい
る。このＣ■１）法を用いて開孔部を埋込んだ状態で配
線層の形成を行えば、第６図に示す様に、第１の開孔部
５の位置に関係なく、第２の開孔部８を設けることがで
きる。
第５図に示した様な従来の多層配線の結縁構造を有する
半導体集積回路装置では、結線領域が大きくなシ集積度
を向上できないという問題がある。
半導体集積回路装置では、結線領域が大きくなシ集積度
を向上できないという問題がある。
また、第６図に示した構造の場合、第５図に示した構造
に比べるとかなり結線領域を縮小できるが、第１の開孔
部５と第２の開孔部８を別々に形成する為、パターンユ
ング時の目金せずれに対する設計マージンｄを見込む必
要が生じ、これが多層になる程増大するという問題があ
る。
に比べるとかなり結線領域を縮小できるが、第１の開孔
部５と第２の開孔部８を別々に形成する為、パターンユ
ング時の目金せずれに対する設計マージンｄを見込む必
要が生じ、これが多層になる程増大するという問題があ
る。
本発明の目的は、多層配線の結線領域が小さく、集積度
の向上した半導体集積回路装置を提供することにある。
の向上した半導体集積回路装置を提供することにある。
本発明の半導体集積回路装置は、半導体基板内又は半導
体基板上の絶縁膜を介して形成された第１の配線層と、
第１の配線層上に形成された第１の絶縁膜を介して形成
された第２の配線層と、第２の配線層上に形成された第
２の絶縁膜を介して形成された第３の配線層とを有する
半導体集積回路装置であって、前記第１の配線層と第２
の配線層とを接続する為に前記第１の絶縁膜に形成され
た第１の開孔部の中心線と、前記第２の配線層と第３の
配線層とを接続する為に前記第２の絶縁膜に形成された
第２の開孔部の中心線とが一致している本のである。
体基板上の絶縁膜を介して形成された第１の配線層と、
第１の配線層上に形成された第１の絶縁膜を介して形成
された第２の配線層と、第２の配線層上に形成された第
２の絶縁膜を介して形成された第３の配線層とを有する
半導体集積回路装置であって、前記第１の配線層と第２
の配線層とを接続する為に前記第１の絶縁膜に形成され
た第１の開孔部の中心線と、前記第２の配線層と第３の
配線層とを接続する為に前記第２の絶縁膜に形成された
第２の開孔部の中心線とが一致している本のである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、 （ｂ）は本発明の第１の実施例の平面
図及びＡ−Ａ／線断面図である。
図及びＡ−Ａ／線断面図である。
第１図体）、 （ｂ）において、シリコン基板１表面に
設けられたフィールド酸化膜２上にはＭからなる第１の
配線層３、第１の絶縁膜としての第１のＰＳＧ膜４、Ａ
ｔからなる第２の配線層６、第２の絶縁膜としての第２
のＰＥＧ膜７及びＷからなる第３の配線層９が順次形成
されている。そして、第１の配線層３と第２の配線層６
とを接続する為に第１０ＰＳＧ膜に設けられた第１の開
孔部５の中心線１０と、第２の配線層６と第３の配線層
９とを接続する為に第２のＰ２Ｏ膜に設けられた第２の
開孔部８の中心線１０’とは一致した構造となっている
。
設けられたフィールド酸化膜２上にはＭからなる第１の
配線層３、第１の絶縁膜としての第１のＰＳＧ膜４、Ａ
ｔからなる第２の配線層６、第２の絶縁膜としての第２
のＰＥＧ膜７及びＷからなる第３の配線層９が順次形成
されている。そして、第１の配線層３と第２の配線層６
とを接続する為に第１０ＰＳＧ膜に設けられた第１の開
孔部５の中心線１０と、第２の配線層６と第３の配線層
９とを接続する為に第２のＰ２Ｏ膜に設けられた第２の
開孔部８の中心線１０’とは一致した構造となっている
。
このように構成された本実施例においては、多層配線の
結線領域を狭くすることができる為、半導体集積回路装
置の集積度を向上させることができる。
結線領域を狭くすることができる為、半導体集積回路装
置の集積度を向上させることができる。
次にその製造方法について説明する。
第２図（ａ）、 （ｂ）け本発明の第１の実施例の製造
方法を説明する為に工程順に示した半導体チップの断面
図である。
方法を説明する為に工程順に示した半導体チップの断面
図である。
まず、第２図（ａ）に示すように、シリコン基板１表面
に形成したフィールド酸化膜２上にＡｔからなる第１の
配線層３を０．５μｍの厚さに形成する。次に全面にＣ
ＶＤ法によシ第１のＰＳＧ膜４を０．５μｍの厚さに成
長させた後、ｋｌからなる第２の配線層６を０５μｍの
厚さに形成する。続いて全面に第２のＰ８（１膜７を０
．５μｍの厚さに成長させる。
に形成したフィールド酸化膜２上にＡｔからなる第１の
配線層３を０．５μｍの厚さに形成する。次に全面にＣ
ＶＤ法によシ第１のＰＳＧ膜４を０．５μｍの厚さに成
長させた後、ｋｌからなる第２の配線層６を０５μｍの
厚さに形成する。続いて全面に第２のＰ８（１膜７を０
．５μｍの厚さに成長させる。
次に、第２図（ｂ）に示すように、全面にホトレジスト
を塗布したのち、このホトレジスト層１１の所定の位置
に開孔部１２を形成する。続いてホトレジスト層１１を
マスクとし、ＯＦ、系のガスを用いるドライエツチング
法によシ第２のＰＳＧ膜７をエツチングし第２の配線層
６の表面を露出させる０次にＣＣｚ４系のガスを用いて
第２の配線層６をエツチングし２、開孔部１２における
第１のＰＥＧ膜４０表面を露出させる。
を塗布したのち、このホトレジスト層１１の所定の位置
に開孔部１２を形成する。続いてホトレジスト層１１を
マスクとし、ＯＦ、系のガスを用いるドライエツチング
法によシ第２のＰＳＧ膜７をエツチングし第２の配線層
６の表面を露出させる０次にＣＣｚ４系のガスを用いて
第２の配線層６をエツチングし２、開孔部１２における
第１のＰＥＧ膜４０表面を露出させる。
配線層３を露出させる。上記ドライエッチングエ６一
程に於ては全て異方性エツチングを行うが、最初の第２
のＰＳＧ膜７のエツチングを等吉凶に行うことによって
次の工程における第３の配線ノーの形成が容易な構造に
することも可能である。
のＰＳＧ膜７のエツチングを等吉凶に行うことによって
次の工程における第３の配線ノーの形成が容易な構造に
することも可能である。
次に、ホトレジスト層１１を除去した後、第３の配線層
９としてＷｔ−ＣＶＤ法により成長させ、開孔部を埋込
んだ状態で配線層９を形成することにより第１図（ｂ）
に示した第１の実施例が完成する。
９としてＷｔ−ＣＶＤ法により成長させ、開孔部を埋込
んだ状態で配線層９を形成することにより第１図（ｂ）
に示した第１の実施例が完成する。
この構造による結線では、第３の配線層９によって同時
に第１と第２の配線層３，６が接続され、第２の配線層
６とは配線層のエツチングされた面で接続されることに
なる。しかし接続面積は、例えば１．５μｍＸ１．５μ
ｍの開孔部の場合、平面接続で２２５μｍ”Ｋ対してエ
ツチング面接続では３．０μｍ３ なり、接続面積が不
足するということはない。
に第１と第２の配線層３，６が接続され、第２の配線層
６とは配線層のエツチングされた面で接続されることに
なる。しかし接続面積は、例えば１．５μｍＸ１．５μ
ｍの開孔部の場合、平面接続で２２５μｍ”Ｋ対してエ
ツチング面接続では３．０μｍ３ なり、接続面積が不
足するということはない。
第３図は本発明の第２の実施例の断面図であり、第１図
（ｂ）の実施例と異なる所１ま第１の絶縁膜がシリコン
窒化膜２ｏと第１のＰＥＧ膜４との複合膜からなってい
ることである。
（ｂ）の実施例と異なる所１ま第１の絶縁膜がシリコン
窒化膜２ｏと第１のＰＥＧ膜４との複合膜からなってい
ることである。
すなわち、Ａｚからなる第１の配線層３と第１のＰＳＧ
膜４との間にはＰＳＧ膜４とはエツチング特性の異なる
プラズマＣＶＩ）法によるシリコン窒化［２０が０．２
μｍ程度の厚さに形成されている。
膜４との間にはＰＳＧ膜４とはエツチング特性の異なる
プラズマＣＶＩ）法によるシリコン窒化［２０が０．２
μｍ程度の厚さに形成されている。
この７り、第１の配線層３のパターンと開孔部１２との
位置関係にずれを生じた場合でも、シリコン窒化膜２０
によって、第１のＰＳＧ層４のエツチングが停止される
。従って、最後に窒化膜２０をエツチングすることによ
って、フィールド酸化膜２にエツチングが及ぶことを防
止することができる。
位置関係にずれを生じた場合でも、シリコン窒化膜２０
によって、第１のＰＳＧ層４のエツチングが停止される
。従って、最後に窒化膜２０をエツチングすることによ
って、フィールド酸化膜２にエツチングが及ぶことを防
止することができる。
第４図は本発明の第３の実施例の断面図である。
第４図において、第１図（ｂ）の実施例と異なる所は第
１の配線層がシリコン基板１に設けられた不純物拡散層
１３であることである。すなわち、シリコン基板１には
不純物拡散層１３が設けられてお９、この上に第１のＰ
ＳＧ膜４、第２の配線層６、第２の１） ８ Ｇ膜７及
び第３の配線層９が順次形成されている。との第３の実
施例においても各開孔部はドライエツチング法によシ形
成でき、不純物拡散層１３０表面を産出することができ
る。
１の配線層がシリコン基板１に設けられた不純物拡散層
１３であることである。すなわち、シリコン基板１には
不純物拡散層１３が設けられてお９、この上に第１のＰ
ＳＧ膜４、第２の配線層６、第２の１） ８ Ｇ膜７及
び第３の配線層９が順次形成されている。との第３の実
施例においても各開孔部はドライエツチング法によシ形
成でき、不純物拡散層１３０表面を産出することができ
る。
そして第１図（ｂ）の第１の実施例と同様に第３の配線
層９を設けることにより、不純物拡散層１３及び第２の
配線層６とを同時に接続する仁とができる。
層９を設けることにより、不純物拡散層１３及び第２の
配線層６とを同時に接続する仁とができる。
尚、上記実施例においては、層間絶縁膜としてＰＳＧ膜
を用いた場合について説明したが、平担性の良いスパッ
タ法によるシリコン酸化膜、プラズマＣＶＤ法によるシ
リコン酸化膜及びシリコン窒化膜等を用いることができ
る。
を用いた場合について説明したが、平担性の良いスパッ
タ法によるシリコン酸化膜、プラズマＣＶＤ法によるシ
リコン酸化膜及びシリコン窒化膜等を用いることができ
る。
また、第１及び第２の配線層にＡｚを、そして第３の配
線層にＷを用いた場合について説明したが、全ての配線
層にＡｔ、又はＷ等の高融点金属を用いてもよい。
線層にＷを用いた場合について説明したが、全ての配線
層にＡｔ、又はＷ等の高融点金属を用いてもよい。
以上説明したように、本発明によれば、多層配線構造に
おける配線層間の結線の為に、絶縁膜に設ける開孔部の
中心線を一致させることにより、結線領域を小さくし集
積度が向」ニするという効果のある半導体集積回路装置
が得られる。
おける配線層間の結線の為に、絶縁膜に設ける開孔部の
中心線を一致させることにより、結線領域を小さくし集
積度が向」ニするという効果のある半導体集積回路装置
が得られる。
第１図（ａｌ、 （ｂ）は本発明の第１の実施例の平面
図及びＡ−Ａ’線断血図、第２図（ａ）、 （ｂ）は第
１図（ａ）。 （ｂ）の実り例の製造方法を説明する為に工程順に示し
た半導体チップの断面図、第３図は本発明の第２の実施
例の断面図、第４図は本発明の第３の実施例の断面図、
第５図及び第６図は従来の半導体装置の断面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・第１の配線層、４・・・・・
・第１０ＰＥＧ膜、５・・・・・・第１の開孔部、６・
・・・・・第２の配線層、７・・・・・・第２のＰｆ９
Ｇ膜、８・・・・・・第２の開孔部、９・・・・・・第
３の配線層、１０．１０’・・・・・・中心線、１１・
・・・・・ホトレジスト層、２０・・・・・・シリコン
窒化膜、１３・・・・・・不純物拡散層。
図及びＡ−Ａ’線断血図、第２図（ａ）、 （ｂ）は第
１図（ａ）。 （ｂ）の実り例の製造方法を説明する為に工程順に示し
た半導体チップの断面図、第３図は本発明の第２の実施
例の断面図、第４図は本発明の第３の実施例の断面図、
第５図及び第６図は従来の半導体装置の断面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・第１の配線層、４・・・・・
・第１０ＰＥＧ膜、５・・・・・・第１の開孔部、６・
・・・・・第２の配線層、７・・・・・・第２のＰｆ９
Ｇ膜、８・・・・・・第２の開孔部、９・・・・・・第
３の配線層、１０．１０’・・・・・・中心線、１１・
・・・・・ホトレジスト層、２０・・・・・・シリコン
窒化膜、１３・・・・・・不純物拡散層。
Claims (2)
- （１）半導体基板内又は半導体基板上の絶縁膜を介して
形成された第１の配線層と、該第１の配線層上に形成さ
れた第１の絶縁膜を介して形成された第２の配線層と、
該第２の配線層上に形成された第２の絶縁膜を介して形
成された第３の配線層とを有する半導体集積回路装置に
おいて、前記第１の配線層と第２の配線層とを接続する
為に前記第１の絶縁膜に形成された第１の開孔部の中心
線と、前記第２の配線層と第３の配線層とを接続する為
に前記第２の絶縁膜に形成された第２の開孔部の中心線
とが一致していることを特徴とする半導体集積回路。 - （２）第１の絶縁膜がシリコン窒化膜とシリコン酸化膜
の複合膜である特許請求の範囲第（１）項記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25886185A JPS62118543A (ja) | 1985-11-18 | 1985-11-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25886185A JPS62118543A (ja) | 1985-11-18 | 1985-11-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62118543A true JPS62118543A (ja) | 1987-05-29 |
Family
ID=17326052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25886185A Pending JPS62118543A (ja) | 1985-11-18 | 1985-11-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62118543A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137941U (ja) * | 1987-03-04 | 1988-09-12 | ||
| JPH01313959A (ja) * | 1988-06-13 | 1989-12-19 | Nec Corp | 半導体装置 |
| JPH0268952A (ja) * | 1988-09-02 | 1990-03-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH02122652A (ja) * | 1988-11-01 | 1990-05-10 | Ricoh Co Ltd | 半導体装置の多層配線構造 |
| JPH02220462A (ja) * | 1989-02-21 | 1990-09-03 | Takehide Shirato | 半導体装置 |
| JPH033242A (ja) * | 1989-05-30 | 1991-01-09 | Sony Corp | 半導体装置及びその多層配線形成方法 |
| JPH03116852A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | 半導体装置 |
| JPH06342789A (ja) * | 1993-05-31 | 1994-12-13 | Nec Corp | 半導体装置及びその製造方法 |
| JPH07321197A (ja) * | 1994-05-20 | 1995-12-08 | Nec Corp | 半導体集積回路の配線構造およびその製造方法 |
-
1985
- 1985-11-18 JP JP25886185A patent/JPS62118543A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137941U (ja) * | 1987-03-04 | 1988-09-12 | ||
| JPH01313959A (ja) * | 1988-06-13 | 1989-12-19 | Nec Corp | 半導体装置 |
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| JPH02122652A (ja) * | 1988-11-01 | 1990-05-10 | Ricoh Co Ltd | 半導体装置の多層配線構造 |
| JPH02220462A (ja) * | 1989-02-21 | 1990-09-03 | Takehide Shirato | 半導体装置 |
| JPH033242A (ja) * | 1989-05-30 | 1991-01-09 | Sony Corp | 半導体装置及びその多層配線形成方法 |
| JPH03116852A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | 半導体装置 |
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