JPS6098654A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明＆ｊ半導体装置の製造方法に係る。
通常の半導体装置はトランジスタ等の機能素子およびこ
れらの機能素子を結合するための導電線が平面的に集積
されている。この平面的が広め＝ｂを持つ半導体装置を
複数個重ね合せることにより、立体的な広がりヲト１°
つ半導体装置へ拡張すれｍ：、実装密度が向上するばか
りでなく、機能の拡大。
れらの機能素子を結合するための導電線が平面的に集積
されている。この平面的が広め＝ｂを持つ半導体装置を
複数個重ね合せることにより、立体的な広がりヲト１°
つ半導体装置へ拡張すれｍ：、実装密度が向上するばか
りでなく、機能の拡大。
信号処理速度の向上等、優れた効果が発揮される。
本発明は機能素子、これらを接続するための水平配線、
および該半導体装置が複数層積層される場合異なる層の
半導体装置に集積化された機能素子を有機的に接続する
ための垂面配線、を有する半導体装置の製造方法に関す
る。
および該半導体装置が複数層積層される場合異なる層の
半導体装置に集積化された機能素子を有機的に接続する
ための垂面配線、を有する半導体装置の製造方法に関す
る。
本発明によれば半導体基板上に第１の絶縁層を介して形
成された半導体層を用いて、トランジスタ等の機能素子
を作成し、機能素子を含む全面に第２の絶縁層を形成し
た後、第２の絶縁層、第１の絶縁層および半導体基板の
一部を貝ぬく第１の開口部分を機能素子が形成されてい
る部分以外の場所に複数個設け、；！１１の開「−１部
分の内部でかつ露出した半導体基板の表面に第３の絶縁
層を形成し、次に第１の開口１．１μ分の内部にツユ′
ｉ口ｇｔ拐料を埋め込んで、第１の垂直配線全作成し、
この後機能素子と機能素子との間および機能素子と所望
の第１の垂直配線との間をそれぞれ電気的に接続する水
平配線を形成し、次に全面を第４の絶縁層でおおった後
、該第４の絶縁層の一部を除去して、水平配線あるいは
水平配線と接続しない第１の垂直配線に到達する第２の
開口部分を設け、第２０開口部分の内部に導電性材料を
埋め込み、前記水平配線あるいは前記垂直配線と′電気
的に接続するとともに、第２の開口部分の上でかつ第４
の絶縁層の表面より上部に出たバンブを有する第２の垂
直配線を形成することを特徴とする半導体装置の製造方
法が得られる。
成された半導体層を用いて、トランジスタ等の機能素子
を作成し、機能素子を含む全面に第２の絶縁層を形成し
た後、第２の絶縁層、第１の絶縁層および半導体基板の
一部を貝ぬく第１の開口部分を機能素子が形成されてい
る部分以外の場所に複数個設け、；！１１の開「−１部
分の内部でかつ露出した半導体基板の表面に第３の絶縁
層を形成し、次に第１の開口１．１μ分の内部にツユ′
ｉ口ｇｔ拐料を埋め込んで、第１の垂直配線全作成し、
この後機能素子と機能素子との間および機能素子と所望
の第１の垂直配線との間をそれぞれ電気的に接続する水
平配線を形成し、次に全面を第４の絶縁層でおおった後
、該第４の絶縁層の一部を除去して、水平配線あるいは
水平配線と接続しない第１の垂直配線に到達する第２の
開口部分を設け、第２０開口部分の内部に導電性材料を
埋め込み、前記水平配線あるいは前記垂直配線と′電気
的に接続するとともに、第２の開口部分の上でかつ第４
の絶縁層の表面より上部に出たバンブを有する第２の垂
直配線を形成することを特徴とする半導体装置の製造方
法が得られる。
さらに本発明によれば、半導体基板上に第１の絶縁層を
介して形成された半導体層を用いて、トランジスタ等の
機能素子を作成し、機能素子を含む全面に第２の絶縁層
を形・成した後、第２の絶縁層、第１の絶縁層および半
導体基板の一部を貝ぬく第１の開口部分を機能素子が形
成されている部分以外の場所に複数個設け、第１の開口
部分の内部でかつ露出した半導体基板の表面に第３の絶
縁層を形成し、次に第１の開口部分の内部に導電性材料
を埋め込んで、第１の垂直配線を作成し、この後機能素
子と機能素子との間および機能素子と第１の垂直配線と
の間をそれぞれ電気的に接続する水平配線を形成し、次
に全面を第４の絶縁層でおおった後、該第４の絶縁層の
一部を除去して、水平配線あるいは水平配線と接続しな
い第１の垂直配線に到達する第２の開口部分を設け、第
２の開［］部分の内部に導電性材料全壊め込み、前記水
平配線あるいは前記垂直配線と電気的に接続するととも
に、第２の開口部分の上でかつ第４の絶縁層の表面よシ
上部に出たバンプを有する第２の垂直配線を形成し、次
に半導体基板および第３の絶縁層を除去し、第１の垂直
配線の一部を露出させる仁とを特徴とする半導体装置の
製造方法が得られる。
介して形成された半導体層を用いて、トランジスタ等の
機能素子を作成し、機能素子を含む全面に第２の絶縁層
を形・成した後、第２の絶縁層、第１の絶縁層および半
導体基板の一部を貝ぬく第１の開口部分を機能素子が形
成されている部分以外の場所に複数個設け、第１の開口
部分の内部でかつ露出した半導体基板の表面に第３の絶
縁層を形成し、次に第１の開口部分の内部に導電性材料
を埋め込んで、第１の垂直配線を作成し、この後機能素
子と機能素子との間および機能素子と第１の垂直配線と
の間をそれぞれ電気的に接続する水平配線を形成し、次
に全面を第４の絶縁層でおおった後、該第４の絶縁層の
一部を除去して、水平配線あるいは水平配線と接続しな
い第１の垂直配線に到達する第２の開口部分を設け、第
２の開［］部分の内部に導電性材料全壊め込み、前記水
平配線あるいは前記垂直配線と電気的に接続するととも
に、第２の開口部分の上でかつ第４の絶縁層の表面よシ
上部に出たバンプを有する第２の垂直配線を形成し、次
に半導体基板および第３の絶縁層を除去し、第１の垂直
配線の一部を露出させる仁とを特徴とする半導体装置の
製造方法が得られる。
以下図面を用いて本発明の詳細な説明する。第１図から
第６図は本発明による半導体装置の製造方法を工程順に
示したものである。第１図において、１は半導体基板、
２は第１の絶縁層、３は半導体層である。なお半導体層
３がシリコン（Ｓｉ）の場合、通常第１図の半導体構造
はＳ ＯＩ （５ｔｔｉｃｏｎｏｎ Ｉｎ５ｕｔａｔｏ
ｒ）と呼ばれている。さらに詳しくは厚さ３００ミクロ
ンないし４００ミクロンの単結晶Ｓｉ基板１上に、熱酸
化あるいは気相成長（ＣＶＤ）技術で厚さ約１ミクロン
の二酸化シリコン（Ｓｉｎ、）膜２を形成する。次にＣ
ＶＤ技術等でＪｌさ約５００ＯＡのポリシリコン層１ｓ
Ｉｏ、上に堆積し、該ポリシリコンをレーザビーム、電
子ビームあるいは高温のカーボンヒータ等で浴解し、再
結晶化丁れば、単結晶Ｓｉ膜３が得られる。
第６図は本発明による半導体装置の製造方法を工程順に
示したものである。第１図において、１は半導体基板、
２は第１の絶縁層、３は半導体層である。なお半導体層
３がシリコン（Ｓｉ）の場合、通常第１図の半導体構造
はＳ ＯＩ （５ｔｔｉｃｏｎｏｎ Ｉｎ５ｕｔａｔｏ
ｒ）と呼ばれている。さらに詳しくは厚さ３００ミクロ
ンないし４００ミクロンの単結晶Ｓｉ基板１上に、熱酸
化あるいは気相成長（ＣＶＤ）技術で厚さ約１ミクロン
の二酸化シリコン（Ｓｉｎ、）膜２を形成する。次にＣ
ＶＤ技術等でＪｌさ約５００ＯＡのポリシリコン層１ｓ
Ｉｏ、上に堆積し、該ポリシリコンをレーザビーム、電
子ビームあるいは高温のカーボンヒータ等で浴解し、再
結晶化丁れば、単結晶Ｓｉ膜３が得られる。
第２図は第１図に示したＳＯＩと周知の集積回路製造プ
ロセスを用い、トランジスタ等の機能素子を作成した状
態の模式図である。４．５．６はそれぞれＭＯＳＦＥＴ
の拡散層（ドレイン、ソース）。
ロセスを用い、トランジスタ等の機能素子を作成した状
態の模式図である。４．５．６はそれぞれＭＯＳＦＥＴ
の拡散層（ドレイン、ソース）。
チャネル領域、ゲート電極である。この例ではＭＯＳＦ
ＥＴは第１図に示した半導体層３に形成されている。次
にＣＶＤ法等を用い第２の絶縁層７、例えば、厚さ約１
ミクロンのｓｈｏ、＃２形成する。この時、該第２の絶
縁層の表面をＲＦバイアススパッタ法あるいはオルガノ
シリカを溶媒に溶かした溶液をスピン塗布する等の方法
で平坦化すれば、後続の製造プロセスが容易になる上、
導電線の断線防止に有利である。次に破線８でン廖す部
分を周知の写真食刻技術とエツチング技術により除去し
、第１の開口ｇ１％分９を設ける。開口部分の形状は、
例えば、直径が１０ミクロン程度の円形あるいは１辺が
１０ミクロン程度の正方形などである。またＳｉ基板部
分の深さは約１ミクロンないし２ミクロンである。なお
この第１の開口部分９け後述する垂直配線に利用する。
ＥＴは第１図に示した半導体層３に形成されている。次
にＣＶＤ法等を用い第２の絶縁層７、例えば、厚さ約１
ミクロンのｓｈｏ、＃２形成する。この時、該第２の絶
縁層の表面をＲＦバイアススパッタ法あるいはオルガノ
シリカを溶媒に溶かした溶液をスピン塗布する等の方法
で平坦化すれば、後続の製造プロセスが容易になる上、
導電線の断線防止に有利である。次に破線８でン廖す部
分を周知の写真食刻技術とエツチング技術により除去し
、第１の開口ｇ１％分９を設ける。開口部分の形状は、
例えば、直径が１０ミクロン程度の円形あるいは１辺が
１０ミクロン程度の正方形などである。またＳｉ基板部
分の深さは約１ミクロンないし２ミクロンである。なお
この第１の開口部分９け後述する垂直配線に利用する。
次に露出した半導体基板１の表面１０（第２図）に、第
３図に示すように第３の絶縁層１１を形成する。半導体
基板１がＳｔの場合、温度が９８０℃の水蒸気雰囲気中
で約３０分間酸化すれば、露出したＳＬ基板ｌＯの表面
に約２．０００ ＸのＳ ｔｏ、膜１１が形成される。
３図に示すように第３の絶縁層１１を形成する。半導体
基板１がＳｔの場合、温度が９８０℃の水蒸気雰囲気中
で約３０分間酸化すれば、露出したＳＬ基板ｌＯの表面
に約２．０００ ＸのＳ ｔｏ、膜１１が形成される。
またＣＶＤ法によっても該第３の絶縁膜１１を形成する
こともできる。
こともできる。
次に導電性材料を第３図の開口部分９に埋め込み、第４
図に示すように、第１の垂直配線１２を形成する。具体
的な例として、まず第３図の状態において、スパッタ法
、ＣＶＤ法等により第２の絶縁膜７および開口部分９を
含む全面にアルミニュにし・シスト等の膜を形成して表
面を平坦にし、そのちと全面にドライエツチングを施す
。この膜は開口部上に厚く形成されているから、開口部
にのみ膜が残る。次にこの膜をマスクにしてウェットエ
ツチングする。このようにして導電性膜を該開口部分９
にのみ残し、他の部分全除去すれば、第１の垂直配線１
２が形成される。
図に示すように、第１の垂直配線１２を形成する。具体
的な例として、まず第３図の状態において、スパッタ法
、ＣＶＤ法等により第２の絶縁膜７および開口部分９を
含む全面にアルミニュにし・シスト等の膜を形成して表
面を平坦にし、そのちと全面にドライエツチングを施す
。この膜は開口部上に厚く形成されているから、開口部
にのみ膜が残る。次にこの膜をマスクにしてウェットエ
ツチングする。このようにして導電性膜を該開口部分９
にのみ残し、他の部分全除去すれば、第１の垂直配線１
２が形成される。
次に第５図に示すように、周知の半導体装置の製造方法
を用い、Ａｔ等の水平配線１３を形成し、機能素子間、
第１の垂直配線１２と機能素子間を接続する。なおよく
知られたＡｔの２層配線の製造工程と同様に、該第１の
当市配線１２と該水平配線１３間の導電性を良好に保つ
ため、該水平配線１３全形成する以前に、該第ｌの垂直
配線１２の表面に形成される絶縁被膜（例えば、第１の
垂直配線がＡｔの場合、アルミナなどがｆｉ、Ｌの表面
に形成される場合がある）をあらかじめ１能〈エツチン
グするなどして除去しておく必袈がある。次に第２の絶
縁層７と同様な方法によシ、厚さ０．５ミクロン程度の
第４の絶縁層１４を形成し、所望の位置に第３図に示し
た第１の開口部分９と同様な方法により、第２の開口部
分１５を設ける。
を用い、Ａｔ等の水平配線１３を形成し、機能素子間、
第１の垂直配線１２と機能素子間を接続する。なおよく
知られたＡｔの２層配線の製造工程と同様に、該第１の
当市配線１２と該水平配線１３間の導電性を良好に保つ
ため、該水平配線１３全形成する以前に、該第ｌの垂直
配線１２の表面に形成される絶縁被膜（例えば、第１の
垂直配線がＡｔの場合、アルミナなどがｆｉ、Ｌの表面
に形成される場合がある）をあらかじめ１能〈エツチン
グするなどして除去しておく必袈がある。次に第２の絶
縁層７と同様な方法によシ、厚さ０．５ミクロン程度の
第４の絶縁層１４を形成し、所望の位置に第３図に示し
た第１の開口部分９と同様な方法により、第２の開口部
分１５を設ける。
開口後、導電性材料を該第４の絶縁層１４および第２の
開口部分１５を含む全面に形成する。次に第６図に示す
ように、バンプ部分１６ａ’ｉ含む第２の垂直配線１６
を残し、他の部分を写真食刻技術およびエツチング技術
にょシ除去する。この場合も、露出した水平配Ｉ％！】
３の表面に形成される絶縁膜をあらかじめ除去した後、
第２の垂直配線１６用の導電材料として、例えば、金（
Ａｕ）ｋスバ、り法なとで蒸着し、該水平配線１３と該
第２の４直配線】６の導電性を寸分高めておくことがＭ
要である。
開口部分１５を含む全面に形成する。次に第６図に示す
ように、バンプ部分１６ａ’ｉ含む第２の垂直配線１６
を残し、他の部分を写真食刻技術およびエツチング技術
にょシ除去する。この場合も、露出した水平配Ｉ％！】
３の表面に形成される絶縁膜をあらかじめ除去した後、
第２の垂直配線１６用の導電材料として、例えば、金（
Ａｕ）ｋスバ、り法なとで蒸着し、該水平配線１３と該
第２の４直配線】６の導電性を寸分高めておくことがＭ
要である。
なお上記では第２の開口部分の深ざが０５ミクロン程度
の浅い場合について述べたが、該第４の絶縁膜１４の膜
厚が、例えば、２ミクロン等厚い場合、第】の垂直配線
と同様な製造方法で、第２の開口部分１５にのみ第２の
垂「１配線１６ｂｅ卯め込み、次に４）らためて、別の
２４篭性拐料を用いてバンブ部分］、 ６ ａのみ形成
してもかまわない。
の浅い場合について述べたが、該第４の絶縁膜１４の膜
厚が、例えば、２ミクロン等厚い場合、第】の垂直配線
と同様な製造方法で、第２の開口部分１５にのみ第２の
垂「１配線１６ｂｅ卯め込み、次に４）らためて、別の
２４篭性拐料を用いてバンブ部分］、 ６ ａのみ形成
してもかまわない。
第７図に本発明の製造方法によｐ作成された半導体装置
を複数個積層して得られた立体的な広がＩＪ↓将つ多層
の半導体装置を示す。ここでは−例として２個の半導体
装置を積層した例を示す。なお、ここで示す各要素が第
１図から第６図に示した各−９累と同一の場合、第１図
から第６図で用いた番号をそのま°ま用い、その説明を
省く。１０１は第１層の半導体装置で、第６図と同様の
ＩＡ造を示している。１０２は第２層の半導体装置で、
第６図と異なる点は第６図に示した半導体基板１および
第３の絶縁層１１が除去されている点である。なお該半
導体基＆１および第３の絶縁層１１の除去については後
述する。
を複数個積層して得られた立体的な広がＩＪ↓将つ多層
の半導体装置を示す。ここでは−例として２個の半導体
装置を積層した例を示す。なお、ここで示す各要素が第
１図から第６図に示した各−９累と同一の場合、第１図
から第６図で用いた番号をそのま°ま用い、その説明を
省く。１０１は第１層の半導体装置で、第６図と同様の
ＩＡ造を示している。１０２は第２層の半導体装置で、
第６図と異なる点は第６図に示した半導体基板１および
第３の絶縁層１１が除去されている点である。なお該半
導体基＆１および第３の絶縁層１１の除去については後
述する。
同図から明らかなように、第一層目の半導体装置１０１
と第２層目の半導体装置１０２は、例えば、拡１１夕浴
接などによシ凄わＣ埒れた第１層目の半導体装ｉｆｆ、
１０１の第２の垂ＩＵ配線】６と第２層目の半導体装
置１０２の第１の垂面配線１２を介して互いに接続され
ている。第２ ｔａ目の半導体装置１０２の一部ヘ第３
層目、第４層目、・・・・と半導体装置を積層し、各ｊ
りａの第１および第２の垂直配線を接続、すれば、さら
に拡張された多層の半導体装置が実現される。
と第２層目の半導体装置１０２は、例えば、拡１１夕浴
接などによシ凄わＣ埒れた第１層目の半導体装ｉｆｆ、
１０１の第２の垂ＩＵ配線】６と第２層目の半導体装
置１０２の第１の垂面配線１２を介して互いに接続され
ている。第２ ｔａ目の半導体装置１０２の一部ヘ第３
層目、第４層目、・・・・と半導体装置を積層し、各ｊ
りａの第１および第２の垂直配線を接続、すれば、さら
に拡張された多層の半導体装置が実現される。
なお第２層目以上に用いる半導体装置に対しては第６図
に示す半導体基板１と第３の絶縁層１１を除去し、第１
の垂直配線１２の一部を露出させる必要がある。まず半
導体基板１のバンプ部分１６ａがある側を接着剤を用い
て石英板等の支持基板にはりつける。半導体基板１がＳ
ｔの場合、ＨＮＯ３： ＩＦ ： ＣＨｓ Ｃ０ＯＨの
割合いが５：３：３のエッチャントを用いることによシ
容易に除去できる。
に示す半導体基板１と第３の絶縁層１１を除去し、第１
の垂直配線１２の一部を露出させる必要がある。まず半
導体基板１のバンプ部分１６ａがある側を接着剤を用い
て石英板等の支持基板にはりつける。半導体基板１がＳ
ｔの場合、ＨＮＯ３： ＩＦ ： ＣＨｓ Ｃ０ＯＨの
割合いが５：３：３のエッチャントを用いることによシ
容易に除去できる。
この場合、第１の絶縁層２と第３の絶縁層１１がエツチ
ングのストッパとして働くから、これらの絶縁層をこえ
てエツチングは急速には進行しない。
ングのストッパとして働くから、これらの絶縁層をこえ
てエツチングは急速には進行しない。
次に第１の垂直配線１２を露出するために第３の絶縁層
１１を除去する。該第３の絶縁層が、例えばＳ ｉ０２
の場合、緩衝フッ酸（フッ酸とフッ化アンモニウムの混
合液）を用いることによシ、該第３の絶縁膜１１を除去
することができる。
１１を除去する。該第３の絶縁層が、例えばＳ ｉ０２
の場合、緩衝フッ酸（フッ酸とフッ化アンモニウムの混
合液）を用いることによシ、該第３の絶縁膜１１を除去
することができる。
以上、多層半導体装置を形成する各層の半導体装置の製
造方法を述べた。本発明によれば、平面的な広がりのみ
ならず立体的な広がシを持つ半導体装置が実現させるか
ら、実装密度の向上１機能の拡大、信号処理能力の向上
など優れた効果が得られる。
造方法を述べた。本発明によれば、平面的な広がりのみ
ならず立体的な広がシを持つ半導体装置が実現させるか
ら、実装密度の向上１機能の拡大、信号処理能力の向上
など優れた効果が得られる。
なお上記説明は一例を述べたもので、大きさくサイズ）
、材料、製造手順等は本発明の効果が発揮できれば、上
記に限定されることはない。また一層の４電性水平配線
についてのみ述べたが、多層にも拡張される。機能素子
として、ＭＯＳＦＥＴを例にあげたが、バイポーラトラ
ンジスタ、コンデンサ、抵抗素子等いかなる素子を含ん
でいてもよい。
、材料、製造手順等は本発明の効果が発揮できれば、上
記に限定されることはない。また一層の４電性水平配線
についてのみ述べたが、多層にも拡張される。機能素子
として、ＭＯＳＦＥＴを例にあげたが、バイポーラトラ
ンジスタ、コンデンサ、抵抗素子等いかなる素子を含ん
でいてもよい。
また前記の説明では同じノーの中で垂直配線と水平配線
とをすべて接続するとして説明したが、必要に応じて水
平配線と接続しない垂直配線があってもよ−。即ちこの
垂直配線はその属する層の上と下の層を接続するスルー
ポールの役割を果たす。
とをすべて接続するとして説明したが、必要に応じて水
平配線と接続しない垂直配線があってもよ−。即ちこの
垂直配線はその属する層の上と下の層を接続するスルー
ポールの役割を果たす。
第１図から第６図は本発明の半導体装置の製造工程を示
すための模式図である。１は半導体基板。 ２は第１の絶縁膜、３は半導体層、４．５．６はそれぞ
れＭＯＳＦＥＴの拡散層、チャネル領域、ゲート電極、
７は第２の絶縁層、９は第１の開［１部分。 ］０は半導体基板１０表面、１】は第３の絶縁層。 １２は第１の垂直配線、１３は水平配線、１４は第４の
絶縁層、１６は第２の垂直配線である。 第７図は本発明の製造方法を用いて作成された半導体装
置を複数個積層して得られる多層の半導体装置の断面図
である。１０１は＠１層目の半導体装置、１０２は第２
層目の半Ａｑ、体装置ｉｔである。 オ １ 図 ７２ 図 ７３ 図 ？ オ ４ 図 ２ ７５ 図 オ ６ 図
すための模式図である。１は半導体基板。 ２は第１の絶縁膜、３は半導体層、４．５．６はそれぞ
れＭＯＳＦＥＴの拡散層、チャネル領域、ゲート電極、
７は第２の絶縁層、９は第１の開［１部分。 ］０は半導体基板１０表面、１】は第３の絶縁層。 １２は第１の垂直配線、１３は水平配線、１４は第４の
絶縁層、１６は第２の垂直配線である。 第７図は本発明の製造方法を用いて作成された半導体装
置を複数個積層して得られる多層の半導体装置の断面図
である。１０１は＠１層目の半導体装置、１０２は第２
層目の半Ａｑ、体装置ｉｔである。 オ １ 図 ７２ 図 ７３ 図 ？ オ ４ 図 ２ ７５ 図 オ ６ 図
Claims (1)
- （１）半導体基板上に第１の絶縁層を介して形成された
半導体層を用いて、トランジスタ等の機能素子を作成し
、機能素子を含む全面に第２の絶縁層を形成した後、第
２の絶縁層、第１の絶縁層および半導体基板の一部を貫
ぬく第１の開口部分を機能素子が形成されている部分以
外の場所に複数個設け、第１の開口部分の内部でかつ露
出した半導体基板の表面に第３の絶縁層を形成し、次に
第１の開口部分の内部に導電性材料を埋め込んで、第１
の垂直配線を作成し、この後機能素子と機能素子との間
および機能素子と所望の第１の垂直配線との間をそれぞ
れ電気的に接続する水平配線を形成し、次に全面を第４
の絶縁層でおおった後、該第４の絶縁層の一部を除去し
て、水平配線あるいは水平配線と接続しない第１の垂直
配線に到達する第２の開口部分を設け、第２の開口部分
の内部に導電性材料全域め込み、前記水平配線あるいは
前記垂直配線と電気的に接続するとともに、第２の開口
部分の上でかつ第４の絶縁層の表面よシ上部に出たバン
ブを有する第２の垂直配線を形成することを特徴とする
半導体装置の製造方法。 （２１半導体基板上に第１の絶縁層を介して形成きれた
半導体層を用いて、トランジスタ等の機能素子を作成し
、機能素子を含む全面に第２の絶縁層を形成した後、第
２の絶縁層、第１の絶縁層および半導体基板の一部を貝
ぬく第１の開口部分を機能素子が形成されている部分以
外の場所に複数個設け、第１の開口部分の内部でかつ露
出した半導体基板の表面に第３の絶縁層を形成し、次に
第１の開口部分の内部に導電性材料を埋め込んで、第１
の垂直配線を作成し、この後機能素子と機能素子との間
および機能素子と所望の第１の垂直配線との間をそれぞ
れ電気的に接続する水平配線を形成し５次に全面を第４
の絶縁層でおおった後、該第４の絶縁層の一部を除去し
て、水平配線あるいは水平配線と接続しない第１の垂直
配線に到達する第２の開口部分を設け、第２の開口部分
の内部に導電性材料全壊め込み、前記水平配線あるいは
前記垂直配線と電気的に接続するとともに、第２の開口
部分の一部でかつ第４の絶縁層の表面より上部に出たバ
ンブを有する第２の垂直配線を形成し、次に半導体基板
および第３の絶縁層全除去し、第１０垂ｎ配線の一部全
露出させることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20641383A JPS6098654A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20641383A JPS6098654A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6098654A true JPS6098654A (ja) | 1985-06-01 |
| JPH0447979B2 JPH0447979B2 (ja) | 1992-08-05 |
Family
ID=16522951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20641383A Granted JPS6098654A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6098654A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215834A (ja) * | 1985-07-15 | 1987-01-24 | Nec Corp | 多層配線 |
| JPS62219954A (ja) * | 1986-03-20 | 1987-09-28 | Fujitsu Ltd | 三次元ｉｃの製造方法 |
| US7029937B2 (en) * | 2002-03-19 | 2006-04-18 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument |
| US7193297B2 (en) | 2003-05-19 | 2007-03-20 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate and electronic device |
| US7335517B2 (en) * | 1996-12-02 | 2008-02-26 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| JP2010123696A (ja) * | 2008-11-18 | 2010-06-03 | Nikon Corp | 積層半導体装置及び積層半導体装置の製造方法 |
-
1983
- 1983-11-02 JP JP20641383A patent/JPS6098654A/ja active Granted
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6215834A (ja) * | 1985-07-15 | 1987-01-24 | Nec Corp | 多層配線 |
| JPS62219954A (ja) * | 1986-03-20 | 1987-09-28 | Fujitsu Ltd | 三次元ｉｃの製造方法 |
| JPH0374508B2 (ja) * | 1986-03-20 | 1991-11-27 | ||
| US7335517B2 (en) * | 1996-12-02 | 2008-02-26 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| US7829975B2 (en) | 1996-12-02 | 2010-11-09 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| US8174093B2 (en) | 1996-12-02 | 2012-05-08 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| US8283755B2 (en) | 1996-12-02 | 2012-10-09 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| US7029937B2 (en) * | 2002-03-19 | 2006-04-18 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument |
| US7193297B2 (en) | 2003-05-19 | 2007-03-20 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, circuit substrate and electronic device |
| JP2010123696A (ja) * | 2008-11-18 | 2010-06-03 | Nikon Corp | 積層半導体装置及び積層半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0447979B2 (ja) | 1992-08-05 |
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