JPS60171729A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60171729A JPS60171729A JP2902784A JP2902784A JPS60171729A JP S60171729 A JPS60171729 A JP S60171729A JP 2902784 A JP2902784 A JP 2902784A JP 2902784 A JP2902784 A JP 2902784A JP S60171729 A JPS60171729 A JP S60171729A
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- etching
- layer
- apertures
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
未発りｌは、半導体装置の製造方法に関する。特に、半
導体層に、深さの異なる複数の開口を１回の（共通の）
エツチング工程をもって形成する工程を有する半導体装
置の製造方法に関する。
導体層に、深さの異なる複数の開口を１回の（共通の）
エツチング工程をもって形成する工程を有する半導体装
置の製造方法に関する。
（２）技術の背景
半導体装置の製造方法には、深さの異なる複数の開「１
を形成する要請がある。ウォールドエミッタ型バイポー
ラトランジスタの製造工程等に必要だからである。
を形成する要請がある。ウォールドエミッタ型バイポー
ラトランジスタの製造工程等に必要だからである。
（３）従来技術と問題点
深さの異なる複数の開口を形成する方法、特に、１回の
（共通の）エツチング工程をもって深さの異なる複数の
開口を形成する方法は、従来技術においては知られてい
ない、しかし、か−る要請の存在することは、上記のと
おり、明らかである。
（共通の）エツチング工程をもって深さの異なる複数の
開口を形成する方法は、従来技術においては知られてい
ない、しかし、か−る要請の存在することは、上記のと
おり、明らかである。
（４）発明の［１的
本発明の目的は、か−る要請にこたえるものであり、半
導体層に、深さの異なる複数の開口を１回の（共通の）
エツチング工程をもって形成する１］程を有する半導体
装置の製造方法を提供することにある。
導体層に、深さの異なる複数の開口を１回の（共通の）
エツチング工程をもって形成する１］程を有する半導体
装置の製造方法を提供することにある。
（５）発明の構成
本発明の構成は、半導体層上に第１のエツチング用マス
ク層と第２のエツチング用マスク層とを形成し、深い開
口と浅い開口との形成予定領域上から前記第２のエツチ
ング用マスク層を除去し、次いで、前記深い開口の形成
予定領域上から前記第１のエツチング用マスク層を除去
し、その後。
ク層と第２のエツチング用マスク層とを形成し、深い開
口と浅い開口との形成予定領域上から前記第２のエツチ
ング用マスク層を除去し、次いで、前記深い開口の形成
予定領域上から前記第１のエツチング用マスク層を除去
し、その後。
前記半導体層に対してエツチングをなす工程を有する半
導体装置の製造方法にある。
導体装置の製造方法にある。
換ゴすれば、本発明は、エツチング特性の著しく異なる
材料の組み合わせ１例えば、ＰＳＧと豪結晶シリコンと
の組み合わせ、Ｓｉ３Ｎ４とＰＳＧとの組み合わ′せ等
を使用し、エツチングされやすい材料の層を比較的厚さ
の薄い上層（第１層）とし、比較的エツチングされにく
い材料の層を厚さの厚い下層（第２層）とする２層のエ
ツチング用マスク層を形成しておき、まず、上層（第１
層）はエツチングするが下層（第２層）はエツチングし
にくいエツチング法を使用して、深い開口の形成予定領
域と浅い開口の形成予定領域との双方上から上層（第１
層）のエツチング用マスク層を除去し、つ（いて、下層
（第２層）をエツチングするエツチング法を使用して、
深い開口の形成予定領域上から下層（第２層）のエツチ
ング用マスク層を除去して、浅い開口の形成予定領域上
には下層（第２層）のエツチング用マスク層を残留した
状態で、下層（第２層）のエツチング用マスク層と半導
体層との双方を単一の工程をもって同時にエツチングす
るものである。
材料の組み合わせ１例えば、ＰＳＧと豪結晶シリコンと
の組み合わせ、Ｓｉ３Ｎ４とＰＳＧとの組み合わ′せ等
を使用し、エツチングされやすい材料の層を比較的厚さ
の薄い上層（第１層）とし、比較的エツチングされにく
い材料の層を厚さの厚い下層（第２層）とする２層のエ
ツチング用マスク層を形成しておき、まず、上層（第１
層）はエツチングするが下層（第２層）はエツチングし
にくいエツチング法を使用して、深い開口の形成予定領
域と浅い開口の形成予定領域との双方上から上層（第１
層）のエツチング用マスク層を除去し、つ（いて、下層
（第２層）をエツチングするエツチング法を使用して、
深い開口の形成予定領域上から下層（第２層）のエツチ
ング用マスク層を除去して、浅い開口の形成予定領域上
には下層（第２層）のエツチング用マスク層を残留した
状態で、下層（第２層）のエツチング用マスク層と半導
体層との双方を単一の工程をもって同時にエツチングす
るものである。
（６）発明の実施例
以上、図面を参照しつ覧、本発明の実施例に係る開１」
形成］工程を説明する。
形成］工程を説明する。
第１図参照
半導体層ｌ上に、ＰＳＧ等リアリアクティブイオンエツ
チング法っては比較的エツチングされにくい材料をもっ
て比較的厚く厚さ １．５ｐ−程度に１５２の（下層の
）エツチング用マスク層２を形成し、つ−′いて、多結
晶シリコン等リアクティブイオンエツチング法によって
エツチングされやすい材料をもって厚さ４．０００Ａ程
度の薄い厚さに第１の（上層）のエツチング用マスク層
３を形成する。これらの工程は、ＣＶＤ法等通常の薄膜
形成７段をもってなすことができる。フォトリソグラフ
ィー法を使用して、深い開口の形成予定領域上と浅い開
口の形成予定領域上とに開口４を有するレジストマスク
５を形成する。
チング法っては比較的エツチングされにくい材料をもっ
て比較的厚く厚さ １．５ｐ−程度に１５２の（下層の
）エツチング用マスク層２を形成し、つ−′いて、多結
晶シリコン等リアクティブイオンエツチング法によって
エツチングされやすい材料をもって厚さ４．０００Ａ程
度の薄い厚さに第１の（上層）のエツチング用マスク層
３を形成する。これらの工程は、ＣＶＤ法等通常の薄膜
形成７段をもってなすことができる。フォトリソグラフ
ィー法を使用して、深い開口の形成予定領域上と浅い開
口の形成予定領域上とに開口４を有するレジストマスク
５を形成する。
第２図参照
このマスク５を使用してなすりアクティブイオンエツチ
ング法を使用して、多結晶シリコン等よりなる第１の（
上層の）エツチング用マスク層３を除去して開口４の深
さを大きくする。
ング法を使用して、多結晶シリコン等よりなる第１の（
上層の）エツチング用マスク層３を除去して開口４の深
さを大きくする。
使用済みのレジストマスク５を除去した後、再びフォト
リソグラフィー法を使用して、深い開口の形成予定領域
」二のみに開口４を有するレジストマスク５゛を形成す
る。
リソグラフィー法を使用して、深い開口の形成予定領域
」二のみに開口４を有するレジストマスク５゛を形成す
る。
このマスク５°を使用してなすりアクティブイオンエツ
チング法を使用して、ＰＳＧ等よりなる第２の（下層の
）エツチング用マスク層２を深い開【」に対応する領域
上のみから除去する。
チング法を使用して、ＰＳＧ等よりなる第２の（下層の
）エツチング用マスク層２を深い開【」に対応する領域
上のみから除去する。
第３図参照
使用済みのレジストアスク５゛を除去した後、ＰＳＧと
半導体との双方をエツチングするりアクティブイオンエ
ツチング法を使用して、深い開口４“に対応する領域に
おいては半導体層ｌを、浅い開口４”に対応する領域に
おいては第２の（下層の）エツチング用マスク層２と半
導体層１とを、つＣけて、エツチングする。
半導体との双方をエツチングするりアクティブイオンエ
ツチング法を使用して、深い開口４“に対応する領域に
おいては半導体層ｌを、浅い開口４”に対応する領域に
おいては第２の（下層の）エツチング用マスク層２と半
導体層１とを、つＣけて、エツチングする。
第４図参照
使用済みの２層のエツチング用マスク層２．３を溶解除
去する。
去する。
以上の工程をもって、深い開口４′と浅い開口４“とを
共通のエツチング工程をもって形成することができる。
共通のエツチング工程をもって形成することができる。
第５図参照
以下、公知の１程により、例えば、図示するように、ウ
ォールドエミッタ型バイポーラトランジスタ等を製造す
ることができる０図において。
ォールドエミッタ型バイポーラトランジスタ等を製造す
ることができる０図において。
１゛はｎ型のコレクタ領域であり、６は上記の深い開口
４゛の内面を酸化した後、この開口４°を多結晶シリコ
ン層をもって埋めて形成した素子分離であり、７は素子
分離と同様の工程をもって開Ｉ＋ ４”を埋めて形成し
たエミッタ・ベースとコレクタとの隔壁であり、８はｐ
型のベースであり。
４゛の内面を酸化した後、この開口４°を多結晶シリコ
ン層をもって埋めて形成した素子分離であり、７は素子
分離と同様の工程をもって開Ｉ＋ ４”を埋めて形成し
たエミッタ・ベースとコレクタとの隔壁であり、８はｐ
型のベースであり。
９はｎ型のエミッタである。１０はフィールド絶縁膜で
あり、１１．１２．１３は、それぞ抗、エミッタ電極、
ベース電極、コレクタ市極である。１４は本発明に係る
開「１形成工程に先立ち、半導体層ｌ中に、ｎ型のコレ
クタ領域１′より深く形成された高濃度不純物理め込み
層である。
あり、１１．１２．１３は、それぞ抗、エミッタ電極、
ベース電極、コレクタ市極である。１４は本発明に係る
開「１形成工程に先立ち、半導体層ｌ中に、ｎ型のコレ
クタ領域１′より深く形成された高濃度不純物理め込み
層である。
なお、」−記の深さの異なる複数の開口を如何様に利用
するかは自由である。
するかは自由である。
７、発明の効果
以に説明せるとおり、本発明によれば、半導体層に、深
さの異なる複数の開口を１回の（共通の）エツチング工
程をもって形成する工程を有する半導体装置の製造方法
を提供することができる。
さの異なる複数の開口を１回の（共通の）エツチング工
程をもって形成する工程を有する半導体装置の製造方法
を提供することができる。
第１図〜ｉ４図は本発明の実施例に係る深さの異なる複
数の開口を１回の（共通の）エツチング工程をもって形
成する主要工程を説明する基板断面図であり、第５図は
、第４図に示す開口を利用して製造したウォールドエミ
ッタ型へイボーラトランジスタの基板断面図である。 ｌ争Φ・】ｒ、導体層、１′ 争φ・ｎ型のコレクタ領
域、２．３・・・エツチング用ヤスク層、５．５° １
１争・レジストＩＩＱ 、 ４・ 会会開口、４゛ 拳
Ｉφ深い開１」、 ４″ ・１１１１浅い開口。
数の開口を１回の（共通の）エツチング工程をもって形
成する主要工程を説明する基板断面図であり、第５図は
、第４図に示す開口を利用して製造したウォールドエミ
ッタ型へイボーラトランジスタの基板断面図である。 ｌ争Φ・】ｒ、導体層、１′ 争φ・ｎ型のコレクタ領
域、２．３・・・エツチング用ヤスク層、５．５° １
１争・レジストＩＩＱ 、 ４・ 会会開口、４゛ 拳
Ｉφ深い開１」、 ４″ ・１１１１浅い開口。
Claims (1)
- 半導体層上に第１のエツチング用マスク層と第２のエツ
チング用マスク層とを形成し、深い開口と浅い開１コと
の形成予定領域上から前記第２のエツチング用マスク層
を除去し１次いで、前記深い開口の形成予定領域上から
前記第１のエツチング用マスク層を除去し、その後、前
記半導体層に対してエツチングをなす工程を有する半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2902784A JPS60171729A (ja) | 1984-02-17 | 1984-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2902784A JPS60171729A (ja) | 1984-02-17 | 1984-02-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60171729A true JPS60171729A (ja) | 1985-09-05 |
Family
ID=12264925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2902784A Pending JPS60171729A (ja) | 1984-02-17 | 1984-02-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171729A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6392024A (ja) * | 1986-10-06 | 1988-04-22 | Nec Corp | 半導体装置の製造方法 |
| JPH02246330A (ja) * | 1989-03-20 | 1990-10-02 | Nec Corp | 半導体装置の製造方法 |
| US6664032B2 (en) * | 1999-02-16 | 2003-12-16 | Canon Kabushiki Kaisha | Method of producing two-dimensional phase type optical element |
| JP2015023292A (ja) * | 2013-07-22 | 2015-02-02 | アトランティック・イナーシャル・システムズ・リミテッドＡｔｌａｎｔｉｃ Ｉｎｅｒｔｉａｌ Ｓｙｓｔｅｍｓ Ｌｉｍｉｔｅｄ | 反応性イオンエッチング方法 |
-
1984
- 1984-02-17 JP JP2902784A patent/JPS60171729A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6392024A (ja) * | 1986-10-06 | 1988-04-22 | Nec Corp | 半導体装置の製造方法 |
| JPH02246330A (ja) * | 1989-03-20 | 1990-10-02 | Nec Corp | 半導体装置の製造方法 |
| US6664032B2 (en) * | 1999-02-16 | 2003-12-16 | Canon Kabushiki Kaisha | Method of producing two-dimensional phase type optical element |
| JP2015023292A (ja) * | 2013-07-22 | 2015-02-02 | アトランティック・イナーシャル・システムズ・リミテッドＡｔｌａｎｔｉｃ Ｉｎｅｒｔｉａｌ Ｓｙｓｔｅｍｓ Ｌｉｍｉｔｅｄ | 反応性イオンエッチング方法 |
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