JPS6039846A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） この発明は、特にバイポーラ型集積回路装置に好適な素
子分離領域の形成に際し、幅の狭い素子分画領域と幅の
広いフィールド領域とを同時に簡単な工程で平坦化でき
るようにした半導体集積回目装置の製造方法に関する。

（従来技術） バイポーラ型半導体集積回路装置の素子分離は古くはＰ
Ｎ接合分離法によっていたが、素子が微細化され、集積
度が増大するにつれ、分離領域の面積を削減する必要が
生じ、シリコン基板の選択酸化による厚いシリコン酸化
膜を利用した酸化膜分離法（いわゆるアイソプレーナ）
に移行していった。

酸化膜分離法はＰＮ分離法に比べて著しく分離領域を減
少させるのみならず、素子分離領域以外のすべての領域
（以下フィールド領域と呼ぶ）を厚い酸化膜に変換する
ため、配線−基板間の浮遊容量が減少し、高速化しに寄
与する効果的な方法であった。

酸化膜分離法は、素子形成領域を薄いシリコン酸化膜上
にシリコン窒化膜を積層して２層より成る耐酸化性マス
クで被覆し、厚い酸化膜を形成する領域に酸化による体
積の増大を補正するためにシリコン基板にエツチングに
より溝を形成した後、熱酸化し、素子領域と分離領域を
ほぼ平坦面とする方法である。

したがって、溝の側面方向にも酸化が進み、分離領域の
幅は写真食刻によって規定される幅よりも必ず太くなり
、現在の写真食刻などの精度からは約１０μｍ程度が限
界となる。

さらに、素子領域のシリコン基板と耐酸化性マスク層と
の間には、分離領域がらくさび状に張り出した酸化膜、
すなわち、バーズビークが形成されることおよび素子領
域の周囲での酸化膜の盛り上り、すなわち、バーズヘッ
ドが形成され、完全な平坦表面が得られないという欠点
があった。

一方、素子の微細化はさらに進み、高集積のためにはさ
らに分離領域の面積を縮少する必要が生じた。

最近になって、基板面に対して垂直に膜をエツチングす
る異方性エツチング技術である反応性イオンエッヂ（以
下ＲＩＥと呼ぶ）が実用化され、酸化膜分離法に代わる
新たな素子分離法が開発されつつある。

これまでに提案された種種の新分離技術を大別すると以
下の二つに分類される。

一つはＲＩ　Ｅによって深い溝を掘り、二酸化シリコン
や多結晶シリコンなどによって埋め戻して平坦化する方
法（以下溝掘り法と呼ぶ）であり、もう一つは素子領域
の表面のみならず溝の側壁も耐酸化性マスク層で被覆し
、横方向酸化による分離領域幅の増大とバーズビーク、
バーズヘッドの形成を防止する方法（以下改良型選択酸
化法と呼ぶ）である。

溝掘り法は海を形成後二酸化シリコンなどの絶縁物ある
いは溝内壁に絶縁膜形成後多結晶シリコンなどを厚く堆
積し、エッチバックして平坦化するものであり、バイポ
ーラ型集積回路装置に適用する場合には、基板全面に形
成した埋込拡散層を貫く深い溝を形成して埋込拡散用の
マスクを省略できる利点があるが、素子間分離用の幅の
狭い溝と幅の広いフィールド領域のとを同時に平坦化す
ることが困難であり、そのため、平坦化用のマスクが必
要となり、厳しい合せ精度が要求され、さらに、工程も
複雑化するという欠点があった。

また、トランジスタ形成領域は埋込拡散層を共通にして
コレクタ領域とベース領域に分割することが望ましいが
、そのためには分離用の深い溝と領域分割用の浅い溝を
形成するためにマスクがさらに必要となり、まずます工
程が複雑化するという欠点がある。

一方、改良型選択酸化法は分離幅によらず平坦化が可能
であり、工程も比較的簡単であるが、埋込拡散層を貫分
離は実用的には不可能であるため、埋込拡散用マスクを
必要とし、分離領域が狭くなるほど埋込拡散と分離のマ
スク合せ精度が厳しくなるので、ｆＩＩｆ堀法はど分離
領域幅を狭められない。

また、選択酸化膜直下に設けるチャンネルストップ用の
Ｐ＋層がＮ＋埋込層と接触するため、寄生容量が溝掘り
法に比べて大きいという欠点がある。

さらに、横方向酸化が少ないために、チャンネルストッ
プ用Ｐ＋層が拡散により、分Ｉｌｌ化膜の外側に拡がり
、リークや耐圧低下の原因となる恐れがある。

（発明の目的） この発明は、これらの欠点にかんがみなさｆｉｂたもの
で、簡単な工程で厳しい合せ精度を必要とせずに、分離
領域幅に平坦化された表面をもつ半導体集積回路装置の
製造方法を提供することを目的とする。

（発明の構成） この発明の半導体集積回路装置の製造方法は、半導体基
体の一生面にほぼ垂直かつほぼ一定幅の溝を形成し、こ
の−主面溝の内壁に耐酸化性マスク層を被着し、この耐
酸化性マスク層の一部を選択的に除去し、全面に多結晶
半導体材料を被着して溝を埋め、多結晶半導体材料と耐
酸化性マスクを主面上に有しない部分の半導体基体とを
その一生面よりも低い面まで絹；続的に除去し、表面に
耐酸化性マスクを有しない半導体基体と多結晶半導体材
料を半導体基体の一生面とほぼ同一高さとなるまで酸化
するようにしたものである。

（実施例） 以下、この発明の半導体集積回路装置の製造方法の実施
例を図に基づき説明する。第１図（ａ）ないし第１図（
ｇ）はその一実施例の工程を説明するための断面図であ
る。

この実施例はバイポーラ型半導体集積回路装置に適用し
たものであるが、この発明の適用範囲はこれに限るもの
ではなく、Ｍ　ＯＳ型その他の半導体集積回路装置に適
用することも可能である。

第１図（ａ）は１つ一部シリコン基板１にＮ＋型埋込拡
散層２を全面に形成し、その」二にＮ型エピタキシャル
層３を形成したものである。

以下これらのシリコン基板１、Ｎ型埋込拡散層２、Ｎ型
エピタキシャル層３を合せてシリコン基体と称すること
にする。

次に、第１図（ｂ）に示すように１通常の写真食剣法と
ＲＩＥによって、シリコン基体表面に対して垂直にエピ
タキシャル層３、埋込拡散層２を貝通し、シリコン基板
１に達する！ｆ＆４１．４２を一定の幅に形成し、さら
に、自己整合により、溝４ｊ、４２の底部にチＡ７ンネ
ルストップ用のホウ素（Ｂ）をイオン注入してＰ型層５
１．５２を形成する。

この第１図（ｂ）において、溝４１．４２により、シリ
コン基体が三つの領域に分【づられているが、溝４１の
左側６をフィールド領域、中央７１と溝４２の右側７２
を素子領域とする。

したがって、溝４２が幅の狭い素子間分離領域、溝４１
および領域６がの広い分離領域となる。

その後、全表面に耐酸化性マスク層８を第１図（ｃ）に
示すように形成する。この耐酸化性マスク層８はシリコ
ン基体の熱酸化による薄いシリコン酸化膜上に順次シリ
コン窒化膜、シリコン酸化膜をＣＶＤ法によって積層し
て３層膜とするのが好適である。さらに、その上にポジ
型レジスト９を塗布して、溝４Ｉ、４２を埋める（第１
図（ｃ））。

次に、素子領域７１．７２、素子間分離溝４２を被覆し
、４１のほぼ中央を端部とするマスクを用いて適当な条
件で露光すると、現像により、フィールド領域６上のレ
ジスト膜が除去され、４１上のレジスト９は膜厚が非常
に厚いため、感光して除去されるが、溝内は感光せずに
残存する。

このとき、たとえば、溝４１の幅を４μｍの範囲でよく
、現在の写真食刻技術に対し、十分に実現できる余裕で
ある（第１図（ｄ））。

レジスト９により、フィールド領域６上の耐酸化性マス
ク層８を除去し、続いて、レジスト９を除去した後、多
結晶シリコン１０を厚く全面に堆積し、溝４１．４２を
埋める（第１図（ｅ））。

続いて、公知の方法により、多結晶シリコン１０をエッ
チバックし、多結晶シリコン１０の表面が素子領域７１
．７２のエピタ鼻シャル層３の表面から溝４１．４２の
深さの１／２を越えない適当な深さとなるようにする。

このとき、素子領域７１．７２ではマスク層８の最上層
のシリコン酸化膜が露出したところで工がエツチングさ
れ、表面が溝４１．４２内の多結晶シリコン表面とほぼ
同−深さとなる（第１図（ｆ））。

続いて、熱酸化を行い、耐酸化性マスク層８に被覆され
ていないフィールド領域６のシリコン基体と、４１．４
２内の多結晶シリコン１０を厚いシリコン酸化膜１１に
変換して、体積の増大により、表面を平坦化する（第１
図（ｇ））。

その後、素子領域７１．７２上の耐酸化性マスク層８を
除去し、素子を形成し、半導体集積回路装置とする。

以上説明したように、第１の実施例は素子を分離する溝
の幅が一定であるので、平坦化用マスクを必要とせずに
均一にエッチバックを行うことができる。

また４フイールド領域と分離溝の表面は厚いシリコン酸
化膜１１で被覆されているので、配線−基板間の静電容
量は小さく、チャンネルストップ用Ｐ１型層５１．５２
とＮ＋！！埋込拡散層２は完全に分離しており、かつ素
子領域７１．７２に対して、Ｎ型埋込拡散層２の横方内
拡がりがないので、素子領域−基板間の寄生容量も極め
て小さい。

さらに、第１の実施例の製造方法は厳しいマスク合わせ
精度を必要とせず、簡単な工程によって、素子分離領域
面積を著しく減じ、バーズビーク、バーズヘッドのない
平坦な表面をもつ素子分離ができるという利点がある。

第２図（ａ）ないし第２図（ｄ）はそれぞれこの発明の
第２の実施例を示す工程説明図である。

この第２図（ａ）ないし第２図（ｄ）において、第１図
（ａ）〜第１図（ｇ）と同一部分には同一符号を付して
説明を省略する。

第１図（ａ）〜第１図（ｃ）の工程に続いて、引き続き
第２図（ａ）のように、素子分離領域７１の内にレジス
ト９の除去された領域１２を設ければ、以後第２図（ｂ
）、第２図（Ｃ）のように第１の実施例と全く同一の工
程によって第２図（ｄ）に示すようにフィールド領域６
の厚い酸化膜１１と同時に形成される酸化膜１３によっ
て素子７１を埋込拡散層２を共通として二つに分割する
ことができる。

しかも、第１の実施例と同一の工程でマスマク枚数を増
加させることな〈実施できる利点がある。

この第２の実施例は第１の実施例と全く同一の効果を有
し、素子領域７１が二つの領域７３．７４に分割されて
いるので、それぞれコレクタ電極取出し領域、ベース領
域とすることができ、バイポーラトランジスタの形成に
好敵である。

第３図（、）〜第３図（ｃ）はそれぞれこの発明の第３
の実施例の工程説明図である。この第３図（ａ）〜第３
図（ｃ）において、第１図および第２図と同一部分は同
一符号を付してその説明を省略する。

第２図（ｂ）の工程に引き続き、多結晶シリコンをエッ
チバックし、第１、第２の実施例と同様、シリコン基体
を適当な深さまで除去するが、この実施例においては、
ある程度のサイドエッチを生ずるエツチング法により、
素子形成領域７１内に形成される溝１２′の上部に耐酸
化性マスク層８のひさしを生じさ田るのが好敵である。

その後、シリコン基体あるいは多結晶シリコン１０の露
出面を熱酸化してシリコン酸化膜（図示しない）を形成
し、全面に第２の耐酸化性マスク層１４な被着する（第
３図（ａ））。

次に、ＲＩＥにより、第２の耐酸化性マスク層１４をエ
ツチデグし、側壁部のみに第２の耐酸化性マスク層１４
を残す（第３図（ｂ））。

しかる後に、熱酸化して、厚い酸化膜を形成して、平坦
化する（第３図（Ｃ））。

この実施例においても、第１、第２の実施例と全く同様
の効果を奏する。

さらに、第１の実施例においては、素子形成領域７１を
分割する厚い酸化膜１３にバーズビーク、バーズヘッド
が生じ、表面の平坦性が損なわれたが、上記第３の実施
例によれば、殆んど完全な平坦表面が得られる利点があ
る。しかも第３の実施例ではイ１加された工程はすべて
自己整合的に行なわれるので、新たなマスクを必要とせ
ずに実施ができる。

（発明の効果） 以上のように、この発明の半導体集積回路装置の製造方
法によれば、半導体基体の一生面にほぼ垂直かつほぼ一
定幅の溝を形成してその内壁に耐酸化性マスク層を被着
し、この耐酸化性マスク層の一部を選択的に除去した後
全面に多結晶半導体材料と耐酸化性マスクを主面上に有
しない部分に半導体基体とその一生面よりも低い面まで
継続的に除去して多結晶半導体材料と耐酸化性マスクを
有しない半導基体をこの半導体基体の一生面とほぼ同一
高さになるまで酸化するようにしたので。

幅の狭い素子分離領域と幅の広いフィールド領域を同時
に簡単な工程で平坦化でき、しかも寄生容量が小さくで
きる利点がある。

これにともない、バイポーラ型を始め、各種の高集積か
つ高性能な半導体集積回路装置の製造方法に広く供する
ことができる。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｇ）はそれぞれこの発明の
半導体非積回路装置の製造方法の一実施例の工程説明図
、第２図（ａ）ないし第２図（ｄ）および第３図（ａ）
ないし第３図（ｃ）はそれぞれこの発明の半導体集積回
路装置の製造方法の他実施例の工程説明図である。 １・・・シリコン基板、２・・・埋込拡散層、３・・・
エピタキシャル層、４１．４２・・・溝、５１．５２・
・・？型拡散層、６・・・フィールド領域、７１．７２
・・・素子形成領域、８．１４・・・耐酸化性マスク層
、９・・・レジスト、１ｏ・・・多結晶シリコン。１１
・・・酸化膜、１２・・・レジストが除去された領域、
１２・・・素子領域内に形成された溝、１３・・・酸化
膜特許出願人　沖電気工業株式会社 第１図 ４１　ＤＩ　Ｄど　９ど 第１図 第１図 ＩＬＪ　つ＋　ｂ２　１０ 第２図 ５１　５２ １５２ 第２図 第３図 手続補正書 昭和ξ、゛）年１月１８日 特許庁長官若杉和夫　殿 １、事件の表示 昭和５８年　特　許　願第　１４８０５７２、発明の名
称 半導体集積回路装置の製造方法 ３、補正をする者 事件との関係　特　許　出願人 （０２９）沖電気工業株式会社 コーＩＪ第６５６８号　電話５９１−３０６５・５０１
−２４５３５、補正命令のｌ］伺　昭和　年　月　［１
（自発）説明の欄ならびに図面 ７、補正の内容 別紙の通り ７、　補正の内容 １）明細書の１２、特許請求の範囲」を別紙の通り訂正
する。 ′２）明細書４頁４行「しに」を「にも」と「１１ヒす
る。 ３）同４頁７行［して」ヲ「シた」と訂正する。 ４）同６頁８行１のとヲ」ヲ「とを」と訂正する１、。 ５ノ　同６頁末行「貝分離」を「貝〈分離」と削正する
。 ６）同７頁１４行Ｆに平坦化」全「か狭くかつ平坦化」
と削正する。 ７）同７頁末行「−主ｍ」溝」を「−主面と溝」とｆ］
正する。 ８）同９頁１７行「の広い」を「広い」と訂正する。 ９）同１０頁１０行「ため、感光」を「ため、表面付近
の一部は感光」と訂正する。 １０）同１０頁１２行「４μｍの範」＜ｒ４ｔｔｍとす
れば、マスク合せ精度は±２μｍの範」と訂正する、１ １１）同１３頁１行Ｅ子７１」を「子領域７１」と訂正
する。 １２）同１３頁９行１−マスマク」全「マスク」と訂正
する１、 １３）同１３頁１５行「好敵」を「好適」と訂正する〜 １４）同１４頁７行「好敵」ヲ［好適］と削正する。 １５）同１４頁８行「あるいは」ヲ「および」と訂正す
る。 １６）同１４負１９行「第１」を「第２」と訂正する。 １７）同１５頁１０行「その内壁」を「その−主ｍ１お
よび溝の内壁」と訂正する。 １８）同１５頁１２行「した後全面に多結晶」を「した
後、全面に堆積した多結晶」と■］正する。 １９）同１５頁１３行「部分に」を「６６分の」と訂正
する。 ２０）同１５頁１４行「とその」を「とをその」と訂正
する。 ２１）同１５頁１５行「して多結晶］を１して、多結晶
」と訂正する。 ２２）同１５負１６行「半導基体」全「半導体基体」と
訂正する。 ２３）図面第２図（ｄ）　ｋ別紙の通９訂正する。 ２、特許請求の範囲 （１）半導体基体の一生面にほぼ垂直かつほぼ一定幅の
消音形成する第１の工程と、前記半導体基体の一生面お
よび前記溝の内壁に耐酸化性マスク層を被着する第２の
工程と、前記半導体基体の一生面上の前記耐酸化性マス
クの一部？選択的に除去する第３の工程と、全面に多結
晶半導体材料を被着して前記溝を埋める第４の工程と、
前記多結晶半導体材料と前記耐酸化性マスクを主面上に
有しない部分の前記半導体基体とを前記半導体基体の一
生面よシも低い面まで継続的に除去する第５の工程と、
表面に前記耐酸化性マスク葡有しない半導体基体と前記
多結晶半導体材料を前記半導体基体の一生面と′＃１ぽ
同一高さとなるｊ゛で酸化する第６の工程と’に！する
ことを特徴とする半２厚体集積回路装置の製造方法。 （２）半導体基体の一生面にほぼ垂直かつほぼ一足幅の
溝を形成する第１の工程と、前記半導体基体の一生面お
よび前記溝の内壁に第１の耐酸化性マスク層を被着する
第２の工程と、前記半導体基体の一生面上の前記耐酸化
性マスク層の一部を選択的に除去する第３の工程と、全
面に多結晶半導体材料を被着して前記溝を埋める第４の
工程と、前記多結晶半導体ＩＪ’　Ｊ”ｌと前記耐酸化
性マスク層を主面上にイ１し々いｇ３分の前記半導体基
体とを前記半導体基体の一生面よシも低い面まで継続的
に除去する第５の工程と、全面に第２の耐酸化性マスク
層を被着する第６の工程と、前記半導体基体の一生面よ
りも低い面上の前記第２の耐酸化性マスク層を除去する
第７の工程と、表面に前記第１および第２の耐酸化性マ
スク層を有しない前記半導体基体と前記多結晶半導体基
体材料を前記半導体基体の一生面とほぼ同−筒さとなる
まで酸化する第８の工程とを有すること全特徴とする半
導体集積回路装置の製造方法。、 （３）−生血に溝を有する半導体基体にレジストを塗布
し前記半導体基体の一生面上のレジストの一部を選択的
に感光し、前記溝内レジストを感光させない工程とを有
することを特徴とする特許請求求の範囲第１埃または第
２′Ｘｆｉ記載の半導体集積回路装置の製造方法。

Claims (3)

【特許請求の範囲】
1. （１）、半導体基体の一生面（−はぼ垂直かつ番よ＆ｆ
   一定幅の溝を形成する第１の工程と、前記半導体基体の
   一生面および前記溝の内壁に耐酸化性マスク層を被着す
   る第２の工程と、前記半導体基体゛の一生面上の前記耐
   酸化性マスクの一部を選択約１こ除去する第３の工程と
   、全面に多結晶半導体材料を被着して前記溝を埋める第
   ４あ工程と、前記多結晶半導体材料と前記耐酸化性マス
   クを主面上１こ有しない部分の前記半導体基体とを前記
   半導体基体の一生面よりも低い面まで継続的に除去する
   第５の工程と、表面に前記耐酸化性マスクを有しない半
   導体基体と前記多結晶半導体材料を前記半導体基体の一
   生面とほぼ同一高さとなるまで酸化する第６の工程とを
   有することを特徴とする半導体集積回路装置の製造方法
   。
2. （２）、半導体基体の一面にほぼ垂直かつほぼ一定幅の
   溝を形成する第１の工程と、前記半導体基体の一生面お
   よび前記溝の内壁に第１の耐酸化性マスク層を被着する
   第２の工程と、前記半導体基体の一生面上の前記耐酸化
   性マスク層の一部を選択的に除去する第３の工程と、全
   面に多結晶半導体材料を被着して前記溝を埋める第４の
   工程と、前記多結晶半導体材料と前記耐酸化性マスク層
   を主面上に有しない部分の前記半導体基体とを前記半導
   体基体の一生面よりも低い面まで継続的に除去する第５
   の工程と、全面に第２の耐酸化性マスク層を被着する第
   ６の工程と、前記半導体基体の一生面よりも低い面上の
   前記第２の耐酸化性マスク層を除去する第７の工程と、
   表面に前記第１および第２の耐酸化性マスク層を有しな
   い前記半導体基体と前記多結晶半導体基体材料を前記半
   導体基体の一生面とほぼ同一高さとなるまで酸化する第
   ８の工程とを有することを特徴とする半導体集積回路装
   置の製造方法。
3. （３）、−主面に溝を有する半導体基体にレジストを塗
   布し前記半導体基体の一生面上のレジストの一部を選択
   的に感光し、前記溝内レジストを感光させない工程とを
   有することを特徴とする特許翳青求の範囲第１項ｔ７．
   ．ＩＪ第２項記載の半導体集積回路装置の製造方法。