JPS6167932A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （、産業上の利用分野） この発明は幅の狭い素子分離領域と幅の広いフィールド
領域とを簡単な工程で同時に形成できるようにした半導
体集積回路装置の製造方法に関す、　る。

（従来の技術） 特願昭５８−１６１９００には、従来のこのような技術
分野における問題点及び解決する技術的手段が開示され
ている。即ち、ノクイポーラ型半導体集積回路装置の素
子分離は古くはＰＮ接合分離法によっていたが、素子が
微細化され集積度が増大するにつれ分離領域の面積を削
減する必要が生じ７１ノコン基板の選択酸化による厚い
シリコン酸化膜を利用した酸化膜分離法（いわゆるアイ
ソゾレーナ）に移行していった。

酸化膜分離法は、ＰＮ分離法に比べて著しく分離領域を
減少させるのみならず、素子領域以外のすべての領域（
以下フィールド領域と呼ぶ）を厚い酸化膜に変換するた
め、配線一基板間の浮遊容量が減少し、高速化にも寄与
する効果的な方法であった。

酸化膜分離法は素子形成領域を薄い／リコン酸化膜上に
／リコン窒化膜を積層した２層よりなる耐酸化性マスク
で覆い、厚い酸化膜を形成する領域に酸化による体積の
増大を補正するためにシリコン基板にエツチングにより
溝を形成した後、熱酸化し素子領域と分離領域をほぼ平
坦面とする方法である。

したがって、溝の側面方向にも酸化が進み分離領域の幅
は写真食刻によって規定される幅よシも必らず太ぐなシ
約ｌ　Ｏｔｔｍ程度が限界となる。

さらに、素子領域のシリコン基板と耐酸化性マスク層と
の間には、分離領域からくさび状に張）出した酸化膜、
すなわち、バーズ・ピークが形成されることおよび素子
領域の周囲での酸化膜の盛り土シ、すなわち、バーズ・
ヘッドが形成され、完全な平坦表面が得られないという
欠点があった。

一方、素子の微細化はさらに進み、高集積のためにはさ
らに分離領域の面積を縮小する必要が生じだ。

最近になって、基板面に対して垂直に膜をエツチングす
る異方性エツチング技術である反応性イオンエッチ（以
下ＲＩＥと呼ぶ）が実用化され、酸化膜分離法に替わる
新たな素子分離法が開発されつつおる。

これまでに提案された種々の新分離技術を大別すると以
下の二つに分類される。

その一つは、Ｒ工Ｅによって深い溝を堀シ二酸化７リコ
ンや多結晶シリコンなどによって埋め戻して平坦化する
方法（以下溝堀り法と呼ぶ）であり、もう一つは、素子
領域の表面のみならず溝の側壁も耐酸化性マスク層で被
覆し、横方向酸化による分離領域幅の増大とバーズ・ピ
ーク、・ぐ−ズ・ヘッドの形成を防止する方法（以下改
良を選択酸化法と呼ぶ）である。

溝堀り法は４−を形成後、二酸化シリコンなどの絶縁物
あるいは溝内壁に絶縁膜形成後、多結晶シリコンなどケ
厚く堆積し、エツチノ々ツクして平坦化するものでアシ
、バイポーラ型集積回路装置に適用する場合には基板全
面に形成した埋込拡散層を貫く深い溝を形成して埋込拡
散用のマスクを省略できる利点がある。

一方、改良型選択酸化法は分離幅によらず平坦化が可能
であシ工程も比較的簡単である。。

（発明が解決しようとする問題点） しかし、溝堀）法では、素子間分離用の幅の狭い溝と幅
の広いフィールド領域の溝とを同時に平坦化することが
困難である。

このため、平坦化用のマスクが必要となシ、厳しい合わ
せ精度が要求され、さらに工程も複雑化するとい゛う欠
点があった。

また、改良型選択酸化法では、埋込拡散層を貫く分離は
実用的には不可能であるため埋込拡散層マスクを必要と
し、分離領域が狭くなるほど埋込拡散と分離のマスク合
わせ精度が厳しくなるので、溝堀シ法はど分離領域幅を
狭められない。

また、選択酸化膜直下に設けるチャンネルストラグ用の
１層がＮ＋層埋込層と接触するため寄生容量が溝堀シ法
に比べて大きいという欠点がある。

さらに、（黄方向酸化が少ないため、チャンネルスト、
）用ピ層が拡散により分離酸化膜の外側に広がシ、リー
クや耐圧低下の原因となるおそれがある。

この発明は、上記従来の欠点を除去し、特願昭５８−１
６１９００に開示した発明を改良するためになされたも
ので、幅の狭い素子分離領域と幅の広いフィールド領域
とを簡単な工程で同時に平坦に形成できるとともに、寄
生容量を小さくできる半導体集積回路装置の製造方法を
提供することを目的とする。

（間ｍ点を解決するだめの手段） 本発明の要点は、以下の構成からなる半導体集積回路装
置の製造方法にある。

半導体基体の表面に窒化膜５、多結晶シリコン膜６、第
２の窒化膜７、酸化膜８を形成する工程と、 フォトレジストをマスクとして酸化膜８、第２の窒化膜
７の素子領域２３となる部分に開口部１０を設ける工程
と、 酸化膜８をサイドエッチにより素子分離用溝ノ８となる
部分を除去する工程と、 素子領域２３となる部分の多結晶シリコン膜６を酸化に
より選択酸化膜１ノとし、素子分離用溝１８となる部分
の第２の窒化膜７を除去し、酸化膜８を除去すると共に
、選択酸化膜１ノの表面を除去する工程と、 素子分離用溝１８となる部分の多結晶シリコン膜６を選
択酸化により第２の選択酸化膜１２を形成し、選択酸化
膜１１．１２をマスクとして、フィールド領域となる部
分の第２の窒化膜７、多結晶シリコン膜６、第１の窒化
膜５を除去し、半導体基板の表面を露出する工程と、 選択酸化膜１１，１２をマスクとして、酸化することに
よりフィールド酸化膜１５を形成する工程と、 素子領域２３となる部分の選択酸化膜１１、窒化膜５を
エツチング除去し、素子領域の選択酸化膜１７を形成し
、更に選択酸化膜１７、フィールド酸化膜１５をマスク
として、素子分離用溝１８を形成する工程と、 窒化膜２０を形成後、第２の多結晶シリコン膜によ）素
子分離用溝１８を埋め、エッチバックにより表面の第２
の多結晶シリコン膜を除去し、窒化膜２ｏの表面をぼ出
し、素子分離用溝１８の表面を酸化することにょシ素子
分離用酸化膜２２を形成し、窒化膜２ｏを除去する工程
とからなる半導体集積回路装置の製造方法にある。

（作　用） 本発明によれば、平坦化用のマスクを必要とせず、１回
の写真食刻法だけで、狭く深い分離領域と、広く厚いフ
ィールド酸化膜領域とを同時に形成できる。従って、マ
スク合せ精度の余裕が不要となるので、素子分離領域を
著しるしく減じるこトカでキ、且つバーズビーク、バー
ズへｙ　）’　ノｆｘい平坦な表面を有する素子分離領
域を形成できる。

特願昭５８−１６１９００に開示の発明と比較して、あ
らかじめフィールド酸化膜を形成し、その後、素子分離
酸化膜を形成するので表面の平坦度を一層向上させるこ
とができるものである。

（実施例） 以下、この発明の半導体集積回路装置の製造方法の実施
例について図面に基づき説明する。第１図（ａ）〜（ｑ
）はその第１の実施例の工程説明図である。

この図示の実施例では、バイポーラ型半導体集積回路装
置に適用したものであるが、この発明の適用範囲はこれ
に限るものではな（ＭＯＳ型その他の半導体集積回路装
置に適用することも可能である。

まず、第１図（ａ）はＰ−型シリコン基板１にＮ＋型埋
込拡散層２を全面に形成し、その上にＮ−型エピタキシ
ャル層３を形成し、さらに第１の緩衝用酸化膜４、第１
の窒化シリコン膜（以後窒化膜と記す）５、多結晶７リ
コン膜６、第２の窒化膜７、ＣＶＤ酸化膜８を順次堆積
したものである。

次に、第１図（ｂ）に示すように、通常の写真食刻法に
より、レジスト層９および９′をマスクとして、Ｃ’Ｖ
Ｄ酸化膜８および第２の窒化膜７に開口部Ｊθを形成す
る。この開口部１０は、最終的には素子領域２３となる
部分である。

ここて、レジスト層９によりマスフされた領域は幅の狭
い素子分離領域を形成すべき領域であり、レノスト層９
′によりマスクされた領域は幅の広いフィールド領域を
形成すべき領域とする（第２図）。

その後、第１図（ｃ）に示すように同じくレジスト層９
および９′をマスクとしてＣＶＤ酸化膜８の側壁に対し
て等方性エツチングにより、適当な量のサイドエツチン
グを行なう。

この際のサイドエツチング量は幅の狭い分離領域におい
て第２の窒化膜７上のＣＶＤ酸化膜８が少なくとも完全
に除去されるまでエツチングを行なうものとする。但し
、レジスト層９は第２図（第１図（ｃ）の平面図であシ
、中央部の空白の部分は素子領域２３を示し、右傾斜の
斜線で示す部分はレノスト層ヂのパターンであり、さら
に左傾斜の斜線で示す部分はＣＶＤ酸化膜８の・ぐター
ンを示す）に示すように平面的にはレノスト層９′と連
結しているため、リフトオフ的に除去されることはない
。

サイドエッチされたＣＶＤ酸化膜８の部分は、後に、素
子分離用溝Ｊ８が形成される。

続いて、レノスト層９および９′を除去後、第１図（ｄ
）に示すように第２の窒化膜７をマスクとして、開口部
１０に露出している多結晶ンリコン層６を選択的に酸化
し、熱酸化膜１ノを形成する。

その後第１図（ｅ）に示すようにＣＶＤ酸イヒ膜８及び
熱酸化膜１ノをマスクとして露出している第２の窒化膜
７を選択的に除去する。

次に第１図（ｆ）に示すように酸化膜のエツチングを行
なうがその際Ｃ■酸化膜８と熱酸化膜１１の膜厚差及び
エツチングレートの差を利用し、第１図（ｆ）に示すよ
うにＣＶＤ酸化膜８を完全に除去した時点でエツチング
を止め熱酸化膜１１を残存させる。

続いて第１図（ｇ）に示すように第２の窒化膜７をマス
クとして露出している多結晶シリコン層６を再び選択的
に酸化し、熱酸化膜１２を形成する。

この時点で同じ多結晶シリコン層６を酸化して得られた
熱酸化膜１ノと１２には大きな膜厚差が存在している。

その後熱酸化膜１１と１２をマスクとしてフィールド領
域となるべき領域上の第２の窒化膜７、多結晶シリコン
領域６、第１の窒化膜５並びに第１の緩衝用酸化膜４を
選択的に除去し、更に第１図（ｈ）に示すように同領域
のエピタキシャル層３に適当な深さの溝１３を形成する
。この溝は、表面を平坦にするためのものであり、フィ
ールド酸化膜厚によっては無くてもよい。

次に全面に第３の窒化膜を形成した後第１図（ｉ）に示
すように旧Ｅ法を用いて溝１３の側壁にのみ第３の窒化
膜１４を残存形成する。この時必要があればと１′１°
、Ｉ、７の内壁に第２の緩衝用酸化膜を設けてもよい。

わ°こいて第１図（ｊ）に示すように第１の窒化膜５及
び第３の窒化膜１４′Ｊｚｒ、マスクとしてフィールド
領域トなるべきエピタキシャル層３を厚いノリコン酸化
膜１．５に変換して体積の増大により表面を概ね゛ｒ坦
化する。− 次に第１図（ｋ）に示すように、熱酸化膜１ノと１２の
膜、１１ノ’７．、、　ヲ利用して熱酸化膜１１のみ除
去し、烈（酸化１１＋′ｊ　ｌ　２を残存させる。その
後第１図（ｔ）に示すように露出している第１の窒化膜
５及び第３の窒化膜１４を除去し第１の窒化膜の開口部
１６を形成する。

続いて、熱酸化膜１２を除去した後第１図（ｍ）に示す
ように第１の窒化膜５をマスクとして開口部１６のエピ
タキシャル層３を選択的に酸化し酸化膜１７を形成する
。

その後、第１の窒化膜５を除去した後、酸化膜１５及び
１７をマスクとして、第１図（ｎ）に示すように７リコ
／基板表面に対して垂直にエピタキシャル層３、埋込み
拡散層２を貫通して、Ｐ−型／リコン基板１に達する素
子分離用溝１８を形成する。

ここで必要があれば素子分離用溝１８の底部に自己整合
によυチャンネルストノゾ用の７げ口／イオンを注入し
、Ｐ型層を形成しておく。

次に、第１図（０）に示すように溝１８の内壁に第２の
緩衝用酸化膜１９を形成した後、全表面に第４の窒化膜
２０を堆積し、更に多結晶／リコノ２ノを厚く全面に堆
積し素子分離用溝１８を埋める。

続いて、第１図ω）に示すように公知の方法により多精
品／リコ／２１全工、チパックする。エッチパ、りの深
さは、最終工程において／リコ／基体の素子領域２３お
よび分離領域が平坦となるような適当な深さとする。そ
して第、４の窒化膜２０の表面が露出する。

ぞの饅第１図（ｑ）に／■りずように第７１の窒化膜２
０をマスクとして’（ｒａｔ　１８内の多結晶／リコ／
２１の表ｔａｌｌ　Ａ酸ｆし膜に変換し素子分離領域用
酸化膜２２を形成する。史に、素子領域上及びフィール
ド酸化膜１５上の第１の窒化膜２０及び熱酸化膜１７を
除去し、素子を形成し、半導体集積回路装置とする。

す、上説明したように、第１の実施例では幅が狭くかつ
深い分離用の溝を形成することが可能で、埋込拡散用の
マスクを省略でき、また、広いフィールド領域は、平坦
化用のマスクを必要とせずに厚い／リコ／酸化膜で覆う
ことができるので分離領域幅によらず平坦化が可能であ
る。また広いフィールド酸化膜領域が得られるため、配
線一基板間の静電容量が小さくなるとともに、幅が狭く
深い素子分離領域が得られろことによって、チ（、／イ
・ルスト、グ用のＰ＋型層とＮ１−型埋込み拡散層が完
全に分離しており、かつ、素子領域に対してＮ″型埋込
拡散層の横方内拡がシがないので、素子領域−基板間容
量も極めて小さくできる。

第１の実施例は、深い？、１２１の埋込み拐科として多
結晶シリコ／を利用したが、ＣＶＤ酸化膜を利用するこ
とにより、更に、表面の完全な平坦化が可能となる。第
３図（ａ）〜（ｂ）は、この発明の第２の実施例を示す
工程断面図であり、溝の埋込み桐料としてＣＶＤ酸化膜
を利用している。第３図により、第２の実施例を説明す
る。

第２の実施例では、第１図（、）までは第１の実施例と
同一工程である。

第１図（ｎ）に引き続き、第３図（ａ）に示すように、
溝１８の内壁に熱酸化膜１９を形成した後、Ｃ’ＶＤ酸
化膜２４を全面に厚く堆積させ、溝１８を完全に埋める
。

続いて、第２図（ｂ）に示すように、公知の方法により
ＣＶＤ酸化膜２４全工、チバ、りし、素子領域であるエ
ピクキ／アル層３が露出した時点で工。

チ／グ全停止トシ、素子を形成し、半導体集積回路装置
とする。

υ上説明したように、第２の実施例では、分離領域がす
べて／リコ／酸化膜で構成されるため選択酸化工８（第
１図Ｊ）でわずかに生じる選択酸化膜上の表面段差も、
ＣＶＤ酸化膜による埋込みおよび工、チパ、りにより完
全に平坦化することが可能となる。同時に、素子形成の
際、酸化膜分離法の利点であるセルファラインプロセス
を積極的に採用できる構造とすることができる。

（発明の効果） 以上説明したように、この発明では、平坦化用のマスク
を必要とせずにわずかに１回の写真食刻法だけで狭く深
い分離領域と、広く厚いフィールド酸化膜領域と全同時
に形成することができる。

従って、この発明によればマスク合わせ精度に対する余
裕をとる必扱かなく、素子分離領域面積を著しく減じる
ことができ、かつ、バーズビーク、バーズへ、ドのない
平坦な表面を持つ素子分離領域ができるという利点を有
する。

更忙、分離領域上は厚いシリコ／酸化膜で覆われるため
、後の素子形成工程でのセルファラインプロセスの採用
に有利であるばかりでなく配線基板間の静電容量を著し
く減じること゛ができる。

また、チャネルストノブ用Ｐ層は必ずしも必要ではなく
、さらにＮ＋埋込層の横方内拡がりがないのセ素子領域
−基板間の寄生容量も啄めて小さくできる利点を有して
いる。

更にこの発明によれば、通常の選択酸化法で問題となる
素子領域側壁の欠陥が発生しやすい領域は、後のシリコ
ンエ、チ／グ工程により除去され溝が形成されるため、
素子領域への欠陥の影ＱＶ　を回避することができる。

この発明の方法は、特願昭５８−１６１９００に開示の
発明と比較して、あらかじめフィールド酸化膜を形成し
、然る後に素子分離の絶縁領域を形成するものである。

従って、表面の平坦化が一層可能になる利点を有する。

尚、このノＧ明の方法は、・・イポーラ型全始め、各［
・［の、Ｈ’７ｉ咀積かつ高性能な半導体集積回路装置
の製造方法として、広く利用することができる。

【図面の簡単な説明】

第１図（ａ）〜（ｑ）は、それぞれ本発明の半導体集積
回路装置の第１の実施例の工程断面図、第２図は第１図
（ｃ）の平面図、第３図（、）〜（ｂ）は本発明の第２
の実施例の工程断面図である。 ！　・・Ｐ−型ンリコ／基板、２・・Ｎ＋型埋込拡散層
、３・・・Ｎ−型エピタキシャル層、４・・・第１の緩
衝用酸化膜、５・・・第１の窒化膜、６・・・第１の多
結晶シリコン膜、７・・第２の窒化膜、８・・・ＣＶＤ
酸化膜、９．９′・レノストマスク層、１０・・・第２
の窒化膜開口部、１１・・・多結晶シリコンの第１の選
択酸化膜、１２・・多結晶ンリコ／の第２の選択酸化膜
、１３・・フィールド領域用溝、１４・・第３の窒化膜
、１５・・フィールド酸化膜、１６・・・第１の窒化膜
開口部、１７・・素子領域の選択酸化膜、１８・・・素
子分離用溝、１９・・・第２の緩衝用酸化膜、２０・・
・第４の窒化膜、２ノ・・・第２の多結晶シリコン膜、
２２・・・素子分離領域用酸化膜、２３　・索子領域、
２４・・第２のＣＶＤ酸化膜。 特許出願人　　沖電気工業株式会社 第１図 ｒｆＩ口郭１０を形式すう。 第１図 ｃｖｏ６Ｑ４ｃＲｊ８　％すイト１．十スル。 多午吉品ｓうり］−／月！６そぷい大赦イしする。 第１図 露土し７い６真２の窒イしＨ黄ηＬ置伏的１ｚ除太す）
。 除五する。 第１図 多糸呑晶シ・ｊ］ンＮ更６をＰ＋α間にＪＫＩＭ夛イし
する。 第１図 溝Ｉ３を形成すう。 菓３／Ｉ窒化膜１４を形成すす。 第１図 に、連すとｆｆｌ旦イしする。 ’ＡＩ　　ｏ選ＲＷ４　イｔＪＩｊ＋＋ｕ栄Ａｖａ。 第１図 関口　１６と斤多Ｆｌする。 系Ｎ預Ｘ代。足状酸化ハ引７を形成τう。 第１図 選ｓｉ、ｓ変イし１ｔｉ１５．１７　Ｆ！マス７に！ｌ
１鼻旧を形成する。 ｌＳよりユニめる。 第１図 多＆占晶シリ：Ｔ；２＋と１シ千パノ２する。 第３図 ＣｖＯ酸化膜２４１１慣２セ講旧と埋める。 ＣＶＤ雌イｊ原２４＠エフすＩ＼ンクＴる。 ■　事件の表示 昭和５９年　特　　許　願第１８９６６４号２　発明の
名称 半導体集積回路装置の製造方法 ３　補正をする者 事件との関係　　　　　　　特　許　出　願　人任　所
（〒１０５）　　東京都港区虎ノ門１丁目７番１２号住
　所（〒１０５）　　東京都港区虎ノ門１丁目７香１２
号６補正の内容 ｌ　明細書中、「特許請求の範囲」の欄を別紙の通り補
正する。 ２、同書第８頁第１４行目に「選択酸化膜ＩＩ。 Ｊ２を」とあるのを「第１の窒化膜５を」と補正する。 別紙 特許請求の範囲 半導体基体の表面に窒化膜（５）、多結晶ンリコン膜（
６）、第２の窒化膜（７）、酸化膜（８）を形成する工
程と、 フォトレジストをマスクとして酸化膜（８）、第２の窒
化膜（７）の素子領域（２３）となる部分に開口部（１
０）を設ける工程と、 酸化膜（８）をサイドエッチにより素子分離用溝（１８
）となる部分を除去する工程と、素子領域（２３）とな
る部分の多結晶ンリコン膜（６）を酸化により選択酸化
膜（Ｊｌ）とし、素子分離用溝（１８）となる部分の第
２の窒化膜（７）を除去し、酸化膜（８）を除去すると
共に。 選択酸化膜（１））の表面を除去する工程と、素子分離
用溝（）８）となる部分の多結晶シリコン膜（６）を選
択酸化により第２の選択酸化膜　　゛（１２）を形成し
、選択酸化膜（１１，１２）をマスクとして、フィール
ド領域となる部分の第２の窒化膜（７）、多結晶シリコ
ン膜（６）、第１の窒化膜（５）を除去し、半導体基板
の表面を露出する工程々、 窒化膜（５）をマスクとして、酸化することによりフィ
ールド酸化膜（１５）を形成する工程と、素子領域（２
３）となる部分の選択酸化膜（Ｊｌ）窒化膜（５）をエ
ツチング除去し、素子領域の選択酸化膜（１７）を形成
し、更に選択酸化膜（Ｊ７）。 フィールド酸化膜（Ｊ５）をマスクとして、素子分離用
溝（）８）を形成する工程と、 窒化膜（２θ）を形成後、第２の多結晶ンリコン膜によ
り素子分離用溝（１８）を埋め、エッチバックにより表
面の第２の多結晶シリコン膜を除去し、窒化膜（２０）
の表面を露出し、素子分離用溝（Ｉ８）の表面を酸化す
ることにより素子分離用酸化膜（２２）を形成し、窒化
膜（２０）を除去する工程とからなる半導体集積回路装
置の製造方法。

Claims (1)

1. 【特許請求の範囲】 　半導体基体の表面に窒化膜（５）、多結晶シリコン膜
   （６）、第２の窒化膜（７）、酸化膜（８）を形成する
   工程と、 フォトレジストをマスクとして酸化膜（８）、第２の窒
   化膜（７）の素子領域（２３）となる部分に開口部（１
   ０）を設ける工程と、 酸化膜（８）をサイドエッチにより素子分離用溝（１８
   ）となる部分を除去する工程と、 素子領域（２３）となる部分の多結晶シリコン膜（６）
   を酸化により選択酸化膜（１１）とし、素子分離用溝（
   １８）となる部分の第２の窒化膜（７）を除去し、酸化
   膜（８）を除去すると共に、選択酸化膜（１１）の表面
   を除去する工程と、素子分離用溝（１８）となる部分の
   多結晶シリコン膜（６）を選択酸化により第２の選択酸
   化膜（１２）を形成し、選択酸化膜（１１、１２）をマ
   スクとして、フィールド領域となる部分の第２の窒化膜
   （７）、多結晶シリコン膜（６）、第１の窒化膜（５）
   を除去し、半導体基板の表面を露出する工程と、 選択酸化膜（１１、１２）をマスクとして、酸化するこ
   とによりフィールド酸化膜（１５）を形成する工程と、 素子領域（２３）となる部分の選択酸化膜（１１）窒化
   膜（５）をエッチング除去し、素子領域の選択酸化膜（
   １７）を形成し、更に選択酸化膜（１７）、フィールド
   酸化膜（１５）をマスクとして、素子分離用溝（１８）
   を形成する工程と、 窒化膜（２０）を形成後、第２の多結晶シリコン膜によ
   り素子分離用溝（１８）を埋め、エッチバックにより表
   面の第２の多結晶シリコン膜を除去し、窒化膜（２０）
   の表面を露出し、素子分離用溝（１８）の表面を酸化す
   ることにより素子分離用酸化膜（２２）を形成し、窒化
   膜（２０）を除去する工程とからなる半導体集積回路装
   置の製造方法。