JPS6116546A - 絶縁溝に対する局部区域酸化物の自動位置決め方法 - Google Patents

絶縁溝に対する局部区域酸化物の自動位置決め方法

Info

Publication number
JPS6116546A
JPS6116546A JP60127286A JP12728685A JPS6116546A JP S6116546 A JPS6116546 A JP S6116546A JP 60127286 A JP60127286 A JP 60127286A JP 12728685 A JP12728685 A JP 12728685A JP S6116546 A JPS6116546 A JP S6116546A
Authority
JP
Japan
Prior art keywords
insulating
local area
layer
insulation
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60127286A
Other languages
English (en)
Inventor
フランソワ・ビゲ
ジヨエル・アルマン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of JPS6116546A publication Critical patent/JPS6116546A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、絶縁溝に対する局部区域酸化物の自動位置決
め方法に関するものである。
この方法は半導体支持体上に実現された回路成分（トラ
ンジスタ、ダイオード等）を互いに電気的に絶縁する必
要があるたびにマイクロエレクトロニクスの分野におい
て利用されることができる。
したがってとくに、この方法はＭＯＳ、ＣＭＯ’Ｓまた
はバイポーラ型集積回路のごとく基板としてケイ素を利
用する集積回路に利用されることができる。
この型の集積回路において大きな集積密度の追求はとく
にＣＭＯ８型Ｏ８回路に関して、相補トランジスタ間の
間隔を減じたいとき、これら回路の種々の成分間、かつ
とくにＮ型トランジスタとＰ型トランジスタ間に特殊な
絶縁技術を利用する必要がある。
この目的において利用される最近の絶縁技術の１つは、
上部に局部区域酸化物が配置される半導体基板内に絶縁
溝を実現することに基礎を置いている。第１図および第
２図に、このような絶縁技術の種々の工程を示す。
この方法の第１工程は、第１図に示すごとく、単結晶ケ
イ素基板２上にミクロン程度の厚さを有するケイ素酸化
物層４を配置することからなる０樹脂マスク６を設けた
後、酸化物層４は絶縁溝がそこに実現される基板の部分
の露出まで異方性方法でエツチングされる。異方性エツ
チングの使用は空間の単一方向にしたがってのみ酸化物
層４のエツチングを許容する。
樹脂マスク６を除去した後、異方性エツチングの技術に
よって数ミクロン（例えば５μｍ）にわたって基板をエ
ツチングすることにより基板２内に溝８を加工する。そ
の場合に化学的方法で酸化物層４の除去を行なう。この
ようにして実現された溝８は次に、該溝が、第２図に示
すように、多結晶ケイ素のごとき材料で次に充填される
絶縁端１０を有するように熱で酸化される。
この充填は、一般に蒸気相化学蒸着法による材料１２の
蒸着によって行なわれ、続いて溝８の外にある材料の過
剰分は除去される。このようにして得られた絶縁溝上に
、その場合に局部区域の酸化物を設けることができる０ このため、まず、厚さ２００〜５００への薄い酸化ケイ
素層１４を得るためにケイ素からなる基板２および材料
１２の熱酸化を行ない、次いで、とくに蒸気相の化学的
蒸着法によって、窒化ケイ素層１６を蒸着する。次に、
窒化ケイ素層１６上にマスク（図示せず）の絶縁溝８に
対する位置決め後、窒化ケイ素層の乾式または湿式法に
よる化学的エツチングを行なう０窒化ケイ素層１６がエ
ツチングされた領域に局限された厚い熱酸化を行なう。
一般に窒化ケイ素からなるモチーフから局限された酸化
により区域酸化物を形成してなる技術はＬＯＣＯ８技術
として知られている０区域酸化物の形成後、例えば化学
的方法によって、窒化ケイ累層１６を除去する０ この方法は深さにおける良好な絶縁ならびにとくにＮ型
のＭＯＳ）ランジスタと０Ｍ（１３回路のＰ型ＭＯ８）
ランジスタとの間の面の良好な絶縁を得させしめる０こ
れに反して、この方法はこの絶縁技術を利用する集積回
路の集積密度を制限し、この制限は主として局部区域酸
化物が対応する絶縁溝に対して十分に自動位置決めまた
は自動配列されないという事実による０ 本発明の目的は、正確には、絶縁溝に対して局部区域酸
化物の自動位置決めを許容する方法かつしたがってかか
る方法を利用する集積回路の集積密度の増大を許容する
方法にある。
評言すれば、本発明は以下の連続工程、すなわち、 （ａ）基板表面上へに少なくとも第１絶縁拐層を設け、 ｆｂｌ第１絶縁材層上に第２絶縁材層を設け、（ｃ）絶
縁溝がその中にある基板の区域の露出まで第１および第
２絶縁材層を異方性エツチングし、（ａｔ第１および第
２絶縁材層のエツチングされた側に絶縁空間を設け、 （θ）絶縁溝を設けるために基板の区域を異方性エツチ
ングし、エツチングされた第２絶縁材層および絶縁空間
をこのエツチングのマスクに使用し、（ｆ）エツチング
された第２絶縁材層と絶縁空間を除去し、 （ｇ）絶縁溝内に絶縁端を設け、 （ｈｌ絶縁溝を充填材料で充填し、 （１）局部区域酸化物を設けてなることを特徴とするケ
イ素基板内の絶縁溝に対する局部区域酸化物の自動位置
決め方法を目的とする０ この方法において絶縁空間の形成は形成すべき溝の実際
の寸法を画成せしめる０このことは絶縁溝に対する局部
区域酸化物の自動位置決めを得るのに非常に寄与する０ 有利な方法によれば、前記工程（ｂｌと（ｃ）との間で
。
溝の場所を正確に画成するために第２絶縁材層上に樹脂
マスクを形成する。
この樹脂マスクはその幅が形成すべき溝の幅より大きい
開口を有するような特性を呈する。
かかるマスクの形成は絶縁溝に対する局部区域酸化物の
自動位置決めの支持を許容する。
本発明の自動位置決恰方法は完全に埋め込まれた区域酸
化物に好都合に利用されることができる。
かかる区域酸化物に関して、本発明によれば、樹脂マス
クを横切って前記工程（ｃ）と（ｄｌの間で露出された
基板の領域の僅かな異方性エツチングか、前記工程（ｃ
ｌｌと＋ｅ）との間でこの同じ基板領域の僅かな等方性
エツチングを行なうことができ、エツチングされた第２
絶縁材層および空間はマスクとしてこのエツチングに役
立つ。
さらに、充填材料は、溝の内部にのみ充填材料を残すよ
うに、関連の乾式エツチング技術によるか「平面化」と
呼ばれる技術によらなくとも、溝の表面で削シ取られる
ことができる。
本発明の方法の好適な実施態様によれば、絶縁空間は、
とくに酸化ケイ素からなる第３絶縁層を。
例えば酸化ケイ素によ多形成されたエツチングされた第
２絶縁材層上に蒸着することにより、次いで第６絶縁層
を異方性エツチングすることによ多形成される。
本発明方法の他の好適な実施態様によれば、例えば基板
の熱酸化により基板の表面上に酸化ケイ素層を、次いで
、例えば蒸着により、前記酸化物層上に窒化ケイ素層を
形成する。
本発明方法のさらに他の好適な実施態様によれば、溝の
充填に使用する材料は多結晶ケイ素により実現される０
この実施態様において、区域酸化物はこの多結晶ケイ素
の熱酸化によって好都合に得られることができる。
本発明の他の特徴および利点は添付図面に基づき説明の
ためのみで本発明をそれに限定するものではない以下の
記載から明らかとなる。
第３図において、本発明による方法の第１工程は単結晶
ケイ素から基板２２上に好ましくは酸化ケイ素（ＳｔＯ
，）から絶縁材料層２４を形成するととからなる。この
層２４はとくに９００℃の温度でのケイ素基板２２の熱
酸化によって得ることができる０この絶縁材層２４は１
００〜５００Ａの間で変化する厚さを有する。
この薄い酸化ケイ素層２４上に、好ましくは窒化ケイ素
（８１３Ｎ、）からなる他の絶縁層２６を形成する。約
８００Ａの厚さを有するこの窒化ケイ素層２６は、例え
ば蒸気相の化学蒸着型（ｃＶＤまたはＩＪＰＣＶＤ　）
の蒸着によって得ることができる０この窒化ケイ素層２
６は形成すべき区域酸化物の局部化に使用する。
窒化ケイ素層２６上に、次いで、好ましくは酸化ケイ素
からなる他の絶縁層２８を形成する。約１μｍの厚さを
有するこの酸化物層２８は蒸着によって、とくに蒸気相
の化学的蒸着（ｃＶＤま゛たはＬＰＣＶＤ　）により得
ることができ、このエツチングされた絶縁層はその場合
に溝のエツチングのマスクとして使用する。
次いで、第３図に示すごとく、絶縁層２４　、２６およ
び２８の異方性エツチングを、すなわち空間■単一方向
にしたがって、絶縁溝がその中に後で形成される基板の
領域２２ａの露出まで、行なう０このエツチングは酸化
ケイ素層２８上に配置された樹脂マスク６０を利用する
ことにより行なうことができる。
典型的なフォトリングラフィ方法によ多形成されたマス
ク６０は形成すべき絶縁溝の場所の画成を許容する。マ
スク３０は好都合にはその幅りが形成すべき溝の幅ｌよ
り大きい開口３２を有する（第５図）。開口３２０寸法
付けは形成すべき絶縁溝に対する局部区域酸化物の自動
位置決めまたは自動配列を許容する。
絶縁層２４，２６および２８の異方性エツチングはこれ
らの層がそれぞれ酸化ケイ素、窒化ケイ素および酸化ケ
イ素によって形成されるとき三フッ化メタン（ｃＨＦ３
）をエツチング剤として利用することにより反応イオン
型の乾式エツチング技術によって行なわれることができ
る。
例えば、酸素とのプラズマによる駆動、または硝酸との
化学的駆動によるマスク３０の除去後、第４図に示すご
とく、絶縁層２４．２６および２８のエツチング側に絶
縁空間３４を形成する。好ましくは酸化ケイ素からなる
この空間３４は実際の寸法、すなわち後で形成される絶
縁溝の幅ｅを画成せしめる。
これらの空間３４は、例えば、３０００〜５０００Ａで
変化する厚さを有する層２８上に酸化ケイ素層を蒸着し
、次いでこの酸化物層を、例えば三フッ化メタン（ｃＨ
Ｐ、’　）をエツチング剤として有する反応イオンエツ
チングによる乾式法で異方性エツチングすることにより
形成されることができる。
酸化ケイ素層の異方性エツチングの実施はその幅Ｘがこ
の酸化物層の厚さによって画成される空間３４を得させ
しめる。
成分の能動区域の、かつとくにＣＭＯ８回蕗のＮ型また
Ｐ型トランジスタのドレインの溝の側部を分離する間隔
を画成するこの幅Ｘは溝の側部上のすべての寄生伝導を
回避するように決定される。
第５図に示すごとく、本方法の次の工程は１μｍ程度の
幅ｌおよび５μｍ程度の深さを有する溝３６を形成する
ように露出された基板の領域２２ａの異方性エツチング
を行なうことからなる。このエツチングは四塩化炭素Ｃ
ＣＣ−１，）または六フッ化イオウ（ＳＦ、）をエツチ
ング剤として有する反応イオンエツチング法により行な
うことができる。エツチングされた酸化ケイ素層２８お
よび絶縁空間３４はこの基板のエツチングにマスクとし
て利用される０ 第６図に示すごとく、次いでエツチングされた酸化ケイ
素層２８および絶縁空間３４を、例えば三フッ化メタン
（ｃａｐ、）を駆動剤ととして有する反応イオン型の乾
式エツチング法によりまたはフッ化水素酸（ＩＦ）およ
びフツィμアンモニウム（ＦＮＨ，）の混合物を駆動剤
として有する湿式エツチングにより除去する。この後、
溝３６の充填を典型的な方法で行なう。
第６図に示すごとく、この充填は、まず、例えば１０’
００℃の温度で、エツチングされた基板２２を熱酸化す
ることからなる。この酸化は、溝３６のすべての縁部上
に、約１００ＯＡの厚さを有する酸化物膜３８を得させ
しめる。次いで、好ましくは多結晶ケイ素からなる材−
料４ｏにょシ溝３６を充填する。この充填は、溝を完全
に充填するような方法で、等方性蒸着にょシかっとくに
蒸気相化学的蒸着技術（ｃ、ｖＤまたはＬＰＣＶＤ　）
にょシ行なわれることができる。
この溝５６の充填後、溝３６の内部にのみ材料４０を残
すような方法で溝３６の外にあるかも知れない材料４ｏ
の過剰部分を除去する（第６図）０この除去は、例えば
駆動剤として六フッ化イオウを有する反応イオン型の乾
式エツチングにより行なうことができる。
また、この除去は、材料層４０上に、溝３６の上方のト
ポグラフィを平らにするように次いで材料４０と同一速
度でエツチングする感光性樹脂層を蒸着することからな
る「平面化」と呼ばれる技術によって実施されることが
でき、このエツチングは駆動剤としてＳＦ、および　。
２の混合物を有する反応イオン型の乾式エツチング技術
によって行なわれる。
次に、第７図に示すごとく、溝３６を充填している多結
晶ケイ素４０の熱酸化により局部区域酸化物４２を形成
し、窒化ケイ素層２６に形成されたモチーフはこの区域
酸化物の局部化に使用する。
この区域酸化物の厚さはほぼ５０００Ａである。
次いで、例えば窒化ケイ素層２６についてはオルトリン
酸（Ｈ３ＰＯ，）および酸化ケイ素層２４についてはＦ
Ｈ／ＦＮＨ，混合物を有する化学的エツチングにより、
酸化物層２４および窒化物層２６を除去することができ
る。
本発明によれば、ＬＯ（！Ｏ８型の区域酸化物４２は絶
縁空間６４の利用ならびにその幅りが形成された溝３６
０幅ｅより大きい開口３２を有する樹脂マスク３０の利
用にょシ絶縁ｍ３６に関連して自動的に位置決めされる
。
前述され−た方法はＬＯＣＯ８型の、すなわち部分的に
埋め込まれた局部区域酸化物の、絶縁溝に対する自動位
置決めを許容する。しかし、この方法はまた埋め込まれ
た局部区域酸化物にも適用されるＯ 第８図ないし第１１図に示された第１の変形例において
、前述のごとく、絶縁層２４．２６および２８の充填を
、次いでその開口がまた形成すべき溝の幅ｌよシ大きい
幅りを有する樹脂マスク３０によってこれら絶縁層の異
方性エツチングを行なう。次いで、第８図に示すごとく
、マスク３０を横切って、数千オングストローム（例え
ば２０００Ａ）の深さにわたって露出された基板の領域
２２ａの異方性エツチングを行なう。このエツチングは
例えば六フッ化イオウ（５Ｆ６）または四塩化炭素（ｃ
Ｃ１，）とともに行なわれることができる。
この異方性エツチングおよびマスクの除去後、第９図に
示すごとく、とくに酸化ケイ素からなる絶縁空間４４を
、絶縁層２４．２６および２８のエツチングされた側に
ならびにエツチングされ゛た基板２２の側に形成する。
この空間４４は、前述のごとく、形成すべき溝の実際の
幅ｌを画成する。
次いで、前述のごとく、第１０図に示したように、溝３
６を形成するために基板の領域２２ａの異方性エツチン
グを行ない、エツチングされた酸化ケイ素層２８および
空間４４はこのエツチングにマスクとして使用する。こ
のマスクの除去、絶縁端３８の実施および多結晶ケイ素
による溝６６の充填後、局部化された区域酸化物４６を
得るためにこの多結晶ケイ素の熱酸化を行なう。第１１
図に示すごとく、この区域酸化物４６は基板２２内に完
全に埋め込まれる。
次いで、酸化物層２４および窒化物層２６を除去するこ
とができる。
第１２図および第１３図に示された他の変形例において
、前述のごとく、絶縁層２４．２６および２８の充填、
異方性エツチングおよびこのエツチングに使用する樹脂
マスクの除去を行なう０次いで、部分的に埋め込まれた
局部区域酸化物の場合において前述したように絶縁空間
３４を形成する。これらの空間３４の形成後、第１２図
に示したように、露出された基板の領域２２ａの僅かな
等方性エツチング、すなわち空間の６つの方向にしたが
うエツチングを行なう。基板のこの等方性エツチングは
基板のエツチングされた側の傾斜外観４８を得ることを
許容する。このエツチングは例えば駆動剤として六フッ
化イオウ（ａｙ６）または四塩化炭素（ｃＣ１，）を有
する。水酸化カリウム（ｘｏｌによる化学的エツチング
または傾斜プラズマによるエツチングによって形成され
ることができる。
この等方性エツチングはエツチングされた酸化ケイ素層
２８およびマスクとして絶縁空間３４を利用することに
より形成される。
次いで前述したように、これと同様なマスクによって、
第１３図に示すごとく、絶縁溝３６を形成すべく基板の
領域２２ａの異方性エツチングを行なう。マスクの除去
、絶縁端の形成および、前述したように、多結晶ケイ素
による絶縁溝の充填後、基板内に完全に埋め込まれた局
部区域酸化物の獲得に導くこの多結晶ケイ素の熱酸化を
行な°う。
前述のごとく、絶縁溝に対する基板内に完全に埋め込ま
れた局部区域酸化物の自動位置決めはその幅が形成すべ
き絶縁溝の幅より大きい開口を含む樹脂マスク３０の使
用によりおよび絶縁空間４４または３４の使用により実
現される○ 絶縁溝に対する局部区域酸化物を自動位置決めまたは自
動配列するのに使用する本発明の方法は、集積回路間で
これら回路の成分を電気的に絶縁するためにこのような
方法を利用することにより、とくに０ＭＯ８またはバイ
ポーラ型の集積回路の集積密度を顕著に増大せしめる０
【図面の簡単な説明】
第１図および第２図は従来技術による絶縁溝上への区域
酸化物の形成方法の種々の工程を略示する縦断面図、 第３図ないし第７図は第１実施例による本発明方法の種
々の工程を略示する縦断面図、第８図ないし第１１図は
第２実施例による本発明方法の種々の工程を略示する縦
断面図、第１２図および第１６図は第６実施例による本
発明方法の種々の工程を略示する縦断面図である。 図中、符号２２はケイ素基板、２２ａは基板の領域、２
４は第１絶縁材層（酸化ケイ素層）、２６は第２絶縁材
層（窒化ケイ素層）、２８は他の絶縁層、３０は樹脂マ
スク、３２は開口、３４．４４は開口、３６は絶縁溝、
６８は絶縁端、４０は充填材料、４２．４６は局部区域
酸化物である〇ド→ ＦＩＧ、１０ ＦＩＧ、１２ ＦＩＧ、１１ ＦＩＧ、１３

Claims (20)

    【特許請求の範囲】
  1. （１）ケイ素基板内の絶縁溝に対して局部区域酸化物を
    自動位置決めする絶縁溝に対する局部区域酸化物の自動
    位置決め方法において、 （ａ）前記基板表面上へに少なくとも１つの第１絶縁材
    層を設け、 （ｂ）前記第１絶縁材層上に第２絶縁材層を設け、 （ｃ）前記絶縁溝がその中にある前記基板の区域の露出
    まで前記第１および第２絶縁材層を異方性エッチングし
    、 （ｄ）前記第１および第２絶縁材層のエッチングされた
    側に絶縁空間を設け、 （ｅ）前記絶縁溝を設けるために基板の前記区域を異方
    性エッチングし、前記エッチングされた第２絶縁材層お
    よび前記絶縁空間をこのエッチングのマスクに使用し、 （ｆ）前記エッチングされた第２絶縁材層と前記絶縁空
    間を除去し、 （ｇ）前記絶縁溝内に絶縁端を設け、 （ｈ）前記絶縁溝を充填材料で充填し、 （ｉ）前記局部区域酸化物を設ける連続工程からなるこ
    とを特徴とする絶縁溝に対する局部区域酸化物の自動位
    置決め方法。
  2. （２）前記基板の表面上に酸化ケイ素層を設け、次いで
    該酸化ケイ素層上に窒化ケイ素層を設けることを特徴と
    する特許請求の範囲第１項に記載の絶縁溝に対する局部
    区域酸化物の自動位置決め方法。
  3. （３）前記酸化ケイ素層を前記基板の熱酸化により設け
    ることを特徴とする特許請求の範囲第２項に記載の絶縁
    溝に対する局部区域酸化物の自動位置決め方法。
  4. （４）前記窒化ケイ素層を蒸着により形成することを特
    徴とする特許請求の範囲第２項に記載の絶縁溝に対する
    局部区域酸化物の自動位置決め方法。
  5. （５）前記第２絶縁材層は酸化ケイ素により形成される
    ことを特徴とする特許請求の範囲第１項に記載の絶縁溝
    に対する局部区域酸化物の自動位置決め方法。
  6. （６）前記第２絶縁材層を蒸着により形成することを特
    徴とする特許請求の範囲第１項に記載の絶縁溝に対する
    局部区域酸化物の自動位置決め方法。
  7. （７）前記工程（ｂ）と（ｃ）との間で、前記絶縁溝の
    場所を画成するのに使用する第２絶縁層上の樹脂マスク
    を設けることを特徴とする特許請求の範囲第１項に記載
    の絶縁溝に対する局部区域酸化物の自動位置決め方法。
  8. （８）前記樹脂マスクはその幅が設けるべき絶縁溝の幅
    より大きい開口を有することを特徴とする特許請求の範
    囲第７項に記載の絶縁溝に対する局部区域酸化物の自動
    位置決め方法。
  9. （９）前記工程（ｃ）と（ｄ）との間で、前記樹脂マス
    クを除去することを特徴とする特許請求の範囲第７項に
    記載の絶縁溝に対する局部区域酸化物の自動位置決め方
    法。
  10. （１０）前記絶縁空間を、前記エッチングされた第２絶
    縁層上に第３絶縁層を蒸着し、次いでこの第３絶縁層を
    異方性法でエッチングすることにより設けることを特徴
    とする特許請求の範囲第１項に記載の絶縁溝に対する局
    部区域酸化物の自動位置決め方法。
  11. （１１）前記絶縁空間は酸化ケイ素によつて形成される
    ことを特徴とする特許請求の範囲第１項に記載の絶縁溝
    に対する局部区域酸化物の自動位置決め方法。
  12. （１２）前記絶縁溝の前記絶縁端を前記エッチングされ
    た基板の熱酸化により形成することを特徴とする特許請
    求の範囲第１項に記載の絶縁溝に対する局部区域酸化物
    の自動位置決め方法。
  13. （１３）前記絶縁溝の充填を等方性蒸着により行なうこ
    とを特徴とする特許請求の範囲第１項に記載の絶縁溝に
    対する局部区域酸化物の自動位置決め方法。
  14. （１４）平らな表面を得るように前記絶縁溝の外にある
    過剰充填材を除去することを特徴とする特許請求の範囲
    第１３項に記載の絶縁溝に対する局部区域酸化物の自動
    位置決め方法。
  15. （１５）前記充填材は多結晶ケイ素であることを特徴と
    する特許請求の範囲第１項に記載の絶縁溝に対する局部
    区域酸化物の自動位置決め方法。
  16. （１６）前記区域酸化物を前記多結晶ケイ素の熱酸化に
    より形成することを特徴とする特許請求の範囲第１５項
    に記載の絶縁溝に対する局部区域酸化物の自動位置決め
    方法。
  17. （１７）前記工程（ｃ）と（ｄ）との間に、前記樹脂マ
    スクを横切つて、露出された基板の前記領域の僅かな異
    方性エッチングを行なうことを特徴とする特許請求の範
    囲第７項に記載の絶縁溝に対する局部区域酸化物の自動
    位置決め方法。
  18. （１８）前記第１および第２絶縁材層のエッチングされ
    た側にならびに露出された基板の前記区域のエッチング
    された側に空間を形成することを特徴とする特許請求の
    範囲第１７項に記載の絶縁溝に対する局部区域酸化物の
    自動位置決め方法。
  19. （１９）前記工程（ｄ）と（ｅ）との間で、露出された
    基板の前記領域の僅かな等方性エッチングを行ない、前
    記エッチングされた第２絶縁層および前記空間はこのエ
    ッチングのマスクに使用することを特徴とする特許請求
    の範囲第１項に記載の絶縁溝に対する局部区域酸化物の
    自動位置決め方法。
  20. （２０）前記（ｉ）の工程後、前記第１絶縁材層を除去
    することを特徴とする特許請求の範囲第１項に記載の絶
    縁溝に対する局部区域酸化物の自動位置決め方法。
JP60127286A 1984-06-14 1985-06-13 絶縁溝に対する局部区域酸化物の自動位置決め方法 Pending JPS6116546A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8409315 1984-06-14
FR8409315A FR2566179B1 (fr) 1984-06-14 1984-06-14 Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement

Publications (1)

Publication Number Publication Date
JPS6116546A true JPS6116546A (ja) 1986-01-24

Family

ID=9305012

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60127286A Pending JPS6116546A (ja) 1984-06-14 1985-06-13 絶縁溝に対する局部区域酸化物の自動位置決め方法

Country Status (5)

Country Link
US (1) US4636281A (ja)
EP (1) EP0167437B1 (ja)
JP (1) JPS6116546A (ja)
DE (1) DE3567125D1 (ja)
FR (1) FR2566179B1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6122663A (ja) * 1984-07-11 1986-01-31 Hitachi Ltd 半導体集積回路装置の製造方法
JPH03155151A (ja) * 1989-11-03 1991-07-03 Motorola Inc 半導体構造の製法
JPH04280451A (ja) * 1991-03-08 1992-10-06 Nec Corp 半導体素子分離領域の製造方法
JP2008041942A (ja) * 2006-08-07 2008-02-21 Denso Corp 半導体基板およびその製造方法
US8956947B2 (en) 2005-10-06 2015-02-17 Sumco Corporation Method for manufacturing semiconductor substrate

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE33261E (en) * 1984-07-03 1990-07-10 Texas Instruments, Incorporated Trench capacitor for high density dynamic RAM
US5208657A (en) * 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US4824793A (en) * 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
US5102817A (en) * 1985-03-21 1992-04-07 Texas Instruments Incorporated Vertical DRAM cell and method
JPS6281727A (ja) * 1985-10-05 1987-04-15 Fujitsu Ltd 埋込型素子分離溝の形成方法
NL8502765A (nl) * 1985-10-10 1987-05-04 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US5034785A (en) * 1986-03-24 1991-07-23 Siliconix Incorporated Planar vertical channel DMOS structure
US4775550A (en) * 1986-06-03 1988-10-04 Intel Corporation Surface planarization method for VLSI technology
JPS6376330A (ja) * 1986-09-18 1988-04-06 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4829017A (en) * 1986-09-25 1989-05-09 Texas Instruments Incorporated Method for lubricating a high capacity dram cell
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
US4987090A (en) * 1987-07-02 1991-01-22 Integrated Device Technology, Inc. Static ram cell with trench pull-down transistors and buried-layer ground plate
US5109259A (en) * 1987-09-22 1992-04-28 Texas Instruments Incorporated Multiple DRAM cells in a trench
US4881105A (en) * 1988-06-13 1989-11-14 International Business Machines Corporation Integrated trench-transistor structure and fabrication process
US5105245A (en) * 1988-06-28 1992-04-14 Texas Instruments Incorporated Trench capacitor DRAM cell with diffused bit lines adjacent to a trench
US4958206A (en) * 1988-06-28 1990-09-18 Texas Instruments Incorporated Diffused bit line trench capacitor dram cell
US5225363A (en) * 1988-06-28 1993-07-06 Texas Instruments Incorporated Trench capacitor DRAM cell and method of manufacture
US5061653A (en) * 1989-02-22 1991-10-29 Texas Instruments Incorporated Trench isolation process
KR0177148B1 (ko) * 1989-05-16 1999-04-15 고스기 노부미쓰 웨이퍼 얼라인먼트 마크 및 그 제조방법
US5234861A (en) * 1989-06-30 1993-08-10 Honeywell Inc. Method for forming variable width isolation structures
US5017999A (en) * 1989-06-30 1991-05-21 Honeywell Inc. Method for forming variable width isolation structures
US4927780A (en) * 1989-10-02 1990-05-22 Motorola, Inc. Encapsulation method for localized oxidation of silicon
DE4006158A1 (de) * 1990-02-27 1991-09-12 Fraunhofer Ges Forschung Verfahren zum erzeugen einer isolierten, einkristallinen siliziuminsel
KR960006714B1 (ko) * 1990-05-28 1996-05-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법
KR950000658B1 (en) * 1992-02-12 1995-01-27 Hyundai Electronics Co Ltd Forming method of contact hole in semiconductor devices
US5994718A (en) * 1994-04-15 1999-11-30 National Semiconductor Corporation Trench refill with selective polycrystalline materials
KR0156115B1 (ko) * 1994-06-16 1998-12-01 문정환 반도체 소자의 격리막 구조 및 형성방법
KR0143713B1 (ko) * 1994-12-26 1998-07-01 김주용 트랜지스터 및 그 제조 방법
US5654238A (en) * 1995-08-03 1997-08-05 International Business Machines Corporation Method for etching vertical contact holes without substrate damage caused by directional etching
JPH09181163A (ja) * 1995-11-13 1997-07-11 Texas Instr Inc <Ti> 丸い角を備えたトレンチ分離構造体を有する半導体装置の製造法
KR100195208B1 (ko) * 1996-04-15 1999-06-15 윤종용 반도체 장치의 소자분리막 형성 방법
KR100253078B1 (ko) 1997-12-23 2000-04-15 윤종용 반도체 장치의 트렌치 격리 형성 방법
KR100286736B1 (ko) 1998-06-16 2001-04-16 윤종용 트렌치 격리 형성 방법
KR100292616B1 (ko) 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
US6140156A (en) * 1999-07-13 2000-10-31 United Microelectronics Corp. Fabrication method of isolation structure photodiode
KR100338767B1 (ko) 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
US6461918B1 (en) * 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
US7745289B2 (en) * 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6696726B1 (en) * 2000-08-16 2004-02-24 Fairchild Semiconductor Corporation Vertical MOSFET with ultra-low resistance and low gate charge
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6818513B2 (en) * 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
FI120310B (fi) * 2001-02-13 2009-09-15 Valtion Teknillinen Parannettu menetelmä erittyvien proteiinien tuottamiseksi sienissä
US6699792B1 (en) * 2001-07-17 2004-03-02 Advanced Micro Devices, Inc. Polymer spacers for creating small geometry space and method of manufacture thereof
US6897752B2 (en) * 2001-07-25 2005-05-24 Lexmark International, Inc. Magnetic roller and methods of producing the same
US7061066B2 (en) * 2001-10-17 2006-06-13 Fairchild Semiconductor Corporation Schottky diode using charge balance structure
KR100859701B1 (ko) * 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
US7576388B1 (en) * 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) * 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US20050199918A1 (en) * 2004-03-15 2005-09-15 Daniel Calafut Optimized trench power MOSFET with integrated schottky diode
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7265415B2 (en) * 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
CN101882583A (zh) * 2005-04-06 2010-11-10 飞兆半导体公司 沟栅场效应晶体管及其形成方法
AT504290A2 (de) 2005-06-10 2008-04-15 Fairchild Semiconductor Feldeffekttransistor mit ladungsgleichgewicht
US7385248B2 (en) * 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US7446374B2 (en) * 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7319256B1 (en) * 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US8928077B2 (en) * 2007-09-21 2015-01-06 Fairchild Semiconductor Corporation Superjunction structures for power devices
US7772668B2 (en) * 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US8487371B2 (en) 2011-03-29 2013-07-16 Fairchild Semiconductor Corporation Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5956740A (ja) * 1982-09-24 1984-04-02 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4472240A (en) * 1981-08-21 1984-09-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device
JPS58132946A (ja) * 1982-02-03 1983-08-08 Toshiba Corp 半導体装置の製造方法
JPS58171832A (ja) * 1982-03-31 1983-10-08 Toshiba Corp 半導体装置の製造方法
US4551417A (en) * 1982-06-08 1985-11-05 Nec Corporation Method of forming patterns in manufacturing microelectronic devices
JPS5984908A (ja) * 1982-11-04 1984-05-16 Cosmo Co Ltd ｐ−ビニルフエノ−ル重合体の製造方法
US4477310A (en) * 1983-08-12 1984-10-16 Tektronix, Inc. Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas
US4534824A (en) * 1984-04-16 1985-08-13 Advanced Micro Devices, Inc. Process for forming isolation slots having immunity to surface inversion

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5956740A (ja) * 1982-09-24 1984-04-02 Fujitsu Ltd 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6122663A (ja) * 1984-07-11 1986-01-31 Hitachi Ltd 半導体集積回路装置の製造方法
JPH03155151A (ja) * 1989-11-03 1991-07-03 Motorola Inc 半導体構造の製法
JPH04280451A (ja) * 1991-03-08 1992-10-06 Nec Corp 半導体素子分離領域の製造方法
US8956947B2 (en) 2005-10-06 2015-02-17 Sumco Corporation Method for manufacturing semiconductor substrate
US9034721B2 (en) 2005-10-06 2015-05-19 Sumco Corporation Method for manufacturing semiconductor substrate
JP2008041942A (ja) * 2006-08-07 2008-02-21 Denso Corp 半導体基板およびその製造方法

Also Published As

Publication number Publication date
EP0167437B1 (fr) 1988-12-28
DE3567125D1 (en) 1989-02-02
US4636281A (en) 1987-01-13
FR2566179A1 (fr) 1985-12-20
FR2566179B1 (fr) 1986-08-22
EP0167437A1 (fr) 1986-01-08

Similar Documents

Publication Publication Date Title
JPS6116546A (ja) 絶縁溝に対する局部区域酸化物の自動位置決め方法
US4546538A (en) Method of manufacturing semiconductor integrated circuit devices having dielectric isolation regions
US4510016A (en) Method of fabricating submicron silicon structures such as permeable base transistors
JPH0645431A (ja) Ｕｌｓｉ技法で製造される集積回路にプレーナ化された準測微的溝を形成するためのプロセス
US6251734B1 (en) Method for fabricating trench isolation and trench substrate contact
JPH0449777B2 (ja)
KR900000067B1 (ko) 반도체 장치의 유전체 매입형 소자 분리홈의 형성방법
JPS6348180B2 (ja)
JPH0371781B2 (ja)
JPH1145874A (ja) 半導体装置の製造方法
JPH0621210A (ja) 半導体装置の製造方法
JPH05849B2 (ja)
US5256592A (en) Method for fabricating a semiconductor integrated circuit device
USRE34400E (en) Method for fabricating isolation region in semiconductor devices
JP2757358B2 (ja) 半導体装置の製造方法
JPH0344060A (ja) 半導体集積回路装置の製造方法
JP2786259B2 (ja) 半導体素子の製造方法
JPS60161632A (ja) 半導体装置及びその製造方法
JPH0422021B2 (ja)
JP3190144B2 (ja) 半導体集積回路の製造方法
JPS595644A (ja) 半導体装置の製造方法
JPH0834241B2 (ja) 半導体集積回路装置の製造方法
JPH0661343A (ja) 半導体装置の製造方法
CN106960786A (zh) 一种增大沟槽的底部和顶部曲率半径的工艺
JPH05121537A (ja) 半導体装置の製造方法