JP2008041942A - 半導体基板およびその製造方法 - Google Patents

Abstract

【課題】エピタキシャル膜を平坦化して不純物拡散層を形成した後にも、アライメントに用いることができるアライメントマークが形成された半導体基板を提供する。
【解決手段】Ｎ⁺型基板１のアライメント領域に、トレンチ１１を形成しておき、このトレンチ１１を利用してＮ^-型層２を形成した後にボイド３が残るようにする。このＮ⁺型基板１に形成したボイド３をアライメントマークとして利用することが可能となる。このため、このような半導体基板を用いて、その後の半導体装置の製造工程のアライメントを取ることができ、半導体装置を構成する各要素を所望位置に正確に形成することが可能となる。
【選択図】図１

Description

本発明は、３次元的な構造とされるＭＯＳＦＥＴやスーパージャンクションＭＯＳＦＥＴのように、基板の深さ方向に高アスペクト比で形成されるトレンチを利用した半導体装置の製造に好適な半導体基板とその製造方法に関するものである。

従来より、トレンチを利用した３次元的な構造とされるＭＯＳＦＥＴ（例えば、特許文献１参照）やスーパージャンクションＭＯＳＦＥＴ（例えば、特許文献２参照）のように、基板の深さ方向に高アスペクト比で形成されるトレンチを利用した半導体装置が知られている。このような構造の半導体装置では、トレンチ内にエピタキシャル膜を埋設することにより、高アスペクト比の不純物拡散層を形成することが有効である（例えば、特許文献３、４参照）。
特開２００１−２７４３９８号公報 特開２００３−１２４４６４号公報 特開２００１−１９６５７３号公報 特開２００５−３１７９０５号公報

トレンチ内にエピタキシャル膜を埋設することによって高アスペクト比の不純物拡散層を形成する場合、例えば、以下のような製造方法が考えられる。図７は、その製造工程の一例を示した断面図である。

まず、図７（ａ）に示すように、Ｎ⁺型基板１０１の表面にＮ^-型層１０２が形成された半導体基板を用意し、図７（ｂ）に示すように、Ｎ^-型層１０２のデバイス形成領域に対して図示しないマスクを用いて複数の高アスペクト比のトレンチ１０３を形成する。このとき、同時に、後工程でのアライメントマークとして、デバイス形成領域外のアライメント領域にもトレンチ１０４を形成しておく。そして、図７（ｃ）に示すように、トレンチ１０３を埋め込むように、不純物がドーピングされる条件下でエピタキシャル膜１０５を成長させる。この後、図７（ｄ）に示すように、トレンチ１０３の上部に形成されたエピタキシャル膜１０５を平坦化して段差を無くす平坦化処理工程を行うことで、不純物拡散層１０６が形成される。

このように、トレンチ１０３内にエピタキシャル膜１０５を埋設することによって高アスペクト比の不純物拡散層１０６を形成する場合、平坦化処理工程にて、エピタキシャル膜１０５の段差を平坦化することになる。

しかしながら、エピタキシャル膜１０５をトレンチ１０３に埋設する際にアライメント領域に形成されたトレンチ１０４にも埋設され、平坦化処理工程後にトレンチ１０４の段差もなくなる。そして、エピタキシャル膜１０５が下地となる基板やシリコン層に対して単結晶で成長するため、アライメント領域に形成されたトレンチ１０４内にも単結晶の不純物拡散層のみが存在することになる。このような単結晶の不純物拡散層では、酸化膜や多結晶シリコンと異なり、単結晶で構成されたＮ⁺型基板１０１やＮ^-型層１０２との界面を光学的に、もしくはレーザ（Ｈｅ−Ｎｅ）により認識することが困難である。このため、アライメント領域に形成したトレンチ１０４をアライメントマークとして用いて、後工程でのアライメントを行うことができないという問題がある。

本発明は上記点に鑑みて、エピタキシャル膜を平坦化して不純物拡散層を形成した後にも、アライメントに用いることができるアライメントマークが形成された半導体基板およびその製造方法を提供することを目的とする。

上記目的を達成するため、本発明では、単結晶半導体で構成された基板（１）と、基板の表面に形成された単結晶で構成された半導体層（２）とを有し、基板のうちのデバイス形成領域とは異なるアライメント領域において、基板にアライメントマークとなるボイド（３）が形成されていることを第１の特徴としている。

このような構造の半導体基板では、アライメント領域に形成されたボイドを単結晶半導体で構成された基板に対して例えば光学的に認識することが可能であるため、このボイドをアライメントマークとして用いて、半導体基板に備えられた半導体層にトレンチを形成する等により、３次元的な構造とされるＭＯＳＦＥＴやスーパージャンクションＭＯＳＦＥＴのような半導体装置を製造するときのアライメントを取ることが可能となる。

また、本発明では、単結晶半導体で構成された基板（２１）と、基板の表面に形成された単結晶で構成された半導体層（２２）とを有し、半導体層のうちのデバイス形成領域とは異なるアライメント領域において、半導体層にアライメントマークとなるボイド（２５）が形成されていることを第２の特徴としている。

このように、半導体層にアライメントマークとなるボイドが形成された形態であっても、上記第１の特徴と同様の効果を得ることができる。

また、これらの場合において、半導体層のデバイス形成領域にトレンチ（４、２３）を形成し、該トレンチ内にエピタキシャル成長させられた不純物拡散層（５、２４）を形成した状態の半導体基板としても良い。

なお、ボイドは、１つでも複数でも良く、例えば等間隔に複数個配置された構成とすれば、アライメントマークとして形成されたボイドとして認識が容易となる。

また、上記第１の特徴を有する半導体基板は、例えば、単結晶半導体で構成された基板（１）を用意する工程と、基板の上に、該基板のうちのデバイス形成領域とは異なるアライメント領域に開口部が形成されたマスク材（１０）を配置する工程と、マスク材で覆った状態で基板をエッチングし、アライメント領域にアライメントマーク形成用トレンチ（１１）を形成する工程と、アライメントマーク形成用トレンチにボイド（３）が形成されるようにしつつ、基板の表面に単結晶で構成された半導体層（２）を形成する工程と、を含んだ製造方法にて製造される。

この場合、例えば、アライメントマーク形成用トレンチを形成する工程では、該アライメントマーク形成用トレンチの幅を１〜５０μｍとすると好ましい。

また、上記第２の特徴を有する半導体基板は、例えば、単結晶半導体で構成された基板（２１）を用意する工程と、基板の表面に単結晶で構成された半導体層（２２）を形成する工程と、半導体層の上に、該半導体層のうちのデバイス形成領域とは異なるアライメント領域に開口部が形成された第１マスク材（３０）を配置する工程と、第１マスク材で覆った状態で半導体層をエッチングし、アライメント領域にアライメントマーク形成用トレンチ（３１）を形成する工程と、第１マスク材を除去したのち、半導体層の表面に、該半導体層のうちのデバイス形成領域に開口部が形成された第２マスク材（３２）を配置する工程と、第２マスク材で覆った状態で半導体層をエッチングし、デバイス形成領域にデバイス用トレンチ（２３）を形成する工程と、第２マスク材を除去したのち、アライメントマーク形成用トレンチにボイド（２５）が形成されるようにしつつ、デバイス用トレンチ内を埋設するようにエピタキシャル膜（３３）を形成する工程と、エピタキシャル膜のうちデバイス用トレンチ外に形成された部分を平坦化処理する工程と、を含んだ製造方法により製造される。

また、ここで説明したようにデバイス形成領域にデバイス用トレンチを形成する工程を行う前にアライメント領域にアライメントマーク形成用トレンチを形成する工程を行うのではなく、デバイス形成領域にデバイス用トレンチを形成する工程を行った後にアライメント領域にアライメントマーク形成用トレンチを形成する工程を行うこともできる。

そして、これらの場合、アライメントマーク形成用トレンチを形成する工程において、該アライメントマーク形成用トレンチの深さをデバイス用トレンチの幅よりも深くすると好ましい。このようにすると、アライメントマーク形成用トレンチにボイドが形成されるようにしつつ、デバイス用トレンチ内を埋設するようにエピタキシャル膜を形成することが容易となる。

例えば、基板までエッチングされるように該アライメントマーク形成用トレンチを深くすることができる。

さらに、アライメント領域にアライメントマーク形成用トレンチを形成すると同時に、デバイス形成領域にデバイス用トレンチを形成する様にしても良い。このようにすれば、半導体基板の製造工程の簡略化を図ることが可能となる。

また、以上説明したような上記第２の特徴を有する半導体基板の製造方法において、アライメントマーク形成用トレンチの幅をデバイス用トレンチの幅よりも小さくすると好ましい。このようにすると、アライメントマーク形成用トレンチにボイドが形成されるようにしつつ、デバイス用トレンチ内を埋設するようにエピタキシャル膜を形成することが容易となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態の半導体基板の断面図である。この図に示されるように、単結晶シリコンで構成されたＮ⁺型基板１の表面に単結晶シリコンで構成されたＮ^-型層２が形成されることで、半導体基板が構成されている。この半導体基板には、Ｎ⁺型基板１のアライメント領域、具体的にはデバイス形成領域とは異なる位置において、Ｎ⁺型基板１の内部にボイド３が形成されている。このボイド３は、例えば等間隔に複数個形成されている。

このような構造の半導体基板では、アライメント領域に形成されたボイド３を単結晶シリコンで構成されたＮ⁺型基板１に対して例えば光学的に認識することが可能であるため、このボイド３をアライメントマークとして用いて、半導体基板に備えられたＮ^-型層２にトレンチを形成する等により、３次元的な構造とされるＭＯＳＦＥＴやスーパージャンクションＭＯＳＦＥＴのような半導体装置を製造するときのアライメントを取ることが可能となる。

続いて、上記のように構成された半導体基板の製造方法を含め、半導体基板を用いた半導体装置の製造方法について説明する。図２は、図１に示した半導体基板の製造工程を含め、その製造工程により製造された半導体基板を用いた半導体装置の製造工程を示した断面図である。

まず、図２（ａ）に示す工程では、単結晶シリコンで構成されたＮ⁺型基板１を用意し、Ｎ⁺型基板１の表面にレジストなどのマスク材１０を配置する。そして、アライメント領域において、このマスク材１０のうちアライメントマークとするボイド３の形成予定位置を開口させる。これにより、例えば、等間隔で同じ幅の開口部がマスク材１０に形成される。

続いて、図２（ｂ）に示す工程では、マスク材１０でＮ⁺型基板１を覆った状態でエッチングを行い、Ｎ⁺型基板１のアライメント領域に、例えば等間隔並ぶ同じ幅のトレンチ１１を形成する。このとき、トレンチ１１の幅を５０μｍ以下、深さを１μｍ以上かつＮ⁺型基板１の厚み以下としている。トレンチ１１のエッチングは、例えばＲＩＥ（Reactive Ion Etching）を用いた異方性ドライエッチングでも、ＴＭＡＨやＫＯＨ等を用いた異方性ウェットエッチングでも良い。

図２（ｃ）に示す工程では、Ｎ⁺型基板１の表面にＮ^-型層２をエピタキシャル成長させる。このとき、Ｎ⁺型基板１に形成したトレンチ１１内へのエピタキシャル成長を抑制しつつ、Ｎ⁺型基板１の表面でのエピタキシャル成長が促進できるようにしている。

例えば、エピタキシャル成長の半導体ソースガスとして、モノシラン（ＳｉＨ₄）、ジシラン（Ｓｉ₂Ｈ₆）、ジクロロシラン（ＳｉＨ₂Ｃｌ₂）、トリクロロシラン（ＳｉＨＣｌ₃）、四塩化シリコン（ＳｉＣｌ₄）のいずれかを用いる。特に、シリコンソースガスとして、ジクロロシラン（ＳｉＨ₂Ｃｌ₂）、トリクロロシラン（ＳｉＨＣｌ₃）、四塩化シリコン（ＳｉＣｌ₄）のいずれかを用いるとよい。

このとき、トレンチ１１内にはエピタキシャル膜が成長しないような条件とするのが好ましいが、トレンチ１１が完全に埋め込まれない程度にエピタキシャル膜が形成されるのは構わない。このため、トレンチ１１のうちエピタキシャル膜が形成されなかった領域がボイド３としてＮ⁺型基板１の表層部に残る。

図２（ｄ）に示す工程では、Ｎ^-型層２の表面に熱酸化もしくはＣＶＤ等による酸化膜１２をマスク材として形成したのち、デバイス形成領域において、酸化膜１２の所望位置をエッチングして開口させる。このとき、ボイド３をアライメントマークとして用いて、酸化膜１２のエッチングマスクのアライメントを取ることにより、酸化膜１２の所望位置を正確に開口させることが可能となる。そして、酸化膜１２をマスク材として用いたエッチングを行い、Ｎ^-型層２に等間隔に配置された複数個のトレンチ４を形成する。

図２（ｅ）に示す工程では、マスク材として用いた酸化膜１２を除去した後、トレンチ４内が埋設されるように、例えばＰ^-型のエピタキシャル膜１３を形成する。このとき、Ｎ^-型層２に形成したトレンチ４内へのエピタキシャル膜１３の成長が促進されるような反応律速となる条件とする。

例えば、エピタキシャル成長の半導体ソースガス（シリコンソースガス）として、モノシラン（ＳｉＨ₄）、ジシラン（Ｓｉ₂Ｈ₆）、ジクロロシラン（ＳｉＨ₂Ｃｌ₂）、トリクロロシラン（ＳｉＨＣｌ₃）、四塩化シリコン（ＳｉＣｌ₄）のいずれかを用いることによって、より埋め込んだエピタキシャル層内のボイドや欠陥の発生を抑制することが可能となる。特に、シリコンソースガスとして、ジクロロシラン（ＳｉＨ₂Ｃｌ₂）、トリクロロシラン（ＳｉＨＣｌ₃）、四塩化シリコン（ＳｉＣｌ₄）のいずれかを用いるとよい。また、ハロゲン化物ガスとして、塩化水素（ＨＣｌ）、塩素（Ｃｌ₂）、フッ素（Ｆ₂）、三フッ化塩素（ＣｌＦ₃）、フッ化水素（ＨＦ）、臭化水素（ＨＢｒ）のいずれかをシリコンソースガスと混合させて成膜することによって、よりいっそう埋め込んだエピタキシャル層内のボイドや欠陥の発生を抑制することが可能となる。

このとき、成膜温度の上限値に関しては、半導体ソースガスとしてモノシランまたはジシランを用いた場合には９５０℃、ジクロロシランを用いた場合には１１００℃、トリクロロシランを用いた場合には１１５０℃、四塩化シリコンを用いた場合には１２００℃とする。また、成長温度の下限値に関しては、成膜真空度が常圧から１００Ｐａの範囲とした場合には８００℃とし、成膜真空度が１００Ｐａから１×１０^-5Ｐａの範囲とした場合には６００℃とする。このようにすることにより、結晶欠陥が発生することなくエピタキシャル成長することができることを実験的に確認している。

この後、図２（ｆ）に示す工程において、エピタキシャル膜１３の段差を無くすべく、例えばＣＭＰ（Chemical Mechanical Polishing）による平坦化処理工程を行う。これにより、エピタキシャル膜１３がトレンチ４内に残り、不純物拡散層５が形成される。

その後、例えば、図２（ｇ）の工程に示すように、Ｎ^-型層２および不純物拡散層５の上にＮ^-型層６を成膜するなど、後工程として残っている半導体装置の製造工程を行うことで、高アスペクト比のトレンチ４を利用した半導体装置が完成する。このときにも、ボイド３をアライメントマークとして用いて後工程でのフォトリソグラフィ工程におけるアライメントを取ることにより、半導体装置を構成する各要素を所望位置に正確に形成することが可能となる。

以上説明したように、本実施形態の半導体基板では、Ｎ⁺型基板１に形成したボイド３をアライメントマークとして利用することが可能となる。このため、このような半導体基板を用いて、その後の半導体装置の製造工程、例えば、図２（ｆ）に形成したトレンチ４の形成工程等のアライメントを取ることができ、半導体装置を構成する各要素を所望位置に正確に形成することが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。図３は、本実施形態の半導体基板の断面図である。この図に示されるように、単結晶シリコンで構成されたＮ⁺型基板２１の表面に単結晶シリコンで構成されたＮ^-型層２２が形成され、このＮ^-型層２２に対して形成したトレンチ２３内に不純物拡散層２４が形成されることで、半導体基板が構成されている。この半導体基板には、Ｎ^-型層２２のアライメント領域において、Ｎ^-型層２２の内部にボイド２５が形成されている。このボイド２５は、例えば等間隔に複数個形成されている。

このような構造の半導体基板では、アライメント領域に形成されたボイド２５を単結晶シリコンで構成されたＮ^-型層２２に対して例えば光学的に認識することが可能であるため、このボイド２５をアライメントマークとして用いて、半導体基板に備えられたＮ^-型層２２にトレンチ２３を形成する等により、３次元的な構造とされるＭＯＳＦＥＴやスーパージャンクションＭＯＳＦＥＴのような半導体装置を製造するときのアライメントを取ることが可能となる。

続いて、上記のように構成された半導体基板の製造方法を含め、半導体基板を用いた半導体装置の製造方法について説明する。図４は、図３に示した半導体基板の製造工程を含め、その製造工程により製造された半導体基板を用いた半導体装置の製造工程を示した断面図である。

まず、図４（ａ）に示す工程では、単結晶シリコンで構成されたＮ⁺型基板２１を用意し、Ｎ⁺型基板２１の表面にＮ^-型層２２をエピタキシャル成長させる。そして、Ｎ^-型層２２の表面にレジストなどのマスク材３０を配置する。そして、アライメント領域において、このマスク材３０のうちアライメントマークとするボイド２５の形成予定位置を開口させる。これにより、例えば、等間隔で同じ幅の開口部がマスク材３０に形成される。

続いて、図４（ｂ）に示す工程では、マスク材３０でＮ^-型層２２を覆った状態でエッチングを行い、Ｎ^-型層２２のアライメント領域に、例えば等間隔並ぶ同じ幅のトレンチ３１を形成する。このとき、少なくとも、トレンチ３１の幅がトレンチ２３の幅よりも小さくなる条件（例えば１〜５０μｍ未満）と、トレンチ３１がトレンチ２３よりも深くなる条件（例えば１〜５０μｍ以上）とのいずれか一方の条件を満たすようにしている。本実施形態の場合、トレンチ３１の幅をトレンチ２３の幅よりも小さくし、かつ、Ｎ⁺型基板２１までエッチングされる深さとなるようにトレンチ３１を形成することで、トレンチ２３よりも深くなるようにしている。このときのトレンチ３１のエッチングは、例えばＲＩＥを用いた異方性ドライエッチングでも、ＴＭＡＨやＫＯＨ等を用いた異方性ウェットエッチングでも良い。

図４（ｃ）に示す工程では、マスク材３０を除去したのち、Ｎ^-型層２２の表面に熱酸化もしくはＣＶＤ等による酸化膜３２をマスク材として形成する。このとき、Ｎ^-型層２２の表面だけでなく、トレンチ３１の内部まで酸化膜３２が形成されても良い。この場合、酸化膜３２がトレンチ３１の内部全域に形成されても良いし、一部にのみ形成されても良い。この後、デバイス形成領域において、酸化膜３２の所望位置をエッチングして開口させる。このとき、トレンチ３１をアライメントマークとして用いて、酸化膜３２のエッチングマスクのアライメントを取ることにより、酸化膜３２の所望位置を正確に開口させることが可能となる。そして、酸化膜３２をマスク材として用いたエッチングを行い、Ｎ^-型層２２に等間隔に配置された複数個のトレンチ２３を形成する。

図４（ｄ）に示す工程では、酸化膜３２を除去する。このとき、トレンチ３１内に配置された酸化膜３２の除去が不完全であっても構わない。そして、Ｎ^-型層２２に形成されたトレンチ２３内が埋設されるように、例えばＰ^-型のエピタキシャル膜３３を形成する。このとき、Ｎ^-型層２２に形成したトレンチ２３内へのエピタキシャル膜３３の成長が促進されるような反応律速となる条件とする。この条件は、上述した第１実施形態の図２（ｅ）の工程と同様である。

これにより、トレンチ２３内がエピタキシャル膜３３で埋設されるが、トレンチ３１に関しては、トレンチ２３よりも幅が小さくされているか、もしくは、トレンチ２３よりも深くされているため、トレンチ３１がエピタキシャル膜３３で完全に埋設されず、ボイド２５として残る。

この後、図４（ｅ）に示す工程において、エピタキシャル膜３３の段差を無くすべく、例えばＣＭＰによる平坦化処理工程を行う。これにより、エピタキシャル膜３３がトレンチ２３内に残り、不純物拡散層２４が形成される。

そして、例えば、図４（ｆ）の工程に示すように、第１実施形態の図２（ｇ）の工程と同様に、Ｎ^-型層２２および不純物拡散層２４の上にＮ^-型層２６を成膜するなど、後工程として残っている半導体装置の製造工程を行うことで、高アスペクト比のトレンチ２３を利用した半導体装置が完成する。このときにも、ボイド２５をアライメントマークとして用いて後工程でのフォトリソグラフィ工程におけるアライメントを取ることにより、半導体装置を構成する各要素を所望位置に正確に形成することが可能となる。

以上説明したように、本実施形態の半導体基板では、Ｎ^-型層２２に形成したボイド２５をアライメントマークとして利用することが可能となる。このため、このような半導体基板を用いて、その後の半導体装置の製造工程のアライメントを取ることができ、半導体装置を構成する各要素を所望位置に正確に形成することが可能となる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に示したアライメントマークとして用いるボイド２５を形成するためのトレンチ３１と、高アスペクト比の不純物拡散層２４を形成するためのトレンチ２３とを同時に形成するものである。したがって、以下、本実施形態のうち第２実施形態と異なる点について説明するが、その他に関しては第２実施形態と同様であるため、説明を省略する。

図５は、本実施形態の半導体基板の製造工程を含め、その製造工程により製造された半導体基板を用いた半導体装置の製造工程を示した断面図である。

まず、図５（ａ）に示す工程では、上述した図４（ａ）と同様の工程を行い、Ｎ⁺型基板２１の表面にＮ^-型層２２を形成し、さらにＮ^-型層２２の表面にマスク材３０を配置する。そして、アライメント領域において、マスク材３０のうちアライメントマークとするボイド２５の形成予定位置を開口させると共に、デバイス形成領域においてマスク材３０のうちトレンチ２３の形成予定位置を開口させる。

続いて、図５（ｂ）に示す工程では、マスク材３０でＮ^-型層２２を覆った状態でエッチングを行い、Ｎ^-型層２２のアライメント領域にトレンチ３１を形成すると同時に、Ｎ^-型層２２のデバイス形成領域にトレンチ２３を形成する。このとき、トレンチ３１の幅がトレンチ２３の幅よりも小さく（例えば１〜５０μｍ未満）なるようにする。

図５（ｃ）に示す工程では、マスク材３０を除去したのち、Ｎ^-型層２２に形成されたトレンチ２３内が埋設されるように、例えばＰ^-型のエピタキシャル膜３３を形成する。このとき、Ｎ^-型層２２に形成したトレンチ２３内へのエピタキシャル膜３３の成長が促進されるような反応律速となる条件とする。この条件は、上述した第１実施形態の図２（ｅ）の工程と同様である。

これにより、トレンチ２３内がエピタキシャル膜３３で埋設されるが、トレンチ３１に関しては、トレンチ２３よりも幅が小さくされているため、トレンチ３１がエピタキシャル膜３３で完全に埋設されず、ボイド２５として残る。

この後、図５（ｄ）に示す工程において、図４（ｅ）と同様の工程を行うことで、不純物拡散層２４が形成される。

そして、例えば、図５（ｅ）の工程に示すように、第１実施形態の図２（ｇ）の工程と同様に、Ｎ^-型層２２および不純物拡散層２４の上にＮ^-型層２６を成膜するなど、後工程として残っている半導体装置の製造工程を行うことで、高アスペクト比のトレンチ２３を利用した半導体装置が完成する。

以上説明したように、本実施形態では、アライメントマークとして用いるボイド２５を形成するためのトレンチ３１と、高アスペクト比の不純物拡散層２４を形成するためのトレンチ２３とを同時に形成している。このため、アライメントマークとなるボイド２５を形成するためのみに必要とされる工程を無くすことができ、半導体基板および半導体装置の製造工程の簡略化を図ることが可能となる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第２実施形態に示したアライメントマークとして用いるボイド２５を形成するためのトレンチ３１を、高アスペクト比の不純物拡散層２４を形成するためのトレンチ２３の後に形成するものである。したがって、以下、本実施形態のうち第２実施形態と異なる点について説明するが、その他に関しては第２実施形態と同様であるため、説明を省略する。

図６は、本実施形態の半導体基板の製造工程を含め、その製造工程により製造された半導体基板を用いた半導体装置の製造工程を示した断面図である。

まず、図６（ａ）に示す工程では、上述した図４（ａ）と同様の工程を行い、Ｎ⁺型基板２１の表面にＮ^-型層２２を形成する。さらに、図４（ｃ）と同様の工程を行い、Ｎ^-型層２２の表面にマスク材となる酸化膜３２を配置したのち、デバイス形成領域において酸化膜３２のうちトレンチ２３の形成予定位置を開口させる。

続いて、図６（ｂ）に示す工程では、酸化膜３２でＮ^-型層２２を覆った状態でエッチングを行い、Ｎ^-型層２２のデバイス形成領域にトレンチ２３を形成する。

次に、図６（ｃ）に示す工程では、酸化膜３２を除去したのち、図４（ａ）と同様の工程により、Ｎ^-型層２２の表面にマスク材３０を形成する。このとき、Ｎ^-型層２２の表面だけでなく、トレンチ２３の内部までマスク材３０が形成されても良い。この場合、マスク材３０がトレンチ３１の内部全域に形成されても良いし、一部にのみ形成されても良い。この後、アライメント領域において、マスク材３０の所望位置をエッチングして開口させたのち、マスク材３０でＮ^-型層２２を覆った状態でエッチングを行うことで、Ｎ^-型層２２に等間隔に配置された複数個のトレンチ３１を形成する。

この後、図６（ｄ）に示す工程において、図４（ｄ）と同様の工程を行うことで、トレンチ２３内をエピタキシャル膜３３で埋設すると共にアライメントマークとなるボイド２５を形成し、図６（ｅ）、（ｆ）に示す工程において、図４（ｅ）、（ｆ）と同様の工程を行い、さらに後工程として残っている半導体装置の製造工程を行うことで、高アスペクト比のトレンチ２３を利用した半導体装置が完成する。このときにも、ボイド２５をアライメントマークとして用いて後工程でのフォトリソグラフィ工程におけるアライメントを取ることにより、半導体装置を構成する各要素を所望位置に正確に形成することが可能となる。

以上説明したように、本実施形態のように、アライメントマークとして用いるボイド２５を形成するためのトレンチ３１を、高アスペクト比の不純物拡散層２４を形成するためのトレンチ２３の後に行っても良い。

（他の実施形態）
上記第１実施形態において、半導体基板として図１に示す構造、具体的にはＮ⁺型基板１の表面にＮ^-型層２を形成した状態のものを例に挙げて説明したが、半導体基板として図２（ｆ）の工程までを行ったもの、つまり、トレンチ４に不純物拡散層５を形成したものを用いることもできる。同様に、第２実施形態では、トレンチ２３を形成する前の状態、つまり図４（ｂ）に示す工程までを行ったものを半導体基板として用いることもできる。

さらに、上記各実施形態では、デバイス形成領域に形成されるトレンチ４、２３に対して不純物拡散層５、２４を一層のみ形成する場合を例に挙げて説明したが、これが導電型もしくは濃度の異なる複数層で構成されていても構わない。

上記各実施形態では、Ｎ⁺型基板１、２１上にＮ^-型層２、２２を形成するものについて説明したが、これらの導電型に限るものではない。例えば半導体基板およびその上に形成する半導体層が共にＰ型であっても良いし、これらが別々の導電型であっても構わない。

本発明の第１実施形態における半導体基板の断面構成を示す図である。 図１に示した半導体基板の製造工程を含め、その製造工程により製造された半導体基板を用いた半導体装置の製造工程を示した断面図である。 本発明の第２実施形態における半導体基板の断面構成を示す図である。 図３に示した半導体基板の製造工程を含め、その製造工程により製造された半導体基板を用いた半導体装置の製造工程を示した断面図である。 本発明の第３実施形態にかかる半導体基板の製造工程を含め、その製造工程により製造された半導体基板を用いた半導体装置の製造工程を示した断面図である。 本発明の第４実施形態にかかる半導体基板の製造工程を含め、その製造工程により製造された半導体基板を用いた半導体装置の製造工程を示した断面図である。 本発明者らの検討による半導体装置の製造工程を示した断面図である。

符号の説明

１…Ｎ⁺型基板、２…Ｎ^-型層、３…ボイド、４…トレンチ、５…不純物拡散層、６…Ｎ^-型層、１０…マスク材、１１…トレンチ、１２…酸化膜、１３…エピタキシャル膜、２１…Ｎ⁺型基板、２２…Ｎ^-型層、２３…トレンチ、２４…不純物拡散層、２５…ボイド、２６…型層、３０…マスク材、３１…トレンチ、３２…酸化膜、３３…エピタキシャル膜。

Claims (12)

1. 単結晶半導体で構成された基板（１）と、
   前記基板の表面に形成された単結晶で構成された半導体層（２）とを有し、
   前記基板のうちのデバイス形成領域とは異なるアライメント領域において、前記基板にアライメントマークとなるボイド（３）が形成されていることを特徴とする半導体基板。
2. 単結晶半導体で構成された基板（２１）と、
   前記基板の表面に形成された単結晶で構成された半導体層（２２）とを有し、
   前記半導体層のうちのデバイス形成領域とは異なるアライメント領域において、前記半導体層にアライメントマークとなるボイド（２５）が形成されていることを特徴とする半導体基板。
3. 前記半導体層の前記デバイス形成領域にはトレンチ（４、２３）が形成されており、該トレンチ内にエピタキシャル成長させられた不純物拡散層（５、２４）が形成されていることを特徴とする請求項１または２に記載の半導体基板。
4. 前記ボイドは、等間隔に複数個配置されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体基板。
5. 単結晶半導体で構成された基板（１）を用意する工程と、
   前記基板の上に、該基板のうちのデバイス形成領域とは異なるアライメント領域に開口部が形成されたマスク材（１０）を配置する工程と、
   前記マスク材で覆った状態で前記基板をエッチングし、前記アライメント領域にアライメントマーク形成用トレンチ（１１）を形成する工程と、
   前記アライメントマーク形成用トレンチにボイド（３）が形成されるようにしつつ、前記基板の表面に単結晶で構成された半導体層（２）を形成する工程と、を含んでいることを特徴とする半導体基板の製造方法。
6. 前記アライメントマーク形成用トレンチを形成する工程では、該アライメントマーク形成用トレンチの幅を１〜５０μｍとすることを特徴とする請求項５に記載の半導体基板の製造方法。
7. 単結晶半導体で構成された基板（２１）を用意する工程と、
   前記基板の表面に単結晶で構成された半導体層（２２）を形成する工程と、
   前記半導体層の上に、該半導体層のうちのデバイス形成領域とは異なるアライメント領域に開口部が形成された第１マスク材（３０）を配置する工程と、
   前記第１マスク材で覆った状態で前記半導体層をエッチングし、前記アライメント領域にアライメントマーク形成用トレンチ（３１）を形成する工程と、
   前記第１マスク材を除去したのち、前記半導体層の表面に、該半導体層のうちの前記デバイス形成領域に開口部が形成された第２マスク材（３２）を配置する工程と、
   前記第２マスク材で覆った状態で前記半導体層をエッチングし、前記デバイス形成領域にデバイス用トレンチ（２３）を形成する工程と、
   前記第２マスク材を除去したのち、前記アライメントマーク形成用トレンチにボイド（２５）が形成されるようにしつつ、前記デバイス用トレンチ内を埋設するようにエピタキシャル膜（３３）を形成する工程と、
   前記エピタキシャル膜のうち前記デバイス用トレンチ外に形成された部分を平坦化処理する工程と、を含んでいることを特徴とする半導体基板の製造方法。
8. 単結晶半導体で構成された基板（２１）を用意する工程と、
   前記基板の表面に単結晶で構成された半導体層（２２）を形成する工程と、
   前記半導体層の表面に、該半導体層のうちの前記デバイス形成領域に開口部が形成された第１マスク材（３２）を配置する工程と、
   前記第１マスク材で覆った状態で前記半導体層をエッチングし、前記デバイス形成領域にデバイス用トレンチ（２３）を形成する工程と、
   前記第１マスク材を除去したのち、前記半導体層の上に、該半導体層のうちのデバイス形成領域とは異なるアライメント領域に開口部が形成された第２マスク材（３０）を配置する工程と、
   前記第２マスク材で覆った状態で前記半導体層をエッチングし、前記アライメント領域にアライメントマーク形成用トレンチ（３１）を形成する工程と、
   前記第２マスク材を除去したのち、前記アライメントマーク形成用トレンチにボイド（２５）が形成されるようにしつつ、前記デバイス用トレンチ内を埋設するようにエピタキシャル膜（３３）を形成する工程と、
   前記エピタキシャル膜のうち前記デバイス用トレンチ外に形成された部分を平坦化処理する工程と、を含んでいることを特徴とする半導体基板の製造方法。
9. 前記アライメントマーク形成用トレンチを形成する工程では、該アライメントマーク形成用トレンチの深さを前記デバイス用トレンチの幅よりも深くすることを特徴とする請求項７または８に記載の半導体基板の製造方法。
10. 前記アライメントマーク形成用トレンチを形成する工程では、前記基板までエッチングされるように該アライメントマーク形成用トレンチを深くすることを特徴とする請求項９に記載の半導体基板の製造方法。
11. 単結晶半導体で構成された基板（２１）を用意する工程と、
    前記基板の表面に単結晶で構成された半導体層（２２）を形成する工程と、
    前記半導体層の上に、該半導体層のうちのデバイス形成領域およびアライメント領域の双方に開口部が形成されたマスク材（３０）を配置する工程と、
    前記マスク材で覆った状態で前記半導体層をエッチングし、前記アライメント領域にアライメントマーク形成用トレンチ（３１）を形成すると同時に、前記デバイス形成領域にデバイス用トレンチ（２３）を形成する工程と、
    前記マスク材を除去したのち、前記アライメントマーク形成用トレンチにボイド（２５）が形成されるようにしつつ、前記デバイス用トレンチ内を埋設するようにエピタキシャル膜（３３）を形成する工程と、
    前記エピタキシャル膜のうち前記デバイス用トレンチ外に形成された部分を平坦化処理する工程と、を含んでいることを特徴とする半導体基板の製造方法。
12. 前記アライメントマーク形成用トレンチを形成する工程では、該アライメントマーク形成用トレンチの幅を前記デバイス用トレンチの幅よりも小さくすることを特徴とする請求項７ないし１１のいずれか１つに記載の半導体基板の製造方法。
    

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