JPH0621210A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0621210A JPH0621210A JP17510892A JP17510892A JPH0621210A JP H0621210 A JPH0621210 A JP H0621210A JP 17510892 A JP17510892 A JP 17510892A JP 17510892 A JP17510892 A JP 17510892A JP H0621210 A JPH0621210 A JP H0621210A
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- Japan
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- film
- insulating film
- polycrystalline silicon
- forming
- diffusion layer
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Abstract
(57)【要約】
【目的】溝側壁部でのリーク電流を抑える構造を有した
溝型の素子分離領域の製造方法を提供する。 【構成】Ｐ+ 拡散層７ａを貫通する溝９は、スペーサで
あるシリコン酸化膜８ａに対して自己整合的に形成さ
れ、シリコン酸化膜１０ａで充填される。これにより、
Ｐ+ 拡散層７ａは、溝９の側壁部のＰ型シリコン基板１
の表面に自己整合的に形成される。また、Ｐ+ 拡散層７
ａの直上には、合計した膜厚が厚いシリコン酸化膜８
ｂ，２が設けられている。
溝型の素子分離領域の製造方法を提供する。 【構成】Ｐ+ 拡散層７ａを貫通する溝９は、スペーサで
あるシリコン酸化膜８ａに対して自己整合的に形成さ
れ、シリコン酸化膜１０ａで充填される。これにより、
Ｐ+ 拡散層７ａは、溝９の側壁部のＰ型シリコン基板１
の表面に自己整合的に形成される。また、Ｐ+ 拡散層７
ａの直上には、合計した膜厚が厚いシリコン酸化膜８
ｂ，２が設けられている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体装置における素子分離領域の形成方法
に関する。
関し、特に半導体装置における素子分離領域の形成方法
に関する。
【０００２】
【従来の技術】半導体装置の高集積化が進むなかで、Ｍ
ＯＳトランジスタのゲート寸法やアルミ配線の幅等のデ
バイス寸法が縮小化されるとともに、素子分離領域幅の
縮小化もその重要度が増してきている。従来、素子密度
の高いＭＯＳデバイスにおける素子分離技術としては、
溝分離がよく知られている。そして、溝側壁部のリーク
電流を抑える方法が、特開平２−３０４９２６号公報に
記載されている。
ＯＳトランジスタのゲート寸法やアルミ配線の幅等のデ
バイス寸法が縮小化されるとともに、素子分離領域幅の
縮小化もその重要度が増してきている。従来、素子密度
の高いＭＯＳデバイスにおける素子分離技術としては、
溝分離がよく知られている。そして、溝側壁部のリーク
電流を抑える方法が、特開平２−３０４９２６号公報に
記載されている。
【０００３】半導体装置の製造方法を説明するための工
程順の断面図である図３，および図４を参照すると、上
記公報記載の方法の概要は、以下のようになる。まず、
Ｐ型シリコン基板１の表面を熱酸化してシリコン酸化膜
１２を形成し、素子分離領域が形成される領域以外の領
域を覆うフォトレジスト６ａを形成する〔図３
（ａ）〕。次に、フォトレジスト６ａをマスクにしてシ
リコン酸化膜１２のエッチングを行ない、開口部を形成
する。フォトレジスト１２を除去し、全面にＣＶＤシリ
コン膜１４を堆積した後、例えば３０ｋｅＶ，１．０×
１０13ｃｍ-2のボロンのイオン注入により、上記開口部
に露出したＰ型シリコン基板１の表面にＰ+ 拡散層７ｃ
を形成する〔図３（ｂ）〕。
程順の断面図である図３，および図４を参照すると、上
記公報記載の方法の概要は、以下のようになる。まず、
Ｐ型シリコン基板１の表面を熱酸化してシリコン酸化膜
１２を形成し、素子分離領域が形成される領域以外の領
域を覆うフォトレジスト６ａを形成する〔図３
（ａ）〕。次に、フォトレジスト６ａをマスクにしてシ
リコン酸化膜１２のエッチングを行ない、開口部を形成
する。フォトレジスト１２を除去し、全面にＣＶＤシリ
コン膜１４を堆積した後、例えば３０ｋｅＶ，１．０×
１０13ｃｍ-2のボロンのイオン注入により、上記開口部
に露出したＰ型シリコン基板１の表面にＰ+ 拡散層７ｃ
を形成する〔図３（ｂ）〕。
【０００４】次に、再び全面にＣＶＤシリコン膜１５を
堆積する〔図３（ｃ）〕。シリコンの異方性エッチング
により、上記開口部の側壁にＣＶＤシリコン膜１４ａ，
およびＣＶＤシリコン膜１５ａからなるスペーサを形成
する。次に、シリコン酸化膜１２，ＣＶＤシリコン膜１
４ａ，およびＣＶＤシリコン膜１５ａをマスクにしてＰ
型シリコン基板１の異方性エッチングを行ない、Ｐ+ 拡
散層７ｃを貫通し，かつ上記スペーサに自己整合的な溝
９ａを形成する。Ｐ型シリコン基板１の表面に対して垂
直な入射角でボロンのイオン注入を行ない、溝９ａの底
部にＰ+ 拡散層７ｄを形成する〔図４（ａ）〕。
堆積する〔図３（ｃ）〕。シリコンの異方性エッチング
により、上記開口部の側壁にＣＶＤシリコン膜１４ａ，
およびＣＶＤシリコン膜１５ａからなるスペーサを形成
する。次に、シリコン酸化膜１２，ＣＶＤシリコン膜１
４ａ，およびＣＶＤシリコン膜１５ａをマスクにしてＰ
型シリコン基板１の異方性エッチングを行ない、Ｐ+ 拡
散層７ｃを貫通し，かつ上記スペーサに自己整合的な溝
９ａを形成する。Ｐ型シリコン基板１の表面に対して垂
直な入射角でボロンのイオン注入を行ない、溝９ａの底
部にＰ+ 拡散層７ｄを形成する〔図４（ａ）〕。
【０００５】次に、シリコン酸化膜１２，ＣＶＤシリコ
ン膜１４ａ，およびＣＶＤシリコン膜１５ａをエッチン
グ除去する。その後、溝９ａの表面を含むＰ型シリコン
基板１の表面に再び熱酸化によるシリコン酸化膜１６を
形成し、さらに、溝９ａの幅の１／２以上の膜厚のＣＶ
Ｄシリコン窒化膜１７を堆積して上記溝９ａの内部を埋
め込み、さらに、ＣＶＤシリコン酸化膜１８を全面に堆
積する〔図４（ｂ）〕。次に、素子分離領域が形成され
る領域を覆うフォトレジスト６ｂを形成する。このフォ
トレジスト６ｂをマスクにして、ＣＶＤシリコン酸化膜
１８，ＣＶＤシリコン窒化膜１７，およびシリコン酸化
膜１６を順次エッチングして、ＣＶＤシリコン酸化膜１
８ａ，ＣＶＤシリコン窒化膜１７ａ，およびシリコン酸
化膜１６ａを形成する。〔図４（ｃ）〕。上記フォトレ
ジスト６ｂを除去することにより、上記公報記載の素子
分離領域を有する半導体装置が得られる。
ン膜１４ａ，およびＣＶＤシリコン膜１５ａをエッチン
グ除去する。その後、溝９ａの表面を含むＰ型シリコン
基板１の表面に再び熱酸化によるシリコン酸化膜１６を
形成し、さらに、溝９ａの幅の１／２以上の膜厚のＣＶ
Ｄシリコン窒化膜１７を堆積して上記溝９ａの内部を埋
め込み、さらに、ＣＶＤシリコン酸化膜１８を全面に堆
積する〔図４（ｂ）〕。次に、素子分離領域が形成され
る領域を覆うフォトレジスト６ｂを形成する。このフォ
トレジスト６ｂをマスクにして、ＣＶＤシリコン酸化膜
１８，ＣＶＤシリコン窒化膜１７，およびシリコン酸化
膜１６を順次エッチングして、ＣＶＤシリコン酸化膜１
８ａ，ＣＶＤシリコン窒化膜１７ａ，およびシリコン酸
化膜１６ａを形成する。〔図４（ｃ）〕。上記フォトレ
ジスト６ｂを除去することにより、上記公報記載の素子
分離領域を有する半導体装置が得られる。
【０００６】
【発明が解決しようとする課題】上記公報記載の素子分
離領域の形成方法では、ＣＶＤシリコン酸化膜１８ａ，
ＣＶＤシリコン窒化膜１７ａ，およびシリコン酸化膜１
６ａとを形成するためのフォトリソグラフィ工程におい
て、Ｐ+ 拡散層７ｃとの目合わせずれを見込む必要があ
る。しかしながら、ＣＶＤシリコン酸化膜１８ａ，ＣＶ
Ｄシリコン窒化膜１７ａ，およびシリコン酸化膜１６ａ
が形成された領域の境界が、Ｐ+ 拡散層７ｃの内側にず
れると、これら絶縁膜で覆われないＰ+ 拡散層７ｃ上で
はリークを抑える効果が弱まる。逆に、上記領域の境界
がＰ+ 拡散層７ｃの外側にずれると、これら絶縁膜の下
にチャネルストッパが無い部分が形成され、やはりリー
クが起りやすくなる。このため、フォトレジスト６ｂ
は、ほとんど目合わせずれを見込むことができず、か
つ、概略Ｐ+ 拡散層７ｃの直上にのみ形成しなければな
らないという困難性があった。また、溝９ａ，Ｐ+ 拡散
層７ｄを形成した後でシリコン酸化膜１２，１４ａ，１
５ａを除去する際、この溝９ａがエッチングにさらされ
ることになり、タメージによるリークが増加するという
問題点があった。
離領域の形成方法では、ＣＶＤシリコン酸化膜１８ａ，
ＣＶＤシリコン窒化膜１７ａ，およびシリコン酸化膜１
６ａとを形成するためのフォトリソグラフィ工程におい
て、Ｐ+ 拡散層７ｃとの目合わせずれを見込む必要があ
る。しかしながら、ＣＶＤシリコン酸化膜１８ａ，ＣＶ
Ｄシリコン窒化膜１７ａ，およびシリコン酸化膜１６ａ
が形成された領域の境界が、Ｐ+ 拡散層７ｃの内側にず
れると、これら絶縁膜で覆われないＰ+ 拡散層７ｃ上で
はリークを抑える効果が弱まる。逆に、上記領域の境界
がＰ+ 拡散層７ｃの外側にずれると、これら絶縁膜の下
にチャネルストッパが無い部分が形成され、やはりリー
クが起りやすくなる。このため、フォトレジスト６ｂ
は、ほとんど目合わせずれを見込むことができず、か
つ、概略Ｐ+ 拡散層７ｃの直上にのみ形成しなければな
らないという困難性があった。また、溝９ａ，Ｐ+ 拡散
層７ｄを形成した後でシリコン酸化膜１２，１４ａ，１
５ａを除去する際、この溝９ａがエッチングにさらされ
ることになり、タメージによるリークが増加するという
問題点があった。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型のシリコン基板上に、第１の絶縁
膜，第１の多結晶シリコン膜，第２の絶縁膜，および第
２の多結晶シリコン膜を順次形成する工程と、素子分離
領域が形成される領域以外を覆う形状を有するフォトレ
ジストを上記第２の多結晶シリコン膜上に形成する工程
と、このフォトレジストをマスクにして第２の多結晶シ
リコン膜，第２の絶縁膜，および第１の多結晶シリコン
膜を順次エッチング除去して開口部を形成する工程と、
この開口部，および上記第１の絶縁膜を介したイオン注
入によりシリコン基板表面の素子分離領域が形成される
領域に第１の一導電型拡散層を形成する工程と、フォト
レジストを除去して全面に第３の絶縁膜を形成する工程
と、第３の絶縁膜，および第１の絶縁膜を異方性エッチ
ングして開口部の側壁に第３の絶縁膜からなるスペーサ
を形成し，開口部底面の第１の絶縁膜を除去する工程
と、シリコンの異方性エッチングにより第２の多結晶シ
リコン膜を除去してシリコン基板にスペーサに自己整合
的な溝を形成する工程と、シリコン基板の表面に対して
垂直方向のイオン注入により溝の底部に第２の一導電型
拡散層を形成する工程と、全面に表面が平坦化された第
４の絶縁膜を形成する工程と、第１の多結晶シリコン膜
の上面が露出するまで第４の絶縁膜，スペーサ，および
第２の絶縁膜をエッチバックする工程と、第１の多結晶
シリコン膜を除去する工程と、を有している。
造方法は、一導電型のシリコン基板上に、第１の絶縁
膜，第１の多結晶シリコン膜，第２の絶縁膜，および第
２の多結晶シリコン膜を順次形成する工程と、素子分離
領域が形成される領域以外を覆う形状を有するフォトレ
ジストを上記第２の多結晶シリコン膜上に形成する工程
と、このフォトレジストをマスクにして第２の多結晶シ
リコン膜，第２の絶縁膜，および第１の多結晶シリコン
膜を順次エッチング除去して開口部を形成する工程と、
この開口部，および上記第１の絶縁膜を介したイオン注
入によりシリコン基板表面の素子分離領域が形成される
領域に第１の一導電型拡散層を形成する工程と、フォト
レジストを除去して全面に第３の絶縁膜を形成する工程
と、第３の絶縁膜，および第１の絶縁膜を異方性エッチ
ングして開口部の側壁に第３の絶縁膜からなるスペーサ
を形成し，開口部底面の第１の絶縁膜を除去する工程
と、シリコンの異方性エッチングにより第２の多結晶シ
リコン膜を除去してシリコン基板にスペーサに自己整合
的な溝を形成する工程と、シリコン基板の表面に対して
垂直方向のイオン注入により溝の底部に第２の一導電型
拡散層を形成する工程と、全面に表面が平坦化された第
４の絶縁膜を形成する工程と、第１の多結晶シリコン膜
の上面が露出するまで第４の絶縁膜，スペーサ，および
第２の絶縁膜をエッチバックする工程と、第１の多結晶
シリコン膜を除去する工程と、を有している。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】半導体装置の製造方法を説明する工程順の
断面図である図１，および図２を併せて参照すると、本
発明の一実施例は、まず、Ｐ型シリコン基板１上に、第
１の絶縁膜として熱酸化による膜厚２０ｎｍ程度のシリ
コン酸化膜２を形成する。続いて、第１の多結晶シリコ
ン膜としてＣＶＤ法による膜厚２００ｎｍ程度の多結晶
シリコン膜３を堆積し、さらに第２の絶縁膜である膜厚
１００ｎｍ程度のＣＶＤシリコン酸化膜４，第２の多結
晶シリコン膜である膜厚１００ｎｍ程度の多結晶シリコ
ン膜５を順次堆積する。次に、素子分離領域が形成され
る領域以外を覆うフォトレジスト６を、多結晶シリコン
膜５上に形成する〔図１（ａ）〕。
断面図である図１，および図２を併せて参照すると、本
発明の一実施例は、まず、Ｐ型シリコン基板１上に、第
１の絶縁膜として熱酸化による膜厚２０ｎｍ程度のシリ
コン酸化膜２を形成する。続いて、第１の多結晶シリコ
ン膜としてＣＶＤ法による膜厚２００ｎｍ程度の多結晶
シリコン膜３を堆積し、さらに第２の絶縁膜である膜厚
１００ｎｍ程度のＣＶＤシリコン酸化膜４，第２の多結
晶シリコン膜である膜厚１００ｎｍ程度の多結晶シリコ
ン膜５を順次堆積する。次に、素子分離領域が形成され
る領域以外を覆うフォトレジスト６を、多結晶シリコン
膜５上に形成する〔図１（ａ）〕。
【００１０】次に、上記フォトレジスト６をマスクにし
て、上記多結晶シリコン膜５，上記シリコン酸化膜４，
および上記多結晶シリコン膜３を順次エッチング除去
し、開口部を形成する。この開口部の底面には、シリコ
ン酸化膜２が露出している。次に、上記フォトレジスト
６をマスクにして、例えば３０ｋｅＶ，１．０×１０13
ｃｍ-2のボロンのイオン注入を行ない、上記開口部直下
のシリコン基板１の表面にＰ+ 拡散層７ａを形成する。
フォトレジスト６を除去する〔図１（ｂ）〕。
て、上記多結晶シリコン膜５，上記シリコン酸化膜４，
および上記多結晶シリコン膜３を順次エッチング除去
し、開口部を形成する。この開口部の底面には、シリコ
ン酸化膜２が露出している。次に、上記フォトレジスト
６をマスクにして、例えば３０ｋｅＶ，１．０×１０13
ｃｍ-2のボロンのイオン注入を行ない、上記開口部直下
のシリコン基板１の表面にＰ+ 拡散層７ａを形成する。
フォトレジスト６を除去する〔図１（ｂ）〕。
【００１１】次に、第３の絶縁膜である膜厚１００ｎｍ
程度のシリコン酸化膜８を全面に堆積する〔図１
（ｃ）〕。
程度のシリコン酸化膜８を全面に堆積する〔図１
（ｃ）〕。
【００１２】次に、シリコン酸化膜の異方性エッチング
を行なうと、多結晶シリコン膜５の上面が露出し、上記
開口部の側壁にはシリコン酸化膜８ａからなるスペーサ
が形成され、上記開口部の底面におけるスペーサに覆わ
れていない部分のシリコン酸化膜２が除去され、スペー
サに自己整合な位置のＰ+ 拡散層７ａが露出する〔図２
（ａ）〕。
を行なうと、多結晶シリコン膜５の上面が露出し、上記
開口部の側壁にはシリコン酸化膜８ａからなるスペーサ
が形成され、上記開口部の底面におけるスペーサに覆わ
れていない部分のシリコン酸化膜２が除去され、スペー
サに自己整合な位置のＰ+ 拡散層７ａが露出する〔図２
（ａ）〕。
【００１３】次に、シリコンの異方性エッチングを行な
うと、上記Ｐ+ 拡散層７ａを貫通した深さ約０．５μｍ
の溝９が、上記スペーサに自己整合的に、シリコン基板
１に形成れる。これと同時に、多結晶シリコン膜５が除
去される。次に、Ｐ型シリコン基板１の表面に対して垂
直な入射角で例えば３０ｋｅＶ，１．０×１０13ｃｍ-2
のボロンのイオン注入を行ない、溝９の底部にＰ+ 拡散
層７ｂを形成する。次に、第４の絶縁膜である膜厚１μ
ｍ程度のシリコン酸化膜１０を、全面に堆積する〔図２
（ｂ）〕。
うと、上記Ｐ+ 拡散層７ａを貫通した深さ約０．５μｍ
の溝９が、上記スペーサに自己整合的に、シリコン基板
１に形成れる。これと同時に、多結晶シリコン膜５が除
去される。次に、Ｐ型シリコン基板１の表面に対して垂
直な入射角で例えば３０ｋｅＶ，１．０×１０13ｃｍ-2
のボロンのイオン注入を行ない、溝９の底部にＰ+ 拡散
層７ｂを形成する。次に、第４の絶縁膜である膜厚１μ
ｍ程度のシリコン酸化膜１０を、全面に堆積する〔図２
（ｂ）〕。
【００１４】次に、多結晶シリコン膜３の上面が露出す
るまで、シリコン酸化膜のエッチバックを行なう。この
エッチバックにより、シリコン酸化膜４は完全に除去さ
れる。さらに、溝９内はシリコン酸化膜１０ａにより充
填され、スペーサを形成していたシリコン酸化膜８ａは
シリコン酸化膜８ｂとなる〔図２（ｃ）〕。しかる後、
多結晶シリコン膜２をエッチング除去することにより、
本実施例による半導体装置の素子分離領域の形成が完了
する〔図２（ｄ）〕。
るまで、シリコン酸化膜のエッチバックを行なう。この
エッチバックにより、シリコン酸化膜４は完全に除去さ
れる。さらに、溝９内はシリコン酸化膜１０ａにより充
填され、スペーサを形成していたシリコン酸化膜８ａは
シリコン酸化膜８ｂとなる〔図２（ｃ）〕。しかる後、
多結晶シリコン膜２をエッチング除去することにより、
本実施例による半導体装置の素子分離領域の形成が完了
する〔図２（ｄ）〕。
【００１５】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によると、絶縁膜で充填されて一導電型シリ
コン基板に形成された溝に対して、この溝の側壁部のシ
リコン基板表面に自己整合的に第１の一導電型拡散層を
形成することができ、なおかつこの一導電型拡散層の上
部にこの溝も含めて厚い絶縁膜が形成できる。このた
め、従来問題となっていた溝に沿った微小リークは、第
１の一導電型拡散層とその上部の厚い絶縁膜とにより完
全に遮断される。また、第１の一導電型拡散層とその上
部の厚い絶縁膜とは、自己整合技術を多用するため、目
合わせずれを考慮することなく製造でき、素子分離領域
の微細化が容易になる。さらに、上記溝を形成した後、
上記第１の一導電型拡散層等の溝近傍のシリコン基板表
面がエッチングにさらされることがなく、ダメージの影
響が全くなくなる。
の製造方法によると、絶縁膜で充填されて一導電型シリ
コン基板に形成された溝に対して、この溝の側壁部のシ
リコン基板表面に自己整合的に第１の一導電型拡散層を
形成することができ、なおかつこの一導電型拡散層の上
部にこの溝も含めて厚い絶縁膜が形成できる。このた
め、従来問題となっていた溝に沿った微小リークは、第
１の一導電型拡散層とその上部の厚い絶縁膜とにより完
全に遮断される。また、第１の一導電型拡散層とその上
部の厚い絶縁膜とは、自己整合技術を多用するため、目
合わせずれを考慮することなく製造でき、素子分離領域
の微細化が容易になる。さらに、上記溝を形成した後、
上記第１の一導電型拡散層等の溝近傍のシリコン基板表
面がエッチングにさらされることがなく、ダメージの影
響が全くなくなる。
【図１】本発明の一実施例を説明するための工程順の断
面図である。
面図である。
【図２】上記一実施例を説明するための工程順の断面図
である。
である。
【図３】従来の素子分離領域の製造方法を説明するため
の工程順の断面図である。
の工程順の断面図である。
【図４】従来の素子分離領域の製造方法を説明するため
の工程順の断面図である。
の工程順の断面図である。
１ Ｐ型シリコン基板 ２，１２，１６，１６ａ シリコン酸化膜 ３，５ 多結晶シリコン膜 ４，８，８ａ，８ｂ，１０，１０ａ，１４，１４ａ，１
５，１５ａ，１８，１８ａ ＣＶＤシリコン膜 ６，６ａ，６ｂ フォトレジスト ７ａ，７ｂ，７ｃ，７ｄ Ｐ+ 拡散層 ９，９ａ 溝 １７，１７ａ ＣＶＤシリコン窒化膜
５，１５ａ，１８，１８ａ ＣＶＤシリコン膜 ６，６ａ，６ｂ フォトレジスト ７ａ，７ｂ，７ｃ，７ｄ Ｐ+ 拡散層 ９，９ａ 溝 １７，１７ａ ＣＶＤシリコン窒化膜
Claims (1)
- 【請求項１】 一導電型のシリコン基板上に、第１の絶
縁膜，第１の多結晶シリコン膜，第２の絶縁膜，および
第２の多結晶シリコン膜を順次形成する工程と、 素子分離領域が形成される領域以外を覆う形状を有する
フォトレジストを、前記第２の多結晶シリコン膜上に形
成する工程と、 前記フォトレジストをマスクにして、前記第２の多結晶
シリコン膜，前記第２の絶縁膜，および前記第１の多結
晶シリコン膜を順次エッチング除去して開口部を形成す
る工程と、 前記開口部，および前記第１の絶縁膜を介したイオン注
入により、前記シリコン基板表面の前記素子分離領域が
形成される領域に、第１の一導電型拡散層を形成する工
程と、 前記フォトレジストを除去して、全面に第３の絶縁膜を
形成する工程と、 前記第３の絶縁膜，および前記第１の絶縁膜を異方性エ
ッチングして、前記開口部の側壁に前記第３の絶縁膜か
らなるスペーサを形成し、前記開口部底面の前記第１の
絶縁膜を除去する工程と、 シリコンの異方性エッチングにより、前記第２の多結晶
シリコン膜を除去し、前記シリコン基板に前記スペーサ
に自己整合的な溝を形成する工程と、 前記シリコン基板の表面に対して垂直方向のイオン注入
により、前記溝の底部に第２の一導電型拡散層を形成す
る工程と、 全面に表面が平坦化された第４の絶縁膜を形成する工程
と、 前記第１の多結晶シリコン膜の上面が露出するまで、前
記第４の絶縁膜，前記スペーサ，および前記第２の絶縁
膜をエッチバックする工程と、 前記第１の多結晶シリコン膜を除去する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17510892A JP2745970B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17510892A JP2745970B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621210A true JPH0621210A (ja) | 1994-01-28 |
| JP2745970B2 JP2745970B2 (ja) | 1998-04-28 |
Family
ID=15990408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17510892A Expired - Fee Related JP2745970B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745970B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5447883A (en) * | 1993-10-29 | 1995-09-05 | Nec Corporation | Method of manufacturing semiconductor device |
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| US11174090B2 (en) | 2017-03-08 | 2021-11-16 | Yeti Coolers, Llc | Container with magnetic closure |
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| USD909063S1 (en) | 2019-03-08 | 2021-02-02 | Yeti Coolers, Llc | Bag |
| USD935770S1 (en) | 2019-03-08 | 2021-11-16 | Yeti Coolers, Llc | Bag |
| USD935175S1 (en) | 2019-03-08 | 2021-11-09 | Yeti Coolers, Llc | Bag |
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| JP2745970B2 (ja) | 1998-04-28 |
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